JP2007156864A - Data retention unit - Google Patents
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Abstract
Description
本発明は、ポータブル機器に使用されるデータ保持装置に関するものである。 The present invention relates to a data holding device used for a portable device.
近年、ポータブル機器にはＣＰＵを使った制御がなされ、使用するユーザー自身がメニューや、モード等の機器設定を自由に行うことができ、その設定条件を次に機器を使うときにも利用できるように、データをバックアップしておく機能を搭載することが増えている。その実現の為にデータ保持装置が備えられている。通常、データ保持装置には、メインのバッテリを外したときも、データが消えてしまわないように、電気的書き込み可能な不揮発性メモリーであるＥＥＰＲＯＭまたはフラッシュメモリ等が使用される。 In recent years, portable devices have been controlled using a CPU, and users themselves can freely set device settings such as menus and modes, and the setting conditions can be used the next time they use the device. In addition, it is increasingly equipped with a function to back up data. For this purpose, a data holding device is provided. Usually, an EEPROM or flash memory, which is an electrically writable non-volatile memory, is used for the data holding device so that data is not lost even when the main battery is removed.
以下に従来のポータブル機器に使用されるデータ保持装置について説明する。 A data holding device used in a conventional portable device will be described below.
従来のデータ保持装置として、特開平８―６３４０５号公報に記載されたものが知られている。従来のポータブル機器に使用されるデータ保持装置のブロック図を図５に示す。図５において、１０１はＥＥＰＲＯＭであり、電源供給が喪失しても記憶されたデータを保持する。１０２は、マイクロコンピュータであり、機器固有の機能、及びＥＥＰＲＯＭ１０１に対してデータの書き込みや読み出し処理を行う。１０３は電源回路であり、マイクロコンピュータ１０２やＥＥＰＲＯＭ１０１等に電源を供給する。１０４はリセット用電圧低下検出回路であり、電源回路１０３の電源電圧が所定のレベル以下になったのを検出すると、電源電圧低下信号を出力してマイクロコンピュータ１０２をリセットする。１０５はリセット予告用電圧低下検出回路であり、電源回路１０３の電源電圧が供給されており、その出力端子はマイクロコンピュータ１０２の入力ポートに接続されている。 As a conventional data holding device, one described in Japanese Patent Laid-Open No. 8-63405 is known. A block diagram of a data holding device used in a conventional portable device is shown in FIG. In FIG. 5, reference numeral 101 denotes an EEPROM which retains stored data even when power supply is lost. Reference numeral 102 denotes a microcomputer, which performs device-specific functions and data write / read processing on the EEPROM 101. A power circuit 103 supplies power to the microcomputer 102, the EEPROM 101, and the like. A reset voltage drop detection circuit 104 outputs a power supply voltage drop signal and resets the microcomputer 102 when it detects that the power supply voltage of the power supply circuit 103 has fallen below a predetermined level. A reset notice voltage drop detection circuit 105 is supplied with the power supply voltage of the power supply circuit 103, and its output terminal is connected to the input port of the microcomputer 102.
以上のように構成された従来のデータ保持装置について、以下その動作を説明する。リセット予告用電圧低下検出回路１０５は、リセット用電圧低下検出回路１０４と同様に電源回路１０３が出力する電源電圧の低下を検出するが、その検出レベル（しきい値）は、リセット用電圧低下検出回路１０４より所定の電圧だけ高めに設定してある。よって、電源電圧の低下があった場合は、リセット予告用電圧低下検出回路１０５が先に電源回路１０３の電源電圧の低下を検出し、マイクロコンピュータ１０２に対して電源電圧低下検出信号を出力する。マイクロコンピュータ１０２は、ＥＥＰＲＯＭ１０１への書き込み処理の実行中に、その出力信号を検出すると、書き込み処理を中断して処理情報をＥＥＰＲＯＭ１０１に書き込んだ後に、処理を終了する。
しかしながら上記の従来の構成では、電源回路が外される等により、電源電圧が急激に低下した場合、リセット予告用電圧低下検出回路からの電源電圧低下検出信号の出力直後に、リセット用電圧低下検出回路から電源電圧低下検出信号が出力されるため、マイクロコンピュータ１０２は、書き込み処理の中断、及び処理情報のＥＥＰＲＯＭ１０１への書き込みプロセスを完了することができず、間違ったアドレスに、間違ったデータを書くといった現象が発生するという問題点を有していた。 However, in the above-described conventional configuration, when the power supply voltage suddenly drops due to the power supply circuit being removed, the reset voltage drop detection is performed immediately after the output of the power supply voltage drop detection signal from the reset notice voltage drop detection circuit. Since the power supply voltage drop detection signal is output from the circuit, the microcomputer 102 cannot complete the writing process interruption and the process of writing the processing information to the EEPROM 101, and writes the wrong data to the wrong address. There was a problem that such a phenomenon occurred.
この時の様子を、図６を使って説明する。ＥＥＰＲＯＭ１０１にデータを書く時、マイクロコンピュータ１０２からの書き込み命令とアドレスとデータが送られてくる転送期間であるＴ１：ＣＰＵ書き込みサイクルは、通常数μ秒から数百μ秒で終わる。しかしその後の、Ｔ２：内部書き込みサイクルは、ＥＥＰＲＯＭの種類によって違いはあるが、通常数ｍ秒以上かかる。これは、書き込みサイクルは、内部で高電圧を発生させ、その電圧で絶縁物に囲まれた電気を貯める部分に電荷を注入し、電気的にデータを記憶させるプロセスなので、命令サイクルに対して、数十倍から数百倍の時間がかかるからである。図６の例では、例えば、Ｔ１：ＣＰＵ書き込みサイクルは、１００μ秒、Ｔ２：内部書き込みサイクルは、１５ｍ秒としている。図６のＴ２：内部書き込みサイクルの途中で電源回路が外されると、電源電圧が低下し、マイクロコンピュータ１０２が書き込み処理の中断を行う前に、電源供給が途絶える。このタイミングでＥＥＰＲＯＭ１０１の制御信号であるＣＳもＷＥも電源電圧と同時に低下し、書き込みプロセス途中のＡＤＤ／ＤＡＴＡもＥＥＰＲＯＭ１０１の動作保証電圧以下の領域まで低下してしまい、動作不安定となる。その結果、間違ったアドレスにデータが書かれたり、正しいアドレスであっても、間違ったデータが書かれたりする。 The situation at this time will be described with reference to FIG. When writing data to the EEPROM 101, the T1: CPU write cycle, which is a transfer period in which a write command, address, and data are sent from the microcomputer 102, usually ends in a few to hundreds of microseconds. However, the subsequent T2: internal write cycle usually takes several milliseconds or more, although it varies depending on the type of EEPROM. This is because the write cycle is a process in which a high voltage is internally generated, electric charge is injected into the part that stores electricity surrounded by the insulator with that voltage, and data is electrically stored. This is because it takes tens to hundreds of times. In the example of FIG. 6, for example, T1: CPU write cycle is 100 μsec, and T2: internal write cycle is 15 ms. T2 in FIG. 6: If the power supply circuit is disconnected during the internal write cycle, the power supply voltage drops, and the power supply is interrupted before the microcomputer 102 interrupts the write process. At this timing, the control signals CS and WE of the EEPROM 101 both decrease simultaneously with the power supply voltage, and ADD / DATA during the writing process also decreases to a region below the operation guarantee voltage of the EEPROM 101, resulting in unstable operation. As a result, data is written at the wrong address, or wrong data is written even at the correct address.
本発明は上記従来の問題点を解決するもので、データ書き込み中に、電源回路が外され、電源電圧が急激に低下しても、データ保持回路の電圧が低下することがなく、したがって、書き込みが誤動作せずに書き込みプロセスを終了する事が出来るデータ保持装置を提供することを目的とする。 The present invention solves the above-mentioned conventional problems, and even if the power supply circuit is disconnected during data writing, and the power supply voltage drops rapidly, the voltage of the data holding circuit does not drop. An object of the present invention is to provide a data holding device that can finish the writing process without malfunctioning.
この目的を達成するために本発明のデータ保持装置は、更新電圧印加によりデータの書き込みができ、データ書き込み中を示す状態信号を出力するとともに、書き込まれたデータを保持するデータ保持回路と、前記更新電圧を供給する電源回路と、前記電源電圧の電圧低下を検出し、電圧低下検出信号を出力する電圧検出回路と、前記電圧低下検出信号の出力時であって、前記書き込み中の状態信号が出力されている際に、前記更新電圧を前記電源回路からバックアップ電源回路に切換えるスイッチ回路とを備える。 In order to achieve this object, the data holding device of the present invention can write data by applying an update voltage, outputs a status signal indicating that data is being written, and holds the written data, A power supply circuit that supplies an update voltage; a voltage detection circuit that detects a voltage drop of the power supply voltage and outputs a voltage drop detection signal; and a state signal that is being written when the voltage drop detection signal is output. And a switch circuit that switches the update voltage from the power supply circuit to a backup power supply circuit when output.
このような構成により、データ書き込み中に、バッテリを外されても、データ保持回路の電圧が低下することなく、書き込みが誤動作せず、書き込みプロセスを終了する事が出来るという優れた効果が得られる。 With such a configuration, even if the battery is removed during data writing, the voltage of the data holding circuit does not drop, the writing does not malfunction, and the writing process can be completed. .
本発明のデータ保持装置は、更新電圧印加によりデータの書き込みができ、データ書き込み中を示す状態信号を出力するとともに、書き込まれたデータを保持するデータ保持回路と、前記更新電圧を供給する電源回路と、前記電源電圧の電圧低下を検出し、電圧低下検出信号を出力する電圧検出回路と、前記電圧低下検出信号の出力時であって、前記書き込み中の状態信号が出力されている際に、前記更新電圧を前記電源回路からバックアップ電源回路に切換えるスイッチ回路とを備えることにより、データ書き込み中に、バッテリを外されても、データ保持回路の電圧が低下することなく、書き込みが誤動作せず、書き込みプロセスを終了する事ができる。 The data holding device of the present invention can write data by applying an update voltage, outputs a status signal indicating that data is being written, and holds a written data, and a power supply circuit that supplies the update voltage And a voltage detection circuit for detecting a voltage drop of the power supply voltage and outputting a voltage drop detection signal, and at the time of outputting the voltage drop detection signal, when the state signal being written is being output, By providing the switch circuit for switching the update voltage from the power supply circuit to the backup power supply circuit, even if the battery is removed during data writing, the voltage of the data holding circuit does not decrease, the writing does not malfunction, The writing process can be terminated.
上記の構成にかかる本発明のデータ保持装置において、前記バックアップ電源回路の前記電圧検出回路への電圧印加を制限する逆流防止回路をさらに備え、前記バックアップ電源回路は、前記電源回路からの電源供給により充電されるとしても良い。これにより、バックアップ電源回路の電流が、必要のない回路に流れて、無駄に消費されるのを防止するとともに、電源電圧を用いてバックアップ電源回路を充電することができる。 In the data holding device of the present invention according to the above configuration, the backup power supply circuit further includes a backflow prevention circuit that restricts voltage application to the voltage detection circuit, and the backup power supply circuit is supplied with power from the power supply circuit. It may be charged. Thus, it is possible to prevent the current of the backup power supply circuit from flowing into unnecessary circuits and being consumed wastefully, and to charge the backup power supply circuit using the power supply voltage.
上記の構成にかかる本発明のデータ保持装置において、前記スイッチ回路は、前記電源回路の電圧低下時であって、前記書き込み中の状態信号の出力が終了した際に、前記更新電圧の供給経路を切り放すとしても良い。これにより、データ保持回路への電圧供給が不要な際に、バックアップ電源回路が無駄に消耗するのを抑えることができる。 In the data holding device of the present invention according to the above configuration, the switch circuit provides a supply path for the update voltage when the voltage of the power supply circuit is lowered and when the output of the status signal being written is completed. It may be cut off. As a result, when the voltage supply to the data holding circuit is unnecessary, it is possible to prevent the backup power supply circuit from being wasted.
上記の構成にかかる本発明のデータ保持装置において、時刻の計測を行う時計回路をさらに備え、前記バックアップ電源回路は、前記時計回路に電源を供給するとしても良い。これにより、常時動作が必要な時計回路に対するバックアップ電源回路を兼用して用いることができ、装置の構成がシンプルになり、価格を抑えることができる。 The data holding device according to the present invention having the above-described configuration may further include a clock circuit for measuring time, and the backup power supply circuit may supply power to the clock circuit. As a result, a backup power supply circuit for a clock circuit that requires constant operation can also be used, which simplifies the configuration of the apparatus and reduces the price.
以下、本発明の実施の形態について、図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
（実施の形態１）
図１は本発明の実施の形態１におけるデータ保持装置の構成を示すブロック図である。図１において、１は装置全体に電力を供給するメインバッテリ、２はメインバッテリからの電圧を機器で使用する電圧へ変換する電源回路、５は機器使用時に変更と保存を要する条件設定等のデータを格納するデータ保持回路、６はＣＰＵおよび周辺回路である。７はデータ保持回路がデータ書き込み中か否かを表すＲＥＡＤＹ／ＢＵＳＹ信号であり、ＣＰＵおよび周辺回路６に向かって出力される。ＲＥＡＤＹ／ＢＵＳＹ信号７は、データ保持回路５が書き込み中の時はＢＵＳＹのＨＩＧＨレベルの信号が、書き込み中以外の時はＲＥＡＤＹのＬＯＷレベルの信号が、データ保持回路５よりＣＰＵおよび周辺回路６に出力される。
(Embodiment 1)
FIG. 1 is a block diagram showing a configuration of a data holding device according to Embodiment 1 of the present invention. In FIG. 1, 1 is a main battery that supplies power to the entire apparatus, 2 is a power supply circuit that converts the voltage from the main battery into a voltage used by the device, and 5 is data such as condition settings that need to be changed and stored when the device is used. A data holding circuit 6 stores a CPU and peripheral circuits. A READY / BUSY signal 7 indicates whether the data holding circuit is writing data, and is output toward the CPU and peripheral circuit 6. The READY / BUSY signal 7 is a BUSY HIGH level signal when the data holding circuit 5 is writing, and a READY LOW level signal from the data holding circuit 5 to the CPU and the peripheral circuit 6 when the data holding circuit 5 is not writing. Is output.
３は時計バックアップ用二次電池で、時計回路８が常に動作するための電流を供給する。時計バックアップ用二次電池３は、１のメインバッテリが装着されているときは、２の電源回路で電圧変換された電流を、４の逆流防止回路を通して受け取り、常に満充電の状態まで充電されており、１のメインバッテリがない時の時計動作のバックアップ用に使用される。４の逆流防止回路は、３の時計バックアップ用二次電池の電流が対象以外の回路に流れるのを阻止する為に挿入する。９は電圧検出回路で、４の逆流防止回路の手前の電圧であるＶＣＣ１を検出する。電圧検出回路９の判定のスレッシュは、データ保持回路５の動作可能電圧を下回らないように、ある程度の余裕を持って判定スレッシュ電圧を設定する。 Reference numeral 3 denotes a clock backup secondary battery that supplies a current for the clock circuit 8 to always operate. When the main battery 1 is mounted, the watch backup secondary battery 3 receives the current converted by the power supply circuit 2 through the backflow prevention circuit 4 and is always charged to a fully charged state. And used for backup of clock operation when there is no main battery. The backflow prevention circuit 4 is inserted in order to prevent the current of the timepiece backup secondary battery 3 from flowing into a circuit other than the target. Reference numeral 9 denotes a voltage detection circuit which detects VCC1 which is a voltage before the backflow prevention circuit 4. The determination threshold voltage of the voltage detection circuit 9 is set with a certain margin so as not to fall below the operable voltage of the data holding circuit 5.
１０はスイッチ制御回路で、９の電圧検出回路の出力と、データ保持回路５がデータ書き込み中か否かを表すＲＥＡＤＹ／ＢＵＳＹ信号７の両方の情報から、１１の電源切り放しスイッチ回路への制御信号を生成する。電源切り放しスイッチ回路１１は、データ保持回路５への電源を供給したり、切り放したりする。 10 is a switch control circuit, and 11 is a control signal to the switch-off switch circuit 11 based on information of both the output of the voltage detection circuit 9 and the READY / BUSY signal 7 indicating whether or not the data holding circuit 5 is writing data. Is generated. The power cut-off switch circuit 11 supplies power to the data holding circuit 5 or cuts it off.
次に、図１を使って、その動作を説明する。電圧検出回路９で、逆流防止回路４の手前の電圧ＶＣＣ１を常に検出しておき、一定電圧以下に成った時に電圧低下信号を出す。スイッチ制御回路１０は、データ保持回路５がデータ書き込み中か否かを表すＲＥＡＤＹ／ＢＵＳＹ信号７と、電圧低下信号の両方の信号を使って、電源切り放しスイッチ回路１１を制御する。つまり、スイッチ制御回路１０は、データ保持回路５がデータ書き込み中を示すＢＵＳＹ信号と電圧低下信号の両方を同時に受け取ったとき、データ保持回路５への電源供給を維持するために電源切り放しスイッチ回路１１を繋いだままとし、逆流防止回路４の手前の電圧ＶＣＣ１が落ちても、データ保持回路５側の電圧が落ちないように、時計バックアップ用二次電池３から電流を供給する。電源切り放しスイッチ回路１１は、データの書き込みプロセスが終了し、ＢＵＳＹ信号ＬＯＷがＲＥＡＤＹ信号ＨＩＧＨに変わると、時計バックアップ用二次電池３の無駄な消耗を押さえるため、電源供給線を切り放す。 Next, the operation will be described with reference to FIG. The voltage detection circuit 9 always detects the voltage VCC1 before the backflow prevention circuit 4, and outputs a voltage drop signal when the voltage detection circuit 9 is below a certain voltage. The switch control circuit 10 controls the power-off switch circuit 11 by using both the READY / BUSY signal 7 indicating whether or not the data holding circuit 5 is writing data and the voltage drop signal. That is, when the data holding circuit 5 receives both the BUSY signal indicating that data is being written and the voltage drop signal at the same time, the switch control circuit 10 switches off the power supply to maintain the power supply to the data holding circuit 5. And a current is supplied from the clock backup secondary battery 3 so that the voltage on the data holding circuit 5 side does not drop even if the voltage VCC1 before the backflow prevention circuit 4 drops. When the data write process ends and the BUSY signal LOW changes to the READY signal HIGH, the power cut-off switch circuit 11 cuts off the power supply line in order to suppress unnecessary consumption of the time-backup secondary battery 3.
次に、図７を使って、その動作のタイミングを説明する。なお、ＶＣＣ１は、４の逆流防止回路の手前の電圧で、１のメインバッテリが外されると低下する。ＶＣＣ２は、時計バックアップ用二次電池の電圧で、１のメインバッテリが外されても低下しない。ＶＣＣ３は、電源切り放しスイッチ回路１１のスイッチ切り替え後の電圧であり、データ保持回路５はこの電圧で動作する。 Next, the operation timing will be described with reference to FIG. Note that VCC1 is a voltage before the four backflow prevention circuits and decreases when one main battery is removed. VCC2 is the voltage of the secondary battery for clock backup and does not decrease even if one main battery is removed. VCC3 is a voltage after the power-off switch circuit 11 is switched, and the data holding circuit 5 operates at this voltage.
図７において、Ｔ２：内部書き込みサイクルの途中のタイミングｉで、１のメインバッテリが外されても、ＶＣＣ２の時計バックアップ用二次電池３の電圧は低下せず、この電圧で、Ｔ２：内部書き込みサイクルを最後まで終了させる。タイミングｋで、Ｔ２：内部書き込みサイクルが終了した後、５のデータ保持回路は、データ書き込み中を示すＢＵＳＹ信号をＲＥＡＤＹ信号に変える。その時、ＶＣＣ１の電圧が低下していれば、スイッチを開く。その結果、ＶＣＣ３の電源切り放しスイッチ回路１１のスイッチ切り替え後の電圧は低下し、時計バックアップ用二次電池３の電流が無駄に使われることを防止する。 In FIG. 7, even if one main battery is removed at timing i in the middle of the internal write cycle, the voltage of the secondary battery 3 for clock backup of VCC2 does not decrease. With this voltage, T2: internal write End the cycle to the end. At timing k, T2: After the internal write cycle is completed, the data holding circuit 5 changes the BUSY signal indicating that data is being written into the READY signal. At that time, if the voltage of VCC1 is lowered, the switch is opened. As a result, the voltage after the switching of the power-off switch circuit 11 of the VCC 3 is lowered, and the current of the time-backup secondary battery 3 is prevented from being wasted.
（表１）は、ＶＣＣ１の検出結果とＲＥＡＤＹ／ＢＵＳＹ信号７との関係から、電源切り放しスイッチ回路１１の開閉を決定する表である。つまり、ＶＣＣ１の電圧が無くなっており、且つＲＥＡＤＹ信号の時のみ１１の電源切り放しスイッチ回路を開き、時計バックアップ用二次電池３の電流が無駄に使われることを防止する。それ以外のときは常に、１１の電源切り放しスイッチ回路は閉じていて、データ保持回路５への電源供給は維持される。 (Table 1) is a table for determining opening / closing of the power-off switch circuit 11 from the relationship between the detection result of VCC1 and the READY / BUSY signal 7. That is, only when the voltage of VCC1 is lost and the READY signal is applied, the power supply switch circuit 11 is opened to prevent the current of the time-backup secondary battery 3 from being wasted. In all other cases, the power-off switch circuit 11 is closed and the power supply to the data holding circuit 5 is maintained.
（実施の形態２）
図３は本発明のデータ保持回路の実施の形態２の構成を示すブロック図である。図３において、図１の構成と異なるのは、メインバッテリが無いときに対象の回路のみを動作させる時計バックアップ用電池に一次電池を使用している点である。
(Embodiment 2)
FIG. 3 is a block diagram showing the configuration of the data holding circuit according to the second embodiment of the present invention. 3 is different from the configuration of FIG. 1 in that a primary battery is used as a clock backup battery that operates only a target circuit when there is no main battery.
通常、メインバッテリが装着され、機器の電源が入っているとき、データ保持回路５の電源は、メインバッテリからの電力を変換して対象回路に電源を供給する電源回路２から供給される。ところが、データ書き込み中にメインバッテリが外された場合、書き込みプロセスが終了するまでは、時計バックアップ用一次電池３の電流を使用する。その時の動作を（表２）に示す。（表２）は、ＶＣＣ１の検出結果とＲＥＡＤＹ／ＢＵＳＹ信号７との関係から、１２の電源切り換えスイッチ回路の接続先を決定する表である。つまり、ＶＣＣ１の電圧が無くなっており、且つＢＵＳＹ信号の時のみ１２の電源切り換えスイッチ回路をＶＣＣ２とＶＣＣ３を繋ぐ方向にする。これにより、ＶＣＣ１の電圧が無くなった時も、時計バックアップ用一次電池３の電流を使って、５のデータ保持回路は書き込みプロセスを終えることが出来る。 Normally, when the main battery is mounted and the device is turned on, the power of the data holding circuit 5 is supplied from the power supply circuit 2 that converts the power from the main battery and supplies the power to the target circuit. However, when the main battery is removed during data writing, the current of the timepiece backup primary battery 3 is used until the writing process is completed. The operation at that time is shown in (Table 2). (Table 2) is a table for determining the connection destination of the 12 power supply changeover switch circuits from the relationship between the detection result of VCC1 and the READY / BUSY signal 7. That is, only when the voltage of VCC1 is lost and the BUSY signal is applied, the 12 power supply changeover switch circuits are set to connect VCC2 and VCC3. Thereby, even when the voltage of VCC1 is lost, the data holding circuit 5 can finish the writing process by using the current of the primary battery 3 for time backup.
（実施の形態３）
図４は本発明のデータ保持回路の実施の形態３の構成を示すブロック図である。図４において、図１の構成と異なるのは、メインバッテリが無いときに対象の回路のみを動作させる時計バックアップ用にコンデンサ１４を使用している点である。
(Embodiment 3)
FIG. 4 is a block diagram showing the configuration of the third embodiment of the data holding circuit of the present invention. 4 is different from the configuration of FIG. 1 in that a capacitor 14 is used for clock backup for operating only a target circuit when there is no main battery.
通常時は、メインバッテリ１が装着され、機器の電源が入っているとき、データ保持回路５の電源は、メインバッテリ１からの電力を変換して対象回路に電源を供給されるのは実施の形態１と同じである。ところが、実施の形態３においては、データ書き込み中にメインバッテリが外された場合、書き込みプロセスが終了するまでの電力を供給する構成要素に、コンデンサを用いている。 Normally, when the main battery 1 is mounted and the device is turned on, the power of the data holding circuit 5 is converted to the power from the main battery 1 and supplied to the target circuit. It is the same as Form 1. However, in the third embodiment, when the main battery is removed during data writing, a capacitor is used as a component that supplies power until the writing process is completed.
近年、コンデンサに於いても、電気二重コンテセンサ等の容量の大きいコンデンサが登場し、種類によっては１Ｆ（ファラッド）から数Ｆ（ファラッド）の巨大な容量を持つコンデンサが実用化されており、その電気二重コンテセンサ等を時計のバックアップ電源に使用するケースも存在する。 In recent years, capacitors with large capacities such as electric double container sensors have appeared, and capacitors with huge capacities from 1F (Farad) to several F (Farad) have been put into practical use depending on the type. There is a case where the electric double container sensor or the like is used as a backup power source of a watch.
コンデンサは、ボタン電池系の二次電池や一次電池に比べると容量は少なくなるが、用途を何ヶ月や、何年といった用途に使わなければ、利用は可能である。つまり、一時的な停電を想定した、バックアップや、機器のセッティング替え時の、時計リセットを防ぐため、数秒から、数分のバックアップ用電源としては、十分である。 Capacitors have a smaller capacity than button battery-type secondary batteries and primary batteries, but can be used if they are not used for months or years. In other words, it is sufficient as a backup power source for several seconds to several minutes in order to prevent a clock reset at the time of backup or changing the setting of equipment assuming a temporary power failure.
また、時計ＩＣその物の計時モードの消費電流も年々少なくなっており、少ないコンデンサ容量でも、数十秒から、数分以上のバックアップに使えるようになってきている。 In addition, the current consumption of the timekeeping mode of the watch IC itself is decreasing year by year, and even with a small capacitor capacity, it can be used for backup from several tens of seconds to several minutes or more.
動作のタイミングは、図７と同様であるので、図７を使って説明する。なお、ＶＣＣ１は、４の逆流防止回路の手前の電圧で、１のメインバッテリが外されると低下する。ＶＣＣ２は、時計バックアップ用コンデンサ１４の電圧で、１のメインバッテリが外されてもしばらくは、データ保持回路５の最低保障電圧を下回るほどには、急激には低下しない。ＶＣＣ３は、１１の電源切り放しスイッチ回路の切り替え後の電圧であり、データ保持回路５はこの電圧で動作する。Ｔ２：内部書き込みサイクルの途中で、１のメインバッテリが外されても、ＶＣＣ２の時計バックアップ用コンデンサ１４の電圧は急激には低下せず、この電圧で、Ｔ２：内部書き込みサイクルを最後まで終了させる。Ｔ２：内部書き込みサイクルが終了した後、５のデータ保持回路は、データ書き込み中を示すＢＵＳＹ信号をＲＥＡＤＹ信号に変える。その時、ＶＣＣ１の電圧が低下していれば、スイッチを開く。その結果、ＶＣＣ３の電源切り放しスイッチ回路１１のスイッチ切り替え後の電圧は低下し、時計バックアップ用コンデンサ１４の電力が無駄に使われることを防止する。 The operation timing is the same as that in FIG. 7 and will be described with reference to FIG. Note that VCC1 is a voltage before the four backflow prevention circuits and decreases when one main battery is removed. VCC2 is a voltage of the clock backup capacitor 14, and does not decrease so rapidly that the voltage drops below the minimum guaranteed voltage of the data holding circuit 5 for a while even if one main battery is removed. VCC3 is a voltage after switching of the 11 power-off switch circuit, and the data holding circuit 5 operates at this voltage. T2: Even if one main battery is removed in the middle of the internal write cycle, the voltage of the clock backup capacitor 14 of VCC2 does not drop abruptly. At this voltage, T2: the internal write cycle is completed to the end. . T2: After the internal write cycle is completed, the data holding circuit 5 changes the BUSY signal indicating that data is being written into the READY signal. At that time, if the voltage of VCC1 is lowered, the switch is opened. As a result, the voltage after the switching of the power-off switch circuit 11 of the VCC 3 is lowered, and the power of the clock backup capacitor 14 is prevented from being wasted.
１１の電源切り放しスイッチ回路の開閉を決定する表は（表１）であり、実施の形態１と同じになる。（表１）は、本発明の実施の形態３のＶＣＣ１の検出結果とＲＥＡＤＹ／ＢＵＳＹ信号７との関係から、１１の電源切り放しスイッチ回路の開閉を決定する表である。つまり、ＶＣＣ１の電圧が無くなっており、且つＲＥＡＤＹ信号の時のみ１１の電源切り放しスイッチ回路を開き、時計バックアップ用コンデンサ１４の電力が無駄に使われることを防止する。それ以外のときは常に、１１の電源切り放しスイッチ回路は閉じていて、データ保持回路５への電源供給は維持される。つまり、ＶＣＣ１の電圧がある時は、ＲＥＡＤＹ／ＢＵＳＹ信号に関わらず、メインバッテリの電流がデータ保持回路５の書き込みプロセスに使われ、ＶＣＣ１の電圧が低下し、ＢＵＳＹ信号の時は、時計バックアップ用コンデンサ１４の電流がデータ保持回路５の書き込みプロセスに使われる。 The table for determining the opening / closing of the 11 power-off switch circuit is (Table 1), which is the same as in the first embodiment. (Table 1) is a table for determining the opening / closing of the 11 power-off switch circuit from the relationship between the detection result of VCC1 and the READY / BUSY signal 7 in the third embodiment of the present invention. That is, only when the voltage of VCC1 is lost and the READY signal is received, the power supply switch circuit 11 is opened to prevent the power of the clock backup capacitor 14 from being wasted. In all other cases, the power-off switch circuit 11 is closed and the power supply to the data holding circuit 5 is maintained. That is, when the voltage of VCC1 is present, the current of the main battery is used for the writing process of the data holding circuit 5 regardless of the READY / BUSY signal, and the voltage of VCC1 is lowered. The current of the capacitor 14 is used for the writing process of the data holding circuit 5.
また、時計バックアップ用コンデンサ１４は、メインバッテリ１があるとき、２の電源回路と、４の逆流防止回路を通じて、常に充電済みの状態となっており、いつメインバッテリ１が外されても、コンデンサに蓄えた電力をフルに使える状態となっている。 The clock backup capacitor 14 is always charged through the two power supply circuits and the four backflow prevention circuits when the main battery 1 is present. The power stored in can be fully used.
本発明は、データ書き込み中に、主電源からの電源供給が中断されても、データ保持回路の電圧の低下を防ぎ、書き込みが誤動作せず、書き込みプロセスを終了する事ができ、ポータブル機器に限らず、各種電子機器において有用である。 The present invention prevents the voltage of the data holding circuit from being lowered even if the power supply from the main power supply is interrupted during data writing, and the writing process can be terminated without writing malfunction, and is limited to portable devices. It is useful in various electronic devices.
１ メインバッテリ
２ 電源回路
３ 時計バックアップ用二次電池
４ 逆流防止回路
５ データ保持回路
６ ＣＰＵおよび周辺回路
７ ＲＥＡＤＹ／ＢＵＳＹ信号
８ 時計回路
９ 電圧検出回路
１０ スイッチ制御回路
１１ 電源スイッチ回路
１２ 電源切り換えスイッチ回路
１３ 時計バックアップ用一次電池
１４ 時計バックアップ用コンデンサ
１０１ ＥＥＰＲＯＭ
１０２ マイクロコンピュータ
１０３ 電源回路
１０４ リセット用電圧低下検出回路
１０５ リセット予告用電圧低下検出回路
DESCRIPTION OF SYMBOLS 1 Main battery 2 Power supply circuit 3 Secondary battery for clock backup 4 Backflow prevention circuit 5 Data holding circuit 6 CPU and peripheral circuit 7 READY / BUSY signal 8 Clock circuit 9 Voltage detection circuit 10 Switch control circuit 11 Power switch circuit 12 Power switch Circuit 13 Primary battery for clock backup 14 Capacitor for clock backup 101 EEPROM
102 microcomputer 103 power supply circuit 104 reset voltage drop detection circuit 105 reset notice voltage drop detection circuit
Claims (4)
前記更新電圧を供給する電源回路と、
前記電源電圧の電圧低下を検出し、電圧低下検出信号を出力する電圧検出回路と、
前記電圧低下検出信号の出力時であって、前記書き込み中の状態信号が出力されている際に、前記更新電圧を前記電源回路からバックアップ電源回路に切換えるスイッチ回路とを備えたデータ保持装置。 A data holding circuit that can write data by applying an update voltage, outputs a status signal indicating that data is being written, and holds the written data;
A power supply circuit for supplying the update voltage;
A voltage detection circuit that detects a voltage drop of the power supply voltage and outputs a voltage drop detection signal;
A data holding device comprising: a switch circuit that switches the update voltage from the power supply circuit to a backup power supply circuit when the voltage drop detection signal is output and the status signal being written is output.
前記バックアップ電源回路は、前記電源回路からの電源供給により充電される請求項１に記載のデータ保持回路。 A backflow prevention circuit for limiting voltage application to the voltage detection circuit of the backup power supply circuit;
The data holding circuit according to claim 1, wherein the backup power supply circuit is charged by power supply from the power supply circuit.
前記バックアップ電源回路は、前記時計回路に電源を供給する請求項１から請求項３の何れかに記載のデータ保持装置。
It further includes a clock circuit that measures time,
4. The data holding device according to claim 1, wherein the backup power supply circuit supplies power to the timepiece circuit. 5.
Priority Applications (1)
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|---|---|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011108219A (en) * | 2009-10-19 | 2011-06-02 | Ricoh Co Ltd | Power supply control device, image forming apparatus, and method of controlling power supply |
| JP2012249223A (en) * | 2011-05-31 | 2012-12-13 | Seiko Npc Corp | Single-line serial interface |
| JP2014063209A (en) * | 2012-09-19 | 2014-04-10 | Tdk Corp | Flash memory system and power supply control method |
| JPWO2013065136A1 (en) * | 2011-11-01 | 2015-04-02 | 富士通株式会社 | Power supply switching device, power supply unit, and computer system |
-
2005
- 2005-12-06 JP JP2005351678A patent/JP2007156864A/en active Pending
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