JP2007150125A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve ESD resistance of a high withstand voltage MOS transistor. <P>SOLUTION: An n-type lightly doped drift layer 11 is provided so as to cover an n-type heavily doped drain layer 41 from an internal section side of a p-type silicon substrate 100, and an n-type lightly doped drift layer 12 is provided so as to cover an n-type heavily doped source layer 42 likewise. A p-type ESD surge recovery layer 20 is provided at a region deeper than a region where the drift layers 11, 12 are provided, and the layer 20 forms pn junctions with the layers 11, 12. A top contact layer 30 is provided at a region shallower than a region where the layer 20 is provided and is overlapped on the layer 20 in plan view of a substrate surface 101. An ESD surge current applied to an electrode 81 flows in the layer 41, is introduced to the layer 20 by avalanche breakdown at the pn junctions constituted by the layer 11 and the layer 20, and is recovered to an electrode 83 through the layer 30. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置およびそれの製造方法に関し、具体的には例えば高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタのＥＳＤ（Electro-Static Discharge）耐性を向上するための技術に関する。   The present invention relates to a semiconductor device and a method for manufacturing the same, and more specifically to a technique for improving ESD (Electro-Static Discharge) resistance of, for example, a high voltage MOS (Metal Oxide Semiconductor) transistor.

図１１に従来の第１のＮチャネル型高耐圧ＭＯＳトランジスタ１Ｚ１を説明するための断面図を示す。   FIG. 11 is a cross-sectional view for explaining a conventional first N-channel type high voltage MOS transistor 1Z1.

まず、図１１に示すように、シリコン基板１００Ｚ内にはＰ型ウェル１０２Ｚが設けられており、当該Ｐ型ウェル１０２Ｚ内に、ドレイン層４１Ｚと、ソース層４２Ｚと、ドリフト層１１Ｚ，１２Ｚとが設けられている。なお、シリコン基板１００Ｚは表面１０１Ｚに形成された素子分離層１０９Ｚによって区画されている。具体的には、Ｐ型ウェル１０２Ｚ内には、互いに隔離されたＮ型高濃度ドレイン層４１ＺおよびＮ型高濃度ソース層４２Ｚが設けられており、ドレイン層４１Ｚにシリコン基板１００Ｚの内部側から被さるようにＮ型低濃度ドリフト層１１Ｚが設けられており、ソース層４２Ｚにシリコン基板１００Ｚの内部側から被さるようにＮ型低濃度ドリフト層１２Ｚが設けられている。   First, as shown in FIG. 11, a P-type well 102Z is provided in a silicon substrate 100Z, and a drain layer 41Z, a source layer 42Z, and drift layers 11Z and 12Z are provided in the P-type well 102Z. Is provided. Note that the silicon substrate 100Z is partitioned by an element isolation layer 109Z formed on the surface 101Z. Specifically, an N-type high-concentration drain layer 41Z and an N-type high-concentration source layer 42Z that are isolated from each other are provided in the P-type well 102Z and cover the drain layer 41Z from the inside of the silicon substrate 100Z. As described above, the N-type low concentration drift layer 11Z is provided, and the N-type low concentration drift layer 12Z is provided so as to cover the source layer 42Z from the inner side of the silicon substrate 100Z.

そして、ドレイン層４１Ｚとソース層４２Ｚとの間の領域（ＭＯＳトランジスタ１Ｚ１のチャネル領域を成す）上にゲート絶縁膜５０Ｚおよびゲート電極６０Ｚがこの順序で配置されている。   A gate insulating film 50Z and a gate electrode 60Z are arranged in this order on a region between the drain layer 41Z and the source layer 42Z (which constitutes a channel region of the MOS transistor 1Z1).

さらに、ゲート電極６０Ｚおよびゲート絶縁膜５０Ｚに被さるようにシリコン基板１００Ｚの表面１０１Ｚ上に層間絶縁膜７０Ｚが配置されている。層間絶縁膜７０Ｚにはドレイン層４１Ｚに通じるコンタクトホールが形成されており、当該コンタクトホール内にはコンタクト電極８１Ｚが配置されており、これによりコンタクト電極８１Ｚがドレイン層４１Ｚに電気的に接続されている。同様に、層間絶縁膜７０Ｚにはソース層４２Ｚに通じるコンタクトホールが形成されており、当該コンタクトホール内のコンタクト電極８２Ｚはソース層４２Ｚに電気的に接続されている。   Further, an interlayer insulating film 70Z is disposed on the surface 101Z of the silicon substrate 100Z so as to cover the gate electrode 60Z and the gate insulating film 50Z. A contact hole leading to the drain layer 41Z is formed in the interlayer insulating film 70Z, and a contact electrode 81Z is disposed in the contact hole, whereby the contact electrode 81Z is electrically connected to the drain layer 41Z. Yes. Similarly, a contact hole leading to the source layer 42Z is formed in the interlayer insulating film 70Z, and the contact electrode 82Z in the contact hole is electrically connected to the source layer 42Z.

また、Ｐ型ウェル１０２Ｚ内にはＰ型のトップコンタクト層３０Ｚが設けられている。層間絶縁膜７０Ｚにはトップコンタクト層３０Ｚに通じるコンタクトホールが形成されており、当該コンタクトホール内のコンタクト電極８３Ｚはトップコンタクト層３０Ｚに電気的に接続されている。   A P-type top contact layer 30Z is provided in the P-type well 102Z. A contact hole leading to the top contact layer 30Z is formed in the interlayer insulating film 70Z, and the contact electrode 83Z in the contact hole is electrically connected to the top contact layer 30Z.

ここで、ＭＯＳトランジスタ１Ｚ１では、ドリフト層１１Ｚの端部はゲート電極６０Ｚの端部にゲート絶縁膜５０Ｚを介して重なっており、同様にドリフト層１２Ｚとゲート電極６０Ｚとが互いの端部において重なっている。なお、このような重なり構造（以下「ゲート−ドリフト・オーバーラップ構造」とも呼ぶ）は例えば下記特許文献１に開示されている。   Here, in the MOS transistor 1Z1, the end of the drift layer 11Z overlaps with the end of the gate electrode 60Z via the gate insulating film 50Z, and similarly, the drift layer 12Z and the gate electrode 60Z overlap with each other. ing. Such an overlapping structure (hereinafter also referred to as “gate-drift / overlap structure”) is disclosed in, for example, Patent Document 1 below.

ゲート−ドリフト・オーバーラップ構造によれば基板電流を低減できる一方で、上述の重なり部分（オーバーラップ部分）にＥＳＤ（Electro-Static Discharge）サージ電流が集中すると熱破壊を招くという問題がある。   According to the gate-drift overlap structure, the substrate current can be reduced. On the other hand, when an ESD (Electro-Static Discharge) surge current is concentrated on the above-described overlap portion (overlap portion), there is a problem that thermal breakdown is caused.

このような問題は、図１２に示す従来の第２のＮチャネル型高耐圧ＭＯＳトランジスタ１Ｚ２によれば、解決しうると考えられる。当該ＭＯＳトランジスタ１Ｚ２は、上述のＭＯＳトランジスタ１Ｚ１に対して、Ｎ型高濃度ドレイン層４１Ｚの下方にＥＳＤサージ回収用Ｐ型層２１Ｚを追加した構造を有している。なお、このような構造は下記特許文献２に開示されている。   Such a problem can be solved by the conventional second N-channel high voltage MOS transistor 1Z2 shown in FIG. The MOS transistor 1Z2 has a structure in which an ESD surge recovery P-type layer 21Z is added below the N-type high-concentration drain layer 41Z with respect to the MOS transistor 1Z1 described above. Such a structure is disclosed in Patent Document 2 below.

当該ＭＯＳトランジスタ１Ｚ２によれば、ＥＳＤサージ回収用Ｐ型層２１Ｚでのアバランシェ耐圧（図１２中のＢ部参照）を、ドリフト層１１Ｚにおけるゲート電極６０Ｚ下の端部（図１２中のＣ部参照）よりも下げ、ＥＳＤサージ電流をＢ部へ導く。これにより、Ｃ部へのＥＳＤサージ電流の集中が回避されて熱破壊が抑制されると考えられる。   According to the MOS transistor 1Z2, the avalanche breakdown voltage (see the B part in FIG. 12) in the ESD surge recovery P-type layer 21Z is the end of the drift layer 11Z below the gate electrode 60Z (see the C part in FIG. 12). ) To guide the ESD surge current to part B. Thereby, it is considered that concentration of the ESD surge current to the C part is avoided and thermal destruction is suppressed.

特開２００３−１００７７１号公報Japanese Patent Laid-Open No. 2003-100771 特開２００４−３１８０４号公報JP 2004-31804 A

しかしながら、ＭＯＳトランジスタ１Ｚ２では図１２中のＢ部へＥＳＤサージ電流を導いても当該電流を外部接地（ＧＮＤ）へ導く経路が確保されておらず、ＥＳＤ耐性の改善効果は小さいと考えられる。   However, in the MOS transistor 1Z2, even if the ESD surge current is guided to the B portion in FIG. 12, a path for guiding the current to the external ground (GND) is not secured, and it is considered that the effect of improving the ESD resistance is small.

本発明は、かかる点にかんがみてなされたものであり、ＥＳＤ耐性を向上しうる半導体装置およびそれの製造方法を提供することを目的とする。   The present invention has been made in view of this point, and an object thereof is to provide a semiconductor device capable of improving ESD resistance and a method for manufacturing the same.

上記目的を達成するために本発明は、半導体装置において、第１導電型の素子形成層を含む半導体基板と、前記素子形成層内に設けられた前記第１導電型とは反対の第２導電型の第１不純物層と、前記素子形成層内において前記第１不純物層よりも深い領域に設けられ、前記第１不純物層とともにＰＮ接合を構成し、前記素子形成層よりも高い不純物濃度を有する、前記第１導電型の第２不純物層と、前記素子形成層内において前記第２不純物層よりも浅い領域に設けられ、前記半導体基板の平面視において前記第２不純物層に重なるように設けられた、前記第１導電型の第３不純物層とを備えることを特徴とする。このような構成によれば、第１不純物層とともにＰＮ接合を構成する第２不純物層は素子形成層よりも不純物濃度が高いので、当該ＰＮ接合の耐圧は、第２不純物層が無い構造において第１不純物層と素子形成層とで構成されるＰＮ接合に比べて低い。このため、第１不純物層へ印加されたＥＳＤ（Electro-Static Discharge）サージ電流は、上記ＰＮ接合のアバランシェブレークダウンによって、第２不純物層へ導かれやすくなっている。そして、第２不純物層に重なって第３不純物層が設けられているので、ＥＳＤサージ電流は速やかに第２不純物層から第３不純物層へ導かれ回収される。したがって、ＥＳＤ耐性が向上する。   To achieve the above object, according to the present invention, in a semiconductor device, a semiconductor substrate including a first conductivity type element formation layer and a second conductivity opposite to the first conductivity type provided in the element formation layer. A first impurity layer of a type and a deeper region than the first impurity layer in the element forming layer, forming a PN junction with the first impurity layer, and having an impurity concentration higher than that of the element forming layer A second impurity layer of the first conductivity type, and provided in a region shallower than the second impurity layer in the element formation layer, so as to overlap the second impurity layer in a plan view of the semiconductor substrate. And a third impurity layer of the first conductivity type. According to such a configuration, since the second impurity layer that forms the PN junction together with the first impurity layer has a higher impurity concentration than the element formation layer, the breakdown voltage of the PN junction is the first in the structure without the second impurity layer. It is lower than a PN junction composed of one impurity layer and an element formation layer. Therefore, an ESD (Electro-Static Discharge) surge current applied to the first impurity layer is easily guided to the second impurity layer due to the avalanche breakdown of the PN junction. Since the third impurity layer is provided so as to overlap the second impurity layer, the ESD surge current is promptly guided from the second impurity layer to the third impurity layer and collected. Therefore, ESD tolerance is improved.

また、前記第２不純物層は前記第３不純物層に接していることが好ましい。このような構成によれば、第２不純物層と第３不純物層との間に両層よりも不純物濃度が低い領域が介在する場合に比べて、第２不純物層から第３不純物層へのＥＳＤサージ電流の回収経路がより確実になる。このため、ＥＳＤ耐性がさらに向上する。   The second impurity layer is preferably in contact with the third impurity layer. According to such a configuration, the ESD from the second impurity layer to the third impurity layer is compared with the case where a region having a lower impurity concentration than both layers is interposed between the second impurity layer and the third impurity layer. The recovery path for surge current is more reliable. For this reason, ESD tolerance further improves.

また、前記素子形成層は前記半導体基板内に設けられたウェルであり、前記第２不純物層は前記平面視において前記ウェルの全域に広がっていることが好ましい。このような構成によれば、ウェルと第２不純物層とが不純物注入用マスクを共用して形成可能になるので、工程の追加を抑えて第２不純物層を形成可能な半導体装置を提供することができる。   In addition, it is preferable that the element formation layer is a well provided in the semiconductor substrate, and the second impurity layer extends over the entire well in the plan view. According to such a configuration, since the well and the second impurity layer can be formed by sharing the impurity implantation mask, a semiconductor device capable of forming the second impurity layer while suppressing the addition of processes is provided. Can do.

また、前記素子形成層内に互いに隔離して設けられた前記第２導電型のドレイン層およびソース層と、前記ドレイン層と前記ソース層との間の部分上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極とをさらに備え、前記第１不純物層は、前記ドレイン層に接して前記ドレイン層よりも深くまで設けられ、前記ドレイン層よりも低い不純物濃度を有する、第１部分と、前記ソース層に接して前記ソース層よりも深くまで設けられ、前記ソース層よりも低い不純物濃度を有する、第２部分とを含み、前記第１部分と前記第２部分との少なくとも一方が前記第２不純物層とともに前記ＰＮ接合を構成していることが好ましい。このような構成によれば、第２不純物層は素子形成層よりも不純物濃度が高いので、第２不純物層と上記ＰＮ接合を構成している第１不純物層の第１部分および／または第２部分について空乏化が促進される。このため、第１不純物層の第１部分および／または第２部分におけるゲート電極付近の端部での電圧を下げることができる。したがって、第１不純物層の第１部分および／または第２部分をゲート電極に重なるようにした構造（ゲート−ドリフトオーバーラップ構造）を採用しなくても、基板電流を低減することができる。また、ゲート−ドリフト・オーバーラップ構造の不採用により、当該重なり部分（オーバーラップ部分）にＥＳＤサージ電流が集中して生じる熱破壊が起きることがない。   A drain layer and a source layer of the second conductivity type provided separately from each other in the element formation layer; a gate insulating film disposed on a portion between the drain layer and the source layer; A gate electrode disposed on the gate insulating film, the first impurity layer being in contact with the drain layer and deeper than the drain layer, and having an impurity concentration lower than that of the drain layer. A first portion and a second portion provided in contact with the source layer and deeper than the source layer and having an impurity concentration lower than that of the source layer, and the first portion and the second portion It is preferable that at least one of the PN junctions together with the second impurity layer. According to such a configuration, since the second impurity layer has an impurity concentration higher than that of the element formation layer, the first impurity layer and / or the second portion of the first impurity layer constituting the PN junction with the second impurity layer. Depletion of the part is promoted. For this reason, the voltage at the end portion near the gate electrode in the first portion and / or the second portion of the first impurity layer can be lowered. Therefore, the substrate current can be reduced without employing a structure (gate-drift overlap structure) in which the first portion and / or the second portion of the first impurity layer overlap with the gate electrode. Further, due to the non-adoption of the gate-drift overlap structure, thermal breakdown caused by concentration of ESD surge current in the overlap portion (overlap portion) does not occur.

また、前記第１不純物層について前記第１部分と前記第２部分との両方が前記第２不純物層とともに前記ＰＮ接合を構成していることが好ましい。このような構成によれば、第１不純物層の第１部分と第２部分と同時に形成可能な半導体装置を提供することができる。   In the first impurity layer, it is preferable that both the first portion and the second portion constitute the PN junction together with the second impurity layer. According to such a configuration, a semiconductor device that can be formed simultaneously with the first portion and the second portion of the first impurity layer can be provided.

また、前記第２不純物層は、前記ドレイン層、前記ソース層、前記ゲート絶縁膜、前記ゲート電極および前記第３不純物層に対向するように広がっていることが好ましい。このような構成によれば、例えばドレイン層の下方のみといった局所的な配置に比べて、微細なパターンのマスクを用いることなく第２不純物層を形成することができる。このため、第２不純物層を採用しても歩留まり低下を回避することができる。   The second impurity layer preferably extends so as to face the drain layer, the source layer, the gate insulating film, the gate electrode, and the third impurity layer. According to such a configuration, the second impurity layer can be formed without using a fine pattern mask as compared with a local arrangement, for example, only under the drain layer. For this reason, even if a 2nd impurity layer is employ | adopted, a yield fall can be avoided.

また、前記第１不純物層の前記第１部分および前記第２部分は前記平面視において前記ゲート電極に一部、重なっていることが好ましい。このような構成によれば、ゲート−ドリフト・オーバーラップ構造によって、基板電流をさらに低減することができる。このとき、上述のようにＥＳＤサージ電流は第３不純物層へ導かれるので、第１不純物層の第１部分および／または第２部分とゲート電極との重なり部分へのＥＳＤサージ電流の集中は抑制され、熱破壊は低減される。   Further, it is preferable that the first portion and the second portion of the first impurity layer partially overlap the gate electrode in the plan view. According to such a configuration, the substrate current can be further reduced by the gate-drift overlap structure. At this time, since the ESD surge current is guided to the third impurity layer as described above, the concentration of the ESD surge current to the overlapping portion between the first portion of the first impurity layer and / or the second portion and the gate electrode is suppressed. And thermal breakdown is reduced.

さらに、本発明は、前記半導体装置の製造方法において、前記半導体基板上に不純物注入用のマスクを形成するマスク形成工程と、前記マスクの側から前記半導体基板内へ前記素子形成層用の不純物を注入して前記素子形成層としてのウェルを形成するウェル形成工程と、前記マスクの側から前記半導体基板内へ前記第２不純物層用の不純物を注入して前記第２不純物層を形成する不純物層形成工程とを備え、前記ウェル形成工程と前記不純物層形成工程とで前記マスクを共用することを特徴とする。このような構成によれば、ウェル形成工程と不純物層形成工程とで単一のマスクを共用するので（両工程の実施順序は問わない）、ウェルと第２不純物層とで別個のマスクを形成する必要がない。したがって、工程の追加を抑えて第２不純物層を形成することができる。   Further, according to the present invention, in the method for manufacturing a semiconductor device, a mask forming step of forming an impurity implantation mask on the semiconductor substrate; and an impurity for the element formation layer from the mask side into the semiconductor substrate. A well forming step of forming a well as the element forming layer by implantation, and an impurity layer for forming the second impurity layer by injecting an impurity for the second impurity layer into the semiconductor substrate from the mask side And forming the well, and the well forming step and the impurity layer forming step share the mask. According to such a configuration, a single mask is shared between the well formation step and the impurity layer formation step (regardless of the order of execution of both steps), so that a separate mask is formed between the well and the second impurity layer. There is no need to do. Therefore, the second impurity layer can be formed while suppressing the addition of processes.

このように本発明によれば、ＥＳＤ耐性を向上可能な半導体装置およびそれの製造方法を提供することができる。   Thus, according to the present invention, it is possible to provide a semiconductor device capable of improving ESD resistance and a method for manufacturing the same.

図１に実施形態１に係る半導体装置１を説明するための断面図を示し、図２および図３に半導体装置１を説明するための平面図（レイアウト図）を示す。当該半導体装置１は半導体基板であるＰ型シリコン基板１００内および当該基板１００上に種々の要素が形成されて成り、以下の説明から明らかになるようにＮチャネル型高耐圧ＭＯＳトランジスタを含んでいる。すなわち、半導体装置１は、いわゆる高耐圧ＭＯＳ型半導体装置である。   FIG. 1 is a cross-sectional view for explaining the semiconductor device 1 according to the first embodiment, and FIGS. 2 and 3 are plan views (layout diagrams) for explaining the semiconductor device 1. The semiconductor device 1 includes various elements formed in and on a P-type silicon substrate 100, which is a semiconductor substrate, and includes an N-channel high voltage MOS transistor as will be apparent from the following description. . That is, the semiconductor device 1 is a so-called high breakdown voltage MOS type semiconductor device.

詳細には、シリコン基板１００には基板表面１０１から所定深さまで素子形成層であるＰ型ウェル１０２が設けられており、当該Ｐ型ウェル１０２内に（したがってシリコン基板１００内に）、ドレイン層４１と、ソース層４２と、ドリフト層（第１不純物層の第１部分）１１と、ドリフト層（第１不純物層の第２部分）１２と、ＥＳＤサージ回収層（第２不純物層）２０と、トップコンタクト層（第３不純物層）３０とが設けられている。なお、シリコン基板１００は基板表面１０１に形成された素子分離層１０９によって区画されている。他方、基板表面１０１上には、ゲート絶縁膜５０と、ゲート電極６０と、層間絶縁膜７０と、コンタクト電極８１，８２，８３とが配置されている。   Specifically, the silicon substrate 100 is provided with a P-type well 102 which is an element forming layer from the substrate surface 101 to a predetermined depth, and the drain layer 41 is provided in the P-type well 102 (and thus in the silicon substrate 100). A source layer 42, a drift layer (first portion of the first impurity layer) 11, a drift layer (second portion of the first impurity layer) 12, an ESD surge recovery layer (second impurity layer) 20, A top contact layer (third impurity layer) 30 is provided. The silicon substrate 100 is partitioned by an element isolation layer 109 formed on the substrate surface 101. On the other hand, on the substrate surface 101, a gate insulating film 50, a gate electrode 60, an interlayer insulating film 70, and contact electrodes 81, 82, and 83 are disposed.

ここで、シリコン基板１００は例えば約１×１０15個／ｃｍ3のボロン濃度を有しており、Ｐ型ウェル１０２の不純物濃度は例えば１０16個／ｃｍ3オーダー程度であり、ドレイン層４１およびソース層４２はＮ型の高濃度不純物層（不純物濃度は例えば１０20個／ｃｍ3オーダー程度）であり、ドリフト層１１，１２はドレイン層４１およびソース層４２よりも不純物濃度が低いＮ型の低濃度不純物層（不純物濃度は例えば１０17個／ｃｍ3オーダー程度以下）である。また、ＥＳＤサージ回収層２０およびトップコンタクト層３０はＰ型シリコン基板１００およびＰ型ウェル１０２よりも不純物濃度が高いＰ型不純物層である（不純物濃度は例えば１０17〜１０18個／ｃｍ3オーダー程度）。 Here, the silicon substrate 100 has a boron concentration of about 1 × 10 15 / cm 3 , for example, and the impurity concentration of the P-type well 102 is on the order of 10 16 / cm 3, for example. The source layer 42 is an N-type high-concentration impurity layer (impurity concentration is, for example, about 10 20 / cm 3 order), and the drift layers 11 and 12 are N-type having a lower impurity concentration than the drain layer 41 and the source layer 42. It is a low-concentration impurity layer (impurity concentration is about 10 17 / cm 3 or less, for example). The ESD surge recovery layer 20 and the top contact layer 30 are P-type impurity layers having an impurity concentration higher than that of the P-type silicon substrate 100 and the P-type well 102 (impurity concentration is, for example, on the order of 10 17 to 10 18 / cm 3. degree).

まず、ドレイン層４１およびソース層４２は、基板表面１０１から所定深さまで（したがってシリコン基板１００内に）それぞれ設けられているが、互いには接しておらず隔離されている。なお、両層４１，４２は近接する素子分離層１０９まで延在している。   First, the drain layer 41 and the source layer 42 are provided from the substrate surface 101 to a predetermined depth (and thus in the silicon substrate 100), but are not in contact with each other and are isolated. Both layers 41 and 42 extend to the adjacent element isolation layer 109.

ドレイン層４１にシリコン基板１００の内部側から被さるように、ドリフト層（第１不純物層の第１部分）１１がＰ型ウェル１０２内に設けられている。具体的には、ドリフト層１１はドレイン層４１に接し当該ドレイン層４１よりも深くまで延在しており、当該ドリフト層１１の端部は基板表面１０１および近接する素子分離層１０９まで延在している。同様に、ドリフト層（第１不純物層の第２部分）１２は、ソース層４２にシリコン基板１００の内部側から被さるようにＰ型ウェル１０２内に設けられている。具体的には、ドリフト層１２はソース層４２に接し当該ソース層４２よりも深くまで延在しており、当該ドリフト層１２の端部は基板表面１０１および近接する素子分離層１０９まで延在している。両ドリフト層１１，１２は互いには接しておらず隔離されている。   A drift layer (first portion of the first impurity layer) 11 is provided in the P-type well 102 so as to cover the drain layer 41 from the inside of the silicon substrate 100. Specifically, the drift layer 11 is in contact with the drain layer 41 and extends deeper than the drain layer 41, and the end of the drift layer 11 extends to the substrate surface 101 and the adjacent element isolation layer 109. ing. Similarly, the drift layer (second portion of the first impurity layer) 12 is provided in the P-type well 102 so as to cover the source layer 42 from the inside of the silicon substrate 100. Specifically, the drift layer 12 is in contact with the source layer 42 and extends deeper than the source layer 42, and the end of the drift layer 12 extends to the substrate surface 101 and the adjacent element isolation layer 109. ing. Both drift layers 11 and 12 are not in contact with each other and are isolated.

そして、シリコン基板１００におけるドレイン層４１とソース層４２との間の部分上に、例えば厚さ３０〜６０ｎｍのシリコン酸化膜から成るゲート絶縁膜５０が配置されている。なお、図示の例では、ゲート絶縁膜５０は、シリコン基板１００の基板表面１０１の平面視において、ドレイン層４１およびソース層４２にほとんど重なっていないが、ドリフト層１１，１２には重なっている。さらに、ゲート絶縁膜５０よりも基板表面１０１から遠い側において、ゲート絶縁膜５０上に、例えば厚さ１５０〜３００ｎｍのＮ型ポリシリコン膜から成るゲート電極６０が配置されている。なお、図示の例では、ゲート電極６０は、ゲート絶縁膜５０よりも小さく基板表面１０１の平面視においてドレイン層４１およびソース層４２には重なっておらず、さらにドリフト層１１，１２にもほとんど重なっていない。   A gate insulating film 50 made of, for example, a silicon oxide film having a thickness of 30 to 60 nm is disposed on a portion of the silicon substrate 100 between the drain layer 41 and the source layer 42. In the illustrated example, the gate insulating film 50 hardly overlaps the drain layer 41 and the source layer 42 in the plan view of the substrate surface 101 of the silicon substrate 100, but overlaps the drift layers 11 and 12. Further, a gate electrode 60 made of an N-type polysilicon film having a thickness of 150 to 300 nm, for example, is disposed on the gate insulating film 50 on the side farther from the substrate surface 101 than the gate insulating film 50. In the illustrated example, the gate electrode 60 is smaller than the gate insulating film 50 and does not overlap the drain layer 41 and the source layer 42 in a plan view of the substrate surface 101, and further overlaps the drift layers 11 and 12. Not.

このように、Ｐ型ウェル１０２（またはシリコン基板１００）と、ドレイン層４１と、ソース層４２と、ドリフト層１１，１２と、ゲート絶縁膜５０と、ゲート電極６０とによって、高耐圧ＭＯＳトランジスタが形成されている。なお、シリコン基板１００内において両ドリフト層１１，１２間の部分にＭＯＳトランジスタのチャネル領域が形成される。   Thus, the high breakdown voltage MOS transistor is formed by the P-type well 102 (or the silicon substrate 100), the drain layer 41, the source layer 42, the drift layers 11 and 12, the gate insulating film 50, and the gate electrode 60. Is formed. In the silicon substrate 100, a channel region of the MOS transistor is formed in a portion between the drift layers 11 and 12.

ゲート電極６０およびゲート絶縁膜５０に被さるように基板表面１０１上に、層間絶縁膜７０が配置されている。層間絶縁膜７０にはドレイン層４１へ通じるコンタクトホールが設けられており、当該コンタクトホール内にドレイン層４１に接するようにコンタクト電極８１が配置されており、これによりコンタクト電極８１がドレイン層４１に電気的に接続されている。同様に、層間絶縁膜７０にはソース層４２へ通じるコンタクトホールが設けられており、当該コンタクトホール内に配置されたコンタクト電極８２はソース層４２に電気的に接続されている。なお、半導体装置１では、ドレイン層４１がコンタクト電極８１およびシリコン基板１００のパッド部（図示せず）を介して半導体装置１のリード端子（図示せず）に電気的に接続されているものとする。   Interlayer insulating film 70 is arranged on substrate surface 101 so as to cover gate electrode 60 and gate insulating film 50. A contact hole leading to the drain layer 41 is provided in the interlayer insulating film 70, and a contact electrode 81 is disposed in the contact hole so as to be in contact with the drain layer 41, whereby the contact electrode 81 is formed in the drain layer 41. Electrically connected. Similarly, a contact hole leading to the source layer 42 is provided in the interlayer insulating film 70, and a contact electrode 82 disposed in the contact hole is electrically connected to the source layer 42. In the semiconductor device 1, the drain layer 41 is electrically connected to the lead terminal (not shown) of the semiconductor device 1 through the contact electrode 81 and the pad portion (not shown) of the silicon substrate 100. To do.

さらに、半導体装置１では、Ｐ型ウェル１０２内（したがってシリコン基板１００内に）Ｐ型のＥＳＤサージ回収層（第２不純物層）２０が設けられている。具体的には、ＥＳＤサージ回収層２０は、ドレイン層４１、ソース層４２、ドリフト層１１，１２、トップコンタクト層３０および素子分離層１０９よりも深い領域に設けられており、ドリフト層１１，１２の底部に接している。なお、図示の例では、ＥＳＤサージ回収層２０は、ドレイン層４１、ソース層４２、トップコンタクト層３０、および素子分離層１０９には接していない。   Further, in the semiconductor device 1, a P-type ESD surge recovery layer (second impurity layer) 20 is provided in the P-type well 102 (and therefore in the silicon substrate 100). Specifically, the ESD surge recovery layer 20 is provided in a region deeper than the drain layer 41, the source layer 42, the drift layers 11 and 12, the top contact layer 30, and the element isolation layer 109. It touches the bottom. In the illustrated example, the ESD surge recovery layer 20 is not in contact with the drain layer 41, the source layer 42, the top contact layer 30, and the element isolation layer 109.

Ｐ型不純物層であるＥＳＤサージ回収層２０は、Ｎ型低濃度ドリフト層１１とＰＮ接合を構成し、Ｎ型低濃度ドリフト層１２ともう一つＰＮ接合を構成している。ＥＳＤサージ回収層２０は上述のようにＰ型ウェル１０２よりも不純物濃度が高いので、これら２つのＰＮ接合の耐圧は、ＥＳＤサージ回収層２０が無い構造においてＰ型ウェル１０２とＮ型ドリフト層１１，１２とによって構成されるＰＮ接合に比べて低くなる。具体的には、上記２つのＰＮ接合の耐圧がＥＳＤサージ回収層２０が無い上記構造に対して１０〜３０％程度低下するように、ＥＳＤサージ回収層２０の不純物濃度が設定されている。   The ESD surge recovery layer 20, which is a P-type impurity layer, forms a PN junction with the N-type low concentration drift layer 11, and forms another PN junction with the N-type low concentration drift layer 12. Since the ESD surge recovery layer 20 has a higher impurity concentration than the P-type well 102 as described above, the breakdown voltage of these two PN junctions is such that the P-type well 102 and the N-type drift layer 11 have a structure without the ESD surge recovery layer 20. , 12 and the PN junction. Specifically, the impurity concentration of the ESD surge recovery layer 20 is set so that the breakdown voltage of the two PN junctions is reduced by about 10 to 30% with respect to the structure without the ESD surge recovery layer 20.

なお、両ドリフト層１１，１２を「不純物層（第１不純物層）１０」と総称した場合、ＥＳＤサージ回収層２０は、Ｐ型ウェル１０２内において不純物層１０よりも深い領域に設けられ、当該不純物層１０とともにＰＮ接合を構成している。   When the drift layers 11 and 12 are collectively referred to as “impurity layer (first impurity layer) 10”, the ESD surge recovery layer 20 is provided in a region deeper than the impurity layer 10 in the P-type well 102. A PN junction is formed together with the impurity layer 10.

ＥＳＤサージ回収層２０は、ゲート電極６０、ゲート絶縁膜５０、ドレイン層４１、ソース層４２、ドリフト層１１，１２、素子分離層１０９、およびトップコンタクト層３０の下方において２次元的に広がっており、これらの要素６０，５０，４１，４２，１１，１２，１０９，３０に対向している。このとき、ＥＳＤサージ回収層２０を、図２に示すように所定のＭＯＳトランジスタに対して選択的に設けてもよいし、図３に示すように単一のＰ型ウェル１０２内に形成された複数のＭＯＳトランジスタに対して共通に設けてもよい。なお、図３の形態の場合、ＥＳＤサージ回収層２０は、シリコン基板１００の基板表面１０１の平面視においてＰ型ウェル１０２の全域に広がっており、換言すれば上記平面視においてＰ型ウェル１０２と同じ平面パターンを有している。なお、図２および図３では、図面を分かりやすくするために、Ｐ型ウェル１０２を太破線で図示し、一部の要素の図示を省略している。   The ESD surge recovery layer 20 extends two-dimensionally below the gate electrode 60, the gate insulating film 50, the drain layer 41, the source layer 42, the drift layers 11 and 12, the element isolation layer 109, and the top contact layer 30. These elements 60, 50, 41, 42, 11, 12, 109, 30 are opposed to each other. At this time, the ESD surge recovery layer 20 may be selectively provided for a predetermined MOS transistor as shown in FIG. 2, or formed in a single P-type well 102 as shown in FIG. You may provide in common with respect to several MOS transistor. 3, the ESD surge recovery layer 20 extends over the entire area of the P-type well 102 in the plan view of the substrate surface 101 of the silicon substrate 100. In other words, the ESD surge recovery layer 20 and the P-type well 102 in the plan view. Have the same planar pattern. 2 and 3, the P-type well 102 is shown by a thick broken line for easy understanding of the drawings, and some elements are not shown.

なお、シリコン基板１００において、ドレイン層４１、ドリフト層１１およびＥＳＤサージ回収層２０が基板表面１０１から深さ方向にこの順序で並んでおり、深さ方向において隣接する層同士は接している。同様に、ソース層４２、ドリフト層１２およびＥＳＤサージ回収層２０が基板表面１０１から深さ方向にこの順序で並んでおり、深さ方向において隣接する層同士は接している。   In the silicon substrate 100, the drain layer 41, the drift layer 11 and the ESD surge recovery layer 20 are arranged in this order from the substrate surface 101 in the depth direction, and adjacent layers in the depth direction are in contact with each other. Similarly, the source layer 42, the drift layer 12, and the ESD surge recovery layer 20 are arranged in this order from the substrate surface 101 in the depth direction, and adjacent layers in the depth direction are in contact with each other.

そして、Ｐ型のトップコンタクト層３０が、Ｐ型ウェル１０２内において基板表面１０１から所定深さまで、しかもＥＳＤサージ回収層２０よりも浅い領域に設けられている。このとき、シリコン基板１００において、トップコンタクト層３０およびＥＳＤサージ回収層２０が基板表面１０１から深さ方向にこの順序で並んでいるが、半導体装置１では両層３０，２０は接していない。上述のようにＥＳＤサージ回収層２０がドレイン層４１等に対向して２次元的に広がっており、このためトップコンタクト層３０は基板表面１０１の平面視においてＥＳＤサージ回収層２０に重なっている。トップコンタクト層３０は、素子分離層１０９で画定されたＭＯＳトランジスタ領域の外に設けられており、図２および図３に示すようにＭＯＳトランジスタを取り囲むように（図示の例では４角形の枠状に）設けられている。なお、図１にはトップコンタクト層３０が素子分離層１０９に接する場合を図示し、図２および図３には隣接する枠状のトップコンタクト層３０が互いの一部を共有して一体化した場合を図示している。   The P-type top contact layer 30 is provided in the P-type well 102 from the substrate surface 101 to a predetermined depth and in a region shallower than the ESD surge recovery layer 20. At this time, in the silicon substrate 100, the top contact layer 30 and the ESD surge recovery layer 20 are arranged in this order from the substrate surface 101 in the depth direction, but in the semiconductor device 1, both layers 30 and 20 are not in contact with each other. As described above, the ESD surge recovery layer 20 extends two-dimensionally facing the drain layer 41 and the like, and therefore, the top contact layer 30 overlaps the ESD surge recovery layer 20 in a plan view of the substrate surface 101. The top contact layer 30 is provided outside the MOS transistor region defined by the element isolation layer 109 and surrounds the MOS transistor as shown in FIGS. 2 and 3 (in the illustrated example, a rectangular frame shape). In). FIG. 1 illustrates the case where the top contact layer 30 is in contact with the element isolation layer 109, and FIGS. 2 and 3 show that the adjacent frame-shaped top contact layers 30 share a part of each other and are integrated. The case is illustrated.

さらに、トップコンタクト層３０上において層間絶縁膜７０にはコンタクトホールが設けられており、当該コンタクトホール内にはトップコンタクト層３０に接するようにコンタクト電極８３が配置されており、これによりコンタクト電極８３がトップコンタクト層３０に電気的に接続されている。なお、図１〜図３にはトップコンタクト層３０上に複数のコンタクト電極８３が配置された場合を図示している。コンタクト電極８３は外部接地（ＧＮＤ）へ接続され、このためトップコンタクト層３０は接地される。これによりトップコンタクト層３０およびコンタクト電極８３を介してＰ型ウェル１０３が、したがってシリコン基板１００が接地される。   Further, a contact hole is provided in the interlayer insulating film 70 on the top contact layer 30, and a contact electrode 83 is disposed in the contact hole so as to be in contact with the top contact layer 30, thereby the contact electrode 83. Are electrically connected to the top contact layer 30. 1 to 3 show a case where a plurality of contact electrodes 83 are arranged on the top contact layer 30. FIG. The contact electrode 83 is connected to an external ground (GND), so that the top contact layer 30 is grounded. As a result, the P-type well 103 and thus the silicon substrate 100 are grounded via the top contact layer 30 and the contact electrode 83.

このような半導体装置１によれば、図４に矢印Ａで示すように、半導体装置１のリード端子（図示せず）を介してコンタクト電極８１へ印加されたＥＳＤサージ電流は、ドレイン層４１を介してドリフト層１１へ流れ込む。上述のようにＮ型のドリフト層１１，１２とＰ型のＥＳＤサージ回収層２０とによるＰＮ接合の耐圧はＥＳＤサージ回収層２０が無い構造においてＮ型ドリフト層１１，１２とＰ型ウェル１０２とによって構成されるＰＮ接合に比べて低い。このため、ドリフト層１１へ流入したＥＳＤサージ電流は、ドリフト層１１とＥＳＤサージ回収層２０とによるＰＮ接合でのアバランシェブレークダウンによって、ＥＳＤサージ回収層２０へ導かれやすくなっている。そして、当該サージ電流は、ＥＳＤサージ回収層２０を通ってトップコンタクト層３０へ至り、コンタクト電極８３へ回収され、当該コンタクト電極８３が接続された外部接地電位（ＧＮＤ）へ回収される。このとき、トップコンタクト層３０はＥＳＤサージ回収層２０に重なっているので、ＥＳＤサージ電流を速やかにトップコンタクト層３０へ導くことができる。このように半導体装置１によれば、ＥＳＤサージ電流を外部へ導き回収する経路が確立されているので、従来の高耐圧ＭＯＳトランジスタ１Ｚ１，１Ｚ２（図１１および図１２参照）に比べて、ＥＳＤ耐性が向上する。   According to such a semiconductor device 1, as indicated by an arrow A in FIG. 4, the ESD surge current applied to the contact electrode 81 via the lead terminal (not shown) of the semiconductor device 1 causes the drain layer 41 to flow. Into the drift layer 11. As described above, the breakdown voltage of the PN junction formed by the N-type drift layers 11 and 12 and the P-type ESD surge recovery layer 20 is the same as that of the N-type drift layers 11 and 12 and the P-type well 102 in the structure without the ESD surge recovery layer 20. It is low compared with the PN junction comprised by. For this reason, the ESD surge current flowing into the drift layer 11 is easily guided to the ESD surge recovery layer 20 due to the avalanche breakdown at the PN junction between the drift layer 11 and the ESD surge recovery layer 20. Then, the surge current reaches the top contact layer 30 through the ESD surge recovery layer 20, is recovered to the contact electrode 83, and is recovered to the external ground potential (GND) to which the contact electrode 83 is connected. At this time, since the top contact layer 30 overlaps the ESD surge recovery layer 20, the ESD surge current can be quickly guided to the top contact layer 30. As described above, according to the semiconductor device 1, since the path for guiding and recovering the ESD surge current is established, the ESD resistance is higher than that of the conventional high voltage MOS transistors 1Z1 and 1Z2 (see FIGS. 11 and 12). Will improve.

ここで、上述のように半導体装置１ではドレイン層４１が半導体装置１のリード端子（図示せず）に電気的に接続されているので当該ドレイン層４１へサージ電流が侵入するが、ソース層４２がリード端子に電気的に接続されている構造であればソース層４２へサージ電流が侵入する。しかし、そのような構造でも、上述と同様に、サージ電流は、ソース層４２、ドリフト層１２、ＥＳＤサージ回収層２０、およびトップコンタクト層３０を介して、コンタクト電極８３へ回収される。かかる点にかんがみれば、ドレイン層４１とソース層４２とのうちでリード端子に接続されておらずＥＳＤサージ電流の侵入の可能性が低い方の層はＥＳＤサージ回収層２０に接していなくても構わない。ただし、ドレイン層４１とソース層４２との両方がＥＳＤサージ回収層２０に接している構造によれば、後述の製造方法において形成深さを違えるために両層４１，４２を別々に形成する必要がないので、つまり両層４１，４２を同時に形成可能なので、製造工程が少なくて済む。   Here, as described above, in the semiconductor device 1, since the drain layer 41 is electrically connected to the lead terminal (not shown) of the semiconductor device 1, a surge current enters the drain layer 41. If the structure is electrically connected to the lead terminal, a surge current enters the source layer 42. However, even in such a structure, the surge current is recovered to the contact electrode 83 via the source layer 42, the drift layer 12, the ESD surge recovery layer 20, and the top contact layer 30 as described above. In view of this point, the drain layer 41 and the source layer 42 which are not connected to the lead terminal and have a low possibility of invasion of the ESD surge current may not be in contact with the ESD surge recovery layer 20. I do not care. However, according to the structure in which both the drain layer 41 and the source layer 42 are in contact with the ESD surge recovery layer 20, it is necessary to form both layers 41 and 42 separately in order to change the formation depth in the manufacturing method described later. In other words, since both layers 41 and 42 can be formed simultaneously, the number of manufacturing steps can be reduced.

さらに、ＥＳＤサージ回収層２０はウェル１０２よりも不純物濃度が高いので、ＥＳＤサージ回収層２０と上記ＰＮ接合を構成しているＮ型低濃度ドリフト層１１，１２では空乏化が促進される。このため、ドリフト層１１，１２におけるゲート電極６０付近の端部（図１２中のＣ部参照）での電圧を下げることができる。したがって、従来の高耐圧ＭＯＳトランジスタ１Ｚ１，１Ｚ２（図１１および図１２参照）におけるゲート−ドリフト・オーバーラップ構造を採用しなくても、基板電流を低減することができる。また、半導体装置１では上述のようにゲート−ドリフト・オーバーラップ構造を採用していないので、オーバーラップ部分にＥＳＤサージ電流が集中して生じる熱破壊が起きることはない。   Furthermore, since the ESD surge recovery layer 20 has a higher impurity concentration than the well 102, depletion is promoted in the N-type low concentration drift layers 11 and 12 constituting the PN junction with the ESD surge recovery layer 20. For this reason, the voltage at the end portions of the drift layers 11 and 12 near the gate electrode 60 (see C portion in FIG. 12) can be lowered. Therefore, the substrate current can be reduced without employing the gate-drift overlap structure in the conventional high voltage MOS transistors 1Z1, 1Z2 (see FIGS. 11 and 12). In addition, since the semiconductor device 1 does not employ the gate-drift overlap structure as described above, thermal breakdown caused by concentration of ESD surge currents in the overlap portion does not occur.

さらに、ＥＳＤサージ回収層２０は、ゲート電極６０、ゲート絶縁膜５０、ドレイン層４１、ソース層４２、ドリフト層１１，１２、素子分離層１０９、およびトップコンタクト層３０に対向するように広がっているので、従来の高耐圧ＭＯＳトランジスタ１Ｚ２（図１２参照）のようにドレイン層４１Ｚ下のみに局所的にＥＳＤサージ回収用Ｐ型層２１Ｚを設ける場合に比べて、微細なパターンのマスクを用いることなくＥＳＤサージ回収層２０を形成することが可能である。このため、ＥＳＤサージ回収層２０を採用しても歩留まり低下を回避することができる。   Further, the ESD surge recovery layer 20 extends so as to face the gate electrode 60, the gate insulating film 50, the drain layer 41, the source layer 42, the drift layers 11 and 12, the element isolation layer 109, and the top contact layer 30. Therefore, compared to the case where the ESD surge recovery P-type layer 21Z is locally provided only under the drain layer 41Z as in the conventional high voltage MOS transistor 1Z2 (see FIG. 12), a fine pattern mask is not used. It is possible to form the ESD surge recovery layer 20. For this reason, even if the ESD surge recovery layer 20 is employed, a decrease in yield can be avoided.

また、図３の形態の場合、ＥＳＤサージ回収層２０は基板表面１０１の平面視においてＰ型ウェル１０２の全域に広がっているので、後述するようにＰ型ウェル１０２とＥＳＤサージ回収層２０とで不純物注入用マスクを共用することができる。このため、ＥＳＤサージ回収層２０を適用しても工程の大幅追加を回避することができる。   3, the ESD surge recovery layer 20 extends over the entire area of the P-type well 102 in a plan view of the substrate surface 101. Therefore, the P-type well 102 and the ESD surge recovery layer 20 are formed as will be described later. An impurity implantation mask can be shared. For this reason, even if the ESD surge recovery layer 20 is applied, significant addition of the process can be avoided.

次に、図５〜図８の断面図も参照しつつ、半導体装置１の製造方法の一例を説明する。まず、Ｐ型シリコン基板１００（ボロン濃度約１×１０15個／ｃｍ3）の基板表面１０１に、ＬＯＣＯＳ（Local Oxidation of Silicon）等の選択酸化法によって、素子分離層１０９を形成する（図５参照）。 Next, an example of a method for manufacturing the semiconductor device 1 will be described with reference to cross-sectional views of FIGS. First, an element isolation layer 109 is formed on a substrate surface 101 of a P-type silicon substrate 100 (boron concentration of about 1 × 10 15 / cm 3 ) by a selective oxidation method such as LOCOS (Local Oxidation of Silicon) (FIG. 5). reference).

次いで、図５に示すように、Ｐ型ウェル１０２の形成領域が開口したフォトレジスト等から成る不純物注入用のマスク３０２を基板表面１０１上に形成する（マスク形成工程）。そして、当該マスク３０２の側から例えばボロン（素子形成層用の不純物）２０２をシリコン基板１００内へ注入し、これによりＰ型ウェル１０２を形成する（ウェル形成工程）。その後、図６に示すように、例えばボロン（第２不純物層用の不純物）２２０を０．５〜１０×１０13個／ｃｍ2のドーズ量および３００〜１０００ｋｅＶの注入エネルギーで以てシリコン基板１００内へ導入してＥＳＤサージ回収層２０を形成する（不純物層形成工程）。 Next, as shown in FIG. 5, an impurity implantation mask 302 made of a photoresist or the like in which the formation region of the P-type well 102 is opened is formed on the substrate surface 101 (mask formation step). Then, for example, boron (element formation layer impurity) 202 is implanted into the silicon substrate 100 from the mask 302 side, thereby forming the P-type well 102 (well formation step). After that, as shown in FIG. 6, for example, boron (impurities for the second impurity layer) 220 is deposited at a dose of 0.5 to 10 × 10 13 atoms / cm 2 and an implantation energy of 300 to 1000 keV. Then, the ESD surge recovery layer 20 is formed by introducing it into the impurity layer (impurity layer forming step).

図６にはＥＳＤサージ回収層２０をＰ型ウェル１０２の全域に設ける場合（図３参照）を図示しており、Ｐ型ウェル１０２の形成工程に引き続いて（連続して）、当該ウェル１０２用の上記マスク３０２をそのまま再度利用して、当該マスク３０２の側からシリコン基板１００内へボロン２２０を注入する。なお、このようにマスク３０２を共用する場合、当該マスク３０２の形成後、ＥＳＤサージ回収層２０をＰ型ウェル１０２よりも先に形成してもよい。これに対して、上述の図２に示すようにＥＳＤサージ回収層２０を所定のＭＯＳトランジスタについて選択的に設ける場合には、それに応じたマスクを利用して所定領域へボロン２２０を注入する。   FIG. 6 shows the case where the ESD surge recovery layer 20 is provided over the entire area of the P-type well 102 (see FIG. 3). Following the process of forming the P-type well 102 (continuously), The mask 302 is reused as it is, and boron 220 is implanted into the silicon substrate 100 from the mask 302 side. When the mask 302 is shared in this way, the ESD surge recovery layer 20 may be formed before the P-type well 102 after the mask 302 is formed. On the other hand, when the ESD surge recovery layer 20 is selectively provided for a predetermined MOS transistor as shown in FIG. 2 described above, boron 220 is implanted into a predetermined region using a mask corresponding to the ESD surge recovery layer 20.

その後、図７に示すように熱酸化法によって基板表面１０１を酸化してゲート絶縁膜５０を形成する。さらに、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によってポリシリコン膜（厚さ１５０〜３００ｎｍ）を堆積し、当該ポリシリコン膜を例えばフォトレジストマスクを利用したドライエッチング法によってパターニングし、図７に示すようにゲート電極６０を形成する。そして、例えばフォトレジストマスクを利用してリンを２〜１０×１０12個／ｃｍ2のドーズ量および８０〜１６０ｋｅＶの注入エネルギーで以てシリコン基板１００内へ導入することにより、図７に示すようにＮ型層１１Ａ，１１Ｂ（後にＮ型ドリフト層１１，１２を構成する）を形成する。 Thereafter, as shown in FIG. 7, the substrate surface 101 is oxidized by a thermal oxidation method to form a gate insulating film 50. Further, for example, a polysilicon film (thickness 150 to 300 nm) is deposited by LPCVD (Low Pressure Chemical Vapor Deposition), and the polysilicon film is patterned by dry etching using a photoresist mask, for example, as shown in FIG. Thus, the gate electrode 60 is formed. Then, for example, phosphorus is introduced into the silicon substrate 100 by using a photoresist mask at a dose of 2 to 10 × 10 12 ions / cm 2 and an implantation energy of 80 to 160 keV, as shown in FIG. N-type layers 11A and 11B (which will later constitute N-type drift layers 11 and 12) are formed.

次に、例えばフォトレジストマスクを利用して砒素を２〜５×１０15個／ｃｍ2のドーズ量および３０〜５０ｋｅＶの注入エネルギーで以てシリコン基板１００内へ、より具体的には上記Ｎ型層１１Ａ，１１Ｂ（図７参照）内へ導入することにより、図８に示すようにＮ型ドレイン層４１およびＮ型ソース層４２を形成する。なお、ドレイン層４１およびソース層４２の形成によって上記Ｎ型層１１Ａ，１１Ｂのうちで残った部分がＮ型ドリフト層１１，１２になる。 Next, for example, using a photoresist mask, arsenic is introduced into the silicon substrate 100 with a dose amount of 2 to 5 × 10 15 ions / cm 2 and an implantation energy of 30 to 50 keV, more specifically, the N type. By introducing into the layers 11A and 11B (see FIG. 7), an N-type drain layer 41 and an N-type source layer 42 are formed as shown in FIG. The remaining portions of the N-type layers 11A and 11B become the N-type drift layers 11 and 12 due to the formation of the drain layer 41 and the source layer 42.

さらに、例えばフォトレジストマスクを利用してＢＦ2を１〜５×１０15個／ｃｍ2のドーズ量および２０〜５０ｋｅＶの注入エネルギーで以てシリコン基板１００内へ導入することにより、図８に示すようにＰ型トップコンタクト層３０を形成する。 Further, for example, by introducing BF 2 into the silicon substrate 100 with a dose amount of 1 to 5 × 10 15 pieces / cm 2 and an implantation energy of 20 to 50 keV using a photoresist mask, for example, as shown in FIG. Thus, the P-type top contact layer 30 is formed.

その後、例えばＣＶＤ法によって層間絶縁膜７０を堆積する。そして、当該層間絶縁膜７０を例えばフォトレジストマスクを利用してドライエッチング法によってパターニングし、コンタクトホールを形成する。次いで、コンタクトホールが埋まるように例えばＣＶＤ法によってタングステンを堆積し、当該タングステンを例えばフォトレジストマスクを利用したドライエッチング法によりパターニングし、コンタクト電極８１，８２，８３を形成する。   Thereafter, an interlayer insulating film 70 is deposited by, eg, CVD. Then, the interlayer insulating film 70 is patterned by dry etching using a photoresist mask, for example, to form contact holes. Next, tungsten is deposited by, for example, a CVD method so as to fill the contact hole, and the tungsten is patterned by, for example, a dry etching method using a photoresist mask to form contact electrodes 81, 82, 83.

これにより、図１の半導体装置１が製造される。ここで、上述のようにＥＳＤサージ回収層形成工程（不純物層形成工程）を、ウェル形成工程に引き続いて実施し、しかもウェル形成工程でのマスク３０２をそのまま利用して実施することによって（すなわち共用することによって）、両工程で別個のマスクを形成する必要がなく、ＥＳＤサージ回収層２０用の不純物注入工程を追加するだけで当該層２０を形成することができる。つまり、追加工程を抑えてＥＳＤ回収層２０を形成することができる。かかる点はＰ型ウェル１０２よりも先にＥＳＤサージ回収層２０を形成する場合も同様である。ここで、特許文献２に紹介されるＰ+埋込層はＮ+ドレイン層の下にのみ局所的に設けられているので、ウェル形成用マスクをそのまま利用可能とは考えがたい。 Thereby, the semiconductor device 1 of FIG. 1 is manufactured. Here, as described above, the ESD surge recovery layer formation step (impurity layer formation step) is performed subsequent to the well formation step, and the mask 302 in the well formation step is used as it is (that is, shared). Therefore, it is not necessary to form separate masks in both steps, and the layer 20 can be formed by adding an impurity implantation step for the ESD surge recovery layer 20. That is, the ESD recovery layer 20 can be formed while suppressing additional steps. The same applies to the case where the ESD surge recovery layer 20 is formed prior to the P-type well 102. Here, since the P + buried layer introduced in Patent Document 2 is locally provided only under the N + drain layer, it is difficult to consider that the well forming mask can be used as it is.

なお、上述した製造方法はあくまで一例であり、その他の製造方法によっても上述の構造を有する半導体装置１を製造することは可能である。   The above-described manufacturing method is merely an example, and the semiconductor device 1 having the above-described structure can be manufactured by other manufacturing methods.

次に、図９に実施形態２に係る半導体装置２を説明するための断面図を示す。半導体装置２は、上述の図１の半導体装置１においてドリフト層１１，１２が互いの方向へさらに延在した構造（ただし互いに接してはいない）にあたる。このため、半導体装置２では基板表面１０１の平面視において、ドリフト層１１とゲート電極６０とが互いの端部において（したがって一部において）重なっており、ドリフト層１２とゲート電極６０とが互いの端部において（したがって一部において）重なっている。つまり、半導体装置２ではゲート電極６０とドリフト層１１，１２とについてゲート−ドリフト・オーバーラップ構造を適用している。   Next, FIG. 9 shows a cross-sectional view for explaining the semiconductor device 2 according to the second embodiment. The semiconductor device 2 has a structure in which the drift layers 11 and 12 further extend in the direction of each other in the semiconductor device 1 of FIG. 1 (but not in contact with each other). For this reason, in the semiconductor device 2, the drift layer 11 and the gate electrode 60 overlap each other at an end portion (and therefore partly) in a plan view of the substrate surface 101, and the drift layer 12 and the gate electrode 60 overlap each other. It overlaps at the end (and thus partly). That is, in the semiconductor device 2, the gate-drift overlap structure is applied to the gate electrode 60 and the drift layers 11 and 12.

したがって、半導体装置２によれば、ゲート−ドリフト・オーバーラップ構造によって、半導体装置１よりもさらに基板電流を低減することができる。このとき、半導体装置２においてもＥＳＤサージ電流はＥＳＤサージ回収層２０を介してトップコンタクト層３０へ導かれるので、ゲート電極６０とドリフト層１１，１２との重なり部分へのＥＳＤサージ電流の集中が抑制され、熱破壊は低減される。   Therefore, according to the semiconductor device 2, the substrate current can be further reduced as compared with the semiconductor device 1 by the gate-drift overlap structure. At this time, since the ESD surge current is also guided to the top contact layer 30 via the ESD surge recovery layer 20 in the semiconductor device 2, the ESD surge current is concentrated on the overlapping portion of the gate electrode 60 and the drift layers 11 and 12. Suppressed and thermal destruction is reduced.

なお、ゲート−ドリフト・オーバーラップ構造は、例えばドリフト層１１，１２の形成後にゲート電極６０を形成することにより、形成可能である。   The gate-drift overlap structure can be formed, for example, by forming the gate electrode 60 after forming the drift layers 11 and 12.

次に、図１０に実施形態３に係る半導体装置３を説明するための断面図を示す。半導体装置３は、上述の図１の半導体装置１においてＥＳＤサージ回収層２０がトップコンタクト層３０の底部に接している場合にあたる。既述のようにＥＳＤサージ回収層２０とトップコンタクト層３０とは同じＰ型であり、しかも両層２０，３０はＰ型ウェル１０２よりも不純物濃度が高いので、半導体装置３によれば、半導体装置１，２（図１および図９参照）のようにＥＳＤサージ回収層２０とトップコンタクト層３０との間に両層２０，３０よりも不純物濃度が低い領域が介在する場合に比べて、ＥＳＤサージ回収層２０からトップコンタクト層３０へのＥＳＤサージ電流の回収経路がより確実になる。このため、ＥＳＤ耐性がさらに向上する。   Next, FIG. 10 shows a cross-sectional view for explaining the semiconductor device 3 according to the third embodiment. The semiconductor device 3 corresponds to the case where the ESD surge recovery layer 20 is in contact with the bottom of the top contact layer 30 in the semiconductor device 1 of FIG. As described above, the ESD surge recovery layer 20 and the top contact layer 30 are the same P-type, and the both layers 20 and 30 have a higher impurity concentration than the P-type well 102. Compared to the case where a region having a lower impurity concentration than both layers 20 and 30 is interposed between the ESD surge recovery layer 20 and the top contact layer 30 as in the devices 1 and 2 (see FIGS. 1 and 9), The recovery path of the ESD surge current from the surge recovery layer 20 to the top contact layer 30 becomes more reliable. For this reason, ESD tolerance further improves.

なお、図１０ではＥＳＤサージ回収層２０が素子分離層１０９の底部にも接する場合を例示しているが、半導体装置１，２（図１および図９参照）と同様に素子分離層１０９に接しないように構成してもよい。また、半導体装置２（図９参照）においてＥＳＤサージ回収層２０をトップコンタクト層３０に接するように構成してもよい。   10 illustrates the case where the ESD surge recovery layer 20 is also in contact with the bottom of the element isolation layer 109. However, as in the semiconductor devices 1 and 2 (see FIGS. 1 and 9), the element is not in contact with the element isolation layer 109. You may comprise so that it may not. Further, in the semiconductor device 2 (see FIG. 9), the ESD surge recovery layer 20 may be configured to be in contact with the top contact layer 30.

なお、以上の説明で例示した導電型（Ｐ型およびＮ型）を逆にして半導体装置１〜３を構成することも可能である。また、シリコン以外の半導体基板を利用することも可能である。また、素子形成層としてのウェル１０２を利用しない場合、シリコン基板１００のうちでドリフト層１１，１２、ＥＳＤサージ回収層２０、トップコンタクト層３０等が形成される領域が「素子形成層」にあたる。また、ゲート絶縁膜５０にシリコン窒化膜等の絶縁膜を用いてもよく、この点にかんがみれば上述のＭＯＳトランジスタはＭＩＳ（Metal Insulator Semiconductor）トランジスタであってもよい。   Note that the semiconductor devices 1 to 3 can be configured by reversing the conductivity types (P type and N type) exemplified in the above description. It is also possible to use a semiconductor substrate other than silicon. When the well 102 as the element formation layer is not used, a region where the drift layers 11 and 12, the ESD surge recovery layer 20, the top contact layer 30, etc. are formed in the silicon substrate 100 corresponds to the “element formation layer”. In addition, an insulating film such as a silicon nitride film may be used as the gate insulating film 50. In this regard, the above-described MOS transistor may be a MIS (Metal Insulator Semiconductor) transistor.

さて、ＥＳＤサージ回収層２０は上述の高耐圧ＭＯＳトランジスタ以外にも適用可能である。すなわち、各種半導体装置に対して、不純物層１０に相当する第１不純物層と、ＥＳＤサージ回収層２０に相当する第２不純物層と、トップコンタクト層３０に相当する第３不純物層とを設けることによって、ＥＳＤ耐性を向上させることができる。   The ESD surge recovery layer 20 can be applied to other than the above-described high voltage MOS transistor. That is, a first impurity layer corresponding to the impurity layer 10, a second impurity layer corresponding to the ESD surge recovery layer 20, and a third impurity layer corresponding to the top contact layer 30 are provided for various semiconductor devices. Therefore, ESD resistance can be improved.

は、本発明の実施形態１に係る半導体装置を説明するための断面図である。These are sectional drawings for demonstrating the semiconductor device which concerns on Embodiment 1 of this invention. は、本発明の実施形態１に係る半導体装置を説明するための平面図（レイアウト図）である。These are the top views (layout figure) for demonstrating the semiconductor device which concerns on Embodiment 1 of this invention. は、本発明の実施形態１に係る半導体装置を説明するための平面図（レイアウト図）である。These are the top views (layout figure) for demonstrating the semiconductor device which concerns on Embodiment 1 of this invention. は、本発明の実施形態１に係る半導体装置を説明するための断面図である。These are sectional drawings for demonstrating the semiconductor device which concerns on Embodiment 1 of this invention. は、本発明の実施形態１に係る半導体装置の製造方法を説明するための断面図である。These are sectional views for explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention. は、本発明の実施形態１に係る半導体装置の製造方法を説明するための断面図である。These are sectional views for explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention. は、本発明の実施形態１に係る半導体装置の製造方法を説明するための断面図である。These are sectional views for explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention. は、本発明の実施形態１に係る半導体装置の製造方法を説明するための断面図である。These are sectional views for explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention. は、本発明の実施形態２に係る半導体装置を説明するための断面図である。These are sectional drawings for demonstrating the semiconductor device which concerns on Embodiment 2 of this invention. は、本発明の実施形態３に係る半導体装置を説明するための断面図である。These are sectional drawings for demonstrating the semiconductor device which concerns on Embodiment 3 of this invention. は、従来の第１の高耐圧ＭＯＳトランジスタを説明するための断面図である。These are sectional drawings for demonstrating the conventional 1st high voltage | pressure-resistant MOS transistor. は、従来の第２の高耐圧ＭＯＳトランジスタを説明するための断面図である。These are sectional drawings for demonstrating the 2nd conventional high voltage MOS transistor.

符号の説明Explanation of symbols

１〜３ 半導体装置
１０ 不純物層（第１不純物層）
１１ ドリフト層（第１不純物層の第１部分）
１２ ドリフト層（第１不純物層の第２部分）
２０ ＥＳＤサージ回収層（第２不純物層）
３０ トップコンタクト層（第３不純物層）
４１ ドレイン層
４２ ソース層
５０ ゲート絶縁膜
６０ ゲート電極
１００ シリコン基板（半導体基板）
１０２ Ｐ型ウェル（素子形成層）
２０２ ボロン（素子形成層用の不純物）
２２０ ボロン（第２不純物層用の不純物）
３０２ マスク（不純物注入用のマスク） 1-3 Semiconductor device 10 Impurity layer (first impurity layer)
11 Drift layer (first portion of first impurity layer)
12 Drift layer (second portion of the first impurity layer)
20 ESD surge recovery layer (second impurity layer)
30 Top contact layer (third impurity layer)
41 Drain layer 42 Source layer 50 Gate insulating film 60 Gate electrode 100 Silicon substrate (semiconductor substrate)
102 P-type well (element formation layer)
202 Boron (impurity for element formation layer)
220 boron (impurities for the second impurity layer)
302 mask (mask for impurity implantation)

Claims (8)

第１導電型の素子形成層を含む半導体基板と、
前記素子形成層内に設けられた前記第１導電型とは反対の第２導電型の第１不純物層と、
前記素子形成層内において前記第１不純物層よりも深い領域に設けられ、前記第１不純物層とともにＰＮ接合を構成し、前記素子形成層よりも高い不純物濃度を有する、前記第１導電型の第２不純物層と、
前記素子形成層内において前記第２不純物層よりも浅い領域に設けられ、前記半導体基板の平面視において前記第２不純物層に重なるように設けられた、前記第１導電型の第３不純物層とを備えることを特徴とする半導体装置。 A semiconductor substrate including an element formation layer of a first conductivity type;
A first impurity layer of a second conductivity type opposite to the first conductivity type provided in the element formation layer;
The first conductivity type first layer is provided in a region deeper than the first impurity layer in the element formation layer, forms a PN junction with the first impurity layer, and has a higher impurity concentration than the element formation layer. Two impurity layers;
A third impurity layer of the first conductivity type provided in a region shallower than the second impurity layer in the element formation layer and provided to overlap the second impurity layer in a plan view of the semiconductor substrate; A semiconductor device comprising: 前記第２不純物層は前記第３不純物層に接していることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the second impurity layer is in contact with the third impurity layer. 前記素子形成層は前記半導体基板内に設けられたウェルであり、
前記第２不純物層は前記平面視において前記ウェルの全域に広がっていることを特徴とする請求項１ないし請求項２のいずれかに記載の半導体装置。 The element formation layer is a well provided in the semiconductor substrate,
3. The semiconductor device according to claim 1, wherein the second impurity layer extends over the entire well in the plan view. 前記素子形成層内に互いに隔離して設けられた前記第２導電型のドレイン層およびソース層と、
前記ドレイン層と前記ソース層との間の部分上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極とをさらに備え、
前記第１不純物層は、
前記ドレイン層に接して前記ドレイン層よりも深くまで設けられ、前記ドレイン層よりも低い不純物濃度を有する、第１部分と、
前記ソース層に接して前記ソース層よりも深くまで設けられ、前記ソース層よりも低い不純物濃度を有する、第２部分とを含み、
前記第１部分と前記第２部分との少なくとも一方が前記第２不純物層とともに前記ＰＮ接合を構成していることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。 A drain layer and a source layer of the second conductivity type provided separately from each other in the element formation layer;
A gate insulating film disposed on a portion between the drain layer and the source layer;
A gate electrode disposed on the gate insulating film,
The first impurity layer includes
A first portion provided in contact with the drain layer and deeper than the drain layer and having a lower impurity concentration than the drain layer;
A second portion provided in contact with the source layer and deeper than the source layer and having a lower impurity concentration than the source layer;
4. The semiconductor device according to claim 1, wherein at least one of the first portion and the second portion constitutes the PN junction together with the second impurity layer. 5. 前記第１不純物層について前記第１部分と前記第２部分との両方が前記第２不純物層とともに前記ＰＮ接合を構成していることを特徴とする請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein both the first portion and the second portion of the first impurity layer form the PN junction together with the second impurity layer. 前記第２不純物層は、前記ドレイン層、前記ソース層、前記ゲート絶縁膜、前記ゲート電極および前記第３不純物層に対向するように広がっていることを特徴とする請求項４ないし請求項５のいずれかに記載の半導体装置。   6. The second impurity layer according to claim 4, wherein the second impurity layer extends so as to face the drain layer, the source layer, the gate insulating film, the gate electrode, and the third impurity layer. The semiconductor device according to any one of the above. 前記第１不純物層の前記第１部分および前記第２部分は前記平面視において前記ゲート電極に一部、重なっていることを特徴とする請求項４ないし請求項６のいずれかに記載の半導体装置。   7. The semiconductor device according to claim 4, wherein the first portion and the second portion of the first impurity layer partially overlap the gate electrode in the plan view. . 請求項１ないし請求項７のいずれかに記載の半導体装置の製造方法であって、
前記半導体基板上に不純物注入用のマスクを形成するマスク形成工程と、
前記マスクの側から前記半導体基板内へ前記素子形成層用の不純物を注入して前記素子形成層としてのウェルを形成するウェル形成工程と、
前記マスクの側から前記半導体基板内へ前記第２不純物層用の不純物を注入して前記第２不純物層を形成する不純物層形成工程とを備え、
前記ウェル形成工程と前記不純物層形成工程とで前記マスクを共用することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 1 to 7,
A mask forming step of forming a mask for impurity implantation on the semiconductor substrate;
Forming a well as the element formation layer by injecting impurities for the element formation layer into the semiconductor substrate from the mask side; and
An impurity layer forming step of forming the second impurity layer by injecting impurities for the second impurity layer into the semiconductor substrate from the mask side,
A method of manufacturing a semiconductor device, wherein the mask is shared in the well formation step and the impurity layer formation step.
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