JP2007128931A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit Download PDF

Info

Publication number
JP2007128931A
JP2007128931A JP2005317838A JP2005317838A JP2007128931A JP 2007128931 A JP2007128931 A JP 2007128931A JP 2005317838 A JP2005317838 A JP 2005317838A JP 2005317838 A JP2005317838 A JP 2005317838A JP 2007128931 A JP2007128931 A JP 2007128931A
Authority
JP
Japan
Prior art keywords
transistor
insulating film
gate insulating
semiconductor integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005317838A
Other languages
Japanese (ja)
Inventor
Jingo Nakanishi
甚吾 中西
Hiromi Notani
宏美 野谷
Hiroyuki Makino
博之 牧野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2005317838A priority Critical patent/JP2007128931A/en
Publication of JP2007128931A publication Critical patent/JP2007128931A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To propose a semiconductor integrated circuit compatible with its high-speed operation and suppression of gate leakage. <P>SOLUTION: The semiconductor integrated circuit 1 comprises a first circuit 16 whose operating speed is relatively low, and a second circuit 15 whose operating speed is relatively high. The first circuit 16 contains a first transistor having a gate insulating film made of a high-K material, and the second circuit 15 contains a second transistor that has a gate insulating film made of a non-high-K material and has a lower threshold than the first transistor. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit.

従来、ＬＳＩでは、ＬＳＩプロセスをスケーリングすることが、ＬＳＩの高性能化に対して大きな役割を担ってきた。ＬＳＩプロセスのスケーリングとは、トランジスタの縮小化であり、トランジスタが小さくなればトランジスタ中を流れる電子の通電時間が短縮化され、信号処理速度の向上が可能になる。   Conventionally, in an LSI, scaling the LSI process has played a major role in improving the performance of the LSI. The scaling of the LSI process is a reduction in the size of the transistor. If the transistor becomes smaller, the energization time of electrons flowing in the transistor is shortened, and the signal processing speed can be improved.

スケーリングでは、トランジスタのゲートからソースやドレインに若しくは、ソースやドレインからゲートに電荷がゲート絶縁膜を経てしみ出す事によりゲートからソースやドレイン間に電流パス（ゲートリーク電流）が発生する現象（ゲートリーク）である。この現象が顕著になると、チップ内のトランジスタがオフオフしているのにかかわらず、各回路で電流パスが発生する事でチップの消費電力が増大する。   Scaling is a phenomenon in which a current path (gate leakage current) is generated between the gate and the source or drain when the charge oozes from the gate to the source or drain of the transistor or from the source or drain to the gate through the gate insulating film. Leak). When this phenomenon becomes prominent, the power consumption of the chip increases due to the occurrence of a current path in each circuit regardless of whether the transistors in the chip are turned off or off.

そこで、ゲートリークを減らすための解決策として、ゲート絶縁膜の材料を従来のＳｉＯ２やＳｉＯＮなどからＨｆＯ２などの誘電率の高い材料（Ｈｉｇｈ−Ｋ材料）にするという方法が考えられている。この方法は、Ｈｉｇｈ−Ｋ材料を使用することで、スケーリング則に従ったままゲート絶縁膜の厚さだけを増大させて、ゲートリーク電流を減少させようというものである。そのため、Ｈｉｇｈ−Ｋ材料を用いることで、スケーリングにおけるゲートリーク電流の減少が可能になる。   Therefore, as a solution for reducing gate leakage, a method is considered in which the material of the gate insulating film is changed from a conventional SiO 2 or SiON material to a high dielectric constant material (High-K material) such as HfO 2. In this method, by using a High-K material, only the thickness of the gate insulating film is increased and the gate leakage current is decreased while following the scaling law. Therefore, by using a High-K material, it is possible to reduce gate leakage current in scaling.

尚、リーク電流の低減を可能とする半導体集積回路に関する先行技術文献として例えば特許文献１−４がある。   For example, Patent Documents 1 to 4 are prior art documents related to a semiconductor integrated circuit capable of reducing leakage current.

特開２００４−１５６７０号公報JP 2004-15670 A 特開２００３−１２４３３８号公報JP 2003-124338 A 特開２０００−１８８３８８号公報JP 2000-188388 A 特開２００３−４５９９４号公報JP 2003-45994 A

しかしながら、通常、ゲート絶縁膜にＨｆＳｉＯＮ膜などのＨｉｇｈ−Ｋ材料を用いた場合、フェルミレベル・ピンニング現象によりトランジスタのしきい値が上昇する。特にＰチャネルトランジスタでこの現象の影響が大きくなり問題となっている。この現象の主な原因として下記（１）（２）の原因が考えられている。   However, normally, when a High-K material such as an HfSiON film is used for the gate insulating film, the threshold value of the transistor rises due to the Fermi level pinning phenomenon. In particular, P-channel transistors are problematic because of the large influence of this phenomenon. The following causes (1) and (2) are considered as main causes of this phenomenon.

（１）Ｓｉ−Ｈｆがｄｉｐｏｌｅをつくり、ゲートがＰ＋ポリの場合、このときの電子がアクセプタとして働きフエルミレベルが上昇する（Fermi Level Pinning at the PolySi/Metal Oxide Interface）。   (1) When Si-Hf creates dipole and the gate is P + poly, the electrons at this time act as an acceptor and the Fermi level rises (Fermi Level Pinning at the PolySi / Metal Oxide Interface).

（２）界面反応でＨｆ中の酸素とゲートシリコンとが結合して酸化膜を形成するとき、ＨｆＯ中に酸素欠損による空孔が生じる。さらに、酸素イオンが酸素原子としてゲート側に出るとＨｆＯ中には２個の電子が残り、酸素欠損の空孔に入る。空孔の準位はポリゲート内のフエルミレベルよりも高いため、電子はフェルミレベルに移動する（Physics in Fermi Level Pinning at the PolySi/Hf-based High-K Oxide Interface K.Shiraishi,Univ.of Tsukuba,VL Tech.2004）。   (2) When oxygen in Hf and gate silicon are combined to form an oxide film by an interfacial reaction, vacancies due to oxygen vacancies are generated in HfO. Furthermore, when oxygen ions exit to the gate as oxygen atoms, two electrons remain in HfO and enter oxygen deficient vacancies. Since the vacancy level is higher than the Fermi level in the polygate, electrons move to the Fermi level (Physics in Fermi Level Pinning at the PolySi / Hf-based High-K Oxide Interface K.Shiraishi, Univ.of Tsukuba, VL Tech.2004).

つまり、ゲート絶縁膜にＨｉｇｈ−Ｋ材料を用いることで、ゲートリークを抑えたままの微細化が可能になるが、低しきい値化が困難であるため、高速動作が可能な半導体集積回路の実現が難しくなるという問題点があった。   In other words, by using a High-K material for the gate insulating film, miniaturization can be performed while suppressing gate leakage, but it is difficult to reduce the threshold value, so that a semiconductor integrated circuit capable of high-speed operation can be obtained. There was a problem that it was difficult to realize.

そこで、本発明の課題は、半導体集積回路の高速動作の実現とゲートリークの抑制とを両立できる半導体集積回路を提案することにある。   Accordingly, an object of the present invention is to propose a semiconductor integrated circuit capable of realizing both high-speed operation of the semiconductor integrated circuit and suppression of gate leakage.

上記課題を解決する為に、請求項１に記載の発明は、第１の動作速度を有する第１の回路部分と、前記第１の動作速度より速い第２の動作速度を有する第２の回路部分とを備え、前記第１の回路部分は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有する第１のトランジスタを含み、前記第２の回路部分は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含むものである。   In order to solve the above problems, the invention according to claim 1 is a first circuit portion having a first operation speed and a second circuit having a second operation speed higher than the first operation speed. The first circuit portion includes a first transistor having a gate insulating film of High-K material, and the second circuit portion includes a gate insulating film of non-High-K material. And a second transistor having a threshold value lower than that of the first transistor.

請求項１に記載の発明によれば、第１の動作速度を有する第１の回路部分と、第１の動作速度より速い第２の動作速度を有する第２の回路部分とを備え、第１の回路部分は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有する第１のトランジスタを含むので、半導体集積回路のゲートリーク電流を低減でき、また、第２の回路部分は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、第１のトランジスタよりもしきい値の低い第２のトランジスタを含むので、半導体集積回路の高速動作を実現でき、よって半導体集積回路の高速動作の実現とゲートリークを抑制とを両立できる。   According to the first aspect of the present invention, the first circuit portion having the first operation speed and the second circuit portion having the second operation speed higher than the first operation speed are provided. Since the circuit portion of FIG. 1 includes the first transistor having the gate insulating film of the High-K material, the gate leakage current of the semiconductor integrated circuit can be reduced, and the second circuit portion includes the gate of the non-High-K material. Since the second transistor having an insulating film and having a threshold value lower than that of the first transistor is included, high-speed operation of the semiconductor integrated circuit can be realized, and thus high-speed operation of the semiconductor integrated circuit and gate leakage can be suppressed. Can be compatible.

＜実施の形態１＞
この実施の形態に係る半導体集積回路（ＬＳＩ）１は、図１の様に、半導体基板３と、半導体基板３の表層に形成されその表層を各素子形成領域に区分する素子間分離絶縁膜５と、半導体基板３の各素子間形成領域上にゲート絶縁膜７ａ，８ａを介して形成されたゲート電極７，８と、各ゲート絶縁膜７ａ，８ａの両側に形成されたドレイン・ソース領域９とを備えて構成される。尚、図１では便宜上２つのトランジスタのみが図示されている。 <Embodiment 1>
As shown in FIG. 1, a semiconductor integrated circuit (LSI) 1 according to this embodiment includes a semiconductor substrate 3 and an element isolation insulating film 5 formed on the surface layer of the semiconductor substrate 3 and dividing the surface layer into element formation regions. And gate electrodes 7 and 8 formed on the inter-element formation region of the semiconductor substrate 3 via the gate insulating films 7a and 8a, and drain / source regions 9 formed on both sides of the gate insulating films 7a and 8a. And is configured. In FIG. 1, only two transistors are shown for convenience.

この半導体集積回路１は、動作速度が比較的遅い第１のパス（第１の動作速度を有する第１の回路部分）１６と、動作速度が比較的速い第２のパス（第１の動作速度より速い動作速度を有する第２の回路部分）１５とを備え、第１のパス１６は、Ｈｉｇｈ−Ｋ材料（ＨｆＯ２やＨｆＳｉＯＮなどの下記の通常の材料よりも誘電率の高い材料（誘電率の比較的高い材料））のゲート絶縁膜８ａを有する第１のトランジスタを含み、第２のパス１５は、非Ｈｉｇｈ−Ｋ材料（ＳｉＯ２やＳｉＯＮなどの通常の材料（誘電率の比較的低い））のゲート絶縁膜７ａを有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含んで構成される。   This semiconductor integrated circuit 1 includes a first path (first circuit portion having a first operation speed) 16 having a relatively low operation speed and a second path (first operation speed) having a relatively high operation speed. The first path 16 is a high-K material (a material having a dielectric constant higher than that of the following normal materials such as HfO 2 and HfSiON). The second path 15 includes a non-High-K material (a normal material such as SiO 2 or SiON (having a relatively low dielectric constant)). And a second transistor having a threshold value lower than that of the first transistor.

また、Ｈｉｇｈ−Ｋ材料で形成されたゲート絶縁膜８ａは、非Ｈｉｇｈ−Ｋ材料で形成されたゲート絶縁膜７ａよりも厚く形成される。   Further, the gate insulating film 8a formed of the High-K material is formed thicker than the gate insulating film 7a formed of the non-High-K material.

この様にこの半導体集積回路１では、全てのトランジスタをＨｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタにせずに、動作速度が比較的遅い第１のパス１６に非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜８ａを有するトランジスタを含む様にしている。その理由は以下の通りである。   As described above, in this semiconductor integrated circuit 1, the gate insulating film made of a non-High-K material is not used in the first path 16 having a relatively low operation speed without using all the transistors as transistors having a gate insulating film made of a High-K material. A transistor having 8a is included. The reason is as follows.

即ち、背景技術で述べた様に、Ｈｉｇｈ−Ｋ材料でゲート絶縁膜を形成したトランジスタは低しきい値の実現（即ちトランジスタの高速動作化の実現）が困難であるため、Ｈｉｇｈ−Ｋ材料でゲート絶縁膜を形成したトランジスタだけで構成されたＬＳＩでは、従来のスケーリングに従った高速動作化は困難である。他方、低しきい値化が可能な非Ｈｉｇｈ−Ｋ材料（通常の材料）でゲート絶縁膜を形成したトランジスタだけで構成されたＬＳＩでは、ＬＳＩ全体のゲートリークが無視できない大きさになる。   That is, as described in the background art, a transistor having a gate insulating film formed of a High-K material is difficult to realize a low threshold (that is, to realize a high-speed operation of the transistor). In an LSI composed only of a transistor having a gate insulating film, it is difficult to achieve high-speed operation according to conventional scaling. On the other hand, in an LSI including only a transistor in which a gate insulating film is formed of a non-High-K material (ordinary material) capable of lowering the threshold, the gate leak of the entire LSI cannot be ignored.

しかしながら、高速なＬＳＩを実現しようとするとき、ＬＳＩの全てのパスの全てのトランジスタが低しきい値のトランジスタである必要はない。一例としてクロック同期のラッチを用いた論理回路の場合を考える（図２）。   However, when trying to realize a high-speed LSI, it is not necessary that all transistors in all paths of the LSI are low threshold transistors. As an example, consider the case of a logic circuit using a clock-synchronized latch (FIG. 2).

図２に示される理論回路に含まれる全ての論理素子ａ１，ｂ１〜ｂ３，ｃ１〜ｃ７内の全てのトランジスタは、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタであるとする。図２より、各パスＡ，Ｂ，Ｃの論理段数の大小関係は、パスＡの理論段数（理論段数１）＜パスＢの理論段数（理論段数３）＜パスＣの理論段数（理論段数７）であるので、各パスＡ，Ｂ，Ｃの遅延の大小関係は、パスＡの遅延＜パスＢの遅延＜パスＣの遅延となる。パスＡ，Ｂ，Ｃのみを含むこの理論回路の動作速度（動作周波数）は、最も遅いパスＣの遅延によって決定される。これは、論理回路のスペックは最も遅いパスの遅延によってのみ決定され、その他のパスの遅延は影響を及ぼさないことを意味する。そのため、この論理回路の動作速度を大きくするには、最も遅いパスＣの遅延を小さくすればよい（即ちパスＣの動作速度を速くすればよい）。   It is assumed that all the transistors in all the logic elements a1, b1 to b3, c1 to c7 included in the theoretical circuit shown in FIG. 2 are transistors having a gate insulating film made of a High-K material. As shown in FIG. 2, the relationship between the number of logical stages of paths A, B, and C is as follows. The number of theoretical stages of path A (theoretical stage number 1) <the number of theoretical stages of path B (theoretical stage number 3) Therefore, the relationship between the delays of the paths A, B, and C is such that the delay of the path A <the delay of the path B <the delay of the path C. The operating speed (operating frequency) of this theoretical circuit including only paths A, B, and C is determined by the delay of the slowest path C. This means that the spec of the logic circuit is determined only by the delay of the slowest path and the delays of the other paths have no effect. Therefore, in order to increase the operation speed of this logic circuit, the delay of the slowest path C can be reduced (that is, the operation speed of path C can be increased).

そこで、この点に注目し、図３のように、パスＣ上の全ての論理素子ｃ１〜ｃ７内のトランジスタを、非Ｈｉｇｈ−Ｋ材料（通常の材料）のゲート絶縁膜を有すると共に低しきい値（例えば他のパスＡ，Ｂ上のトランジスタよりも低いしきい値）のトランジスタにする。これによりパスＣの遅延は小さくなり（即ちパスＣの動作速度は速くなり）、論理回路全体の高速動作が可能になる。他方、パスＡおよびパスＢ上の論理素子ａ１，ｂ１〜ｂ３内のトランジスタについては、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタとする。これにより、論理回路内の全てのパスＡ，Ｂ，Ｃ上の各論理素子ａ１，ｂ１〜ｂ３，ｃ１〜ｃ７内のトランジスタを非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタにした場合よりも、回路全体のゲートリークを小さくできる。   Therefore, paying attention to this point, as shown in FIG. 3, the transistors in all the logic elements c1 to c7 on the path C have a gate insulating film made of a non-High-K material (ordinary material) and a low threshold. A transistor having a value (for example, a threshold value lower than that of transistors on other paths A and B) is selected. As a result, the delay of the path C is reduced (that is, the operation speed of the path C is increased), and the high-speed operation of the entire logic circuit is enabled. On the other hand, the transistors in the logic elements a1, b1 to b3 on the path A and the path B are transistors having a gate insulating film made of a High-K material. As a result, the transistors in the logic elements a1, b1 to b3, c1 to c7 on all the paths A, B, and C in the logic circuit are made to be transistors having a gate insulating film made of a non-High-K material. The gate leakage of the entire circuit can be reduced.

図２および図３ではパスが３つ（パスＡ，Ｂ，Ｃ）の場合で説明したが、実際のＬＳＩではパスＣのような高速動作が必要なパス（動作速度が相対的に速いパス）は一部であるため、そのような一部のパスには、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値（他のパス上のトランジスタよりも低いしきい値）のトランジスタを含ませ、その他の大部分のパス（動作速度が相対的に遅いパス）は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタを含ませる。これにより回路の高速動作を実現しつつ回路全体のゲートリークを低減できる。   2 and 3, the case where there are three paths (paths A, B, and C) has been described. However, in an actual LSI, a path that requires high-speed operation such as path C (a path with a relatively high operating speed). Therefore, in some of such paths, a transistor having a gate insulating film made of a non-High-K material and having a low threshold (threshold lower than those on other paths) is used. In addition, most other paths (passes with relatively low operating speed) include transistors having a gate insulating film of a High-K material. As a result, gate leakage of the entire circuit can be reduced while realizing high-speed operation of the circuit.

この様な理由で、この半導体集積回路１では、全てのトランジスタをＨｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタにせずに、高速動作が求められるパス（動作速度が相対的に速いパス）は非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタを含み、その他のパス（動作速度が相対的に遅いパス）はＨｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタを含む様にする。   For this reason, in this semiconductor integrated circuit 1, all the transistors are not transistors having a gate insulating film made of a High-K material, and a path that requires high-speed operation (a path with a relatively high operation speed) is not present. A transistor having a gate insulating film made of a High-K material is included, and other paths (passes having a relatively low operation speed) include transistors having a gate insulating film made of a High-K material.

尚、図３では、パスＣ上の全ての論理素子ｃ１〜ｃ７内のトランジスタ（即ちパス単位でトランジスタ）を非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタとしたが、要求スペックによっては、図４の様にパスＣ上の一部の論理素子ｃ４〜ｃ７内のトランジスタだけを非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタとしてもよく、また、図５の様にパスＣの両端のラッチ回路LachC-1，LachC-２内のトランジスタも非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタとしてもよく、また、図６の様にパスＣだけでなくパスＢの一部の論理素子ｂ２，ｂ３内のトランジスタも非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタにするなど、必要とされる動作速度に応じて様々な実施方法が考えられる。   In FIG. 3, the transistors in all the logic elements c1 to c7 on the path C (that is, transistors in units of paths) are transistors having a gate insulating film made of a non-High-K material. 4, only the transistors in some of the logic elements c4 to c7 on the path C may be transistors having a gate insulating film made of a non-High-K material, and the latches at both ends of the path C as shown in FIG. The transistors in the circuits LachC-1 and LachC-2 may also be transistors having a gate insulating film made of a non-High-K material. In addition to the path C as shown in FIG. Various implementation methods are conceivable depending on the required operation speed, such as a transistor having a gate insulating film made of a non-High-K material for the transistor in b3.

以上の様に構成された半導体集積回路１によれば、第１の動作速度を有する（即ち動作速度が比較的遅い）第１の回路部分（ここではパス）１６と、第１の動作速度よりも速い動作速度を有する（即ち動作速度が比較的速い）第２の回路部分（ここではパス）１５とを備え、第１の回路部分１６は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜８ａを有する第１のトランジスタを含み、半導体集積回路１のゲートリーク電流を低減でき、また、第２の回路部分１５は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜７ａを有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含むので、半導体集積回路１の高速動作を実現でき、よって半導体集積回路１の高速動作の実現とゲートリークを抑制とを両立できる。   According to the semiconductor integrated circuit 1 configured as described above, the first circuit portion (here, the path) 16 having the first operation speed (that is, the operation speed is relatively slow) and the first operation speed. And a second circuit portion (here, a path) 15 having a high operation speed (that is, a relatively high operation speed), and the first circuit portion 16 includes a gate insulating film 8a made of a High-K material. The gate leakage current of the semiconductor integrated circuit 1 can be reduced, and the second circuit portion 15 has a gate insulating film 7a made of a non-High-K material and has a threshold higher than that of the first transistor. Since the second transistor having a low value is included, high-speed operation of the semiconductor integrated circuit 1 can be realized, and thus both high-speed operation of the semiconductor integrated circuit 1 and suppression of gate leakage can be achieved.

また、Ｈｉｇｈ−Ｋ材料で形成されるゲート絶縁膜８ａは、非Ｈｉｇｈ−Ｋ材料で形成されるゲート絶縁膜７ａよりも厚く形成されので、Ｈｉｇｈ−Ｋ材料で形成されるゲート絶縁膜７ａでのゲートリークをより低減できる。   Further, since the gate insulating film 8a formed of the High-K material is formed thicker than the gate insulating film 7a formed of the non-High-K material, the gate insulating film 7a formed of the High-K material Gate leakage can be further reduced.

また、上記の様にパス単位で、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタからなる回路部分（パスＣ）を形成する場合は、パス単位で効果的に半導体集積回路１の高速動作の実現とゲートリークの抑制とを両立できる。   Further, when forming a circuit portion (path C) made of a transistor having a gate insulating film made of a non-High-K material in units of paths as described above, the semiconductor integrated circuit 1 can be effectively operated in units of paths. Both realization and suppression of gate leakage can be achieved.

尚、半導体集積回路１の所定の内部回路の高速化且つ低ゲートリーク化（ゲートリークの抑制）を実現すべく、第１および第２の回路部分１６，１５を当該所定の内部回路内の回路部分だけに適用してもよい。   The first and second circuit portions 16 and 15 are connected to the circuits in the predetermined internal circuit in order to realize high speed and low gate leak (suppression of gate leak) of the predetermined internal circuit of the semiconductor integrated circuit 1. It may be applied only to the part.

＜実施の形態２＞
上記の実施の形態１において更に、Ｈｉｇｈ−Ｋ材料では特にＰチャネルトランジスタの低しきい値化が困難なことに注目して、動作速度が比較的速い第２の回路部分（例えばパス）１５を、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＰチャネルトランジスタと、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタとを含む様に構成してもよい。 <Embodiment 2>
Further, in the first embodiment, the second circuit portion (for example, the path) 15 having a relatively high operation speed is provided by paying attention to the fact that it is difficult to reduce the threshold value of the P-channel transistor particularly with the High-K material. A P-channel transistor having a non-High-K material gate insulating film and having a threshold value lower than that of the first transistor; and a High-K material gate insulating film having a threshold value higher than that of the first transistor. A low-value N-channel transistor may be included.

こうする事により、半導体集積回路１のゲートリークの抑制を重視しつつ、半導体集積回路１の高速動作の実現とゲートリークの抑制とを両立できる。   By doing so, it is possible to achieve both high-speed operation of the semiconductor integrated circuit 1 and suppression of gate leakage while placing emphasis on suppression of gate leakage of the semiconductor integrated circuit 1.

＜実施の形態３＞
上記の実施の形態２において更に、動作速度が相対的に速い第２の回路部分１５において、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタと、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタとを含む様に構成してもよい。 <Embodiment 3>
Further, in the second embodiment, in the second circuit portion 15 having a relatively high operation speed, an N-channel transistor having a gate insulating film of a High-K material and having a threshold value lower than that of the first transistor. And an N-channel transistor having a gate insulating film made of a non-High-K material and having a threshold value lower than that of the first transistor.

この様に、第２の回路部分１５のうちの一部のＮチャネルトランジスタを、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタにすれば、より一層半導体集積回路１のゲートリークの抑制を重視しつつ、半導体集積回路１の高速動作の実現とゲートリークの抑制とを両立できる。   In this way, if some of the N-channel transistors in the second circuit portion 15 are N-channel transistors having a gate insulating film of a High-K material and having a threshold value lower than that of the first transistor, It is possible to achieve both high-speed operation of the semiconductor integrated circuit 1 and suppression of gate leakage while placing importance on the suppression of gate leakage of the semiconductor integrated circuit 1.

＜実施の形態４＞
上記の実施の形態１，２，３では、パス単位で、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタからなる回路部分を形成する場合を説明したが、キャッシュメモリに用いるメモリブロックなど、予め高速動作が求められるブロックに関して、ブロック単位でトランジスタのゲート絶縁膜を非Ｈｉｇｈ−Ｋ材料で形成するなど、ブロック単位で非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタからなる回路部分を形成する場合を考えてもよい。 <Embodiment 4>
In the first, second, and third embodiments, the case where a circuit portion including a transistor having a gate insulating film made of a non-High-K material is formed on a pass-by-pass basis. For a block requiring high-speed operation, a circuit portion including a transistor having a non-High-K material gate insulating film is formed on a block basis, such as forming a gate insulating film of a transistor on a block basis using a non-High-K material. You may think.

この様にした場合は、ブロック単位で効果的に半導体集積回路１の高速動作の実現とゲートリークの抑制とを両立できる。   In such a case, it is possible to achieve both realization of high-speed operation of the semiconductor integrated circuit 1 and suppression of gate leakage effectively in units of blocks.

＜実施の形態５＞
上記の実施の形態１において更に、トランジスタのゲート電極７，８への印加電圧を制御する電圧制御手段を備え、その電圧制御手段により、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜７を有するトランジスタに対し、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させる様にしてもよい。 <Embodiment 5>
In the first embodiment, voltage control means for controlling the voltage applied to the gate electrodes 7 and 8 of the transistor is further provided. By the voltage control means, the transistor having the gate insulating film 7 made of a non-High-K material is provided. When not in use or during sleep, the power may be shut off or the applied voltage may be reduced.

その様にする場合の半導体集積回路（ＬＳＩ）１Ｂの一例を図７に示す。図７の半導体集積回路１Ｂは、電源電圧Ｖｄｄが印加された電源電圧供給線１１と、例えば接地電圧Ｖｇｒｄが印加された接地電圧供給線１３と、それぞれ各電圧供給線１１，１３間に設けられ、トランジスタ等の素子で構成された１つ以上（図では２つ）の回路部分（例えばパスやブロック）（内部回路）１５，１６と、電源電圧供給線１１と各回路部分１５，１６との間に設けられた電圧制御手段１７，１８とを備える。この構成の下では、電源電圧供給線１１からの電源電圧は、各電圧制御手段１７，１８により電圧調整されて各回路部分１５，１６に供給される。   An example of a semiconductor integrated circuit (LSI) 1B in such a case is shown in FIG. The semiconductor integrated circuit 1B of FIG. 7 is provided between the power supply voltage supply line 11 to which the power supply voltage Vdd is applied, the ground voltage supply line 13 to which, for example, the ground voltage Vgrd is applied, and the voltage supply lines 11 and 13, respectively. , One or more (two in the figure) circuit parts (for example, paths and blocks) (internal circuits) 15, 16, a power supply voltage supply line 11, and each circuit part 15, 16, each composed of an element such as a transistor And voltage control means 17 and 18 provided therebetween. Under this configuration, the power supply voltage from the power supply voltage supply line 11 is adjusted by the voltage control means 17 and 18 and supplied to the circuit portions 15 and 16.

回路部分１５は、動作速度が相対的に速い回路部分であり、この回路部分１５は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低いしきい値（回路部分１６を構成する後述のトランジスタよりも低いしきい値）のトランジスタを含んで構成される。また、回路部分１６は、動作速度が相対的に遅い回路部分であり、この回路部分１６は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタを含んで構成される。   The circuit portion 15 is a circuit portion having a relatively high operation speed. The circuit portion 15 has a gate insulating film made of a non-High-K material and has a low threshold value (from a transistor described later constituting the circuit portion 16). (Which also has a low threshold). The circuit portion 16 is a circuit portion whose operation speed is relatively slow, and the circuit portion 16 includes a transistor having a gate insulating film made of a High-K material.

電圧制御手段１７は、その制御端子１７ａに入力される制御信号により制御され、未使用中またはスリープ中は、回路部分１５（即ち回路部分１５内のトランジスタ）に対して、電源遮断するかまたは印加電圧を低下させる。また、電圧制御手段１８は、その制御端子１８ａに入力される制御信号により制御され、未使用中またはスリープ中も、回路部分１６（即ち回路部分１６内のトランジスタ）に対して電源電圧を印加する。   The voltage control means 17 is controlled by a control signal input to the control terminal 17a. When not in use or in sleep, the voltage control means 17 shuts off or applies power to the circuit portion 15 (that is, a transistor in the circuit portion 15). Reduce voltage. The voltage control means 18 is controlled by a control signal input to the control terminal 18a, and applies a power supply voltage to the circuit portion 16 (that is, a transistor in the circuit portion 16) even when not in use or in sleep. .

以上の様に構成された半導体集積回路１Ｂによれば、電圧制御手段１７により、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜７ａを有するトランジスタに対しては、未使用中またはスリープ中は、電源遮断させるかまたは印加電圧を低下させるので、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜７ａを有するトランジスタでのゲートリークを低減できる。   According to the semiconductor integrated circuit 1B configured as described above, the voltage control means 17 causes the power supply to the transistor having the gate insulating film 7a made of non-High-K material to be shut off when not in use or during sleep. Alternatively, since the applied voltage is lowered, gate leakage in the transistor having the gate insulating film 7a made of a non-High-K material can be reduced.

＜実施の形態６＞
上記の実施の形態５において更に、電圧制御手段１８により回路部分１６に対しても（即ちＨｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタに対しても）、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させる様にしてもよい。 <Embodiment 6>
Further, in the fifth embodiment, the voltage control means 18 also shuts off the power supply to the circuit portion 16 (that is, to a transistor having a gate insulating film made of a High-K material), or when not in use or in sleep mode. Alternatively, the applied voltage may be lowered.

この様にすれば、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜８ａを有するトランジスタでのゲートリークを更に低減できる。   In this way, gate leakage in the transistor having the gate insulating film 8a made of High-K material can be further reduced.

本発明の実施の形態１に係る半導体集積回路の構成概略図である。1 is a schematic configuration diagram of a semiconductor integrated circuit according to a first embodiment of the present invention. ３つのパスＡ，Ｂ，Ｃを含む論理回路の一例図である。3 is an example of a logic circuit including three paths A, B, and C. FIG. パスＣの全てのトランジスタを、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値のトランジスタで構成した場合の論理回路を示す図である。It is a figure which shows the logic circuit at the time of comprising all the transistors of the path | pass C with a low threshold transistor which has a gate insulating film of a non-High-K material. パスＣの一部の論理素子ｃ４〜ｃ７内のトランジスタだけを、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値のトランジスタで構成した場合の論理回路を示す図である。FIG. 5 is a diagram showing a logic circuit in a case where only the transistors in some of the logic elements c4 to c7 in the path C are configured by a low threshold transistor having a gate insulating film made of a non-High-K material. パスＣ内の全てのトランジスタおよびパスＣの両端のラッチ回路LachC-1，LachC-1内のトランジスタを、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値のトランジスタで構成した場合の論理回路を示す図である。When all the transistors in the path C and the transistors in the latch circuits LachC-1 and LachC-1 at both ends of the path C are composed of gate insulating films of non-High-K materials and low threshold transistors, It is a figure which shows a logic circuit. パスＣの全てのトランジスタとパスＢの一部の論理素子ｂ２，ｂ３内のトランジスタだけを、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有すると共に低しきい値のトランジスタで構成した場合の論理回路を示す図である。A logic circuit in the case where all the transistors in the path C and only the transistors in some of the logic elements b2 and b3 in the path B are formed of low threshold transistors having a gate insulating film made of a non-High-K material. FIG. 実施の形態５に係る半導体集積回路の構成概略図である。FIG. 10 is a schematic configuration diagram of a semiconductor integrated circuit according to a fifth embodiment.

符号の説明Explanation of symbols

１ 半導体集積回路、３ 半導体基板、５ 素子間分離絶縁膜、７ａ，８ａ ゲート絶縁膜、７，８ ゲート電極、１１ 電源電圧供給線、１３ 接地電圧供給線、１５ 回路部分（第２のパス）、１６ 回路部分（第１のパス）、１７，１８ 電圧制御手段。     DESCRIPTION OF SYMBOLS 1 Semiconductor integrated circuit, 3 Semiconductor substrate, 5 Inter-element isolation insulating film, 7a, 8a Gate insulating film, 7, 8 Gate electrode, 11 Power supply voltage supply line, 13 Ground voltage supply line, 15 Circuit part (2nd path) , 16 Circuit portion (first path), 17, 18 Voltage control means.

Claims (8)

第１の動作速度を有する第１の回路部分と、
前記第１の動作速度より速い第２の動作速度を有する第２の回路部分とを備え、
前記第１の回路部分は、Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有する第１のトランジスタを含み、
前記第２の回路部分は、非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低い第２のトランジスタを含むことを特徴とする半導体集積回路。 A first circuit portion having a first operating speed;
A second circuit portion having a second operating speed that is faster than the first operating speed,
The first circuit portion includes a first transistor having a gate insulating film of High-K material;
2. The semiconductor integrated circuit according to claim 1, wherein the second circuit portion includes a second transistor having a gate insulating film made of a non-High-K material and having a threshold value lower than that of the first transistor. 前記第２のトランジスタはＰチャネルトランジスタであり、
前記第２の回路部分は、
前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＰチャネルトランジスタと、
前記Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタとを含むことを特徴とする請求項１に記載の半導体集積回路。 The second transistor is a P-channel transistor;
The second circuit portion is
A P-channel transistor having a gate insulating film of the non-High-K material and having a threshold value lower than that of the first transistor;
The semiconductor integrated circuit according to claim 1, further comprising: an N-channel transistor having a gate insulating film of the High-K material and having a threshold value lower than that of the first transistor. 前記第２の回路部分は、
前記Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタと、
前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有し、前記第１のトランジスタよりもしきい値の低いＮチャネルトランジスタとを含むことを特徴とする請求項２に記載の半導体集積回路。 The second circuit portion is
An N-channel transistor having a gate insulating film of the High-K material and having a threshold value lower than that of the first transistor;
3. The semiconductor integrated circuit according to claim 2, further comprising: an N-channel transistor having a gate insulating film made of the non-High-K material and having a threshold value lower than that of the first transistor. 前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタからなる回路部分が、パス単位またはブロック単位で形成されることを特徴とする請求項１〜請求項３の何れかに記載の半導体集積回路。   4. The semiconductor integrated circuit according to claim 1, wherein a circuit portion made of a transistor having a gate insulating film made of the non-High-K material is formed in a pass unit or a block unit. 5. 前記Ｈｉｇｈ−Ｋ材料のゲート絶縁膜は、前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜よりも厚く形成されることを特徴とする請求項１〜請求項４の何れかに記載の半導体集積回路。   5. The semiconductor integrated circuit according to claim 1, wherein the gate insulating film of the High-K material is formed thicker than the gate insulating film of the non-High-K material. トランジスタのゲート電極への印加電圧を制御する電圧制御手段を更に備え、
前記電圧制御手段は、前記非Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタに対し、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させることを特徴とする請求項１〜請求項５の何れかに記載の半導体集積回路。 Voltage control means for controlling the voltage applied to the gate electrode of the transistor;
The voltage control means cuts off the power or lowers the applied voltage when the transistor having the gate insulating film of the non-High-K material is not used or in the sleep state. 6. The semiconductor integrated circuit according to any one of items 5. 前記電圧制御手段は、更に前記Ｈｉｇｈ−Ｋ材料のゲート絶縁膜を有するトランジスタに対して、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させることを特徴とする請求項６に記載の半導体集積回路。   7. The voltage control unit according to claim 6, wherein the voltage control unit further cuts off the power or lowers the applied voltage when the transistor having the gate insulating film of the High-K material is not used or in the sleep state. The semiconductor integrated circuit as described. 前記第１および第２の回路は、当該半導体集積回路の内部回路内の回路部分であることを特徴とする請求項１〜請求項７の何れかに記載の半導体集積回路。

The semiconductor integrated circuit according to claim 1, wherein the first and second circuits are circuit portions in an internal circuit of the semiconductor integrated circuit.

JP2005317838A 2005-11-01 2005-11-01 Semiconductor integrated circuit Pending JP2007128931A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005317838A JP2007128931A (en) 2005-11-01 2005-11-01 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005317838A JP2007128931A (en) 2005-11-01 2005-11-01 Semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
JP2007128931A true JP2007128931A (en) 2007-05-24

Family

ID=38151348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005317838A Pending JP2007128931A (en) 2005-11-01 2005-11-01 Semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JP2007128931A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048236B2 (en) 2012-10-15 2015-06-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048236B2 (en) 2012-10-15 2015-06-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Similar Documents

Publication Publication Date Title
JP7018489B2 (en) Semiconductor device
TWI627709B (en) Semiconductor device
JP6049976B2 (en) Semiconductor device
US20140061813A1 (en) Semiconductor device and method for fabricating the same
WO2007036020A1 (en) Semiconductor integrated circuit having current leakage reduction scheme
TW201246214A (en) Semiconductor device and driving method thereof
US7840926B2 (en) Layout schemes and methods of power gating transistor switches, semiconductor devices including the power gating transistor switches, and power gating methods of the semiconductor devices
US7151391B2 (en) Integrated circuit for level-shifting voltage levels
JP2010109969A (en) Dynamic substrate bias system suppressing negative bias temperature instability and method for the same
JP2006190727A (en) Semiconductor integrated circuit
JP6333589B2 (en) Semiconductor device
US6384639B1 (en) Circuit and method for reducing static power dissipation in a semiconductor device
JP2007128931A (en) Semiconductor integrated circuit
US20070236253A1 (en) Semiconductor integrated circuit
JP4739289B2 (en) Semiconductor integrated circuit
US7498846B1 (en) Power efficient multiplexer
US7170772B1 (en) Apparatus and method for dynamic control of double gate devices
JP2002118176A (en) Semiconductor device
US11309333B2 (en) Semiconductor integrated circuit
JP2009193981A (en) Semiconductor integrated circuit device
Yasuda et al. Design Methodology of Body-Biasing Scheme for Low Power System LSI With Multi-$ V_ {\rm th} $ Transistors
JP2005293629A (en) Sram device
JP4053506B2 (en) Semiconductor integrated circuit
JP2009199124A (en) Board potential control circuit, off-leak current monitoring circuit and operating current monitoring circuit
Khare High-k/metal gate technology: A new horizon