JP2007124478A

JP2007124478A - Pll circuit

Info

Publication number: JP2007124478A
Application number: JP2005316232A
Authority: JP
Inventors: Hiroshi Iwamura; 宏岩村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-10-31
Filing date: 2005-10-31
Publication date: 2007-05-17

Abstract

PROBLEM TO BE SOLVED: To allow a PLL circuit to perform high speed lock-up operation by detecting only change time of receiving frequency setting. SOLUTION: To an N value update detection circuit 13, signals of terminals d1-d16 output from an N value latch circuit 10 indicative of a frequency division ratio after a latch, and signals of terminals c1-c16 outputted from an interface 2 indicative of a frequency division ratio before the latch are input. The detection circuit 13 is provided with XOR circuits for comparing the frequency division ratio of a programmable divider 3 set with 16 bits before and after the latch for each bit, NOR circuits, and a NAND circuit. A latch circuit 14 connected to the detection circuit 13 and the interface 2 is composed of a DFF circuit. To the latch circuit, an N value update detection signal output from the detection circuit 13 is input, and a serial input detection signal from the interface 2 is input as a clock. The latch circuit outputs the N value update detection signal to a timer circuit 11 at the timing from a 'low' to a 'high', and allows the timer circuit 11 to operate only on the occasion of a receiving frequency change. COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、チューナ等の選局時に短時間でロックアップできるようにした高速ロックアップ回路を備えたＰＬＬ回路に関するものである。 The present invention relates to a PLL circuit including a high-speed lockup circuit that can be locked up in a short time when a tuner or the like is selected.

近年、ＰＬＬ回路はシンセサイザー，チューナ等、多くの分野で用いられている。チューナ回路では高周波のＲＦ信号を受信し、これを信号処理しやすい中間周波数帯に変換するためにＲＦ信号から中間周波数分だけ周波数のずれた信号をＶＣＯ（電圧制御発振器）から発生する必要がある。このためＰＬＬ回路では、ＰＬＬ回路に与えられたデータに基づいてＲＦ信号から中間周波数分だけ周波数のずれた信号を発振させるのに必要なリファレンス信号を発生し、このリファレンス信号とＶＣＯで発振された発振周波数を分周した比較信号との位相を比較して得た位相誤差信号を基にチャージポンプを動作させ、このチャージポンプの動作により得られたＶＣＯ制御電圧をもとにＶＣＯの発振周波数を制御している。 In recent years, PLL circuits are used in many fields such as synthesizers and tuners. The tuner circuit receives a high-frequency RF signal, and in order to convert it to an intermediate frequency band in which signal processing is easy, a signal shifted from the RF signal by the intermediate frequency must be generated from a VCO (voltage controlled oscillator). . For this reason, the PLL circuit generates a reference signal necessary to oscillate a signal whose frequency is shifted by an intermediate frequency from the RF signal based on the data given to the PLL circuit, and is oscillated by the reference signal and the VCO. The charge pump is operated based on the phase error signal obtained by comparing the phase with the comparison signal obtained by dividing the oscillation frequency, and the oscillation frequency of the VCO is determined based on the VCO control voltage obtained by the operation of the charge pump. I have control.

ＰＬＬ回路においてはロックアップ速度を速くし、かつロック後の位相雑音特性を良くすることが求められる。しかしながらロックアップ速度を早くするにはチャージポンプ電流を増やす必要がある一方で、ロック後の位相雑音特性を良くするにはチャージポンプ電流を減らし緩やかにチャージすることが必要であり、これらはトレードオフの関係にある。そのためＰＬＬ回路では、アンロック状態ではチャージポンプ電流を増やして高速ロックアップし、ロック状態ではチャージポンプ電流を減らし、緩やかにチャージして位相雑音特性を良くすることが一般に行われている。 In a PLL circuit, it is required to increase the lockup speed and improve the phase noise characteristics after locking. However, to increase the lockup speed, it is necessary to increase the charge pump current. On the other hand, to improve the phase noise characteristics after locking, it is necessary to reduce the charge pump current and charge it slowly, which is a trade-off. Are in a relationship. For this reason, in the PLL circuit, generally, the charge pump current is increased in the unlocked state to perform high-speed lockup, and in the locked state, the charge pump current is decreased, and charging is performed gradually to improve the phase noise characteristics.

チャージポンプ電流の絶対値の大小を切り替える方法としては、タイマー回路を用いて一定時間だけ「ハイ」を出力するようなタイミング信号を発生し、そのタイミング信号をもとにロックアップ動作開始時にはチャージポンプ電流を大に切り替え、一定時間（ロック状態とするのに十分な時間）後にチャージポンプ電流を小に切り替える方法がある。以下、タイマー回路を用いた高速ロックアップ回路を備えたＰＬＬ回路について図４を参照しながら説明する。 As a method of switching the magnitude of the absolute value of the charge pump current, a timer circuit is used to generate a timing signal that outputs “high” for a certain period of time, and the charge pump is started when the lockup operation starts based on the timing signal. There is a method in which the current is switched to a large value, and the charge pump current is switched to a small value after a certain period of time (a time sufficient to set the lock state). Hereinafter, a PLL circuit including a high-speed lockup circuit using a timer circuit will be described with reference to FIG.

図４に示すようにＰＬＬ回路１００は構成される。ＶＣＯ９は、ＲＦ信号を中間周波数に変換するため、ＲＦ信号から中間周波数分だけずれた周波数で発振する。プログラマブルディバイダー３は、ＶＣＯ９に接続され、ＶＣＯ９から出力される発振信号をリファレンス信号と比較可能な周波数の信号に分周する。位相比較器６は、プログラマブルディバイダー３に接続され、プログラマブルディバイダー３から出力された比較信号とリファレンスディバイダー５から出力されたリファレンス信号との位相差を検出し、位相誤差が無くなる方向にチャージポンプの電流の出し入れを制御するチャージポンプ制御信号を出力する。チャージポンプ７は、位相比較器６とタイマー回路１１に接続され、位相比較器６から出力されたチャージポンプ制御信号をもとに電流の出し入れを制御し、タイマー回路１１から出力されたタイミング信号をもとにチャージポンプ電流の絶対値の大，小の切り替えを行う。ループフィルタ８は、チャージポンプ７に接続され、チャージポンプ７の電流の出し入れによって変化するＶＣＯ９の制御電圧を安定化する。 As shown in FIG. 4, the PLL circuit 100 is configured. The VCO 9 oscillates at a frequency shifted from the RF signal by the intermediate frequency in order to convert the RF signal to the intermediate frequency. The programmable divider 3 is connected to the VCO 9 and divides the oscillation signal output from the VCO 9 into a signal having a frequency that can be compared with the reference signal. The phase comparator 6 is connected to the programmable divider 3, detects a phase difference between the comparison signal output from the programmable divider 3 and the reference signal output from the reference divider 5, and the charge pump current in a direction in which the phase error is eliminated. A charge pump control signal for controlling the loading and unloading of the battery is output. The charge pump 7 is connected to the phase comparator 6 and the timer circuit 11, controls the input / output of current based on the charge pump control signal output from the phase comparator 6, and outputs the timing signal output from the timer circuit 11. First, the absolute value of the charge pump current is switched between large and small. The loop filter 8 is connected to the charge pump 7, and stabilizes the control voltage of the VCO 9 that changes depending on the current flowing in and out of the charge pump 7.

また、ＰＬＬ回路１００のリファレンスディバイダー５は発振回路４に接続されており、発振回路４の発振信号の出力を分周し、ＰＬＬ動作に必要なリファレンス信号を生成する。インターフェース２は、外付けのマイクロコンピュータ（以下、マイコンという）１に接続され、マイコン１から出力されるチューナＩＣコントロール用のシリアル信号を受信しプログラマブルディバイダー３の分周比設定用の１６ビットの信号とシリアル入力検出信号を出力する。このインターフェース２に接続され、インターフェース２からシリアル信号の受信終了までの間に順次出力されるプログラマブルディバイダー３の分周比設定用の１６ビットの信号をマイコン１から出力されるシリアル入力検出信号のタイミング（シリアル信号入力が終了するタイミング）で出力するＮ値ラッチ回路１０を備える（Ｎ値はプログラマブルディバイダー３の分周比を示す）。Ｎ値ラッチ回路１０はプログラマブルディバイダー３に接続されており、プログラマブルディバイダー３ではＮ値ラッチ回路１０のラッチ出力である１６ビットの信号によって分周比を設定する。 Further, the reference divider 5 of the PLL circuit 100 is connected to the oscillation circuit 4, and divides the output of the oscillation signal of the oscillation circuit 4 to generate a reference signal necessary for the PLL operation. The interface 2 is connected to an external microcomputer 1 (hereinafter referred to as a microcomputer), receives a serial signal for tuner IC control output from the microcomputer 1, and receives a 16-bit signal for setting a frequency division ratio of the programmable divider 3 And output the serial input detection signal. The timing of the serial input detection signal output from the microcomputer 1 is a 16-bit signal for setting the division ratio of the programmable divider 3 connected to the interface 2 and sequentially output from the interface 2 until the end of reception of the serial signal. An N-value latch circuit 10 that outputs (at the timing when the serial signal input ends) is provided (N value indicates the division ratio of the programmable divider 3). The N-value latch circuit 10 is connected to the programmable divider 3, and the programmable divider 3 sets the frequency division ratio by a 16-bit signal that is a latch output of the N-value latch circuit 10.

また、インターフェース２とリファレンスディバイダー５に接続され、インターフェース２から出力されたシリアル入力検出信号をもとにシリアル入力が終了した時点をスタートとして、リファレンスディバイダー５から出力されたリファレンス信号を基準クロックとして一定時間をカウントし、その時間だけ「ハイ」となるようなタイミング信号を生成するタイマー回路１１を備える。タイマー回路１１の出力はチャージポンプ７に接続され、チャージポンプ電流の絶対値の大，小の切替制御に用いられる。 Also, it is connected to the interface 2 and the reference divider 5 and starts at the point when the serial input is completed based on the serial input detection signal output from the interface 2, and the reference signal output from the reference divider 5 is constant as a reference clock. A timer circuit 11 that counts the time and generates a timing signal that becomes “high” only for that time is provided. The output of the timer circuit 11 is connected to the charge pump 7 and is used for switching control between large and small absolute values of the charge pump current.

次に、前述の図４に示した構成を持ったＰＬＬ回路１００の動作について説明する。ＰＬＬ回路１００ではＶＣＯ９の発振信号をプログラマブルディバイダー３にて分周した比較信号とリファレンスディバイダー５から出力されたリファレンス信号とを位相比較器６に入力し、位相比較する。 Next, the operation of the PLL circuit 100 having the configuration shown in FIG. 4 will be described. In the PLL circuit 100, the comparison signal obtained by dividing the oscillation signal of the VCO 9 by the programmable divider 3 and the reference signal output from the reference divider 5 are input to the phase comparator 6, and the phases are compared.

ＰＬＬ回路１００がロック状態のとき、比較信号とリファレンス信号との間の位相誤差が「ロー」となるようＰＬＬのループが働いており、フィードバック動作により位相誤差は「ロー」に保たれているためチャージポンプ７の動作によるＶＣＯ制御電圧の変化はなく、ループフィルタ８を経たＶＣＯ制御電圧は一定であり、ＶＣＯ９はＰＬＬ回路１００で設定されたとおり、希望周波数から中間周波数だけずれた周波数で発振する。 When the PLL circuit 100 is in the locked state, the PLL loop operates so that the phase error between the comparison signal and the reference signal becomes “low”, and the phase error is kept “low” by the feedback operation. There is no change in the VCO control voltage due to the operation of the charge pump 7, the VCO control voltage passed through the loop filter 8 is constant, and the VCO 9 oscillates at a frequency shifted from the desired frequency by an intermediate frequency as set by the PLL circuit 100. .

次に、受信周波数設定を変更する場合のＰＬＬ回路１００の動作について、各部の波形を示した図５と前述の図４を参照しながら説明する。 Next, the operation of the PLL circuit 100 when the reception frequency setting is changed will be described with reference to FIG. 5 showing waveforms of the respective parts and the above-described FIG.

受信周波数設定を変更する場合、選局情報を含んだシリアル信号ａがマイコン１からインターフェース２へと出力される。このシリアル信号ａはプログラマブルディバイダー３の分周比を２進数で表した場合の１６ビットの信号を含んでおり、インターフェース２ではシリアル信号ａを読み取って、各ビットに対応する１６本の端子ｃ１〜ｃ１６の信号を段階的に切り換える。また、インターフェース２からは、シリアル信号ａを受信開始したときに「ロー」となり、受信が終了したときに「ハイ」となるようなシリアル入力検出信号ｂが出力されており、Ｎ値ラッチ回路１０はこのシリアル入力検出信号ｂが「ロー」から「ハイ」になったタイミングでプログラマブルディバイダー３に接続された分周比設定用の１６本の端子ｄ１〜ｄ１６の信号を全ビット同じタイミングで更新する。 When changing the reception frequency setting, a serial signal a including channel selection information is output from the microcomputer 1 to the interface 2. The serial signal a includes a 16-bit signal when the division ratio of the programmable divider 3 is expressed in binary, and the interface 2 reads the serial signal a and outputs 16 terminals c1 to c1 corresponding to each bit. The signal of c16 is switched step by step. Further, the interface 2 outputs a serial input detection signal b that becomes “low” when the reception of the serial signal a starts and becomes “high” when the reception ends, and the N-value latch circuit 10 Updates the signals of the 16 terminals d1 to d16 for setting the division ratio connected to the programmable divider 3 at the timing when the serial input detection signal b changes from "low" to "high" at the same timing. .

また、タイマー回路１１はインターフェース２から出力されたシリアル入力検出信号ｂが「ロー」から「ハイ」となるタイミングで動作を開始し、リファレンスディバイダー５から出力されたリファレンス信号ｅを基準クロックとして一定時間だけ「ハイ」となり、それ以降は「ロー」となるタイミングでタイマー回路１１のタイミング信号ｆを出力する。なお、タイマー回路１１の出力信号ｆが「ハイ」となる時間はマイコン１から送られてくるシリアル信号ａにて任意に設定することが可能であるとし、タイマー回路１１の出力信号ｆが「ハイ」となる時間はＰＬＬ回路１００のロックアップ時間に応じて適当な値に設定するものとする。 The timer circuit 11 starts operating at the timing when the serial input detection signal b output from the interface 2 changes from “low” to “high”, and the reference signal e output from the reference divider 5 is used as a reference clock for a predetermined time. The timing signal f of the timer circuit 11 is output at a timing that becomes “high” only after that and becomes “low” thereafter. The time when the output signal f of the timer circuit 11 becomes “high” can be arbitrarily set by the serial signal a sent from the microcomputer 1, and the output signal f of the timer circuit 11 becomes “high”. Is set to an appropriate value in accordance with the lock-up time of the PLL circuit 100.

受信周波数設定の変更に伴いプログラマブルディバイダー３の分周比が変わると、比較信号ｈの周波数も変わるため、位相比較器６は比較信号ｈとリファレンス信号ｅとの位相誤差を検出し、チャージポンプの電流の出し入れをコントロールする制御信号ｉ１，ｉ２を出力する。 When the frequency division ratio of the programmable divider 3 changes with the change of the reception frequency setting, the frequency of the comparison signal h also changes. Therefore, the phase comparator 6 detects the phase error between the comparison signal h and the reference signal e, and the charge pump Control signals i1 and i2 for controlling the input and output of current are output.

図５に示す受信周波数設定の変更によりチャージポンプ７の出力電流に対して電流を供給し、ＶＣＯ制御端子の電圧を上げる方向のフィードバックがかかった場合のチャージポンプの制御信号ｉ１，ｉ２を示し、チャージポンプ７の制御信号ｉ１，ｉ２はチャージポンプ７の出力端子に対する電流の出し入れを制御するが、チャージポンプ７では制御信号ｉ１が「ハイ」のとき電流が出力され、制御信号ｉ２が「ハイ」のとき電流が引き抜かれる。また制御信号ｉ１，ｉ２がともに「ロー」のとき電流の出し入れは起こらない（タイマー回路１１のタイミング信号ｆが「ハイ」のとき、制御信号ｉ１，ｉ２がともに「ロー」となることはないものとする）。 FIG. 5 shows charge pump control signals i1 and i2 when a current is supplied to the output current of the charge pump 7 by changing the reception frequency setting shown in FIG. 5 and feedback in the direction of increasing the voltage of the VCO control terminal is applied. The control signals i1 and i2 of the charge pump 7 control the flow of current to and from the output terminal of the charge pump 7, but the charge pump 7 outputs a current when the control signal i1 is “high” and the control signal i2 is “high”. When the current is drawn. In addition, when the control signals i1 and i2 are both “low”, no current flows in and out (when the timing signal f of the timer circuit 11 is “high”, the control signals i1 and i2 are not both “low”). And).

位相比較器６に接続されたチャージポンプ７はチャージポンプ制御信号ｉ１，ｉ２を受けて電流の出し入れを行いＶＣＯ制御電圧ｋを変化させるが、一方でタイマー回路１１からの出力信号ｆはシリアル入力検出信号ｂが「ロー」から「ハイ」になったときをスタートとして一定時間「ハイ」となっており、その時間はチャージポンプ７の電流を出し入れする電流設定が切り替わり、チャージポンプ電流の設定は大となる。 The charge pump 7 connected to the phase comparator 6 receives the charge pump control signals i1 and i2 and inputs and outputs current to change the VCO control voltage k. On the other hand, the output signal f from the timer circuit 11 detects the serial input. When the signal b changes from “low” to “high”, the current setting is “high” for a certain period of time. During this time, the current setting for taking in and out the charge pump 7 is switched, and the setting of the charge pump current is large. It becomes.

ＶＣＯ制御電圧ｋはチャージポンプ７の動作によって変化するが、比較信号ｈとリファレンス信号ｅの位相差がなくなったところで安定化し、ＶＣＯ９は発振周波数は一定周波数に落ち着く。このときＶＣＯ９は受信周波数から中間周波数だけずれた周波数にて発振する。ＰＬＬ回路１００がロック状態になったとき、チャージポンプ７のリーク電流により若干の位相誤差が発生することがあり、それを検出した位相比較器６がチャージポンプ制御信号ｉ１，ｉ２を発生することがあるが、この動作によりＶＣＯ制御電圧ｋが大きく変わることはない（図５参照）。ＰＬＬ回路１００がロック状態となった後、タイマー回路１１からはマイコン１からのシリアル信号ａにて設定された時間だけ「ハイ」であった信号が「ロー」に切り替わり、チャージポンプ７の出し入れする電流の絶対値は小さくなる（図５の出力電流ｊのロック後を参照）。 The VCO control voltage k changes depending on the operation of the charge pump 7, but is stabilized when the phase difference between the comparison signal h and the reference signal e disappears, and the oscillation frequency of the VCO 9 settles at a constant frequency. At this time, the VCO 9 oscillates at a frequency shifted from the reception frequency by an intermediate frequency. When the PLL circuit 100 is locked, a slight phase error may occur due to the leakage current of the charge pump 7, and the phase comparator 6 that detects this may generate the charge pump control signals i1 and i2. However, this operation does not significantly change the VCO control voltage k (see FIG. 5). After the PLL circuit 100 is in the locked state, the signal that has been “high” for the time set by the serial signal a from the microcomputer 1 is switched to “low” from the timer circuit 11, and the charge pump 7 is taken in and out. The absolute value of the current becomes small (see after the output current j is locked in FIG. 5).

以上のとおり、タイマー回路１１の動作によってＰＬＬ回路１００のロックアップ時にはチャージポンプ７の出力電流が大きくなり高速にロックアップでき、またロック後にチャージポンプ７の出力電流が小さくなるため位相雑音特性が良くなる。
特開２００２−２６１６０６号公報 As described above, when the PLL circuit 100 is locked up by the operation of the timer circuit 11, the output current of the charge pump 7 becomes large and can be locked up at high speed, and after the lock, the output current of the charge pump 7 becomes small and the phase noise characteristic is good. Become.
JP 2002-261606 A

前述したように高速ロックアップ回路を備えたＰＬＬ回路において、タイマー回路を用いてチャージポンプ電流の切り替えを行うことによって、ロックアップ時にはチャージポンプ電流を大きくし、ロック後はチャージポンプ電流を小さくしてロック時の高速ロックアップとロック後の位相雑音特性の改善とを実現している。しかしながら、チューナＩＣの備えた各機能はマイコンからのシリアル信号によってコントロールされ、受信周波数設定が変更される場合にはマイコンからシリアル信号が送信され高速ロックアップ回路が動作するが、チャージポンプの電流切り替えを制御するタイマー回路を、シリアル入力検出信号のみを検出して動作させる方式では、受信周波数設定の変更とは異なった目的で送信されたシリアル信号にもタイマー回路が反応するため、この場合においてもチャージポンプ電流が大きくなり、その一定時間だけ不要に位相雑音特性が悪くなってしまうという問題があった。 As described above, in a PLL circuit equipped with a high-speed lockup circuit, the charge pump current is switched using a timer circuit, so that the charge pump current is increased at the time of lockup and the charge pump current is decreased after the lock. It realizes high-speed lockup at the time of locking and improvement of phase noise characteristics after locking. However, each function provided in the tuner IC is controlled by a serial signal from the microcomputer. When the reception frequency setting is changed, the serial signal is transmitted from the microcomputer and the high-speed lockup circuit operates. In the method that operates the timer circuit that controls only the serial input detection signal, the timer circuit reacts to the serial signal transmitted for the purpose different from the change of the reception frequency setting. There is a problem that the charge pump current becomes large and the phase noise characteristic is unnecessarily deteriorated for a certain period of time.

本発明は、前記従来技術の問題を解決することに指向するものであり、受信周波数設定の変更時のみを検出して高速ロックアップ回路を動作させるＰＬＬ回路を提供することを目的とする。 The present invention is directed to solving the problems of the prior art, and an object of the present invention is to provide a PLL circuit that detects only when the reception frequency setting is changed and operates a high-speed lockup circuit.

前記の目的を達成するために、本発明に係るＰＬＬ回路は、タイマー回路と、タイマー回路から出力のタイミング信号によって一定時間だけチャージポンプ電流の絶対値の大小を切り替える切替手段と、入力された受信周波数設定の変更を検出する検出手段とを備え、変更を検出した検出手段の出力のみに応じたタイマー回路からの信号出力により切替手段がチャージポンプ電流を切り替えた高速ロックアップ動作をすることを特徴とする。 In order to achieve the above object, a PLL circuit according to the present invention includes a timer circuit, switching means for switching the magnitude of the absolute value of the charge pump current for a certain period of time by an output timing signal from the timer circuit, and input reception And a detecting means for detecting a change in the frequency setting, and the switching means performs a high-speed lockup operation in which the charge pump current is switched by a signal output from a timer circuit corresponding only to the output of the detecting means that has detected the change. And

また、前記ＰＬＬ回路において、タイマー回路が、外部に接続されたマイクロコンピュータから出力のシリアル信号入力の終了を検出する検出手段の出力に応じて動作を開始することを特徴とする。 Further, in the PLL circuit, the timer circuit starts to operate in response to an output of a detection unit that detects completion of input of a serial signal output from a microcomputer connected to the outside.

また、前記ＰＬＬ回路において、タイマー回路からの検出手段の出力に応じたタイミング信号によって、チャージポンプ電流の絶対値を大きくする時間を決定するとともに、時間をマイクロコンピュータから出力されるシリアル信号によって任意に設定することを特徴とする。 In the PLL circuit, the time for increasing the absolute value of the charge pump current is determined by a timing signal corresponding to the output of the detection means from the timer circuit, and the time is arbitrarily set by a serial signal output from the microcomputer. It is characterized by setting.

また、前記ＰＬＬ回路において、受信周波数設定の変更を検出する検出手段が、電圧制御発振器の発振信号を分周するプログラマブルディバイダーの分周比設定をする複数ビットの更新を検出することを特徴とする。 In the PLL circuit, the detecting means for detecting a change in the reception frequency setting detects an update of a plurality of bits for setting a division ratio of a programmable divider that divides the oscillation signal of the voltage controlled oscillator. .

前記構成によれば、受信周波数設定の変更の有無を検出し、変更がある場合にのみ高速ロックアップ動作をさせ、受信周波数設定の変更とは異なる目的で送信されたシリアル信号入力時に高速ロックアップ動作してチャージポンプ電流が大きく、一定時間、不要に位相雑音特性の劣化を防ぐことができる。 According to the above configuration, the presence or absence of a change in the reception frequency setting is detected, and a high-speed lockup operation is performed only when there is a change. It operates and has a large charge pump current, which can prevent unnecessary deterioration of phase noise characteristics for a certain period of time.

本発明によれば、受信周波数設定の変更の有無を検出し、変更がある場合にのみＰＬＬ回路の高速ロックアップ回路を動作させ、受信周波数設定の変更とは異なる目的で送信されたシリアル信号入力時に高速ロックアップ回路が動作してチャージポンプ電流が大きくなって、一定時間だけ不要に位相雑音特性が劣化することを防ぐことができるという効果を奏する。 According to the present invention, the presence / absence of a change in the reception frequency setting is detected, and only when there is a change, the high-speed lockup circuit of the PLL circuit is operated, and the serial signal input transmitted for a purpose different from the change in the reception frequency setting In some cases, the high-speed lockup circuit operates to increase the charge pump current, thereby preventing an unnecessary deterioration of the phase noise characteristics for a certain period of time.

以下、図面を参照して本発明における実施の形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は本発明の実施の形態におけるＰＬＬ回路を示すブロック図である。ここで、前記従来例を示す図４において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付して示す。 FIG. 1 is a block diagram showing a PLL circuit according to an embodiment of the present invention. Here, components having substantially the same functions corresponding to the components described in FIG. 4 showing the conventional example are denoted by the same reference numerals.

図１に示すＰＬＬ回路２００は、ＲＦ信号を中間周波数に変換するため、ＲＦ信号から中間周波数分だけずれた周波数で発振するＶＣＯ９と、ＶＣＯ９に接続され、ＶＣＯ９から出力される発振信号をリファレンス信号と比較可能な周波数の信号に分周するプログラマブルディバイダー３と、プログラマブルディバイダー３に接続され、プログラマブルディバイダー３から出力された比較信号とリファレンスディバイダー５から出力されたリファレンス信号との位相差を検出し、位相誤差がなくなる方向にチャージポンプの電流出し入れを制御するチャージポンプ制御信号を出力する位相比較器６を備える。 A PLL circuit 200 shown in FIG. 1 converts an RF signal into an intermediate frequency, so that it oscillates at a frequency shifted from the RF signal by the intermediate frequency, and is connected to the VCO 9 and an oscillation signal output from the VCO 9 is used as a reference signal. A programmable divider 3 that divides the signal into a frequency signal that can be compared to the programmable divider 3, and a phase difference between the comparison signal output from the programmable divider 3 and the reference signal output from the reference divider 5 is detected. A phase comparator 6 is provided that outputs a charge pump control signal for controlling the charge pump current in and out of the phase error.

また、位相比較器６とタイマー回路１１に接続され、位相比較器６から出力されたチャージポンプ制御信号をもとに電流の出し入れを制御し、タイマー回路１１から出力されたタイミング信号をもとにチャージポンプ７からの出力電流の絶対値に対して大，小の切り替えを行うチャージポンプ７と、チャージポンプ７に接続され、チャージポンプ７の電流の出し入れによって値の変化するＶＣＯ制御電圧を安定化するループフィルタ８を備える。また、リファレンスディバイダー５は発振回路４に接続されており、発振回路４の発振信号の出力を分周し、システムに必要なリファレンス信号を生成する。 In addition, it is connected to the phase comparator 6 and the timer circuit 11, controls the input / output of current based on the charge pump control signal output from the phase comparator 6, and based on the timing signal output from the timer circuit 11. A charge pump 7 that switches between large and small with respect to the absolute value of the output current from the charge pump 7, and a VCO control voltage that is connected to the charge pump 7 and changes its value by taking in and out the current of the charge pump 7 is stabilized. A loop filter 8 is provided. The reference divider 5 is connected to the oscillation circuit 4 and divides the output of the oscillation signal of the oscillation circuit 4 to generate a reference signal necessary for the system.

さらに、外付けのマイコン１に接続され、マイコン１からのチューナＩＣをコントロールするためのシリアル信号を受信しプログラマブルディバイダー３の分周比設定用の１６ビットの信号を出力するインターフェース２と、インターフェース２に接続され、インターフェース２から出力されるシリアル入力検出信号を遅延させてからＮ値ラッチ回路１０へと出力する遅延回路１２と、インターフェース２に接続され、インターフェース２からシリアル信号の受信終了までの間に順次出力されるプログラマブルディバイダー３の分周比設定用の１６ビットの信号をマイコン１から出力され遅延回路１２によって遅延されたシリアル入力検出信号のタイミングで出力するＮ値ラッチ回路１０を備える。Ｎ値ラッチ回路１０はプログラマブルディバイダー３に接続されており、プログラマブルディバイダー３ではＮ値ラッチ回路１０の出力である１６ビットの信号によって分周比を設定する。 Further, an interface 2 is connected to the external microcomputer 1 and receives a serial signal for controlling the tuner IC from the microcomputer 1 and outputs a 16-bit signal for setting the division ratio of the programmable divider 3; And a delay circuit 12 that delays the serial input detection signal output from the interface 2 and outputs the delayed signal to the N-value latch circuit 10, and is connected to the interface 2 until the serial signal is completely received from the interface 2. The N-level latch circuit 10 outputs a 16-bit signal for setting the division ratio of the programmable divider 3 sequentially output at the timing of the serial input detection signal output from the microcomputer 1 and delayed by the delay circuit 12. The N-value latch circuit 10 is connected to the programmable divider 3, and the programmable divider 3 sets a frequency division ratio by a 16-bit signal that is an output of the N-value latch circuit 10.

また、インターフェース２とＮ値ラッチ回路１０に接続され、Ｎ値がラッチされる以前のプログラマブルディバイダー３の分周比を示すＮ値ラッチ回路１０の１６ビットの出力と、Ｎ値がラッチされた後のプログラマブルディバイダー３の分周比を示すインターフェース２からの１６ビットの出力とを比較し、Ｎ値の更新の有無を検出し出力するＮ値更新検出回路１３と、Ｎ値更新検出回路１３とインターフェース２に接続され、Ｎ値更新検出回路１３から出力されたＮ値更新検出信号を、インターフェース２から出力されたシリアル入力検出信号のタイミング（シリアル信号の入力が終了するタイミング）で出力するラッチ回路１４を備える。 The 16-bit output of the N-value latch circuit 10 connected to the interface 2 and the N-value latch circuit 10 and indicating the division ratio of the programmable divider 3 before the N value is latched, and after the N value is latched Compared with the 16-bit output from the interface 2 indicating the frequency division ratio of the programmable divider 3, the N value update detection circuit 13 for detecting whether or not the N value is updated and outputting it, and the N value update detection circuit 13 and the interface The latch circuit 14 is connected to the N value update detection circuit 13 and outputs the N value update detection signal output from the N value update detection circuit 13 at the timing of the serial input detection signal output from the interface 2 (timing when the input of the serial signal ends). Is provided.

ラッチ回路１４に接続され、ラッチ回路１４からシリアル入力検出信号のタイミングで出力されたＮ値更新検出信号をスタート信号として、リファレンスディバイダー５から出力されたリファレンス信号を基準クロックとして一定時間をカウントし、その時間だけ「ハイ」となるようなタイミング信号を生成するタイマー回路１１を備える。なお、タイマー回路１１の出力はチャージポンプ７に接続され、チャージポンプ７の電流値の切り替え制御に用いられる。 The N-value update detection signal output from the latch circuit 14 at the timing of the serial input detection signal is used as a start signal, and a certain time is counted using the reference signal output from the reference divider 5 as a reference clock. A timer circuit 11 is provided that generates a timing signal that becomes “high” for that time. The output of the timer circuit 11 is connected to the charge pump 7 and is used for switching control of the current value of the charge pump 7.

次に、図１に示すＰＬＬ回路の動作について説明するが、図１の１〜１１を付番した回路については、従来例で図４に示したＰＬＬ回路にて説明した同番号の回路と同等の機能を有しているため、その説明を省略する。以下に、従来例と本発明との相違点である図１の１２〜１４を付番した回路について、その構成と動作を詳細に説明する。 Next, the operation of the PLL circuit shown in FIG. 1 will be described. The circuits numbered 1 to 11 in FIG. 1 are equivalent to the circuit of the same number explained in the conventional example of the PLL circuit shown in FIG. The description thereof will be omitted. In the following, the configuration and operation of circuits numbered 12 to 14 in FIG. 1, which are the differences between the conventional example and the present invention, will be described in detail.

図１に示す受信周波数設定の変更を検出するＮ値更新ラッチ回路３００に関して図２を用いてより詳しく述べる。図１に示すようにＮ値更新検出回路１３は、Ｎ値ラッチ回路１０とインターフェース２に接続されており、Ｎ値ラッチ回路１０から出力されるラッチ後の分周比を表す端子ｄ１〜ｄ１６の信号と、インターフェース２から出力されるラッチ前の分周比を表す端子ｃ１〜ｃ１６の信号とを入力信号とする。Ｎ値更新検出回路１３はＮ値ラッチ回路１０とインターフェース２に接続され、１６ビットで設定されたプログラマブルディバイダー３の分周比をラッチ前とラッチ後とでビットごとに比較するＸＯＲ回路３０１〜３１６と、ＸＯＲ回路３０１〜３０４に接続されたＮＯＲ回路３１７と、ＸＯＲ回路３０５〜３０８に接続されたＮＯＲ回路３１８と、ＸＯＲ回路３０９〜３１２に接続されたＮＯＲ回路３１９と、ＸＯＲ回路３１３〜３１６に接続されたＮＯＲ回路３２０と、ＮＯＲ回路３１７〜３２０に接続されたＮＡＮＤ回路３２１を備える。 The N value update latch circuit 300 for detecting a change in the reception frequency setting shown in FIG. 1 will be described in more detail with reference to FIG. As shown in FIG. 1, the N value update detection circuit 13 is connected to the N value latch circuit 10 and the interface 2, and the terminals d 1 to d 16 representing the frequency division ratio after latch output from the N value latch circuit 10. The signals and signals at terminals c1 to c16, which are output from the interface 2 and represent the division ratio before latch, are used as input signals. The N-value update detection circuit 13 is connected to the N-value latch circuit 10 and the interface 2 and compares XOR circuits 301 to 316 for each bit before and after latching the division ratio of the programmable divider 3 set by 16 bits. A NOR circuit 317 connected to the XOR circuits 301 to 304, a NOR circuit 318 connected to the XOR circuits 305 to 308, a NOR circuit 319 connected to the XOR circuits 309 to 312, and the XOR circuits 313 to 316 A NOR circuit 320 connected and a NAND circuit 321 connected to the NOR circuits 317 to 320 are provided.

また、Ｎ値更新検出回路１３とインターフェース２に接続されたラッチ回路１４はＤＦＦ回路となっており、Ｎ値更新検出回路１３から出力されたＮ値更新検出信号をデータ入力、インターフェース２から出力されたシリアル入力検出信号をクロック入力として、シリアル入力検出信号が「ロー」から「ハイ」となるタイミングでＮ値更新検出回路１３のＮ値更新検出信号をタイマー回路１１に出力する。 The latch circuit 14 connected to the N-value update detection circuit 13 and the interface 2 is a DFF circuit. The N-value update detection signal output from the N-value update detection circuit 13 is input from the data and output from the interface 2. The N value update detection signal of the N value update detection circuit 13 is output to the timer circuit 11 at the timing when the serial input detection signal changes from “low” to “high” using the serial input detection signal as a clock input.

次に、図２に示す回路動作に関して、図１および図３の各部の信号波形を示す図を参照しながら説明する。まず、マイコン１よりシリアル信号ａが出力される場合、インターフェース２からはシリアル入力検出信号ｂ（図３参照）が出力される。また、このシリアル入力検出信号ｂは遅延回路１２によって遅延され、図３のｂ’のような信号となってＮ値ラッチ回路１０に出力される。 Next, the circuit operation shown in FIG. 2 will be described with reference to the diagrams showing the signal waveforms of the respective parts shown in FIGS. First, when the serial signal a is output from the microcomputer 1, the serial input detection signal b (see FIG. 3) is output from the interface 2. Further, the serial input detection signal b is delayed by the delay circuit 12 and is output to the N-level latch circuit 10 as a signal like b 'in FIG.

プログラマブルディバイダー３の分周比の設定には分周比を２進数で表した１６ビットの数を用いるが、図２の示したＮ値更新検出回路１３のＸＯＲ回路３０１〜３１６では、ラッチ前の分周比を表す端子ｄ１〜ｄ１６の信号とラッチ後の分周比を表す端子ｃ１〜ｃ１６の信号について、ビットごとに更新の有無を検出している。ＸＯＲ回路は２つの入力信号の論理値が同じであれば「０（ロー）」、異なれば「１（ハイ）」を出力する論理回路であり、あるビットでＮ値の更新がある場合には、そのビットに割り当てられたＸＯＲ回路からは「ハイ」が出力される。 The division ratio of the programmable divider 3 is set using a 16-bit number in which the division ratio is expressed in binary. In the XOR circuits 301 to 316 of the N-value update detection circuit 13 shown in FIG. Whether the signals at the terminals d1 to d16 representing the frequency division ratio and the signals at the terminals c1 to c16 representing the frequency division ratio after latching are detected for each bit. The XOR circuit is a logic circuit that outputs “0 (low)” if the two input signals have the same logic value, and outputs “1 (high)” if they are different. “X” is output from the XOR circuit assigned to the bit.

図３は受信周波数設定の変更により１ビット目（ＬＳＢ）のみが「ロー」から「ハイ」に切り替わる場合の各部の出力信号を示している。このときの動作について説明する。 FIG. 3 shows an output signal of each part when only the first bit (LSB) is switched from “low” to “high” by changing the reception frequency setting. The operation at this time will be described.

受信周波数設定の変更のため、Ｎ値の１ビット目のみが「ロー」から「ハイ」となるようなシリアル信号ａが入力した場合、インターフェース２からＮ値ラッチ回路１０へと出力されるプログラマブルディバイダー３の分周比設定用の端子ｃ１の信号はシリアル信号が入力している時間のあるタイミングで「ロー」から「ハイ」へと変化する（図３参照）。次に、Ｎ値ラッチ回路１０はシリアル入力検出信号の遅延信号ｂ’（図３参照）が「ロー」から「ハイ」となるタイミングでＮ値をラッチする。このとき、プログラマブルディバイダー３の分周比設定用のＮ値の１ビット目である端子ｄ１の信号についても、シリアル入力検出信号の遅延信号ｂ’が「ロー」から「ハイ」となるタイミングで「ロー」から「ハイ」へと変化する（図３参照）。 Programmable divider that is output from the interface 2 to the N-value latch circuit 10 when the serial signal a is input so that only the first bit of the N value changes from “low” to “high” due to the change of the reception frequency setting The signal at the terminal c1 for setting the division ratio of 3 changes from “low” to “high” at a certain timing when the serial signal is input (see FIG. 3). Next, the N value latch circuit 10 latches the N value at a timing when the delay signal b ′ (see FIG. 3) of the serial input detection signal changes from “low” to “high”. At this time, the signal at the terminal d1, which is the first bit of the N value for setting the frequency division ratio of the programmable divider 3, is also “when the delay signal b ′ of the serial input detection signal changes from“ low ”to“ high ”. It changes from “low” to “high” (see FIG. 3).

一方、図２のＸＯＲ回路３０１〜３１６は各ビットの更新を検出した検出信号ｎ１〜ｎ１６を出力するが、ｎ１はｃ１が変化してからｄ１が変化するまでの間に「ハイ」を出力し、ｎ２〜ｎ１６についてはビットの更新がないため「ロー」を出力し続ける（図３参照）。図２のＸＯＲ回路３０１〜３１６よって検出されたビットごとの更新検出信号は、これに続くＮＯＲ回路３１７〜３２０とＮＯＲ回路に接続されたＮＡＮＤ回路３２１によって論理演算され、結果としてＮ値更新検出信号ｎ’（図３参照）を検出する。Ｎ値更新検出回路１３はＮ値が更新された場合、「ハイ」を出力する。Ｎ値更新検出信号ｎ’はラッチ回路１４に入力し、シリアル入力検出信号ｂが「ロー」から「ハイ」となるタイミングでラッチされ、タイマー回路スタート信号ｍとして出力される（図３参照）。 On the other hand, the XOR circuits 301 to 316 in FIG. 2 output the detection signals n1 to n16 that detect the update of each bit, but n1 outputs “high” between the change of c1 and the change of d1. , N2 to n16 continue to output “low” because there is no bit update (see FIG. 3). The update detection signals for each bit detected by the XOR circuits 301 to 316 in FIG. 2 are logically operated by the subsequent NOR circuits 317 to 320 and the NAND circuit 321 connected to the NOR circuit, and as a result, the N value update detection signal n ′ (see FIG. 3) is detected. The N value update detection circuit 13 outputs “high” when the N value is updated. The N value update detection signal n 'is input to the latch circuit 14, latched at a timing when the serial input detection signal b changes from "low" to "high", and is output as a timer circuit start signal m (see FIG. 3).

タイマー回路１１はタイマー回路スタート信号ｍが「ロー」から「ハイ」となるタイミングで動作を開始する。なお、ラッチ回路１４はシリアル入力検出信号ｂを受けて、シリアル信号の入力が開始された時点でリセットされタイマー回路スタート信号ｍは「ロー」となるリセット機能を有するものとする。また、Ｎ値の更新により端子ｃ１〜ｃ１６と端子ｄ１〜ｄ１６は各ビットどうし同じ値となるためＮ値更新後にＮ値更新検出信号ｎ’は必ず「ロー」となるが、遅延回路１２の働きによりＮ値更新検出信号ｎ’がラッチ回路１４でラッチされタイマー回路１１に出力されてからＮ値が更新されるため、タイミングの問題でＮ値更新検出信号ｎ’の検出結果がタイマー回路１１の動作に反映されないということは起こらない。 The timer circuit 11 starts operation at the timing when the timer circuit start signal m changes from “low” to “high”. Note that the latch circuit 14 receives the serial input detection signal b and is reset when the input of the serial signal is started, and has a reset function in which the timer circuit start signal m becomes “low”. In addition, since the terminals c1 to c16 and the terminals d1 to d16 have the same value by updating the N value, the N value update detection signal n ′ is always “low” after updating the N value. Thus, the N value update detection signal n ′ is latched by the latch circuit 14 and output to the timer circuit 11, and then the N value is updated. Therefore, the detection result of the N value update detection signal n ′ is determined by the timer circuit 11 due to timing problems. It does not happen that it is not reflected in the movement.

以上のように、図１に示すＰＬＬ回路２００を用いると、チャージポンプ７の電流切替用制御信号を出力するタイマー回路１１は受信周波数設定が更新されたときのみ動作する。これにより、受信周波数設定の変更以外の目的で送信されたシリアル信号ａをマイコン１から入力したときに、高速ロックアップ回路は動作することはなくなり、高速ロックアップ回路動作にともないチャージポンプ電流が大きくなり、一定時間、不要に位相雑音が悪くなるという現象をなくすことができる。 As described above, when the PLL circuit 200 shown in FIG. 1 is used, the timer circuit 11 that outputs the current switching control signal of the charge pump 7 operates only when the reception frequency setting is updated. Thereby, when the serial signal a transmitted for the purpose other than the change of the reception frequency setting is input from the microcomputer 1, the high-speed lockup circuit does not operate, and the charge pump current increases due to the high-speed lockup circuit operation. Thus, the phenomenon that the phase noise is unnecessarily deteriorated for a certain period of time can be eliminated.

本発明に係るＰＬＬ回路は、受信周波数設定の変更の有無を検出し、変更がある場合にのみＰＬＬ回路の高速ロックアップ回路を動作させ、受信周波数設定の変更とは異なる目的で送信されたシリアル信号入力時に高速ロックアップ回路が動作してチャージポンプ電流が大きく一定時間だけ不要に位相雑音特性が劣化することを防止でき、チューナ等の選局時に短時間でロックアップできるＰＬＬ回路として有用である。 The PLL circuit according to the present invention detects the presence or absence of a change in the reception frequency setting, operates the high-speed lockup circuit of the PLL circuit only when there is a change, and transmits the serial signal transmitted for a purpose different from the change in the reception frequency setting. It is useful as a PLL circuit that can prevent a phase noise characteristic from deteriorating unnecessarily for a certain period of time when a high-speed lockup circuit operates when a signal is input, and can be locked up in a short time when selecting a tuner or the like. .

本発明の実施の形態におけるＰＬＬ回路を示すブロック図The block diagram which shows the PLL circuit in embodiment of this invention 本実施の形態におけるＮ値更新ラッチ回路の詳細を示す回路図Circuit diagram showing details of N-value update latch circuit in the present embodiment 本実施の形態におけるＰＬＬ回路の各部信号波形を示す図The figure which shows each part signal waveform of the PLL circuit in this Embodiment 従来のＰＬＬ回路を示すブロック図Block diagram showing a conventional PLL circuit 従来のＰＬＬ回路の各部信号波形を示す図The figure which shows each part signal waveform of the conventional PLL circuit

符号の説明Explanation of symbols

１マイコン
２インターフェース
３プログラマブルディバイダー
４発振回路
５リファレンスディバイダー
６位相比較器
７チャージポンプ
８ループフィルタ
９ＶＣＯ
１０Ｎ値ラッチ回路
１１タイマー回路
１２遅延回路
１３Ｎ値更新検出回路
１４ラッチ回路
１００，２００ＰＬＬ回路
３００Ｎ値更新ラッチ回路
３０１〜３１６ＸＯＲ回路
３１７〜３２０ＮＯＲ回路
３２１ＮＡＮＤ回路 1 Microcomputer 2 Interface 3 Programmable divider 4 Oscillator circuit 5 Reference divider 6 Phase comparator 7 Charge pump 8 Loop filter 9 VCO
10 N-value latch circuit 11 Timer circuit 12 Delay circuit 13 N-value update detection circuit 14 Latch circuit 100, 200 PLL circuit 300 N-value update latch circuits 301 to 316 XOR circuits 317 to 320 NOR circuit 321 NAND circuit

Claims

タイマー回路と、前記タイマー回路から出力のタイミング信号によって一定時間だけチャージポンプ電流の絶対値の大小を切り替える切替手段と、入力された受信周波数設定の変更を検出する検出手段とを備え、
前記変更を検出した検出手段の出力のみに応じた前記タイマー回路からの信号出力により前記切替手段がチャージポンプ電流を切り替えた高速ロックアップ動作をすることを特徴とするＰＬＬ回路。 A timer circuit, a switching means for switching the magnitude of the absolute value of the charge pump current for a fixed time by a timing signal output from the timer circuit, and a detection means for detecting a change in the input reception frequency setting,
A PLL circuit characterized in that the switching means performs a high-speed lockup operation in which the charge pump current is switched by a signal output from the timer circuit corresponding only to the output of the detecting means that has detected the change.

前記タイマー回路が、外部に接続されたマイクロコンピュータから出力のシリアル信号入力の終了を検出する検出手段の出力に応じて動作を開始することを特徴とする請求項１記載のＰＬＬ回路。 2. The PLL circuit according to claim 1, wherein the timer circuit starts an operation in accordance with an output of a detection means for detecting completion of input of a serial signal output from a microcomputer connected to the outside.

前記タイマー回路からの検出手段の出力に応じたタイミング信号によって、チャージポンプ電流の絶対値を大きくする時間を決定するとともに、前記時間をマイクロコンピュータから出力されるシリアル信号によって任意に設定することを特徴とする請求項１または２記載のＰＬＬ回路。 The time for increasing the absolute value of the charge pump current is determined by a timing signal corresponding to the output of the detection means from the timer circuit, and the time is arbitrarily set by a serial signal output from a microcomputer. The PLL circuit according to claim 1 or 2.

前記受信周波数設定の変更を検出する検出手段が、電圧制御発振器の発振信号を分周するプログラマブルディバイダーの分周比設定をする複数ビットの更新を検出することを特徴とする請求項１〜３のいずれか１項に記載のＰＬＬ回路。 The detection means for detecting a change in the reception frequency setting detects an update of a plurality of bits for setting a division ratio of a programmable divider that divides the oscillation signal of the voltage controlled oscillator. The PLL circuit according to any one of the above.