JP2007116180A - Semiconductor storage device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体記憶装置及びその製造方法に関する。 The present invention relates to a semiconductor memory device and a manufacturing method thereof.
従来より、大規模高集積化が容易な半導体記憶装置の一つとして、１トランジスタ、１キャパシタにより１つのメモリセルを構成しうるＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。 Conventionally, a DRAM (Dynamic Random Access Memory) capable of forming one memory cell with one transistor and one capacitor has been widely used as one of semiconductor memory devices that can be easily integrated on a large scale.
ＤＲＡＭは、図１８（ａ）に示すように、ゲートＧがワード線ＷＬに接続され、一方のソース／ドレインＳ／Ｄがビット線ＢＬに接続されたＭＯＳトランジスタ（転送トランジスタＴｒ）と、他方のソース／ドレインＳ／Ｄに一方の電極が接続されたキャパシタＣ１とにより一のメモリセルが構成される。 As shown in FIG. 18A, the DRAM includes a MOS transistor (transfer transistor Tr) in which the gate G is connected to the word line WL and one source / drain S / D is connected to the bit line BL, and the other One memory cell is constituted by the capacitor C1 having one electrode connected to the source / drain S / D.
ＤＲＡＭにおける記憶情報の書き込みは、ワード線ＷＬに所定の電圧を印加して転送トランジスタＴｒをＯＮにした状態でビット線ＢＬに所定の電圧を印加することによりキャパシタＣ１に電圧を印加し、キャパシタＣ１に電荷を充電することにより行われる。キャパシタＣ１に電荷を充電した後にワード線ＷＬの電圧を下げて転送トランジスタＴｒをＯＦＦ状態にすると、キャパシタＣ１に蓄えられた電荷は逃げ道をふさがれ、この電荷はしばらくの間保持されることとなる。これにより、記憶情報が書き込まれたこととなる。 The storage information is written in the DRAM by applying a predetermined voltage to the bit line BL while applying a predetermined voltage to the word line WL and turning on the transfer transistor Tr, thereby applying a voltage to the capacitor C1. This is done by charging a charge. When the voltage of the word line WL is lowered after the capacitor C1 is charged and the transfer transistor Tr is turned off, the charge stored in the capacitor C1 is blocked and the charge is held for a while. . Thereby, the stored information is written.
記憶情報の読み出しは、ビット線ＢＬをフローティングにした状態でワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態とし、ビット線ＢＬに現れたキャパシタＣ１の電荷をセンスアンプにより読み取ることにより行われる。記憶情報は、ビット線ＢＬに現れた電荷量に応じて判断される。 Reading of stored information is performed by applying a voltage to the word line WL with the bit line BL in a floating state to turn on the transfer transistor Tr and reading the charge of the capacitor C1 appearing on the bit line BL with a sense amplifier. Is called. The stored information is determined according to the amount of charge that appears on the bit line BL.
しかしながら、ＤＲＡＭでは、キャパシタＣ１に蓄えられた電荷は漏電により約１００ｍｓ程度という極めて短い時間で失われるため、記憶情報を保持し続けるためには電荷が失われる前に電荷を一旦読み出し、再度書き込む操作、いわゆるリフレッシュを行う必要がある。また、ＤＲＡＭのこのような特性から、装置の電源を切れば記憶した情報は失われることとなる。 However, in the DRAM, the charge stored in the capacitor C1 is lost in an extremely short time of about 100 ms due to electric leakage. Therefore, in order to keep the stored information, the charge is once read and rewritten before the charge is lost. It is necessary to perform so-called refresh. Also, because of the characteristics of DRAM, stored information is lost when the apparatus is turned off.
一方、装置の電源を切っても記憶した情報を保持しうる不揮発性の半導体記憶装置として、強誘電体膜の残留分極のヒステリシス特性を利用したＦＲＡＭ（Ferroelectric Random Access Memory）が注目されている。 On the other hand, FRAM (Ferroelectric Random Access Memory) using the hysteresis characteristics of the remanent polarization of a ferroelectric film has attracted attention as a nonvolatile semiconductor memory device that can retain stored information even when the power of the device is turned off.
ＦＲＡＭは、図１８（ｂ）に示すように、キャパシタＣ２の誘電体膜がＰＺＴやＹ１などの強誘電体膜により構成されている点を除き、基本的な構造は図１８（ａ）に示すＤＲＡＭとほぼ等しい構造を有している。 As shown in FIG. 18B, the basic structure of the FRAM is shown in FIG. 18A except that the dielectric film of the capacitor C2 is composed of a ferroelectric film such as PZT or Y1. It has almost the same structure as DRAM.
ＦＲＡＭへの記憶情報の書き込みは、ワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態にした後、ビット線ＢＬとプレート線ＰＬに所定の電圧を印加することにより行われる。この際、印加する電圧は、ＤＲＡＭの場合とは異なり１方向の電圧だけでなく、書き込むべき記憶情報に応じた極性とする。 The storage information is written into the FRAM by applying a voltage to the word line WL to turn on the transfer transistor Tr and then applying a predetermined voltage to the bit line BL and the plate line PL. At this time, the voltage to be applied is not limited to the voltage in one direction, unlike the case of the DRAM, but has a polarity corresponding to the storage information to be written.
強誘電体膜はヒステリシス特性を有しており、強誘電体膜を誘電体とするキャパシタＣ２に所定の電圧を印加した後に零に戻すと、分極電荷量は零に戻らず所定の分極電荷量に維持される。 The ferroelectric film has hysteresis characteristics. When a predetermined voltage is applied to the capacitor C2 having the ferroelectric film as a dielectric and then returned to zero, the polarization charge amount does not return to zero but the predetermined polarization charge amount. Maintained.
すなわち、例えば図１９に示すように、印加電圧を正側に徐々に増やしてａ点を通過させた後に印加電圧を零に戻すと、分極値は残留分極点ｂ点となる。一方、印加電圧を負側に徐々に増やしてｃ点を通過させた後に印加電圧を零に戻すと、分極値は残留分極点ｄ点となる。したがって、ａ点、ｃ点に相当する電圧以上の印加電圧をビット線ＢＬとプレート線ＰＬとの間に印加することにより、正または負の電荷を結晶表面に誘起させることができる。この電荷が、記憶情報として保持されることとなる。 That is, for example, as shown in FIG. 19, when the applied voltage is gradually increased to the positive side to pass the point a and then returned to zero, the polarization value becomes the remanent polarization point b. On the other hand, when the applied voltage is gradually increased to the negative side and passed through point c and then the applied voltage is returned to zero, the polarization value becomes the residual polarization point d. Therefore, a positive or negative charge can be induced on the crystal surface by applying an applied voltage equal to or higher than the voltages corresponding to the points a and c between the bit line BL and the plate line PL. This charge is held as stored information.
記憶情報の読み出しは、ビット線ＢＬをフローティングにした状態でワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態とし、強誘電体キャパシタＣ２に電圧を印加することによりビット線ＢＬに現れた電荷をセンスアンプにより読み取ることにより行われる。ビット線ＢＬに現れる電荷量は、誘電体膜の結晶表面に誘起される電荷の符号によって異なるので、この電位を測定することによって記憶情報を判断することができる。 Reading of stored information appeared on the bit line BL by applying a voltage to the word line WL with the bit line BL in a floating state to turn on the transfer transistor Tr and applying a voltage to the ferroelectric capacitor C2. This is done by reading the charge with a sense amplifier. Since the amount of charge appearing on the bit line BL varies depending on the sign of the charge induced on the crystal surface of the dielectric film, the stored information can be determined by measuring this potential.
このように強誘電体の分極反転を利用して保持された電荷は、ＤＲＡＭの場合とは異なり時間が経過しても失われることはなく、ＦＲＡＭにおいてはリフレッシュを行う必要はない。 Thus, unlike the case of the DRAM, the charges held by using the polarization inversion of the ferroelectric material are not lost even if time passes, and the FRAM does not need to be refreshed.
しかしながら、強誘電体膜に電界を正負交互に印加し続けると、残留分極値が低下し、ひいては分極反転しなくなることがある（分極劣化）。このため、ＦＲＡＭでは、書き込み／読み出し回数の限界が低いという欠点がある。この回数は、現在製品化されているＦＲＡＭで約１０8回程度、開発中のデバイスでも約１０12回程度であり、ＤＲＡＭの約１０15回と比較して３〜７桁も低いものである。このため、ＦＲＡＭは書き込み／読み出しが少なくてすむ中長期保持用の記憶装置としては使えても、コンピュータとの情報のやり取りを頻繁に行うメインメモリとしては使用できなかった。 However, if an electric field is continuously applied to the ferroelectric film alternately in positive and negative directions, the remanent polarization value decreases, and as a result, the polarization may not be reversed (polarization degradation). For this reason, the FRAM has a disadvantage that the limit of the number of writing / reading is low. This number is about 10 8 times for the FRAM currently being commercialized and about 10 12 times for the device under development, which is 3 to 7 orders of magnitude lower than about 10 15 times for the DRAM. . For this reason, although the FRAM can be used as a storage device for medium and long-term holding that requires less writing / reading, it cannot be used as a main memory for frequently exchanging information with a computer.
また、ＤＲＡＭやＦＲＡＭでは、記憶情報を読み出す際には転送トランジスタＴｒをＯＮ状態にしてキャパシタ電荷の影響によるビット線ＢＬの僅かな電位変化を測定するが、この電位変化は極めて微弱であるため正確に読みとることが困難である。そこで、メモリセルＭＣと同一プロセスにより製造した同一構造のダミーセルＤＣを設け、メモリセルＭＣを読み出す際のビット線ＢＬの電位変化とダミーセルＤＣを読み出す際のビット線ＢＬ′の電位変化とをセンスアンプＳＡにより比較して記憶情報を判断することが行われている。（図２０（ａ））。 In DRAM and FRAM, when reading stored information, the transfer transistor Tr is turned on and a slight potential change of the bit line BL due to the influence of the capacitor charge is measured. However, this potential change is very weak and accurate. It is difficult to read. Therefore, a dummy cell DC having the same structure manufactured by the same process as that of the memory cell MC is provided, and the potential change of the bit line BL when reading the memory cell MC and the potential change of the bit line BL ′ when reading the dummy cell DC are sense amplifiers. The stored information is judged by comparing with SA. (FIG. 20 (a)).
しかしながら、ダミーセルＤＣは通常１２８〜５１２個のメモリセルＭＣが連なる一のビット線ＢＬに一つづつ設けられるが、一のビット線ＢＬに連なる全てのメモリセルＭＣの書き込み／読み出しを行うと、ダミーセルＤＣではその都度書き込み／読み出しが行われることとなり、本来短いＦＲＡＭの装置寿命を更に短くすることとなる。 However, the dummy cells DC are usually provided one by one for one bit line BL connected with 128 to 512 memory cells MC. However, when all the memory cells MC connected to one bit line BL are written / read, the dummy cells In the DC, writing / reading is performed each time, and the device life of the originally short FRAM is further shortened.
一方、ダミーセルＤＣに律速される寿命の低下を軽減すべく、図２０（ｂ）に示すように各メモリセルＭＣにそれぞれダミーセルＤＣを設ける２トランジスタ／２キャパシタ型（２Ｔ／２Ｃ型）のメモリセル構造が提案されている。このようにダミーセルＤＣを設けることにより、ダミーセルＤＣはメモリセルＭＣの呼び出し回数と同等のストレスしか受けないため、記憶装置の寿命がダミーセルＤＣによって律速されることを防止できる。 On the other hand, a two-transistor / 2-capacitor (2T / 2C-type) memory cell in which a dummy cell DC is provided in each memory cell MC as shown in FIG. A structure has been proposed. By providing the dummy cell DC in this manner, the dummy cell DC receives only a stress equivalent to the number of calls of the memory cell MC, and therefore it is possible to prevent the life of the storage device from being limited by the dummy cell DC.
しかしながら、２Ｔ／２Ｃ型のメモリセルでは、素子数がほぼ２倍となるので集積度が約１／２に低下することとなり、集積化の面で極めて不利となる。 However, in the 2T / 2C type memory cell, since the number of elements is almost doubled, the degree of integration is reduced to about 1/2, which is extremely disadvantageous in terms of integration.
このように、従来のＤＲＡＭやＦＲＡＭには一長一短があり、理想的な半導体記憶装置として望まれている特性、すなわち、電源を切っても記憶情報を保持しうる不揮発性を有すること、情報の保持能力や耐久性などの信頼性が高いこと、集積度が高くビット単価が安いこと、等を同時に満足することは困難であり、これら要求を満足する半導体記憶装置が渇望されていた。 As described above, conventional DRAMs and FRAMs have advantages and disadvantages, and characteristics desired as an ideal semiconductor memory device, that is, non-volatility capable of retaining stored information even when the power is turned off, and retaining information It has been difficult to simultaneously satisfy such requirements as high reliability such as capability and durability, high degree of integration and low price per bit, and semiconductor memory devices that satisfy these requirements have been eagerly desired.
また、ＤＲＡＭとＦＲＡＭの上記欠点を補うべく、ＤＲＡＭとＦＲＡＭとを役割分担して使用することも行われている。すなわち、書き換え回数の多いコンピュータのメインメモリとしてはＤＲＡＭを使用し、夜間などコンピュータを使用しない期間にはＦＲＡＭに記憶情報を待避するなどして、必要に応じて最適な記憶装置の側に記憶を委ねることができるシステムを構築することも行われている。しかしながら、この場合ＤＲＡＭとＦＲＡＭとを同時に使用することはできず、ＤＲＡＭとＦＲＡＭのそれぞれを必要なメモリ容量分だけ搭載する必要があり、システムの値段が高くなるという問題があった。 In addition, in order to make up for the above-mentioned drawbacks of DRAM and FRAM, DRAM and FRAM are also used by sharing their roles. In other words, DRAM is used as the main memory of a computer with a large number of rewrites, and the stored information is saved in the FRAM during periods when the computer is not used, such as at night. A system that can be entrusted is also being constructed. However, in this case, the DRAM and the FRAM cannot be used at the same time, and it is necessary to mount each of the DRAM and the FRAM for a necessary memory capacity, resulting in a problem that the price of the system increases.
また、一つのＬＳＩにＤＲＡＭとＦＲＡＭの両方を搭載するエンベデッドＬＳＩを構成することも考えられる。しかしながら、この場合も、上述のシステムを単に一のＬＳＩ中に実現しているだけであり、実質的な集積度は半分に低下することとなる。 It is also conceivable to configure an embedded LSI in which both DRAM and FRAM are mounted on one LSI. However, in this case as well, the above-described system is simply realized in one LSI, and the substantial degree of integration is reduced to half.
本発明の目的は、不揮発性を有し、信頼性が高く、集積度が高い半導体記憶装置及びその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor memory device that is non-volatile, highly reliable, and highly integrated, and a method for manufacturing the same.
上記目的は、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、前記転送トランジスタの他方のソース／ドレインにそれぞれ一方の電極が接続された複数のキャパシタとを有することを特徴とする半導体記憶装置によって達成される。このようにして半導体記憶装置を構成することにより、転送トランジスタを増加することなく記憶情報を保持するキャパシタを増加することができるので、集積度を向上することができる。 The object is to provide a transfer transistor having a gate connected to a word line and one source / drain connected to a bit line, and a plurality of capacitors each having one electrode connected to the other source / drain of the transfer transistor, It is achieved by a semiconductor memory device characterized by having By configuring the semiconductor memory device in this manner, it is possible to increase the number of capacitors that hold stored information without increasing the number of transfer transistors, and thus the degree of integration can be improved.
また、上記の半導体記憶装置において、複数の前記キャパシタは、常誘電体を誘電体膜とする常誘電体キャパシタと、強誘電体を誘電体膜とする強誘電体キャパシタとを含むことが望ましい。このようにして半導体装置を構成することにより、ＤＲＡＭの有する信頼性と、ＦＲＡＭの有する不揮発性を兼ね備えることができる。 In the semiconductor memory device, the plurality of capacitors preferably include a paraelectric capacitor using a paraelectric as a dielectric film and a ferroelectric capacitor using a ferroelectric as a dielectric film. By configuring the semiconductor device in this manner, the reliability of the DRAM and the non-volatility of the FRAM can be combined.
また、上記の半導体記憶装置において、複数の前記キャパシタは、強誘電体を誘電体膜とする複数の強誘電体キャパシタを含むことが望ましい。複数の強誘電体キャパシタを設ければ、一の転送トランジスタに対して異なる記憶情報を保持することができる記憶素子を複数設けることができる。 In the semiconductor memory device, the plurality of capacitors preferably include a plurality of ferroelectric capacitors having a ferroelectric film as a dielectric film. If a plurality of ferroelectric capacitors are provided, a plurality of storage elements that can hold different storage information for one transfer transistor can be provided.
また、上記の半導体記憶装置において、前記ビット線の信号を反転し、前記強誘電体キャパシタの他方の電極に、印加するプレート線制御回路を更に有することが望ましい。ビット線の信号を反転してプレート線に印加するようにすれば、強誘電体キャパシタに容易に記憶情報を書き込むことができる。また、ＤＲＡＭモードからＦＲＡＭモードへの変換を容易に行うことも可能となる。また、プレート線制御回路は極めて簡単な回路により構成できるので、半導体記憶装置の集積度を落とすことなく上記の効果を得ることができる。 The semiconductor memory device preferably further includes a plate line control circuit that inverts the signal of the bit line and applies the signal to the other electrode of the ferroelectric capacitor. If the bit line signal is inverted and applied to the plate line, the stored information can be easily written to the ferroelectric capacitor. Also, conversion from the DRAM mode to the FRAM mode can be easily performed. Further, since the plate line control circuit can be configured by a very simple circuit, the above-described effect can be obtained without degrading the degree of integration of the semiconductor memory device.
また、上記目的は、半導体基板上に形成された転送トランジスタと、前記転送トランジスタの一方のソース／ドレイン拡散層に接続された柱状の蓄積電極と、前記蓄積電極の表面を覆う誘電体膜と、前記誘電体膜を介して前記蓄積電極を覆う複数のプレート電極とを有することを特徴とする半導体記憶装置によっても達成される。このように半導体記憶装置を構成することにより、一の蓄積電極を用いて複数のキャパシタを形成することができる。これにより、転送トランジスタを増加することなく記憶情報を保持するキャパシタを増加することができるので、半導体記憶装置の集積度を向上することができる。 In addition, the object is to provide a transfer transistor formed on a semiconductor substrate, a columnar storage electrode connected to one source / drain diffusion layer of the transfer transistor, a dielectric film covering the surface of the storage electrode, The present invention is also achieved by a semiconductor memory device having a plurality of plate electrodes covering the storage electrode via the dielectric film. By configuring the semiconductor memory device in this manner, a plurality of capacitors can be formed using one storage electrode. As a result, the number of capacitors for storing stored information can be increased without increasing the number of transfer transistors, so that the degree of integration of the semiconductor memory device can be improved.
また、上記の半導体記憶装置において、前記誘電体膜は、前記蓄積電極の側壁に形成された常誘電体膜と、前記蓄積電極の上面に形成された強誘電体膜とを有し、複数の前記プレート電極は、前記常誘電体膜を介して前記蓄積電極の側壁を覆う第１のプレート電極と、前記強誘電膜を介して前記蓄積電極の上面を覆う第２のプレート電極とを有することが望ましい。このようにして半導体記憶装置を構成することにより、蓄積電極を共通とする常誘電体キャパシタと強誘電体キャパシタを構成することができるので、ＤＲＡＭの構造により達成される集積度を犠牲にすることなくＦＲＡＭを構成するための強誘電体キャパシタを設けることができる。 In the semiconductor memory device, the dielectric film includes a paraelectric film formed on a side wall of the storage electrode, and a ferroelectric film formed on an upper surface of the storage electrode, The plate electrode includes a first plate electrode that covers a side wall of the storage electrode through the paraelectric film, and a second plate electrode that covers an upper surface of the storage electrode through the ferroelectric film. Is desirable. By configuring the semiconductor memory device in this manner, a paraelectric capacitor and a ferroelectric capacitor having a common storage electrode can be configured, so that the degree of integration achieved by the structure of the DRAM is sacrificed. A ferroelectric capacitor for constituting the FRAM can be provided.
また、上記の半導体記憶装置において、前記蓄積電極と前記強誘電体膜との間に、前記強誘電体膜と相性のよい導電膜を更に有することが望ましい。 In the above semiconductor memory device, it is preferable that a conductive film having compatibility with the ferroelectric film is further provided between the storage electrode and the ferroelectric film.
また、上記の半導体記憶装置において、複数の絶縁膜と複数の導電膜とが交互に積層されてなり、前記誘電体膜を介して前記蓄積電極の側面を囲う積層膜を有し、複数の前記プレート電極は、複数の前記導電膜により構成されていることが望ましい。このようにして半導体記憶装置を構成することにより、半導体記憶装置の集積度を落とすことなく、蓄積電極の側壁に複数のキャパシタを設けることができる。 In the above semiconductor memory device, a plurality of insulating films and a plurality of conductive films are alternately stacked, and a stacked film surrounding a side surface of the storage electrode with the dielectric film interposed therebetween, The plate electrode is preferably composed of a plurality of the conductive films. By configuring the semiconductor memory device in this manner, a plurality of capacitors can be provided on the sidewall of the storage electrode without reducing the integration degree of the semiconductor memory device.
また、上記の半導体記憶装置において、前記誘電体膜は、前記蓄積電極の側壁の第１の領域に形成された常誘電体膜と、前記蓄積電極の側壁の第２の領域に形成された強誘電体膜とを有し、前記蓄積電極と、前記常誘電体膜と、前記常誘電体膜を介して前記蓄積電極の前記第１の領域を覆う前記プレート電極とにより常誘電体キャパシタが構成され、前記蓄積電極と、前記強誘電体膜と、前記強誘電体膜を介して前記蓄積電極の前記第２の領域を覆う前記プレート電極とにより強誘電体キャパシタが構成されていることが望ましい。このようにして半導体記憶装置を構成することにより、蓄積電極の側壁を利用して常誘電体キャパシタと強誘電体キャパシタとを形成することができる。 In the semiconductor memory device, the dielectric film includes a paraelectric film formed in a first region on the side wall of the storage electrode and a strong film formed in a second region on the side wall of the storage electrode. A paraelectric capacitor comprising the storage electrode, the paraelectric film, and the plate electrode covering the first region of the storage electrode via the paraelectric film. Preferably, a ferroelectric capacitor is constituted by the storage electrode, the ferroelectric film, and the plate electrode that covers the second region of the storage electrode through the ferroelectric film. . By configuring the semiconductor memory device in this manner, a paraelectric capacitor and a ferroelectric capacitor can be formed using the side walls of the storage electrode.
また、上記の半導体記憶装置において、前記第１の領域の前記蓄積電極は、前記常誘電体膜と相性のよい導電性材料により構成され、前記第２の領域の前記蓄積電極は、前記強誘電体膜と相性のよい導電性材料により構成されていることが望ましい。 In the semiconductor memory device, the storage electrode in the first region is made of a conductive material compatible with the paraelectric film, and the storage electrode in the second region is the ferroelectric material. It is desirable to be made of a conductive material that is compatible with the body film.
また、上記の半導体記憶装置において、前記蓄積電極と、前記誘電体膜と、複数の前記プレート電極とにより、複数の強誘電体キャパシタが構成されていることが望ましい。 In the semiconductor memory device described above, it is preferable that a plurality of ferroelectric capacitors are constituted by the storage electrode, the dielectric film, and the plurality of plate electrodes.
また、上記目的は、下地基板上に、第１の導電膜よりなり、前記下地基板に達する開口部が形成された第１のプレート電極を形成する工程と、前記開口部内の前記第１のプレート電極の側壁に第１の誘電体膜を形成する工程と、前記開口部内に第２の導電膜を埋め込み、前記第２の導電膜よりなる蓄積電極を形成する工程と、前記蓄積電極上に第２の誘電体膜を形成する工程と、前記第２の誘電体膜上に、第３の導電膜よりなる第２のプレート電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このようにして半導体記憶装置を製造することにより、柱状の蓄積電極の側壁を利用して形成されたキャパシタと、蓄積電極の上面を利用して形成されたキャパシタとを形成することができる。 Further, the object is to form a first plate electrode made of a first conductive film on the base substrate and having an opening reaching the base substrate, and the first plate in the opening. Forming a first dielectric film on the sidewall of the electrode; embedding a second conductive film in the opening to form a storage electrode made of the second conductive film; and Manufacturing a semiconductor memory device, comprising: forming a second dielectric film; and forming a second plate electrode made of a third conductive film on the second dielectric film. It is also achieved by the method. By manufacturing the semiconductor memory device in this manner, it is possible to form a capacitor formed using the side wall of the columnar storage electrode and a capacitor formed using the upper surface of the storage electrode.
また、上記目的は、下地基板上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、前記積層膜に前記下地基板に達する開口部を形成する工程と、前記開口部内の前記積層膜の側壁に誘電体膜を形成する工程と、前記開口部内に導電膜を埋め込み、前記導電膜よりなる蓄積電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このようにして半導体記憶装置を製造することにより、一の蓄積電極の側壁を利用した複数のキャパシタを形成することができる。 Another object of the present invention is to form a laminated film in which a plurality of insulating films and a plurality of conductive films are alternately laminated on a base substrate, and to form an opening reaching the base substrate in the multilayer film. And a step of forming a dielectric film on a side wall of the laminated film in the opening, and a step of forming a storage electrode made of the conductive film by embedding a conductive film in the opening. This can also be achieved by a method for manufacturing a semiconductor memory device. By manufacturing the semiconductor memory device in this manner, a plurality of capacitors using the side wall of one storage electrode can be formed.
また、上記目的は、下地基板上に、第１の導電膜よりなり、前記下地基板に達する開口部が形成されたプレート電極を形成する工程と、前記開口部内の前記プレート電極の側壁に第１の誘電体膜を形成する工程と、前記開口部内に第２の導電膜を埋め込み、前記第２の導電膜よりなる第１の蓄積電極を形成する工程と、前記第１の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、前記積層膜に、前記第１の蓄積電極に達する第２の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、前記第２の開口部内の前記積層膜の側壁に第２の誘電体膜を形成する工程と、前記第２の開口部内に第３の導電膜を埋め込み、前記第３の導電膜よりなり前記第１の蓄積電極に接続された第２の蓄積電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このようにして半導体記憶装置を製造することにより、第１の蓄積電極の側壁を利用したキャパシタと、第２の蓄積電極の側壁を利用した複数のキャパシタとを形成することができる。導電膜に対する相性が、第１の誘電体膜と第２の誘電体膜とで異なる場合などに、上記の製造方法が有効である。 Further, the object is to form a plate electrode formed of a first conductive film on the base substrate and having an opening reaching the base substrate, and a first electrode on the side wall of the plate electrode in the opening. Forming a dielectric film, filling a second conductive film in the opening to form a first storage electrode made of the second conductive film, the first storage electrode and the plate Forming a stacked film in which a plurality of insulating films and a plurality of conductive films are alternately stacked on the electrode; and forming a second opening reaching the first storage electrode in the stacked film. A step of forming a plurality of plate electrodes made of the plurality of conductive films, a step of forming a second dielectric film on a side wall of the laminated film in the second opening, and a step in the second opening. A third conductive film is embedded and the third conductive film is formed before Also achieved by a method of manufacturing a semiconductor memory device characterized by a step of forming a second storage electrode connected to the first storage electrode. By manufacturing the semiconductor memory device in this manner, it is possible to form a capacitor using the side wall of the first storage electrode and a plurality of capacitors using the side wall of the second storage electrode. The above manufacturing method is effective when compatibility with the conductive film differs between the first dielectric film and the second dielectric film.
また、上記目的は、下地基板上に、第１の導電膜よりなる柱状の蓄積電極を形成する工程と、前記蓄積電極の側壁に第１の誘電体膜を形成する工程と、前記蓄積電極の側壁に、前記第１の誘電体膜を介して前記蓄積電極を覆う第１のプレート電極を形成する工程と、前記蓄積電極の上面に第２の誘電体膜を形成する工程と、前記第２の誘電体膜上に、第３の導電膜よりなる第２のプレート電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。柱状の蓄積電極を第１のプレート電極の前に形成する場合であっても、蓄積電極の側壁を利用して形成されたキャパシタと、蓄積電極の上面を利用して形成されたキャパシタとを形成することができる。 Further, the object is to form a columnar storage electrode made of a first conductive film on a base substrate, a step of forming a first dielectric film on the sidewall of the storage electrode, Forming a first plate electrode on the side wall through the first dielectric film to cover the storage electrode, forming a second dielectric film on the upper surface of the storage electrode, and the second And a step of forming a second plate electrode made of a third conductive film on the dielectric film. This method is also achieved by a method for manufacturing a semiconductor memory device. Even when the columnar storage electrode is formed before the first plate electrode, a capacitor formed using the side wall of the storage electrode and a capacitor formed using the upper surface of the storage electrode are formed. can do.
また、上記目的は、下地基板上に、第１の導電膜よりなる柱状の第１の蓄積電極を形成する工程と、前記第１の蓄積電極の側壁に第１の誘電体膜を形成する工程と、前記第１の蓄積電極の側壁に、前記第１の誘電体膜を介して前記第１の蓄積電極を覆う第１のプレート電極を形成する工程と、前記第１の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、前記積層膜に、前記第１の蓄積電極に達する第２の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、前記第２の開口部内の前記積層膜の側壁に第２の誘電体膜を形成する工程と、前記第２の開口部内に第３の導電膜を埋め込み、前記第３の導電膜よりなり前記第１の蓄積電極に接続された第２の蓄積電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。柱状の第１の蓄積電極を第１のプレート電極の前に形成する場合であっても、第１の蓄積電極の側壁を利用したキャパシタと、第２の蓄積電極の側壁を利用した複数のキャパシタとを形成することができる。 Further, the object is to form a columnar first storage electrode made of a first conductive film on a base substrate, and to form a first dielectric film on the side wall of the first storage electrode. Forming a first plate electrode covering the first storage electrode on the side wall of the first storage electrode via the first dielectric film; and the first storage electrode and the plate Forming a stacked film in which a plurality of insulating films and a plurality of conductive films are alternately stacked on the electrode; and forming a second opening reaching the first storage electrode in the stacked film. A step of forming a plurality of plate electrodes made of the plurality of conductive films, a step of forming a second dielectric film on a side wall of the laminated film in the second opening, and a step in the second opening. A third conductive film is embedded, and is formed of the third conductive film and connected to the first storage electrode. It was also achieved by a method of manufacturing a semiconductor memory device characterized by a step of forming a second storage electrode. Even when the columnar first storage electrode is formed in front of the first plate electrode, a capacitor using the side wall of the first storage electrode and a plurality of capacitors using the side wall of the second storage electrode And can be formed.
また、上記の半導体記憶装置の製造方法において、前記第１の誘電体膜は、常誘電体膜であり、前記第２の誘電体膜は、強誘電体膜であることが望ましい。 In the method for manufacturing a semiconductor memory device, it is preferable that the first dielectric film is a paraelectric film and the second dielectric film is a ferroelectric film.
また、上記目的は、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、前記転送トランジスタの他方のソース／ドレインに一方の電極が接続された常誘電体キャパシタと、前記転送トランジスタの前記他方のソース／ドレインに一方の電極が接続された強誘電体キャパシタとを有する半導体記憶装置における記憶情報の読み出し書き込み方法であって、前記強誘電体キャパシタの他方の電極をフローティングし、又は前記ビット線とほぼ等しい電位に設定した状態で、前記常誘電体キャパシタの読み出し、書き込みを行うことを特徴とする記憶情報の読み出し書き込み方法によっても達成される。強誘電体キャパシタの他方の電極をフローティング又はビット線とほぼ同電位にしておけば、強誘電体キャパシタに蓄えられた記憶情報に影響を与えることなく、通常のＤＲＡＭにおける記憶情報の読み出し、書き込み方法により、常誘電体キャパシタに記憶した情報を扱うことができる。 Another object of the present invention is to provide a transfer transistor having a gate connected to a word line and one source / drain connected to a bit line, and a paraelectric material having one electrode connected to the other source / drain of the transfer transistor. A method of reading and writing stored information in a semiconductor memory device, comprising: a capacitor; and a ferroelectric capacitor having one electrode connected to the other source / drain of the transfer transistor, wherein the other of the ferroelectric capacitors This can also be achieved by a method for reading and writing stored information, wherein the paraelectric capacitor is read and written in a state where the electrode is floated or set to a potential substantially equal to that of the bit line. A method for reading and writing stored information in a normal DRAM without affecting the stored information stored in the ferroelectric capacitor if the other electrode of the ferroelectric capacitor is set to a floating or almost the same potential as the bit line. Thus, the information stored in the paraelectric capacitor can be handled.
また、上記目的は、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、前記転送トランジスタの他方のソース／ドレインに一方の電極が接続された常誘電体キャパシタと、前記転送トランジスタの前記他方のソース／ドレインに一方の電極が接続された強誘電体キャパシタとを有する半導体記憶装置における記憶情報の読み出し書き込み方法であって、前記常誘電体キャパシタの他方の電極を接地し、フローティングし、又は前記ビット線とほぼ等しい電位に設定した状態で、前記強誘電体キャパシタの読み出し、書き込みを行うことを特徴とする記憶情報の読み出し書き込み方法によっても達成される。常誘電体キャパシタの他方の電極を接地し、フローティングし、又はビット線とほぼ同電位にしておけば、通常のＦＲＡＭにおける記憶情報の読み出し、書き込み方法により、強誘電体キャパシタに記憶した情報を扱うことができる。 Another object of the present invention is to provide a transfer transistor having a gate connected to a word line and one source / drain connected to a bit line, and a paraelectric material having one electrode connected to the other source / drain of the transfer transistor. A method of reading and writing stored information in a semiconductor memory device having a capacitor and a ferroelectric capacitor having one electrode connected to the other source / drain of the transfer transistor, wherein the other of the paraelectric capacitors This can also be achieved by a method for reading and writing stored information, wherein the ferroelectric capacitor is read and written in a state in which the electrode is grounded, floated, or set to a potential substantially equal to that of the bit line. If the other electrode of the paraelectric capacitor is grounded, floated, or substantially at the same potential as the bit line, information stored in the ferroelectric capacitor can be handled by a method of reading and writing stored information in a normal FRAM. be able to.
また、上記目的は、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、前記転送トランジスタの他方のソース／ドレインに一方の電極が接続された常誘電体キャパシタと、前記転送トランジスタの前記他方のソース／ドレインに一方の電極が接続された強誘電体キャパシタとを有する半導体記憶装置における記憶情報の読み出し書き込み方法であって、前記常誘電体キャパシタに蓄えられた電荷を前記ビット線に読み出し、前記電荷により変化した前記ビット線の電位により前記常誘電体キャパシタに記憶されていた記憶情報を判定し、判定された前記記憶情報に応じたレベルの信号を前記ビット線に印加し、前記ビット線に印加される前記信号の反転信号を前記強誘電体キャパシタの他方の電極に印加することにより、前記記憶情報を前記強誘電体キャパシタに書き込むことを特徴とする記憶情報の読みだし書き込み方法によっても達成される。こうすることにより、常誘電体キャパシタに蓄えられた最新の記憶情報を強誘電体キャパシタに移行することができる。 Another object of the present invention is to provide a transfer transistor having a gate connected to a word line and one source / drain connected to a bit line, and a paraelectric material having one electrode connected to the other source / drain of the transfer transistor. A method for reading and writing stored information in a semiconductor memory device having a capacitor and a ferroelectric capacitor having one electrode connected to the other source / drain of the transfer transistor, the storage information being stored in the paraelectric capacitor The stored charge is read to the bit line, the stored information stored in the paraelectric capacitor is determined based on the potential of the bit line changed by the charge, and a signal having a level corresponding to the determined stored information is determined. An inverted signal of the signal applied to the bit line and applied to the bit line; By applying the electrode, also achieved by reading out the writing process of storing information and writes the stored information in the ferroelectric capacitor. By doing so, the latest stored information stored in the paraelectric capacitor can be transferred to the ferroelectric capacitor.
また、上記目的は、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、前記転送トランジスタの他方のソース／ドレインに一方の電極が接続された常誘電体キャパシタと、前記転送トランジスタの前記他方のソース／ドレインに一方の電極が接続された強誘電体キャパシタとを有する半導体記憶装置における記憶情報の読み出し書き込み方法であって、前記強誘電体キャパシタに蓄えられた電荷を前記ビット線に読み出し、前記電荷により変化した前記ビット線の電位により前記強誘電体キャパシタに記憶されていた記憶情報を判定し、判定された前記記憶情報に応じたレベルの信号を前記ビット線に印加することにより、前記ビット線に印加される前記信号のレベルに応じた電荷を前記常誘電体キャパシタに書き込むことを特徴とする記憶情報の読みだし書き込み方法によっても達成される。こうすることにより、強誘電体キャパシタに蓄えられた最新の記憶情報を常誘電体キャパシタに移行することができる。 Another object of the present invention is to provide a transfer transistor having a gate connected to a word line and one source / drain connected to a bit line, and a paraelectric material having one electrode connected to the other source / drain of the transfer transistor. A method of reading and writing stored information in a semiconductor memory device having a capacitor and a ferroelectric capacitor having one electrode connected to the other source / drain of the transfer transistor, the storage information being stored in the ferroelectric capacitor The stored charge is read to the bit line, the stored information stored in the ferroelectric capacitor is determined by the potential of the bit line changed by the charge, and a signal having a level corresponding to the determined stored information is determined. By applying the charge to the bit line, the electric charge corresponding to the level of the signal applied to the bit line is supplied to the normal line. Also achieved by reading out the writing process of storing information and writes the collector capacitor. By doing so, the latest stored information stored in the ferroelectric capacitor can be transferred to the paraelectric capacitor.
以上の通り、本発明によれば、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、転送トランジスタの他方のソース／ドレインにそれぞれ一方の電極が接続された複数のキャパシタとにより半導体記憶装置を構成するので、転送トランジスタを増加することなく記憶情報を保持するキャパシタを増加することができる。これにより、半導体記憶装置の集積度を向上することができる。 As described above, according to the present invention, a transfer transistor in which the gate is connected to the word line and one source / drain is connected to the bit line, and one electrode is connected to the other source / drain of the transfer transistor. Since the semiconductor memory device is constituted by a plurality of capacitors, it is possible to increase the number of capacitors that hold stored information without increasing the number of transfer transistors. Thereby, the degree of integration of the semiconductor memory device can be improved.
また、上記の半導体記憶装置において、常誘電体を誘電体膜とする常誘電体キャパシタと、強誘電体を誘電体膜とする強誘電体キャパシタとを設ければ、ＤＲＡＭの有する信頼性と、ＦＲＡＭの有する不揮発性を兼ね備えることができる。 Further, in the above semiconductor memory device, if a paraelectric capacitor having a dielectric film as a dielectric film and a ferroelectric capacitor having a ferroelectric film as a dielectric film are provided, the reliability of the DRAM, The non-volatility of the FRAM can be provided.
また、上記の半導体記憶装置において、強誘電体を誘電体膜とする複数の強誘電体キャパシタを設ければ、一の転送トランジスタに対して異なる記憶情報を保持することができる記憶素子を複数設けることができる。 Further, in the above semiconductor memory device, if a plurality of ferroelectric capacitors having a ferroelectric as a dielectric film are provided, a plurality of storage elements capable of holding different storage information are provided for one transfer transistor. be able to.
また、半導体基板上に形成された転送トランジスタと、転送トランジスタの一方のソース／ドレイン拡散層に接続された柱状の蓄積電極と、蓄積電極の表面を覆う誘電体膜と、誘電体膜を介して蓄積電極を覆う複数のプレート電極とにより半導体記憶装置を構成すれば、一の蓄積電極を用いて複数のキャパシタを形成することができる。これにより、転送トランジスタを増加することなく記憶情報を保持するキャパシタを増加することができるので、集積度を向上することができる。 Also, a transfer transistor formed on the semiconductor substrate, a columnar storage electrode connected to one source / drain diffusion layer of the transfer transistor, a dielectric film covering the surface of the storage electrode, and a dielectric film If a semiconductor memory device is composed of a plurality of plate electrodes covering the storage electrode, a plurality of capacitors can be formed using one storage electrode. As a result, the number of capacitors for storing stored information can be increased without increasing the number of transfer transistors, so that the degree of integration can be improved.
また、上記の半導体記憶装置において、誘電体膜は、蓄積電極の側壁に形成された常誘電体膜と、蓄積電極の上面に形成された強誘電体膜とを有し、複数のプレート電極は、常誘電体膜を介して蓄積電極の側壁を覆う第１のプレート電極と、強誘電膜を介して蓄積電極の上面を覆う第２のプレート電極とにより半導体記憶装置を構成すれば、蓄積電極を共通とする常誘電体キャパシタと強誘電体キャパシタを構成することができる。これにより、ＤＲＡＭの構造により達成される集積度を犠牲にすることなくＦＲＡＭを構成するための強誘電体キャパシタを設けることができる。 In the above semiconductor memory device, the dielectric film includes a paraelectric film formed on the side wall of the storage electrode and a ferroelectric film formed on the upper surface of the storage electrode, and the plurality of plate electrodes are If the semiconductor memory device is constituted by the first plate electrode that covers the sidewall of the storage electrode via the paraelectric film and the second plate electrode that covers the upper surface of the storage electrode via the ferroelectric film, the storage electrode A paraelectric capacitor and a ferroelectric capacitor can be configured in common. As a result, a ferroelectric capacitor for configuring the FRAM can be provided without sacrificing the degree of integration achieved by the DRAM structure.
また、上記の半導体記憶装置において、複数の絶縁膜と複数の導電膜とが交互に積層されてなり、誘電体膜を介して蓄積電極の側面を囲う積層膜を設け、複数のプレート電極を、複数の導電膜により構成すれば、半導体記憶装置の集積度を落とすことなく、蓄積電極の側壁に複数のキャパシタを設けることができる。 Further, in the above semiconductor memory device, a plurality of insulating films and a plurality of conductive films are alternately stacked, a stacked film surrounding the side surface of the storage electrode is provided via a dielectric film, and a plurality of plate electrodes are provided. When the plurality of conductive films are used, a plurality of capacitors can be provided on the side wall of the storage electrode without reducing the degree of integration of the semiconductor memory device.
また、上記の半導体記憶装置において、誘電体膜を、蓄積電極の側壁の第１の領域に形成された常誘電体膜と、蓄積電極の側壁の第２の領域に形成された強誘電体膜とにより構成し、常誘電体膜と、常誘電体膜を介して蓄積電極の第１の領域を覆うプレート電極とにより常誘電体キャパシタを構成し、蓄積電極と、強誘電体膜と、強誘電体膜を介して蓄積電極の第２の領域を覆うプレート電極とにより強誘電体キャパシタを構成すれば、蓄積電極の側壁を利用して常誘電体キャパシタと強誘電体キャパシタとを形成することができる。 In the above semiconductor memory device, the dielectric film includes a paraelectric film formed in the first region on the side wall of the storage electrode and a ferroelectric film formed in the second region on the side wall of the storage electrode. And a paraelectric capacitor comprising a paraelectric film and a plate electrode covering the first region of the storage electrode through the paraelectric film, and the storage electrode, the ferroelectric film, If a ferroelectric capacitor is constituted by the plate electrode covering the second region of the storage electrode via the dielectric film, the paraelectric capacitor and the ferroelectric capacitor are formed using the side wall of the storage electrode. Can do.
また、下地基板上に、第１の導電膜よりなり、下地基板に達する開口部が形成された第１のプレート電極を形成する工程と、開口部内の第１のプレート電極の側壁に第１の誘電体膜を形成する工程と、開口部内に第２の導電膜を埋め込み、第２の導電膜よりなる蓄積電極を形成する工程と、蓄積電極上に第２の誘電体膜を形成する工程と、第２の誘電体膜上に、第３の導電膜よりなる第２のプレート電極を形成する工程とにより半導体記憶装置を製造すれば、柱状の蓄積電極の側壁を利用して形成されたキャパシタと、蓄積電極の上面を利用して形成されたキャパシタとを形成することができる。 A step of forming a first plate electrode made of a first conductive film on the base substrate and having an opening reaching the base substrate; and a first plate electrode on the side wall of the first plate electrode in the opening. Forming a dielectric film; burying a second conductive film in the opening to form a storage electrode made of the second conductive film; and forming a second dielectric film on the storage electrode; If a semiconductor memory device is manufactured by the step of forming the second plate electrode made of the third conductive film on the second dielectric film, the capacitor formed using the side wall of the columnar storage electrode And a capacitor formed using the upper surface of the storage electrode.
また、下地基板上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、積層膜に下地基板に達する開口部を形成する工程と、開口部内の積層膜の側壁に誘電体膜を形成する工程と、開口部内に導電膜を埋め込み、導電膜よりなる蓄積電極を形成する工程とにより半導体記憶装置を製造すれば、一の蓄積電極の側壁を利用した複数のキャパシタを形成することができる。 A step of forming a laminated film in which a plurality of insulating films and a plurality of conductive films are alternately laminated on the base substrate; a step of forming an opening reaching the base substrate in the laminated film; If a semiconductor memory device is manufactured by a step of forming a dielectric film on the side wall of the laminated film and a step of forming a storage electrode made of a conductive film by embedding a conductive film in the opening, the side wall of one storage electrode is used. A plurality of capacitors can be formed.
また、下地基板上に、第１の導電膜よりなり、下地基板に達する開口部が形成されたプレート電極を形成する工程と、開口部内のプレート電極の側壁に第１の誘電体膜を形成する工程と、開口部内に第２の導電膜を埋め込み、第２の導電膜よりなる第１の蓄積電極を形成する工程と、第１の蓄積電極及びプレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、積層膜に、第１の蓄積電極に達する第２の開口部を形成し、複数の導電膜よりなる複数のプレート電極を形成する工程と、第２の開口部内の積層膜の側壁に第２の誘電体膜を形成する工程と、第２の開口部内に第３の導電膜を埋め込み、第３の導電膜よりなり第１の蓄積電極に接続された第２の蓄積電極を形成する工程とにより半導体記憶装置を製造すれば、第１の蓄積電極の側壁を利用したキャパシタと、第２の蓄積電極の側壁を利用した複数のキャパシタとを形成することができる。 Further, a step of forming a plate electrode made of a first conductive film and having an opening reaching the base substrate is formed on the base substrate, and a first dielectric film is formed on the side wall of the plate electrode in the opening. A step of forming a first storage electrode made of the second conductive film by embedding a second conductive film in the opening; a plurality of insulating films and a plurality of layers on the first storage electrode and the plate electrode; Forming a laminated film in which conductive films are alternately laminated; forming a second opening reaching the first storage electrode in the laminated film; and forming a plurality of plate electrodes made of a plurality of conductive films A step of forming a second dielectric film on the side wall of the laminated film in the second opening, a third conductive film embedded in the second opening, and a first conductive film made of the third conductive film. Forming a second storage electrode connected to the other storage electrode. If manufacturing equipment, it is possible to form the capacitors using the side wall of the first storage electrode, and a plurality of capacitors using the side wall of the second storage electrode.
また、下地基板上に、第１の導電膜よりなる柱状の蓄積電極を形成する工程と、蓄積電極の側壁に第１の誘電体膜を形成する工程と、蓄積電極の側壁に、第１の誘電体膜を介して蓄積電極を覆う第１のプレート電極を形成する工程と、蓄積電極の上面に第２の誘電体膜を形成する工程と、第２の誘電体膜上に、第３の導電膜よりなる第２のプレート電極を形成する工程とにより半導体記憶装置を製造すれば、柱状の蓄積電極を第１のプレート電極の前に形成する場合であっても、蓄積電極の側壁を利用して形成されたキャパシタと、蓄積電極の上面を利用して形成されたキャパシタとを形成することができる。 Also, a step of forming a columnar storage electrode made of the first conductive film on the base substrate, a step of forming a first dielectric film on the sidewall of the storage electrode, and a first dielectric film on the sidewall of the storage electrode Forming a first plate electrode covering the storage electrode via the dielectric film, forming a second dielectric film on the upper surface of the storage electrode, and forming a third dielectric film on the second dielectric film; If the semiconductor memory device is manufactured by the step of forming the second plate electrode made of a conductive film, the side wall of the storage electrode is used even when the columnar storage electrode is formed before the first plate electrode. Thus, a capacitor formed using the upper surface of the storage electrode can be formed.
また、下地基板上に、第１の導電膜よりなる柱状の第１の蓄積電極を形成する工程と、第１の蓄積電極の側壁に第１の誘電体膜を形成する工程と、第１の蓄積電極の側壁に、第１の誘電体膜を介して第１の蓄積電極を覆う第１のプレート電極を形成する工程と、第１の蓄積電極及びプレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、積層膜に、第１の蓄積電極に達する第２の開口部を形成し、複数の導電膜よりなる複数のプレート電極を形成する工程と、第２の開口部内の積層膜の側壁に第２の誘電体膜を形成する工程と、第２の開口部内に第３の導電膜を埋め込み、第３の導電膜よりなり第１の蓄積電極に接続された第２の蓄積電極を形成する工程とにより半導体記憶装置を製造すれば、柱状の第１の蓄積電極を第１のプレート電極の前に形成する場合であっても、第１の蓄積電極の側壁を利用したキャパシタと、第２の蓄積電極の側壁を利用した複数のキャパシタとを形成することができる。 A step of forming a columnar first storage electrode made of a first conductive film on a base substrate; a step of forming a first dielectric film on a side wall of the first storage electrode; Forming a first plate electrode on the side wall of the storage electrode through the first dielectric film to cover the first storage electrode; and a plurality of insulating films and a plurality of layers on the first storage electrode and the plate electrode Forming a laminated film formed by alternately laminating a plurality of conductive films, forming a second opening reaching the first storage electrode in the laminated film, and forming a plurality of plate electrodes made of a plurality of conductive films A step of forming, a step of forming a second dielectric film on the side wall of the laminated film in the second opening, and a third conductive film embedded in the second opening to form a third conductive film. If a semiconductor memory device is manufactured by forming a second storage electrode connected to one storage electrode, Even when the first storage electrode is formed in front of the first plate electrode, a capacitor using the side wall of the first storage electrode and a plurality of capacitors using the side wall of the second storage electrode And can be formed.
また、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、転送トランジスタの他方のソース／ドレインに一方の電極が接続された常誘電体キャパシタと、転送トランジスタの他方のソース／ドレインに一方の電極が接続された強誘電体キャパシタとを有する半導体記憶装置における記憶情報の読み出し書き込み方法において、強誘電体キャパシタの他方の電極をフローティングし、又はビット線とほぼ等しい電位に設定した状態で、常誘電体キャパシタの読み出し、書き込みを行えば、強誘電体メモリに蓄えられた記憶情報に影響を与えることなく、通常のＤＲＡＭにおける記憶情報の読み出し、書き込み方法により、常誘電体キャパシタに記憶した情報を扱うことができる。 A transfer transistor having a gate connected to a word line and one source / drain connected to a bit line; a paraelectric capacitor having one electrode connected to the other source / drain of the transfer transistor; In a method for reading and writing stored information in a semiconductor memory device having a ferroelectric capacitor having one electrode connected to the other source / drain, the other electrode of the ferroelectric capacitor is floated or is substantially the same as the bit line. If the reading and writing of the paraelectric capacitor is performed with the same potential set, the storage information in the normal DRAM can be read and written without affecting the storage information stored in the ferroelectric memory. The information stored in the paraelectric capacitor can be handled.
また、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、転送トランジスタの他方のソース／ドレインに一方の電極が接続された常誘電体キャパシタと、転送トランジスタの他方のソース／ドレインに一方の電極が接続された強誘電体キャパシタとを有する半導体記憶装置における記憶情報の読み出し書き込み方法において、常誘電体キャパシタの他方の電極を接地し、フローティングし、又はビット線とほぼ等しい電位に設定した状態で、強誘電体キャパシタの読み出し、書き込みを行えば、通常のＦＲＡＭにおける記憶情報の読み出し、書き込み方法により、強誘電体キャパシタに記憶した情報を扱うことができる。 A transfer transistor having a gate connected to a word line and one source / drain connected to a bit line; a paraelectric capacitor having one electrode connected to the other source / drain of the transfer transistor; In a method of reading and writing stored information in a semiconductor memory device having a ferroelectric capacitor having one electrode connected to the other source / drain, the other electrode of the paraelectric capacitor is grounded, floated, or bit If the ferroelectric capacitor is read and written with the potential substantially equal to the line, the information stored in the ferroelectric capacitor can be handled by the method of reading and writing stored information in a normal FRAM.
また、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、転送トランジスタの他方のソース／ドレインに一方の電極が接続された常誘電体キャパシタと、転送トランジスタの他方のソース／ドレインに一方の電極が接続された強誘電体キャパシタとを有する半導体記憶装置における記憶情報の読み出し書き込み方法であって、常誘電体キャパシタに蓄えられた電荷をビット線に読み出し、電荷により変化したビット線の電位により常誘電体キャパシタに記憶されていた記憶情報を判定し、判定された記憶情報に応じたレベルの信号をビット線に印加し、ビット線に印加される信号の反転信号を強誘電体キャパシタの他方の電極に印加することにより、記憶情報を強誘電体キャパシタに書き込めば、常誘電体キャパシタに蓄えられた最新の記憶情報を強誘電体キャパシタに移行することができる。 A transfer transistor having a gate connected to a word line and one source / drain connected to a bit line; a paraelectric capacitor having one electrode connected to the other source / drain of the transfer transistor; A method for reading and writing stored information in a semiconductor memory device having a ferroelectric capacitor having one electrode connected to the other source / drain of the semiconductor device, wherein the charge stored in the paraelectric capacitor is read to a bit line, The stored information stored in the paraelectric capacitor is determined by the potential of the bit line changed by the electric charge, a signal of a level corresponding to the determined stored information is applied to the bit line, and the signal applied to the bit line is By applying an inverted signal to the other electrode of the ferroelectric capacitor, the stored information is written to the ferroelectric capacitor. If, it is possible to migrate the latest stored information stored in the paraelectric capacitor to the ferroelectric capacitor.
また、ゲートがワード線に接続され、一方のソース／ドレインがビット線に接続された転送トランジスタと、転送トランジスタの他方のソース／ドレインに一方の電極が接続された常誘電体キャパシタと、転送トランジスタの他方のソース／ドレインに一方の電極が接続された強誘電体キャパシタとを有する半導体記憶装置における記憶情報の読み出し書き込み方法であって、強誘電体キャパシタに蓄えられた電荷をビット線に読み出し、電荷により変化したビット線の電位により強誘電体キャパシタに記憶されていた記憶情報を判定し、判定された記憶情報に応じたレベルの信号をビット線に印加することにより、ビット線に印加される信号のレベルに応じた電荷を常誘電体キャパシタに書き込めば、強誘電体キャパシタに蓄えられた最新の記憶情報を常誘電体キャパシタに移行することができる。 A transfer transistor having a gate connected to a word line and one source / drain connected to a bit line; a paraelectric capacitor having one electrode connected to the other source / drain of the transfer transistor; A method for reading and writing stored information in a semiconductor memory device having a ferroelectric capacitor having one electrode connected to the other source / drain of the semiconductor device, wherein the charge stored in the ferroelectric capacitor is read to a bit line, The stored information stored in the ferroelectric capacitor is determined based on the potential of the bit line changed by the charge, and a signal having a level corresponding to the determined stored information is applied to the bit line. If the electric charge according to the signal level is written in the paraelectric capacitor, the latest stored in the ferroelectric capacitor The stored information can be shifted to the paraelectric capacitor.
［第１実施形態］
本発明の第１実施形態による半導体記憶装置及びその製造方法について図１乃至図７を用いて説明する。
[First Embodiment]
The semiconductor memory device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS.
図１は本実施形態による半導体記憶装置の構造を示す回路図、図２はキャパシタＣ１とキャパシタＣ２との間で記憶情報を転送する際に使用する回路図、図３は本実施形態による半導体記憶装置の構造を示す概略断面図、図４乃至図７は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。 FIG. 1 is a circuit diagram showing the structure of the semiconductor memory device according to the present embodiment, FIG. 2 is a circuit diagram used for transferring stored information between the capacitor C1 and the capacitor C2, and FIG. 3 is a semiconductor memory according to the present embodiment. FIG. 4 to FIG. 7 are process cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to the present embodiment.
〔１〕 メモリセルの回路構成
本実施形態による半導体記憶装置は、図１に示すように、ゲートＧがワード線ＷＬに接続され、一方のソース／ドレインＳ／Ｄがビット線ＢＬに接続されたＭＯＳトランジスタＴｒ（転送トランジスタＴｒ）と、転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄに一方の電極が接続された常誘電体膜を誘電体とするキャパシタＣ１と、転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄに一方の電極が接続された強誘電体膜を誘電体とするキャパシタＣ２とにより構成される。キャパシタＣ１の他方の電極は接地され、キャパシタＣ２の他方の電極にはプレート線ＰＬが接続されている。プレート線ＰＬには正負両方の電位を印加することができ、また、フローティングにすることもできるようになっている。
[1] Circuit Configuration of Memory Cell As shown in FIG. 1, in the semiconductor memory device according to the present embodiment, the gate G is connected to the word line WL, and one source / drain S / D is connected to the bit line BL. A MOS transistor Tr (transfer transistor Tr), a capacitor C1 having a dielectric as a paraelectric film having one electrode connected to the other source / drain S / D of the transfer transistor Tr, and the other source of the transfer transistor Tr / Capacitor C2 using a ferroelectric film having one electrode connected to drain S / D as a dielectric. The other electrode of the capacitor C1 is grounded, and the plate line PL is connected to the other electrode of the capacitor C2. Both positive and negative potentials can be applied to the plate line PL, and the plate line PL can be made floating.
このように、本実施形態による半導体記憶装置は、１つの転送トランジスタＴｒと、２つのキャパシタＣ１、Ｃ２により１つのメモリセルが構成され、キャパシタＣ１がＤＲＡＭにおけるキャパシタと同様の構造を有し、キャパシタＣ２がＦＲＡＭにおけるキャパシタと同様の構造を有することに特徴がある。 As described above, in the semiconductor memory device according to the present embodiment, one memory cell is configured by one transfer transistor Tr and two capacitors C1 and C2, and the capacitor C1 has the same structure as a capacitor in a DRAM. It is characterized in that C2 has the same structure as a capacitor in FRAM.
このように半導体記憶装置を構成することにより、転送トランジスタＴｒを共用できるので、ＤＲＡＭとＦＲＡＭとを混載する従来の半導体記憶装置と比較して集積度を向上することができる。特に、後述の半導体記憶装置の構造によれば、従来のＤＲＡＭの集積度を犠牲にすることなく、ＦＲＡＭのキャパシタＣ２を設けることができる。 By configuring the semiconductor memory device in this way, the transfer transistor Tr can be shared, so that the degree of integration can be improved compared to a conventional semiconductor memory device in which a DRAM and an FRAM are mixedly mounted. In particular, according to the structure of the semiconductor memory device described later, the FRAM capacitor C2 can be provided without sacrificing the integration degree of the conventional DRAM.
また、このように半導体記憶装置を構成することにより、ＤＲＡＭの高信頼性とＦＲＡＭの不揮発性の両方の特性を得ることができる。 Further, by configuring the semiconductor memory device in this way, it is possible to obtain both high reliability of DRAM and non-volatile characteristics of FRAM.
なお、本願明細書にいう常誘電体とは、ヒステリシス特性を持たない誘電体を意味し、一般にＤＲＡＭに用いられる高誘電率膜をも含む表現である。一方、強誘電体とは、ヒステリシス特性をする誘電体を意味するものとする。但し、強誘電体であっても残留分極点（図１９におけるａ点、ｃ点）以下の電圧で使用する場合にはヒステリシス特性をもたないので、このような使用方法をする場合には、キャパシタＣ１の誘電体膜として強誘電体膜を用いることもできる。 The paraelectric material referred to in the present specification means a dielectric material having no hysteresis characteristic, and is an expression including a high dielectric constant film generally used in a DRAM. On the other hand, a ferroelectric means a dielectric having hysteresis characteristics. However, even if it is a ferroelectric, it does not have hysteresis characteristics when used at a voltage below the remanent polarization point (points a and c in FIG. 19). A ferroelectric film can also be used as the dielectric film of the capacitor C1.
〔２〕 動作原理
（ａ） ＤＲＡＭモードにおける書き込み／読み出し方法
図１に示すように、本実施形態による半導体記憶装置は、１つの転送トランジスタＴｒに、ＤＲＡＭのキャパシタＣ１と、ＦＲＡＭのキャパシタＣ２とが接続されており、ＤＲＡＭのキャパシタＣ１のみを用いてＤＲＡＭと同様に使用することができる（以下、このような使用方法をＤＲＡＭモードと呼ぶ）。
[2] Operating Principle (a) Write / Read Method in DRAM Mode As shown in FIG. 1, the semiconductor memory device according to the present embodiment includes a DRAM capacitor C1 and an FRAM capacitor C2 in one transfer transistor Tr. It is connected and can be used in the same way as a DRAM using only the DRAM capacitor C1 (hereinafter, such a method of use is referred to as a DRAM mode).
本実施形態による半導体記憶装置をＤＲＡＭモードで使用するためには、ＦＲＡＭのキャパシタＣ２に接続されるプレート線ＰＬをフローティングの状態とすればよい。このようにすれば、たとえ転送トランジスタＴｒがＯＮ状態にされてビット線ＢＬの電位がキャパシタＣ２に印加されたとしても、プレート線ＰＬに接続された他方の電極がフローティングされているので強誘電体膜には電位は印加されない。この結果、図１の回路において、キャパシタＣ２は電気的に接続されていないと見ることができ、１トランジスタ、１キャパシタよりなる通常のＤＲＡＭとして使用することができる。なお、キャパシタＣ２には電圧が印加されないので、強誘電体膜の疲労劣化が生じることもない。 In order to use the semiconductor memory device according to the present embodiment in the DRAM mode, the plate line PL connected to the capacitor C2 of the FRAM may be set in a floating state. In this way, even if the transfer transistor Tr is turned on and the potential of the bit line BL is applied to the capacitor C2, the other electrode connected to the plate line PL is floating, so that the ferroelectric body No potential is applied to the membrane. As a result, in the circuit of FIG. 1, it can be seen that the capacitor C2 is not electrically connected, and can be used as a normal DRAM composed of one transistor and one capacitor. In addition, since no voltage is applied to the capacitor C2, fatigue deterioration of the ferroelectric film does not occur.
また、プレート線ＰＬをフローティングにする代わりに、プレート線をビット線ＢＬと短絡させる、或いは、プレート線ＰＬとビット線ＢＬとが同電位となるようにプレート線ＰＬの電位を設定することも有効である。このようにすれば、キャパシタＣ２の両電極が常にほぼ同電位となるので、キャパシタＣ２への充放電が行われず、キャパシタＣ２の影響を無視することができる。 It is also effective to short-circuit the plate line with the bit line BL or set the potential of the plate line PL so that the plate line PL and the bit line BL have the same potential instead of floating the plate line PL. It is. In this way, since both electrodes of the capacitor C2 are always at substantially the same potential, the capacitor C2 is not charged / discharged, and the influence of the capacitor C2 can be ignored.
以下、ＤＲＡＭモードにおける情報書き込み／読み出し方法の一例について説明する。 Hereinafter, an example of an information writing / reading method in the DRAM mode will be described.
キャパシタＣ１に記憶情報を書き込む場合には、ビット線ＢＬに書き込むべき情報に対応した電圧（Ｈｉｇｈ又はＬｏｗ）を印加した後、ワード線ＷＬに所定の電圧を印加して転送トランジスタＴｒをＯＮにし、キャパシタＣ１に電荷を充電する。キャパシタＣ１に電荷を充電した後にワード線ＷＬの電圧を下げて転送トランジスタＴｒをＯＦＦ状態にすると、キャパシタＣ１の電荷は逃げ道をふさがれ、この電荷はしばらくの間保持されることとなる。これにより記憶情報が書き込まれることとなる。 When writing storage information to the capacitor C1, after applying a voltage (High or Low) corresponding to information to be written to the bit line BL, a predetermined voltage is applied to the word line WL to turn on the transfer transistor Tr, The capacitor C1 is charged with electric charge. When the charge of the capacitor C1 is charged and then the voltage of the word line WL is lowered to turn off the transfer transistor Tr, the charge of the capacitor C1 is blocked by the escape path, and this charge is held for a while. As a result, the stored information is written.
一方、記憶情報の読み出しは、ビット線ＢＬをフローティングにした状態でワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態とし、ビット線ＢＬにキャパシタの電荷を出力することにより行う。ビット線ＢＬにキャパシタＣ１に蓄えられていた電荷が出力されると、ビット線ＢＬの電位はこの電荷に応じて僅かに変化する。このように変化したビット線ＢＬの電位と、ダミーセル（図示せず）に接続されたビット線（図示せず）の電位とをセンスアンプにより比較し、これら電位の高低の関係からキャパシタＣ１に蓄えられていた情報が”１”であるか”０”であるかを読み出すことができる。センスアンプは、この僅かな電位差を感知して増幅し、Ｈｉｇｈ又はＬｏｗに対応する規定の電圧値に戻す機能を有している。 On the other hand, the storage information is read by applying a voltage to the word line WL with the bit line BL in a floating state to turn on the transfer transistor Tr and outputting the charge of the capacitor to the bit line BL. When the charge stored in the capacitor C1 is output to the bit line BL, the potential of the bit line BL slightly changes according to this charge. The potential of the bit line BL thus changed and the potential of the bit line (not shown) connected to the dummy cell (not shown) are compared by a sense amplifier and stored in the capacitor C1 due to the relationship between the potential levels. It is possible to read out whether the stored information is “1” or “0”. The sense amplifier senses and amplifies this slight potential difference and has a function of returning to a specified voltage value corresponding to High or Low.
なお、上記の動作説明では、プレート線ＰＬの電位をフローティングにする場合について説明したが、プレート線ＰＬの電位を強誘電体の分極反転が行われない程度の低い電圧としてもよい。 In the above description of the operation, the case where the potential of the plate line PL is made floating has been described. However, the potential of the plate line PL may be set to a low voltage that does not cause polarization inversion of the ferroelectric.
（ｂ） ＤＲＡＭモードにおけるリフレッシュ動作
ＤＲＡＭにおいては、キャパシタに蓄えられた電荷は漏電により約１００ｍｓ程度という極めて短い時間で失われるため、記憶情報を保持し続けるためには電荷が失われる前に電荷を一旦読み出し、再度書き込む操作、いわゆるリフレッシュを行う必要がある。
(B) Refresh operation in the DRAM mode In the DRAM, the charge stored in the capacitor is lost in an extremely short time of about 100 ms due to leakage, so that the charge is lost before the charge is lost in order to keep the stored information. It is necessary to perform a so-called refresh operation that is once read and rewritten.
本実施形態による半導体記憶装置では、プレート線ＰＬをフローティングにすることにより通常のＤＲＡＭと同様に扱うことができ、リフレッシュ動作についても通常と同様に行うことができる。 In the semiconductor memory device according to the present embodiment, the plate line PL can be handled in the same manner as a normal DRAM by making the plate line PL floating, and the refresh operation can also be performed as usual.
（ｃ） ＦＲＡＭモードにおける書き込み／読み出し方法
図１に示すように、本実施形態による半導体記憶装置は、１つの転送トランジスタＴｒに、ＤＲＡＭのキャパシタＣ１と、ＦＲＡＭのキャパシタＣ２とが接続されており、ＦＲＡＭのキャパシタＣ２のみを用いてＦＲＡＭと同様に使用することができる（以下、このような使用方法をＦＲＡＭモードと呼ぶ）。
(C) Write / Read Method in FRAM Mode As shown in FIG. 1, in the semiconductor memory device according to the present embodiment, a DRAM capacitor C1 and an FRAM capacitor C2 are connected to one transfer transistor Tr. It can be used in the same manner as the FRAM using only the capacitor C2 of the FRAM (hereinafter, such a usage method is referred to as an FRAM mode).
本実施形態による半導体記憶装置をＦＲＡＭモードで使用するためには、ＤＲＡＭのキャパシタＣ１のセルプレートを所定の電圧に固定（例えば接地）するか、望ましくはフローティングにすればよい。キャパシタＣ１のセルプレートの電位が固定されている場合、キャパシタＣ２の書き込み／読み出しと同時にキャパシタＣ１においても電荷が蓄えられ放出される動作が繰り返されることとなるが、キャパシタＣ１の書き込み／読みだし回数はＦＲＡＭとの関係では事実上無限大と考えてよいので、キャパシタＣ１の疲労劣化は無視することができる。しかしながら、キャパシタＣ１の容量は、キャパシタＣ２を動作する際にビット線に寄生する不要な寄生容量として作用するため、情報を読み出す際の感度やノイズ耐性を低下させ、また、動作速度をも低下させる虞がある。したがって、キャパシタＣ１のセルプレートは、フローティングにすることが電気的には望ましい。但し、このためには更に引き出し電極が必要とされ、全体的な集積度の低下を招来する虞がある。いずれの構造を採用するかは、電気的特性と集積度とのトレードオフにより、そのデバイスに要求される特性等に応じて適宜選択することが望ましい。 In order to use the semiconductor memory device according to the present embodiment in the FRAM mode, the cell plate of the capacitor C1 of the DRAM may be fixed to a predetermined voltage (for example, grounded) or preferably floated. When the potential of the cell plate of the capacitor C1 is fixed, the operation of storing and releasing the charge in the capacitor C1 is repeated simultaneously with the writing / reading of the capacitor C2, but the number of times of writing / reading the capacitor C1 Can be considered virtually infinite in relation to FRAM, so fatigue degradation of capacitor C1 can be ignored. However, since the capacitance of the capacitor C1 acts as an unnecessary parasitic capacitance that is parasitic on the bit line when the capacitor C2 is operated, the sensitivity and noise resistance when reading information are reduced, and the operation speed is also reduced. There is a fear. Therefore, it is electrically desirable that the cell plate of the capacitor C1 be floating. However, this requires a further extraction electrode, which may lead to a decrease in the overall integration. Which structure is adopted is preferably selected according to the characteristics required for the device, etc., depending on the trade-off between the electrical characteristics and the degree of integration.
以下、ＦＲＡＭモードにおける情報書き込み／読み出し方法の一例について説明する。 Hereinafter, an example of an information writing / reading method in the FRAM mode will be described.
キャパシタＣ２に記憶情報を書き込む場合には、ビット線ＢＬとプレート線ＰＬとの間に、書き込むべき情報に応じた極性を有し、強誘電体膜が分極反転するに十分な電位差を有する電圧を印加した後、ワード線ＷＬに所定の電圧を印加して転送トランジスタＴｒをＯＮにし、強誘電体膜を所定の方向に分極反転することによりキャパシタＣ２に分極電荷を蓄える。これにより、キャパシタＣ２には記憶情報が書き込まれることとなる。 When writing stored information to the capacitor C2, a voltage having a polarity corresponding to the information to be written and a potential difference sufficient for the ferroelectric film to reverse the polarization is applied between the bit line BL and the plate line PL. After the application, a predetermined voltage is applied to the word line WL to turn on the transfer transistor Tr, and the ferroelectric film is polarized in a predetermined direction to store polarization charges in the capacitor C2. Thereby, stored information is written in the capacitor C2.
キャパシタＣ２に記憶情報”１”を記憶する場合には、例えば、ビット線ＢＬにプラス、プレート線ＰＬに零或いはマイナスの電位を印加すればよい。また、キャパシタＣ２に記憶情報”０”を記憶する場合には、例えば、ビット線ＢＬに零或いはマイナス、プレート線ＰＬにプラスの電位を印加すればよい。 In order to store the storage information “1” in the capacitor C2, for example, a positive potential may be applied to the bit line BL and a zero or negative potential may be applied to the plate line PL. Further, when storing the storage information “0” in the capacitor C2, for example, a zero or minus potential may be applied to the bit line BL, and a plus potential may be applied to the plate line PL.
一方、記憶情報の読み出しは、基本的にＤＲＡＭモードの場合と同様であり、ビット線ＢＬをフローティングにした状態でワード線ＷＬに電圧を印加して転送トランジスタＴｒをＯＮ状態とし、キャパシタＣ２に電圧を印加することによりビット線ＢＬに現れる電荷をセンスアンプにより読み取ることにより行われる。ビット線ＢＬにキャパシタＣ２に蓄えられていた電荷が出力されると、ビット線ＢＬの電位はキャパシタＣ２に蓄えられていた電荷に応じて僅かに変化する。このように変化したビット線ＢＬの電位と、ダミーセル（図示せず）に接続されたビット線（図示せず）の電位とをセンスアンプにより比較し、これら電位の高低の関係からキャパシタＣ２に蓄えられていた情報が”１”であるか”０”であるかを読み出すことができる。センスアンプは、この僅かな電位差を感知して増幅し、Ｈｉｇｈ又はＬｏｗに対応する規定の電圧値に戻す機能を有している。 On the other hand, the reading of the stored information is basically the same as in the DRAM mode, in which the voltage is applied to the word line WL with the bit line BL floating, the transfer transistor Tr is turned on, and the voltage applied to the capacitor C2. Is applied by reading the charge appearing on the bit line BL by a sense amplifier. When the charge stored in the capacitor C2 is output to the bit line BL, the potential of the bit line BL slightly changes according to the charge stored in the capacitor C2. The potential of the bit line BL thus changed and the potential of the bit line (not shown) connected to the dummy cell (not shown) are compared by a sense amplifier and stored in the capacitor C2 due to the relationship between the potential levels. It is possible to read out whether the stored information is “1” or “0”. The sense amplifier senses and amplifies this slight potential difference and has a function of returning to a specified voltage value corresponding to High or Low.
（ｄ） キャパシタＣ１の記憶情報をキャパシタＣ２に転送する方法
本実施形態による半導体記憶装置は、１つの転送トランジスタＴｒに２つのキャパシタＣ１、Ｃ２が接続されており、換言すれば、同一のアドレスに、ＤＲＡＭの原理により記憶を保持するキャパシタＣ１と、ＦＲＡＭの原理により記憶を保持するキャパシタＣ２とが設けられていることとなる。したがって、一つのアドレスにつき２倍の情報を保持できるが、情報をやり取りするトランスファーゲートは１つのみであり、これら２つの情報を同時に扱うことはできない。
(D) Method of Transferring Storage Information of Capacitor C1 to Capacitor C2 In the semiconductor memory device according to the present embodiment, two capacitors C1 and C2 are connected to one transfer transistor Tr, in other words, to the same address. The capacitor C1 that holds the memory according to the principle of DRAM and the capacitor C2 that holds the memory according to the principle of FRAM are provided. Therefore, although twice the information can be held per address, there is only one transfer gate for exchanging information, and these two pieces of information cannot be handled simultaneously.
一方、このように半導体記憶装置を構成するメリットは、頻繁に使用するデータはキャパシタＣ１に記憶することにより通常のＤＲＡＭと同様に使用することができ、且つ、キャパシタＣ１に格納された最新の情報をキャパシタＣ２に転送することにより不揮発性メモリーとしても利用することができる点である。 On the other hand, the merit of configuring the semiconductor memory device as described above is that the frequently used data can be used in the same manner as a normal DRAM by storing it in the capacitor C1, and the latest information stored in the capacitor C1. Is transferred to the capacitor C2 and can be used as a nonvolatile memory.
キャパシタＣ１の記憶情報をキャパシタＣ２に転送するためには、例えば、図２に示す回路を用いることができる。 In order to transfer the stored information of the capacitor C1 to the capacitor C2, for example, the circuit shown in FIG. 2 can be used.
転送トランジスタＴｒと、キャパシタＣ１、Ｃ２からなるメモリセルＭＣには、図１に示す半導体記憶装置と同様に、ワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬが接続されている。ビット線ＢＬにはセンスアンプＳＡが接続されている。センスアンプＳＡにはダミーセルＤＣに接続されるビット線ＢＬ′が接続されている。ビット線ＢＬとプレート線ＰＬとの間には、ビット線ＢＬの信号を反転してプレート線ＰＬに印加するためのインバータ回路ＩＮＶが、トランジスタＴｒ１を介して接続されている。 Similarly to the semiconductor memory device shown in FIG. 1, a word line WL, a bit line BL, and a plate line PL are connected to the memory cell MC including the transfer transistor Tr and the capacitors C1 and C2. A sense amplifier SA is connected to the bit line BL. A bit line BL ′ connected to the dummy cell DC is connected to the sense amplifier SA. An inverter circuit INV for inverting the signal of the bit line BL and applying it to the plate line PL is connected between the bit line BL and the plate line PL via a transistor Tr1.
このように、図２に示す回路は、ビット線ＢＬの信号を反転してプレート線ＰＬに印加できることに特徴がある。このように回路を構成することにより、トランジスタＴｒ１がＯＦＦ状態のときにはプレート線ＰＬをフローティングの状態とすることができ、トランジスタＴｒ１がＯＮ状態のときにはプレート線ＰＬにビット線ＢＬとは逆の信号を印加することができる。 As described above, the circuit shown in FIG. 2 is characterized in that the signal of the bit line BL can be inverted and applied to the plate line PL. By configuring the circuit in this manner, the plate line PL can be in a floating state when the transistor Tr1 is in an OFF state, and a signal opposite to the bit line BL is applied to the plate line PL when the transistor Tr1 is in an ON state. Can be applied.
次に、図２の回路を用いてキャパシタＣ１の記憶情報をキャパシタＣ２に転送する方法について説明する。 Next, a method for transferring the stored information of the capacitor C1 to the capacitor C2 using the circuit of FIG.
まず、通常のＤＲＡＭモードのリフレッシュ動作と同様にして、キャパシタＣ１の記憶情報を読み出す。このとき、読み出した記憶情報に応じてビット線ＢＬの電位は変化することとなる。 First, the storage information of the capacitor C1 is read out in the same manner as the normal DRAM mode refresh operation. At this time, the potential of the bit line BL changes according to the read storage information.
次いで、センスアンプＳＡにより、このように変化したビット線ＢＬの電位とダミーセルＤＣの接続されたビット線ＢＬ′の電位とを比較し、キャパシタＣ１に蓄えられていた記憶情報が”１”であったか”０”であったかを判定する。 Next, the sense amplifier SA compares the potential of the bit line BL thus changed with the potential of the bit line BL ′ connected to the dummy cell DC, and whether the stored information stored in the capacitor C1 is “1”. It is determined whether it was “0”.
続いて、判定した結果に基づいて、ビット線ＢＬの電位を規定の電圧に調整する。すなわち、センスアンプＳＡにより、ビット線ＢＬの電圧を、記憶情報”１”に相当する電圧、或いは、記憶情報”０”に相当する電圧に戻す。 Subsequently, the potential of the bit line BL is adjusted to a specified voltage based on the determined result. That is, the sense amplifier SA returns the voltage of the bit line BL to a voltage corresponding to the storage information “1” or a voltage corresponding to the storage information “0”.
この後、ＤＲＡＭ／ＦＲＡＭ切り換え信号を印加してトランジスタＴｒ１をＯＮ状態にし、ビット線ＢＬに印加されている信号の反転信号をプレート線ＰＬに印加される。 Thereafter, a DRAM / FRAM switching signal is applied to turn on the transistor Tr1, and an inverted signal of the signal applied to the bit line BL is applied to the plate line PL.
このとき、ＤＲＡＭモードにおける情報”１”及び”０”に対応する動作電圧と、ＦＲＡＭモードにおける情報”１”及び”０”に対応する動作電圧とをそれぞれ対応づけておくことが望ましい。こうすることにより、キャパシタＣ２は、前述のＦＲＡＭモードにおける書き込み状態と同様の状態となり、キャパシタＣ２にはキャパシタＣ１に蓄えられていた記憶情報と同じ記憶情報が蓄えられることとなる。なお、プレート線ＰＬに電位が加えられるとキャパシタＣ２の充電によってビット線ＢＬの電位は下がることとなるが、センスアンプＳＡによりわずかな差も増幅して規定の電位に戻されるので、規定の電圧でキャパシタＣ２を充電することができる。 At this time, it is desirable to associate the operating voltage corresponding to the information “1” and “0” in the DRAM mode with the operating voltage corresponding to the information “1” and “0” in the FRAM mode. By doing so, the capacitor C2 is in a state similar to the write state in the FRAM mode described above, and the same storage information as the storage information stored in the capacitor C1 is stored in the capacitor C2. When a potential is applied to the plate line PL, the potential of the bit line BL is lowered by charging the capacitor C2. However, a slight difference is amplified by the sense amplifier SA and returned to the specified potential. Thus, the capacitor C2 can be charged.
これにより、キャパシタＣ１に蓄えられていた記憶情報を、キャパシタＣ２に転送することができる。 Thereby, the storage information stored in the capacitor C1 can be transferred to the capacitor C2.
（ｅ） キャパシタＣ２の記憶情報をキャパシタＣ１に転送する方法
図２の回路によれば、キャパシタＣ２の記憶情報をキャパシタＣ１に転送することもできる。キャパシタＣ２に待避していた記憶情報をキャパシタＣ１に転送すれば、装置の立ち上げを迅速に行うことも容易となる。
(E) Method of Transferring Storage Information of Capacitor C2 to Capacitor C1 According to the circuit of FIG. 2, the storage information of capacitor C2 can also be transferred to capacitor C1. If the stored information saved in the capacitor C2 is transferred to the capacitor C1, it becomes easy to quickly start up the apparatus.
まず、通常のＦＲＡＭモードの情報読みだし方法と同様にして、ビット線ＢＬにプラス電位を、プレート線を零電位を印加し、次いで、ワード線ＷＬに所定の電圧を印加して転送トランジスタＴｒをＯＮ状態にする。これにより、ビット線ＢＬにはキャパシタＣ２に蓄えられた記憶情報に応じた電荷が現れ、ビット線ＢＬの電位が微量に変化する。 First, in the same manner as the information reading method in the normal FRAM mode, a positive potential is applied to the bit line BL, a zero potential is applied to the plate line, and then a predetermined voltage is applied to the word line WL to set the transfer transistor Tr. Turn on. As a result, charges corresponding to the stored information stored in the capacitor C2 appear on the bit line BL, and the potential of the bit line BL changes to a very small amount.
次いで、センスアンプＳＡにより、このように変化したビット線ＢＬの電位とダミーセルＤＣの接続されたビット線ＢＬ′の電位とを比較し、キャパシタＣ１に蓄えられていた記憶情報が”１”であったか”０”であったかを判定する。 Next, the sense amplifier SA compares the potential of the bit line BL thus changed with the potential of the bit line BL ′ connected to the dummy cell DC, and whether the stored information stored in the capacitor C1 is “1”. It is determined whether it was “0”.
続いて、判定した結果に基づいて、ビット線ＢＬの電位を規定の電圧に調整する。すなわち、センスアンプＳＡにより、ビット線ＢＬの電圧を、記憶情報”１”に相当する電圧、或いは、記憶情報”０”に相当する電圧に戻す。 Subsequently, the potential of the bit line BL is adjusted to a specified voltage based on the determined result. That is, the sense amplifier SA returns the voltage of the bit line BL to a voltage corresponding to the storage information “1” or a voltage corresponding to the storage information “0”.
このとき、ＤＲＡＭモードにおける情報”１”及び”０”に対応する動作電圧と、ＦＲＡＭモードにおける情報”１”及び”０”に対応する動作電圧とをそれぞれ対応づけておくことが望ましい。こうすることにより、キャパシタＣ１は、前述のＤＲＡＭモードにおける書き込み状態と同様の状態となり、キャパシタＣ１にはキャパシタＣ２に蓄えられていた記憶情報と同じ記憶情報が蓄えられることとなる。 At this time, it is desirable to associate the operating voltage corresponding to the information “1” and “0” in the DRAM mode with the operating voltage corresponding to the information “1” and “0” in the FRAM mode. By doing so, the capacitor C1 is in a state similar to the write state in the above-described DRAM mode, and the same storage information as that stored in the capacitor C2 is stored in the capacitor C1.
なお、キャパシタＣ２の情報を読み出す際に、キャパシタＣ１のプレート線が接地されていると、ビット線ＢＬに現れる電位がキャパシタＣ１に蓄えられている電荷に影響を受ける場合がある。このような場合には、キャパシタＣ１のプレート線はフローティングにしておくことが望ましい。この場合、キャパシタＣ２の情報を読み出しビット線ＢＬの電位が変化した後にキャパシタＣ１のプレート線を接地すれば、所定の電圧によってキャパシタＣ１を充電することができる。この状態で転送トランジスタＴｒをＯＦＦにすれば、キャパシタＣ１の電荷はしばらくの間保持されることとなる。 When reading the information of the capacitor C2, if the plate line of the capacitor C1 is grounded, the potential appearing on the bit line BL may be influenced by the charge stored in the capacitor C1. In such a case, it is desirable to leave the plate line of the capacitor C1 floating. In this case, the capacitor C1 can be charged with a predetermined voltage by reading the information of the capacitor C2 and grounding the plate line of the capacitor C1 after the potential of the bit line BL is changed. If the transfer transistor Tr is turned off in this state, the charge of the capacitor C1 is held for a while.
これにより、キャパシタＣ２に蓄えられていた記憶情報を、キャパシタＣ１に転送することができる。 Thereby, the storage information stored in the capacitor C2 can be transferred to the capacitor C1.
この後、キャパシタＣ２のプレート線をトランジスタＴｒ１をＯＦＦにしてフローティングにすれば、通常のＤＲＡＭモードに移行することができる。 Thereafter, if the plate line of the capacitor C2 is floated by turning off the transistor Tr1, the normal DRAM mode can be entered.
なお、ＦＲＡＭは破壊読み出しのためキャパシタＣ２に蓄えられていた情報は破壊されるが、ＤＲＡＭモードにおいてリフレッシュを行うことにより記憶情報は保持されることになる。 Note that the information stored in the capacitor C2 is destroyed because the FRAM is destructively read, but the stored information is retained by performing refresh in the DRAM mode.
〔３〕 具体的な半導体記憶装置の構造
図１に示す回路を実現するための具体的な半導体記憶装置の構造を図３を用いて説明する。
[3] Specific Structure of Semiconductor Memory Device A specific structure of the semiconductor memory device for realizing the circuit shown in FIG. 1 will be described with reference to FIG.
シリコン基板１０上には、素子領域を画定するための素子分離膜１２が形成されている。素子分離膜１２が形成されたシリコン基板上には、ゲート電極１４、ソース／ドレイン拡散層１６を有する転送トランジスタが形成されている。ゲート電極１４は、紙面垂直方向に延在する複数の転送トランジスタのゲート電極を兼ねるワード線としても機能する。転送トランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層１６に接続された電極プラグ２０が埋め込まれた層間絶縁膜１８が形成されている。層間絶縁膜１８上には、シリコン窒化膜２２を介して、キャパシタＣ１のプレート電極として機能する導電膜２４と、層間絶縁膜２６とが形成されている。シリコン窒化膜２２、導電膜２４及び層間絶縁膜２６には、電極プラグ２０に達する開口部２８が形成されている。開口部２８の側壁には、キャパシタＣ１の誘電体膜として機能する常誘電体膜（図示せず）が形成されている。開口部２８内には、電極プラグ２０に接続された蓄積電極３０が埋め込まれており、こうして、導電膜２４、常誘電体膜、蓄積電極３０よりなるキャパシタＣ１が構成されている。蓄積電極３０上には、強誘電体膜に対して相性のよい導電膜３２が形成されている。層間絶縁膜２６及び導電膜３２上には、キャパシタＣ２の誘電体膜となる強誘電体膜３４が形成されている。強誘電体膜３４上には、キャパシタＣ２のプレート電極３８が形成されている。こうして、蓄積電極３０（導電膜３２）、強誘電体膜３４、プレート電極３８よりなるキャパシタＣ２が構成されている。なお、図３中には示していないが、ビット線は、電極プラグ２０が接続されていない側のソース／ドレイン拡散層１６に接続され、ゲート電極１４により構成されるワード線と交差する方向に延在して形成されている。ビット線は、例えば、層間絶縁膜１８の下層部に、或いは、プレート電極３８を覆う絶縁膜（図示せず）上に形成することができる。なお、以下の実施形態においてもビット線についての記載を省略するが、同様に形成することができる。
An
このように、本実施形態による半導体記憶装置は、柱状の蓄積電極３０の側壁部を利用してキャパシタＣ１が構成され、蓄積電極の上面部を利用してキャパシタＣ２が構成されていることに特徴がある。このように半導体記憶装置を構成することにより、ＤＲＡＭの集積度を落とすことなくＤＲＡＭのキャパシタＣ１と、ＦＲＡＭのキャパシタＣ２とを形成することができる。
As described above, the semiconductor memory device according to the present embodiment is characterized in that the capacitor C1 is configured using the side wall portion of the
〔４〕 半導体記憶装置の製造方法
まず、シリコン基板１０上に、例えば通常のＬＯＣＯＳ法により素子分離膜１２を形成する。
[4] Manufacturing Method of Semiconductor Memory Device First, the
次いで、素子分離膜１２により画定された素子領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４、ソース／ドレイン拡散層１６とを有するＭＯＳトランジスタを形成する。このＭＯＳトランジスタは、転送トランジスタＴｒとして用いられる。
Next, a MOS transistor having a
続いて、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積してその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜１８を形成する。
Subsequently, a silicon oxide film is deposited on the entire surface by, eg, CVD, and the surface thereof is flattened to form an
この後、通常のリソグラフィー技術及びエッチング技術により、キャパシタＣ１、Ｃ２が接続されるソース／ドレイン拡散層１６に達するコンタクトホールを層間絶縁膜１８に形成する。
Thereafter, a contact hole reaching the source /
次いで、例えばＣＶＤ法によりドープトポリシリコン膜を堆積してエッチバックし、コンタクトホール内に埋め込まれた電極プラグ２０を形成する（図４（ａ））。
Next, a doped polysilicon film is deposited by, eg, CVD method and etched back to form the
続いて、電極プラグ２０が埋め込まれた層間絶縁膜１８上に、後工程でエッチングストッパ膜として用いるシリコン窒化膜２２を形成する。
Subsequently, a
この後、シリコン窒化膜２２上に、キャパシタＣ１の電極材となる導電膜２４を堆積する。導電膜２４としては、例えばドープトポリシリコン膜を適用することができる。この電極材は、後に形成するキャパシタ誘電体膜との相性がよい導電性材料を選択することが望ましい。誘電体膜との相性により、ドープトポリシリコン膜の他、タングステン膜、酸化タングステン膜、窒化タングステン膜、ルテニウム膜、酸化ルテニウム膜、プラチナ膜、窒化チタン膜、イリジウム膜、酸化イリジウム膜などを用いることもできる。また、これらの膜の積層膜を用いてもよい。
Thereafter, a
次いで、導電膜２４上に、例えばＣＶＤ法やスパッタ法により、シリコン窒化膜、シリコン酸化膜、或いはアルミナ膜などの絶縁材料よりなる層間絶縁膜２６を形成する（図４（ｂ））。
Next, an
続いて、通常のリソグラフィー技術及びエッチング技術を用いて層間絶縁膜２６及び導電膜２４をエッチングし、電極プラグ２０を露出する開口部２８を形成する（図５（ａ））。この際、シリコン窒化膜２２に対してエッチング選択性がとれる条件で層間絶縁膜２６及び導電膜２４をエッチングし、その後にシリコン窒化膜２２を除去するようにすれば、電極プラグ２０などの下地構造にダメージを与えることなく開口部２８を形成することができる。なお、層間絶縁膜２６及び導電膜２４のエッチングを制御性よく停止できる場合には、必ずしもシリコン窒化膜２２を設ける必要はない。
Subsequently, the
なお、図５（ａ）では、導電膜２４は開口部２８により分断されているように見えるが、平面的なレイアウトにおいては互いに網目状に繋がっており、一枚の電極（プレート電極）として用いることができる。
In FIG. 5A, the
この後、例えばＣＶＤ法により膜厚約５ｎｍのシリコン窒化膜を堆積し、例えば２０ｎｍのシリコン酸化膜を形成するに必要な酸化処理をウェット雰囲気中で行い、キャパシタＣ１の誘電体膜となるシリコン窒化酸化膜（図示せず）を形成する。 Thereafter, a silicon nitride film having a thickness of about 5 nm is deposited by, eg, CVD, and an oxidation process necessary to form a silicon oxide film of, eg, 20 nm is performed in a wet atmosphere, and silicon nitride to be a dielectric film of the capacitor C1 An oxide film (not shown) is formed.
次いで、このように形成したシリコン窒化酸化膜をエッチバックし、開口部２８の側壁にのみシリコン窒化酸化膜を残存させる。これにより、開口部２８内には電極プラグ２０が再度露出する。
Next, the silicon oxynitride film thus formed is etched back, and the silicon oxynitride film is left only on the side wall of the
続いて、例えばＣＶＤ法により導電膜を堆積し、その後、層間絶縁膜２６が露出するまでエッチバック或いはＣＭＰ法により導電膜を除去し、開口部２８内にのみ導電膜を残存させる。こうして、開口部２８内に埋め込まれた柱状の蓄積電極３０を形成する（図５（ｂ））。蓄積電極３０は、キャパシタＣ１、Ｃ２の双方の蓄積電極として機能し、電極プラグ２０を介して転送トランジスタのソース／ドレイン拡散層１６に接続されることとなる。
Subsequently, a conductive film is deposited by, for example, a CVD method, and thereafter, the conductive film is removed by an etch back or CMP method until the
なお、蓄積電極３０を形成するための導電膜は、導電膜２４と同様に、キャパシタＣ１を構成する誘電体膜の材料と相性のよい導電性材料を用いることが望ましい。
As the conductive film for forming the
このように蓄積電極３０を形成することにより、蓄積電極３０は、開口部２８の内壁に形成されたシリコン窒化酸化膜を介して形成された導電膜２４に囲われることになる。すなわち、導電膜２４よりなるプレート電極と、シリコン窒化酸化膜よりなる誘電体膜と、蓄積電極３０とによりキャパシタＣ１が構成されることとなる。なお、柱状の蓄積電極を有する半導体記憶装置については、例えば同一出願人による特願平９−１８５２６３号明細書に詳述されている。
By forming the
この後、蓄積電極３０をエッチバックし、蓄積電極３０の表面を、層間絶縁膜２６の表面よりも若干後退させる（図６（ａ））。なお、蓄積電極３０を後退させる量は、層間絶縁膜２６の膜厚よりも少ないことが望ましい。層間絶縁膜２６よりも下層部まで蓄積電極３０を後退させると、このエッチング過程で蓄積電極３０と導電膜２４との間の誘電体膜にまでダメージを与えるおそれがあり、キャパシタの特性を損なう虞があるからである。
Thereafter, the
次いで、例えばＣＶＤ法により、キャパシタＣ２を構成するための誘電体膜と相性のよい導電膜を堆積し、その後、層間絶縁膜２６が露出するまでエッチバック或いはＣＭＰ法により導電膜を除去し、開口部２８内にのみ導電膜を残存させる。こうして、蓄積電極３０上に形成された導電膜３２を形成する（図６（ｂ））。導電膜３２としては、例えば、ＰＺＴ、Ｙ１などの強誘電体膜と相性のよいルテニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム膜、窒化チタン膜、窒化タングステン膜などを用いることができる。
Next, a conductive film compatible with the dielectric film for forming the capacitor C2 is deposited by CVD, for example, and then the conductive film is removed by etch back or CMP until the
なお、本明細書にいう誘電体膜に対して相性のよい導電膜とは、誘電体膜の成膜段階等において特性を劣化されず、且つ、誘電体膜の特性に悪影響を与えない導電膜を意味する。例えば、酸化雰囲気中で成膜を行う誘電体膜に対しては、耐酸化性に優れた導電膜を適用することが望ましい。また、高誘電率膜や強誘電体膜の多くは酸化物であるが、これら膜中の酸素は一般に非常に抜けやすいため、これら誘電体膜に接する導電膜には、誘電体膜中の酸素を脱離しにくい導電膜を適用することが望ましい。 Note that the conductive film having compatibility with the dielectric film referred to in this specification is a conductive film that does not deteriorate the characteristics in the stage of forming the dielectric film and does not adversely affect the characteristics of the dielectric film. Means. For example, it is desirable to apply a conductive film having excellent oxidation resistance to a dielectric film that is formed in an oxidizing atmosphere. Also, many of the high dielectric constant films and ferroelectric films are oxides, but oxygen in these films is generally very easy to escape, so the conductive film in contact with these dielectric films has oxygen in the dielectric film. It is desirable to apply a conductive film that does not easily desorb.
なお、図６（ａ）〜（ｂ）に示す工程は、蓄積電極３０を構成する材料とキャパシタＣ２を構成する誘電体膜との相性が悪い場合にそれを緩和するための方法であり、蓄積電極３０を構成する材料とキャパシタＣ２を構成する誘電体膜との相性がよい場合には必ずしも必要ではない。また、必ずしも開口部２８内に埋め込んで形成する必要はなく、通常のリソグラフィー技術及びエッチング技術を用いて導電膜３２を形成してもよい。
The steps shown in FIGS. 6A to 6B are methods for alleviating the case where the compatibility between the material forming the
続いて、層間絶縁膜２６及び導電膜３２上に、キャパシタＣ２の誘電体膜となる強誘電体膜３４を形成する。成膜には、例えば、ＣＶＤ法、スパッタ法、レーザアブレーション法、或いは、ゾルゲル法等を用いることができ、強誘電体膜としては、例えばＰＺＴ、Ｙ１などを適用することができる。
Subsequently, a
なお、強誘電体膜３４の成膜後、ＰＺＴやＹ１等の結晶性を改善したり十分な酸素を添加するためのアニールや酸化を行ってもよい。
Note that after the
この後、通常のリソグラフィー技術及びエッチング技術を用いて強誘電体膜３４及び層間絶縁膜２６をエッチングし、導電膜２４よりなるキャパシタＣ１のプレート電極に接続されるプレート線を接続するためのコンタクトホール３６を形成する（図７（ａ））。
Thereafter, the
次いで、例えばＣＶＤ法により、強誘電体膜３４と相性のよい導電膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、強誘電体膜３４を介して導電膜３２上に形成されたキャパシタＣ２のプレート電極３８と、コンタクトホール３６を介してキャパシタＣ１のプレート電極である導電膜２４に接続されたプレート線４０とを形成する（図７（ｂ））。なお、プレート電極３８、プレート線４０としては、例えばルテニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム膜、窒化チタン膜、窒化タングステン膜などを適用することができる。
Next, a capacitor formed on the
このようにして半導体記憶装置を製造することにより、蓄積電極３０、誘電体膜、導電膜２４（プレート電極）よりなるＤＲＡＭのキャパシタＣ１と、蓄積電極３０、強誘電体膜３４、プレート電極３８よりなるＦＲＡＭのキャパシタＣ２とを形成することができ、図１に示す半導体記憶装置を実現することができる。
By manufacturing the semiconductor memory device in this manner, the DRAM capacitor C1 including the
このように、本実施形態による半導体記憶装置の構造及び製造方法によれば、ＤＲＡＭのキャパシタＣ１上にＦＲＡＭのキャパシタＣ２を形成するので、ＤＲＡＭの集積度を犠牲にすることなく図１に示す回路を実現することができる。 As described above, according to the structure and the manufacturing method of the semiconductor memory device according to the present embodiment, since the FRAM capacitor C2 is formed on the DRAM capacitor C1, the circuit shown in FIG. Can be realized.
なお、上記実施形態では、以下の理由に基づき、キャパシタＣ１を蓄積電極３０の側壁に形成し、キャパシタＣ２を蓄積電極３０の上面に形成している。
In the above embodiment, the capacitor C1 is formed on the side wall of the
ＤＲＡＭのキャパシタＣ１の誘電体膜として一般に用いられる常誘電体膜は、ＦＲＡＭのキャパシタＣ２の誘電体膜として一般に用いられている強誘電体膜よりも誘電率が低い（例えば、ＰＺＴの１０００、Ｙ１の５００に対し、窒化酸化膜の４、タンタル酸化膜の４０、ＢＳＴの３００）。 The paraelectric film generally used as the dielectric film of the DRAM capacitor C1 has a lower dielectric constant than the ferroelectric film generally used as the dielectric film of the FRAM capacitor C2 (for example, PZT 1000, Y1). 4 of nitrided oxide film, 40 of tantalum oxide film, and 300 of BST).
また、強誘電体膜は薄膜形成の技術が十分に確立されておらず、薄い膜を成膜するとリーク電流が多く使用することが困難となるのに対し、常誘電体膜では薄膜化技術が十分確立されており、４ｎｍ程度の膜厚でも十分に使用しうる。一方、１Ｇや４Ｇクラスのデバイスでは、蓄積電極３０の間隔は０．２〜０．１μｍ程度にまで狭くなることが予想されるため、蓄積電極３０の間に導電膜２４よりなるプレート電極を形成することを考慮すると、約３０ｎｍ以下の強誘電体膜を形成する必要があるが、このような薄膜化は困難となることが想定される。
In addition, the technology for thin film formation is not well established for ferroelectric films, and thin film formation makes it difficult to use a large amount of leakage current. It is well established, and even a film thickness of about 4 nm can be used sufficiently. On the other hand, in the 1G and 4G class devices, since the interval between the
また、強誘電体膜の形成に一般的に用いられているゾルゲル法ではスピンコータを用いるため、凸部に成膜材が溜まりやすく側壁に薄く膜を形成することは困難である。 In addition, since a sol-gel method generally used for forming a ferroelectric film uses a spin coater, it is difficult to form a thin film on the side wall because the film forming material tends to accumulate on the convex portions.
そこで、大面積を確保しうる蓄積電極３０の側壁には、誘電率が低く薄膜化が容易で側壁部に容易に形成しうる常誘電体膜を形成してキャパシタＣ１の誘電体膜とし、スピンコートによる成膜が容易な蓄積電極３０の上面には、キャパシタＣ２を構成する強誘電体膜を形成することとしている。
Therefore, a paraelectric film that has a low dielectric constant and can be easily formed into a thin film and can be easily formed on the side wall portion is formed on the side wall of the
したがって、上記の問題を解決することができれば、必ずしも蓄積電極３０の側壁部にキャパシタＣ１を形成し、上面部にキャパシタＣ２を形成する必要はなく、この逆となるようにキャパシタを構成してもよい。
Therefore, if the above problem can be solved, it is not always necessary to form the capacitor C1 on the side wall portion of the
［第２実施形態］
本発明の第２実施形態による半導体記憶装置及びその製造方法について図８乃至図１２を用いて説明する。図１乃至図７に示す第１実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
[Second Embodiment]
A semiconductor memory device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor memory device and the manufacturing method thereof according to the first embodiment shown in FIGS. 1 to 7 are denoted by the same reference numerals, and description thereof is omitted or simplified.
図８は本実施形態による半導体記憶装置の構造を示す回路図、図９は本実施形態による半導体記憶装置の構造を示す概略断面図、図１０乃至図１２は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。 8 is a circuit diagram showing the structure of the semiconductor memory device according to the present embodiment, FIG. 9 is a schematic cross-sectional view showing the structure of the semiconductor memory device according to the present embodiment, and FIGS. 10 to 12 show the manufacture of the semiconductor memory device according to the present embodiment. It is process sectional drawing which shows a method.
〔１〕 メモリセルの回路構成
本実施形態による半導体記憶装置は、図１に示す第１実施形態による半導体記憶装置において、ＦＲＡＭのキャパシタＣ２が複数個設けられていることに特徴がある。すなわち、ゲートＧがワード線ＷＬに接続され、一方のソース／ドレインＳ／Ｄがビット線ＢＬに接続された転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄには、常誘電体膜を誘電体とするキャパシタＣ１の一方の電極と、強誘電体を誘電体膜とするキャパシタＣ２1、Ｃ２2、…Ｃ２nの一方の電極とが接続されている。キャパシタＣ１の他方の電極は接地され、キャパシタＣ２1、Ｃ２2…Ｃ２nの他方の電極にはそれぞれプレート線ＰＬ1、ＰＬ2、…ＰＬnが接続されている。プレート線ＰＬには、正負両方の電位を印加することができ、更にフローティングにすることもできるようになっている（図８（ａ））。
[1] Circuit Configuration of Memory Cell The semiconductor memory device according to the present embodiment is characterized in that a plurality of FRAM capacitors C2 are provided in the semiconductor memory device according to the first embodiment shown in FIG. That is, a paraelectric film is formed on the other source / drain S / D of the transfer transistor Tr having the gate G connected to the word line WL and one source / drain S / D connected to the bit line BL. Are connected to one electrode of capacitors C2 1 , C2 2 ,... C2 n each having a ferroelectric film as a dielectric film. The other electrode of the capacitor C1 is grounded, the capacitor C2 1, C2 2 ... C2 n each of the other electrode plate line PL 1 of, PL 2, ... PL n are connected. Both positive and negative potentials can be applied to the plate line PL, and the plate line PL can also be floated (FIG. 8A).
〔２〕 動作原理
本実施形態による半導体記憶装置の動作原理は、基本的には第１実施形態による半導体記憶装置と同様である。異なる点は、ＦＲＡＭのキャパシタＣ２1、Ｃ２2、…Ｃ２nを、それぞれ独立して読み書きすることができる点である。以下、複数のキャパシタＣ２を設けるメリットについて説明する。
[2] Operating Principle The operating principle of the semiconductor memory device according to the present embodiment is basically the same as that of the semiconductor memory device according to the first embodiment. The difference is that the FRAM capacitors C2 1 , C2 2 ,... C2 n can be read and written independently. Hereinafter, the merit of providing a plurality of capacitors C2 will be described.
ＤＲＡＭのキャパシタＣ１は、無電圧状態で記憶を保持する機能を有しておらず、常にキャパシタの両端に電圧を印加して充電状態にしておくか、或いは、充電された電荷の逃げ道をふさぐべく電極をフローティングの状態にしておく必要がある。したがって、第１実施形態のようにＤＲＡＭのキャパシタＣ１とＦＲＡＭのキャパシタＣ２とを一の転送トランジスタＴｒに接続する場合には、キャパシタＣ２の読み書きを行うと、キャパシタＣ１の記憶情報は破壊されることとなる。 The capacitor C1 of the DRAM does not have a function of holding memory in a no-voltage state, and is always charged by applying a voltage to both ends of the capacitor, or in order to block the escape path of the charged charge. The electrode needs to be in a floating state. Therefore, when the DRAM capacitor C1 and the FRAM capacitor C2 are connected to one transfer transistor Tr as in the first embodiment, the stored information in the capacitor C1 is destroyed when the capacitor C2 is read and written. It becomes.
一方、ＦＲＡＭのキャパシタＣ２は、強誘電体の分極電荷によって情報を記憶しているので、装置の電源を切った場合であっても記憶情報を保持し続けられる。すなわち、キャパシタＣ１に情報を書き込み、或いは、情報を読み出したとしても、キャパシタＣ２の記憶情報が改竄されることはない。 On the other hand, since the capacitor C2 of the FRAM stores information by the polarization charge of the ferroelectric substance, the stored information can be held even when the apparatus is turned off. That is, even if information is written to or read from the capacitor C1, the information stored in the capacitor C2 is not falsified.
ＦＲＡＭのキャパシタを複数設けた場合であっても、一のキャパシタＣ２を読み書きしている際に他のキャパシタのプレート線に電圧が印加されなければ他のキャパシタの記憶情報が改竄されることなく使用することができる。 Even when a plurality of capacitors of FRAM are provided, when the voltage is not applied to the plate line of another capacitor when reading / writing one capacitor C2, the stored information of the other capacitor is used without being falsified. can do.
したがって、図８に示す半導体記憶装置を構成した場合、例えば、目的とするキャパシタＣ２のプレート線ＰＬを順次一つづつ選択し、これに順次電圧を印加し、キャパシタＣ２への情報の書き込み、読み出しを行うこととすれば、全てのキャパシタＣ２1、Ｃ２2、…Ｃ２nの情報を出し入れすることができる。 Therefore, when the semiconductor memory device shown in FIG. 8 is configured, for example, the plate line PL of the target capacitor C2 is sequentially selected one by one, voltage is sequentially applied thereto, and information is written to and read from the capacitor C2. , The information of all capacitors C2 1 , C2 2 ,... C2 n can be taken in and out.
このように、本実施形態による半導体記憶装置によれば、記憶容量を大幅に増大させることができる。なお、後述するように半導体記憶装置を構成することにより平面的なレイアウトを広げることなく一の転送トランジスタに接続されるキャパシタＣ２の数を増加できるので、記憶装置の集積度を損なうこともない。 Thus, according to the semiconductor memory device according to the present embodiment, the storage capacity can be greatly increased. Note that by configuring the semiconductor memory device as will be described later, the number of capacitors C2 connected to one transfer transistor can be increased without expanding the planar layout, so that the degree of integration of the memory device is not impaired.
なお、前述のように、キャパシタＣ２の情報を読み出す際に、キャパシタＣ１のプレート線ＰＬ0が接地されていると、ビット線ＢＬに現れる電位がキャパシタＣ１に蓄えられている電荷の影響を受ける場合がある。このような場合には、図８（ｂ）に示すようにキャパシタＣ１のプレート電極に接続されるプレート線ＰＬ0を設け、キャパシタＣ２の情報を読み出す際にはプレート線ＰＬ0をフローティングの状態にすることが望ましい。また、プレート線ＰＬ0の電位を、ビット線ＢＬの電位とほぼ同電位に設定してもよい。 As described previously, when reading the information in the capacitor C2, when the plate line PL 0 of the capacitor C1 is grounded, if the potential appearing on the bit line BL is influenced by charge stored in the capacitor C1 There is. In such a case, a plate line PL 0 connected to the plate electrode of the capacitor C1 is provided as shown in FIG. 8B, and the plate line PL 0 is brought into a floating state when reading information from the capacitor C2. It is desirable to do. Further, the potential of the plate line PL 0 may be set to substantially the same potential as the potential of the bit line BL.
〔３〕 具体的な半導体記憶装置の構造
図８に示す回路を実現するための具体的な半導体記憶装置の構造を図９を用いて説明する。
[3] Specific Structure of Semiconductor Memory Device A specific structure of the semiconductor memory device for realizing the circuit shown in FIG. 8 will be described with reference to FIG.
シリコン基板１０上には、素子領域を画定するための素子分離膜１２が形成されている。素子分離膜１２が形成されたシリコン基板上には、ゲート電極１４、ソース／ドレイン拡散層１６を有する転送トランジスタが形成されている。ゲート電極１４は、紙面垂直方向に延在する複数の転送トランジスタのゲート電極を兼ねるワード線としても機能する。転送トランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層１６に接続された電極プラグ２０が埋め込まれた層間絶縁膜１８が形成されている。層間絶縁膜１８上には、シリコン窒化膜２２を介して、キャパシタＣ１のプレート電極として機能する導電膜２４と、層間絶縁膜２６とが形成されている。導電膜２４及び層間絶縁膜２６には、電極プラグ２０に達する開口部２８が形成されている。開口部２８の側壁には、キャパシタＣ１の誘電体膜として機能する常誘電体膜が形成されている。開口部２８内には、電極プラグ２０に接続された蓄積電極３０が埋め込まれており、こうして、導電膜２４、常誘電体膜、蓄積電極３０よりなるキャパシタＣ１が構成されている。層間絶縁膜２６上には、層間絶縁膜４２ａ、４２ｂ、４２ｃと導電膜４４ａ、４４ｂとが交互に積層されている。層間絶縁膜４２及び導電膜４４よりなる積層膜には、蓄積電極３０に達する開口部４６が形成されている。開口部４６の側壁には、キャパシタＣ２の誘電体膜として機能する強誘電体膜が形成されている。開口部４６内には、蓄積電極３０に接続された蓄積電極４８が埋め込まれており、こうして、導電膜４４、強誘電体膜、蓄積電極４８よりなる複数のキャパシタＣ２が構成されている。層間絶縁膜４２ｃ上には層間絶縁膜５０が形成されている。層間絶縁膜５０上には、層間絶縁膜４２、５０を介して導電膜２４に接続されたプレート線５４と、層間絶縁膜２６、４２、５０を介して導電膜４４に接続されたプレート線５６とが形成されている。
An
このように、本実施形態による半導体記憶装置は、柱状の蓄積電極３０の側壁部を利用してキャパシタＣ１が構成され、柱状の蓄積電極４８の側壁部を利用して複数のキャパシタＣ２が構成されていることに特徴がある。このように半導体記憶装置を構成することにより、ＤＲＡＭの集積度を落とすことなくＤＲＡＭのキャパシタＣ１と、複数のＦＲＡＭのキャパシタＣ２とを形成することができる。
As described above, in the semiconductor memory device according to the present embodiment, the capacitor C1 is configured using the side wall portion of the
〔４〕 半導体記憶装置の製造方法
まず、例えば図４（ａ）乃至図５（ｂ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、導電膜２４と層間絶縁膜２６との積層膜に形成された開口部２８内に埋め込まれた蓄積電極３０を形成する。
[4] Manufacturing Method of Semiconductor Memory Device First, in the same way as in the manufacturing method of the semiconductor memory device according to the first embodiment shown in FIGS. 4A to 5B, for example, the
次いで、層間絶縁膜２６及び蓄積電極３０上に、例えばＣＶＤ法により、層間絶縁膜４２と、導電膜４４とを交互に堆積する（図１０（ａ））。
Next, the interlayer insulating film 42 and the conductive film 44 are alternately deposited on the
なお、図１０（ａ）に示す半導体記憶装置では、層間絶縁膜４２ａ、導電膜４４ａ、層間絶縁膜４２ｂ、導電膜４４ｂ、層間絶縁膜４２ｃを順次堆積した場合を示している。導電膜４４は、ＦＲＡＭのキャパシタＣ２のプレート電極となる膜であり、導電膜４４の数に相当するキャパシタＣ２を同一蓄積電極上に形成することができる。
In the semiconductor memory device shown in FIG. 10A, an
また、図１０（ａ）に示す半導体記憶装置では、後工程においてプレート電極（導電膜２４、４４）から引き出す電極を形成する関係から、導電膜４４の堆積後に、導電膜４４を所定の形状にパターニングしている。
Further, in the semiconductor memory device shown in FIG. 10A, the conductive film 44 is formed into a predetermined shape after the conductive film 44 is deposited because the electrodes drawn from the plate electrodes (
続いて、このように形成した絶縁膜４２及び導電膜４４からなる積層膜に、蓄積電極３０に達する開口部４６を形成する。
Subsequently, an
この後、例えば溶液気化型ＣＶＤ法により、ＦＲＡＭのキャパシタＣ２の誘電体膜を構成する強誘電体膜（図示せず）を形成する。 Thereafter, a ferroelectric film (not shown) constituting the dielectric film of the capacitor C2 of the FRAM is formed by, for example, a solution vaporization type CVD method.
次いで、このように形成した強誘電体膜をエッチバックし、開口部４６の側壁にのみ強誘電体膜を残存させる。これにより、開口部４６内には蓄積電極３０が再度露出する。
Next, the ferroelectric film thus formed is etched back, and the ferroelectric film is left only on the side wall of the
続いて、例えばＣＶＤ法により導電膜を堆積し、その後、層間絶縁膜４２ｃが露出するまでエッチバック或いはＣＭＰ法により導電膜を除去し、開口部４６内にのみ導電膜を残存させる。こうして、開口部４６内に埋め込まれた柱状の蓄積電極４８を形成する（１１（ａ））。蓄積電極４８は、キャパシタＣ２の蓄積電極として機能し、蓄積電極３０、電極プラグ２０を介して転送トランジスタのソース／ドレイン拡散層１６に接続される。したがって、蓄積電極４８となる導電膜は強誘電体膜と相性のよい膜であることが望ましく、例えばルテニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム膜、窒化チタン膜、窒化タングステン膜などを適用することができる。
Subsequently, a conductive film is deposited by, for example, a CVD method, and thereafter, the conductive film is removed by an etch back or CMP method until the
このように蓄積電極４８を形成することにより、開口部４６の内壁部には、蓄積電極４８、強誘電体膜、導電膜４４よりなる複数のキャパシタＣ２が形成される。
By forming the
この後、層間絶縁膜４２ｃ及び蓄積電極４８上に、例えばＣＶＤ法により層間絶縁膜５０を形成する。
Thereafter, an
次いで、層間絶縁膜５０、４２に、プレート電極として機能する導電膜４４、２４に達するコンタクトホール５２を形成する（図１１（ｂ））。
Next, contact holes 52 reaching the
続いて、例えばＣＶＤ法により導電膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、コンタクトホール５２を介してキャパシタＣ１のプレート電極である導電膜２４に接続されたプレート線５４と、コンタクトホール５２を介してキャパシタＣ２のプレート電極である導電膜４４に接続されたプレート線５６とを形成する（図１２）。
Subsequently, a conductive film is deposited by, for example, a CVD method, patterned by a normal lithography technique and an etching technique, and contacted with a
このようにして半導体記憶装置を製造することにより、蓄積電極３０、誘電体膜、導電膜２４（プレート電極）よりなるＤＲＡＭのキャパシタＣ１と、蓄積電極４８、強誘電体膜、導電膜４４（プレート電極）よりなる複数のＦＲＡＭのキャパシタＣ２とを形成することができ、図８に示す半導体記憶装置を実現することができる。
By manufacturing the semiconductor memory device in this manner, the DRAM capacitor C1 including the
このように、本実施形態による半導体記憶装置の構造及び製造方法によれば、ＤＲＡＭのキャパシタＣ１上にＦＲＡＭのキャパシタＣ２を複数形成するので、ＤＲＡＭの集積度を犠牲にすることなく図８に示す回路を実現することができる。 As described above, according to the structure and the manufacturing method of the semiconductor memory device according to the present embodiment, the plurality of FRAM capacitors C2 are formed on the DRAM capacitor C1, so that the degree of integration of the DRAM is not sacrificed, as shown in FIG. A circuit can be realized.
［第３実施形態］
本発明の第３実施形態による半導体記憶装置及びその製造方法について図１３乃至図１５を用いて説明する。図１乃至図１２に示す第１及び第２実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
[Third Embodiment]
A semiconductor memory device and a manufacturing method thereof according to the third embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor memory device and the manufacturing method thereof according to the first and second embodiments shown in FIGS. 1 to 12 are denoted by the same reference numerals, and description thereof is omitted or simplified.
図１３は本実施形態による半導体記憶装置の構造を示す回路図、図１４は本実施形態による半導体記憶装置の構造を示す概略断面図、図１５は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。 FIG. 13 is a circuit diagram showing the structure of the semiconductor memory device according to the present embodiment, FIG. 14 is a schematic sectional view showing the structure of the semiconductor memory device according to the present embodiment, and FIG. 15 shows the method for manufacturing the semiconductor memory device according to the present embodiment. It is process sectional drawing.
〔１〕 メモリセルの回路構成
本実施形態による半導体記憶装置は、図８に示す第２実施形態による半導体記憶装置において、ＤＲＡＭのキャパシタＣ１が設けられていないことに特徴がある。すなわち、ゲートＧがワード線ＷＬに接続され、一方のソース／ドレインＳ／Ｄがビット線ＢＬに接続された転送トランジスタＴｒの他方のソース／ドレインＳ／Ｄには、強誘電体を誘電体膜とするキャパシタＣ２1、Ｃ２2、…Ｃ２nが接続されている。キャパシタＣ２1、Ｃ２2…Ｃ２nの他方の電極にはそれぞれプレート線ＰＬ1、ＰＬ2、…ＰＬnが接続されている。プレート線ＰＬには、正負両方の電位を印加することができ、更にフローティングにすることもできるようになっている（図１３）。
[1] Circuit Configuration of Memory Cell The semiconductor memory device according to the present embodiment is characterized in that the DRAM capacitor C1 is not provided in the semiconductor memory device according to the second embodiment shown in FIG. That is, a ferroelectric film is applied to the other source / drain S / D of the transfer transistor Tr in which the gate G is connected to the word line WL and one source / drain S / D is connected to the bit line BL. Capacitors C2 1 , C2 2 ,... C2 n are connected. Capacitor C2 1, C2 2 ... C2 n each of the other electrode plate line PL 1 of, PL 2, ... PL n are connected. Both positive and negative potentials can be applied to the plate line PL, and the plate line PL can be floated (FIG. 13).
このようにしてＦＲＡＭを構成し、後述の構造により装置を構成することにより、平面レイアウトを広げることなく極めて大容量のＦＲＡＭを構成することも可能である。 By configuring the FRAM in this way and configuring the apparatus with the structure described later, it is possible to configure an extremely large capacity FRAM without expanding the planar layout.
〔２〕 具体的な半導体記憶装置の構造
図１３に示す回路を実現するための具体的な半導体記憶装置の構造を図１４を用いて説明する。
[2] Specific Structure of Semiconductor Memory Device A specific structure of the semiconductor memory device for realizing the circuit shown in FIG. 13 will be described with reference to FIG.
シリコン基板１０上には、素子領域を画定するための素子分離膜１２が形成されている。素子分離膜１２が形成されたシリコン基板上には、ゲート電極１４、ソース／ドレイン拡散層１６を有する転送トランジスタが形成されている。ゲート電極１４は、紙面垂直方向に延在する複数の転送トランジスタのゲート電極を兼ねるワード線としても機能する。転送トランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層１６に接続された電極プラグ２０が埋め込まれた層間絶縁膜１８、シリコン窒化膜２２が形成されている。シリコン窒化膜２２上には、層間絶縁膜４２ａ、４２ｂ、４２ｃと導電膜４４ａ、４４ｂとが交互に積層されている。層間絶縁膜４２及び導電膜４４よりなる積層膜及びシリコン窒化膜２２には、電極プラグ２０に達する開口部４６が形成されている。開口部４６の側壁には、キャパシタＣ２の誘電体膜として機能する強誘電体膜が形成されている。開口部４６内には、電極プラグ２０に接続された蓄積電極４８が埋め込まれており、こうして、導電膜４４、強誘電体膜、蓄積電極４８よりなる複数のキャパシタＣ２が構成されている。層間絶縁膜４２ｃ上には層間絶縁膜５０が形成されている。層間絶縁膜５０上には、層間絶縁膜４２、５０を介して導電膜４４に接続されたプレート線５６とが形成されている。
An
このように、本実施形態による半導体記憶装置は、柱状の蓄積電極４８の側壁部を利用して複数のキャパシタＣ２が構成されていることに特徴がある。このように半導体記憶装置を構成することにより、平面レイアウトを広げることなく大容量のＦＲＡＭを形成することができる。
As described above, the semiconductor memory device according to the present embodiment is characterized in that the plurality of capacitors C <b> 2 are configured using the side wall portion of the
〔３〕 半導体記憶装置の製造方法
まず、例えば図４（ａ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、転送トランジスタのソース／ドレイン拡散層１６から引き出される電極プラグ２０を形成する。
[3] Manufacturing Method of Semiconductor Memory Device First, for example, in the same manner as the manufacturing method of the semiconductor memory device according to the first embodiment shown in FIG. 4A, the
次いで、第２実施形態による半導体記憶装置の製造方法と同様にして、層間絶縁膜１８上に、シリコン窒化膜２２、層間絶縁膜４２ａ、導電膜４４ａ、層間絶縁膜４２ｂ、導電膜４４ｂ、層間絶縁膜４２ｃを順次堆積する（図１５（ａ））。なお、層間絶縁膜４２及び導電膜４４を堆積する繰り返し回数を多くするほど、一の転送トランジスタＴｒに接続されるキャパシタＣ２の数を増やすことができる。
Next, in the same manner as in the method of manufacturing the semiconductor memory device according to the second embodiment, the
続いて、このように形成した絶縁膜４２及び導電膜４４からなる積層膜に、電極プラグ２０に達する開口部４６を形成する。
Subsequently, an
この後、例えば溶液気化型ＣＶＤ法により、ＦＲＡＭのキャパシタＣ２の誘電体膜を構成する強誘電体膜（図示せず）を形成する。 Thereafter, a ferroelectric film (not shown) constituting the dielectric film of the capacitor C2 of the FRAM is formed by, for example, a solution vaporization type CVD method.
次いで、このように形成した強誘電体膜をエッチバックし、開口部４６の側壁にのみ強誘電体膜を残存させる。これにより、開口部４６内には電極プラグ２０が再度露出する。
Next, the ferroelectric film thus formed is etched back, and the ferroelectric film is left only on the side wall of the
続いて、例えばＣＶＤ法により導電膜を堆積し、その後、層間絶縁膜４２ｃが露出するまでエッチバック或いはＣＭＰ法により導電膜を除去し、開口部４６内にのみ導電膜を残存させる。こうして、開口部４６内に埋め込まれた柱状の蓄積電極４８を形成する（１５（ｂ））。
Subsequently, a conductive film is deposited by, for example, a CVD method, and thereafter, the conductive film is removed by an etch back or CMP method until the
このように蓄積電極４８を形成することにより、開口部４６の内壁部には、蓄積電極４８、強誘電体膜、導電膜４４よりなる複数のキャパシタＣ２が形成される。
By forming the
この後、層間絶縁膜４２ｃ及び蓄積電極４８上に、例えばＣＶＤ法により層間絶縁膜５０を形成する。
Thereafter, an
次いで、層間絶縁膜５０、４２に、プレート電極として機能する導電膜４４に達するコンタクトホール５２を形成する。
Next, a
続いて、例えばＣＶＤ法により導電膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、コンタクトホール５２を介してキャパシタＣ２のプレート電極である導電膜４４に接続されたプレート線５６とを形成する（図１５（ｃ））。
Subsequently, a conductive film is deposited by, for example, a CVD method, and patterned by a normal lithography technique and an etching technique to form a
このようにして半導体記憶装置を製造することにより、蓄積電極４８、強誘電体膜、導電膜４４（プレート電極）よりなる複数のキャパシタＣ２を形成することができ、図１３に示す半導体記憶装置を実現することができる。
By manufacturing the semiconductor memory device in this way, a plurality of capacitors C2 made up of the
このように、本実施形態による半導体記憶装置の構造及び製造方法によれば、縦方向に累積して形成された複数のキャパシタＣ２を形成することができるので、大容量のＦＲＡＭを構成することができる。 As described above, according to the structure and the manufacturing method of the semiconductor memory device according to the present embodiment, a plurality of capacitors C2 formed by being accumulated in the vertical direction can be formed, so that a large-capacity FRAM can be configured. it can.
［第４実施形態］
本発明の第４実施形態による半導体記憶装置及びその製造方法について図１６及び図１７を用いて説明する。図１乃至図１５に示す第１乃至第３実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
[Fourth Embodiment]
A semiconductor memory device and a manufacturing method thereof according to the fourth embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor memory device and the manufacturing method thereof according to the first to third embodiments shown in FIGS. 1 to 15 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
図１６及び図１７は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。 16 and 17 are process cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to the present embodiment.
第１実施形態による半導体記憶装置の製造方法では、図４（ａ）〜図５（ｂ）に示すように、蓄積電極３０と導電膜２４よりなるプレート電極とを形成する際に、まず導電膜２４を形成し、その後導電膜２４に形成された開口部２８内に埋め込むようにして蓄積電極３０を形成した。しかしながら、蓄積電極３０を先に形成することによっても図３に示すような半導体記憶装置を製造することができる。
In the method of manufacturing the semiconductor memory device according to the first embodiment, as shown in FIGS. 4A to 5B, when forming the
まず、図４（ａ）に示す第１実施形態による半導体記憶装置の製造方法と同様にして、転送トランジスタのソース／ドレイン拡散層１６から引き出される電極プラグ２０を形成する（図１６（ａ））。
First, in the same manner as in the method of manufacturing the semiconductor memory device according to the first embodiment shown in FIG. 4A, the
次いで、キャパシタＣ１の蓄積電極３０となる導電膜と、キャパシタＣ２の強誘電体膜と相性のよい導電膜３２とを順次堆積して通常のリソグラフィー技術及びエッチング技術を用いてパターニングし、上面が導電膜３２により覆われた蓄積電極３０を形成する（図１６（ｂ））。
Next, a conductive film that becomes the
続いて、蓄積電極３０の段差を覆うに十分な膜厚の導電膜２４を堆積する。
Subsequently, a
この後、例えばＣＭＰ法により、導電膜３２の表面が露出するまで導電膜２４の表面を研磨する。これにより、導電膜２４と導電膜３２の表面がほぼ等しい高さとなり、表面が平坦化される（図１６（ｃ））。
Thereafter, the surface of the
次いで、導電膜２４の表面をエッチバックし、導電膜２４の表面を僅かに後退させる（図１７（ａ））。
Next, the surface of the
続いて、例えばＣＶＤ法により絶縁膜を堆積し、例えばＣＭＰ法により導電膜３２の表面が露出するまでこの絶縁膜を研磨し、層間絶縁膜２６を形成する（図１７（ｂ））。
Subsequently, an insulating film is deposited by, for example, a CVD method, and this insulating film is polished by, for example, a CMP method until the surface of the
この後、図７（ａ）及び（ｂ）に示す半導体記憶装置の製造方法と同様にして、図３に示す半導体記憶装置を製造する。 Thereafter, the semiconductor memory device shown in FIG. 3 is manufactured in the same manner as the method for manufacturing the semiconductor memory device shown in FIGS.
このように、本実施形態によれば、蓄積電極３０を形成した後にプレート電極となる導電膜２４を形成することによっても半導体記憶装置を製造することができる。
As described above, according to the present embodiment, the semiconductor memory device can also be manufactured by forming the
なお、本実施形態では、図３に示す第１実施形態による半導体記憶装置の製造方法の一変形例について示したが、図９に示す第２実施形態による半導体記憶装置においても同様に適用することができる。 In the present embodiment, a modification of the method of manufacturing the semiconductor memory device according to the first embodiment shown in FIG. 3 has been described, but the same applies to the semiconductor memory device according to the second embodiment shown in FIG. Can do.
また、柱状構造の蓄積電極を有する半導体記憶装置については、例えば同一出願人による特願平９−１８５２６３号明細書に詳述されている。本発明における半導体記憶装置においても、当該明細書に記載された様々な構造や製造方法を適用することができる。 A semiconductor memory device having a storage electrode having a columnar structure is described in detail, for example, in Japanese Patent Application No. 9-185263 by the same applicant. Various structures and manufacturing methods described in the specification can also be applied to the semiconductor memory device of the present invention.
ＢＬ、ＢＬ′…ビット線
Ｃ１、Ｃ２…キャパシタ
ＤＣ…ダミーセル
Ｇ…ゲート
ＩＮＶ…インバータ
ＭＣ…メモリセル
ＰＬ…プレート線
ＳＡ…センスアンプ
Ｓ／Ｄ…ソース／ドレイン
Ｔｒ…転送トランジスタ
ＷＬ、ＷＬ′…ワード線
１０…シリコン基板
１２…素子分離膜
１４…ゲート電極
１６…ソース／ドレイン拡散層
１８…層間絶縁膜
２０…電極プラグ
２２…シリコン窒化膜
２４…導電膜
２６…層間絶縁膜
２８…開口部
３０…蓄積電極
３２…導電膜
３４…強誘電体膜
３６…コンタクトホール
３８…プレート電極
４０…プレート線
４２…層間絶縁膜
４４…導電膜
４６…開口部
４８…蓄積電極
５０…層間絶縁膜
５２…コンタクトホール
５４…プレート線
５６…プレート線
BL, BL '... bit lines C1, C2 ... capacitor DC ... dummy cell G ... gate INV ... inverter MC ... memory cell PL ... plate line SA ... sense amplifier S / D ... source / drain Tr ... transfer transistors WL, WL' ...
Claims (21)
前記転送トランジスタの他方のソース／ドレインにそれぞれ一方の電極が接続された複数のキャパシタと
を有することを特徴とする半導体記憶装置。 A transfer transistor having a gate connected to a word line and one source / drain connected to a bit line;
And a plurality of capacitors each having one electrode connected to the other source / drain of the transfer transistor.
複数の前記キャパシタは、常誘電体を誘電体膜とする常誘電体キャパシタと、強誘電体を誘電体膜とする強誘電体キャパシタとを含む
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1.
The plurality of capacitors include a paraelectric capacitor using a paraelectric material as a dielectric film, and a ferroelectric capacitor using a ferroelectric material as a dielectric film.
複数の前記キャパシタは、強誘電体を誘電体膜とする複数の強誘電体キャパシタを含む
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1 or 2,
The plurality of capacitors include a plurality of ferroelectric capacitors having a ferroelectric film as a dielectric film.
前記ビット線の信号を反転し、前記強誘電体キャパシタの他方の電極に、印加するプレート線制御回路を更に有する
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 2 or 3,
A semiconductor memory device, further comprising a plate line control circuit that inverts the signal of the bit line and applies the signal to the other electrode of the ferroelectric capacitor.
前記転送トランジスタの一方のソース／ドレイン拡散層に接続された柱状の蓄積電極と、
前記蓄積電極の表面を覆う誘電体膜と、
前記誘電体膜を介して前記蓄積電極を覆う複数のプレート電極と
を有することを特徴とする半導体記憶装置。 A transfer transistor formed on a semiconductor substrate;
A columnar storage electrode connected to one source / drain diffusion layer of the transfer transistor;
A dielectric film covering the surface of the storage electrode;
And a plurality of plate electrodes covering the storage electrode via the dielectric film.
前記誘電体膜は、前記蓄積電極の側壁に形成された常誘電体膜と、前記蓄積電極の上面に形成された強誘電体膜とを有し、
複数の前記プレート電極は、前記常誘電体膜を介して前記蓄積電極の側壁を覆う第１のプレート電極と、前記強誘電膜を介して前記蓄積電極の上面を覆う第２のプレート電極とを有する
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 5.
The dielectric film has a paraelectric film formed on a sidewall of the storage electrode, and a ferroelectric film formed on the upper surface of the storage electrode,
The plurality of plate electrodes include: a first plate electrode that covers a side wall of the storage electrode through the paraelectric film; and a second plate electrode that covers an upper surface of the storage electrode through the ferroelectric film. A semiconductor memory device comprising:
前記蓄積電極と前記強誘電体膜との間に、前記強誘電体膜と相性のよい導電膜を更に有する
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 6.
A semiconductor memory device, further comprising a conductive film having compatibility with the ferroelectric film between the storage electrode and the ferroelectric film.
複数の絶縁膜と複数の導電膜とが交互に積層されてなり、前記誘電体膜を介して前記蓄積電極の側面を囲う積層膜を有し、
複数の前記プレート電極は、複数の前記導電膜により構成されている
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 5.
A plurality of insulating films and a plurality of conductive films are alternately stacked, and have a stacked film that surrounds the side surface of the storage electrode via the dielectric film,
A plurality of said plate electrodes are comprised by the said some electrically conductive film. The semiconductor memory device characterized by the above-mentioned.
前記誘電体膜は、前記蓄積電極の側壁の第１の領域に形成された常誘電体膜と、前記蓄積電極の側壁の第２の領域に形成された強誘電体膜とを有し、
前記蓄積電極と、前記常誘電体膜と、前記常誘電体膜を介して前記蓄積電極の前記第１の領域を覆う前記プレート電極とにより常誘電体キャパシタが構成され、
前記蓄積電極と、前記強誘電体膜と、前記強誘電体膜を介して前記蓄積電極の前記第２の領域を覆う前記プレート電極とにより強誘電体キャパシタが構成されている
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 8.
The dielectric film has a paraelectric film formed in a first region on the side wall of the storage electrode and a ferroelectric film formed in a second region on the side wall of the storage electrode;
A paraelectric capacitor is constituted by the storage electrode, the paraelectric film, and the plate electrode covering the first region of the storage electrode via the paraelectric film,
A ferroelectric capacitor is configured by the storage electrode, the ferroelectric film, and the plate electrode that covers the second region of the storage electrode via the ferroelectric film. Semiconductor memory device.
前記第１の領域の前記蓄積電極は、前記常誘電体膜と相性のよい導電性材料により構成され、
前記第２の領域の前記蓄積電極は、前記強誘電体膜と相性のよい導電性材料により構成されている
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 9.
The storage electrode in the first region is made of a conductive material compatible with the paraelectric film,
The storage electrode in the second region is made of a conductive material that is compatible with the ferroelectric film. A semiconductor memory device, wherein:
前記蓄積電極と、前記誘電体膜と、複数の前記プレート電極とにより、複数の強誘電体キャパシタが構成されている
ことを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 7,
A plurality of ferroelectric capacitors are constituted by the storage electrode, the dielectric film, and the plurality of plate electrodes. A semiconductor memory device, wherein:
前記開口部内の前記第１のプレート電極の側壁に第１の誘電体膜を形成する工程と、
前記開口部内に第２の導電膜を埋め込み、前記第２の導電膜よりなる蓄積電極を形成する工程と、
前記蓄積電極上に第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に、第３の導電膜よりなる第２のプレート電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。 Forming a first plate electrode made of a first conductive film and having an opening reaching the base substrate on the base substrate;
Forming a first dielectric film on a side wall of the first plate electrode in the opening;
Burying a second conductive film in the opening to form a storage electrode made of the second conductive film;
Forming a second dielectric film on the storage electrode;
Forming a second plate electrode made of a third conductive film on the second dielectric film. A method for manufacturing a semiconductor memory device, comprising:
前記積層膜に前記下地基板に達する開口部を形成する工程と、
前記開口部内の前記積層膜の側壁に誘電体膜を形成する工程と、
前記開口部内に導電膜を埋め込み、前記導電膜よりなる蓄積電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。 Forming a laminated film in which a plurality of insulating films and a plurality of conductive films are alternately laminated on a base substrate;
Forming an opening reaching the base substrate in the laminated film;
Forming a dielectric film on a side wall of the laminated film in the opening;
And a step of burying a conductive film in the opening and forming a storage electrode made of the conductive film.
前記開口部内の前記プレート電極の側壁に第１の誘電体膜を形成する工程と、
前記開口部内に第２の導電膜を埋め込み、前記第２の導電膜よりなる第１の蓄積電極を形成する工程と、
前記第１の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、
前記積層膜に、前記第１の蓄積電極に達する第２の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、
前記第２の開口部内の前記積層膜の側壁に第２の誘電体膜を形成する工程と、
前記第２の開口部内に第３の導電膜を埋め込み、前記第３の導電膜よりなり前記第１の蓄積電極に接続された第２の蓄積電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。 Forming a plate electrode formed of a first conductive film on the base substrate and having an opening reaching the base substrate;
Forming a first dielectric film on a side wall of the plate electrode in the opening;
Burying a second conductive film in the opening to form a first storage electrode made of the second conductive film;
Forming a laminated film in which a plurality of insulating films and a plurality of conductive films are alternately laminated on the first storage electrode and the plate electrode;
Forming a second opening reaching the first storage electrode in the laminated film and forming a plurality of plate electrodes made of the plurality of conductive films;
Forming a second dielectric film on a side wall of the laminated film in the second opening;
Filling a second conductive film in the second opening, and forming a second storage electrode made of the third conductive film and connected to the first storage electrode. Manufacturing method of semiconductor memory device.
前記蓄積電極の側壁に第１の誘電体膜を形成する工程と、
前記蓄積電極の側壁に、前記第１の誘電体膜を介して前記蓄積電極を覆う第１のプレート電極を形成する工程と、
前記蓄積電極の上面に第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に、第３の導電膜よりなる第２のプレート電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。 Forming a columnar storage electrode made of a first conductive film on a base substrate;
Forming a first dielectric film on the sidewall of the storage electrode;
Forming a first plate electrode on the side wall of the storage electrode to cover the storage electrode through the first dielectric film;
Forming a second dielectric film on the upper surface of the storage electrode;
Forming a second plate electrode made of a third conductive film on the second dielectric film. A method for manufacturing a semiconductor memory device, comprising:
前記第１の蓄積電極の側壁に第１の誘電体膜を形成する工程と、
前記第１の蓄積電極の側壁に、前記第１の誘電体膜を介して前記第１の蓄積電極を覆う第１のプレート電極を形成する工程と、
前記第１の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、
前記積層膜に、前記第１の蓄積電極に達する第２の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、
前記第２の開口部内の前記積層膜の側壁に第２の誘電体膜を形成する工程と、
前記第２の開口部内に第３の導電膜を埋め込み、前記第３の導電膜よりなり前記第１の蓄積電極に接続された第２の蓄積電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。 Forming a columnar first storage electrode made of a first conductive film on a base substrate;
Forming a first dielectric film on a sidewall of the first storage electrode;
Forming a first plate electrode on the side wall of the first storage electrode to cover the first storage electrode via the first dielectric film;
Forming a laminated film in which a plurality of insulating films and a plurality of conductive films are alternately laminated on the first storage electrode and the plate electrode;
Forming a second opening reaching the first storage electrode in the laminated film and forming a plurality of plate electrodes made of the plurality of conductive films;
Forming a second dielectric film on a side wall of the laminated film in the second opening;
Filling a second conductive film in the second opening, and forming a second storage electrode made of the third conductive film and connected to the first storage electrode. Manufacturing method of semiconductor memory device.
前記第１の誘電体膜は、常誘電体膜であり、
前記第２の誘電体膜は、強誘電体膜である
ことを特徴とする半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 11,
The first dielectric film is a paraelectric film;
The method of manufacturing a semiconductor memory device, wherein the second dielectric film is a ferroelectric film.
前記強誘電体キャパシタの他方の電極をフローティングし、又は前記ビット線とほぼ等しい電位に設定した状態で、前記常誘電体キャパシタの読み出し、書き込みを行う
ことを特徴とする記憶情報の読み出し書き込み方法。 A transfer transistor having a gate connected to a word line and one source / drain connected to a bit line; a paraelectric capacitor having one electrode connected to the other source / drain of the transfer transistor; and the transfer transistor A method of reading and writing stored information in a semiconductor memory device having a ferroelectric capacitor having one electrode connected to the other source / drain of
A method for reading and writing stored information, wherein the paraelectric capacitor is read and written in a state where the other electrode of the ferroelectric capacitor is floated or set to a potential substantially equal to that of the bit line.
前記常誘電体キャパシタの他方の電極を接地し、フローティングし、又は前記ビット線とほぼ等しい電位に設定した状態で、前記強誘電体キャパシタの読み出し、書き込みを行う
ことを特徴とする記憶情報の読み出し書き込み方法。 A transfer transistor having a gate connected to a word line and one source / drain connected to a bit line; a paraelectric capacitor having one electrode connected to the other source / drain of the transfer transistor; and the transfer transistor A method of reading and writing stored information in a semiconductor memory device having a ferroelectric capacitor having one electrode connected to the other source / drain of
Reading out stored information, wherein the ferroelectric capacitor is read and written while the other electrode of the paraelectric capacitor is grounded, floated, or set to a potential substantially equal to the bit line. Writing method.
前記常誘電体キャパシタに蓄えられた電荷を前記ビット線に読み出し、前記電荷により変化した前記ビット線の電位により前記常誘電体キャパシタに記憶されていた記憶情報を判定し、
判定された前記記憶情報に応じたレベルの信号を前記ビット線に印加し、前記ビット線に印加される前記信号の反転信号を前記強誘電体キャパシタの他方の電極に印加することにより、前記記憶情報を前記強誘電体キャパシタに書き込む
ことを特徴とする記憶情報の読みだし書き込み方法。 A transfer transistor having a gate connected to a word line and one source / drain connected to a bit line; a paraelectric capacitor having one electrode connected to the other source / drain of the transfer transistor; and the transfer transistor A method of reading and writing stored information in a semiconductor memory device having a ferroelectric capacitor having one electrode connected to the other source / drain of
The charge stored in the paraelectric capacitor is read to the bit line, and the storage information stored in the paraelectric capacitor is determined by the potential of the bit line changed by the charge,
By applying a signal of a level corresponding to the determined storage information to the bit line and applying an inverted signal of the signal applied to the bit line to the other electrode of the ferroelectric capacitor, A method for reading and writing stored information, wherein information is written to the ferroelectric capacitor.
前記強誘電体キャパシタに蓄えられた電荷を前記ビット線に読み出し、前記電荷により変化した前記ビット線の電位により前記強誘電体キャパシタに記憶されていた記憶情報を判定し、
判定された前記記憶情報に応じたレベルの信号を前記ビット線に印加することにより、前記ビット線に印加される前記信号のレベルに応じた電荷を前記常誘電体キャパシタに書き込む
ことを特徴とする記憶情報の読みだし書き込み方法。
A transfer transistor having a gate connected to a word line and one source / drain connected to a bit line; a paraelectric capacitor having one electrode connected to the other source / drain of the transfer transistor; and the transfer transistor A method of reading and writing stored information in a semiconductor memory device having a ferroelectric capacitor having one electrode connected to the other source / drain of
The charge stored in the ferroelectric capacitor is read to the bit line, and the storage information stored in the ferroelectric capacitor is determined by the potential of the bit line changed by the charge,
A charge corresponding to the level of the signal applied to the bit line is written to the paraelectric capacitor by applying a signal of a level corresponding to the determined storage information to the bit line. How to read and write stored information.
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