JP2007115959A - Semiconductor device having redundancy via structure - Google Patents
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Abstract
Description
本発明は，半導体装置に関し，特に，多層配線間を接続するビアを複数のビアで構成した冗長ビア構造を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a redundant via structure in which vias connecting between multilayer wirings are constituted by a plurality of vias.
多層配線間を接続するビア構造については，特許文献１に記載されている。また，多層配線を利用した自動配線方法については，特許文献２乃至４に記載されている。
A via structure for connecting multilayer wirings is described in
半導体装置の集積度はますます高くなる傾向にある。それに伴い配線の微細化が進み，露光波長よりも設計データのパターン幅が狭くなると，露光・現像後のパターン形状が設計データのパターン形状と異なることが指摘されている。例えば，設計データによれば終端が矩形の配線パターンであるのに対して，露光・現像後の配線パターンは終端が丸みを帯びた形状になる。 The degree of integration of semiconductor devices tends to be higher. Along with this, it has been pointed out that the pattern shape after exposure / development differs from the pattern shape of the design data when the pattern size of the design data becomes narrower than the exposure wavelength as the wiring becomes finer. For example, according to the design data, the terminal pattern is a rectangular wiring pattern, whereas the wiring pattern after exposure / development has a rounded terminal pattern.
図１は，従来のビア構造の設計データと露光・現像後パターンとを示す図である。図１（Ａ）は，Ａ層（下層）の配線パターンＬＡとＢ層（上層）の配線パターンＬＢとをビアホールＨで接続するビア構造を示している。設計データでは，配線パターンＬＡとＬＢの終端に正方形のビアホールＨと，Hを一定のマージンを持って包含するようにA層とB層にそれぞれビアランドVA，VB（図示せず）が配置されている。通常，配線パターンの幅はビアランドのサイズ以下に設定されている。このようなビア構造については，特許文献１にも記載されている。
FIG. 1 is a diagram showing design data of a conventional via structure and a pattern after exposure / development. FIG. 1A shows a via structure in which a wiring pattern LA of the A layer (lower layer) and a wiring pattern LB of the B layer (upper layer) are connected by a via hole H. In the design data, square via holes H are arranged at the ends of the wiring patterns LA and LB, and via lands VA and VB (not shown) are arranged in the A layer and the B layer so as to include H with a certain margin, respectively. Yes. Usually, the width of the wiring pattern is set to be equal to or smaller than the via land size. Such a via structure is also described in
しかし，図１（Ａ）の左側の図形レイアウトをそのままマスクに使用すると，右側に示したように，微細化に伴い露光・現像後の配線パターン形状はその終端が丸みを帯びた形状になり，ビアホールＨが配線パターンＬＡ，ＬＢの外側に形成され接続不良を招いてしまう。 However, if the figure layout on the left side of Fig. 1 (A) is used as a mask as it is, as shown on the right side, the wiring pattern shape after exposure / development becomes rounded at the end due to miniaturization. The via hole H is formed outside the wiring patterns LA and LB, resulting in poor connection.
そこで，図１（Ｂ）に示すように，接続不良対策として，配線パターンＬＡ，ＬＢの終端を延長して露光・現像後に終端が丸くなっても接続不良が生じないようにしたり，ビアホールＨを一定のマージンを持って包含するようにＡ層のビアランドＶＡとＢ層のビアランドＶＢを拡張したりすることが行われる。これらの接続不良対策は，いずれも矩形終端の露光結果が丸く後退することを見込んで行っていることである。 Therefore, as shown in FIG. 1B, as a countermeasure against connection failure, the termination of the wiring patterns LA and LB is extended to prevent connection failure even if the termination is rounded after exposure / development. For example, the via land VA of the A layer and the via land VB of the B layer are expanded so as to be included with a certain margin. All of these connection failure countermeasures are performed in anticipation that the exposure result at the end of the rectangle recedes round.
一方で，ビア構造は，製造時の歩留まりを高くする構造にするだけでなく，製造後の経年劣化であるストレスマイグレーションやエレクトロマイグレーションにも耐性のある構造にすることが必要であり，そのために配線層間を接続するビア構造を複数のビアホールで構成する冗長ビア構造が有効である。
しかしながら，冗長ビア構造は，配線層間を複数のビアホールで接続するのでビア構造の専有面積が大きくなる。そのため，専有面積が大きい冗長ビア構造を使用した場合，ある面積に何本の配線パターンを配置できるかを示す配線パターン効率が低下する。 However, since the redundant via structure connects the wiring layers with a plurality of via holes, the area occupied by the via structure increases. For this reason, when a redundant via structure having a large exclusive area is used, the wiring pattern efficiency indicating how many wiring patterns can be arranged in a certain area is lowered.
そこで，本発明の目的は，配線パターン効率を低下することのない冗長ビア構造を有する半導体装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a redundant via structure that does not lower the wiring pattern efficiency.
上記の目的を達成するために，本発明の第１の側面によれば，配線層間がビア構造で接続される半導体装置において，第１の主配線方向に延在する第１の配線パターンを有する第１の配線層と，前記第１の配線層と絶縁膜を介して隣接し，前記第１の主配線方向と交差する第２の主配線方向に延在する第２の配線パターンを有する第２の配線層と，前記絶縁層に形成され前記第１及び第２の配線パターン間を接続するビア構造とを有し，
前記ビア構造は，前記絶縁層に形成される複数のビアホールと，前記第１の配線層に形成され，当該複数のビアホールを含むビアホール形成領域を前記第１の主配線方向に拡張し前記第２の主配線方向には拡張しない領域を有する第１のビアランドと，前記第２の配線層に形成され，前記ビアホール領域を前記第２の主配線方向に拡張し前記第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成されることを特徴とする。
To achieve the above object, according to a first aspect of the present invention, a semiconductor device in which wiring layers are connected by a via structure has a first wiring pattern extending in a first main wiring direction. A first wiring layer having a second wiring pattern adjacent to the first wiring layer via an insulating film and extending in a second main wiring direction intersecting with the first main wiring direction; Two wiring layers, and a via structure formed in the insulating layer and connecting the first and second wiring patterns,
The via structure is formed in the plurality of via holes formed in the insulating layer and in the first wiring layer, and a via hole forming region including the plurality of via holes is extended in the first main wiring direction, and the second structure is formed. A first via land having a region that does not extend in the main wiring direction, and the second wiring layer. The via hole region extends in the second main wiring direction and extends in the first main wiring direction. It is characterized by comprising a second via land having a region that does not expand.
上記の目的を達成するために，本発明の第２の側面によれば，配線層間がビア構造で接続される半導体装置の配線経路探索方法において，
前記配線経路が，第１の配線層に形成され第１の主配線方向に延在する第１の配線パターンと，前記第１の配線層と絶縁膜を介して隣接する第２の配線層に形成され前記第１の主配線方向と交差する第２の主配線方向に延在する第２の配線パターンと，前記絶縁層に形成され前記第１及び第２の配線パターン間を接続するビア構造とで構成され，
前記ビア構造を，前記絶縁層に形成される複数のビアホールと，前記第１の配線層に形成され，当該複数のビアホールを含むビアホール形成領域を前記第１の主配線方向に拡張し前記第２の主配線方向には拡張しない領域を有する第１のビアランドと，前記第２の配線層に形成され，前記ビアホール領域を前記第２の主配線方向に拡張し前記第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成された冗長ビア構造に指定して，第１のノードと第２のノード間の配線経路を自動探索する工程を有することを特徴とする。
In order to achieve the above object, according to a second aspect of the present invention, in a wiring route search method for a semiconductor device in which wiring layers are connected by a via structure,
The wiring path is formed in a first wiring layer formed in a first wiring layer and extending in a first main wiring direction, and a second wiring layer adjacent to the first wiring layer via an insulating film. A second wiring pattern formed and extending in the second main wiring direction intersecting the first main wiring direction, and a via structure formed in the insulating layer and connecting between the first and second wiring patterns And
The via structure is formed in the plurality of via holes formed in the insulating layer and in the first wiring layer, and a via hole forming region including the plurality of via holes is extended in the first main wiring direction, and the second structure is formed. A first via land having a region that does not extend in the main wiring direction, and the second wiring layer. The via hole region extends in the second main wiring direction and extends in the first main wiring direction. A step of automatically searching for a wiring path between the first node and the second node by designating a redundant via structure constituted by a second via land having a non-expanded region is provided.
上記の目的を達成するために，本発明の第３の側面によれば，配線層間がビア構造で接続される半導体装置の配線経路形成用の図形データの生成方法において，
第１のノードと第２のノード間の配線経路が，第１の配線層に形成され第１の主配線方向に延在する第１の配線パターンと，前記第１の配線層と絶縁膜を介して隣接する第２の配線層に形成され前記第１の主配線方向と交差する第２の主配線方向に延在する第２の配線パターンと，前記絶縁層に形成され前記第１及び第２の配線パターン間を接続するビア構造とで構成された設計データに対して，
前記ビア構造を，前記絶縁層に形成される複数のビアホールと，前記第１の配線層に形成され，当該複数のビアホールを含むビアホール形成領域を前記第１の主配線方向に拡張し前記第２の主配線方向には拡張しない領域を有する第１のビアランドと，前記第２の配線層に形成され，前記ビアホール領域を前記第２の主配線方向に拡張し前記第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成された冗長ビア構造に置き換えて，前記配線経路形成用の図形データを生成する工程を有することを特徴とする。
In order to achieve the above object, according to a third aspect of the present invention, in a method for generating graphic data for forming a wiring path of a semiconductor device in which wiring layers are connected by a via structure,
A wiring path between the first node and the second node is formed in the first wiring layer and extends in the first main wiring direction, and the first wiring layer and the insulating film are connected to each other. A second wiring pattern formed in the second wiring layer adjacent thereto and extending in the second main wiring direction intersecting with the first main wiring direction; and the first and first wiring patterns formed in the insulating layer. For design data composed of via structures that connect two wiring patterns,
The via structure is formed in the plurality of via holes formed in the insulating layer and in the first wiring layer, and a via hole forming region including the plurality of via holes is extended in the first main wiring direction, and the second structure is formed. A first via land having a region that does not extend in the main wiring direction, and the second wiring layer. The via hole region extends in the second main wiring direction and extends in the first main wiring direction. It is replaced with a redundant via structure constituted by a second via land having a non-expanded region, and has a step of generating graphic data for forming the wiring path.
上記の発明によれば，第１の配線層では第１のビアランドが第１の主配線方向に拡張されそれと交差する第２の主配線方向には拡張されていないので，第１の配線層における配線効率を低下させずに冗長ビア構造を形成することができる。同様に，第２の配線層でも第２のビアランドが第２の主配線方向に拡張されそれと交差する第１の主配線方向には拡張されていないので，第２の配線層における配線効率を低下させずに冗長ビア構造を形成することができる。 According to the above invention, in the first wiring layer, the first via land extends in the first main wiring direction and does not extend in the second main wiring direction intersecting therewith. A redundant via structure can be formed without reducing the wiring efficiency. Similarly, in the second wiring layer, the second via land extends in the second main wiring direction and does not extend in the first main wiring direction that intersects with the second via land, so that the wiring efficiency in the second wiring layer is reduced. A redundant via structure can be formed without this.
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof.
図２は，冗長ビア構造を設ける場合の配線効率の低下を説明する図である。図２（Ａ）は，Ａ層（下の配線層）の配線パターンＬＡとＢ層（上の配線層）の配線パターンＬＢとを２個のビアホールＨ１，Ｈ２で構成される冗長ビア構造で接続した例である。なお，本明細書でビアホールとは，絶縁層内に形成されたホールに導電性物質を充填したビアを意味し，ビア構造とは，そのビアホールと上下に設けられるビアランドとを含む接続ビアの構造を意味する。 FIG. 2 is a diagram for explaining a decrease in wiring efficiency when a redundant via structure is provided. In FIG. 2A, the wiring pattern LA of the A layer (lower wiring layer) and the wiring pattern LB of the B layer (upper wiring layer) are connected by a redundant via structure composed of two via holes H1 and H2. This is an example. In this specification, a via hole means a via in which a hole formed in an insulating layer is filled with a conductive material, and a via structure is a structure of a connecting via including the via hole and via lands provided above and below. Means.
図２の例は，グリッドベースの配線レイアウトによるものであり，上下に隣接するＡ層とＢ層の配線層では，それぞれの主配線方向が直交する関係にある。そして，各配線層では一定間隔（ピッチ）の配線トラックが定義されており，配線パターンはその配線トラック上に配置される。したがって，この配線トラック上にどれだけの配線パターンを配置できるかが配線効率を意味する。 The example of FIG. 2 is based on a grid-based wiring layout, and the main wiring directions are orthogonal to each other in the upper and lower wiring layers A and B. In each wiring layer, a wiring track having a constant interval (pitch) is defined, and a wiring pattern is arranged on the wiring track. Therefore, how many wiring patterns can be arranged on this wiring track means wiring efficiency.
図２（Ａ）では，Ａ層の配線パターンＬＡは，水平方向に延びる配線トラックＴＨ上に配置され，Ｂ層の配線パターンＬＢは，垂直方向に延びる配線トラックＴＶ上に配置される。そして，ビアホールＨ１，Ｈ２は，配線トラックＴＨ，ＴＶが交差する位置（グリッド）に配置される。さらに，露光・現像工程によるパターン変動でも接続不良にならないように，実線で示される配線パターンＬＡはビアホールＨ１に対して水平方向に拡張され，破線で示される配線パターンＬＢ１はビアホールＨ１に対して垂直方向に拡張される。また，２個のビアホールＨ１，Ｈ２と配線パターンＬＢ１とを接続するために，Ｂ層のビアランドＶＢが右側のビアホールＨ２より先まで拡張して設けられる。 In FIG. 2A, the A layer wiring pattern LA is disposed on the wiring track TH extending in the horizontal direction, and the B layer wiring pattern LB is disposed on the wiring track TV extending in the vertical direction. The via holes H1 and H2 are arranged at positions (grids) where the wiring tracks TH and TV intersect. Further, the wiring pattern LA indicated by the solid line is extended in the horizontal direction with respect to the via hole H1 so that the connection does not become defective even if the pattern changes due to the exposure / development process, and the wiring pattern LB1 indicated by the broken line is perpendicular to the via hole H1. Expanded in the direction. Further, in order to connect the two via holes H1 and H2 and the wiring pattern LB1, the via land VB of the B layer is provided to extend beyond the right via hole H2.
このように配線パターンを拡張し且つビアランドＶＢを設けることで，配線パターンの先端が丸く加工されても，またビアランドＶＢの先端が丸く加工されても，先端部分とビアホールＨ１，Ｈ２とがずれているので，加工後の配線パターンやビアランドの外側にビアホールがはみ出てしまうことはなく，接続不良を回避することができる。 By extending the wiring pattern and providing the via land VB in this way, even if the tip of the wiring pattern is processed to be round or the tip of the via land VB is processed to be round, the tip and the via holes H1 and H2 are displaced. Therefore, the via hole does not protrude outside the processed wiring pattern or via land, and connection failure can be avoided.
同様に，図２（Ｂ）では，ビアホールＨ１，Ｈ２が配線トラックの交差点の両側に設けられている。この場合は，配線パターンＬＡの先端をビアホールＨ１の左側まで拡張し，配線パターンＬＢに接続されるビアランドＶＢの両端をビアホールＨ１の左側にビアホールＨ２の右側にそれぞれ拡張している。これにより，接続不良を回避している。 Similarly, in FIG. 2B, via holes H1 and H2 are provided on both sides of the intersection of the wiring tracks. In this case, the end of the wiring pattern LA is extended to the left side of the via hole H1, and both ends of the via land VB connected to the wiring pattern LB are extended to the left side of the via hole H1 and to the right side of the via hole H2. This avoids poor connection.
しかしながら，図２（Ａ）の例では，ビアランドＶＢの右端が拡張されて隣の配線パターンＬＢとの距離ｄ１が小さくなり，図中「Ｘ」を付けた２つの配線トラックＴＶＸには配線パターンを形成することができなくなる。同様に，図２（Ｂ）の例では，ビアランドＶＢの左右端が拡張されているので，隣の配線トラックＴＶＸには配線パターンを形成することができなくなる。このように，２個のビアホールからなる冗長ビア構成を設けた結果，配線パターンＬＢの配線トラックに加えて，２つの配線トラックが犠牲になり，配線パターンの配置効率が低下する。原理的に２個のビアホールの冗長ビア構成であれば，配線パターンの配線トラックに加えて１つの配線トラックが犠牲になれば良いはずであるが，図２の例ではそうはなっていない。 However, in the example of FIG. 2A, the right end of the via land VB is expanded to reduce the distance d1 from the adjacent wiring pattern LB, and the wiring pattern TVX marked with “X” in the drawing is not connected to the wiring pattern TVX. It cannot be formed. Similarly, in the example of FIG. 2B, since the left and right ends of the via land VB are expanded, a wiring pattern cannot be formed on the adjacent wiring track TVX. As described above, as a result of providing a redundant via configuration including two via holes, two wiring tracks are sacrificed in addition to the wiring track of the wiring pattern LB, and the arrangement efficiency of the wiring pattern is lowered. In principle, a redundant via configuration with two via holes should only sacrifice one wiring track in addition to the wiring track of the wiring pattern, but this is not the case in the example of FIG.
上記の配線効率の低下の問題は，グリッドを利用しないグリッドレスの配線レイアウトにおいても同様である。つまり，グリッドレスの配線レイアウトでは，隣接配線パターンは，最小間隔だけ離間して配置される。よって，接続不良を回避するために冗長ビア構造において配線パターンをそれぞれ延長して設けると，その分だけ隣接配線パターンを離間して配置する必要があり，配線効率の低下を招いてしまう。 The problem of the above-described decrease in wiring efficiency is also the same in a gridless wiring layout that does not use a grid. In other words, in the gridless wiring layout, adjacent wiring patterns are spaced apart by a minimum interval. Therefore, if wiring patterns are extended and provided in the redundant via structure in order to avoid poor connection, it is necessary to arrange adjacent wiring patterns so as to be separated from each other, resulting in a decrease in wiring efficiency.
図３及び図４は，本実施の形態における冗長ビア構造を示す図である。この例も，グリッドベースの配線方式によるものであり，Ａ層ではその主配線方向である水平方向の配線トラックＴＨが定義され，Ｂ層ではその主配線方向である垂直方向の配線トラックＴＶが定義され，各層の配線パターンがそれらの配線トラック上に配置される。そして，配線トラックの交差点（グリッド）にビア構造が配置される。ビア構造は，前述したとおり，ビアホールＨと上下層のビアランドＶＡ，ＶＢとで構成される。 3 and 4 are diagrams showing a redundant via structure in the present embodiment. This example is also based on a grid-based wiring system. In the A layer, a horizontal wiring track TH that is the main wiring direction is defined, and in the B layer, a vertical wiring track TV that is the main wiring direction is defined. Then, the wiring patterns of each layer are arranged on those wiring tracks. A via structure is arranged at the intersection (grid) of the wiring track. As described above, the via structure includes the via hole H and the upper and lower via lands VA and VB.
図３に示すように，Ａ層の配線ＬＡとＢ層の配線ＬＢとがそれぞれ配線トラックＴＨ２とＴＶ２上にそれぞれの主配線方向に延在して配置され，それらの交点（グリッド）で交差している。そこで，２個のビアホールＨを有する冗長ビア構造は，実線で示したようにＡ層に形成されるビアランドＶＡと，破線で示したようにＢ層に形成されるビアランドＶＢと，Ａ，Ｂ層間の絶縁層に形成される２個のビアホールＨとで構成される。また，ビアランドとビアホールの包含関係は，ビアランドの縁よりもビアホールの縁が内側にくるように一定の最小マージンを持って構成される。 そして，Ａ層のビアランドＶＡは，２個のビアホールＨを含む最小矩形領域よりその最小マージン分大きい矩形領域を基本形（ビアホール形成領域）とし，それよりもＡ層の主配線方向（水平方向）に更に拡張され（図中ＥＡ），垂直方向には拡張されていない。つまり，ビアランドＶＡの垂直方向の幅はビアホールＨの幅に上下両側に設計ルール上の最小マージンを足したサイズと同じになっている。これにより，配線トラックＴＨ２の両側の配線トラックＴＨ１，ＴＨ３には別のＡ層の配線パターンを形成することができる。 As shown in FIG. 3, the A-layer wiring LA and the B-layer wiring LB are arranged to extend in the respective main wiring directions on the wiring tracks TH2 and TV2, respectively, and intersect at their intersections (grids). ing. Therefore, the redundant via structure having two via holes H includes a via land VA formed in the A layer as shown by a solid line, a via land VB formed in the B layer as shown by a broken line, and the A and B layers. And two via holes H formed in the insulating layer. In addition, the inclusion relationship between via land and via hole is configured with a certain minimum margin so that the edge of the via hole is on the inner side than the edge of the via land. The via land VA of the A layer has a rectangular area that is larger than the minimum rectangular area including the two via holes H by the minimum margin as a basic shape (via hole forming area), and is in the main wiring direction (horizontal direction) of the A layer. Further expanded (EA in the figure), it is not expanded in the vertical direction. In other words, the width of the via land VA in the vertical direction is the same as the size of the width of the via hole H plus the minimum margin on the design rule on both the upper and lower sides. Thus, another A layer wiring pattern can be formed on the wiring tracks TH1 and TH3 on both sides of the wiring track TH2.
同様に，Ｂ層のビアランドＶＢは，２個のビアホールＨを含む最小矩形領域に最小マージン分大きい矩形領域を基本形（ビアホール形成領域）とし，それよりもＢ層の主配線方向（垂直方向）に更に拡張され（図中ＥＢ），水平方向には拡張されていない。つまり，ビアランドＶＢの水平方向の幅は２個のビアホールＨを含む最小矩形領域のサイズに左右両側に最小マージンを足したサイズと同じになっている。これにより，配線トラックＴＶ２，ＴＶ３の両側の配線トラックＴＶ１，ＴＶ４には別のＢ層の配線パターンを形成することができる。要すれば，２個のビアホールからなる冗長ビア構造を設けても，それにより犠牲になる配線トラックは，配線パターンＬＡ，ＬＢの配線トラックＴＨ２，ＴＶ２以外には，１つの配線トラックＴＶ３のみである。したがって，配線効率の低下を避けることができる。 Similarly, the via land VB of the B layer has a rectangular area that is larger than the minimum rectangular area including the two via holes H by the minimum margin as a basic form (via hole forming area), and is in the main wiring direction (vertical direction) of the B layer. Further expanded (EB in the figure) and not expanded in the horizontal direction. That is, the width in the horizontal direction of the via land VB is the same as the size of the minimum rectangular area including the two via holes H plus the minimum margins on both the left and right sides. Thus, another B layer wiring pattern can be formed on the wiring tracks TV1 and TV4 on both sides of the wiring tracks TV2 and TV3. In short, even if a redundant via structure composed of two via holes is provided, the wiring track that is sacrificed by the redundant via structure is only one wiring track TV3 other than the wiring tracks TH2 and TV2 of the wiring patterns LA and LB. . Therefore, a reduction in wiring efficiency can be avoided.
図４を参照することで，本実施の形態の冗長ビア構造がより明らかになる。図４（Ａ）は２個のビアホールＨが水平方向に配置された例，図４（Ｂ）は２個のビアホールＨが垂直方向に配置された例をそれぞれ示している。まず，２個のビアホールＨを包含するビアホール形成領域として最小矩形領域ＭＩＮを定義する。そして，Ａ層のビアランドＶＡは，この最小矩形領域ＭＩＮをＡ層の主配線方向ＥＡに拡張しそれと垂直方向には拡張しないパターンになる。一方，破線で示されるＢ層のビアランドＶＢは，最小矩形領域ＭＩＮをＢ層の主配線方向ＥＢに拡張しそれと垂直方向には拡張しないパターンになる。そして，それらのビアランドＶＡ，ＶＢと２個のビアホールＨとから冗長ビア構造ＲＶが構成されている。図４には，２つの冗長ビア構造ＲＶの一点鎖線に沿った断面図が示され，図４（Ａ）の断面図では，破線のビアランドＶＢがビアホールＨの最小矩形領域から拡張されず，実線のビアランドＶＡがビアホールＨの最小矩形領域から拡張されていることが示されている。また，図４（Ｂ）の断面図では，その逆の拡張関係が示されている。 Referring to FIG. 4, the redundant via structure of the present embodiment becomes clearer. 4A shows an example in which two via holes H are arranged in the horizontal direction, and FIG. 4B shows an example in which two via holes H are arranged in the vertical direction. First, a minimum rectangular area MIN is defined as a via hole forming area including two via holes H. The via land VA of the A layer has a pattern in which the minimum rectangular area MIN is extended in the main wiring direction EA of the A layer and is not extended in the vertical direction. On the other hand, the via land VB of the B layer indicated by the broken line has a pattern in which the minimum rectangular area MIN is extended in the main wiring direction EB of the B layer and is not extended in the vertical direction. A redundant via structure RV is constituted by these via lands VA and VB and two via holes H. 4 shows a cross-sectional view along the alternate long and short dash line of two redundant via structures RV. In the cross-sectional view of FIG. 4A, the broken via land VB is not extended from the minimum rectangular region of the via hole H, and is shown as a solid line. The via land VA is extended from the minimum rectangular area of the via hole H. Further, in the cross-sectional view of FIG. 4B, the reverse expansion relationship is shown.
以上のように，本実施の形態における冗長ビア構造では，複数のビアホールを包含する最小矩形領域を，Ａ層のビアランドＶＡはその主配線方向（水平方向）に拡張し主配線方向と直交する方向（垂直方向）には拡張しないパターンであり，Ｂ層のビアランドＶＢはその主配線方向（垂直方向）に拡張し主配線方向と直交する方向（水平方向）には拡張しないパターンである。このようなビアランドを設けることで，冗長ビア構造であっても無駄に配線トラックＴＶ，ＴＨを犠牲にすることは抑制される。 As described above, in the redundant via structure according to the present embodiment, the minimum rectangular area including a plurality of via holes is expanded in the A layer via land VA in the main wiring direction (horizontal direction) and orthogonal to the main wiring direction. The via land VB of the B layer is a pattern that extends in the main wiring direction (vertical direction) and does not extend in a direction orthogonal to the main wiring direction (horizontal direction). By providing such a via land, it is possible to suppress the useless sacrifice of the wiring tracks TV and TH even in the redundant via structure.
図５〜図８は，本実施の形態における冗長ビア構造の例を示す図である。図５（Ａ）は，図３の冗長ビア構造と同じ構造であり，配線パターンＬＢに対して２個のビアホールＨが右側にずれて配置されている。図５（Ｂ）は，配線パターンＬＢに対して２個のビアホールＨが左側にずれて配置されている例である。 5 to 8 are diagrams showing examples of the redundant via structure in the present embodiment. FIG. 5A shows the same structure as the redundant via structure shown in FIG. 3, in which two via holes H are arranged shifted to the right with respect to the wiring pattern LB. FIG. 5B shows an example in which two via holes H are shifted to the left with respect to the wiring pattern LB.
図５（Ａ）には，冗長ビア構造の配線トラックＴＨ２に沿った断面図が示されている。この断面図から明らかなとおり，配線パターンＬＢとビアランドＶＢとが一部重なっている。このように，設計データ上では配線パターンＬＢのデータとビアランドＶＢのデータとが併存するが，露光・現像後のＢ層のパターンは，配線パターンＬＢとビアランドＶＢとを一体化したものになる。Ａ層においても同様に，配線パターンＬＡとビアランドＶＡとは一体化したものになる。 FIG. 5A shows a cross-sectional view along the wiring track TH2 having a redundant via structure. As is clear from this cross-sectional view, the wiring pattern LB and the via land VB partially overlap. Thus, the wiring pattern LB data and the via land VB data coexist on the design data, but the pattern of the B layer after exposure and development is an integration of the wiring pattern LB and the via land VB. Similarly, in the A layer, the wiring pattern LA and the via land VA are integrated.
図５（Ｂ）にも，配線トラックＴＨ２に沿った冗長ビア構造の断面図が示されている。この断面図から明らかなとおり，ビアランドＶＢは配線パターンＬＢと一部で重なっている。同様に，ビアランドＶＡも配線パターンＬＡと一部で重なっている。 FIG. 5B also shows a cross-sectional view of the redundant via structure along the wiring track TH2. As is apparent from this cross-sectional view, the via land VB partially overlaps the wiring pattern LB. Similarly, the via land VA partially overlaps the wiring pattern LA.
つまり，配線パターンＬＡ，ＬＢに加えて，冗長ビア構造としてビアホールの最小矩形領域を主配線方向に拡張したビアランドＶＢ，ＶＡを設けることで，ビアホールＨが露光・現像後のＡ層のパターンとＢ層のパターンの外側にはみ出ることは回避されるのである。 That is, in addition to the wiring patterns LA and LB, via lands VB and VA are provided as the redundant via structure in which the minimum rectangular area of the via hole is extended in the main wiring direction. Projecting outside the layer pattern is avoided.
図６は，図５の例をＡ層とＢ層で逆にしたものである。つまり，２個のビアホールＨは垂直方向に配置され，且つ，配線パターンＬＢ上に配置されている。それに伴い，Ａ層のビアランドＶＡは水平方向に拡張したパターンに，Ｂ層のビアランドＶＢは垂直方向に拡張したパターンになっている。それ以外は，図５と同じである。 FIG. 6 is a diagram in which the example of FIG. 5 is reversed between the A layer and the B layer. That is, the two via holes H are arranged in the vertical direction and are arranged on the wiring pattern LB. Accordingly, the via land VA of the A layer has a pattern extended in the horizontal direction, and the via land VB of the B layer has a pattern extended in the vertical direction. The rest is the same as FIG.
図７は，更に別の冗長ビア構造を示す平面図である。図７（Ａ）は，６個のビアホールＨを有する冗長ビア構造であり，それを介してＡ層の配線パターンＬＡとＢ層の配線パターンＬＢとが接続されている。配線パターンＬＡ上にはその配線幅と同じサイズの３個のビアホールＨが配置され，配線パターンＬＢ上にもその配線幅と同じサイズの２個のビアホールＨが配置されている。また，残りの２個のビアホールはいずれの配線パターン上にも配置されていない。そして，実線で示したＡ層のビアランドＶＡは，６個のビアホールを包含する最小矩形領域がＡ層の主配線方向（水平方向）に拡張され，それと直交する方向には拡張されないパターンになっている。一方，破線で示したＢ層のビアランドＶＢは，６個のビアホールを包含する最小矩形領域がＢ層の主配線方向（垂直方向）に拡張され，それと直交する方向には拡張されないパターンになっている。つまり，ビアランドＶＡとＶＢとが互いに直交する方向に拡張されているので，それらビアランドの角が露光・現像後に丸くなっても６個のビアホールＨがそれらビアランド内に包含されることが保証される。その結果，接続不良は回避される。 FIG. 7 is a plan view showing still another redundant via structure. FIG. 7A shows a redundant via structure having six via holes H, through which the A layer wiring pattern LA and the B layer wiring pattern LB are connected. Three via holes H having the same size as the wiring width are arranged on the wiring pattern LA, and two via holes H having the same size as the wiring width are also arranged on the wiring pattern LB. Further, the remaining two via holes are not arranged on any wiring pattern. The via land VA of the A layer indicated by the solid line has a pattern in which the minimum rectangular area including the six via holes is expanded in the main wiring direction (horizontal direction) of the A layer and is not expanded in the direction orthogonal thereto. Yes. On the other hand, the via land VB of the B layer indicated by the broken line has a pattern in which the minimum rectangular area including six via holes is extended in the main wiring direction (vertical direction) of the B layer and is not extended in the direction perpendicular thereto. Yes. In other words, since the via lands VA and VB are extended in the direction orthogonal to each other, it is guaranteed that the six via holes H are included in the via lands even if the corners of the via lands are rounded after exposure and development. . As a result, poor connection is avoided.
図７（Ｂ）は，３個のビアホールＨを有するビア構造であり，３個のビアホールＨは全て配線パターンＬＡ上に配置されている。この場合も，上記の考え方と同じようにして，Ａ，Ｂ層のビアランドＶＡ，ＶＢのパターンが定義される。つまり，実線で示したＡ層のビアランドＶＡは，３個のビアホールを包含する最小矩形領域を水平方向にのみ拡張したパターンにされ，破線で示したＢ層のビアランドＶＢも最小矩形領域を垂直方向にのみ拡張したパターンにされている。これにより，３個のビアホールＨは確実に両ビアランドＶＡ，ＶＢ内に包含されて接続不良は回避される。 FIG. 7B shows a via structure having three via holes H, and all the three via holes H are arranged on the wiring pattern LA. Also in this case, the patterns of the via lands VA and VB of the A and B layers are defined in the same manner as the above concept. That is, the via land VA of the A layer indicated by the solid line is a pattern obtained by extending the minimum rectangular area including the three via holes only in the horizontal direction, and the via land VB of the B layer indicated by the broken line also extends the minimum rectangular area in the vertical direction. The pattern has been expanded only. As a result, the three via holes H are surely included in both via lands VA and VB, and connection failure is avoided.
図８は，２個のビアホールを有する冗長ビア構造を示し，但し，２個のビアホールＨの間隔ｄ２が配線トラック間隔以下にされ，左側のビアホールＨは配線トラックＴＶ２上に配置されているが，右側のビアホールＨは配線トラックＴＶ３より左側にシフトした位置に配置されている。この場合でも，Ａ層のビアランドＶＡが２個のビアホールを包含する最小矩形領域を水平方向にのみ拡張したパターンにされ，Ｂ層のビアランドＶＢが垂直方向にのみ拡張したパターンにされている。 FIG. 8 shows a redundant via structure having two via holes, where the interval d2 between the two via holes H is set to be equal to or smaller than the wiring track interval, and the left via hole H is arranged on the wiring track TV2. The right via hole H is arranged at a position shifted to the left side from the wiring track TV3. Even in this case, the via land VA of the A layer has a pattern in which the minimum rectangular area including two via holes is expanded only in the horizontal direction, and the via land VB of the B layer has a pattern expanded only in the vertical direction.
［経路探索方法］
次に，本実施の形態の冗長ビア構造を伴う場合の経路探索方法について説明する。経路探索方法については，例えば，特許文献２，３，４に記載されている。この経路探索によれば，有るノードから別のノードまでの配線経路を探索するにあたり，配線工程の初期段階ではショート（短絡）や間隙不足などの設計ルール違反に対するコスト係数（ペナルティ）を小さく設定し,間隙不足やショートを許容した迂回の少ない経路を探索するようにする。そして徐々にショートなど設計ルール違反に対するコスト係数（ペナルティ）を大きくしながら経路探索を繰り返すことで設計ルール違反個所を解消し，最適な配線経路を検出する。
経路の良し悪しは,下に示すような評価式（１）で配線コストとして数値化し判定する。そして配線コストが最小になる経路を毎回選択，保存するようにする。
（配線コスト）＝ a・ｍＤ＋b・ｓＤ＋c・ｎＶ＋d・ｒＶ＋e・Ｅ ・・・ 評価式（1）
評価式（１）において，ｍＤはノード間経路の主配線方向配線長，ｓＤはノード間経路の従配線方向配線長，ｎＶはノード間経路内のシングルビア数，ｒＶはノード間経路の冗長ビア数，Ｅはノード間経路の設計ルール違反個所数である。係数a,b,c,d,eはコスト係数と呼び,主配線方向配線,従配線方向配線,シングルビア,冗長ビア,設計ルール違反に対する重み付けを与えるものである。これらにより経路探索のときに何を優先して解決するかをコントロールする。
[Route search method]
Next, the route search method when the redundant via structure of this embodiment is accompanied will be described. The route search method is described in
Whether the route is good or bad is quantified and determined as a wiring cost by an evaluation formula (1) as shown below. A route that minimizes the wiring cost is selected and stored each time.
(Wiring cost) = a · mD + b · sD + c · nV + d · rV + e · E · · · Evaluation formula (1)
In the evaluation formula (1), mD is the wiring length in the main wiring direction of the inter-node path, sD is the wiring length in the sub-wiring direction of the inter-node path, nV is the number of single vias in the inter-node path, and rV is the redundant via of the inter-node path. The number E is the number of design rule violations in the path between nodes. The coefficients a, b, c, d, and e are called cost coefficients, and give weights to main wiring direction wiring, sub wiring direction wiring, single via, redundant via, and design rule violation. These control what is prioritized and resolved during route search.
本実施の形態における第１の経路探索方法によれば，探索対象の経路内の配線層間接続を極力冗長ビア構造で行うことができるように，繰り返される経路探索工程の最初から，配線層間接続を冗長ビア構造に優先指定するようにする。そのようにすることで，探索された経路内に冗長ビア構造を配置できなくなる状況を極力回避することができる。 According to the first route searching method in the present embodiment, the wiring layer connection is performed from the beginning of the repeated route searching process so that the wiring layer connection in the route to be searched can be performed with the redundant via structure as much as possible. Prioritize redundant via structure. By doing so, it is possible to avoid the situation where the redundant via structure cannot be arranged in the searched route as much as possible.
図９Ａは，第１の経路探索方法を示すフローチャート図である。また，図１０，１１Ａ,１１Ｂ，１２は，第１の経路探索方法の各工程の配線パターンと冗長ビア構造を示す図である。 FIG. 9A is a flowchart showing the first route search method. 10, 11A, 11B, and 12 are diagrams showing a wiring pattern and a redundant via structure in each step of the first route search method.
図９Ａに示されるように，あるノードから他のノードまでの配線経路を探索するにあたり，最初の経路探索工程Ｓ１０で，配線経路のコストの評価式（１）に使用するコスト係数a〜eを設定する。a〜eの値は，例えば図９Ｂに示す表のようになっている。これをコスト系列と呼ぶことにする。まずコスト系列ＣＳ１のようにa〜eを設定し，工程Ｓ１１内の工程Ｓ１１０〜Ｓ１１２の処理を全配線対象ノード間について行い，求めた経路を配線領域内に登録する。工程Ｓ１１０では，配線を発生すべきノードを選択し，その選択されたノード間の配線が未結線であったり配線ルール違反が存在していれば，工程Ｓ１１１の経路探索が行われる。工程Ｓ１１１では，冗長ビアのコスト係数をシングルビアのコスト係数以下に設定して冗長ビア優先で経路探索を行い，上記の配線コストの評価値が最小になる経路を選択する。そして，その経路が配線領域に登録される（Ｓ１１２）。 As shown in FIG. 9A, when searching for a wiring route from a certain node to another node, in the first route search step S10, the cost coefficients a to e used for the evaluation equation (1) for the cost of the wiring route are calculated. Set. The values a to e are as shown in the table of FIG. 9B, for example. This is called a cost series. First, a to e are set as in the cost series CS1, steps S110 to S112 in step S11 are performed between all wiring target nodes, and the obtained route is registered in the wiring region. In step S110, a node to generate wiring is selected. If the wiring between the selected nodes is not connected or there is a wiring rule violation, route search in step S111 is performed. In step S111, the path search is performed with priority given to redundant vias by setting the cost coefficient of the redundant via to be equal to or less than the cost coefficient of the single via, and the path that minimizes the evaluation value of the wiring cost is selected. Then, the route is registered in the wiring area (S112).
次に，Ｓ１２でコスト系列を更新する。この処理により,a〜eの値は図９ＢのＣＳ２のように設定される。そして再度Ｓ１１の処理を，配線対象の全ノードについて実行し,ＣＳ１の設定で求めた経路をより好適なものに求めなおす。このような処理を全コスト系列について行なうか,全配線結果が設計ルールを満たすなどの終了条件に達するまで繰り返す。 Next, the cost series is updated in S12. By this processing, the values of a to e are set as CS2 in FIG. 9B. Then, the process of S11 is executed again for all nodes to be wired, and the route obtained by the setting of CS1 is obtained again in a more suitable one. Such processing is repeated for all cost series or until all wiring results satisfy an end condition such as satisfying the design rule.
Ｓ１０では，コスト系列のうち最初の行ＣＳ１を使用する。ＣＳ１では，配線間の短絡であるショートや,間隙不足などの設計ルール違反に対するコスト係数eをゼロにしている。したがってＣＳ１のコスト系列で求まる配線経路では,ショートや間隙不足が容認される。さらにＣＳ１では(主方向線長コスト係数a)＜(従方向線長コスト係数b)としているため，Ｓ１１１で選択される経路は各層の主配線方向を守り，迂回が少ない経路となる。 In S10, the first row CS1 in the cost series is used. In CS1, the cost coefficient e for a design rule violation such as a short circuit between wires or a gap shortage is set to zero. Therefore, a short circuit or a gap shortage is allowed in the wiring route obtained from the cost sequence of CS1. Further, since CS1 satisfies (main direction line length cost coefficient a) <(subordinate direction line length cost coefficient b), the path selected in S111 is a path that protects the main wiring direction of each layer and has few detours.
Ｓ１１の2周目の配線処理で使用するコスト系列ＣＳ２は，設計ルール違反に対するコスト係数eをe>0と設定しているため,経路コストが同等な場合はより設計ルール違反の個所が少ない経路を選択することになる。 The cost series CS2 used in the wiring process for the second round of S11 sets the cost coefficient e for the design rule violation as e> 0. Therefore, when the route costs are the same, the route with fewer design rule violations Will be selected.
Ｓ１１のｎ周目の配線処理で使用するコスト系列ＣＳｎに向けて, eの値をa,ｂより徐々に大きくしていくと，設計ルール違反を回避するために迂回を容認する状態になるが，評価式（１）の配線コストに上限値を設けることにより過剰な迂回のある経路は棄却できる。このようにＳ１１〜Ｓ１２の処理を繰り返すと，配線収容が可能な限り，設計ルールを遵守した経路を選択して配線経路最適化が収束する。
経路探索のアルゴリズムは種々のアルゴリズムが考えられるが，本実施の形態では本質的ではないので詳細は省略する。
If the value of e is gradually increased from a and b toward the cost sequence CSn used in the wiring processing of the nth cycle in S11, a circumvention is allowed in order to avoid a design rule violation. By setting an upper limit value for the wiring cost of the evaluation formula (1), a route with an excessive detour can be rejected. As described above, when the processes of S11 to S12 are repeated, as long as the wiring can be accommodated, the route complying with the design rule is selected and the wiring route optimization converges.
Although various algorithms can be considered for the route search, details are omitted because they are not essential in this embodiment.
図１０は，３つの配線区間ＷＲ１，ＷＲ２，ＷＲ３を配線するにあたり，Ｓ１０でコスト系列ＣＳ１を設定し,工程Ｓ１１により配線して得られた配線パターンと冗長ビア構造を示す。この例では，３つの経路が探索され，第１の経路がＡ層の配線パターンＬＡ１と冗長ビアＶ１とＢ層の配線パターンＬＢ１からなり，第２の経路がＡ層の配線パターンＬＡ２と冗長ビアＶ２とＢ層の配線パターンＬＢ２からなり，第３の経路がＡ層の配線パターンＬＡ３と冗長ビアＶ３とＢ層の配線パターンＬＢ３からなる。いずれも，設計ルール違反コスト係数eを小さくして短絡を許容しているため迂回が生じておらず,またa<bの設定で主配線方向を優先するように経路探索されているので，配線パターンＬＡ１，２，３とＬＢ１，２，３とが規則正しく配置されている。 FIG. 10 shows a wiring pattern and a redundant via structure obtained by setting the cost series CS1 in S10 and wiring in step S11 when wiring the three wiring sections WR1, WR2 and WR3. In this example, three paths are searched, the first path is composed of the A layer wiring pattern LA1, the redundant via V1, and the B layer wiring pattern LB1, and the second path is the A layer wiring pattern LA2 and the redundant via. The third path consists of the A layer wiring pattern LA3, the redundant via V3, and the B layer wiring pattern LB3. In either case, the design rule violation cost coefficient e is reduced to allow a short circuit, so there is no detour, and the route search is performed so that the main wiring direction is prioritized by setting a <b. The patterns LA1, 2, 3 and LB1, 2, 3 are regularly arranged.
そして，コスト係数c>dに設定してあることから冗長ビアが優先的に使われ,全てのビアが冗長ビア構造になっており，例えば，冗長ビアＶ３は，Ａ層のビアランドＶＡとＢ層のビアランドＶＢ３と２個のビアホールＨで構成されている。 Since the cost coefficient c> d is set, redundant vias are preferentially used and all vias have a redundant via structure. For example, the redundant via V3 includes the via land VA of the A layer and the B layer. Via land VB3 and two via holes H.
その結果，冗長ビアＶ１により配線パターンＬＢ１，ＬＢ２が短絡し，冗長ビアＶ２により配線パターンＬＢ２，ＬＢ３が短絡している。３つの配線経路のための３つの冗長ビア構造Ｖ１〜Ｖ３は，垂直方向の３つの配線トラックと水平方向の４つの配線トラックを使用するだけである。 As a result, the wiring patterns LB1 and LB2 are short-circuited by the redundant via V1, and the wiring patterns LB2 and LB3 are short-circuited by the redundant via V2. The three redundant via structures V1-V3 for the three wiring paths only use three vertical wiring tracks and four horizontal wiring tracks.
図１１Ａ，図１１Ｂは２回目のＳ１１の配線工程による経路の改善状況を示している。この２回目のＳ１１工程を行なうにあたっては，１回目のＳ１１が終了した後にＳ１２によりコスト系列をＣＳ２のように設定する。これは評価式（１）の設計ルール違反コスト係数eをＣＳ１のときよりも大きく設定し，配線間短絡を避けることを配線長が長くなることよりもより高い優先度にして，経路探索を行うことに相当する。今回も配線層間接続は冗長ビアを優先にするようコスト係数c>dに設定する。この２回目の経路探索は，１回目の経路探索で得られた経路である図１０を出発点として，各経路について評価式（１）の配線コストが最小になる経路を再探索して１回目の経路探索で求めた経路と置き換える。 FIG. 11A and FIG. 11B show the improvement status of the route by the second wiring process of S11. In performing the second S11 step, after the first S11 is completed, the cost series is set as CS2 by S12. This is because the design rule violation cost coefficient e of the evaluation formula (1) is set to be larger than that in CS1, and the path search is performed with higher priority given to avoiding a short circuit between wirings than to increase the wiring length. It corresponds to that. This time, the cost coefficient c> d is set to give priority to redundant vias in the wiring interlayer connection. In the second route search, the route obtained by the first route search in FIG. 10 as a starting point is re-searched for the route that minimizes the wiring cost of the evaluation formula (1) for each route. Replace with the route obtained in the route search.
まず，ＷＲ１の経路を求めなおすと,ＬＢ１とＬＢ２に存在している短絡を回避するように，第一の冗長ビア構造Ｖ１が水平方向右に１グリッド分移動する。これで図１１Ａの構造になる。次に,ＷＲ２の経路を求めなおすと,配線パターンＬＢ２，ＬＢ３間に存在している短絡を回避するように第二の冗長ビア構造Ｖ２が水平方向右に１グリッド分移動して図１１Ｂの構造になる。ＷＲ３の経路を求めなおすと,ＷＲ２までの処理でＷＲ３に関する設計ルール違反は解消しているため，ＷＲ３の経路は変化しない。 First, when the route of WR1 is obtained again, the first redundant via structure V1 moves to the right in the horizontal direction by one grid so as to avoid a short circuit existing in LB1 and LB2. This results in the structure of FIG. 11A. Next, when the route of WR2 is obtained again, the second redundant via structure V2 moves to the right in the horizontal direction by one grid so as to avoid the short circuit existing between the wiring patterns LB2 and LB3, and the structure of FIG. 11B. become. When the route for WR3 is obtained again, the design rule violation related to WR3 has been resolved in the processing up to WR2, so the route for WR3 does not change.
全ての配線対象ノード間ＷＲ１〜ＷＲ３の再配線処理が終わったので,２回目のＳ１１処理は終了し，引き続き図９ＡのＳ１２に進む。ここでコスト系列が更新され,３回目のＳ１１処理に入る。２回目のＳ１１処理と同様に，まずＷＲ１から経路探索が行われる。２回目のＳ１１処理でＶＢ２とＶＢ３の間隙不足による設計ルール違反がＷＲ１には残っているが，Ｖ１の向きが水平方向から垂直方向に変わることで図１１Ｃの構造になり，設計ルール違反が解消される。続いてＷＲ２の再配線処理へ移るが，ＷＲ２はＷＲ１の経路が変化したことにより設計ルール違反が解消していて,更に迂回も存在しないため再配線しても経路が変わらない。ＷＲ３についても同様に経路が据え置かれる。 Since the rewiring process for all the wiring target nodes WR1 to WR3 is completed, the second S11 process is completed, and the process proceeds to S12 in FIG. 9A. Here, the cost series is updated, and the third S11 process is entered. As in the second S11 process, a route search is first performed from WR1. The design rule violation due to insufficient gap between VB2 and VB3 remains in WR1 in the second S11 process, but the V1 direction changes from horizontal to vertical, resulting in the structure of FIG. 11C, eliminating the design rule violation. Is done. Subsequently, the WR2 rewiring process is performed. However, since the WR2 route has changed, the design rule violation has been eliminated, and there is no detour. A route is similarly deferred for WR3.
この結果，配線間の短絡は全て回避されている。但し，３つの冗長ビア構造Ｖ１〜Ｖ３は，５つの垂直方向の配線トラックと４つの水平方向の配線トラックを使用することになり，図１０よりも配線効率が低下した。 As a result, all short circuits between wires are avoided. However, the three redundant via structures V1 to V3 use five vertical wiring tracks and four horizontal wiring tracks, and the wiring efficiency is lower than that in FIG.
しかしながら，もし図２（Ａ）に示す構造の冗長ビアを使って，図１１Ｃに類似の冗長ビア構造を設計ルール違反を起こさずに実現しようとすると,図１２の例のような構造となり,３つの冗長ビア構造を実現するために，垂直方向のトラック６本，水平方向のトラック６本を消費する。図１２の構造と比べれば,図１１Ｃの構造は配線効率が良くなっていることがわかる。 However, if a redundant via structure similar to that in FIG. 11C is realized without causing a design rule violation using the redundant via having the structure shown in FIG. 2A, the structure shown in FIG. In order to realize one redundant via structure, six vertical tracks and six horizontal tracks are consumed. Compared with the structure of FIG. 12, it can be seen that the structure of FIG. 11C has improved wiring efficiency.
以上のように，第１の経路探索方法によれば，本実施の形態における冗長ビア構造を最初の経路探索工程から指定して探索を行うので，全ての経路内に冗長ビア構造を設計ルールを満たす範囲で可能な限り設けることができる。しかも，本実施の形態における冗長ビア構造の場合，Ａ層とＢ層のビアランドの拡張方向をそれぞれ一方の方向にのみ限定し且つ直交方向に拡張しているので，配線効率の低下をできるだけ招くことなく冗長ビア構造で配線層間を接続することができる。 As described above, according to the first route search method, the redundant via structure in the present embodiment is designated and searched from the first route search step. Therefore, the design rule for the redundant via structure is set in all routes. It can be provided as much as possible within the range to satisfy. In addition, in the redundant via structure according to the present embodiment, the extension directions of the via lands of the A layer and the B layer are limited to only one direction and are extended in the orthogonal direction, thereby causing a reduction in wiring efficiency as much as possible. The wiring layers can be connected with a redundant via structure.
図１３Ａ，図１３Ｂは，第２の経路探索方法のフローチャート図である。図１４，１５は，第２の経路探索方法の各工程での配線パターンと冗長ビア構造を示す図である。 13A and 13B are flowcharts of the second route search method. 14 and 15 are diagrams showing a wiring pattern and a redundant via structure in each step of the second route search method.
第２の経路探索方法では，図１３Ａに示されるように，あるノードから他のノードまでの配線経路を探索するにあたり，最初の経路探索工程Ｓ２０で，配線経路のコストの評価式（１）に使用するコスト係数a〜eを設定する。a〜eの値は，例えば図１３Ｃに示す表のようになっている。まずコスト系列ＣＳ２１のようにa〜eを設定し，Ｓ２１内のＳ２１０〜Ｓ２１２の処理を全配線対象ノード間について行い，求めた経路を配線領域内に登録する。コスト系列ＣＳ２１では，シングルビアコスト係数と冗長ビアコスト係数とが等しく設定されている。また，このとき，Ｓ２１１ではシングルビアだけを使用した経路探索を行うため，評価式（１）に記載したｒＶは常に０になり配線コストにはシングルビアしか寄与しない。 In the second route search method, as shown in FIG. 13A, when searching for a wiring route from a certain node to another node, in the first route searching step S20, the evaluation equation (1) for the cost of the wiring route is used. Sets the cost coefficients a to e to be used. The values of a to e are as shown in the table of FIG. 13C, for example. First, a to e are set as in the cost series CS21, the processing of S210 to S212 in S21 is performed between all wiring target nodes, and the obtained route is registered in the wiring area. In the cost series CS21, the single via cost coefficient and the redundant via cost coefficient are set equal. At this time, since the route search using only a single via is performed in S211, rV described in the evaluation formula (1) is always 0, and only a single via contributes to the wiring cost.
次に，Ｓ２２でコスト系列を更新する。この処理により,a〜eの値は図１３ＣのＣＳ２２のように設定される。そして再度Ｓ２１の処理を，配線対象の全ノードについて実行し,ＣＳ２１の設定で求めた経路を今回求めた最小コスト経路で置き換える。このような処理を全コスト系列について行なうか,全配線結果が設計ルールを満たすなどの終了条件に達するまで繰り返す。 Next, the cost series is updated in S22. By this processing, the values of a to e are set as CS22 in FIG. 13C. Then, the process of S21 is executed again for all nodes to be wired, and the route obtained by the setting of CS21 is replaced with the lowest cost route obtained this time. Such processing is repeated for all cost series or until all wiring results satisfy an end condition such as satisfying the design rule.
Ｓ２０では，コスト系列のうち最初の行ＣＳ２１を使用する。ＣＳ２１では，配線間の短絡であるショートや,間隙不足などの設計ルール違反に対するコスト係数eをゼロにしている。したがってＣＳ２１のコスト系列で求まる配線経路では,ショートや間隙不足が容認される。さらにＣＳ２１では，(主方向線長コスト係数a)＜(従方向線長コスト係数b)としているため，Ｓ２１１で選択される経路は，各層の主配線方向を守り，迂回が少ない経路となる。 In S20, the first row CS21 in the cost series is used. In CS21, the cost coefficient e for a design rule violation such as a short circuit between wires or a gap shortage is set to zero. Therefore, a short circuit or a gap shortage is allowed in the wiring route obtained from the CS21 cost series. Further, in CS21, since (main direction line length cost coefficient a) <(second direction line length cost coefficient b), the path selected in S211 is a path that protects the main wiring direction of each layer and has few detours.
Ｓ２１の2周目の配線処理で使用するコスト系列ＣＳ２２は，設計ルール違反に対するコスト係数eをe>0と設定しているため,Ｓ２１１では経路長コストが同等な場合はより設計ルール違反の個所が少ない側を選択することになる。 In the cost series CS22 used in the wiring process in the second round of S21, the cost coefficient e for the design rule violation is set as e> 0. Therefore, in S211, if the path length cost is the same, the location of the design rule violation The side with less is selected.
Ｓ２１のｎ周目の配線処理で使用するコスト系列ＣＳ２ｎに向けて, eの値をa,ｂより徐々に大きくしていくと，設計ルール違反を回避するために迂回を容認する状態になるが,評価式（１）の配線コストに上限値を設けることにより過剰な迂回のある経路は棄却できる。このようにＳ２１〜Ｓ２２の処理を繰り返すと，配線収容が可能な限り，設計ルールを遵守した経路を選択して配線経路最適化が収束する。Ｓ２０〜Ｓ２２の処理では,一貫して１個のビアホールからなるシングルビア構造だけを使用する経路探索を行うため，配線領域で消費する配線トラックや面積は最小であり,初期の段階から冗長ビアを使用した配線を行うときよりも設計ルール違反個所の解消が早く進む。 If the value of e is gradually increased from a and b toward the cost series CS2n used in the wiring processing of the nth cycle in S21, a circumvention is allowed in order to avoid a design rule violation. Therefore, a route with an excessive detour can be rejected by setting an upper limit value for the wiring cost of the evaluation formula (1). As described above, when the processes of S21 to S22 are repeated, as long as the wiring can be accommodated, the route complying with the design rule is selected and the wiring route optimization converges. In the processing of S20 to S22, since the route search using only the single via structure consisting of one via hole is consistently performed, the wiring track and area consumed in the wiring area are the minimum, and redundant vias are formed from the initial stage. Eliminates design rule violations faster than when wiring is used.
次に,図１３Ａの手順により一旦シングルビアで収束させた配線状態をもとにして,図１３Ｂの手順によりシングルビア構造を冗長ビア構造に置き換える。 Next, based on the wiring state once converged by the single via by the procedure of FIG. 13A, the single via structure is replaced with the redundant via structure by the procedure of FIG. 13B.
まず，前処理としてＳ３０で設計ルール違反のコスト係数eの値を∞か違反禁止を意味する値に設定するとともに，（シングルビアコスト係数ｃ）＞（冗長ビアコスト係数ｄ）として設定する。Ｓ３０で使用するコスト系列は例えば図１３ＣのＲＥＰのようにすればよい。 First, as a preprocessing, the value of the cost coefficient e for design rule violation is set to ∞ or a value meaning prohibition of violation in S30, and (single via cost coefficient c)> (redundant via cost coefficient d) is set. For example, the cost sequence used in S30 may be REP in FIG. 13C.
経路探索工程Ｓ３１では，全配線対象区間についてＳ３１０〜Ｓ３１２の処理により経路の再探索を行なう。Ｓ３０にて設定したコスト係数により，新たな設計ルール違反を起こさない範囲でシングルビアよりもコストの低い冗長ビア構造を採る経路への置き換えが行なわれる。 In the route search step S31, the route is searched again by the processing of S310 to S312 for all the wiring target sections. By the cost coefficient set in S30, replacement with a path having a redundant via structure having a cost lower than that of a single via is performed within a range that does not cause a new design rule violation.
図１４は，図１３Ａに示した経路探索工程を行った結果を示す。シングルビア構造が指定されているので，Ａ層の配線パターンＬＡ１，ＬＡ２，ＬＡ３は，順番に隣接する配線トラック上に配置され，Ｂ層の配線パターンＬＢ１，ＬＢ２，ＬＢ３も，順番に隣接する配線トラック上に配置され，それらを接続するシングルビア構造Ｖ１，Ｖ２，Ｖ３が配線パターンが交差するグリッド上に配置される。いずれのシングルビア構造においても，配線パターンの先端を拡張するようにすることで，露光・現像後の配線端の形状変化によっても断線が発生しないようにされる。 FIG. 14 shows the result of the route search process shown in FIG. 13A. Since the single via structure is specified, the wiring patterns LA1, LA2, LA3 of the A layer are arranged on the adjacent wiring tracks in order, and the wiring patterns LB1, LB2, LB3 of the B layer are also arranged in the order of the adjacent wirings. Single via structures V1, V2, and V3 arranged on the tracks and connecting them are arranged on a grid where wiring patterns intersect. In any single via structure, by extending the tip of the wiring pattern, disconnection does not occur even if the shape of the wiring end after exposure / development changes.
次に，図１３Ｂに示した工程でシングルビア構造が冗長ビア構造に置き換えられる。この置換工程では，図１４のシングルビア構造Ｖ１，Ｖ２，Ｖ３のうち，冗長ビア構造に置換可能なものだけが置き換えられる。ただし，本実施の形態における冗長ビア構造を採用することにより，より多くのシングルビア構造を冗長ビア構造に置き換えることができる。 Next, the single via structure is replaced with a redundant via structure in the process shown in FIG. 13B. In this replacement process, only the single via structures V1, V2, and V3 of FIG. 14 that can be replaced with the redundant via structure are replaced. However, by adopting the redundant via structure in the present embodiment, more single via structures can be replaced with the redundant via structure.
図１５は，工程Ｓ３１で冗長ビア構造に置き換えられた結果を示す図である。図１４と図１５とを比較するとわかるように，ビアＶ１が垂直方向の冗長ビア構造に置き換えられ，ビアＶ３が水平方向の冗長ビア構造に置き換えられている。ただし，真ん中のビアＶ２は，上下左右に他の配線パターンが存在するので，冗長ビア構造への置き換えはできていない。 FIG. 15 is a diagram illustrating a result of replacement with the redundant via structure in step S31. 14 and 15, the via V1 is replaced with a vertical redundant via structure, and the via V3 is replaced with a horizontal redundant via structure. However, since the middle via V2 has other wiring patterns on the top, bottom, left and right, it cannot be replaced with a redundant via structure.
このように，経路探索工程が終了した時にシングルビア構造を冗長ビア構造に置き換えるようにすると，ビアＶ２のように周囲を隣接配線パターンで囲まれている場合などに，置き換えができなくなる可能性がある。したがって，そのようなことを回避するためには，第１の経路探索工程のほうが好ましい。ただし，第２の経路探索工程であっても，本実施の形態の冗長ビア構造を利用することで，より多くのシングルビア構造を冗長ビア構造に置き換えることができる。 As described above, if the single via structure is replaced with the redundant via structure when the route search process is completed, there is a possibility that the replacement cannot be performed when the periphery is surrounded by the adjacent wiring pattern as in the via V2. is there. Therefore, in order to avoid such a situation, the first route search process is preferable. However, even in the second route search process, more single via structures can be replaced with redundant via structures by using the redundant via structure of the present embodiment.
図１６は，第２の経路探索方法についての比較例を示す図であり，図１５の結果と比較するための冗長ビア構造を示す。図１６の例は，図１４のシングルビア構造を図２に示した冗長ビア構造に置き換えたものである。図２の冗長ビア構造は，複数のビアホールが配列された方向に上下配線層のビアランドを拡張したものである。よって，図１６の第１の冗長ビアＶ１は，Ａ層のビアランドＶＡ１が垂直方向に拡張されており，第３の冗長ビアＶ３は，Ｂ層のビアランドＶＢ３が水平方向に拡張されている。その結果，３つの冗長ビア構造のために垂直方向で５配線トラック，水平方向でも５配線トラックを必要としている。これは，図１５と比較すると明らかにトラック数が多いことが理解できる。このように，本実施の形態の冗長ビア構造を利用することで，冗長ビア構造に必要なトラック数を減らすことができ，配線効率を高めることができる。 FIG. 16 is a diagram showing a comparative example of the second route search method, and shows a redundant via structure for comparison with the result of FIG. The example of FIG. 16 is obtained by replacing the single via structure of FIG. 14 with the redundant via structure shown in FIG. The redundant via structure of FIG. 2 is obtained by extending the via land of the upper and lower wiring layers in the direction in which a plurality of via holes are arranged. Accordingly, in the first redundant via V1 of FIG. 16, the via land VA1 of the A layer is expanded in the vertical direction, and in the third redundant via V3, the via land VB3 of the B layer is expanded in the horizontal direction. As a result, three redundant via structures require five wiring tracks in the vertical direction and five wiring tracks in the horizontal direction. Compared with FIG. 15, this clearly shows that the number of tracks is large. As described above, by using the redundant via structure of the present embodiment, the number of tracks necessary for the redundant via structure can be reduced, and the wiring efficiency can be increased.
上記の第２の経路探索方法において，図１３Ａの工程Ｓ２０〜Ｓ２２により，最適化された配線経路が検出され，それに基づく設計データが生成される。そこで，この設計データにおけるシングルビア構造を，可能なかぎり冗長ビア構造に置き換える処理である図１３Ｂの工程Ｓ３０〜Ｓ３１を行うことで，冗長ビア構造を備えた配線レイアウトの図形データが生成される。かかる冗長ビア構造を備えた配線レイアウトの図形データを利用することで，露光・現像工程を経ても冗長ビア構造のビアホールが上下の配線パターンと接続不良になることが回避可能になる。 In the second route search method described above, an optimized wiring route is detected by steps S20 to S22 in FIG. 13A, and design data based thereon is generated. Therefore, by performing steps S30 to S31 in FIG. 13B, which is a process for replacing the single via structure in the design data with a redundant via structure as much as possible, wiring layout graphic data having the redundant via structure is generated. By using the graphic data of the wiring layout having such a redundant via structure, it is possible to avoid that the via hole of the redundant via structure becomes poorly connected to the upper and lower wiring patterns even after the exposure / development process.
図１７，図１８は，本実施の形態における冗長ビア構造の例を示す図である。いずれも配線パターンが混雑している状況でも，本実施の形態の冗長ビア構造であれば最小限の配線トラックの犠牲のもとに，冗長ビア構造を配置することができる。 17 and 18 are diagrams showing an example of the redundant via structure in the present embodiment. In any case where the wiring pattern is congested, the redundant via structure can be arranged at the expense of the minimum wiring track in the redundant via structure of the present embodiment.
図１７（Ａ）では，Ａ層の配線パターンＬＡ１，ＬＡ２，ＬＡ３が隣接する配線トラック上に配置され，Ｂ層の配線パターンＬＢ２，ＬＢ３も隣接する配線トラック上に配置されている。そして，配線パターンＬＡ２とＬＢ２との間が２個のビアホールＨを有する冗長ビア構造で接続されている。この冗長ビア構造は，Ａ層の配線パターンＬＡ２側に水平方向に拡張したビアランドＶＡを，Ｂ層の配線パターンＬＢ２側に垂直方向に拡張したビアランドＶＢを有する。これにより，配線パターンＬＢ２，ＬＢ３間の１つの配線トラックのみが犠牲になっているだけである。図１７（Ｂ）では，配線パターンＬＢ２とＬＢ３の間の配線トラックのみが犠牲になっているだけである。 In FIG. 17A, the A layer wiring patterns LA1, LA2, and LA3 are arranged on adjacent wiring tracks, and the B layer wiring patterns LB2 and LB3 are also arranged on adjacent wiring tracks. The wiring patterns LA2 and LB2 are connected by a redundant via structure having two via holes H. This redundant via structure has a via land VA extended in the horizontal direction on the wiring pattern LA2 side of the A layer and a via land VB extended in the vertical direction on the wiring pattern LB2 side of the B layer. As a result, only one wiring track between the wiring patterns LB2 and LB3 is sacrificed. In FIG. 17B, only the wiring track between the wiring patterns LB2 and LB3 is sacrificed.
図１８は，垂直方向に２個のビアホールＨを並べた冗長ビア構造を示す。図１８（Ａ）では，Ａ層の配線パターンＬＡ２側に水平方向に拡張したビアランドＶＡが設けられ，Ｂ層の配線パターンＬＢ２側に垂直方向に拡張したビアランドＶＢが設けられている。それにより，配線パターンＬＡ２の下の配線グリッドのみが犠牲になっている。図１８（Ｂ）の例では，同様の冗長ビア構造が設けられ，配線パターンＬＡ２，ＬＡ１の間の配線グリッドのみが犠牲になっている。 FIG. 18 shows a redundant via structure in which two via holes H are arranged in the vertical direction. In FIG. 18A, a via land VA extended in the horizontal direction is provided on the wiring pattern LA2 side of the A layer, and a via land VB extended in the vertical direction is provided on the wiring pattern LB2 side of the B layer. Thereby, only the wiring grid under the wiring pattern LA2 is sacrificed. In the example of FIG. 18B, a similar redundant via structure is provided, and only the wiring grid between the wiring patterns LA2 and LA1 is sacrificed.
以上のように，本実施の形態の冗長ビア構造によれば，ビアランドの拡張方向が対応する配線層の主配線方向に限定されているので，冗長ビア構造による配線効率の低下を抑制することができる。また，本実施の形態の冗長ビア構成を利用することで，自動経路探索方法に有効に利用することができる。 As described above, according to the redundant via structure of the present embodiment, the extension direction of the via land is limited to the main wiring direction of the corresponding wiring layer, so that a reduction in wiring efficiency due to the redundant via structure can be suppressed. it can. Further, by using the redundant via configuration of the present embodiment, it can be effectively used for the automatic route search method.
以上の実施の形態をまとめると，次の付記のとおりである。 The above embodiment is summarized as follows.
（付記１）配線層間がビア構造で接続される半導体装置において，
第１の主配線方向に延在する第１の配線パターンを有する第１の配線層と，
前記第１の配線層と絶縁膜を介して隣接し，前記第１の主配線方向と交差する第２の主配線方向に延在する第２の配線パターンを有する第２の配線層と，
前記絶縁層に形成され前記第１及び第２の配線パターン間を接続するビア構造とを有し，
前記ビア構造は，前記絶縁層に形成される複数のビアホールと，前記第１の配線層に形成され，当該複数のビアホールを含むビアホール形成領域を前記第１の主配線方向に拡張し前記第２の主配線方向には拡張しない領域を有する第１のビアランドと，前記第２の配線層に形成され，前記ビアホール領域を前記第２の主配線方向に拡張し前記第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成されることを特徴とする半導体装置。
(Appendix 1) In a semiconductor device in which wiring layers are connected by a via structure,
A first wiring layer having a first wiring pattern extending in a first main wiring direction;
A second wiring layer having a second wiring pattern adjacent to the first wiring layer via an insulating film and extending in a second main wiring direction intersecting the first main wiring direction;
A via structure formed in the insulating layer and connecting between the first and second wiring patterns;
The via structure is formed in the plurality of via holes formed in the insulating layer and in the first wiring layer, and a via hole forming region including the plurality of via holes is extended in the first main wiring direction, and the second structure is formed. A first via land having a region that does not extend in the main wiring direction, and the second wiring layer. The via hole region extends in the second main wiring direction and extends in the first main wiring direction. A semiconductor device comprising a second via land having a non-expanding region.
（付記２）付記１において，
前記第１及び第２の配線層において，それぞれ前記第１及び第２の主配線方向に延在し所定のピッチで配置される配線トラック上に，前記第１及び第２の配線パターンが配置されることを特徴とする半導体装置。
(Appendix 2) In
In the first and second wiring layers, the first and second wiring patterns are arranged on wiring tracks extending in the first and second main wiring directions and arranged at a predetermined pitch, respectively. A semiconductor device.
（付記３）付記１において，
前記複数のビアホールの少なくとも一部が，前記第１または第２の配線パターンに沿って配置され，前記第１のビアランドの幅が前記第１の配線パターンの幅と等しく，前記第２のビアランドの幅が前記第２の配線パターンの幅と等しくない，または，第１のビアランドの幅が前記第１の配線パターンの幅と等しくなく，前記第２のビアランドの幅が前記第２の配線パターンの幅と等しいことを特徴とする半導体装置。
(Appendix 3) In
At least a part of the plurality of via holes is disposed along the first or second wiring pattern, the width of the first via land is equal to the width of the first wiring pattern, and The width is not equal to the width of the second wiring pattern, or the width of the first via land is not equal to the width of the first wiring pattern, and the width of the second via land is the width of the second wiring pattern. A semiconductor device characterized by being equal in width.
（付記４）配線層間がビア構造で接続される半導体装置の配線経路探索方法において，
前記配線経路が，第１の配線層に形成され第１の主配線方向に延在する第１の配線パターンと，前記第１の配線層と絶縁膜を介して隣接する第２の配線層に形成され前記第１の主配線方向と交差する第２の主配線方向に延在する第２の配線パターンと，前記絶縁層に形成され前記第１及び第２の配線パターン間を接続するビア構造とで構成され，
前記ビア構造を，前記絶縁層に形成される複数のビアホールと，前記第１の配線層に形成され，当該複数のビアホールを含むビアホール形成領域を前記第１の主配線方向に拡張し前記第２の主配線方向には拡張しない領域を有する第１のビアランドと，前記第２の配線層に形成され，前記ビアホール領域を前記第２の主配線方向に拡張し前記第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成された冗長ビア構造に指定して，第１のノードと第２のノード間の配線経路を自動探索する工程を有することを特徴とする配線経路探索方法。
(Supplementary Note 4) In a wiring route search method for a semiconductor device in which wiring layers are connected by a via structure,
The wiring path is formed in a first wiring layer formed in a first wiring layer and extending in a first main wiring direction, and a second wiring layer adjacent to the first wiring layer via an insulating film. A second wiring pattern formed and extending in the second main wiring direction intersecting the first main wiring direction, and a via structure formed in the insulating layer and connecting between the first and second wiring patterns And
The via structure is formed in the plurality of via holes formed in the insulating layer and in the first wiring layer, and a via hole forming region including the plurality of via holes is extended in the first main wiring direction, and the second structure is formed. A first via land having a region that does not extend in the main wiring direction, and the second wiring layer. The via hole region extends in the second main wiring direction and extends in the first main wiring direction. A wiring path search characterized by having a step of automatically searching for a wiring path between the first node and the second node by designating a redundant via structure including a second via land having a non-expanded area. Method.
（付記５）付記４において，
前記自動探索する工程は，少なくとも配線パターン長と，冗長ビア構造数と，単一のビアホールからなるシングルビア構造数と，配線ルール違反数とを，それぞれ対応する係数で重み付けした配線コストが最小になる配線経路を検出する工程を，前記係数を変更設定しながら繰り返し行い，
前記自動探索の初期探索工程では，前記冗長ビア構造数に対する係数が前記シングルビア構造数に対する係数以下に設定すると共に，前記設計ルール違反数に対する係数を第１の係数に設定し，前記自動探索の前記初期探索工程後の後続探索工程では，前記冗長ビア構造数に対する係数が前記シングルビア構造数に対する係数以下に維持しながら，前記設計ルール違反数に対する係数を前記第１の係数より高い第２の係数に変更設定することを特徴とする配線経路探索方法。
(Appendix 5) In
The automatic search process minimizes the wiring cost by weighting at least the wiring pattern length, the number of redundant via structures, the number of single via structures consisting of a single via hole, and the number of wiring rule violations with the corresponding coefficients. The process of detecting the wiring route is repeated while changing and setting the coefficient,
In the initial search step of the automatic search, the coefficient for the number of redundant via structures is set to be equal to or less than the coefficient for the number of single via structures, the coefficient for the number of design rule violations is set to a first coefficient, and the automatic search is performed. In a subsequent search step after the initial search step, a coefficient for the design rule violation number is higher than the first coefficient while maintaining a coefficient for the number of redundant via structures below a coefficient for the number of single via structures. A wiring route search method, wherein the coefficient is changed and set.
（付記６）配線層間がビア構造で接続される半導体装置の配線経路形成用の図形データの生成方法において，
第１のノードと第２のノード間の配線経路が，第１の配線層に形成され第１の主配線方向に延在する第１の配線パターンと，前記第１の配線層と絶縁膜を介して隣接する第２の配線層に形成され前記第１の主配線方向と交差する第２の主配線方向に延在する第２の配線パターンと，前記絶縁層に形成され前記第１及び第２の配線パターン間を接続するビア構造とで構成された設計データに対して，
前記ビア構造を，前記絶縁層に形成される複数のビアホールと，前記第１の配線層に形成され，当該複数のビアホールを含むビアホール形成領域を前記第１の主配線方向に拡張し前記第２の主配線方向には拡張しない領域を有する第１のビアランドと，前記第２の配線層に形成され，前記ビアホール領域を前記第２の主配線方向に拡張し前記第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成された冗長ビア構造に置き換えて，前記配線経路形成用の図形データを生成する工程を有することを特徴とする配線経路形成用の図形データの生成方法。
(Appendix 6) In a method for generating graphic data for forming a wiring path of a semiconductor device in which wiring layers are connected by a via structure,
A wiring path between the first node and the second node is formed in the first wiring layer and extends in the first main wiring direction, and the first wiring layer and the insulating film are connected to each other. A second wiring pattern formed in the second wiring layer adjacent thereto and extending in the second main wiring direction intersecting with the first main wiring direction; and the first and first wiring patterns formed in the insulating layer. For design data composed of via structures that connect two wiring patterns,
The via structure is formed in the plurality of via holes formed in the insulating layer and in the first wiring layer, and a via hole forming region including the plurality of via holes is extended in the first main wiring direction, and the second structure is formed. A first via land having a region that does not extend in the main wiring direction, and the second wiring layer. The via hole region extends in the second main wiring direction and extends in the first main wiring direction. A method for generating graphic data for forming a wiring path, comprising a step of generating graphic data for forming the wiring path in place of a redundant via structure constituted by a second via land having a non-expanded region. .
ＬＡ，ＬＢ：配線パターン ＶＡ，ＶＢ：ビアランド
Ｈ：ビアホール Ｖ：ビア構造
ＴＨ，ＴＶ：配線トラック
LA, LB: wiring pattern VA, VB: via land H: via hole V: via structure TH, TV: wiring track
Claims (5)
第１の主配線方向に延在する第１の配線パターンを有する第１の配線層と，
前記第１の配線層と絶縁膜を介して隣接し，前記第１の主配線方向と交差する第２の主配線方向に延在する第２の配線パターンを有する第２の配線層と，
前記絶縁層に形成され前記第１及び第２の配線パターン間を接続するビア構造とを有し，
前記ビア構造は，前記絶縁層に形成される複数のビアホールと，前記第１の配線層に形成され，当該複数のビアホールを含むビアホール形成領域を前記第１の主配線方向に拡張し前記第２の主配線方向には拡張しない領域を有する第１のビアランドと，前記第２の配線層に形成され，前記ビアホール領域を前記第２の主配線方向に拡張し前記第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成されることを特徴とする半導体装置。 In a semiconductor device in which wiring layers are connected by a via structure,
A first wiring layer having a first wiring pattern extending in a first main wiring direction;
A second wiring layer having a second wiring pattern adjacent to the first wiring layer via an insulating film and extending in a second main wiring direction intersecting the first main wiring direction;
A via structure formed in the insulating layer and connecting between the first and second wiring patterns;
The via structure is formed in the plurality of via holes formed in the insulating layer and in the first wiring layer, and a via hole forming region including the plurality of via holes is extended in the first main wiring direction, and the second structure is formed. A first via land having a region that does not extend in the main wiring direction, and the second wiring layer. The via hole region extends in the second main wiring direction and extends in the first main wiring direction. A semiconductor device comprising a second via land having a non-expanding region.
前記第１及び第２の配線層において，それぞれ前記第１及び第２の主配線方向に延在し所定のピッチで配置される配線トラック上に，前記第１及び第２の配線パターンが配置されることを特徴とする半導体装置。 In claim 1,
In the first and second wiring layers, the first and second wiring patterns are arranged on wiring tracks extending in the first and second main wiring directions and arranged at a predetermined pitch, respectively. A semiconductor device.
前記複数のビアホールの少なくとも一部が，前記第１または第２の配線パターンに沿って配置され，前記第１のビアランドの幅が前記第１の配線パターンの幅と等しく，前記第２のビアランドの幅が前記第２の配線パターンの幅と等しくない，または，前記第１のビアランドの幅が前記第１の配線パターンの幅と等しくなく，前記第２のビアランドの幅が前記第２の配線パターンの幅と等しいことを特徴とする半導体装置。 In claim 1,
At least a part of the plurality of via holes is disposed along the first or second wiring pattern, the width of the first via land is equal to the width of the first wiring pattern, and The width is not equal to the width of the second wiring pattern, or the width of the first via land is not equal to the width of the first wiring pattern, and the width of the second via land is the second wiring pattern. A semiconductor device characterized by being equal to the width of.
前記配線経路が，第１の配線層に形成され第１の主配線方向に延在する第１の配線パターンと，前記第１の配線層と絶縁膜を介して隣接する第２の配線層に形成され前記第１の主配線方向と交差する第２の主配線方向に延在する第２の配線パターンと，前記絶縁層に形成され前記第１及び第２の配線パターン間を接続するビア構造とで構成され，
前記ビア構造を，前記絶縁層に形成される複数のビアホールと，前記第１の配線層に形成され，当該複数のビアホールを含むビアホール形成領域を前記第１の主配線方向に拡張し前記第２の主配線方向には拡張しない領域を有する第１のビアランドと，前記第２の配線層に形成され，前記ビアホール領域を前記第２の主配線方向に拡張し前記第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成された冗長ビア構造に指定して，第１のノードと第２のノード間の配線経路を自動探索する工程を有することを特徴とする配線経路探索方法。 In a wiring route search method of a semiconductor device in which wiring layers are connected by a via structure,
The wiring path is formed in a first wiring layer formed in a first wiring layer and extending in a first main wiring direction, and a second wiring layer adjacent to the first wiring layer via an insulating film. A second wiring pattern formed and extending in the second main wiring direction intersecting the first main wiring direction, and a via structure formed in the insulating layer and connecting between the first and second wiring patterns And
The via structure is formed in the plurality of via holes formed in the insulating layer and in the first wiring layer, and a via hole forming region including the plurality of via holes is extended in the first main wiring direction, and the second structure is formed. A first via land having a region that does not extend in the main wiring direction, and the second wiring layer. The via hole region extends in the second main wiring direction and extends in the first main wiring direction. A wiring path search characterized by having a step of automatically searching for a wiring path between the first node and the second node by designating a redundant via structure including a second via land having a non-expanded area. Method.
第１のノードと第２のノード間の配線経路が，第１の配線層に形成され第１の主配線方向に延在する第１の配線パターンと，前記第１の配線層と絶縁膜を介して隣接する第２の配線層に形成され前記第１の主配線方向と交差する第２の主配線方向に延在する第２の配線パターンと，前記絶縁層に形成され前記第１及び第２の配線パターン間を接続するビア構造とで構成された設計データに対して，
前記ビア構造を，前記絶縁層に形成される複数のビアホールと，前記第１の配線層に形成され，当該複数のビアホールを含むビアホール形成領域を前記第１の主配線方向に拡張し前記第２の主配線方向には拡張しない領域を有する第１のビアランドと，前記第２の配線層に形成され，前記ビアホール領域を前記第２の主配線方向に拡張し前記第１の主配線方向には拡張しない領域を有する第２のビアランドとで構成された冗長ビア構造に置き換えて，前記配線経路形成用の図形データを生成する工程を有することを特徴とする配線経路形成用の図形データの生成方法。 In a method for generating graphic data for forming a wiring path of a semiconductor device in which wiring layers are connected by a via structure,
A wiring path between the first node and the second node is formed in the first wiring layer and extends in the first main wiring direction, and the first wiring layer and the insulating film are connected to each other. A second wiring pattern formed in the second wiring layer adjacent thereto and extending in the second main wiring direction intersecting with the first main wiring direction; and the first and first wiring patterns formed in the insulating layer. For design data composed of via structures that connect two wiring patterns,
The via structure is formed in the plurality of via holes formed in the insulating layer and in the first wiring layer, and a via hole forming region including the plurality of via holes is extended in the first main wiring direction, and the second structure is formed. A first via land having a region that does not extend in the main wiring direction, and the second wiring layer. The via hole region extends in the second main wiring direction and extends in the first main wiring direction. A method for generating graphic data for forming a wiring path, comprising a step of generating graphic data for forming the wiring path in place of a redundant via structure constituted by a second via land having a non-expanded region. .
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