JP2007110686A - Digital circuit, semiconductor device, and clock adjusting method - Google Patents
Digital circuit, semiconductor device, and clock adjusting method Download PDFInfo
- Publication number
- JP2007110686A JP2007110686A JP2006238013A JP2006238013A JP2007110686A JP 2007110686 A JP2007110686 A JP 2007110686A JP 2006238013 A JP2006238013 A JP 2006238013A JP 2006238013 A JP2006238013 A JP 2006238013A JP 2007110686 A JP2007110686 A JP 2007110686A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- signal
- circuit
- input
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
Description
本発明は、クロック信号の入力にもとづいて所定の動作を行うクロック動作回路(例えば、フリップフロップなど)が一又は二以上備えられたデジタル回路、このデジタル回路が搭載された半導体デバイス、及びそのデジタル回路に対するクロック調整方法に関し、特に、汎用の低速試験装置を用いて、デジタル回路におけるクロック動作回路間の遅延ばらつきを補償して、コストダウンを実現しながら、検査品質を向上させるのに好適なデジタル回路、半導体デバイス及びクロック調整方法に関する。 The present invention relates to a digital circuit provided with one or more clock operation circuits (for example, flip-flops, etc.) that perform a predetermined operation based on an input of a clock signal, a semiconductor device equipped with the digital circuit, and the digital With regard to a clock adjustment method for a circuit, in particular, a digital suitable for improving inspection quality while realizing cost reduction by compensating for delay variation between clock operation circuits in a digital circuit using a general-purpose low-speed test device. The present invention relates to a circuit, a semiconductor device, and a clock adjustment method.
一般に、多数の回路素子により構成されるLSIは、コンピュータ支援の設計手法(CAD)を用いて具体的な回路構造の設計が行われている。このCADを用いた開発工程では、決定した仕様に基づいてハードウエア記述言語により開発対象であるLSIの機能に応じた抽象的な回路データが定義され、さらに論理合成等を行って論理回路を生成し、チップ上に搭載する具体的な回路構造が決定される。
こうした設計工程を経て製造されるLSIは、製造工程の段階において論理レベル及び実動作レベルの検証動作が行われる。例えば、ウェハレベルの段階において、低速検査装置による論理検証を行って不良品を排除し、チップのパッケージングが終了した段階で実動作の検証を行い、良品と判定されたもののみを製品として出荷している。
In general, an LSI constituted by a large number of circuit elements is designed with a specific circuit structure using a computer-aided design method (CAD). In this development process using CAD, abstract circuit data corresponding to the function of the LSI to be developed is defined in the hardware description language based on the determined specifications, and further, logic synthesis is performed to generate a logic circuit. A specific circuit structure to be mounted on the chip is determined.
An LSI manufactured through such a design process undergoes a verification operation at a logic level and an actual operation level at the stage of the manufacturing process. For example, at the wafer level stage, logic verification is performed by a low-speed inspection device to eliminate defective products, actual operation is verified at the stage when chip packaging is completed, and only products that are determined to be good products are shipped as products. is doing.
このようなLSIの製造工程について、図8を参照して説明する。
同図に示すように、LSIの製造工程は、一般に、LSI設計段階、LSIプロセス段階、LSI組立検査段階の各段階を経る。
LSI設計段階は、通常CADを用いて、機能設計、論理設計、回路設計、レイアウト設計などが行われる段階である。
LSIプロセス段階は、LSIを実際に製造する段階であり、マスク製作、ウェハ製造(単結晶製造,機械加工,ラッピング,ポリシング等)、ウェハ処理(薄膜形成,酸化,ドーピング,アニール,エッチング等)などが行われる段階である。
The manufacturing process of such an LSI will be described with reference to FIG.
As shown in the figure, the LSI manufacturing process generally passes through an LSI design stage, an LSI process stage, and an LSI assembly inspection stage.
The LSI design stage is a stage in which functional design, logic design, circuit design, layout design, etc. are usually performed using CAD.
The LSI process stage is the stage where LSI is actually manufactured, such as mask manufacturing, wafer manufacturing (single crystal manufacturing, machining, lapping, polishing, etc.), wafer processing (thin film formation, oxidation, doping, annealing, etching, etc.), etc. Is the stage where
LSI組立検査段階は、ウェハプロービング(ウェハテスト)、実装組立、ファイナルテスト、ボード実装、イニシャライズなどが行われる段階である。
そのうち、ウェハプロービングでは、ウェハに作りこまれたLSIがウェハ状のままで一個ずつ自動的に検査される。この検査では、そのウェハ上に検査針(プローブ)が当てられ、このプローブとLSIとの間で所定周波数のテスト信号が送受信される。
The LSI assembly inspection stage is a stage in which wafer probing (wafer test), mounting assembly, final test, board mounting, initialization, and the like are performed.
Among them, in wafer probing, LSIs built into a wafer are automatically inspected one by one while remaining in the form of a wafer. In this inspection, an inspection needle (probe) is applied to the wafer, and a test signal having a predetermined frequency is transmitted and received between the probe and the LSI.
実装組立では、ウェハを各LSIチップごとに分割するダイシング処理、チップ表面の電極とリードフレームの端子を金線で接続するボンディング処理、LSIチップをプラスチック樹脂内に完全に封止するモールディング処理(パッケージング)などが行われる。
ファイナルテストでは、さまざまな自動検査装置(テスタ)を使用して、実装後のLSIについて、電気的特性や信頼性などが確保されているか否かの実動作の検証が行われ、良品と判定されたもののみがその後製品として出荷される。
In mounting assembly, dicing processing to divide the wafer into each LSI chip, bonding processing to connect the electrode on the chip surface and the lead frame terminal with a gold wire, molding processing to completely seal the LSI chip in plastic resin (package) Etc.) are performed.
In the final test, various automatic inspection devices (testers) are used to verify the actual operation of the mounted LSI to see if its electrical characteristics and reliability are ensured. Only then will be shipped as a product.
ボード実装では、パッケージングされたLSIを、エポキシ製等の基板(ボード)上に実装する。
イニシャライズでは、LSIに搭載された回路の各値について初期化を行う。
In board mounting, the packaged LSI is mounted on a board (board) made of epoxy or the like.
In the initialization, each value of the circuit mounted on the LSI is initialized.
ところで、1枚のウェハ上には多くのLSIチップが作り込まれるが、そのすべてが良好な特性を有するとは限らない。例えば、設計された回路を現実に半導体基板上に形成する段階においてはプロセス,電圧,温度にもとづく遅延ばらつきに起因して、設計した回路構造の電気特性を完全に再現することは容易ではなく、設計回路と実装回路との間で特性の相違が生じる場合がある。
かかる特性の相違が軽微なものであれば実用上問題とされることはないが、例えば、高速動作する部分においては、膜厚の微妙な違い等によって生じる遅延時間の相違によって動作に支障をきたすこともある。
By the way, many LSI chips are fabricated on one wafer, but not all of them have good characteristics. For example, in the stage of actually forming a designed circuit on a semiconductor substrate, it is not easy to completely reproduce the electrical characteristics of the designed circuit structure due to delay variations based on process, voltage, and temperature. There may be a difference in characteristics between the designed circuit and the mounted circuit.
If such a difference in characteristics is slight, there is no practical problem. However, for example, in a portion that operates at high speed, the operation is hindered due to a difference in delay time caused by a subtle difference in film thickness. Sometimes.
これに対して、すべてのばらつき範囲を考慮すると、フリップフロップ間のデータ受け渡しが不可能となるクリティカルパスについては、可変遅延回路を用いて、遅延量をイニシャライズ後に受け渡し可能とするような設計手法が提案されている(例えば、特許文献1参照。)。 On the other hand, in consideration of the entire range of variation, there is a design method that allows variable delay circuits to be used to transfer the delay amount after initialization for critical paths that cannot transfer data between flip-flops. It has been proposed (see, for example, Patent Document 1).
この提案は、図9に示すように、入力したクロック信号に同期して動作する複数の回路(同図においては、クロック動作回路111−1、111−2)が接続関係にあるデジタル回路100において、それら複数の回路のクロック信号の入力信号線上に、遅延時間を可変設定できる複数の可変遅延回路113−1、113−2を挿入し、それら複数の可変遅延回路113−1、113−2の遅延時間を可変設定することにより、クロック信号の位相ずれを補償することとしてある。
これにより、デジタル回路を構成するクロック信号の位相は、膜厚の微妙な違い等に関係なく、遅延素子の遅延量により全回路同一、あるいは所定位のタイミングに調整することができる。
As a result, the phase of the clock signal constituting the digital circuit can be adjusted to the same timing or a predetermined timing according to the delay amount of the delay element, regardless of a subtle difference in film thickness.
しかしながら、上記提案(特許文献1記載のクロック信号調整方法)は、実動作の際にイニシャライズで遅延時間を調整するものであった。このため、調整後には、フリップフロップは、例えば、1066MHz動作可能であるが、検査時の固定パターンで、すべての遅延ばらつきにおいて、フリップフロップを受け渡し可能にする遅延設定が存在しなかった。 However, the above proposal (the clock signal adjusting method described in Patent Document 1) adjusts the delay time by initialization in actual operation. For this reason, after the adjustment, the flip-flop can operate at, for example, 1066 MHz, but there is no delay setting that allows the flip-flop to be delivered in all delay variations in a fixed pattern at the time of inspection.
また、上記提案は、全探索法、ランダム探索法、動的計画法(DP)、遺伝的アルゴリズム(GA)の探索法、CAD情報を用いた探索法などにより、最適な遅延時間を探索することとしているが、これらはボード実装後のイニシャライズ時に実動作と同じ周波数のクロック信号で調整する場合に適する方法であった。このため、低速信号で検査するウェハプロービングにおいては、クロック周波数が遅く調整可否が判断できないことを理由に、不適切な検査方法となっていた。
そのため、適切に検査していれば、不良品として除外できたLSIを搭載してしまい、イニシャライズによって不良品と判定されて、ボードに搭載されたLSIを交換する必要が生じていた。ボード搭載前に適切に検査することによって、これらのLSI交換とイニシャライズの作業が余分に発生せずに済む。
In addition, the above proposal searches for an optimum delay time by a full search method, a random search method, a dynamic programming method (DP), a genetic algorithm (GA) search method, a search method using CAD information, and the like. However, these are methods suitable for adjustment using a clock signal having the same frequency as the actual operation at initialization after mounting on the board. For this reason, in wafer probing in which inspection is performed with a low-speed signal, an inadequate inspection method has been used because the clock frequency is slow and it cannot be determined whether adjustment is possible.
Therefore, if properly inspected, an LSI that can be excluded as a defective product is mounted, and it is determined as a defective product by initialization, and it is necessary to replace the LSI mounted on the board. By appropriately inspecting before board mounting, these LSI replacement and initialization operations can be avoided.
さらに、LSIの不良品は、ファイナルテストではなくウェハプロービングで検出できるようにした方が、無駄なパッケージングコストを費やさなくて済む。
ところが、ウェハ段階で行われるウェハプロービングでは、プローブが高速信号を通さないことから、上述したように低速信号での検査を強いられていた。このため、低速な汎用検査装置を用いて遅延ばらつきの判定が可能となる検査技術の提案が望まれていた。
Furthermore, it is not necessary to waste useless packaging costs if defective products of LSI can be detected by wafer probing instead of final test.
However, in the wafer probing performed at the wafer stage, since the probe does not pass the high-speed signal, the inspection with the low-speed signal is forced as described above. Therefore, it has been desired to propose an inspection technique that can determine delay variation using a low-speed general-purpose inspection apparatus.
また、LSIは、本来自身で(セルフで)動く能力を備えており、信号を入力すればその回路構成に応じた動作をし、所望の信号を出力する。例えば、ファイナルテストやイニシャライズでは、高速動作の試験信号を入力することで、実動作レベルの検証が行える。
これに対し、ウェハプロービングでは、プローブが高速信号を通さないことから実動作レベルの検証は行えないものの、不良品をパッケージするといった無駄を極力排除する観点から、実装前に低速試験を行っている。
The LSI originally has the ability to move by itself (self). When a signal is input, the LSI operates according to the circuit configuration and outputs a desired signal. For example, in the final test and initialization, the actual operation level can be verified by inputting a high-speed operation test signal.
On the other hand, in wafer probing, the actual operation level cannot be verified because the probe does not pass high-speed signals, but from the viewpoint of eliminating waste such as packaging defective products, low-speed testing is performed before mounting. .
ところで、上述したクリティカルパスにおいては、本来遅延を与える必要はないものの、プロセス,温度,電圧等を要因としてFF間で遅延ばらつきが生じることがある。それらFF間では、データとクロックとの間にセットアップとホールドの時間を保たなければならないが、遅延ばらつきが生じるためにアイ開口が閉じることも考えられ、この場合、試験信号がクリティカルパスを通らず試験結果が得られないという事態が生じてしまう。このように試験結果が得られないときは、そのLSIは不良と判定されてしまうが、これは、プロセス等が要因となっているのであって、必ずしも回路設計や構成自体に不良要素があるというものではない。
ここで、プロセス等が原因でLSIが不良と判定されたときは、イニシャライズ時に遅延量を調整すれば、そのLSIは良品として扱うことができ製品化も可能となる。ところが、不良の原因がプロセス等であるかどうかを判断することは容易でないため、仮にそのようなLSIがあったとしても、ウェハプロービング後(実装前)には全て不良品として扱っており、これが歩留まり低下の原因となっていた。
By the way, in the above-mentioned critical path, although it is not necessary to give a delay, delay variation may occur between FFs due to factors such as process, temperature, and voltage. Between these FFs, the setup and hold times must be kept between the data and the clock, but the eye opening may be closed due to delay variation, and in this case, the test signal passes through the critical path. A situation occurs in which test results cannot be obtained. If the test result cannot be obtained in this way, the LSI is determined to be defective, but this is due to the process and the like, and there is always a defective element in the circuit design and configuration itself. It is not a thing.
Here, when it is determined that the LSI is defective due to a process or the like, if the delay amount is adjusted at the time of initialization, the LSI can be handled as a non-defective product and can be commercialized. However, since it is not easy to determine whether the cause of the defect is a process or the like, even if there is such an LSI, it is treated as a defective product after wafer probing (before mounting). It was a cause of yield reduction.
本発明は、上記の事情にかんがみなされたものであり、低速な汎用検査装置を用いて、可変遅延回路を自動調整し、遅延ばらつきを補償して検査可能とすることができ、しかもコストダウンと検査品質の向上、さらにはウェハプロービングにおける製品歩留まりの向上を可能とするデジタル回路、半導体デバイス及びクロック調整方法の提供を目的とする。 The present invention has been considered in view of the above circumstances, and by using a low-speed general-purpose inspection device, the variable delay circuit can be automatically adjusted to compensate for delay variation, and can be inspected. An object of the present invention is to provide a digital circuit, a semiconductor device, and a clock adjustment method capable of improving inspection quality and further improving product yield in wafer probing.
この目的を達成するため、本発明のデジタル回路は、データ信号を入力し、クロック信号の入力タイミングに応じてデータ信号を出力する一又は二以上のクロック動作回路と、クロック信号及び/又はデータ信号に所定の遅延時間を与える可変遅延回路とを備えたデジタル回路であって、クロック動作回路から出力されるデータ信号の遅延ばらつきが所定時間よりも速いときと遅いときとで異なる値となる遅延設定信号を出力し、この遅延設定信号を可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定する調整回路を備えた構成としてある。 In order to achieve this object, the digital circuit of the present invention includes one or more clock operation circuits that input a data signal and output a data signal according to the input timing of the clock signal, and the clock signal and / or the data signal. A delay circuit that has a variable delay circuit that gives a predetermined delay time to the clock signal, and the delay variation of the data signal output from the clock operation circuit differs depending on whether the delay variation is faster or slower than the predetermined time A configuration is provided that includes an adjustment circuit that outputs a signal, sends the delay setting signal to the variable delay circuit, and sets the delay time of the variable delay circuit.
デジタル回路をこのような構成とすると、クロック動作回路から出力されたデータ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定し、この判定結果にもとづいて可変遅延回路の遅延時間を設定する構成としたことから、データ信号の遅延ばらつきの判定に、低速の汎用検査装置から出力される周波数を用いることができる。
そして、その判定された遅延ばらつきが速いか又は遅いかがばらつき情報として可変遅延回路に反映され、これにより、可変遅延回路を自動調整して、可変遅延回路の遅延時間を補償することができる。
When the digital circuit has such a configuration, it is determined whether the delay variation of the data signal output from the clock operation circuit is faster or slower than a predetermined time, and the delay time of the variable delay circuit is set based on the determination result. Since the configuration is adopted, the frequency output from the low-speed general-purpose inspection apparatus can be used to determine the delay variation of the data signal.
Whether the determined delay variation is fast or slow is reflected in the variable delay circuit as variation information, and thus the variable delay circuit can be automatically adjusted to compensate for the delay time of the variable delay circuit.
さらに、汎用の低速検査装置を用いて可変遅延回路の遅延時間の補償を実現できるため、検査コストの低減が可能となる。
しかも、低速の汎用検査装置に適したクロック検査手法を提供できることから、ウェハプロービングにおけるLSIの不良判定が可能となる。このことから、ボード実装後のLSI交換作業とイニシャライズ再実行、さらに無駄なパッケージングコストが低減されて、検査品質の向上を図ることができる。
Furthermore, since the delay time of the variable delay circuit can be compensated using a general-purpose low-speed inspection device, the inspection cost can be reduced.
In addition, since it is possible to provide a clock inspection method suitable for a low-speed general-purpose inspection apparatus, it is possible to determine an LSI defect in wafer probing. As a result, LSI replacement work after board mounting, initialization re-execution, and unnecessary packaging costs can be reduced, and inspection quality can be improved.
さらに、遅延設定信号にもとづき可変遅延回路の遅延時間が設定されるため、クロック動作回路の遅延ばらつきを補正して、アイ開口を確保し、試験信号を通すことができる。このため、その試験信号にもとづきLSIの良否判定を行うことができる。これにより、プロセス等を要因としてアイ開口が閉じてしまい、試験信号が検出できず、そのLSIを不良品とするという判定を略無くすことができる。したがって、回路設計や構成自体に不良要素がないLSIについてはウェハプロービングの段階で不良と判定されることがほとんどなくなることから、歩留まりを向上させることができる。 Furthermore, since the delay time of the variable delay circuit is set based on the delay setting signal, the delay variation of the clock operation circuit can be corrected, the eye opening can be secured, and the test signal can be passed. Therefore, the quality of the LSI can be determined based on the test signal. As a result, the eye opening is closed due to a process or the like, the test signal cannot be detected, and the determination that the LSI is defective is substantially eliminated. Therefore, an LSI having no defective element in the circuit design or configuration itself is hardly determined as defective at the stage of wafer probing, and the yield can be improved.
また、本発明のデジタル回路は、調整回路が、外部から入力されたパルス信号に所定の遅延時間を与える遅延素子と、この遅延素子の出力信号を遅延信号として入力するとともに、パルス信号を入力し、パルス信号の発生時に遅延信号が発生しているときは、データ信号の遅延ばらつきが所定時間よりも速いことを示す遅延設定信号を出力し、パルス信号の発生時に遅延信号が発生していないときは、データ信号の遅延ばらつきが所定時間よりも遅いことを示す遅延設定信号を出力するデータ保持回路とを備えた構成としてある。 In the digital circuit of the present invention, the adjustment circuit inputs a delay element that gives a predetermined delay time to a pulse signal input from the outside, and an output signal of the delay element as a delay signal, and also inputs a pulse signal. When a delay signal is generated when a pulse signal is generated, a delay setting signal indicating that the delay variation of the data signal is faster than a predetermined time is output, and no delay signal is generated when the pulse signal is generated Includes a data holding circuit that outputs a delay setting signal indicating that the delay variation of the data signal is slower than a predetermined time.
デジタル回路をこのような構成とすれば、データ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定することができる。そして、その2値の判定結果を外部からセットすることで、可変遅延回路の遅延時間を補償することができる。
なお、所定倍には、整数倍(例えば、1倍、2倍、3倍など)や、分数倍(例えば、1/2倍、1/3倍、3/2倍など)、小数倍(例えば、0.5倍、1.5倍など)等を含む。
また、パルス信号とは、テスト信号の具体的な波形を示すものである。ただし、後述の[発明を実施するための最良の形態]では、テスト信号として説明する。
If the digital circuit has such a configuration, it can be determined whether the delay variation of the data signal is faster or slower than a predetermined time. Then, the delay time of the variable delay circuit can be compensated by setting the binary determination result from the outside.
Note that the predetermined multiple includes an integer multiple (for example, 1 ×, 2 ×, 3 ×, etc.), a fractional multiple (for example, 1/2 ×, 1/3 ×, 3/2 ×, etc.), and a fractional multiple. (For example, 0.5 times, 1.5 times, etc.).
The pulse signal indicates a specific waveform of the test signal. However, it will be described as a test signal in [Best Mode for Carrying Out the Invention] described later.
また、本発明のデジタル回路は、遅延素子の有する遅延時間が、パルス信号の周期の整数倍の時間、又は、パルス信号の周期の整数倍の時間とパルス信号のパルス幅との和となる時間である構成としてある。
デジタル回路をこのような構成とすると、データ信号の遅延ばらつきが、テスト信号の周期の整数倍の時間よりも速いか遅いかを判定できる。
In the digital circuit of the present invention, the delay time of the delay element is a time that is an integral multiple of the cycle of the pulse signal, or a time that is the sum of the integral multiple of the cycle of the pulse signal and the pulse width of the pulse signal. The configuration is as follows.
When the digital circuit has such a configuration, it can be determined whether the delay variation of the data signal is faster or slower than a time that is an integral multiple of the cycle of the test signal.
また、本発明のデジタル回路は、調整回路が、パルス信号を一の入力端子から入力してデータ保持回路へ送るパルス信号伝送路と、入力端子又はパルス信号伝送路から分岐してパルス信号を遅延素子へ送る分岐路とを備えた構成としてある。
デジタル回路をこのような構成とすれば、テスト信号を伝送する経路におけるスキューを低減できる。
In the digital circuit of the present invention, the adjusting circuit inputs a pulse signal from one input terminal and sends it to the data holding circuit, and branches from the input terminal or the pulse signal transmission line to delay the pulse signal. And a branch path to be sent to the element.
If the digital circuit has such a configuration, the skew in the path for transmitting the test signal can be reduced.
また、本発明のデジタル回路は、遅延素子を第一遅延素子とし、調整回路が、データ保持回路に入力されるパルス信号に所定の遅延時間を与える第二遅延回路を備え、第一遅延素子と第二遅延素子との各遅延時間の差が、パルス信号の周期の整数倍、またはパルス信号の周期の整数倍とパルス幅との和となる構成としてある。 The digital circuit of the present invention includes a delay element as a first delay element, and the adjustment circuit includes a second delay circuit that gives a predetermined delay time to a pulse signal input to the data holding circuit. Each delay time difference from the second delay element is an integral multiple of the period of the pulse signal, or the sum of the integral multiple of the period of the pulse signal and the pulse width.
デジタル回路をこのような構成とすれば、第一遅延素子と第二遅延素子との各遅延時間の差が、テスト信号の周期の整数倍、またはテスト信号の周期の整数倍とパルス幅との和となっているため、データ保持回路は、第一遅延素子から出力された信号と第二遅延素子から出力された信号とを比較した結果から、データ信号の遅延ばらつきが速いか遅いかを判定できる。 If the digital circuit has such a configuration, the difference between the delay times of the first delay element and the second delay element is an integral multiple of the test signal period or an integral multiple of the test signal period and the pulse width. Since it is a sum, the data holding circuit determines whether the delay variation of the data signal is fast or slow based on the result of comparing the signal output from the first delay element and the signal output from the second delay element. it can.
また、本発明のデジタル回路は、調整回路が、異なる遅延時間をそれぞれ有して、外部から入力されたパルス信号に遅延時間を与える複数の遅延素子と、各遅延素子にそれぞれ対応して備えられ、対応する遅延素子の出力信号を遅延信号として入力するとともに、パルス信号を入力し、パルス信号の発生時に遅延信号が発生しているときは、データ信号の遅延ばらつきが所定時間よりも速いことを示す第一遅延設定信号を出力し、パルス信号の発生時に遅延信号が発生していないときは、データ信号の遅延ばらつきが所定時間よりも遅いことを示す第一遅延設定信号を出力する複数のデータ保持回路と、各データ保持回路にそれぞれ対応して備えられ、対応するデータ保持回路からの第一遅延設定信号を入力し、外部から入力されたラッチ信号の入力タイミングに応じて第一遅延設定信号を出力する複数のラッチ回路と、各ラッチ回路から出力された第一遅延設定信号にもとづいて第二遅延設定信号を出力し、この第二遅延設定信号を可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定するデコーダとを備えた構成としてある。 In the digital circuit of the present invention, the adjustment circuit includes a plurality of delay elements each having a different delay time and giving a delay time to an externally input pulse signal, and corresponding to each delay element. When the output signal of the corresponding delay element is input as a delay signal and a pulse signal is input and a delay signal is generated when the pulse signal is generated, the delay variation of the data signal is faster than a predetermined time. A plurality of data that output a first delay setting signal indicating that the delay variation of the data signal is later than a predetermined time when a delay signal is not generated when the pulse signal is generated. The first delay setting signal from the corresponding data holding circuit is inputted and the latch signal inputted from the outside is provided. A plurality of latch circuits that output a first delay setting signal in accordance with the input timing, and a second delay setting signal that is output based on the first delay setting signal output from each latch circuit. And a decoder for setting the delay time of the variable delay circuit.
デジタル回路をこのような構成とすると、遅延素子の数に応じて、可変遅延回路の遅延時間の補償を、さらに細かく行うことができる。
例えば、遅延素子を3個とした場合には、4つの区分(第一遅延素子の遅延時間よりも速い、第一遅延素子の遅延時間よりも遅いが第二遅延素子の遅延時間よりも速い、第二遅延素子の遅延時間よりも遅いが第三遅延素子の遅延時間よりも速い、第三遅延素子の遅延時間よりも遅い)で判定することができ、遅延ばらつきに適した可変遅延回路の遅延時間の補償を可能とする。
When the digital circuit has such a configuration, the delay time of the variable delay circuit can be compensated more finely according to the number of delay elements.
For example, when there are three delay elements, four sections (faster than the delay time of the first delay element, slower than the delay time of the first delay element but faster than the delay time of the second delay element, The delay of the variable delay circuit suitable for delay variation can be determined by the delay time of the second delay element, which is slower than the delay time of the second delay element, but faster than the delay time of the third delay element, and later than the delay time of the third delay element. Allow time compensation.
また、本発明のデジタル回路は、調整回路が、異なる遅延時間の設定を可能とし、外部から入力されたパルス信号に遅延時間を与える遅延素子と、この遅延素子の出力信号を遅延信号として入力するとともに、パルス信号を入力し、パルス信号の発生時に遅延信号が発生しているときは、データ信号の遅延ばらつきが所定時間よりも速いことを示す第一遅延設定信号を出力し、パルス信号の発生時に遅延信号が発生していないときは、データ信号の遅延ばらつきが所定時間よりも遅いことを示す第一遅延設定信号を出力するデータ保持回路と、遅延素子で設定可能な遅延時間にそれぞれ対応して備えられ、データ保持回路からの第一遅延設定信号を入力し、外部から入力されたラッチ信号の入力タイミングに応じて第一遅延設定信号を出力する複数のラッチ回路と、各ラッチ回路から出力された第一遅延設定信号にもとづいて第二遅延設定信号を出力し、この第二遅延設定信号を可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定するデコーダとを備えた構成としてある。 In the digital circuit of the present invention, the adjustment circuit can set different delay times, and a delay element that gives a delay time to an externally input pulse signal and an output signal of the delay element are input as a delay signal. In addition, when a pulse signal is input and a delay signal is generated when the pulse signal is generated, a first delay setting signal indicating that the delay variation of the data signal is faster than a predetermined time is output, and the pulse signal is generated. Sometimes when no delay signal is generated, it corresponds to the data holding circuit that outputs the first delay setting signal indicating that the delay variation of the data signal is slower than the predetermined time, and the delay time that can be set by the delay element, respectively. The first delay setting signal is input from the data holding circuit, and the first delay setting signal is output according to the input timing of the latch signal input from the outside. Based on a plurality of latch circuits and a first delay setting signal output from each latch circuit, a second delay setting signal is output, and the second delay setting signal is sent to the variable delay circuit to delay the variable delay circuit. The decoder includes a decoder for setting time.
デジタル回路をこのような構成とすれば、遅延素子の数に応じて、可変遅延回路の遅延時間の補償を、さらに細かく行うことができる。
しかも、遅延素子を複数備える場合に比べて回路規模を大幅に小さくできる。
If the digital circuit has such a configuration, the delay time of the variable delay circuit can be compensated more finely according to the number of delay elements.
In addition, the circuit scale can be significantly reduced as compared with the case where a plurality of delay elements are provided.
また、本発明のデジタル回路は、調整装置が、可変遅延回路に対して設定される一又は二以上の遅延設定時間を保持する書き換え可能又は不可能な記憶装置を備えた構成としてある。
デジタル回路をこのような構成とすると、記憶装置に保持された遅延設定情報にもとづいて、可変遅延回路の遅延時間を設定できる。
In the digital circuit of the present invention, the adjustment device includes a rewritable or non-rewritable storage device that holds one or more delay setting times set for the variable delay circuit.
When the digital circuit has such a configuration, the delay time of the variable delay circuit can be set based on the delay setting information held in the storage device.
また、本発明の半導体デバイスは、デジタル回路が搭載された半導体デバイスであって、デジタル回路が、請求項1〜請求項8のいずれかに記載のデジタル回路を含む構成としてある。
A semiconductor device according to the present invention is a semiconductor device on which a digital circuit is mounted, and the digital circuit includes the digital circuit according to any one of
半導体デバイスをこのような構成とすれば、この半導体デバイスに搭載されたデジタル回路の出力信号の遅延ばらつきを抑制できる。
特に、そのデジタル回路に備えられた調整回路により、半導体1チップのクロック信号・データ信号の遅延ばらつきが所定時間に対して速いか遅いかが判定され、この判定結果にもとづいて、可変遅延回路の遅延時間が補償されるため、低速の汎用検査装置を用いた遅延ばらつきの抑制が可能となる。
さらに、プロセス等を要因とするFF間の遅延ばらつきにより閉塞され得るアイ開口を開いた状態で確保して、これを通過した試験信号によりLSIの低速試験を行うことができる。このため、回路設計や構成自体に不良要素が無いLSIについては良品と判定されることから、ウェハプロービングにおける歩留まりを向上させることができる。
If the semiconductor device has such a configuration, it is possible to suppress delay variation of the output signal of the digital circuit mounted on the semiconductor device.
In particular, the adjustment circuit provided in the digital circuit determines whether the delay variation of the clock signal / data signal of the
Furthermore, an eye opening that can be blocked by delay variation between FFs caused by a process or the like is secured in an open state, and a low-speed test of an LSI can be performed using a test signal that has passed through the eye opening. For this reason, an LSI having no defective elements in the circuit design or configuration itself is determined as a non-defective product, so that the yield in wafer probing can be improved.
また、本発明のクロック調整方法は、クロック信号の入力タイミングに応じてクロック動作回路から出力されるデータ信号の遅延ばらつきの状態を判定するステップ(遅延ばらつき判定ステップ)と、この判定の結果にもとづいて、クロック信号に所定の遅延時間を与える可変遅延回路の遅延時間を設定するステップ(遅延時間設定ステップ)とを有したクロック調整方法であって、クロック動作回路から出力されたデータ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定するステップ(遅延ばらつき判定ステップ)と、判定の結果にもとづいて、可変遅延回路の遅延時間を設定するステップ(遅延時間設定ステップ)とを備えた方法としてある。 The clock adjustment method of the present invention also includes a step (delay variation determining step) of determining a delay variation state of the data signal output from the clock operation circuit in accordance with the input timing of the clock signal, and a result of this determination. And a step of setting a delay time of the variable delay circuit that gives a predetermined delay time to the clock signal (delay time setting step), wherein the delay variation of the data signal output from the clock operation circuit Is a method comprising a step (delay variation determination step) for determining whether the delay time is faster or later than a predetermined time, and a step (delay time setting step) for setting the delay time of the variable delay circuit based on the determination result is there.
クロック調整方法をこのような方法とすると、データ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定し、その判定結果にもとづいて可変遅延回路の遅延時間を補償することができる。これにより、遅延ばらつきを抑制して、データ信号のアイ開口を確保し、FF間のデータ受け渡しを確実にしてウェハプロービングにおける歩留まりを向上させることができる。 When the clock adjustment method is such a method, it can be determined whether the delay variation of the data signal is faster or slower than the predetermined time, and the delay time of the variable delay circuit can be compensated based on the determination result. Thereby, delay variation can be suppressed, an eye opening of the data signal can be secured, data transfer between the FFs can be ensured, and the yield in wafer probing can be improved.
以上のように、本発明によれば、クロック動作回路を一又は二以上有したデジタル回路において、クロック信号に所定の遅延時間を与える可変遅延回路と、この可変遅延回路の遅延時間を補償する調整回路とを備え、テスト信号の周期の所定倍の時間と、調整回路の有する遅延素子の遅延時間とを比較して、データ信号の遅延ばらつきが速いか遅いかを判定し、この判定結果にもとづいて可変遅延回路の遅延時間を補償することとしたため、低速な汎用検査装置を用いて、可変遅延回路を自動調整し、遅延ばらつきを補償して検査可能とすることができる。
しかも、低速な汎用検査装置を用いて可変遅延回路の遅延時間を補償することから、コストダウンを実現しながら、検査品質を向上させることができる。
さらに、可変遅延回路の補正によりデータ信号のアイ開口が確保されるため、プロセス等を要因とする不良判定を低減して、ウェハプロービングにおける歩留まりを向上できる。
As described above, according to the present invention, in a digital circuit having one or more clock operation circuits, a variable delay circuit that gives a predetermined delay time to a clock signal and an adjustment that compensates for the delay time of the variable delay circuit A delay time of the delay element included in the adjustment circuit is determined to determine whether the delay variation of the data signal is fast or slow, and based on the determination result Since the delay time of the variable delay circuit is compensated, the variable delay circuit can be automatically adjusted by using a low-speed general-purpose inspection device to compensate for delay variation and enable inspection.
Moreover, since the delay time of the variable delay circuit is compensated using a low-speed general-purpose inspection device, the inspection quality can be improved while realizing cost reduction.
Furthermore, since the eye opening of the data signal is secured by the correction of the variable delay circuit, it is possible to reduce the defect determination due to the process or the like and improve the yield in wafer probing.
以下、本発明に係るデジタル回路、半導体デバイス及びクロック調整方法の好ましい実施形態について、図面を参照して説明する。 Hereinafter, preferred embodiments of a digital circuit, a semiconductor device, and a clock adjustment method according to the present invention will be described with reference to the drawings.
[第一実施形態]
まず、本発明のデジタル回路、半導体デバイス及びクロック調整方法の第一実施形態について、図1を参照して説明する。
同図は、本実施形態のデジタル回路の構成を示す回路図である。
同図に示すように、本実施形態のデジタル回路10aは、クロック動作回路11−1、11−2と、バッファ12−1、12−2と、可変遅延回路13−1、13−2と、遅延回路14aと、データ保持回路15aと、テスト信号伝送路16と、分岐路17とを有している。
[First embodiment]
First, a digital circuit, a semiconductor device, and a clock adjustment method according to a first embodiment of the present invention will be described with reference to FIG.
FIG. 2 is a circuit diagram showing the configuration of the digital circuit of this embodiment.
As shown in the figure, the digital circuit 10a of the present embodiment includes clock operation circuits 11-1, 11-2, buffers 12-1, 12-2, variable delay circuits 13-1, 13-2, It has a delay circuit 14a, a data holding circuit 15a, a test
クロック動作回路11−1、11−2は、クロック信号の入力にもとづいて所定の動作を行う回路である。
なお、本実施形態のクロック動作回路11−1、11−2は、データ信号を入力し、クロック信号の入力タイミングに応じてそのデータ信号を出力する回路である。
このクロック動作回路11−1、11−2は、例えば、フリップフロップ回路やラッチ回路などで構成できる。
The clock operation circuits 11-1 and 11-2 are circuits that perform a predetermined operation based on an input of a clock signal.
Note that the clock operation circuits 11-1 and 11-2 of this embodiment are circuits that input data signals and output the data signals in accordance with the input timing of the clock signals.
The clock operation circuits 11-1 and 11-2 can be composed of, for example, a flip-flop circuit or a latch circuit.
バッファ12−1、12−2は、クロック周期の間に、AND回路・OR回路及びNOT回路などによって、論理的な計算を行い、クロック動作回路にデータを入力する。論理的な計算が少ない場合には、タイミング調整のためにバッファが挿入されることもある。この遅延時間が与えられたデータ信号は、クロック動作回路11−1、11−2に入力される。
なお、バッファ12−1、12−2は、図1においては、データ信号が伝送される経路に接続されているが、データ信号が伝送される経路に限るものではなく、クロック信号が伝送される経路に接続することもできる。
The buffers 12-1 and 12-2 perform logical calculations by an AND circuit / OR circuit, a NOT circuit, and the like during a clock cycle, and input data to the clock operation circuit. When there are few logical calculations, a buffer may be inserted for timing adjustment. The data signal given the delay time is input to the clock operation circuits 11-1 and 11-2.
In FIG. 1, the buffers 12-1 and 12-2 are connected to the path through which the data signal is transmitted. However, the buffers 12-1 and 12-2 are not limited to the path through which the data signal is transmitted, and a clock signal is transmitted. It can also be connected to a route.
可変遅延回路13−1は、クロック動作回路11−1に入力されるクロック信号を遅延させる。一方、可変遅延回路13−2は、クロック動作回路11−2に入力されるクロック信号を遅延させる。
これら可変遅延回路13−1、13−2は、外部からの信号にもとづいて遅延時間の設定が可能となっている。この遅延時間の設定は、例えば、デジタルデータ信号の付与や、アナログ的な電流量による制御などによって行うことができる。
本実施形態の可変遅延回路13−1、13−2においては、調整回路(遅延回路14a及びデータ保持回路15a)からの遅延設定信号により遅延設定がなされる。この調整回路による遅延設定の具体的な動作については、後述の「本実施形態のデジタル回路の動作と、可変遅延回路の遅延設定について」において詳述する。
The variable delay circuit 13-1 delays the clock signal input to the clock operation circuit 11-1. On the other hand, the variable delay circuit 13-2 delays the clock signal input to the clock operation circuit 11-2.
These variable delay circuits 13-1 and 13-2 can set a delay time based on an external signal. This delay time can be set, for example, by applying a digital data signal or controlling by an analog current amount.
In the variable delay circuits 13-1 and 13-2 of the present embodiment, the delay is set by the delay setting signal from the adjustment circuit (the delay circuit 14a and the data holding circuit 15a). The specific operation of the delay setting by the adjustment circuit will be described in detail in “Operation of the digital circuit of the present embodiment and delay setting of the variable delay circuit” described later.
遅延回路(遅延素子)14aは、外部(例えば、低速の汎用検査装置20(以下、略して「検査装置20」という。))から入力されたTESTCLK(テスト信号)に所定の遅延時間を与えてデータ保持回路15aへ送る。
この遅延回路14aは、本実施形態においては、検査装置20の出力信号(テスト信号)の周波数に対応した周期を遅延時間として有することができる。例えば、検査装置20の最大出力周波数が10MHzであるときは、その周期100nsが遅延回路14aの遅延時間とされる。
The delay circuit (delay element) 14a gives a predetermined delay time to TESTCLK (test signal) input from the outside (for example, a low-speed general-purpose inspection device 20 (hereinafter referred to as “inspection device 20” for short)). The data is sent to the data holding circuit 15a.
In this embodiment, the delay circuit 14a can have a period corresponding to the frequency of the output signal (test signal) of the inspection apparatus 20 as a delay time. For example, when the maximum output frequency of the inspection apparatus 20 is 10 MHz, the period of 100 ns is set as the delay time of the delay circuit 14a.
また、遅延回路14aは、検査装置20の出力信号の周波数に対応した周期の所定倍の時間を遅延時間として有することができる。ここで、所定倍は、例えば、2倍、3倍、4倍、1/2倍、3/2倍などとすることができる。そして、遅延回路14aの遅延時間は、例えば、検査装置20の最大出力周波数が10MHzであるときは、200ns(2倍)、300ns(3倍)、400ns(4倍)、50ns(1/2倍)、150ns(3/2倍)などとすることができる。
さらに、遅延回路14aは、検査装置20の出力信号の周波数に対応した周期の所定倍の時間とその出力信号のパルス幅とを加算した和を遅延時間として有することができる。例えば、検査装置20の最大出力周波数が10MHzであるときは、その周期は100nsであり、パルス幅は50nsである。このため、所定倍を1倍とすると、遅延回路14aの遅延時間は150nsとなる。
Further, the delay circuit 14a can have a predetermined time as a delay time corresponding to the frequency of the output signal of the inspection apparatus 20 as a delay time. Here, the predetermined multiple may be, for example, 2 times, 3 times, 4 times, 1/2 times, 3/2 times, or the like. The delay time of the delay circuit 14a is, for example, 200 ns (2 times), 300 ns (3 times), 400 ns (4 times), 50 ns (1/2 times) when the maximum output frequency of the inspection apparatus 20 is 10 MHz. ), 150 ns (3/2 times), and the like.
Furthermore, the delay circuit 14a can have, as a delay time, a sum obtained by adding a predetermined time of a period corresponding to the frequency of the output signal of the inspection device 20 and the pulse width of the output signal. For example, when the maximum output frequency of the inspection apparatus 20 is 10 MHz, the period is 100 ns and the pulse width is 50 ns. For this reason, if the predetermined multiple is set to 1, the delay time of the delay circuit 14a is 150 ns.
なお、図1においては、遅延回路14aがデータ保持回路15aのデータ入力端子に接続されているが、遅延回路14aは、データ保持回路15aのデータ入力端子に接続されるものに限るものではなく、クロック入力端子に接続されてもよい。すなわち、遅延回路14aは、データ保持回路15aのデータ入力端子とクロック入力端子の一方又は双方に接続することができる。
そして、遅延回路14aが、データ保持回路15aのデータ入力端子とクロック入力端子との双方に接続された場合、それら遅延回路14aの各遅延時間の差は、検査装置20から入力される周波数の整数倍、または整数倍とパルス幅の和とすることができる。
In FIG. 1, the delay circuit 14a is connected to the data input terminal of the data holding circuit 15a. However, the delay circuit 14a is not limited to the one connected to the data input terminal of the data holding circuit 15a. It may be connected to a clock input terminal. That is, the delay circuit 14a can be connected to one or both of the data input terminal and the clock input terminal of the data holding circuit 15a.
When the delay circuit 14a is connected to both the data input terminal and the clock input terminal of the data holding circuit 15a, the difference between the delay times of the delay circuit 14a is an integer of the frequency input from the inspection device 20. It can be a double or an integer multiple plus the pulse width.
データ保持回路15aは、遅延回路14aからの信号(所定の遅延時間が与えられたTESTCLK、遅延信号)をデータ入力端子で入力するとともに、TESTCLKをクロック入力端子で入力する。そして、そのTESTCLKの入力タイミングに応じて、遅延設定信号を出力する。このように、データ保持回路15aは、遅延回路14aからの遅延信号とテスト信号にもとづいて遅延設定信号を出力することができる。 The data holding circuit 15a inputs a signal from the delay circuit 14a (TESTCLK given a predetermined delay time, a delay signal) at a data input terminal, and inputs TESTCLK at a clock input terminal. Then, a delay setting signal is output according to the input timing of TESTCLK. As described above, the data holding circuit 15a can output the delay setting signal based on the delay signal from the delay circuit 14a and the test signal.
このデータ保持回路15aから出力された遅延設定信号は、可変遅延回路13−1、13−2へ送られる。これにより、可変遅延回路13−1、13−2では遅延時間が設定される。
このデータ保持回路15aにおける遅延設定信号の生成については、後記の「本実施形態のデジタル回路の動作と、可変遅延回路の遅延設定について」にて詳述する。
The delay setting signal output from the data holding circuit 15a is sent to the variable delay circuits 13-1 and 13-2. Thereby, the delay time is set in the variable delay circuits 13-1 and 13-2.
The generation of the delay setting signal in the data holding circuit 15a will be described in detail later in “Operation of the digital circuit of the present embodiment and delay setting of the variable delay circuit”.
なお、データ保持回路15aは、例えば、フリップフロップやラッチ回路などにより構成することができる。
また、本実施形態においては、遅延回路14aとデータ保持回路15aとを総称して「調整回路」という。
The data holding circuit 15a can be configured by, for example, a flip-flop or a latch circuit.
In the present embodiment, the delay circuit 14a and the data holding circuit 15a are collectively referred to as an “adjustment circuit”.
また、この調整回路を含む図1に記載のデジタル回路10aは、その全体が同一のLSIに搭載される。そして、クロック動作回路11−1、11−2から出力されたデータ信号の遅延ばらつきの原因であるプロセス,温度,電圧は、調整回路の遅延回路14aから出力される遅延信号の遅延ばらつきの原因ともなる。このため、データ保持回路15aにおいてTESTCLKの周期の整数倍の時間に対し遅延回路14aの遅延信号の発生タイミングが速いか遅いかを判定することが、すなわち、クロック動作回路11−1、11−2から出力されたデータ信号の遅延ばらつきに相当するものとみなすことができる。 Further, the digital circuit 10a shown in FIG. 1 including this adjustment circuit is entirely mounted on the same LSI. The process, temperature, and voltage that cause the delay variation of the data signals output from the clock operation circuits 11-1 and 11-2 are also the causes of the delay variation of the delay signal output from the delay circuit 14a of the adjustment circuit. Become. For this reason, in the data holding circuit 15a, it is determined whether the generation timing of the delay signal of the delay circuit 14a is early or late with respect to a time that is an integral multiple of the cycle of TESTCLK. It can be considered that it corresponds to the delay variation of the data signal output from.
テスト信号伝送路16は、外部(例えば、検査装置20)から送られてきたTESTCLKを一の入力端子(テスト信号入力端子18)から入力してデータ保持回路15aへ送る。
分岐路17は、その入力端子又はテスト信号伝送路16から分岐してTESTCLKを遅延回路14aへ送る。
これらテスト信号伝送路16と分岐路17をこのような構成とすると、TESTCLKをデータ保持回路15aへ送る経路と、そのTESTCLKを遅延回路14aへ送る経路とが途中まで同一経路となるため、それら経路が別個独立に設けられた場合に比べてスキューを低減できる。
The test
The branch path 17 branches from the input terminal or the test
When the test
なお、本実施形態のデジタル回路10aには、可変遅延回路13−1、13−2に対する一又は二以上の遅延設定を遅延設定情報として保持する書き換え可能又は不可能な記憶装置(図示せず)が備えられている。
この記憶装置は、例えば、レジスタ(書き換え可能)やマスクロム(書き換え不可能)、ヒューズ(検査工程にて設定し以降は書き換え不可能)などで構成することができる。
この記憶装置を備えることにより、この記憶装置に保持された遅延設定情報にもとづいて、可変遅延回路13−1、13−2の遅延時間を設定できる。
In the digital circuit 10a of the present embodiment, a rewritable or non-rewritable storage device (not shown) that holds one or more delay settings for the variable delay circuits 13-1 and 13-2 as delay setting information. Is provided.
This storage device can be composed of, for example, a register (rewritable), a mask chrome (unrewritable), a fuse (set in the inspection process and thereafter non-rewritable), and the like.
By providing this storage device, the delay times of the variable delay circuits 13-1 and 13-2 can be set based on the delay setting information held in this storage device.
デジタル回路を以上のような構成とすれば、調整回路による遅延設定のみによって可変遅延回路の調整設定が行えるので、DATA/CLK本線の経路に手を加えることなく、遅延設定側の回路追加だけで、遅延ばらつきを反映させ、検査時のタイミングマージンを増やすことが可能となる。
しかしながら、もし、調整回路が無い状態でクロック動作回路11−1、11−2の動作をウェハプロービングやファイナルテストで検査しようとしたとき、可変遅延回路13−1、13−2を適切に設定しないと、クロック動作回路11−1の入力データに対して、クロック動作回路11−2の出力データが、チップ毎にサイクルずれを起こしたり、データ消失が発生したりする。これは、図1に示すデジタル回路が、すべてのばらつき状態に対して、可変遅延回路を固定状態で動作させられないからである。
ところが、汎用検査装置から与えるパターンは、固定パターンであるため、可変遅延回路13−1、13−2には、ばらつき状態を検知して遅延設定することができない。そこで、検査パターンから遅延設定するのではなく、調整回路から遅延情報(速い・遅い)を与えて、クロック動作回路11−1、11−2をデータが常に同一サイクルで動作するように設定する。これによって、固定パターンでの動作が可能になる。
If the digital circuit is configured as described above, adjustment setting of the variable delay circuit can be performed only by delay setting by the adjustment circuit, so that only the circuit on the delay setting side is added without modifying the DATA / CLK main path. It is possible to increase the timing margin at the time of inspection by reflecting delay variation.
However, if the operation of the clock operation circuits 11-1 and 11-2 is to be inspected by wafer probing or final test without the adjustment circuit, the variable delay circuits 13-1 and 13-2 are not set appropriately. Then, the output data of the clock operation circuit 11-2 causes a cycle shift for each chip or data loss occurs with respect to the input data of the clock operation circuit 11-1. This is because the digital circuit shown in FIG. 1 cannot operate the variable delay circuit in a fixed state for all the variation states.
However, since the pattern given from the general-purpose inspection apparatus is a fixed pattern, the variable delay circuits 13-1 and 13-2 cannot detect a variation state and set a delay. Therefore, instead of setting a delay from the inspection pattern, delay information (fast / slow) is given from the adjustment circuit, and the clock operation circuits 11-1 and 11-2 are set so that the data always operates in the same cycle. As a result, operation in a fixed pattern becomes possible.
次に、本実施形態のクロック調整方法を実施するための構成について説明する。
まず、ウェハプロービングを行うための一般的な構成について、図2を参照して説明する。
Next, a configuration for implementing the clock adjustment method of this embodiment will be described.
First, a general configuration for performing wafer probing will be described with reference to FIG.
ウェハプロービングを行うにあたり、同図に示すように、検査装置20と、半導体デバイス(DUT)30が用意される。
検査装置20は、低速の汎用検査装置であって、DUT30に搭載されたデジタル回路の電気的特性の良否を検査するために、DR信号(DR(DRIVER)波形)をDUT30へ送る。
DUT30には、複数のクロック動作回路を有するデジタル回路が搭載されている。
In performing wafer probing, an inspection apparatus 20 and a semiconductor device (DUT) 30 are prepared as shown in FIG.
The inspection apparatus 20 is a low-speed general-purpose inspection apparatus, and sends a DR signal (DR (DRIVER) waveform) to the DUT 30 in order to inspect the electrical characteristics of the digital circuit mounted on the DUT 30.
The DUT 30 is equipped with a digital circuit having a plurality of clock operation circuits.
そして、DUT30に搭載されたデジタル回路10aのDATA入力及びCLK入力には、検査装置20から所定のタイミングでDATA信号及びCLK信号(DR波形)が入力される。そして、デジタル回路10aからは出力信号が出力される。
検査装置20は、DUT30からの出力信号を入力し、この出力信号の信号波形(出力波形)にもとづいて、DUT30に搭載されたデジタル回路の電気的特性の良否を判定する。
Then, the DATA signal and the CLK signal (DR waveform) are input from the inspection device 20 to the DATA input and the CLK input of the digital circuit 10a mounted on the DUT 30 at a predetermined timing. An output signal is output from the digital circuit 10a.
The inspection apparatus 20 receives an output signal from the DUT 30 and determines whether the electrical characteristics of the digital circuit mounted on the DUT 30 are good or bad based on the signal waveform (output waveform) of the output signal.
ここで、データ信号の遅延ばらつきが大きくアイ開口が十分に確保できないために、クロック動作回路11−1、11−2でのデータ受け渡しに支障をきたし、これにより、DUT30の良否判定に必要なデータ信号が得られないときは、その遅延ばらつきを小さくしてタイミングマージンを増やす必要がある。
つまり、データ信号に関しては、図3に示すように、一定かつ充分なセットアップマージンおよびホールドマージンを確保する必要があるが、遅延ばらつきが大きくなると、それらセットアップマージン等が充分確保できなくなり、クロック動作回路11−1、11−2間のデータ受け渡しが不可能となる。
そこで、図1に示すような調整回路を有したデジタル回路を半導体デバイス30に搭載することにより、可変遅延回路13−1、13−2の遅延時間を設定して、データ信号の遅延ばらつきを補償する。
Here, since the delay variation of the data signal is large and the eye opening cannot be sufficiently secured, the data transfer in the clock operation circuits 11-1 and 11-2 is hindered. As a result, the data necessary for determining the quality of the DUT 30 When a signal cannot be obtained, it is necessary to reduce the delay variation and increase the timing margin.
That is, with respect to the data signal, as shown in FIG. 3, it is necessary to secure a constant and sufficient setup margin and hold margin. However, when the delay variation becomes large, the setup margin cannot be sufficiently secured, and the clock operation circuit Data transfer between 11-1 and 11-2 becomes impossible.
Therefore, by installing a digital circuit having an adjustment circuit as shown in FIG. 1 in the semiconductor device 30, the delay time of the variable delay circuits 13-1 and 13-2 is set, and the delay variation of the data signal is compensated. To do.
すなわち、図2に示す構成により、半導体デバイス30に搭載されたデジタル回路10aにおけるテスト信号入力端子18に、検査装置20からTESTCLKを入力する。そして、次の「本実施形態のデジタル回路のクロック調整方法について」で説明する手順により、可変遅延回路13−1、13−2の遅延時間を設定して、データ信号の遅延ばらつきを補償する。 That is, with the configuration shown in FIG. 2, TESTCLK is input from the inspection apparatus 20 to the test signal input terminal 18 in the digital circuit 10 a mounted on the semiconductor device 30. Then, the delay time of the variable delay circuits 13-1 and 13-2 is set by the procedure described in the following “about the clock adjustment method of the digital circuit of the present embodiment” to compensate for the delay variation of the data signal.
次に、本実施形態のデジタル回路のクロック調整方法について、図4、図5を参照して説明する。
図4は、該クロック調整方法の手順を示すフローチャート、図5は、クロック調整方法を実施したときに得られる信号(データ保持回路15aのデータ入力信号(DATA入力)、データ保持回路15aのクロック入力信号(CLK入力)、データ保持回路15aの出力信号(出力))の各波形を示す波形図である。
Next, the clock adjustment method of the digital circuit of this embodiment will be described with reference to FIGS.
FIG. 4 is a flowchart showing a procedure of the clock adjustment method, and FIG. 5 is a signal (data input signal (DATA input) of the data holding circuit 15a) and clock input of the data holding circuit 15a obtained when the clock adjustment method is executed. It is a wave form diagram which shows each waveform of a signal (CLK input) and the output signal (output) of the data holding circuit 15a.
なお、データ信号の遅延ばらつきは、プロセス,温度,電圧などの影響により生じるものである。このため、複数の温度や電圧について検査して、可変遅延回路13−1、13−2の遅延時間を適切に設定することが望ましい。
例えば、デジタル回路10aの電圧設定が5Vの場合には、例えば、4.5Vのときと、5.5Vのときについて検査を行うようにする。このようにすれば、電圧変動により遅延ばらつきが発生しても、4.5V〜5.5Vの範囲内であればデータ信号のアイ開口は確保され、ウェハプロービングの検査が可能となる。
Note that the delay variation of the data signal is caused by the influence of the process, temperature, voltage and the like. Therefore, it is desirable to inspect a plurality of temperatures and voltages and appropriately set the delay times of the variable delay circuits 13-1 and 13-2.
For example, when the voltage setting of the digital circuit 10a is 5V, for example, the inspection is performed for 4.5V and 5.5V. In this way, even if delay variation occurs due to voltage fluctuation, the eye opening of the data signal is secured within the range of 4.5 V to 5.5 V, and wafer probing inspection can be performed.
そこで、本実施形態では、電圧設定Lと、電圧設定Hについて検査を行う。
まず、電圧設定Lについて検査を行う。
電圧設定Lが設定されると(ステップ10)、WAIT TIMEの後(ステップ11)、検査装置20からテスト信号入力端子18にTESTCLKが2発入力される(ステップ12)。
WAIT TIMEにて(ステップ13)、遅延回路14aによりTESTCLKに所定の遅延時間が与えられ、遅延信号としてデータ保持回路15aへ送られる。データ保持回路15aでは、TESTCLKを入力するとともに(CLK入力、図5(a)(ii)、(b)(ii))、遅延回路14aから遅延信号を入力し(DATA入力、図5(a)(i)、(b)(i))、これらTESTCLKと遅延信号とを比較した結果にもとづき、遅延設定信号を出力して(出力、図5(a)(iii)、(b)(iii))、可変遅延回路13−1、13−2へ送る(遅延ばらつき判定ステップ)。この遅延設定信号を受け、可変遅延回路13−1、13−2の遅延時間が設定される(遅延ばらつき判定ステップ、ステップ14)。
その後、検査パターンをDUT30に与えることにより、このDUT30の検査が行われる(ステップ15)。
Therefore, in this embodiment, the voltage setting L and the voltage setting H are inspected.
First, the voltage setting L is inspected.
When the voltage setting L is set (step 10), after WAIT TIME (step 11), two TESTCLKs are input from the inspection apparatus 20 to the test signal input terminal 18 (step 12).
In WAIT TIME (step 13), a predetermined delay time is given to TESTCLK by the delay circuit 14a and sent to the data holding circuit 15a as a delay signal. In the data holding circuit 15a, TESTCLK is input (CLK input, FIGS. 5 (a) (ii), (b) (ii)), and a delay signal is input from the delay circuit 14a (DATA input, FIG. 5 (a)). (I), (b) (i)), based on the result of comparing these TESTCLK and the delay signal, a delay setting signal is output (output, FIG. 5 (a) (iii), (b) (iii) ) And sent to the variable delay circuits 13-1 and 13-2 (delay variation determination step). In response to this delay setting signal, the delay times of the variable delay circuits 13-1 and 13-2 are set (delay variation determining step, step 14).
Thereafter, the DUT 30 is inspected by giving an inspection pattern to the DUT 30 (step 15).
続いて、電圧設定Hについて検査を行う。電圧設定Hでは、電圧設定Lとは遅延ばらつきが異なるため、調整回路を再設定する必要がある。
電圧設定Hが設定されると(ステップ16)、その後は、電圧設定Lについての検査における手順と同様の手順で検査が行われる(ステップ17〜ステップ21)。これにより、可変遅延回路13−1、13−2の遅延時間が設定される。
このような手順により、可変遅延回路13−1、13−2には適切な遅延時間が設定される。
Subsequently, the voltage setting H is inspected. In the voltage setting H, the delay variation is different from that in the voltage setting L. Therefore, it is necessary to reset the adjustment circuit.
When the voltage setting H is set (step 16), thereafter, the inspection is performed in the same procedure as the inspection for the voltage setting L (step 17 to step 21). Thereby, the delay time of the variable delay circuits 13-1 and 13-2 is set.
By such a procedure, an appropriate delay time is set in the variable delay circuits 13-1 and 13-2.
次に、本実施形態のデジタル回路の動作と、可変遅延回路の遅延設定について、図5を参照して説明する。
まず、遅延ばらつきがFASTの場合について、図5(a)を参照して説明する。
同図(a)に示すように、データ保持回路15aにおけるDATA入力,CLK入力,出力の各波形をみる。
例えば、CLK入力が100ns周期の場合に、DATA入力とCLK入力との時間差Tpdが100nsよりも小さいときは(Tpd<100ns、同図(a)(i),(ii))、CLK入力の立ち上がり時にDATA入力が入力されているため、デジタル回路10aの出力からは同図(a)(iii)に示すような信号(「1」を示す信号)が出力される。
このとき、可変遅延回路13−1、13−2には「遅延FAST」が設定される(図5(a)、図1「1:遅延FAST」)。
Next, the operation of the digital circuit of this embodiment and the delay setting of the variable delay circuit will be described with reference to FIG.
First, the case where the delay variation is FAST will be described with reference to FIG.
As shown in FIG. 5A, the waveforms of the DATA input, CLK input, and output in the data holding circuit 15a are seen.
For example, when the CLK input has a period of 100 ns and the time difference Tpd between the DATA input and the CLK input is smaller than 100 ns (Tpd <100 ns, FIGS. Since a DATA input is sometimes input, a signal (a signal indicating “1”) as shown in FIGS. 9A and 9C is output from the output of the digital circuit 10a.
At this time, “delay FAST” is set in the variable delay circuits 13-1 and 13-2 (FIG. 5A, “1: delay FAST” in FIG. 1).
次いで、遅延ばらつきがSLOWの場合について、図5(b)を参照して説明する。
同図(b)に示すように、データ保持回路15aにおけるデータ入力(DATA入力),クロック入力(CLK入力),出力の各波形をみる。
例えば、CLK信号が100ns周期の場合に、DATA信号とCLK信号との時間差Tpdが100nsよりも大きいときは(Tpd>100ns、同図(b)(i),(ii))、CLK信号の立ち上がり時にDATA信号が入力されていないため、デジタル回路の出力OUTから信号が出力されない(同図(b)(iii)、「0」を示す信号が出力される)。
このとき、可変遅延回路13−1、13−2には「遅延SLOW」が設定される(図5(b)、図1「2:遅延SLOW」)。
Next, the case where the delay variation is SLOW will be described with reference to FIG.
As shown in FIG. 5B, the waveforms of data input (DATA input), clock input (CLK input), and output in the data holding circuit 15a are observed.
For example, when the CLK signal has a period of 100 ns and the time difference Tpd between the DATA signal and the CLK signal is larger than 100 ns (Tpd> 100 ns, (b) (i), (ii) in the figure), the rising edge of the CLK signal Since the DATA signal is not input sometimes, the signal is not output from the output OUT of the digital circuit ((b) (iii) in the figure, a signal indicating “0” is output).
At this time, “delay SLOW” is set in the variable delay circuits 13-1 and 13-2 (FIG. 5B, “2: delay SLOW”).
本実施形態のデジタル回路にこのような動作を実行させることにより、可変遅延回路に対する遅延設定を、FAST用とSLOW用の2種類で設定できる。
このような方法によれば、FASTとSLOWのいずれかの設定を行えればよいため、設定時間の短縮化を図ることができる。
By causing the digital circuit of this embodiment to execute such an operation, the delay setting for the variable delay circuit can be set in two types, FAST and SLOW.
According to such a method, it is only necessary to set either FAST or SLOW, so that the setting time can be shortened.
なお、遅延が速いか遅いかを見分ける方法としては、次の三つが考えられる。
第一の方法としては、検査装置20から入力される周波数で見分ける方法がある。
第二の方法としては、検査装置20から入力される信号(TESTCLK)の周期の整数倍の遅延時間を、遅延回路14aの遅延時間とし、遅延回路14aの遅延時間と検査装置20からの入力信号(TESTCLK)の整数倍の周期とを比較する方法がある。
第三の方法としては、検査装置20から入力される信号(TESTCLK)の周波数の整数倍と入力される信号のパルス幅の和となる遅延時間を、遅延回路14aの遅延時間とし、遅延回路14aの遅延時間を検査装置20の入力信号(TESTCLK)の周期の倍数とパルス幅で比較する方法がある。
There are three possible methods for discriminating whether the delay is fast or slow.
As a first method, there is a method of distinguishing by a frequency input from the inspection apparatus 20.
As a second method, a delay time that is an integral multiple of the period of the signal (TESTCLK) input from the inspection device 20 is used as the delay time of the delay circuit 14a, and the delay time of the delay circuit 14a and the input signal from the inspection device 20 There is a method of comparing a period that is an integer multiple of (TESTCLK).
As a third method, a delay time that is the sum of the integral multiple of the frequency of the signal (TESTCLK) input from the inspection apparatus 20 and the pulse width of the input signal is set as the delay time of the delay circuit 14a, and the delay circuit 14a. Is compared with a multiple of the period of the input signal (TESTCLK) of the inspection apparatus 20 and the pulse width.
また、データ保持回路15aにおいては、遅延ばらつきが最速のときと、最遅のときで、比較により遅延ばらつき判定が異なるようにすることができる。
すなわち、データ信号の遅延ばらつきが最速となるときには当該遅延ばらつきが所定時間よりも速いと判定し、最遅のときには当該遅延ばらつきが所定時間よりも遅いと判定することができる。この場合も、それら判定の結果にもとづいて、可変遅延回路の遅延時間を補償することができる。
Further, in the data holding circuit 15a, the delay variation determination can be made different by comparison between when the delay variation is the fastest and when the delay variation is the slowest.
That is, when the delay variation of the data signal is the fastest, it can be determined that the delay variation is faster than the predetermined time, and when the delay variation is the slowest, it can be determined that the delay variation is later than the predetermined time. Also in this case, the delay time of the variable delay circuit can be compensated based on the determination results.
さらに、データ保持回路15aにおいては、遅延ばらつきが最速から最遅へと連続的に変化する際に、比較により異なる判定となる遅延ばらつきの状態を検出できる。
すなわち、データ信号の遅延ばらつきが最速から最遅へと連続的に変化する場合に、当該遅延ばらつきが最速に近いときには当該遅延ばらつきが所定時間よりも速いと判定し、当該遅延ばらつきが最遅に近いときには当該遅延ばらつきが所定時間よりも遅いと判定することができる。この場合も、それら判定の結果にもとづいて、可変遅延回路の遅延時間を補償することができる。
Furthermore, in the data holding circuit 15a, when the delay variation continuously changes from the fastest to the slowest, it is possible to detect the delay variation state that is determined differently by comparison.
That is, when the delay variation of the data signal continuously changes from the fastest to the slowest, if the delay variation is close to the fastest, it is determined that the delay variation is faster than a predetermined time, and the delay variation is the slowest. When it is close, it can be determined that the delay variation is later than the predetermined time. Also in this case, the delay time of the variable delay circuit can be compensated based on the determination results.
以上、説明したデジタル回路、半導体デバイス及びクロック調整方法によれば、データ信号の遅延ばらつきが所定時間に比べて速いか遅いかを判定し、この判定結果にもとづいて、可変遅延回路の遅延時間を補償できる。
このため、低速の汎用検査装置に適したクロック調整手法を提供できる。これにより、実装前に、クロック動作回路の検査が可能となることから、無駄なパッケージングと実装の発生を未然に防ぐことができ、ウェハプロービングにおけるLSIの不良判定が可能となることから、無駄なパッケージングの発生を未然に防ぐことができ、検査品質の向上を図ることができる。
しかも、可変遅延回路の遅延量を補償することで、プロセス等を要因として閉塞し得るアイ開口を確保し、試験信号を通過させることができる。これにより、回路設計や構成に問題がないもののプロセス等を要因として不良品とされてきたLSIを良品と判定し、イニシャライズ後、製品として出荷することができる。したがって、ウェハプロービングにおける歩留まりを向上させることができる。
As described above, according to the digital circuit, the semiconductor device, and the clock adjustment method described above, it is determined whether the delay variation of the data signal is faster or slower than the predetermined time, and the delay time of the variable delay circuit is determined based on the determination result. Can compensate.
Therefore, it is possible to provide a clock adjustment method suitable for a low-speed general-purpose inspection apparatus. As a result, the clock operation circuit can be inspected before mounting, so that unnecessary packaging and mounting can be prevented in advance, and it is possible to determine the defect of the LSI in wafer probing. Can be prevented from occurring and the inspection quality can be improved.
In addition, by compensating the delay amount of the variable delay circuit, an eye opening that can be blocked due to a process or the like can be secured, and the test signal can be passed. As a result, an LSI that has been considered defective due to a process or the like although there is no problem in circuit design or configuration can be determined as a non-defective product, and can be shipped as a product after initialization. Therefore, the yield in wafer probing can be improved.
[第二実施形態]
次に、本発明のデジタル回路、半導体デバイス及びクロック調整方法の第二の実施形態について、図6を参照して説明する。
同図は、本実施形態のデジタル回路の構成を示す回路図である。
本実施形態は、第一実施形態と比較して、遅延回路やデータ保持回路、ラッチ回路を複数備えて遅延ばらつきの判定や遅延時間の補償をさらに細かく行えるようにした点が相違する。
したがって、図6において、図1と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
[Second Embodiment]
Next, a second embodiment of the digital circuit, semiconductor device, and clock adjustment method of the present invention will be described with reference to FIG.
FIG. 2 is a circuit diagram showing the configuration of the digital circuit of this embodiment.
This embodiment is different from the first embodiment in that a plurality of delay circuits, data holding circuits, and latch circuits are provided so that delay variation can be determined and delay time can be compensated more finely.
Therefore, in FIG. 6, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
図6に示すように、本実施形態のデジタル回路10bは、クロック動作回路11−1、11−2と、バッファ12−1、12−2と、可変遅延回路13−1、13−2と、遅延回路14b−1〜14b−3と、フリップフロップ15b−1〜15b−3と、ラッチ回路18b−1〜18b−3と、デコーダ(DECODER)19とを有している。
As shown in FIG. 6, the
ここで、遅延回路14b−1〜14b−3は、それぞれ異なった遅延時間を有している。例えば、図6に示すように、第一遅延回路14b−1が80ns、第二遅延回路14b−2が100ns、第三遅延回路14b−3が120nsの遅延時間とすることができる。
なお、本実施形態においては、遅延回路14bを3つ備えた構成としてあるが、遅延回路14bは3つに限るものではなく、2つや4つ以上であってもよい。
Here, the
In the present embodiment, three
フリップフロップ15b−1〜15b−3は、各遅延回路14b−1〜14b−3のそれぞれに対応して備えられており、対応する遅延回路14b−1〜14b−3の出力信号を遅延信号として入力し、テスト信号の入力タイミングに応じて、その遅延信号を出力する。
このフリップフロップ15b−1〜15b−3は、遅延回路14b−1〜14b−3と一対一で備えられることから、遅延回路14b−1〜14b−3と同数となる。
The flip-
Since the flip-
ラッチ回路18b−1〜18b−3は、各フリップフロップ15b−1〜15b−3のそれぞれに対応して備えられており、対応するフリップフロップ15b−1〜15b−3からの遅延信号を入力し、LATCH信号の入力タイミングに応じて、その遅延信号を出力する。
このラッチ回路18b−1〜18b−3は、フリップフロップ15b−1〜15b−3(あるいは遅延回路14b−1〜14b−3)と一対一で備えられることから、フリップフロップ15b−1〜15b−3(あるいは遅延回路14b−1〜14b−3)と同数となる。
The
Since the
このラッチ回路18b−1〜18b−3は、TESTCLKが連続して入力される場合に備えられる。
第一実施形態においては、図5に示すように、TESTCLKを2発入力することとしていた。このため、DATA入力とCLK入力の各波形の対応が明確であった。
これに対し、本実施形態においては、TESTCLKが連続して入力されるため、ラッチ回路で波形を固定させる必要がある。これにより、DATA入力とCLK入力の各波形の対応が明確となり、それらの時間差を得ることができる。
The
In the first embodiment, two TESTCLKs are input as shown in FIG. For this reason, the correspondence between each waveform of the DATA input and the CLK input is clear.
On the other hand, in this embodiment, since TESTCLK is continuously input, it is necessary to fix the waveform by a latch circuit. Thereby, the correspondence between the waveforms of the DATA input and the CLK input is clarified, and the time difference between them can be obtained.
デコーダ19は、各ラッチ回路18b−1〜18b−3からの出力信号を入力し、それら出力信号にもとづいて、可変遅延回路13−1、13−2に対して遅延設定を行う。
この遅延設定は、本実施形態においては、遅延回路14b−1〜14b−3が3つ備えられていることから、4段階で設定できる。
すなわち、(1)データ信号の遅延ばらつきが第一遅延回路14b−1よりも速い場合の設定、(2)データ信号の遅延ばらつきが第一遅延回路14b−1よりも遅いが第二遅延回路14b−2よりも速い場合の設定、(3)データ信号の遅延ばらつきが第二遅延回路14b−2よりも遅いが第三遅延回路14b−3よりも速い場合の設定、(4)データ信号の遅延ばらつきが第三遅延回路14b−1よりも遅い場合の設定である。
このため、遅延ばらつきの程度により、可変遅延回路13−1、13−2に対して適切な遅延設定を行うことができる。
The
In this embodiment, the delay setting can be set in four stages because three
That is, (1) setting when the delay variation of the data signal is faster than the
Therefore, an appropriate delay setting can be performed for the variable delay circuits 13-1 and 13-2 depending on the degree of delay variation.
なお、本実施形態のデジタル回路10bも、第一実施形態のデジタル回路10aと同様、半導体デバイス30への搭載が可能である。
また、本実施形態のデジタル回路10bを用いた、図2に示す構成で行われるクロック調整方法は、第一実施形態におけるクロック調整方法と同様のステップ(図4に示すステップ)で行うことができ、図5と同様の結果が得られる。このため、本実施形態においても、調整回路において、データ信号の遅延ばらつきが所定時間から速いか遅いかを判定でき、この判定結果にもとづいて、可変遅延回路13−1、13−2の遅延時間を補償し、遅延ばらつきを抑制できる。
Note that the
Further, the clock adjustment method performed in the configuration shown in FIG. 2 using the
以上説明したように、本実施形態のデジタル回路、半導体デバイス及びクロック調整方法によれば、調整回路などの簡易な構成で、ウェハプロービングにて、低速の汎用検査装置に適した手法により、LSIの不良品を検出可能とするため、従来のクロック調整方法に比べてコストダウンを図ることができ、しかも、検査品質や製品歩留まりを向上させることができる。 As described above, according to the digital circuit, the semiconductor device, and the clock adjustment method of the present embodiment, with a simple configuration such as an adjustment circuit, a method suitable for a low-speed general-purpose inspection apparatus in wafer probing can be used. Since defective products can be detected, the cost can be reduced compared to the conventional clock adjustment method, and the inspection quality and product yield can be improved.
[第三実施形態]
次に、本発明のデジタル回路、半導体デバイス及びクロック調整方法の第三の実施形態について、図7を参照して説明する。
同図は、本実施形態のデジタル回路の構成を示す回路図である。
本実施形態は、第一実施形態と比較して、調整回路の構成が相違する。すなわち、第一実施形態では、調整回路が、所定の遅延時間を有する遅延回路と、この遅延回路から出力された信号を入力しテスト信号の入力タイミングに応じて出力する一つのデータ保持回路とを有した構成としてあるが、本実施形態では、調整回路が、データ保持回路を複数備えるとともに、ラッチ回路を複数備え、各データ保持回路は、遅延回路群から所定の遅延時間を切り出しこれにより遅延されたテスト信号を入力する構成としてある。他の構成要素は第一実施形態と同様である。
したがって、図7において、図1と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
[Third embodiment]
Next, a third embodiment of the digital circuit, semiconductor device, and clock adjustment method of the present invention will be described with reference to FIG.
FIG. 2 is a circuit diagram showing the configuration of the digital circuit of this embodiment.
This embodiment is different from the first embodiment in the configuration of the adjustment circuit. That is, in the first embodiment, the adjustment circuit includes a delay circuit having a predetermined delay time, and one data holding circuit that inputs a signal output from the delay circuit and outputs the signal according to the input timing of the test signal. In this embodiment, the adjustment circuit includes a plurality of data holding circuits and a plurality of latch circuits, and each data holding circuit extracts a predetermined delay time from the delay circuit group and is delayed thereby. The test signal is input. Other components are the same as those in the first embodiment.
Therefore, in FIG. 7, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
図7に示すように、本実施形態のデジタル回路10cは、クロック動作回路11−1、11−2と、バッファ12−1、12−2と、可変遅延回路13−1、13−2と、遅延回路群14cと、データ保持回路15c−1〜15c−3と、ラッチ回路18c−1〜18c−3と、デコーダ(DECODER)19とを有している。
As shown in FIG. 7, the
ここで、遅延回路群14cは、例えば遅延回路を縦属接続した構成とすることができる。これにより、その切り出し位置に応じた遅延時間を得ることができる。例えば、図7に示すように、その切り出し位置に応じて、80ns(第一設定)、100ns(第二設定)、120ns(第三設定)の遅延時間を得ることができる。
データ保持回路15c−1〜15c−3は、遅延回路群14cの切り出し位置に応じた遅延時間が与えられた信号を遅延信号として入力し、テスト信号の入力タイミングに応じて、その遅延信号を出力する。
例えば、データ保持回路15c−1には、遅延時間80nsが与えられた遅延信号が入力され、データ保持回路15c−2には、遅延時間100nsが与えられた遅延信号が入力され、データ保持回路15c−2には、遅延時間120nsが与えられた遅延信号が入力される。
Here, the delay circuit group 14c can be configured to have, for example, cascade connection of delay circuits. Thereby, the delay time according to the cut-out position can be obtained. For example, as shown in FIG. 7, delay times of 80 ns (first setting), 100 ns (second setting), and 120 ns (third setting) can be obtained according to the cutout position.
The
For example, a delay signal having a delay time of 80 ns is input to the
ラッチ回路18c−1〜18c−3は、データ保持回路15c−1〜15c−3からの遅延信号を入力し、LATCH信号の入力タイミングに応じて、その遅延信号を出力する。
デコーダ19は、各ラッチ回路18c−1〜18c−3からの出力信号を入力し、それら出力信号にもとづいて、可変遅延回路13−1、13−2に対して遅延設定を行う。
The
The
この遅延設定は、本実施形態においては、遅延回路群14cの遅延時間が3段階に設定できることから、4段階で設定できる。
すなわち、(1)データ信号の遅延ばらつきが第一設定よりも速い場合の設定、(2)データ信号の遅延ばらつきが第一設定よりも遅いが第二設定よりも速い場合の設定、(3)データ信号の遅延ばらつきが第二設定よりも遅いが第三設定よりも速い場合の設定、(4)データ信号の遅延ばらつきが第三設定よりも遅い場合の設定である。
このため、遅延ばらつきの程度により、可変遅延回路13−1、13−2に対して適切な遅延設定を行うことができる。
In this embodiment, the delay setting can be set in four stages since the delay time of the delay circuit group 14c can be set in three stages.
(1) Setting when data signal delay variation is faster than the first setting, (2) Setting when data signal delay variation is slower than the first setting but faster than the second setting, (3) This is a setting when the data signal delay variation is slower than the second setting but faster than the third setting, and (4) a setting when the data signal delay variation is slower than the third setting.
Therefore, an appropriate delay setting can be performed for the variable delay circuits 13-1 and 13-2 depending on the degree of delay variation.
なお、本実施形態のデジタル回路10cも、第一実施形態のデジタル回路10aと同様、半導体デバイス30への搭載が可能である。
また、本実施形態のデジタル回路10cを用いた、図2に示す構成で行われるクロック調整方法は、第一実施形態におけるクロック調整方法と同様のステップ(図4に示すステップ)で行うことができ、図5と同様の結果が得られる。このため、本実施形態においても、調整回路において、データ信号の遅延ばらつきが所定時間から速いか遅いかを判定でき、この判定結果にもとづいて、可変遅延回路13−1、13−2の遅延時間を補償し、遅延ばらつきを抑制できる。
Note that the
Further, the clock adjustment method performed in the configuration shown in FIG. 2 using the
以上説明したように、本実施形態のデジタル回路、半導体デバイス及びクロック調整方法によれば、調整回路などの簡易な構成で、ウェハプロービングにて、低速の汎用検査装置に適した手法により、LSIの不良品を検出可能とするため、従来のクロック調整方法に比べてコストダウンを図ることができ、しかも、検査品質を向上させることができる。
さらに、可変遅延回路の遅延量を補正してデータ信号のアイ開口が確保されるため、プロセス等を要因とした不良判定を低減して、ウェハプロービングにおける歩留まりを向上できる。
As described above, according to the digital circuit, the semiconductor device, and the clock adjustment method of the present embodiment, with a simple configuration such as an adjustment circuit, a method suitable for a low-speed general-purpose inspection apparatus in wafer probing can be used. Since defective products can be detected, the cost can be reduced as compared with the conventional clock adjustment method, and the inspection quality can be improved.
Further, since the eye opening of the data signal is ensured by correcting the delay amount of the variable delay circuit, it is possible to reduce the defect determination due to the process or the like and improve the yield in wafer probing.
以上、本発明のデジタル回路、半導体デバイス及びクロック調整方法の好ましい実施形態について説明したが、本発明に係るデジタル回路、半導体デバイス及びクロック調整方法は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、低速の汎用検査装置のTESTCLK周波数を10MHzとし、遅延回路14の遅延時間を100ns(さらに、80ns、120ns)としたが、遅延回路14の遅延時間は100ns等に限るものではなく、テスト信号の周期の所定倍(例えば、50ns、150ns、200nsなど)とすることができる。
The preferred embodiments of the digital circuit, semiconductor device, and clock adjustment method of the present invention have been described above. However, the digital circuit, semiconductor device, and clock adjustment method of the present invention are not limited to the above-described embodiments, It goes without saying that various modifications can be made within the scope of the present invention.
For example, in the above-described embodiment, the TESTCLK frequency of the low-speed general-purpose inspection apparatus is 10 MHz and the delay time of the delay circuit 14 is 100 ns (and 80 ns, 120 ns), but the delay time of the delay circuit 14 is limited to 100 ns or the like. Instead, it can be a predetermined multiple of the cycle of the test signal (for example, 50 ns, 150 ns, 200 ns, etc.).
また、各実施形態においては、クロック動作回路、バッファ、可変遅延回路をそれぞれ二つずつ備えた構成としてあるが、それらクロック動作回路等は二つずつに限るものではなく、任意の数備えることができる。この場合、調整回路による遅延設定は、各可変遅延回路に対して行われる。
さらに、本発明は、ウェハプロービングで用いられる低速の汎用検査装置に適した検査手法を提供するものであるが、ウェハプロービングに限るものではなく、ファイナルテストにおいても実施可能である。
In each embodiment, two clock operation circuits, buffers, and variable delay circuits are provided. However, the number of clock operation circuits and the like is not limited to two, and any number may be provided. it can. In this case, the delay setting by the adjustment circuit is performed for each variable delay circuit.
Furthermore, the present invention provides an inspection method suitable for a low-speed general-purpose inspection apparatus used in wafer probing, but is not limited to wafer probing, and can be implemented in a final test.
なお、本発明のデジタル回路、半導体デバイス及びクロック調整方法は、第一実施形態,第二実施形態及び第三実施形態のそれぞれにおけるデジタル回路、半導体デバイス及びクロック調整方法を任意に組み合わせたものであってもよい。 The digital circuit, semiconductor device, and clock adjustment method of the present invention are an arbitrary combination of the digital circuit, semiconductor device, and clock adjustment method in each of the first embodiment, the second embodiment, and the third embodiment. May be.
本発明は、LSIに搭載されたデジタル回路のクロック動作回路間の遅延ばらつきを補償するための発明であるため、クロック動作回路間の遅延ばらつきの補償を行う検査装置やクロック調整方法に利用可能である。 The present invention is an invention for compensating for delay variation between clock operation circuits of a digital circuit mounted on an LSI, and thus can be used for an inspection apparatus and a clock adjustment method for compensating for delay variation between clock operation circuits. is there.
10a、10b、10c デジタル回路
11−1、11−2 クロック動作回路
12−1、12−2 バッファ
13−1、13−2 可変遅延回路
14a、14b 遅延回路
14c 遅延回路群
15a、15b−1〜15b−3、15c−1〜15c−3 データ保持回路
16 テスト信号伝送路
17 分岐路
18b−1〜18b−3、18c−1〜18c−3 ラッチ回路
19 デコーダ
20 半導体デバイス
30 検査装置(低速の汎用検査装置)
10a, 10b, 10c Digital circuit 11-1, 11-2 Clock operation circuit 12-1, 12-2 Buffer 13-1, 13-2
Claims (10)
前記クロック信号及び/又は前記データ信号に所定の遅延時間を与える可変遅延回路とを備えたデジタル回路であって、
前記クロック動作回路から出力されるデータ信号の遅延ばらつきが所定時間よりも速いときと遅いときとで異なる値となる遅延設定信号を出力し、この遅延設定信号を前記可変遅延回路へ送って、当該可変遅延回路の遅延時間を異なる時間に設定する調整回路を備えた
ことを特徴とするデジタル回路。 One or more clock operation circuits for inputting a data signal and outputting the data signal in accordance with the input timing of the clock signal;
A digital circuit comprising a variable delay circuit for giving a predetermined delay time to the clock signal and / or the data signal,
Output a delay setting signal having different values when the delay variation of the data signal output from the clock operation circuit is faster and slower than a predetermined time, and send the delay setting signal to the variable delay circuit. A digital circuit comprising an adjustment circuit for setting a delay time of a variable delay circuit to a different time.
外部から入力されたパルス信号に所定の遅延時間を与える遅延素子と、
この遅延素子の出力信号を遅延信号として入力するとともに、前記パルス信号を入力し、前記パルス信号の別周期の発生時に前記遅延信号が発生しているときは、前記データ信号の遅延ばらつきが所定時間よりも速いことを示す遅延設定信号を出力し、前記パルス信号の別周期の発生時に前記遅延信号が発生していないときは、前記データ信号の遅延ばらつきが所定時間よりも遅いことを示す遅延設定信号を出力するデータ保持回路とを備えた
ことを特徴とする請求項1記載のデジタル回路。 The adjustment circuit is
A delay element that gives a predetermined delay time to an externally input pulse signal;
When the output signal of the delay element is input as a delay signal, the pulse signal is input, and the delay signal is generated when another period of the pulse signal is generated, the delay variation of the data signal is a predetermined time. A delay setting signal indicating that the delay variation of the data signal is later than a predetermined time when the delay signal is not generated when another period of the pulse signal is generated. The digital circuit according to claim 1, further comprising a data holding circuit that outputs a signal.
前記パルス信号の周期の整数倍の時間、又は、前記パルス信号の周期の整数倍の時間と前記パルス信号のパルス幅との和となる時間である
ことを特徴とする請求項2記載のデジタル回路。 The delay time of the delay element is
3. The digital circuit according to claim 2, wherein the time is an integral multiple of the period of the pulse signal or a sum of an integral multiple of the period of the pulse signal and the pulse width of the pulse signal. .
前記パルス信号を一の入力端子から入力して前記データ保持回路へ送るパルス信号伝送路と、
前記入力端子又は前記パルス信号伝送路から分岐して前記パルス信号を前記遅延素子へ送る分岐路とを備えた
ことを特徴とする請求項2又は3記載のデジタル回路。 The adjustment circuit is
A pulse signal transmission path for inputting the pulse signal from one input terminal and sending the pulse signal to the data holding circuit;
The digital circuit according to claim 2, further comprising: a branch path that branches from the input terminal or the pulse signal transmission path and sends the pulse signal to the delay element.
前記調整回路が、前記データ保持回路に入力される前記パルス信号に所定の遅延時間を与える第二遅延回路を備え、
前記第一遅延素子と前記第二遅延素子との各遅延時間の差が、前記パルス信号の周期の整数倍、または前記パルス信号の周期の整数倍とパルス幅との和となる
ことを特徴とする請求項2〜4のいずれかに記載のデジタル回路。 The delay element is a first delay element,
The adjustment circuit includes a second delay circuit that gives a predetermined delay time to the pulse signal input to the data holding circuit;
The difference in delay time between the first delay element and the second delay element is an integral multiple of the cycle of the pulse signal, or the sum of an integral multiple of the cycle of the pulse signal and the pulse width. The digital circuit according to claim 2.
異なる遅延時間をそれぞれ有して、外部から入力されたパルス信号に前記遅延時間を与える複数の遅延素子と、
各遅延素子にそれぞれ対応して備えられ、対応する遅延素子の出力信号を遅延信号として入力するとともに、前記パルス信号を入力し、前記パルス信号の発生時に前記遅延信号が発生しているときは、前記データ信号の遅延ばらつきが所定時間よりも速いことを示す第一遅延設定信号を出力し、前記パルス信号の発生時に前記遅延信号が発生していないときは、前記データ信号の遅延ばらつきが所定時間よりも遅いことを示す第一遅延設定信号を出力する複数のデータ保持回路と、
各データ保持回路にそれぞれ対応して備えられ、対応するデータ保持回路からの第一遅延設定信号を入力し、外部から入力されたラッチ信号の入力タイミングに応じて前記第一遅延設定信号を出力する複数のラッチ回路と、
各前記ラッチ回路から出力された第一遅延設定信号にもとづいて第二遅延設定信号を出力し、この第二遅延設定信号を前記可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定するデコーダとを備えた
ことを特徴とする請求項1記載のデジタル回路。 The adjustment circuit is
A plurality of delay elements each having a different delay time and giving the delay time to an externally input pulse signal;
Each delay element is provided correspondingly, and an input signal of the corresponding delay element is input as a delay signal, and the pulse signal is input, and when the delay signal is generated when the pulse signal is generated, A first delay setting signal indicating that the delay variation of the data signal is faster than a predetermined time is output, and when the delay signal is not generated when the pulse signal is generated, the delay variation of the data signal is a predetermined time. A plurality of data holding circuits for outputting a first delay setting signal indicating slower than,
The first delay setting signal is provided corresponding to each data holding circuit, receives the first delay setting signal from the corresponding data holding circuit, and outputs the first delay setting signal according to the input timing of the latch signal input from the outside. A plurality of latch circuits;
A second delay setting signal is output based on the first delay setting signal output from each latch circuit, and the second delay setting signal is sent to the variable delay circuit to set the delay time of the variable delay circuit. The digital circuit according to claim 1, further comprising a decoder.
異なる遅延時間の設定を可能とし、外部から入力されたパルス信号に前記遅延時間を与える遅延素子と、
この遅延素子の出力信号を遅延信号として入力するとともに、前記パルス信号を入力し、前記パルス信号の発生時に前記遅延信号が発生しているときは、前記データ信号の遅延ばらつきが所定時間よりも速いことを示す第一遅延設定信号を出力し、前記パルス信号の発生時に前記遅延信号が発生していないときは、前記データ信号の遅延ばらつきが所定時間よりも遅いことを示す第一遅延設定信号を出力するデータ保持回路と、
前記遅延素子で設定可能な遅延時間にそれぞれ対応して備えられ、前記データ保持回路からの第一遅延設定信号を入力し、外部から入力されたラッチ信号の入力タイミングに応じて前記第一遅延設定信号を出力する複数のラッチ回路と、
各前記ラッチ回路から出力された第一遅延設定信号にもとづいて第二遅延設定信号を出力し、この第二遅延設定信号を前記可変遅延回路へ送って、当該可変遅延回路の遅延時間を設定するデコーダとを備えた
ことを特徴とする請求項1記載のデジタル回路。 The adjustment circuit is
A delay element that enables setting of different delay times and gives the delay time to an externally input pulse signal;
An output signal of the delay element is input as a delay signal, and when the pulse signal is input and the delay signal is generated when the pulse signal is generated, delay variation of the data signal is faster than a predetermined time. A first delay setting signal indicating that the delay variation of the data signal is later than a predetermined time when the delay signal is not generated when the pulse signal is generated. A data holding circuit to output,
The first delay setting signal corresponding to the delay time that can be set by the delay element is input, the first delay setting signal from the data holding circuit is input, and the first delay setting is performed according to the input timing of the latch signal input from the outside A plurality of latch circuits for outputting signals;
A second delay setting signal is output based on the first delay setting signal output from each latch circuit, and the second delay setting signal is sent to the variable delay circuit to set the delay time of the variable delay circuit. The digital circuit according to claim 1, further comprising a decoder.
前記可変遅延回路に対して設定される一又は二以上の遅延設定時間を保持する書き換え可能又は不可能な記憶装置を備えた
ことを特徴とする請求項1〜7のいずれかに記載のデジタル回路。 The adjusting device is
The digital circuit according to any one of claims 1 to 7, further comprising a rewritable or non-rewritable storage device that holds one or more delay setting times set for the variable delay circuit. .
前記デジタル回路が、請求項1〜請求項8のいずれかに記載のデジタル回路を含む
ことを特徴とする半導体デバイス。 A semiconductor device equipped with a digital circuit,
The said digital circuit contains the digital circuit in any one of Claims 1-8. The semiconductor device characterized by the above-mentioned.
前記クロック動作回路から出力されたデータ信号の遅延ばらつきが所定時間よりも速いか遅いかを判定するステップと、
前記判定の結果にもとづいて、前記可変遅延回路の遅延時間を設定するステップとを備えた
ことを特徴とするクロック調整方法。 A step of determining a delay variation state of the data signal output from the clock operation circuit in accordance with an input timing of the clock signal, and a variable delay circuit for giving a predetermined delay time to the clock signal based on a result of the determination A clock adjusting method including a step of setting a delay time,
Determining whether the delay variation of the data signal output from the clock operation circuit is faster or slower than a predetermined time;
A clock adjustment method comprising: setting a delay time of the variable delay circuit based on the result of the determination.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006238013A JP2007110686A (en) | 2005-09-14 | 2006-09-01 | Digital circuit, semiconductor device, and clock adjusting method |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005267234 | 2005-09-14 | ||
JP2006238013A JP2007110686A (en) | 2005-09-14 | 2006-09-01 | Digital circuit, semiconductor device, and clock adjusting method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007110686A true JP2007110686A (en) | 2007-04-26 |
Family
ID=38036145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006238013A Withdrawn JP2007110686A (en) | 2005-09-14 | 2006-09-01 | Digital circuit, semiconductor device, and clock adjusting method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007110686A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015511427A (en) * | 2012-01-18 | 2015-04-16 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | On-chip coarse delay calibration |
-
2006
- 2006-09-01 JP JP2006238013A patent/JP2007110686A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015511427A (en) * | 2012-01-18 | 2015-04-16 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | On-chip coarse delay calibration |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20080129357A1 (en) | Adaptive Integrated Circuit Clock Skew Correction | |
JP2015514211A (en) | Edge trigger calibration | |
US7944237B2 (en) | Adjustable hold flip flop and method for adjusting hold requirements | |
US20060215467A1 (en) | Method of increasing data setup and hold margin in case of non-symmetrical PVT | |
US7984350B2 (en) | Logic circuitry and recording medium | |
JP4191185B2 (en) | Semiconductor integrated circuit | |
US20090083595A1 (en) | Scan test circuit | |
KR101690376B1 (en) | Coverage enhancement and power aware clock system for structural delay-fault test | |
KR100632615B1 (en) | Data Strobe Signal Generation Circuit for Testing Synchronous Memory Devices | |
JP2007110686A (en) | Digital circuit, semiconductor device, and clock adjusting method | |
US7085982B2 (en) | Pulse generation circuit and semiconductor tester that uses the pulse generation circuit | |
US20080180150A1 (en) | Digital circuit semiconductor device, and clock adjusting method | |
US6966022B1 (en) | System and method for determining integrated circuit logic speed | |
WO2009139101A1 (en) | Electronic equipment system and semiconductor integrated circuit controller | |
JP3339479B2 (en) | Clock control circuit and method | |
JP4149273B2 (en) | PULSE GENERATION CIRCUIT, SEMICONDUCTOR TEST DEVICE USING PULSE GENERATION CIRCUIT, SEMICONDUCTOR TEST METHOD, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD | |
US20060107137A1 (en) | Chip testing methods and chips | |
US8578227B2 (en) | Delay test device and system-on-chip having the same | |
US7694255B2 (en) | Variable delay circuit, recording medium, logic verification method and electronic device | |
JPH11174125A (en) | Semiconductor test circuit | |
US7801052B2 (en) | Apparatus for measuring transmission delay | |
JP2000266819A (en) | Circuit and method for evaluation of operating speed for clock synchronous circuit | |
Patel et al. | On-board setup-hold time measurement using FPGA based adaptive methodology | |
JP2005003628A (en) | Lsi test circuit and testing method thereof | |
JP3540147B2 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20091110 |