JP2007108993A

JP2007108993A - Semiconductor integrated circuit

Info

Publication number: JP2007108993A
Application number: JP2005298890A
Authority: JP
Inventors: Itaru Nonomura; 到野々村; Tetsuya Yamada; 哲也山田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-10-13
Filing date: 2005-10-13
Publication date: 2007-04-26
Anticipated expiration: 2025-10-13
Also published as: JP4711410B2

Abstract

PROBLEM TO BE SOLVED: To relatively easily reduce not only power consumption in operation but also a leak power in non-operation without interrupting any necessary operation. SOLUTION: This semiconductor integrated circuit is provided with a CPU (101) as a master module; an IP (107) as a functional module; and a power/clock control bridge (104) for relaying access between the CPU and the IP, and for controlling at least one of power supply and clock supply to the IP. The power/clock control bridge is provided with a register group for storing an address, write data, access attributes, read data, master ID and process ID included in an access request signal from the CPU to the IP. The power/clock control bridge determines the start or stop of at least one of the power supply and clock supply to the IP based on a result obtained by comparing the characteristics of the access with a value stored in the register group. COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、マイクロプロセッサ等に使用される半導体集積回路に関し、例えば動作時での消費電力が小さい半導体集積回路に適用して有効な技術に関する。 The present invention relates to a semiconductor integrated circuit used in a microprocessor or the like, for example, a technique effective when applied to a semiconductor integrated circuit with low power consumption during operation.

半導体集積回路の微細化に伴い、半導体集積回路のゲート密度や動作速度は向上しているが、その一方で、半導体集積回路の非動作時でのリーク電力が急速に増大している。半導体集積回路の動作時での消費電力を低下させるために、半導体集積回路へのクロック供給を停止する制御が行われることがある。しかし、リーク電力は、クロック供給の有無とは無関係に発生するので、リーク電力を低下させるには、半導体集積回路への電力供給を停止する必要がある。 With the miniaturization of the semiconductor integrated circuit, the gate density and operation speed of the semiconductor integrated circuit are improved. On the other hand, the leak power when the semiconductor integrated circuit is not operating is rapidly increasing. In order to reduce the power consumption during the operation of the semiconductor integrated circuit, control for stopping the clock supply to the semiconductor integrated circuit may be performed. However, since the leak power is generated regardless of whether or not the clock is supplied, it is necessary to stop the power supply to the semiconductor integrated circuit in order to reduce the leak power.

特に、ＳｏＣ（ＳｙｓｔｅｍｏｎＣｈｉｐ）のような大規模な半導体集積回路では、使用期間を通してＳｏＣに含まれる全ての機能モジュールを動作させる必要はなく、ある動作に不要な機能モジュールは停止させても構わない。例えば、携帯電話用ＳｏＣにおいて、通信機能を実現する機能モジュールは、通話時のみ動作させ、非通話時は停止させることができる。この場合には、動作させる必要のない機能モジュールへの電力供給を停止することによって、リーク電力を低下させることができる。このため、ＳｏＣでは、機能モジュール毎に電力供給を開始又は停止する技術が普及しつつある。 In particular, in a large-scale semiconductor integrated circuit such as SoC (System on Chip), it is not necessary to operate all functional modules included in the SoC throughout the period of use, and functional modules that are unnecessary for a certain operation may be stopped. Absent. For example, in a mobile phone SoC, a functional module that realizes a communication function can be operated only during a call and can be stopped during a non-call. In this case, the leakage power can be reduced by stopping the power supply to the functional modules that do not need to be operated. For this reason, in SoC, a technique for starting or stopping power supply for each functional module is becoming widespread.

ところが、ＳｏＣでは、同時に複数の処理を行うマルチタスク処理が一般的となっており、例えばＳｏＣによって機能を実現する携帯電話機がテレビ電話機能を実現するときには、通信処理、動画像圧縮伸張処理、音声圧縮伸張処理等を含む多くの処理が同時に実行されることになる。このような状況では、ＳｏＣ内の機能モジュールが、その搭載数を低減するために複数の処理によって利用されることがあり、機能モジュール毎に電力供給を開始又は停止することが困難となる。 However, in SoC, multitask processing that performs a plurality of processes simultaneously is common. For example, when a mobile phone that realizes a function by SoC realizes a videophone function, communication processing, moving image compression / decompression processing, audio Many processes including a compression / decompression process and the like are executed simultaneously. In such a situation, the functional modules in the SoC may be used by a plurality of processes in order to reduce the number of mounted modules, and it becomes difficult to start or stop power supply for each functional module.

例えば、機能モジュールの一つであるＤＭＡコントローラが、通信処理及び動画像圧縮伸張処理で利用される場合には、一方の処理でＤＭＡコントローラへの電力供給を停止すると、他方の処理でＤＭＡコントローラを利用できなくなってしまい、テレビ電話機能を実現できなくなってしまう。このため、ＳｏＣを制御するソフトウェアには、２つの処理を監視して、いずれの処理も実行されていないときに限りＤＭＡコントローラを停止する複雑なソフトウェア処理が必要となる。しかしながら、ＳｏＣやＳｏＣが搭載される各種装置の高機能化や複雑化に伴い、ＳｏＣを制御するソフトウェアの開発コストが高騰しており、この傾向は、今後も続く見込みである。従って、ＳｏＣには、ＳｏＣを制御するために必要なソフトウェア処理を極力単純化して、ソフトウェアの開発コストを抑えることが求められており、上記した複雑なソフトウェア処理を行うと、開発コストが上昇してしまう。 For example, when a DMA controller, which is one of functional modules, is used in communication processing and moving image compression / decompression processing, if the power supply to the DMA controller is stopped in one process, the DMA controller is switched in the other process. It becomes impossible to use the videophone function. For this reason, the software that controls the SoC requires a complicated software process that monitors two processes and stops the DMA controller only when neither process is being executed. However, the development cost of software for controlling the SoC is rising as the functions and complexity of the SoC and the various devices on which the SoC is mounted, and this trend is expected to continue in the future. Therefore, the SoC is required to simplify the software processing necessary for controlling the SoC as much as possible to reduce the software development cost. If the above complicated software processing is performed, the development cost increases. End up.

特許文献１には、ソフトウェアによる制御を複雑化させることなく、各周辺回路モジュールへのクロック供給を自律分散的に制御することにより、消費電力の低減を図る技術が開示されている。 Patent Document 1 discloses a technique for reducing power consumption by controlling clock supply to each peripheral circuit module in an autonomous and distributed manner without complicating control by software.

また、ＳｏＣの機能モジュール間のデータ転送には、スプリット方式が広く用いられている。このスプリット方式では、アクセス要求を受信した機能モジュールが、アクセス要求を発生させた機能モジュールに対して、明示的にアクセス応答を送信しなければならない。このため、消費電力を低減するために、機能モジュールへの電力供給を停止した場合には、電力供給を停止された機能モジュールからアクセス応答が送信されず、ＳｏＣのデータ転送が破綻してしまう恐れがある。 A split method is widely used for data transfer between SoC function modules. In this split method, the functional module that has received the access request must explicitly transmit an access response to the functional module that has generated the access request. For this reason, when power supply to a functional module is stopped in order to reduce power consumption, an access response is not transmitted from the functional module whose power supply has been stopped, and SoC data transfer may fail. There is.

さらに、大規模なＳｏＣを開発する場合には、多くの機能モジュールは、既存の開発品を流用したものや、外部から購入したものが導入される。この場合には、不具合が発生する確率を低減するために、導入した機能モジュールには変更を加えないことが望ましい。 Furthermore, when developing a large-scale SoC, many functional modules are introduced that are diverted from existing development products or purchased from the outside. In this case, it is desirable not to change the introduced functional module in order to reduce the probability of occurrence of a malfunction.

特開２００４−１９９１１５号公報JP 2004-199115 A

特許文献１によれば、機能モジュールに対するアクセスを検出してソフトウェア制御を介在させることなく、機能モジュールへのクロック供給を動的に開始又は停止できるから、機能モジュールが動作しないときの消費電力を低減することができる。しかしながら、特許文献１の技術では、機能モジュールへの電力供給の開始又は停止を行わないので、リーク電力を低減することができない。さらに、マルチタスク処理時に電力供給を停止するときに必要な考慮が全くなされていない。 According to Patent Document 1, since the clock supply to the functional module can be dynamically started or stopped without detecting software module access and software control, the power consumption when the functional module does not operate is reduced. can do. However, the technique disclosed in Patent Document 1 does not start or stop power supply to the functional module, and thus cannot reduce leakage power. Further, no consideration is required when stopping the power supply during multitask processing.

本発明の目的は、必要な動作を阻害することなく、動作時の消費電力だけでなく非動作時のリーク電力も比較的簡単に低減できる半導体集積回路を提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit that can relatively easily reduce not only power consumption during operation but also leakage power during non-operation without hindering necessary operations.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.

〔１〕本発明に係る半導体集積回路（１１）は、第１の機能モジュール（１０７）と、第２の機能モジュール（１０１）と、前記第１の機能モジュールと前記第２の機能モジュール間のアクセスを中継すると共に、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を制御する制御回路（１０４）と、を備える。前記制御回路は、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を停止しているとき、前記第２の機能モジュールによる前記第１の機能モジュールに対するアクセスを可能にするための制御を行う。 [1] A semiconductor integrated circuit (11) according to the present invention includes a first functional module (107), a second functional module (101), and between the first functional module and the second functional module. And a control circuit (104) that relays access and controls at least one of power supply and clock supply to the first functional module. The control circuit is configured to enable access to the first functional module by the second functional module when at least one of power supply and clock supply to the first functional module is stopped. I do.

上記より、第１の機能モジュールが停止していても、第２の機能モジュールは、第１の機能モジュールにアクセスすることが保証されるから、必要な動作を阻害することなく、動作時の消費電力だけでなく非動作時のリーク電力も低減できる。 From the above, even if the first functional module is stopped, the second functional module is guaranteed to access the first functional module, so that the consumption during operation is performed without hindering the necessary operation. Not only power but also leakage power when not operating can be reduced.

本発明の具体的な一つの形態として、前記制御回路は、レジスタ（図５参照）を備える。前記制御回路は、前記第２の機能モジュールから前記第１の機能モジュールへ送信されるアクセス要求信号に含まれるアドレス、アクセス属性、ライトデータ及びリードデータのうち少なくとも一つと、前記レジスタに保持されている値とを比較する。前記制御回路は、この比較結果に基づいて、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方の開始（図６、図８参照）又は停止（図７、図９参照）を決定する。上記より、第１の機能モジュールへのアクセスを監視して、その監視結果に応じて第１の機能モジュールへの電力供給とクロック供給の制御を行うから、第１の機能モジュールが変更困難な既存の開発品や外部からの導入品であっても、制御回路のレジスタ設定を変更するだけで第１の機能モジュールのリーク電流を低減できる。従って、電力供給やクロック供給の制御を複雑なソフトウェア処理で行う必要がなく、ソフトウェアの開発コストを抑えることができる。 As a specific form of the present invention, the control circuit includes a register (see FIG. 5). The control circuit is held in the register and at least one of an address, an access attribute, write data, and read data included in an access request signal transmitted from the second functional module to the first functional module. Compare the value. Based on the comparison result, the control circuit determines whether to start (see FIGS. 6 and 8) or stop (see FIGS. 7 and 9) at least one of power supply and clock supply to the first functional module. To do. From the above, since the access to the first functional module is monitored, and the power supply and the clock supply control to the first functional module are controlled according to the monitoring result, it is difficult to change the first functional module. Even if it is a newly developed product or a product introduced from the outside, the leakage current of the first functional module can be reduced only by changing the register setting of the control circuit. Therefore, it is not necessary to control power supply and clock supply by complicated software processing, and software development costs can be reduced.

本発明の具体的な一つの形態として、前記第２の機能モジュール（１０１Ａ，１０１Ｂ）は、前記第１の機能モジュール（１０７）へ送信する前記アクセス要求信号に自身を識別させるためのマスタＩＤを付加する。前記制御回路（１０４Ａ）は、レジスタを備える。前記制御回路は、前記マスタＩＤと前記レジスタに保持されている値とを比較した結果に基づいて、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方の開始（図２８、図３０参照）又は停止（図２９、図３１参照）を決定する。上記より、第２の機能モジュールが複数であっても、特定の第２の機能モジュールからのアクセス要求信号を、電力供給とクロック供給の制御の契機とすることができる。 As a specific form of the present invention, the second functional module (101A, 101B) assigns a master ID for identifying itself to the access request signal transmitted to the first functional module (107). Append. The control circuit (104A) includes a register. The control circuit starts at least one of power supply and clock supply to the first functional module based on a result of comparing the master ID and a value held in the register (FIGS. 28 and 30). (Refer to FIG. 29 and FIG. 31). As described above, even when there are a plurality of second functional modules, an access request signal from a specific second functional module can be used as a trigger for controlling power supply and clock supply.

本発明の具体的な一つの形態として、前記第２の機能モジュールは、複数のプロセスを実行するプロセッサであって、前記第１の機能モジュールへ送信する前記アクセス要求信号に前記プロセスを識別させるためのプロセスＩＤを付加する。前記制御回路は、レジスタを備える。前記制御回路は、前記プロセスＩＤと前記レジスタに保持されている値とを比較した結果に基づいて、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方の開始（図２８、図３０参照）又は停止（図２９、図３１参照）を決定する。上記より、第２の機能モジュールが複数であっても、特定の第２の機能モジュールで実行される特定のプロセスによるアクセス要求信号を、電力供給とクロック供給の制御の契機とすることができる。従って、ソフトウェアの不具合や、コンピュータウィルス等によるプロセスによって、第１の機能モジュールへの電力供給やクロック供給が不所望に開始又は停止されることがない。 As a specific form of the present invention, the second functional module is a processor that executes a plurality of processes, and makes the access request signal transmitted to the first functional module identify the process. The process ID is added. The control circuit includes a register. The control circuit starts at least one of power supply and clock supply to the first functional module based on a result of comparing the process ID and a value held in the register (FIGS. 28 and 30). (Refer to FIG. 29 and FIG. 31). As described above, even when there are a plurality of second functional modules, an access request signal by a specific process executed by the specific second functional module can be used as a trigger for controlling power supply and clock supply. Therefore, power supply and clock supply to the first functional module are not undesirably started or stopped due to a software malfunction or a process due to a computer virus or the like.

本発明の具体的な一つの形態として、前記第１の機能モジュールは、前記第１の機能モジュールの処理状態を前記制御回路に通知する機能を有する。前記制御回路は、レジスタ（図２０参照）を備える。前記制御回路は、前記第１の機能モジュールの処理状態と前記レジスタに保持されている値とを比較した結果に基づいて、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を開始（図２１、図２２参照）又は停止（図２１〜図２３参照）する。上記より、第１の機能モジュールが自律的に出力する状態信号に基づいて電力供給やクロック供給の制御を行うから、これらの制御にソフトウェアが介在することを要しない。従って、制御回路のレジスタ設定を行うだけでよく、ソフトウェア開発コストを削減できる。 As a specific form of the present invention, the first functional module has a function of notifying the control circuit of a processing state of the first functional module. The control circuit includes a register (see FIG. 20). The control circuit starts at least one of power supply and clock supply to the first functional module based on a result of comparing a processing state of the first functional module and a value held in the register. (See FIGS. 21 and 22) or stop (see FIGS. 21 to 23). As described above, since the power supply and the clock supply are controlled based on the state signal autonomously output by the first functional module, it is not necessary for the software to intervene in these controls. Therefore, it is only necessary to set the register of the control circuit, and the software development cost can be reduced.

本発明の具体的な一つの形態として、前記制御回路は、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方が開始された後に、前記第１の機能モジュールへの情報転送を開始する。上記より、第１の機能モジュールへの電力供給やクロック供給が停止されていたときに、第１の機能モジュールへ送信されたアクセス要求信号を、第１の機能モジュールが動作したときに再送信できる。従って、第１の機能モジュールにアクセス要求信号を確実に受信させることができ、半導体集積回路の内部の情報転送を破綻させることがない。 As a specific form of the present invention, the control circuit starts transferring information to the first functional module after at least one of power supply and clock supply to the first functional module is started. To do. From the above, when power supply or clock supply to the first functional module is stopped, the access request signal transmitted to the first functional module can be retransmitted when the first functional module operates. . Therefore, the access request signal can be reliably received by the first functional module, and information transfer inside the semiconductor integrated circuit is not broken down.

本発明の具体的な一つの形態として、前記制御回路は、代理応答生成部（３０４）を備える。代理応答生成部は、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方が停止されているときに、前記第２の機能モジュールから前記第１の機能モジュールへアクセス要求信号が送信された場合には、前記第１の機能モジュールに代わって、前記第２の機能モジュールにアクセス応答信号を送信する。上記より、第１の機能モジュールが動作していない場合であっても、代理応答生成部により、第２の機能モジュールにアクセス応答信号を送信できる。従って、第２の機能モジュールは、第１の機能モジュールへの電力供給やクロック供給が開始されるまでアクセス応答信号を待つ必要がなく、第２の機能モジュールの処理が滞ることがない。 As a specific form of the present invention, the control circuit includes a proxy response generation unit (304). The proxy response generation unit transmits an access request signal from the second function module to the first function module when at least one of power supply and clock supply to the first function module is stopped. In the case of an error, an access response signal is transmitted to the second functional module instead of the first functional module. As described above, even when the first functional module is not operating, the proxy response generation unit can transmit the access response signal to the second functional module. Therefore, the second functional module does not need to wait for an access response signal until power supply or clock supply to the first functional module is started, and processing of the second functional module is not delayed.

本発明の具体的な一つの形態として、前記制御回路は、代理応答生成部（３０４Ａ）を備える。前記代理応答生成部は、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方が停止されているときに、前記第２の機能モジュールから前記第１の機能モジュールへ送信されたアクセス要求信号がライトアクセスである場合には、前記第１の機能モジュールに代わって、前記第２の機能モジュールにアクセス応答信号を送信する。前記代理応答生成部は、前記アクセス要求信号がリードアクセスである場合には、前記アクセス応答信号の送信を停止する。上記より、第１の機能モジュールが動作していない場合において、ライトアクセスに対しては第２の機能モジュールにアクセス応答信号を送信するから、第２の機能モジュールの処理が滞ることがない。さらに、リードアクセスに対しては代理応答生成部が第２の機能モジュールにアクセス応答信号を送信せず、その後、制御回路が第１の機能モジュールを動作させるから、第１の機能モジュールは、正確なリードデータを付加したアクセス応答信号を第２の機能モジュールに送信することができる。 As a specific form of the present invention, the control circuit includes a proxy response generation unit (304A). The proxy response generation unit transmits an access request transmitted from the second functional module to the first functional module when at least one of power supply and clock supply to the first functional module is stopped. If the signal is a write access, an access response signal is transmitted to the second functional module instead of the first functional module. The proxy response generation unit stops transmission of the access response signal when the access request signal is read access. As described above, when the first functional module is not operating, an access response signal is transmitted to the second functional module for write access, so that the processing of the second functional module is not delayed. Further, since the proxy response generation unit does not transmit an access response signal to the second functional module for the read access, and then the control circuit operates the first functional module, the first functional module is accurate. An access response signal to which the read data is added can be transmitted to the second functional module.

本発明の具体的な一つの形態として、前記制御回路は、初期化を指示するリセット信号（１４）と、初期化時での前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方の開始又は停止を指定するモード信号（１３）とを取込む。前記制御回路は、前記リセット信号がアサートされているときの前記モード信号の値（図２参照）に基づいて、前記第１の機能モジュールへの電力供給（図１０、図１１参照）とクロック供給（図１２、図１３参照）の少なくとも一方を制御する。上記より、例えばリセット信号入力端子とモード信号入力端子を制御回路に設けるだけで、初期化時における第１の機能モジュールの電力供給状態及びクロック供給状態を決定できるから、低コスト化を図ることができる。 As one specific form of the present invention, the control circuit includes a reset signal (14) instructing initialization, and at least one of power supply and clock supply to the first functional module at the time of initialization. A mode signal (13) designating start or stop is taken in. The control circuit supplies power (see FIGS. 10 and 11) and clocks to the first functional module based on the value of the mode signal (see FIG. 2) when the reset signal is asserted. (See FIGS. 12 and 13) At least one of them is controlled. As described above, for example, the power supply state and the clock supply state of the first functional module at the time of initialization can be determined simply by providing the reset signal input terminal and the mode signal input terminal in the control circuit. it can.

本発明の具体的な一つの形態として、前記制御回路は、複数の前記第２の機能モジュールが前記第１の機能モジュールを使用しているか否かを示す値、又は、前記第２の機能モジュールによって実行される複数のプロセスが前記第１の機能モジュールを使用しているか否かを示す値を保持するレジスタ（図３３、図４１参照）を備える。前記制御回路は、前記レジスタの保持する値が、複数の前記第２の機能モジュール又は複数の前記プロセスにおいて前記第１の機能モジュールが使用されていないことを示す場合には、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を停止する（図３５、図３７、図４３、図４５参照）。前記制御回路は、前記レジスタの保持する値が、少なくとも一つの前記第２の機能モジュール又は前記プロセスにおいて前記第１の機能モジュールが使用されていることを示す場合には、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を開始する（図３４、図３６、図４２、図４４参照）。上記より、複数の第２の機能モジュール又はプロセスが１つの第１の機能モジュールを制御する場合であっても、第１の機能モジュールが使用されていないときには、第１の機能モジュールへの電力供給やクロック供給を停止できる。従って、第１の機能モジュールへの電力供給やクロック供給は、必要最小限の期間だけ行われることになり、消費電力を低減できる。 As a specific form of the present invention, the control circuit is configured to provide a value indicating whether or not a plurality of the second functional modules use the first functional module, or the second functional module. A register (see FIG. 33 and FIG. 41) that holds a value indicating whether or not a plurality of processes executed by using the first functional module is used. When the value held in the register indicates that the first function module is not used in a plurality of the second function modules or a plurality of the processes, the control circuit At least one of power supply and clock supply to the module is stopped (see FIGS. 35, 37, 43, and 45). When the value held in the register indicates that the first function module is used in at least one of the second function module or the process, the first function module At least one of power supply and clock supply is started (see FIGS. 34, 36, 42, and 44). As described above, even when a plurality of second functional modules or processes control one first functional module, when the first functional module is not used, power is supplied to the first functional module. And clock supply can be stopped. Therefore, power supply and clock supply to the first functional module are performed only for a minimum necessary period, and power consumption can be reduced.

〔２〕本発明に係る半導体集積回路（１１Ｂ）は、複数の機能モジュール（１０７Ａ，１０７Ｂ）と、マスタモジュール（１０１）と、前記複数の機能モジュールと前記マスタモジュール間のアクセスを中継すると共に、前記複数の機能モジュールへの電力供給とクロック供給の少なくとも一方を制御する制御回路（１０４Ｃ）と、を備える。前記制御回路は、前記複数の機能モジュールへの電力供給とクロック供給の少なくとも一方を停止しているとき、前記マスタモジュールによる前記複数の機能モジュールに対するアクセスを可能にするための制御を行う。 [2] The semiconductor integrated circuit (11B) according to the present invention relays access between the plurality of functional modules (107A, 107B), the master module (101), the plurality of functional modules and the master module, A control circuit (104C) that controls at least one of power supply and clock supply to the plurality of functional modules. The control circuit performs control for enabling access to the plurality of function modules by the master module when at least one of power supply and clock supply to the plurality of function modules is stopped.

上記より、複数の機能モジュールが停止していても、マスタモジュールは、複数の機能モジュールにアクセスすることが保証されるから、必要な動作を阻害することなく、動作時の消費電力だけでなく非動作時のリーク電力も低減できる。 From the above, even if a plurality of function modules are stopped, the master module is guaranteed to access the plurality of function modules. Leakage power during operation can also be reduced.

本発明の具体的な一つの形態として、前記制御回路は、初期化を指示するリセット信号と、初期化時での前記複数の機能モジュールへの電力供給とクロック供給の少なくとも一方の開始又は停止を指定する一組のモード信号とを取込む。前記制御回路は、前記リセット信号がアサートされているときの前記モード信号の値（図５５参照）に基づいて、前記複数の機能モジュールへの電力供給とクロック供給の少なくとも一方を制御する。上記より、例えばリセット信号入力端子と一組のモード信号入力端子を制御回路に設けるだけで、初期化時における複数の機能モジュールの電力供給状態及びクロック供給状態を決定できるから、低コスト化を図ることができる。 As one specific form of the present invention, the control circuit starts or stops at least one of a reset signal instructing initialization and power supply and clock supply to the plurality of functional modules at the time of initialization. Captures a set of mode signals that you specify. The control circuit controls at least one of power supply and clock supply to the plurality of functional modules based on the value of the mode signal (see FIG. 55) when the reset signal is asserted. As described above, for example, the power supply state and the clock supply state of a plurality of functional modules at the time of initialization can be determined simply by providing a reset signal input terminal and a pair of mode signal input terminals in the control circuit. be able to.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

即ち、必要な動作を阻害することなく、動作時の消費電力だけでなく非動作時のリーク電力も比較的簡単に低減できる。 In other words, not only the power consumption during operation but also the leakage power during non-operation can be relatively easily reduced without hindering necessary operations.

《実施形態１》
図１には本発明の実施形態１に係る半導体集積回路が例示される。半導体集積回路１１は、特に制限されないが、単結晶シリコン等の１個の半導体基板に、相補型ＭＯＳトランジスタやバイポーラトランジスタ等を形成する半導体集積回路技術によって形成されている。 Embodiment 1
FIG. 1 illustrates a semiconductor integrated circuit according to Embodiment 1 of the present invention. The semiconductor integrated circuit 11 is not particularly limited, but is formed by a semiconductor integrated circuit technique in which a complementary MOS transistor, a bipolar transistor, or the like is formed on one semiconductor substrate such as single crystal silicon.

半導体集積回路１１は、ＣＰＵ（中央処理装置）１０１と、メモリ制御部１０２と、ルータ１０３と、電力・クロック制御ブリッジ１０４と、電力供給部１０５と、クロック供給部１０６と、ＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）モジュールと称される機能モジュール（以下、ＩＰと記す）１０７とを備えている。さらに、半導体集積回路１１は、ＤＭＡＣ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ）１０８と、割込みコントローラ１０９等の各機能モジュールを備えている。また、半導体集積回路１１には、メモリ１２と、モード信号生成部１３と、リセット信号生成部１４と、電源１５と、クロック信号生成部１６等が接続される。 The semiconductor integrated circuit 11 includes a CPU (Central Processing Unit) 101, a memory control unit 102, a router 103, a power / clock control bridge 104, a power supply unit 105, a clock supply unit 106, and an IP (Intellectual Property). A functional module (hereinafter referred to as IP) 107 called a module is provided. Further, the semiconductor integrated circuit 11 includes a functional module such as a DMAC (Direct Memory Access Controller) 108 and an interrupt controller 109. The semiconductor integrated circuit 11 is connected to a memory 12, a mode signal generation unit 13, a reset signal generation unit 14, a power supply 15, a clock signal generation unit 16, and the like.

ＣＰＵ１０１は、ルータ１０３及びメモリ制御部１０２を介してメモリ１２にアクセスし、メモリ１２に保持されているプログラムを実行することによって、半導体集積回路１１内外の制御を行う。半導体集積回路１１内部のアクセスは、スプリット方式で行われており、アクセスを要求する機能モジュールがアクセス要求信号を送信し、アクセス要求信号を受信した機能モジュールが、アクセスを要求した機能モジュールにアクセス応答信号を送信することにより、データ転送が可能となる。 The CPU 101 controls the inside and outside of the semiconductor integrated circuit 11 by accessing the memory 12 via the router 103 and the memory control unit 102 and executing a program held in the memory 12. Access within the semiconductor integrated circuit 11 is performed in a split manner, and a functional module that requests access transmits an access request signal, and the functional module that receives the access request signal returns an access response to the functional module that requested access. Data transmission is possible by transmitting a signal.

メモリ制御部１０２は、ルータ１０３を介してＣＰＵ１０１、電力・クロック制御ブリッジ１０４、ＩＰ１０７及びＤＭＡＣ１０８からのアクセス要求信号を受信し、このアクセス要求信号に基づいて、メモリ１２に読出し処理又は書込み処理を行う。また、メモリ制御部１０２は、このアクセス要求信号に応じたアクセス応答信号を生成し、このアクセス応答信号をルータ１０３を介してＣＰＵ１０１、電力・クロック制御ブリッジ１０４、ＩＰ１０７及びＤＭＡＣ１０８に送信する。ルータ１０３は、中継回路であって、ＣＰＵ１０１、メモリ制御部１０２、電力・クロック制御ブリッジ１０４及びＤＭＡＣ１０８が送受信するアクセス要求信号及びアクセス応答信号を中継する。 The memory control unit 102 receives access request signals from the CPU 101, the power / clock control bridge 104, the IP 107, and the DMAC 108 via the router 103, and performs read processing or write processing on the memory 12 based on the access request signals. . Further, the memory control unit 102 generates an access response signal corresponding to the access request signal, and transmits the access response signal to the CPU 101, the power / clock control bridge 104, the IP 107 and the DMAC 108 via the router 103. The router 103 is a relay circuit, and relays an access request signal and an access response signal transmitted and received by the CPU 101, the memory control unit 102, the power / clock control bridge 104, and the DMAC 108.

電力・クロック制御ブリッジ１０４は、ＩＰ１０７とルータ１０３の間のアクセス要求信号及びアクセス応答信号の中継を行うブリッジ回路であると共に、ＩＰ１０７への電力供給とクロック供給を制御する制御回路でもある。電力供給部１０５は、電源１５から電力供給を受け、さらに、電力・クロック制御ブリッジ１０４からの指令に基づいて、ＩＰ１０７への電力供給を開始する。また、電力供給部１０５は、電力・クロック制御ブリッジ１０４からの指令とは無関係に、ＩＰ１０７以外の半導体集積回路１１に含まれる図示を省略する各機能モジュールに電力を供給する機能も有する。 The power / clock control bridge 104 is a bridge circuit that relays an access request signal and an access response signal between the IP 107 and the router 103, and is also a control circuit that controls power supply and clock supply to the IP 107. The power supply unit 105 receives power supply from the power supply 15, and further starts power supply to the IP 107 based on a command from the power / clock control bridge 104. The power supply unit 105 also has a function of supplying power to each functional module (not shown) included in the semiconductor integrated circuit 11 other than the IP 107 regardless of a command from the power / clock control bridge 104.

次に、電力・クロック制御ブリッジ１０４と電力供給部１０５の間で信号線を介して行われる通信について説明する。尚、本明細書中では、説明の便宜上、信号を活性状態に遷移させることを“アサート”、信号が活性状態であることを“アサート状態”といい、さらに、信号を不活性状態に遷移させることを“ディアサート”、信号が不活性状態であることを“ディアサート状態”という。例えば、機能モジュールＡが機能モジュールＢに電力供給を要求する信号（以下、電力供給要求信号とも記す）がアサート状態であれば、機能モジュールＢは、機能モジュールＡが電力供給を要求していると認識し、一方、ディアサート状態であれば、機能モジュールＡが電力供給を要求していないと認識する。機能モジュールＡは、電力供給を開始するときに電力供給要求信号をアサートし、電力供給を停止するときに電力供給要求信号をディアサートする。 Next, communication performed between the power / clock control bridge 104 and the power supply unit 105 via a signal line will be described. In this specification, for convenience of explanation, the transition of a signal to an active state is referred to as “assert”, the fact that the signal is in an active state is referred to as “assert state”, and the signal is further transitioned to an inactive state. This is called “deassertion”, and that the signal is inactive is called “deasserted”. For example, if a signal for requesting power supply from the function module A to the function module B (hereinafter also referred to as a power supply request signal) is in an asserted state, the function module B requests that the function module A requests power supply. On the other hand, if it is in the deasserted state, it is recognized that the functional module A does not request power supply. The functional module A asserts the power supply request signal when starting the power supply, and deasserts the power supply request signal when stopping the power supply.

電力・クロック制御ブリッジ１０４は、ＩＰ１０７への電力供給を行うときには電力供給部１０５に対する電力供給要求信号をアサート状態に保持し、ＩＰ１０７への電力供給を停止するときには電力供給要求信号をディアサート状態に保持する。 The power / clock control bridge 104 holds the power supply request signal for the power supply unit 105 in the asserted state when supplying power to the IP 107, and puts the power supply request signal in the deasserted state when stopping power supply to the IP 107. Hold.

電力供給部１０５は、電力供給要求信号がアサート状態になったことを検知すると、ＩＰ１０７への電力供給を開始し、ＩＰ１０７に安定した電力が供給されるようになると、電力・クロック制御ブリッジ１０４に対する電力供給応答信号をアサートする。一方、電力供給部１０５は、電力供給要求信号がディアサート状態になったことを検知すると、ＩＰ１０７への電力供給を停止し、電力・クロック制御ブリッジ１０４に対する電力供給応答信号をディアサートする。 When the power supply unit 105 detects that the power supply request signal has been asserted, the power supply unit 105 starts supplying power to the IP 107, and when stable power is supplied to the IP 107, the power supply unit 105 supplies power to the power / clock control bridge 104. Assert the power supply response signal. On the other hand, when the power supply unit 105 detects that the power supply request signal is in the deasserted state, the power supply unit 105 stops supplying power to the IP 107 and deasserts the power supply response signal to the power / clock control bridge 104.

クロック供給部１０６は、クロック信号の供給を受け、さらに、電力・クロック制御ブリッジ１０４からの指令に基づいて、ＩＰ１０７へのクロック供給を開始する。また、クロック供給部１０６は、電力・クロック制御ブリッジ１０４からの指令とは無関係に、ＩＰ１０７以外の半導体集積回路１１に含まれる各機能モジュールにクロックを供給する機能も有する。 The clock supply unit 106 receives the supply of the clock signal, and further starts the clock supply to the IP 107 based on a command from the power / clock control bridge 104. The clock supply unit 106 also has a function of supplying a clock to each functional module included in the semiconductor integrated circuit 11 other than the IP 107 regardless of a command from the power / clock control bridge 104.

次に、電力・クロック制御ブリッジ１０４とクロック供給部１０６の間で行われる通信について説明する。電力・クロック制御ブリッジ１０４は、ＩＰ１０７へのクロック供給を行うときにはクロック供給部１０６に対するクロック供給要求信号をアサート状態に保持し、ＩＰ１０７へのクロック供給を停止するときにはクロック供給要求信号をディアサート状態に保持する。 Next, communication performed between the power / clock control bridge 104 and the clock supply unit 106 will be described. The power / clock control bridge 104 holds the clock supply request signal for the clock supply unit 106 in the asserted state when supplying the clock to the IP 107, and puts the clock supply request signal in the deasserted state when stopping the clock supply to the IP 107. Hold.

クロック供給部１０６は、クロック供給要求信号がアサート状態になったことを検知すると、ＩＰ１０７へのクロック供給を開始し、ＩＰ１０７に安定したクロックが供給されるようになると、電力・クロック制御ブリッジ１０４に対するクロック供給応答信号をアサートする。一方、クロック供給部１０６は、クロック供給要求信号がディアサート状態になったことを検知すると、ＩＰ１０７へのクロック供給を停止し、電力・クロック制御ブリッジ１０４に対するクロック供給応答信号をディアサートする。 When the clock supply unit 106 detects that the clock supply request signal has been asserted, the clock supply unit 106 starts supplying the clock to the IP 107, and when a stable clock is supplied to the IP 107, Assert the clock supply response signal. On the other hand, when detecting that the clock supply request signal is in the deasserted state, the clock supply unit 106 stops supplying the clock to the IP 107 and deasserts the clock supply response signal to the power / clock control bridge 104.

ＩＰ１０７は、論理回路であって、電力供給及びクロック供給が開始されることにより動作する。ＩＰ１０７は、電力・クロック制御ブリッジ１０４からアクセス要求信号を受信して、このアクセス要求信号に応じた処理を実行し、電力・クロック制御ブリッジ１０４を介してＣＰＵ１０１やＤＭＡＣ１０８にアクセス要求信号に応じたアクセス応答信号を送信する。また、ＩＰ１０７は、自らがアクセス要求信号元となり、電力・クロック制御ブリッジ１０４にアクセス要求信号を送信することによって、メモリ１２等にアクセスする。さらに、ＩＰ１０７は、ＩＰ１０７内部の状態を信号線によって電力・クロック制御ブリッジ１０４に通知する機能を有する。 The IP 107 is a logic circuit and operates when power supply and clock supply are started. The IP 107 receives an access request signal from the power / clock control bridge 104, executes processing according to the access request signal, and accesses the CPU 101 and the DMAC 108 according to the access request signal via the power / clock control bridge 104. Send a response signal. Further, the IP 107 itself becomes an access request signal source, and accesses the memory 12 and the like by transmitting an access request signal to the power / clock control bridge 104. Further, the IP 107 has a function of notifying the power / clock control bridge 104 of the internal state of the IP 107 via a signal line.

ＤＭＡＣ１０８は、電力・クロック制御ブリッジ１０４からＤＭＡ転送開始信号を取込み、この信号の変化を契機としてメモリ１２から読込んだデータをＩＰ１０７に送信するＤＭＡ転送を行う。割込みコントローラ１０９は、電力・クロック制御ブリッジ１０４からの割込み信号をＣＰＵ１０１に中継する。 The DMAC 108 takes in a DMA transfer start signal from the power / clock control bridge 104 and performs DMA transfer in which data read from the memory 12 is transmitted to the IP 107 in response to a change in this signal. The interrupt controller 109 relays the interrupt signal from the power / clock control bridge 104 to the CPU 101.

次に、半導体集積回路１１の外部に接続された各種デバイスについて説明する。メモリ１２は、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）等のメモリである。モード信号生成部１３は、モード信号を生成して電力・クロック制御ブリッジ１０４に供給する回路である。モード信号は、初期化完了時点におけるＩＰ１０７の電力供給状態及びクロック供給状態を指定する信号である。リセット信号生成部１４は、リセット信号を生成して電力・クロック制御ブリッジ１０４に供給する回路である。リセット信号は、半導体集積回路１１内部の初期化を指令する信号である。リセット信号生成部１４は、半導体集積回路１１の使用を開始するときにリセット信号を一定期間アサートする。電源１５は、電力供給部１０５に電力を供給する装置であって、この電力は電源線やグランド線等を含む電力線によって供給される。クロック信号生成部１６は、水晶振動子等を用いた発振回路を含み、クロック信号を生成してクロック供給部１０６に供給する回路である。 Next, various devices connected to the outside of the semiconductor integrated circuit 11 will be described. The memory 12 is a memory such as a RAM (Random Access Memory) or a ROM (Read Only Memory). The mode signal generator 13 is a circuit that generates a mode signal and supplies it to the power / clock control bridge 104. The mode signal is a signal for designating the power supply state and clock supply state of the IP 107 at the completion of initialization. The reset signal generation unit 14 is a circuit that generates a reset signal and supplies it to the power / clock control bridge 104. The reset signal is a signal for instructing initialization inside the semiconductor integrated circuit 11. The reset signal generation unit 14 asserts the reset signal for a certain period when the use of the semiconductor integrated circuit 11 is started. The power supply 15 is a device that supplies power to the power supply unit 105, and this power is supplied by a power line including a power supply line, a ground line, and the like. The clock signal generation unit 16 includes an oscillation circuit using a crystal resonator or the like, and is a circuit that generates a clock signal and supplies it to the clock supply unit 106.

次に、半導体集積回路１１の初期化時におけるＩＰ１０７の電力供給状態及びクロック供給状態の決定について説明する。半導体集積回路１１の使用開始時には、リセット信号生成部１４によってリセット信号が一定期間アサートされる。リセット信号による初期化時にＩＰ１０７への電力供給やクロック供給が開始されるか否かは、モード信号の値に基づいて、電力・クロック制御ブリッジ１０４が決定する。電力・クロック制御ブリッジ１０４は、リセット信号がアサートされているときには、モード信号の値に基づいて電力供給要求信号とクロック供給要求信号の状態を決定する。 Next, determination of the power supply state and clock supply state of the IP 107 when the semiconductor integrated circuit 11 is initialized will be described. When the use of the semiconductor integrated circuit 11 is started, the reset signal is asserted by the reset signal generator 14 for a certain period. The power / clock control bridge 104 determines whether power supply or clock supply to the IP 107 is started upon initialization by the reset signal based on the value of the mode signal. When the reset signal is asserted, the power / clock control bridge 104 determines the state of the power supply request signal and the clock supply request signal based on the value of the mode signal.

図２には、リセット信号がアサート時でのモード信号、電力供給要求信号及びクロック供給要求信号の関係が例示される。リセット信号アサート時にモード信号が“００”であれば、電力・クロック制御ブリッジ１０４は、電力供給要求信号とクロック供給信号を両方ともディアサート状態とする。これにより、ＩＰ１０７への電力供給及びクロック供給が停止される。モード信号が“０１”であれば、電力・クロック制御ブリッジ１０４は、電力供給要求信号をアサート状態に、クロック供給要求信号をディアサート状態とする。これにより、ＩＰ１０７への電力供給が開始され、クロック供給が停止される。モード信号が“１０”であれば、電力・クロック制御ブリッジ１０４は、電力供給要求信号をディアサート状態に、クロック供給要求信号をアサート状態とする。これにより、ＩＰ１０７への電力供給が停止され、クロック供給が開始される。モード信号が“１１”であれば、電力・クロック制御ブリッジ１０４は、電力供給要求信号とクロック供給要求信号を両方ともアサート状態とする。これにより、ＩＰ１０７への電力供給及びクロック供給が開始される。一方、リセット信号のディアサート時には、電力・クロック制御ブリッジ１０４はモード信号を無視して、後述するＩＰ１０７が出力する状態信号に基づいて電力供給要求信号及びクロック供給要求信号の状態を決定する（図２０〜図２３参照）。 FIG. 2 illustrates the relationship among the mode signal, the power supply request signal, and the clock supply request signal when the reset signal is asserted. If the mode signal is “00” when the reset signal is asserted, the power / clock control bridge 104 deasserts both the power supply request signal and the clock supply signal. As a result, power supply and clock supply to the IP 107 are stopped. If the mode signal is “01”, the power / clock control bridge 104 asserts the power supply request signal and deasserts the clock supply request signal. As a result, power supply to the IP 107 is started and clock supply is stopped. If the mode signal is “10”, the power / clock control bridge 104 deasserts the power supply request signal and asserts the clock supply request signal. As a result, power supply to the IP 107 is stopped and clock supply is started. If the mode signal is “11”, the power / clock control bridge 104 asserts both the power supply request signal and the clock supply request signal. Thereby, power supply and clock supply to the IP 107 are started. On the other hand, when the reset signal is deasserted, the power / clock control bridge 104 ignores the mode signal and determines the states of the power supply request signal and the clock supply request signal based on the state signal output from the IP 107 described later (FIG. 20 to 23).

従って、半導体集積回路１１に図示を省略するリセット信号入力端子及びモード信号入力端子を設けることによって、初期化時におけるＩＰ１０７の電力供給状態及びクロック供給状態を決定できる。 Accordingly, by providing the semiconductor integrated circuit 11 with a reset signal input terminal and a mode signal input terminal (not shown), it is possible to determine the power supply state and clock supply state of the IP 107 at the time of initialization.

次に、初期化完了後のＩＰ１０７への電力供給とクロック供給の制御について説明する。初期化完了後のＩＰ１０７への電力供給とクロック供給の制御は、ルータ１０３からＩＰ１０７へのアクセス要求信号を、電力・クロック制御ブリッジ１０４が監視した結果に基づいて行われる。 Next, control of power supply and clock supply to the IP 107 after completion of initialization will be described. Control of power supply and clock supply to the IP 107 after completion of initialization is performed based on the result of monitoring the access request signal from the router 103 to the IP 107 by the power / clock control bridge 104.

図３には、電力・クロック制御ブリッジ１０４の構成が例示される。電力・クロック制御ブリッジ１０４は、バスインタフェース３０１（以下、バスＩＦ３０１と記す）と、電力供給要求信号生成部３０２と、クロック供給要求信号生成部３０３と、代理応答生成部３０４と、供給制御部３０５とを備えている。バスＩＦ３０１は、ルータ１０３、ＩＰ１０７、代理応答生成部３０４及び供給制御部３０５の間でアクセスを中継する中継回路である。 FIG. 3 illustrates the configuration of the power / clock control bridge 104. The power / clock control bridge 104 includes a bus interface 301 (hereinafter referred to as a bus IF 301), a power supply request signal generation unit 302, a clock supply request signal generation unit 303, a proxy response generation unit 304, and a supply control unit 305. And. The bus IF 301 is a relay circuit that relays access among the router 103, the IP 107, the proxy response generation unit 304, and the supply control unit 305.

図４には、バスＩＦ３０１が中継するアクセスの流れが例示される。バスＩＦ３０１が中継するアクセスは、図示のように、ターゲットアクセスとイニシエータアクセスに大別できる。ターゲットアクセスは、ルータ１０３からアクセス要求信号が送信され、このアクセス要求信号に応じたアクセス応答がルータ１０３に返される一連のアクセスである。イニシエータアクセスは、ＩＰ１０７からアクセス要求信号が送信され、このアクセス要求信号に応じたアクセス応答がＩＰ１０７に返される一連のアクセスである。 FIG. 4 illustrates an access flow relayed by the bus IF 301. The access relayed by the bus IF 301 can be broadly divided into target access and initiator access as shown in the figure. The target access is a series of accesses in which an access request signal is transmitted from the router 103 and an access response corresponding to the access request signal is returned to the router 103. Initiator access is a series of accesses in which an access request signal is transmitted from the IP 107 and an access response corresponding to the access request signal is returned to the IP 107.

まず、ターゲットアクセスの処理について説明する。ルータ１０３からアクセス要求信号を受信したバスＩＦ３０１は、このアクセス要求信号に含まれるアドレスに基づいて、アクセス要求信号の転送先を判断し、アクセス要求信号をＩＰ１０７、供給制御部３０５のいずれかに送信する。転送先がＩＰ１０７と判断されたアクセス要求信号は、代理応答生成部３０４にも送信される。そして、バスＩＦ３０１は、アクセス要求信号に応じたアクセス応答信号をＩＰ１０７、供給制御部３０５及び代理応答生成部３０４のいずれかから受信し、このアクセス応答信号をルータ１０３に送信する。また、バスＩＦ３０１は、後述する代理応答生成部３０４からのリトライ信号に基づいて、ＩＰ１０７にアクセス要求信号を再送信する機能を有する。再送信されたアクセス要求信号は、代理応答生成部３０４には送信されず、ＩＰ１０７にのみ送信される。 First, target access processing will be described. The bus IF 301 that has received the access request signal from the router 103 determines the transfer destination of the access request signal based on the address included in the access request signal, and transmits the access request signal to either the IP 107 or the supply control unit 305. To do. The access request signal whose forwarding destination is determined to be IP 107 is also transmitted to proxy response generation section 304. The bus IF 301 receives an access response signal corresponding to the access request signal from any of the IP 107, the supply control unit 305, and the proxy response generation unit 304, and transmits this access response signal to the router 103. The bus IF 301 has a function of retransmitting an access request signal to the IP 107 based on a retry signal from a proxy response generation unit 304 described later. The retransmitted access request signal is not transmitted to the proxy response generation unit 304, but is transmitted only to the IP 107.

次に、イニシエータアクセスの処理について説明する。バスＩＦ３０１は、ＩＰ１０７から受信したアクセス要求信号をルータ１０３に送信し、ルータ１０３から供給されるアクセス要求信号に応じたアクセス応答信号をＩＰ１０７に送信する。 Next, initiator access processing will be described. The bus IF 301 transmits the access request signal received from the IP 107 to the router 103, and transmits an access response signal corresponding to the access request signal supplied from the router 103 to the IP 107.

次に、供給制御部３０５について説明する。供給制御部３０５は、ルータ１０３からＩＰ１０７へのアクセス要求信号の特徴を検出し、この検出結果に基づいて、バスＩＦ３０１、電力供給要求信号生成部３０２、クロック供給信号生成部３０３及び代理応答生成部３０４に制御信号を出力する。アクセス要求信号には、アドレス、ライトデータ、アクセス属性等が含まれる。アクセス属性は、アクセスがリード（リードアクセスとも記す）であるかライト（ライトアクセスとも記す）であるかを示す情報である。供給制御部３０５は、ルータ１０３からＩＰ１０７へのアクセス要求信号の特徴を保持するレジスタ群を有する。このレジスタ群には、ルータ１０３を介してＣＰＵ１０１等から値を書込んだり、読出したりできる。また、供給制御部３０５は、バスＩＦ３０１からＩＰ１０７へのアクセス要求信号を取込む。 Next, the supply control unit 305 will be described. The supply control unit 305 detects the characteristics of the access request signal from the router 103 to the IP 107, and based on the detection result, the bus IF 301, the power supply request signal generation unit 302, the clock supply signal generation unit 303, and the proxy response generation unit A control signal is output to 304. The access request signal includes an address, write data, an access attribute, and the like. The access attribute is information indicating whether the access is read (also referred to as read access) or write (also referred to as write access). The supply control unit 305 has a register group that holds the characteristics of an access request signal from the router 103 to the IP 107. Values can be written into and read from this register group from the CPU 101 or the like via the router 103. In addition, the supply control unit 305 takes in an access request signal from the bus IF 301 to the IP 107.

供給制御部３０５は、図５に示すように各レジスタを有する。まず、電力供給開始の契機となるアクセス要求信号の特徴を保存するためのレジスタについて説明する。電力供給開始アドレスレジスタ（ＰＳＳＡＲ）は、電力供給開始信号をアサートする契機となるアドレスを設定するためのレジスタである。電力供給開始アドレスイネーブルレジスタ（ＰＳＳＡＥＲ）は、電力供給開始アドレスレジスタの値を参照するか否かを設定するためのレジスタである。電力供給開始ライトデータレジスタ（ＰＳＳＷＤＲ）は、電力供給開始信号をアサートする契機となるライトデータを設定するためのレジスタである。電力供給開始ライトデータイネーブルレジスタ（ＰＳＳＷＤＥＲ）は、電力供給開始ライトデータレジスタの値を参照するか否かを設定するためのレジスタである。電力供給開始アクセス属性レジスタ（ＰＳＳＡＡＲ）は、電力供給開始信号をアサートする契機となるアクセス属性を設定するためのレジスタである。電力供給開始アクセス属性イネーブルレジスタ（ＰＳＳＡＡＥＲ）は、電力供給開始アクセス属性レジスタの値を参照するか否かを設定するためのレジスタである。そして、電力供給開始イネーブルレジスタ（ＰＳＳＥＲ）は、電力供給開始信号をアサートするか否かを設定するためのレジスタである。 The supply control unit 305 has each register as shown in FIG. First, a register for storing the characteristics of an access request signal that triggers the start of power supply will be described. The power supply start address register (PSSAR) is a register for setting an address that triggers the assertion of the power supply start signal. The power supply start address enable register (PSSAER) is a register for setting whether or not to refer to the value of the power supply start address register. The power supply start write data register (PSSWDR) is a register for setting write data that triggers the assertion of a power supply start signal. The power supply start write data enable register (PSSWDER) is a register for setting whether or not to refer to the value of the power supply start write data register. The power supply start access attribute register (PSSAAR) is a register for setting an access attribute that triggers the assertion of the power supply start signal. The power supply start access attribute enable register (PSSAAER) is a register for setting whether or not to refer to the value of the power supply start access attribute register. The power supply start enable register (PSSER) is a register for setting whether to assert a power supply start signal.

次に、電力供給停止の契機となるアクセス要求信号の特徴を保存するためのレジスタについて説明する。電力供給停止アドレスレジスタ（ＰＳＩＡＲ）は、電力供給停止信号をアサートする契機となるアドレスを設定するためのレジスタである。電力供給停止アドレスイネーブルレジスタ（ＰＳＩＡＥＲ）は、電力供給停止アドレスレジスタの値を参照するか否かを設定するためのレジスタである。電力供給停止ライトデータレジスタ（ＰＳＩＷＤＲ）は、電力供給停止信号をアサートする契機となるライトデータを設定するためのレジスタである。電力供給停止ライトデータイネーブルレジスタ（ＰＳＩＷＤＥＲ）は、電力供給停止ライトデータレジスタの値を参照するか否かを設定するためのレジスタである。電力供給停止アクセス属性レジスタ（ＰＳＩＡＡＲ）は、電力供給停止信号をアサートする契機となるアクセス属性を設定するためのレジスタである。電力供給停止アクセス属性イネーブルレジスタ（ＰＳＩＡＡＥＲ）は、電力供給停止アクセス属性レジスタの値を参照するか否かを設定するためのレジスタである。電力供給停止リードデータレジスタ（ＰＳＩＲＤＲ）は、電力供給停止信号をアサートする契機となるリードデータを設定するためのレジスタである。電力供給停止リードデータイネーブルレジスタ（ＰＳＩＲＤＥＲ）は、電力供給停止リードデータレジスタの値を参照するか否かを設定するためのレジスタである。そして、電力供給停止イネーブルレジスタ（ＰＳＩＥＲ）は、電力供給停止信号をアサートするか否かを設定するためのレジスタである。 Next, a register for storing the characteristics of the access request signal that triggers the power supply stop will be described. The power supply stop address register (PSIAR) is a register for setting an address that triggers the assertion of the power supply stop signal. The power supply stop address enable register (PSIAER) is a register for setting whether or not to refer to the value of the power supply stop address register. The power supply stop write data register (PSIWDR) is a register for setting write data that triggers the assertion of the power supply stop signal. The power supply stop write data enable register (PSIWDER) is a register for setting whether or not to refer to the value of the power supply stop write data register. The power supply stop access attribute register (PSIAAR) is a register for setting an access attribute that triggers the assertion of the power supply stop signal. The power supply stop access attribute enable register (PSIAAER) is a register for setting whether or not to refer to the value of the power supply stop access attribute register. The power supply stop read data register (PSIRDR) is a register for setting read data that triggers the assertion of the power supply stop signal. The power supply stop read data enable register (PSIRDER) is a register for setting whether or not to refer to the value of the power supply stop read data register. The power supply stop enable register (PSIER) is a register for setting whether or not to assert a power supply stop signal.

次に、クロック供給開始の契機となるアクセス要求信号の特徴を保存するためのレジスタについて説明する。クロック供給開始アドレスレジスタ（ＣＳＳＡＲ）は、クロック供給開始信号をアサートする契機となるアドレスを設定するためのレジスタである。クロック供給開始アドレスイネーブルレジスタ（ＣＳＳＡＥＲ）は、クロック供給開始アドレスレジスタの値を参照するか否かを設定するためのレジスタである。クロック供給開始ライトデータレジスタ（ＣＳＳＷＤＲ）は、クロック供給開始信号をアサートする契機となるライトデータを設定するためのレジスタである。クロック供給開始ライトデータイネーブルレジスタ（ＣＳＳＷＤＥＲ）は、クロック供給開始ライトデータレジスタの値を参照するか否かを設定するためのレジスタである。クロック供給開始アクセス属性レジスタ（ＣＳＳＡＡＲ）は、クロック供給開始信号をアサートする契機となるアクセス属性を設定するためのレジスタである。クロック供給開始アクセス属性イネーブルレジスタ（ＣＳＳＡＡＥＲ）は、クロック供給開始アクセス属性レジスタの値を参照するか否かを設定するためのレジスタである。そして、クロック供給開始イネーブルレジスタ（ＣＳＳＥＲ）は、クロック供給開始信号をアサートするか否かを設定するためのレジスタである。 Next, a register for storing the characteristics of an access request signal that triggers the start of clock supply will be described. The clock supply start address register (CSSAR) is a register for setting an address that triggers the assertion of the clock supply start signal. The clock supply start address enable register (CSSAER) is a register for setting whether or not to refer to the value of the clock supply start address register. The clock supply start write data register (CSSWDR) is a register for setting write data that triggers the assertion of the clock supply start signal. The clock supply start write data enable register (CSSWDER) is a register for setting whether or not to refer to the value of the clock supply start write data register. The clock supply start access attribute register (CSAAR) is a register for setting an access attribute that triggers the assertion of the clock supply start signal. The clock supply start access attribute enable register (CSAAAER) is a register for setting whether or not to refer to the value of the clock supply start access attribute register. The clock supply start enable register (CSSER) is a register for setting whether to assert a clock supply start signal.

次に、クロック供給停止の契機となるアクセス要求信号の特徴を保存するためのレジスタについて説明する。クロック供給停止アドレスレジスタ（ＣＳＩＡＲ）は、クロック供給停止信号をアサートする契機となるアドレスを設定するためのレジスタである。クロック供給停止アドレスイネーブルレジスタ（ＣＳＩＡＥＲ）は、クロック供給停止アドレスレジスタの値を参照するか否かを設定するためのレジスタである。クロック供給停止ライトデータレジスタ（ＣＳＩＷＤＲ）は、クロック供給停止信号をアサートする契機となるライトデータを設定するためのレジスタである。クロック供給停止ライトデータイネーブルレジスタ（ＣＳＩＷＤＥＲ）は、クロック供給停止ライトデータレジスタの値を参照するか否かを設定するためのレジスタである。クロック供給停止アクセス属性レジスタ（ＣＳＩＡＡＲ）は、クロック供給停止信号をアサートする契機となるアクセス属性を設定するためのレジスタである。クロック供給停止アクセス属性イネーブルレジスタ（ＣＳＩＡＡＥＲ）は、クロック供給停止アクセス属性レジスタの値を参照するか否かを設定するためのレジスタである。クロック供給停止リードデータレジスタ（ＣＳＩＲＤＲ）は、クロック供給停止信号をアサートする契機となるリードデータを設定するためのレジスタである。クロック供給停止リードデータイネーブルレジスタ（ＣＳＩＲＤＥＲ）は、クロック供給停止リードデータレジスタの値を参照するか否かを設定するためのレジスタである。そして、クロック供給停止イネーブルレジスタ（ＣＳＩＥＲ）は、クロック供給停止信号をアサートするか否かを設定するためのレジスタである。 Next, a register for storing the characteristics of the access request signal that triggers the stop of clock supply will be described. The clock supply stop address register (CSIAR) is a register for setting an address that triggers the assertion of the clock supply stop signal. The clock supply stop address enable register (CSIAER) is a register for setting whether or not to refer to the value of the clock supply stop address register. The clock supply stop write data register (CSIWDR) is a register for setting write data that triggers the assertion of the clock supply stop signal. The clock supply stop write data enable register (CSIWDER) is a register for setting whether or not to refer to the value of the clock supply stop write data register. The clock supply stop access attribute register (CSIAAR) is a register for setting an access attribute that triggers the assertion of the clock supply stop signal. The clock supply stop access attribute enable register (CSIAAER) is a register for setting whether or not to refer to the value of the clock supply stop access attribute register. The clock supply stop read data register (CSIRDR) is a register for setting read data that triggers the assertion of the clock supply stop signal. The clock supply stop read data enable register (CSIRDER) is a register for setting whether or not to refer to the value of the clock supply stop read data register. The clock supply stop enable register (CSIER) is a register for setting whether to assert a clock supply stop signal.

次に、供給制御部３０５による電力供給開始信号、電力供給停止信号、クロック供給開始信号、クロック供給停止信号の生成処理について説明する。まず、電力供給開始信号のアサートについて説明する。図６には電力供給開始信号生成回路が例示される。電力供給開始信号は、電力供給開始イネーブルレジスタが電力供給開始信号をアサートすることを示す値‘１’に設定されていて、さらに、以下の３条件が全て成立するときにアサートされる。 Next, generation processing of a power supply start signal, a power supply stop signal, a clock supply start signal, and a clock supply stop signal by the supply control unit 305 will be described. First, assertion of the power supply start signal will be described. FIG. 6 illustrates a power supply start signal generation circuit. The power supply start signal is set to a value '1' indicating that the power supply start enable register asserts the power supply start signal, and is asserted when all of the following three conditions are satisfied.

第１の条件は、電力供給開始アドレスイネーブルレジスタの値が、電力供給開始アドレスレジスタの設定値を参照しないことを示す値‘０’であるか、又は、電力供給開始アドレスレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるアドレスが一致することである。第２の条件は、電力供給開始ライトデータイネーブルレジスタの値が、電力供給開始ライトデータレジスタの設定値を参照しないことを示す値‘０’であるか、又は、電力供給開始ライトデータレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるライトデータが一致することである。第３の条件は、電力供給開始アクセス属性イネーブルレジスタの値が、電力供給開始アクセス属性レジスタの設定値を参照しないことを示す値‘０’であるか、又は、電力供給開始アクセス属性レジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号のアクセス属性が一致することである。 The first condition is that the value of the power supply start address enable register is a value “0” indicating that the set value of the power supply start address register is not referred to, or the set value of the power supply start address register and the bus That is, the addresses included in the access request signal supplied from the IF 301 match. The second condition is that the value of the power supply start write data enable register is a value “0” indicating that the setting value of the power supply start write data register is not referred to, or the setting of the power supply start write data register That is, the write data included in the access request signal supplied from the bus IF 301 matches the value. The third condition is that the value of the power supply start access attribute enable register is a value “0” indicating that the setting value of the power supply start access attribute register is not referred to, or the setting of the power supply start access attribute register The value and the access attribute of the access request signal supplied from the bus IF 301 match.

次に、電力供給停止信号のアサートについて説明する。図７には、電力供給停止信号生成回路が例示される。電力供給停止信号は、電力供給停止イネーブルレジスタが電力供給停止信号をアサートすることを示す値‘１’に設定されていて、さらに、以下の４条件が全て成立するときにアサートされる。 Next, the assertion of the power supply stop signal will be described. FIG. 7 illustrates a power supply stop signal generation circuit. The power supply stop signal is set to a value “1” indicating that the power supply stop enable register asserts the power supply stop signal, and is asserted when all of the following four conditions are satisfied.

第１の条件は、電力供給停止アドレスイネーブルレジスタの値が、電力供給停止アドレスレジスタの設定値を参照しないことを示す値‘０’であるか、又は、電力供給停止アドレスレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるアドレスが一致することである。第２の条件は、電力供給停止ライトデータイネーブルレジスタの値が、電力供給停止ライトデータレジスタの設定値を参照しないことを示す値‘０’であるか、又は、電力供給停止ライトデータレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるライトデータが一致することである。第３の条件は、電力供給停止リードデータイネーブルレジスタの値が、電力供給停止リードデータレジスタの設定値を参照しないことを示す値‘０’であるか、又は、電力供給停止リードデータレジスタの設定値とＩＰ１０７から供給されるアクセス応答信号に含まれるリードデータが一致することである。第４の条件は、電力供給停止アクセス属性イネーブルレジスタの値が、電力供給停止アクセス属性レジスタの設定値を参照しないことを示す値‘０’であるか、又は、電力供給停止アクセス属性レジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号のアクセス属性が一致することである。 The first condition is that the value of the power supply stop address enable register is a value “0” indicating that the set value of the power supply stop address register is not referred to, or the set value of the power supply stop address register and the bus That is, the addresses included in the access request signal supplied from the IF 301 match. The second condition is that the value of the power supply stop write data enable register is a value “0” indicating that the set value of the power supply stop write data register is not referred to, or the setting of the power supply stop write data register That is, the write data included in the access request signal supplied from the bus IF 301 matches the value. The third condition is that the value of the power supply stop read data enable register is a value “0” indicating that the set value of the power supply stop read data register is not referred to, or the setting of the power supply stop read data register The read data included in the access response signal supplied from the IP 107 matches the value. The fourth condition is that the value of the power supply stop access attribute enable register is a value “0” indicating that the setting value of the power supply stop access attribute register is not referred to, or the setting of the power supply stop access attribute register The value and the access attribute of the access request signal supplied from the bus IF 301 match.

次に、クロック供給開始信号のアサートについて説明する。図８にはクロック供給開始信号生成回路が例示される。クロック供給開始信号は、クロック供給開始イネーブルレジスタがクロック供給開始信号をアサートすることを示す値‘１’に設定されていて、さらに、以下の３条件が全て成立するときにアサートされる。 Next, the assertion of the clock supply start signal will be described. FIG. 8 illustrates a clock supply start signal generation circuit. The clock supply start signal is set to a value “1” indicating that the clock supply start enable register asserts the clock supply start signal, and is asserted when all of the following three conditions are satisfied.

第１の条件は、クロック供給開始アドレスイネーブルレジスタの値が、クロック供給開始アドレスレジスタの設定値を参照しないことを示す値‘０’であるか、又は、クロック供給開始アドレスレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるアドレスが一致することである。第２の条件は、クロック供給開始ライトデータイネーブルレジスタの値が、クロック供給開始ライトデータレジスタの設定値を参照しないことを示す値‘０’であるか、又は、クロック供給開始ライトデータレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるライトデータが一致することである。第３の条件は、クロック供給開始アクセス属性イネーブルレジスタの値が、クロック供給開始アクセス属性レジスタの設定値を参照しないことを示す値‘０’であるか、又は、クロック供給開始アクセス属性レジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号のアクセス属性が一致することである。 The first condition is that the value of the clock supply start address enable register is a value “0” indicating that the set value of the clock supply start address register is not referred to, or the set value of the clock supply start address register and the bus That is, the addresses included in the access request signal supplied from the IF 301 match. The second condition is that the value of the clock supply start write data enable register is a value '0' indicating that the setting value of the clock supply start write data register is not referred to, or the setting of the clock supply start write data register That is, the write data included in the access request signal supplied from the bus IF 301 matches the value. The third condition is that the value of the clock supply start access attribute enable register is a value “0” indicating that the setting value of the clock supply start access attribute register is not referred to, or the setting of the clock supply start access attribute register The value and the access attribute of the access request signal supplied from the bus IF 301 match.

次に、クロック供給停止信号のアサートについて説明する。図９には、クロック供給停止信号生成回路が例示される。クロック供給停止信号は、クロック供給停止イネーブルレジスタがクロック供給停止信号をアサートすることを示す値‘１’に設定されていて、以下の４条件が全て成立するときにアサートされる。 Next, the assertion of the clock supply stop signal will be described. FIG. 9 illustrates a clock supply stop signal generation circuit. The clock supply stop signal is set to a value “1” indicating that the clock supply stop enable register asserts the clock supply stop signal, and is asserted when all of the following four conditions are satisfied.

第１の条件は、クロック供給停止アドレスイネーブルレジスタの値が、クロック供給停止アドレスレジスタの設定値を参照しないことを示す値‘０’であるか、又は、クロック供給停止アドレスレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるアドレスが一致することである。第２の条件は、クロック供給停止ライトデータイネーブルレジスタの値が、クロック供給停止ライトデータレジスタの設定値を参照しないことを示す値‘０’であるか、又は、クロック供給停止ライトデータレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるライトデータが一致することである。第３の条件は、クロック供給停止リードデータイネーブルレジスタの値が、クロック供給停止リードデータレジスタの設定値を参照しないことを示す値‘０’であるか、又は、クロック供給停止リードデータレジスタの設定値とＩＰ１０７から供給されるアクセス応答信号に含まれるリードデータが一致することである。第４の条件は、クロック供給停止アクセス属性イネーブルレジスタの値が、クロック供給停止アクセス属性レジスタの設定値を参照しないことを示す値‘０’であるか、又は、クロック供給停止アクセス属性レジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号のアクセス属性が一致することである。 The first condition is that the value of the clock supply stop address enable register is a value “0” indicating that the set value of the clock supply stop address register is not referred to, or the set value of the clock supply stop address register and the bus That is, the addresses included in the access request signal supplied from the IF 301 match. The second condition is that the value of the clock supply stop write data enable register is a value “0” indicating that the set value of the clock supply stop write data register is not referred to, or the setting of the clock supply stop write data register That is, the write data included in the access request signal supplied from the bus IF 301 matches the value. The third condition is that the value of the clock supply stop read data enable register is a value “0” indicating that the set value of the clock supply stop read data register is not referred to, or the setting of the clock supply stop read data register The read data included in the access response signal supplied from the IP 107 matches the value. The fourth condition is that the value of the clock supply stop access attribute enable register is a value “0” indicating that the setting value of the clock supply stop access attribute register is not referred to, or the setting of the clock supply stop access attribute register The value and the access attribute of the access request signal supplied from the bus IF 301 match.

次に、電力供給要求信号生成部３０２について説明する。図１０には、電力供給要求信号生成部３０２の状態遷移が例示される。尚、電力供給要求信号生成部３０２の状態を電力状態という。電力供給要求信号生成部３０２は、リセット信号によって初期化される。電力供給要求信号生成部３０２は、リセット信号がアサートされたときに、モード信号の値が“００”又は“１０”であれば、電力状態は“電力供給ＯＦＦ”となり、モード信号の値が“１１”又は“０１”であれば、電力状態は“電力供給ＯＮ”となる。また、電力供給要求信号生成部３０２は、リセット信号がディアサート状態であって、電力状態が“電力供給ＯＦＦ”であるときに電力供給開始信号がアサートされると、電力状態は“電力供給ＯＮ”に遷移し、電力状態が“電力供給ＯＮ”であるときに電力供給停止信号がアサートされると、電力状態は“電力供給ＯＦＦ”に遷移する。電力供給要求信号生成部３０２は、電力状態に応じて電力供給要求信号の出力値を決定し、例えば図１１に示すように、電力状態が“電力供給ＯＮ”であれば電力供給要求信号をアサート状態に保持し、電力状態が“電力供給ＯＦＦ”であれば電力供給要求信号をディアサート状態に保持する。 Next, the power supply request signal generation unit 302 will be described. FIG. 10 illustrates a state transition of the power supply request signal generation unit 302. The state of the power supply request signal generation unit 302 is referred to as a power state. The power supply request signal generation unit 302 is initialized by a reset signal. If the value of the mode signal is “00” or “10” when the reset signal is asserted, the power supply request signal generation unit 302 sets the power state to “power supply OFF” and the value of the mode signal is “ If it is “11” or “01”, the power state is “power supply ON”. Further, when the power supply start signal is asserted when the reset signal is in the deasserted state and the power state is “power supply OFF”, the power supply request signal generation unit 302 sets the power state to “power supply ON”. If the power supply stop signal is asserted when the power state is “power supply ON”, the power state transitions to “power supply OFF”. The power supply request signal generation unit 302 determines the output value of the power supply request signal according to the power state, and asserts the power supply request signal if the power state is “power supply ON”, for example, as shown in FIG. If the power state is “power supply OFF”, the power supply request signal is held in the deasserted state.

次に、クロック供給要求信号生成部３０３について説明する。図１２には、クロック供給要求信号生成部３０３の状態遷移が例示される。尚、クロック供給要求信号生成部３０３の状態をクロック状態という。クロック供給要求信号生成部３０３は、リセット信号によって初期化される。クロック供給要求信号生成部３０３は、リセット信号がアサートされたとき、モード信号の値が“００”又は“０１”であれば、クロック状態は“クロック供給ＯＦＦ”となり、モード信号の値が“１１”又は“１０”であれば、クロック状態は“クロック供給ＯＮ”となる。また、クロック供給要求信号生成部３０３は、リセット信号がディアサート状態であって、クロック状態が“クロック供給ＯＦＦ”であるときにクロック供給開始信号がアサートされると、クロック状態は“クロック供給ＯＮ”に遷移する。そして、クロック供給要求信号生成部３０３は、リセット信号がディアサート状態であって、クロック状態が“クロック供給ＯＮ”であるときにクロック供給停止信号がアサートされると、クロック状態は“クロック供給ＯＦＦ”に遷移する。クロック供給要求信号生成部３０３は、クロック状態に応じてクロック供給要求信号の出力値を決定し、例えば図１３に示すように、クロック状態が“クロック供給ＯＮ”であればクロック供給要求信号をアサート状態に保持し、クロック状態が“クロック供給ＯＦＦ”であればクロック供給要求信号をディアサート状態に保持する。 Next, the clock supply request signal generation unit 303 will be described. FIG. 12 illustrates the state transition of the clock supply request signal generation unit 303. The state of the clock supply request signal generation unit 303 is referred to as a clock state. The clock supply request signal generator 303 is initialized by a reset signal. When the reset signal is asserted, the clock supply request signal generation unit 303 sets the clock state to “clock supply OFF” and the mode signal value to “11” if the mode signal value is “00” or “01”. "Or" 10 ", the clock state is" clock supply ON ". When the clock supply start signal is asserted when the reset signal is deasserted and the clock state is “clock supply OFF”, the clock supply request signal generation unit 303 sets the clock state to “clock supply ON”. Transition to When the clock supply stop signal is asserted when the reset signal is deasserted and the clock state is “clock supply ON”, the clock supply request signal generation unit 303 sets the clock state to “clock supply OFF”. Transition to The clock supply request signal generation unit 303 determines the output value of the clock supply request signal according to the clock state, and asserts the clock supply request signal if the clock state is “clock supply ON”, for example, as shown in FIG. If the clock state is “clock supply OFF”, the clock supply request signal is held in the deasserted state.

次に、代理応答生成部３０４について説明する。ＩＰ１０７がバスＩＦ３０１からのアクセス要求信号に応じてアクセス応答信号を送信するためには、ＩＰ１０７への電力供給及びクロック供給が開始されている必要がある。一方、アクセス要求信号を生成した機能モジュール、例えばＣＰＵ１０１は、アクセス要求信号に応じたアクセス応答信号を受信しなければ処理が完了せず、後続の処理を実行できないから、例えばハングアップ等の不具合を生じてしまう。そこで、代理応答生成部３０４は、ＩＰ１０７への電力供給及びクロック供給の制御によってハングアップが発生しないように、ＩＰ１０７に代わってアクセス応答信号（代理応答信号とも記す）をＣＰＵ１０１に送信する。 Next, the proxy response generation unit 304 will be described. In order for the IP 107 to transmit an access response signal in response to an access request signal from the bus IF 301, power supply and clock supply to the IP 107 need to be started. On the other hand, the functional module that generated the access request signal, for example, the CPU 101, cannot complete the process without receiving the access response signal corresponding to the access request signal and cannot execute the subsequent process. It will occur. Therefore, the proxy response generation unit 304 transmits an access response signal (also referred to as a proxy response signal) to the CPU 101 instead of the IP 107 so that hang-up does not occur due to control of power supply and clock supply to the IP 107.

代理応答生成部３０４は、バスＩＦ３０１からＩＰ１０７へのアクセス要求信号を取込み、ＩＰ１０７へのアクセスを監視する。また、代理応答生成部３０４は、電力供給部１０５から電力供給応答信号を、クロック供給部１０６からクロック供給応答信号を、供給制御部３０５から電力供給開始信号及びクロック供給開始信号をそれぞれ取込み、図１４に示す規則に従って代理応答信号を生成する。以下、各規則について説明する。 The proxy response generation unit 304 takes in an access request signal from the bus IF 301 to the IP 107 and monitors access to the IP 107. Further, the proxy response generation unit 304 takes in the power supply response signal from the power supply unit 105, the clock supply response signal from the clock supply unit 106, and the power supply start signal and the clock supply start signal from the supply control unit 305, respectively. A proxy response signal is generated according to the rules shown in FIG. Each rule will be described below.

代理応答生成部３０４は、ＩＰ１０７がアクセス応答信号を送信可能であるとき、即ち、ＩＰ１０７への電力供給及びクロック供給が開始されているときには、代理応答信号を生成しない。そして、代理応答生成部３０４は、ＩＰ１０７がアクセス応答信号を送信不能であるとき、即ち、ＩＰ１０７への電力供給とクロック供給のいずれか又は両方が停止されているときには、代理応答信号を生成する。 The proxy response generation unit 304 does not generate a proxy response signal when the IP 107 can transmit an access response signal, that is, when power supply and clock supply to the IP 107 are started. Then, the proxy response generation unit 304 generates a proxy response signal when the IP 107 cannot transmit an access response signal, that is, when either or both of power supply and clock supply to the IP 107 are stopped.

また、代理応答生成部３０４は、ＩＰ１０７がアクセス応答信号不能状態からアクセス応答信号可能状態に遷移すると判断するときには、ＩＰ１０７がアクセス応答信号可能状態に遷移した後にリトライ信号をアサートして、バスＩＦ３０１にアクセス応答信号可能状態に遷移したＩＰ１０７に対してアクセスを再送信させる。 When the proxy response generation unit 304 determines that the IP 107 transitions from the access response signal disabled state to the access response signal enabled state, the proxy response generation unit 304 asserts a retry signal after the IP 107 transitions to the access response signal enabled state, The access is retransmitted to the IP 107 that has transitioned to the access response signal enabled state.

即ち、代理応答生成部３０４は、ＩＰ１０７への電力供給が停止され、クロック供給が開始されているときに、電力供給開始信号がアサートされたときには、電力供給応答信号がアサートされた後にリトライ信号をアサートする。また、代理応答生成部３０４は、ＩＰ１０７への電力供給が開始され、クロック供給が停止されているときに、クロック供給開始信号がアサートされたときには、クロック供給応答信号がアサートされた後にリトライ信号をアサートする。さらに、代理応答生成部３０４は、ＩＰ１０７への電力供給及びクロック供給が停止されているときに、電力供給開始信号とクロック供給開始信号が両方アサートされたときには、電力供給応答信号とクロック供給応答信号が両方ともアサートされた後にリトライ信号をアサートする。 That is, when the power supply start signal is asserted when the power supply to the IP 107 is stopped and the clock supply is started, the proxy response generation unit 304 outputs a retry signal after the power supply response signal is asserted. Assert. In addition, when the power supply to the IP 107 is started and the clock supply is stopped and the clock supply start signal is asserted, the proxy response generation unit 304 outputs a retry signal after the clock supply response signal is asserted. Assert. Further, when the power supply start signal and the clock supply start signal are both asserted when the power supply and the clock supply to the IP 107 are stopped, the proxy response generation unit 304 determines the power supply response signal and the clock supply response signal. Assert the retry signal after both are asserted.

以下、電力・クロック制御ブリッジ１０４が、ＩＰ１０７への電力供給とクロック供給の少なくとも一方を制御するときの動作について説明する。ここでは、一例として、ＩＰ１０７が半導体集積回路１１に接続された表示デバイスに対して表示データを出力する表示コントローラである場合について説明する。 The operation when the power / clock control bridge 104 controls at least one of the power supply to the IP 107 and the clock supply will be described below. Here, a case where the IP 107 is a display controller that outputs display data to a display device connected to the semiconductor integrated circuit 11 will be described as an example.

図１５には、ＩＰ１０７の制御レジスタ一覧が例示されている。ＩＰ１０７の制御レジスタには、画像アドレスレジスタ（ＩＡＲ）と、画像水平サイズレジスタ（ＩＨＳＲ）と、画像垂直サイズレジスタ（ＩＰＳＲ）と、表示制御レジスタ（ＩＣＲ）と、表示状態レジスタ（ＩＳＲ）とがある。ＩＰ１０７によって表示処理を行うときには、まず、メモリ１２に被表示データを格納しておく。そして、画像アドレスレジスタには被表示データが格納されたアドレスを設定する。また、画像水平サイズレジスタには被表示画像の水平方向のサイズを設定する。さらに、画像垂直サイズレジスタには被表示画像の垂直方向のサイズを設定する。その上で、表示制御レジスタに‘１’を設定する。表示制御レジスタに‘１’を設定されたＩＰ１０７は、電力・クロック制御ブリッジ１０４、ルータ１０３及びメモリ制御部１０２を介してメモリ１２から被表示データを読込む。そして、ＩＰ１０７は、読込まれたデータを画像水平サイズレジスタ及び画像垂直サイズレジスタによって指定されたフォーマットで、半導体集積回路１１の外部に出力する。ＩＰ１０７は一画面分の処理が完了次第、自動的に次の画面の表示処理に移行する。また、ＩＰ１０７は、表示処理を行っているときには表示状態レジスタを‘１’に設定する。ＩＰ１０７による表示処理を停止するためには、表示制御レジスタに‘０’を書込む。表示制御レジスタに‘０’を書込まれたＩＰ１０７は、１画面分の表示を完了させた後に表示処理を停止し、表示状態レジスタの値を‘０’に更新する。 FIG. 15 illustrates a list of control registers of the IP 107. The IP 107 control registers include an image address register (IAR), an image horizontal size register (IHSR), an image vertical size register (IPSR), a display control register (ICR), and a display status register (ISR). . When display processing is performed by the IP 107, first, display target data is stored in the memory 12. The image address register is set with the address where the display data is stored. Further, the horizontal size of the displayed image is set in the image horizontal size register. Furthermore, the vertical size of the displayed image is set in the image vertical size register. Then, “1” is set in the display control register. The IP 107 in which “1” is set in the display control register reads display data from the memory 12 via the power / clock control bridge 104, the router 103, and the memory control unit 102. The IP 107 outputs the read data to the outside of the semiconductor integrated circuit 11 in a format specified by the image horizontal size register and the image vertical size register. As soon as the processing for one screen is completed, the IP 107 automatically shifts to display processing for the next screen. Further, the IP 107 sets the display status register to “1” during the display process. In order to stop the display processing by the IP 107, '0' is written in the display control register. The IP 107 in which “0” is written in the display control register stops display processing after completing the display for one screen, and updates the value of the display state register to “0”.

図１６には、画像表示処理を行うときのＩＰ１０７に対するレジスタアクセスの手順が例示されている。ここでは、ＣＰＵ１０１がソフトウェアを実行することによって、ＩＰ１０７に対するレジスタアクセスを行う。 FIG. 16 illustrates a procedure for register access to the IP 107 when performing image display processing. Here, the CPU 101 executes software to perform register access to the IP 107.

まず、表示制御レジスタに‘１’を設定する前に、画像アドレスレジスタ、画像水平サイズレジスタ及び画像垂直サイズレジスタの設定を行う（Ｓ１）。ステップＳ１では、これらの３つのレジスタの設定順はＩＰ１０７の動作に影響を与えないので、設定順は任意とする。次に、表示制御レジスタに‘１’を設定する（Ｓ２）。ステップＳ２において、ＩＰ１０７は表示処理を開始し、表示状態レジスタの値を‘１’に更新する。このステップＳ２の状態では、ＩＰ１０７は、表示処理を実行し続けることになる。 First, before setting "1" in the display control register, the image address register, the image horizontal size register, and the image vertical size register are set (S1). In step S1, since the setting order of these three registers does not affect the operation of the IP 107, the setting order is arbitrary. Next, "1" is set in the display control register (S2). In step S2, the IP 107 starts display processing and updates the value of the display status register to “1”. In the state of step S2, the IP 107 continues to execute the display process.

次に、表示処理を終了させるためには、表示制御レジスタに‘０’を設定する（Ｓ３）。ステップＳ３では、ＩＰ１０７は、現在処理中の画面の表示処理が完了するまで表示処理を継続し、この現在の画面の表示処理が完了したら表示処理を停止し、表示状態レジスタの値を‘０’に更新する。次に、ＩＰ１０７が表示処理を終了したか否かを確認するために表示状態レジスタ値を読込み（Ｓ４）、読込んだ値が‘０’であるか否かが判定され（Ｓ５）、‘０’が読込まれるまで繰り返し読込み処理が行われる。 Next, in order to end the display process, "0" is set in the display control register (S3). In step S3, the IP 107 continues the display process until the display process of the screen currently being processed is completed, stops the display process when the display process of the current screen is completed, and sets the value of the display status register to “0”. Update to Next, in order to confirm whether or not the IP 107 has finished the display process, the display state register value is read (S4), and it is determined whether or not the read value is “0” (S5). The reading process is repeated until 'is read.

ここで、上記したレジスタアクセスを行うソフトウェアに変更を加えずに、ＩＰ１０７への電力供給とクロック供給の少なくとも一方を制御するためには、ソフトウェアがＣＰＵ１０１によって実行される前に、供給制御部３０５の各レジスタ（図５参照）に、図１７〜図１９に示す値を設定すればよい。 Here, in order to control at least one of power supply and clock supply to the IP 107 without changing the software for performing the register access described above, before the software is executed by the CPU 101, the supply control unit 305 What is necessary is just to set the value shown in FIGS. 17-19 in each register (refer FIG. 5).

図１７には、ＩＰ１０７への電力供給の制御を行うための各レジスタの設定値が例示されている。ここでは、ＩＰ１０７への電力供給が停止され、クロック供給が開始されているとする（図１４参照）。以下、図１７に例示された各レジスタの設定値について具体的に説明する。電力供給開始アドレスイネーブルレジスタと電力供給開始ライトデータイネーブルレジスタには、それぞれ電力供給開始アドレスレジスタと電力供給開始ライトデータレジスタの設定値を参照しないことを示す値を設定する。そして、電力供給開始アクセス属性レジスタには、ライトアクセスを示す値を設定する。 FIG. 17 illustrates setting values of each register for controlling power supply to the IP 107. Here, it is assumed that power supply to the IP 107 is stopped and clock supply is started (see FIG. 14). Hereinafter, the setting values of each register illustrated in FIG. 17 will be specifically described. In the power supply start address enable register and the power supply start write data enable register, values indicating that the setting values of the power supply start address register and the power supply start write data register are not referred to are set, respectively. Then, a value indicating write access is set in the power supply start access attribute register.

このため、供給制御部３０５は、ＩＰ１０７に対する全てのライトアクセスを契機として電力供給開始信号をアサートする。これにより、供給制御部３０５は、ＩＰ１０７を制御するソフトウェアが、図１６に示したステップＳ１を実行したことを検出して、ＩＰ１０７への電力供給を開始することができる。また、代理応答生成部３０４は、電力供給開始信号のアサートと同時にリトライ信号をアサートし、ＩＰ１０７への電力供給が停止されていたときにＩＰ１０７へ送信されたアクセス要求信号を、ＩＰ１０７への電力供給が開始された後にバスＩＦ３０１から再送信させる。このため、ＩＰ１０７へのアクセス要求信号は、電力供給及びクロック供給が開始されて動作状態となったＩＰ１０７へ送信されることになり、ＩＰ１０７への電力供給を停止しても、ＩＰ１０７にアクセス要求信号を確実に受信させることができる。さらに、代理応答生成部３０４は、ステップＳ１の最初のアクセス要求信号に応じて代理応答信号を送信するので、ＣＰＵ１０１は、後続のアクセス要求信号を実行することができる。 For this reason, the supply control unit 305 asserts a power supply start signal when all write accesses to the IP 107 are triggered. Accordingly, the supply control unit 305 can detect that the software that controls the IP 107 has executed Step S1 illustrated in FIG. 16 and start supplying power to the IP 107. Further, the proxy response generation unit 304 asserts the retry signal simultaneously with the assertion of the power supply start signal, and supplies the access request signal transmitted to the IP 107 when the power supply to the IP 107 is stopped to the power supply to the IP 107. Is transmitted again from the bus IF 301. For this reason, the access request signal to the IP 107 is transmitted to the IP 107 that is in an operating state after the power supply and the clock supply are started. Even if the power supply to the IP 107 is stopped, the access request signal is sent to the IP 107. Can be reliably received. Furthermore, since the proxy response generation unit 304 transmits a proxy response signal in response to the first access request signal in step S1, the CPU 101 can execute the subsequent access request signal.

一般的に、電力供給を開始してからＩＰ等の機能モジュールに安定した電力が供給されて、機能モジュールが動作可能になるためには、例えばＣＰＵのクロック周期に比べて長い時間がかかる。このため、仮にアクセス応答信号の送信を機能モジュールが動作可能になった後に行うとすれば、アクセス要求信号を送信したＣＰＵは、長時間のアクセス応答信号待ちで処理が滞ってしまい、処理性能が低下してしまう。これに対して、本実施形態では、代理応答生成部３０４がＩＰ１０７への電力供給が安定するのを待つことなく、代理応答信号を送信するので、アクセス要求信号を送信したＣＰＵ１０１の処理性能は低下することがない。 In general, it takes a longer time than the clock cycle of a CPU, for example, in order for stable power to be supplied to a functional module such as IP after the power supply is started and the functional module becomes operable. For this reason, if the access response signal is transmitted after the functional module becomes operable, the CPU that has transmitted the access request signal will be delayed in waiting for an access response signal for a long time, and the processing performance will be reduced. It will decline. On the other hand, in this embodiment, the proxy response generation unit 304 transmits the proxy response signal without waiting for the power supply to the IP 107 to stabilize, so the processing performance of the CPU 101 that transmitted the access request signal is degraded. There is nothing to do.

一方、ＩＰ１０７への電力供給を停止する場合には、電力供給停止アドレスレジスタ、電力供給停止リードデータレジスタ及び電力供給停止アクセス属性レジスタには、ＩＰ１０７の表示状態レジスタのアドレスを示す“ＦＦ００１０１０”、‘０’、リードアクセスを示す値‘１’をそれぞれ設定する。そして、電力供給停止ライトデータイネーブルレジスタには、電力供給停止ライトデータレジスタの値を参照しない値‘０’を設定する。このため、供給制御部３０５は、“ＦＦ００１０１０”をリードし、その結果、表示処理を実行していないことを示す‘０’であることを検出して、電力供給停止信号をアサートする。従って、供給制御部３０５は、ＩＰ１０７を制御するソフトウェアが、図１６に示したステップＳ５の条件分岐が“Ｙｅｓ”となったときに電力供給を停止できる。 On the other hand, when the power supply to the IP 107 is stopped, the power supply stop address register, the power supply stop read data register, and the power supply stop access attribute register include “FF001010”, “ 0 and a value “1” indicating read access are set. Then, a value “0” that does not refer to the value of the power supply stop write data register is set in the power supply stop write data enable register. Therefore, the supply control unit 305 reads “FF001010”, as a result, detects “0” indicating that display processing is not being executed, and asserts the power supply stop signal. Therefore, the supply control unit 305 can stop the power supply when the software that controls the IP 107 is “Yes” in the conditional branch of step S5 illustrated in FIG.

図１８には、ＩＰ１０７へのクロック供給の制御を行うための各レジスタの設定値が例示されている。ここでは、ＩＰ１０７への電力供給が開始され、クロック供給が停止されているとする（図１４参照）。供給制御部３０５は、各レジスタの値を図１８に示すように設定することにより、ＩＰ１０７へのレジスタライトによってＩＰ１０７へのクロック供給を開始できる。また、供給制御部３０５は、ＩＰ１０７の表示状態レジスタを示すアドレス“ＦＦ００１０１０”をリードし、その結果、表示処理を実行していないことを示す‘０’であることを検出して、クロック供給停止信号をアサートする。従って、供給制御部３０５は、ＩＰ１０７が表示処理を行っていないときにクロック供給を停止できる。 FIG. 18 exemplifies setting values of each register for controlling clock supply to the IP 107. Here, it is assumed that the power supply to the IP 107 is started and the clock supply is stopped (see FIG. 14). The supply control unit 305 can start clock supply to the IP 107 by register write to the IP 107 by setting the value of each register as shown in FIG. Further, the supply control unit 305 reads the address “FF001010” indicating the display status register of the IP 107, and as a result, detects that it is “0” indicating that display processing is not being executed, and stops the clock supply. Assert signal. Accordingly, the supply control unit 305 can stop clock supply when the IP 107 is not performing display processing.

図１９には、ＩＰ１０７への電力供給とクロック供給の制御を行うための各レジスタの設定値が例示されている。ここでは、ＩＰ１０７への電力供給及びクロック供給が開始されている場合と、電力供給及びクロック供給が停止されている場合とがある（図１４参照）。供給制御部３０５は、各レジスタの値を図１９に示すように設定することにより、ＩＰ１０７へのレジスタライトによってＩＰ１０７への電力供給及びクロック供給を開始できる。また、供給制御部３０５は、ＩＰ１０７の表示状態レジスタを示すアドレス“ＦＦ００１０１０”をリードし、その結果、表示処理を実行していないことを示す‘０’であることを検出して、電力供給停止信号及びクロック供給停止信号をアサートする。従って、供給制御部３０５は、ＩＰ１０７が表示処理を行っていないときに電力供給及びクロック供給を停止できる。 FIG. 19 illustrates setting values of each register for controlling power supply to the IP 107 and clock supply. Here, there are a case where power supply and clock supply to the IP 107 are started, and a case where power supply and clock supply are stopped (see FIG. 14). The supply control unit 305 can start power supply and clock supply to the IP 107 by register write to the IP 107 by setting the value of each register as shown in FIG. Further, the supply control unit 305 reads the address “FF001010” indicating the display state register of the IP 107, and as a result, detects that it is “0” indicating that display processing is not being executed, and stops power supply. Assert the signal and clock supply stop signal. Accordingly, the supply control unit 305 can stop power supply and clock supply when the IP 107 is not performing display processing.

次に、供給制御部３０５によるアクセス要求信号の監視結果ではなく、ＩＰ１０７が出力する状態信号に基づいて、電力供給及びクロック供給を制御する方法について説明する。 Next, a method for controlling the power supply and the clock supply based on the status signal output from the IP 107 instead of the monitoring result of the access request signal by the supply control unit 305 will be described.

この方法を実行する場合には、供給制御部３０５は、図２０に示す各レジスタを有する。状態信号アサート時電力供給開始信号設定レジスタ（ＳＡＰＳＳＳＲ）には、状態信号がアサートしたときの電力供給開始信号の出力値が設定される。状態信号アサート時電力供給停止信号設定レジスタ（ＳＡＰＳＩＳＲ）には、状態信号がアサートしたときの電力供給停止信号の出力値が設定される。状態信号アサート時クロック供給開始設定レジスタ（ＳＡＣＳＳＳＲ）には、状態信号がアサートしたときのクロック供給開始信号の出力値が設定される。状態信号アサート時クロック供給停止信号設定レジスタ（ＳＡＣＳＩＳＲ）には、状態信号がアサートしたときのクロック供給停止信号の出力値が設定される。状態信号ディアサート時電力供給開始信号設定レジスタ（ＳＤＰＳＳＳＲ）には、状態信号がディアサートしたときの電力供給開始信号の出力値が設定される。状態信号ディアサート時電力供給停止信号設定レジスタ（ＳＤＰＳＩＳＲ）には、状態信号がディアサートしたときの電力供給停止信号の出力値が設定される。状態信号ディアサート時クロック供給開始設定レジスタ（ＳＤＣＳＳＳＲ）には、状態信号がディアサートしたときのクロック供給開始信号の出力値が設定される。状態信号ディアサート時クロック供給停止信号設定レジスタ（ＳＤＣＳＩＳＲ）には、状態信号がディアサートしたときのクロック供給停止信号の出力値が設定される。 When this method is executed, the supply control unit 305 has each register shown in FIG. The output value of the power supply start signal when the state signal is asserted is set in the power supply start signal setting register (SAPSSSR) when the state signal is asserted. The output value of the power supply stop signal when the state signal is asserted is set in the power supply stop signal setting register (SAPSISR) when the state signal is asserted. An output value of the clock supply start signal when the state signal is asserted is set in the clock supply start setting register (SACSSR) when the state signal is asserted. The output value of the clock supply stop signal when the state signal is asserted is set in the clock supply stop signal setting register (SACISSR) when the state signal is asserted. In the power supply start signal setting register (SDPSSSR) when the state signal is deasserted, an output value of the power supply start signal when the state signal is deasserted is set. The output value of the power supply stop signal when the state signal is deasserted is set in the power supply stop signal setting register (SDPSSR) when the state signal is deasserted. The output value of the clock supply start signal when the state signal is deasserted is set in the state signal deasserted clock supply start setting register (SDCSSSR). The output value of the clock supply stop signal when the state signal is deasserted is set in the clock supply stop signal setting register (SDCSISR) when the state signal is deasserted.

図２１には、ＩＰ１０７の状態信号に基づいて電力供給の開始及び停止を行うための各レジスタの設定値が例示されている。供給制御部３０５は、各レジスタの値を図２１のように設定することにより、ＩＰ１０７から出力される状態信号がアサートされたときにＩＰ１０７への電力供給を開始でき、状態信号がディアサートされたときにＩＰ１０７への電力供給を停止できる。図２２には、ＩＰ１０７の状態信号に基づいてクロック供給の開始及び停止を行うための各レジスタの設定値が例示されている。供給制御部３０５は、各レジスタの値を図２２のように設定することにより、ＩＰ１０７から出力される状態信号がアサートされたときにＩＰ１０７へのクロック供給を開始でき、状態信号がディアサートされたときにＩＰ１０７へのクロック供給を停止できる。図２３には、ＩＰ１０７の状態信号に基づいて電力供給及びクロック供給の停止を行うための各レジスタの設定値が例示されている。供給制御部３０５は、各レジスタの値を図２３のように設定することにより、ＩＰ１０７から出力される状態信号がアサートされたときに、電力供給及びクロック供給を停止できる。ここで、電力供給及びクロック供給の開始については、図５に示した電力供給開始信号やクロック供給開始信号の契機とするアクセス要求信号の特徴を保存するためのレジスタを用いて行うようにしてもよい。これにより、電力供給及びクロック供給の停止のみを状態信号に基づいて行い、電力供給及びクロック供給の開始をアクセス要求信号の監視結果に基づいて行うことができる。さらに、ＩＰ１０７から出力される状態信号に限らず、適宜の割込み信号を用いて、この割込み信号の変化を検出することにより、ＩＰ１０７への電力供給及びクロック供給の制御を行うようにしてもよい。 FIG. 21 exemplifies setting values of each register for starting and stopping power supply based on the status signal of the IP 107. The supply control unit 305 can start power supply to the IP 107 when the status signal output from the IP 107 is asserted by setting the value of each register as shown in FIG. 21, and the status signal is deasserted. Sometimes power supply to the IP 107 can be stopped. FIG. 22 exemplifies setting values of each register for starting and stopping clock supply based on the status signal of the IP 107. The supply control unit 305 can start the clock supply to the IP 107 when the status signal output from the IP 107 is asserted by setting the value of each register as shown in FIG. 22, and the status signal is deasserted. Sometimes the clock supply to the IP 107 can be stopped. FIG. 23 illustrates setting values of each register for stopping power supply and clock supply based on the status signal of the IP 107. The supply control unit 305 can stop the power supply and the clock supply when the status signal output from the IP 107 is asserted by setting the value of each register as shown in FIG. Here, the start of power supply and clock supply may be performed using a register for storing the characteristics of the access request signal triggered by the power supply start signal and clock supply start signal shown in FIG. Good. Thus, only the power supply and the clock supply can be stopped based on the status signal, and the power supply and the clock supply can be started based on the monitoring result of the access request signal. Furthermore, not only the status signal output from the IP 107 but also a suitable interrupt signal may be used to detect a change in the interrupt signal to control the power supply to the IP 107 and the clock supply.

このように、アクセス要求信号の監視結果ではなく、状態信号や割込み信号に基づいて電力供給及びクロック供給の制御を行う利点は、ソフトウェアを介在させることなく、ＩＰ１０７を動作又は停止できる点にある。例えば、ＩＰ１０７のように、外部からのアクセスに応答するだけでなく自律的にメモリ１２等にアクセスを行って動作する機能モジュールでは、ＩＰ１０７にアクセスするためのソフトウェアが不要となる。このため、ＩＰ１０７を動作させるために、ＣＰＵ１０１等のＩＰ制御用機能モジュールを動作させる必要がなく、半導体集積回路１１全体の消費電力を低減でき、さらに、処理性能を向上させることができる。 As described above, the advantage of controlling the power supply and the clock supply based on the status signal and the interrupt signal rather than the monitoring result of the access request signal is that the IP 107 can be operated or stopped without intervention of software. For example, a function module that operates not only in response to an external access but also in an autonomous access to the memory 12 or the like, such as the IP 107, does not require software for accessing the IP 107. For this reason, it is not necessary to operate an IP control functional module such as the CPU 101 in order to operate the IP 107, the power consumption of the entire semiconductor integrated circuit 11 can be reduced, and the processing performance can be improved.

以上のように、電力供給及びクロック供給の制御は、ＩＰ１０７へのアクセス要求信号や電力・クロック制御ブリッジ１０４に供給される信号の変化を契機として行われるので、図１６に示したソフトウェア制御には修正を加える必要がない。また、供給制御部３０５の各レジスタへの設定は、半導体集積回路１１の初期化を完了した後であって、ＩＰ１０７へのアクセスを実行する前であれば、適宜行ってよく、さらに、ＩＰ１０７の表示処理を何回起動又は停止したとしても１回行うだけでよいから、ソフトウェア開発コストの増加を抑えることができる。 As described above, control of power supply and clock supply is performed in response to a change in an access request signal to the IP 107 and a signal supplied to the power / clock control bridge 104. Therefore, the software control shown in FIG. There is no need to make corrections. The setting of each register of the supply control unit 305 may be appropriately performed after the initialization of the semiconductor integrated circuit 11 is completed and before the access to the IP 107 is executed. Since the display process need only be performed once, no matter how many times it is activated or stopped, an increase in software development cost can be suppressed.

また、電力・クロック制御ブリッジ１０４は、ＩＰ１０７への電力供給とクロック供給の少なくとも一方が停止され、ＩＰ１０７がアクセス応答信号を送信できないときには、ＩＰ１０７に代わって代理応答信号を送信するので、ＣＰＵ１０１がハングアップ等の不具合を生じない。そして、電力・クロック制御ブリッジ１０４は、ＩＰ１０７とＣＰＵ１０１間のデータ転送を維持した状態で、ＩＰ１０７への電力供給とクロック供給の両方を停止することができるから、半導体集積回路１１の内部のデータ転送を破綻させることなく、動作時の消費電力だけでなく非動作時のリーク電力も低減できる。さらにまた、ＩＰ１０７への電力供給とクロック供給の制御はＩＰ１０７の外部で行われるので、ＩＰ１０７自体には電力供給とクロック供給の制御のために修正を加える必要がない。そのため、ＩＰ１０７が、修正が不可能又は困難な既存の開発品や外部からの導入品であっても、ＩＰ１０７への電力供給とクロック供給の制御を行う技術を半導体集積回路１１に搭載可能である。 In addition, when at least one of power supply and clock supply to the IP 107 is stopped and the IP 107 cannot transmit an access response signal, the power / clock control bridge 104 transmits a proxy response signal instead of the IP 107, so the CPU 101 hangs. Does not cause problems such as up. The power / clock control bridge 104 can stop both the power supply and the clock supply to the IP 107 while maintaining the data transfer between the IP 107 and the CPU 101, so that the data transfer inside the semiconductor integrated circuit 11 can be stopped. As a result, not only power consumption during operation but also leakage power during non-operation can be reduced. Furthermore, since control of power supply and clock supply to the IP 107 is performed outside the IP 107, the IP 107 itself does not need to be modified for control of power supply and clock supply. Therefore, even if the IP 107 is an existing development product that cannot be modified or difficult, or a product introduced from the outside, a technique for controlling power supply and clock supply to the IP 107 can be mounted on the semiconductor integrated circuit 11. .

《実施形態２》
本発明の実施形態２に係る半導体集積回路は、上記した実施形態１に係る半導体集積回路１１と比べると、代理応答生成部３０４と供給制御部３０５の機能等が異なる。以下、各実施形態２〜７では、上記した実施形態１と同一機能等を有する部分には同一符号を付し、機能等が異なる部分には符号の末尾にアルファベットを付して区別すると共に、説明が重複する部分については適宜省略した。実施形態２に係る供給制御部３０５Ａは、供給制御部３０５と比べると、電力供給開始アクセス属性レジスタ、電力供給開始アクセス属性イネーブルレジスタ、クロック供給開始アクセス属性レジスタ及びクロック供給開始アクセス属性イネーブルレジスタが除かれている点が異なる。この理由は、実施形態２に係る電力・クロック制御ブリッジ１０４は、ＩＰ１０７への全てのリードアクセスに対して、実施形態２に係る代理応答生成部３０４Ａが生成する代理応答信号ではなく、ＩＰ１０７が生成する正規のアクセス応答信号を送信するからである。 << Embodiment 2 >>
The semiconductor integrated circuit according to the second embodiment of the present invention differs from the semiconductor integrated circuit 11 according to the first embodiment described above in the functions of the proxy response generator 304 and the supply controller 305. Hereinafter, in each of the second to seventh embodiments, parts having the same functions and the like as those in the first embodiment are denoted by the same reference numerals, and parts having different functions and the like are distinguished by adding an alphabet at the end of the reference numerals. Portions where explanations overlap are omitted as appropriate. The supply control unit 305A according to the second embodiment is different from the supply control unit 305 in that a power supply start access attribute register, a power supply start access attribute enable register, a clock supply start access attribute register, and a clock supply start access attribute enable register are excluded. It is different. The reason for this is that the power / clock control bridge 104 according to the second embodiment generates not the proxy response signal generated by the proxy response generation unit 304A according to the second embodiment but the IP 107 for all read accesses to the IP 107. This is because a regular access response signal is transmitted.

以下、供給制御部３０５Ａによる電力供給開始信号、クロック供給開始信号の生成処理について説明する。尚、電力供給停止信号、クロック供給停止信号の生成処理は実施形態１と同一である。まず、電力供給開始信号のアサートについて説明する。図２４には、電力供給開始信号生成回路が例示される。電力供給開始信号は、電力供給開始イネーブルレジスタが電力供給開始信号をアサートすることを示す値‘１’に設定されていて、さらに、ＩＰ１０７へのアクセスがリードアクセスであるか、又は、以下の２条件が全て成立するときにアサートされる。 Hereinafter, generation processing of the power supply start signal and the clock supply start signal by the supply control unit 305A will be described. The generation processing of the power supply stop signal and the clock supply stop signal is the same as that in the first embodiment. First, assertion of the power supply start signal will be described. FIG. 24 illustrates a power supply start signal generation circuit. The power supply start signal is set to a value '1' indicating that the power supply start enable register asserts the power supply start signal, and the access to the IP 107 is a read access, or the following 2 Asserted when all conditions are met.

第１の条件は、電力供給開始アドレスイネーブルレジスタの値が、電力供給開始アドレスレジスタの設定値を参照しないことを示す値‘０’であるか、又は、電力供給開始アドレスレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるアドレスが一致することである。第２の条件は、電力供給開始ライトデータイネーブルレジスタの値が、電力供給開始ライトデータレジスタの設定値を参照しないことを示す値‘０’であるか、又は、電力供給開始ライトデータレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるライトデータが一致することである。 The first condition is that the value of the power supply start address enable register is a value “0” indicating that the set value of the power supply start address register is not referred to, or the set value of the power supply start address register and the bus That is, the addresses included in the access request signal supplied from the IF 301 match. The second condition is that the value of the power supply start write data enable register is a value “0” indicating that the setting value of the power supply start write data register is not referred to, or the setting of the power supply start write data register That is, the write data included in the access request signal supplied from the bus IF 301 matches the value.

次に、クロック供給開始信号のアサートについて説明する。図２５には、クロック供給開始信号生成回路が例示される。クロック供給開始信号は、クロック供給開始イネーブルレジスタがクロック供給開始信号をアサートすることを示す値‘１’に設定されていて、さらに、ＩＰ１０７へのアクセスがリードアクセスであるか、又は、以下の２条件が全て成立するときにアサートされる。 Next, the assertion of the clock supply start signal will be described. FIG. 25 illustrates a clock supply start signal generation circuit. The clock supply start signal is set to a value '1' indicating that the clock supply start enable register asserts the clock supply start signal, and the access to the IP 107 is a read access, or the following 2 Asserted when all conditions are met.

第１の条件は、クロック供給開始アドレスイネーブルレジスタの値が、クロック供給開始アドレスレジスタの設定値を参照しないことを示す値‘０’であるか、又は、クロック供給開始アドレスレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるアドレスが一致することである。第２の条件は、クロック供給開始ライトデータイネーブルレジスタの値が、クロック供給開始ライトデータレジスタの設定値を参照しないことを示す値‘０’であるか、又は、クロック供給開始ライトデータレジスタの設定値とバスＩＦ３０１から供給されるアクセス要求信号に含まれるライトデータが一致することである。 The first condition is that the value of the clock supply start address enable register is a value “0” indicating that the set value of the clock supply start address register is not referred to, or the set value of the clock supply start address register and the bus That is, the addresses included in the access request signal supplied from the IF 301 match. The second condition is that the value of the clock supply start write data enable register is a value '0' indicating that the setting value of the clock supply start write data register is not referred to, or the setting of the clock supply start write data register That is, the write data included in the access request signal supplied from the bus IF 301 matches the value.

また、代理応答生成部３０４Ａは、バスＩＦ３０１からアクセス属性信号を取込み、バスＩＦ３０１がＩＰ１０７へ送信しているアクセス要求信号がリードアクセスであるかライトアクセスであるかを判別し、図２６の規則に従って代理応答信号を生成する。代理応答生成部３０４Ａは、アクセスがリードアクセスであれば、ＩＰ１０７への電力供給及びクロック供給の開始又は停止とは無関係に、ＩＰ１０７へのアクセス要求信号に応じた代理応答信号を生成せず、リトライ信号のアサートも行わない。そして、供給制御部３０５Ａは、代理応答生成部３０４Ａが代理応答信号の送信を停止した後に、ＩＰ１０７への電力供給及びクロック供給を開始する。一方、代理応答生成部３０４Ａは、アクセスがライトアクセスであれば、代理応答生成部３０４と同様に動作する。 Also, the proxy response generation unit 304A takes in the access attribute signal from the bus IF 301, determines whether the access request signal transmitted from the bus IF 301 to the IP 107 is read access or write access, and follows the rules of FIG. Generate a proxy response signal. If the access is a read access, the proxy response generation unit 304A does not generate a proxy response signal corresponding to the access request signal to the IP 107, regardless of the start or stop of the power supply to the IP 107 and the clock supply. No signal is asserted. Then, the supply control unit 305A starts power supply and clock supply to the IP 107 after the proxy response generation unit 304A stops transmitting the proxy response signal. On the other hand, the proxy response generation unit 304A operates in the same manner as the proxy response generation unit 304 if the access is a write access.

即ち、代理応答生成部３０４Ａは、アクセス応答信号に正確なリードデータを付加できない状態にあるＩＰ１０７に対して、アクセス要求信号が送信された場合には、代理応答信号の生成やリトライ信号のアサートを行わない。従って、実施形態２に係る半導体集積回路では、全てのリードアクセスに対して、正確なリードデータが付加された正規のアクセス応答信号をＩＰ１０７から送信することができる。 That is, the proxy response generation unit 304A generates a proxy response signal or asserts a retry signal when an access request signal is transmitted to the IP 107 that cannot add accurate read data to the access response signal. Not performed. Therefore, in the semiconductor integrated circuit according to the second embodiment, a regular access response signal to which accurate read data is added can be transmitted from the IP 107 for all read accesses.

《実施形態３》
本発明の実施形態３に係る半導体集積回路１１Ａは、半導体集積回路１１と比べると、図２７に示すように、複数のＣＰＵ１０１Ａ，１０１Ｂが配置され、ＤＭＡＣ１０８及び割込みコントローラ１０９が除かれた点が異なり、そのため、電力・クロック制御ブリッジ１０４Ａの機能等が異なる。ここでは、各ＣＰＵ１０１Ａ，１０１Ｂがそれぞれ複数のプロセスを時分割等の手法によって並列実行し、特定のＣＰＵが実行する特定のプロセスのみがＩＰ１０７への電力供給とクロック供給の制御を行う場合について説明する。 << Embodiment 3 >>
The semiconductor integrated circuit 11A according to the third embodiment of the present invention is different from the semiconductor integrated circuit 11 in that a plurality of CPUs 101A and 101B are arranged and the DMAC 108 and the interrupt controller 109 are removed as shown in FIG. Therefore, the function and the like of the power / clock control bridge 104A are different. Here, a case will be described in which each of the CPUs 101A and 101B executes a plurality of processes in parallel by a technique such as time division, and only a specific process executed by a specific CPU controls the power supply to the IP 107 and the clock supply. .

ＣＰＵ１０１Ａ，１０１Ｂは、ルータ１０３及びメモリ制御部１０２を介してメモリ３２にアクセスし、このメモリに格納されているプログラムを実行することによって、半導体集積回路１１Ａ内外の制御を行う。ＣＰＵ１０１Ａ，１０１Ｂは、ルータ１０３を介して電力・クロック制御ブリッジ１０４Ａ及びＩＰ１０７にアクセス要求信号を送信するときに、アクセス要求信号がＣＰＵ１０１Ａ，１０１Ｂのいずれから送信されたかを電力・クロック制御ブリッジ１０４Ａが識別できるように、それぞれのマスタＩＤをアクセス要求信号に付加する。ここでは、ＣＰＵ１０１ＡのマスタＩＤを‘０’、ＣＰＵ１０１ＢのマスタＩＤを‘１’とする。また、ＣＰＵ１０１Ａ，１０１Ｂは、アクセス要求信号を送信するときに、アクセス要求信号を送信するプロセスのプロセスＩＤを電力・クロック制御ブリッジ１０４Ａが識別できるように、プロセスＩＤをアクセス要求信号に付加する。ルータ１０３は、ＣＰＵ１０１Ａ，１０１Ｂからのアクセス要求信号を電力・クロック制御ブリッジ１０４Ａに中継するときに、ＣＰＵ１０１Ａ，１０１Ｂが出力するマスタＩＤ及びプロセスＩＤを同時に送信する。 The CPUs 101A and 101B access the memory 32 via the router 103 and the memory control unit 102, and control the inside and outside of the semiconductor integrated circuit 11A by executing a program stored in the memory. When the CPU 101A, 101B transmits an access request signal to the power / clock control bridge 104A and the IP 107 via the router 103, the power / clock control bridge 104A identifies whether the access request signal is transmitted from the CPU 101A, 101B. Each master ID is added to the access request signal so that it can be done. Here, the master ID of the CPU 101A is “0”, and the master ID of the CPU 101B is “1”. Further, when transmitting the access request signal, the CPUs 101A and 101B add the process ID to the access request signal so that the power / clock control bridge 104A can identify the process ID of the process transmitting the access request signal. When the router 103 relays the access request signal from the CPUs 101A and 101B to the power / clock control bridge 104A, the router 103 simultaneously transmits the master ID and the process ID output by the CPUs 101A and 101B.

次に、半導体集積回路１１Ａの初期化完了後のＩＰ１０７への電力供給とクロック供給の制御について説明する。初期化完了後のＩＰ１０７への電力供給及びクロック供給の制御は、ルータ１０３からＩＰ１０７へのアクセス要求信号を、電力・クロック制御ブリッジ１０４Ａが監視した結果に基づいて行われる。アクセス要求信号には、アドレス、ライトデータ、アクセス属性だけでなく、マスタＩＤ、プロセスＩＤが含まれる。 Next, control of power supply and clock supply to the IP 107 after completion of initialization of the semiconductor integrated circuit 11A will be described. Control of power supply and clock supply to the IP 107 after completion of initialization is performed based on the result of monitoring the access request signal from the router 103 to the IP 107 by the power / clock control bridge 104A. The access request signal includes not only an address, write data, and an access attribute, but also a master ID and a process ID.

電力・クロック制御ブリッジ１０４Ａは、電力・クロック制御ブリッジ１０４と比べると、例えば、バスＩＦ３０１からＩＰ１０７へのアクセス要求信号を取込む供給制御部３０５Ｂに含まれるレジスタの種類が異なる。具体的には、実施形態３に係る供給制御部３０５Ｂは、供給制御部３０５に比べると、マスタＩＤレジスタ（ＭＩＤＲ）、マスタＩＤイネーブルレジスタ（ＭＩＤＥＲ）、プロセスＩＤレジスタ（ＰＩＤＲ）及びプロセスＩＤイネーブルレジスタ（ＰＩＤＥＲ）が含まれる点が異なる。マスタＩＤレジスタは、電力・クロック制御ブリッジ１０４Ａの電力・クロック制御を行う機能モジュールのマスタＩＤを保存するためのレジスタであり、ルータ１０３を介してＣＰＵ１０１Ａ，１０１Ｂから読み書き可能である。マスタＩＤイネーブルレジスタは、このマスタＩＤレジスタの値を参照するか否かを設定するためのレジスタである。プロセスＩＤレジスタは、電力・クロック制御ブリッジ１０４Ａの電力・クロック制御を行うソフトウェアのプロセスＩＤを保存するためのレジスタであり、ルータ１０３を介してＣＰＵ１０１Ａ，１０１Ｂから読み書き可能である。プロセスＩＤイネーブルレジスタは、このプロセスＩＤレジスタの値を参照するか否かを設定するためのレジスタである。 The power / clock control bridge 104A differs from the power / clock control bridge 104 in, for example, the types of registers included in the supply control unit 305B that takes in an access request signal from the bus IF 301 to the IP 107. Specifically, the supply control unit 305B according to the third embodiment has a master ID register (MIDR), a master ID enable register (MIDER), a process ID register (PIDR), and a process ID enable register compared to the supply control unit 305. The difference is that (PIDER) is included. The master ID register is a register for storing a master ID of a functional module that performs power / clock control of the power / clock control bridge 104 A, and is readable / writable from the CPUs 101 A and 101 B via the router 103. The master ID enable register is a register for setting whether or not to refer to the value of the master ID register. The process ID register is a register for storing a process ID of software for performing power / clock control of the power / clock control bridge 104 A, and is readable / writable from the CPUs 101 A and 101 B via the router 103. The process ID enable register is a register for setting whether or not to refer to the value of the process ID register.

次に、供給制御部３０５Ｂによる電力供給開始信号、電力供給停止信号、クロック供給開始信号、クロック供給停止信号の生成処理について説明する。まず、電力供給開始信号のアサートについて説明する。図２８には、電力供給開始信号生成回路が例示されるが、この回路は、図６に示す電力供給開始信号生成回路と比べると、供給制御部３０５Ｂに４つのレジスタが追加されたことにより、２条件が追加された点が異なる。即ち、電力供給開始信号は、電力供給開始イネーブルレジスタが電力供給開始信号をアサートすることを示す値‘１’に設定されていて、さらに、５条件が全て成立するときにアサートされる。第１〜３の条件は、図６において記載した条件と同一である。 Next, generation processing of a power supply start signal, a power supply stop signal, a clock supply start signal, and a clock supply stop signal by the supply control unit 305B will be described. First, assertion of the power supply start signal will be described. FIG. 28 exemplifies a power supply start signal generation circuit. This circuit is different from the power supply start signal generation circuit shown in FIG. 6 in that four registers are added to the supply control unit 305B. The difference is that two conditions are added. That is, the power supply start signal is set to a value “1” indicating that the power supply start enable register asserts the power supply start signal, and is asserted when all five conditions are satisfied. The first to third conditions are the same as the conditions described in FIG.

第４の条件（以下、追加条件１とも記す）は、マスタＩＤイネーブルレジスタの値が、マスタＩＤレジスタの設定値を参照しないことを示す値‘０’であるか、又は、マスタＩＤレジスタの値とバスＩＦ３０１から供給されるマスタＩＤの値が一致することである。第５の条件（以下、追加条件２とも記す）は、プロセスＩＤイネーブルレジスタの値が、プロセスＩＤレジスタの設定値を参照しないことを示す値‘０’であるか、又は、プロセスＩＤレジスタの値とバスＩＦ３０１から供給されるプロセスＩＤの値が一致することである。 The fourth condition (hereinafter also referred to as additional condition 1) is that the value of the master ID enable register is a value “0” indicating that the setting value of the master ID register is not referred to, or the value of the master ID register And the master ID value supplied from the bus IF 301 match. The fifth condition (hereinafter also referred to as additional condition 2) is that the value of the process ID enable register is a value “0” indicating that the setting value of the process ID register is not referred to, or the value of the process ID register And the value of the process ID supplied from the bus IF 301 match.

次に、電力供給停止信号のアサートについて説明する。図２９には、電力供給停止信号生成回路が例示されるが、この回路は、図７に示す電力供給停止信号生成回路と比べると、２条件が追加された点が異なる。即ち、電力供給停止信号は、電力供給停止イネーブルレジスタが電力供給停止信号をアサートすることを示す値‘１’に設定されていて、さらに、６条件が全て成立するときにアサートされる。第１〜４の条件は、図７において記載した条件と同一である。また、第５の条件は、図２８での追加条件１と同一であり、第６の条件は、追加条件２と同一である。 Next, the assertion of the power supply stop signal will be described. FIG. 29 illustrates a power supply stop signal generation circuit, but this circuit is different from the power supply stop signal generation circuit shown in FIG. 7 in that two conditions are added. That is, the power supply stop signal is set to a value “1” indicating that the power supply stop enable register asserts the power supply stop signal, and is asserted when all six conditions are satisfied. The first to fourth conditions are the same as the conditions described in FIG. Further, the fifth condition is the same as the additional condition 1 in FIG. 28, and the sixth condition is the same as the additional condition 2.

次に、クロック供給開始信号のアサートについて説明する。図３０には、クロック供給開始信号生成回路が例示されるが、この回路は、図８に示すクロック供給開始信号生成回路と比べると、２条件が追加された点が異なる。即ち、クロック供給開始信号は、クロック供給開始イネーブルレジスタがクロック供給開始信号をアサートすることを示す値‘１’に設定されていて、さらに、５条件が全て成立するときにアサートされる。第１〜３の条件は、図８において記載した条件と同一である。また、第４の条件は、上記した追加条件１と同一であり、第５の条件は、追加条件２と同一である。 Next, the assertion of the clock supply start signal will be described. FIG. 30 illustrates a clock supply start signal generation circuit, but this circuit is different from the clock supply start signal generation circuit shown in FIG. 8 in that two conditions are added. That is, the clock supply start signal is set to a value “1” indicating that the clock supply start enable register asserts the clock supply start signal, and is asserted when all five conditions are satisfied. The first to third conditions are the same as the conditions described in FIG. The fourth condition is the same as the above-described additional condition 1, and the fifth condition is the same as the additional condition 2.

次に、クロック供給停止信号のアサートについて説明する。図３１には、クロック供給停止信号生成回路が例示されるが、この回路は、図９に示すクロック供給停止信号生成回路と比べると、２条件が追加された点が異なる。即ち、クロック供給停止信号は、クロック供給停止イネーブルレジスタがクロック供給停止信号をアサートすることを示す値‘１’に設定されていて、さらに、６条件が全て成立するときにアサートされる。第１〜４の条件は、図９において記載した条件と同一である。また、第５の条件は、上記した追加条件１と同一であり、第６の条件は、追加条件２と同一である。 Next, the assertion of the clock supply stop signal will be described. FIG. 31 illustrates a clock supply stop signal generation circuit. This circuit is different from the clock supply stop signal generation circuit shown in FIG. 9 in that two conditions are added. That is, the clock supply stop signal is set to a value “1” indicating that the clock supply stop enable register asserts the clock supply stop signal, and is asserted when all six conditions are satisfied. The first to fourth conditions are the same as the conditions described in FIG. The fifth condition is the same as the additional condition 1 described above, and the sixth condition is the same as the additional condition 2.

以下、電力・クロック制御ブリッジ１０４Ａが、ＩＰ１０７への電力供給とクロック供給の少なくとも一方を制御するときの動作について説明する。ここでは、ＣＰＵ１０１Ａ上で実行されるプロセスＩＤが“８０”であるプロセスのみがＩＰ１０７による表示処理を制御し、ＣＰＵ１０１Ｂ上で実行されるプロセスや、プロセスＩＤが“８０”以外であるプロセスはＩＰ１０７による表示処理の制御を許可されていないものとする。 Hereinafter, an operation when the power / clock control bridge 104A controls at least one of power supply and clock supply to the IP 107 will be described. Here, only the process whose process ID is “80” executed on the CPU 101A controls the display processing by the IP 107, and the process executed on the CPU 101B and the process whose process ID is other than “80” is based on the IP 107. It is assumed that display processing control is not permitted.

まず、ＩＰ１０７への電力供給を制御する場合について説明する。ここでは、ＩＰ１０７への電力供給が停止され、クロック供給が開始されているとする。この場合には、マスタＩＤイネーブルレジスタ、マスタＩＤレジスタ、プロセスＩＤイネーブルレジスタ及びプロセスＩＤレジスタに、図３２に示す値を設定すればよい。また、供給制御部１０５Ｂに含まれる、マスタＩＤイネーブルレジスタ、マスタＩＤレジスタ、プロセスＩＤイネーブルレジスタ及びプロセスＩＤレジスタ以外のレジスタには、図１７に示した設定値をそれぞれ設定する。 First, a case where power supply to the IP 107 is controlled will be described. Here, it is assumed that power supply to the IP 107 is stopped and clock supply is started. In this case, the values shown in FIG. 32 may be set in the master ID enable register, master ID register, process ID enable register, and process ID register. In addition, the setting values shown in FIG. 17 are set in registers other than the master ID enable register, the master ID register, the process ID enable register, and the process ID register included in the supply control unit 105B.

以下、図３２に例示された各レジスタの設定値について具体的に説明する。マスタＩＤイネーブルレジスタには、マスタＩＤレジスタの設定値を参照することを示す値‘１’を設定する。マスタＩＤレジスタの設定値が‘０’であるので、マスタＩＤとして‘０’を出力するＣＰＵ１０１Ａからのアクセス要求信号のみが電力供給の制御に使用されることになる。同様に、プロセスＩＤイネーブルレジスタには、プロセスＩＤレジスタの設定値を参照することを示す値‘１’を設定する。プロセスＩＤレジスタ設定値が“８０”であるので、プロセスＩＤとして“８０”を出力するプロセスによるアクセス要求信号のみが電力供給の制御に使用されることになる。従って、ＣＰＵ１０１Ａ上で実行されるプロセスＩＤが“８０”のプロセスによって送信されたアクセス要求信号に基づいて、電力供給の制御が実行される。 Hereinafter, the setting values of each register illustrated in FIG. 32 will be specifically described. In the master ID enable register, a value “1” indicating that the set value of the master ID register is referred is set. Since the set value of the master ID register is “0”, only the access request signal from the CPU 101A that outputs “0” as the master ID is used for power supply control. Similarly, a value “1” indicating that the set value of the process ID register is referred to is set in the process ID enable register. Since the process ID register setting value is “80”, only the access request signal by the process that outputs “80” as the process ID is used for controlling the power supply. Therefore, the control of power supply is executed based on the access request signal transmitted by the process having the process ID “80” executed on the CPU 101A.

ここで、上記処理を図１６に示したレジスタアクセスの手順に対応させて説明する。供給制御部３０５Ｂは、ＣＰＵ１０１Ａ上で実行されるプロセスＩＤが“８０”であるプロセスが、ステップＳ１を実行したことを検出して、ＩＰ１０７への電力供給を開始することができる。また、供給制御部３０５ＢがＩＰ１０７への電力供給を停止する動作は、実施形態１と略同様であって、例えば、ＣＰＵ１０１Ａ上で実行されるプロセスＩＤが“８０”であるプロセスがステップＳ５を実行し、このステップＳ５の条件分岐が“Ｙｅｓ”となったときに電力供給を停止できる。 Here, the above processing will be described in correspondence with the register access procedure shown in FIG. The supply control unit 305B can detect that the process with the process ID “80” executed on the CPU 101A has executed step S1, and can start supplying power to the IP 107. The operation of the supply control unit 305B stopping the power supply to the IP 107 is substantially the same as in the first embodiment. For example, a process with a process ID “80” executed on the CPU 101A executes step S5. The power supply can be stopped when the conditional branch in step S5 becomes “Yes”.

また、供給制御部３０５Ｂに含まれるレジスタに、図３２に示した値と図１８に示した値を設定してもよい。この場合には、供給制御部３０５Ｂは、ＣＰＵ１０１Ａ上で実行されるプロセスＩＤが“８０”であるプロセスによって実行されたＩＰ１０７へのレジスタライトによって、ＩＰ１０７へのクロック供給を開始できる。そして、供給制御部３０５Ｂは、ＩＰ１０７の表示状態レジスタを示すアドレス“ＦＦ００１０１０”をリードし、その結果、表示処理を実行していないことを示す‘０’であることを検出して、クロック供給停止信号をアサートする。従って、供給制御部３０５Ｂは、ＩＰ１０７が表示処理を行っていないときにクロック供給を停止できる。 Further, the value shown in FIG. 32 and the value shown in FIG. 18 may be set in the register included in the supply control unit 305B. In this case, the supply control unit 305B can start clock supply to the IP 107 by register write to the IP 107 executed by the process whose process ID is “80” executed on the CPU 101A. Then, the supply control unit 305B reads the address “FF001010” indicating the display status register of the IP 107, and as a result, detects that it is “0” indicating that display processing is not being executed, and stops the clock supply. Assert signal. Accordingly, the supply control unit 305B can stop clock supply when the IP 107 is not performing display processing.

さらに、供給制御部３０５Ｂに含まれるレジスタ、図３２に示した値と図１９に示した値を設定してもよい。この場合には、供給制御部３０５Ｂは、ＣＰＵ１０１Ａ上で実行されるプロセスＩＤが“８０”であるプロセスによって実行されたＩＰ１０７へのレジスタライトによって、ＩＰ１０７への電力供給及びクロックの供給を開始できる。そして、供給制御部３０５Ｂは、ＩＰ１０７の表示状態レジスタを示すアドレス“ＦＦ００１０１０”をリードし、その結果、表示処理を実行していないことを示す‘０’であることを検出して、電力供給停止信号及びクロック供給停止信号をアサートする。従って、供給制御部３０５Ｂは、ＩＰ１０７が表示処理を行っていないときに電力供給及びクロック供給を停止できる。 Furthermore, a register included in the supply control unit 305B, the value shown in FIG. 32, and the value shown in FIG. 19 may be set. In this case, the supply control unit 305B can start supplying power and clocks to the IP 107 by register write to the IP 107 executed by the process whose process ID is “80” executed on the CPU 101A. Then, the supply control unit 305B reads the address “FF001010” indicating the display status register of the IP 107, and as a result, detects that it is “0” indicating that display processing is not being executed, and stops power supply. Assert the signal and clock supply stop signal. Accordingly, the supply control unit 305B can stop power supply and clock supply when the IP 107 is not performing display processing.

次に、ＣＰＵ１０１Ｂ上で実行されるプロセスやプロセスＩＤが“８０”以外のプロセスがＩＰ１０７にアクセス要求信号を送信したときの電力・クロック制御ブリッジ１０４Ａの動作を説明する。 Next, the operation of the power / clock control bridge 104A when a process executed on the CPU 101B or a process with a process ID other than “80” transmits an access request signal to the IP 107 will be described.

供給制御部３０５Ｂは、ＣＰＵ１０１Ｂ上で実行されるプロセスや、プロセスＩＤが“８０”以外のプロセス送信したアクセス要求信号に対しては、電力供給開始信号、電力供給停止信号、クロック供給開始信号、クロック供給停止信号をアサートしない。 The supply control unit 305B receives a power supply start signal, a power supply stop signal, a clock supply start signal, a clock for an access request signal transmitted by a process executed on the CPU 101B or a process having a process ID other than “80”. Do not assert the supply stop signal.

このとき、実施形態３に係る代理応答生成部は、図１４の規則に従い、ＩＰ１０７への電力供給及びクロック供給が開始されているときには、代理応答信号をバスＩＦ３０１に送信せず、ＩＰ１０７への電力供給とクロック供給のいずれか又は両方が停止されているときには、代理応答信号をバスＩＦ３０１に送信する。尚、ここでの代理応答生成部は、電力供給開始信号及びクロック供給開始信号がアサートされないので、リトライ信号をアサートしない。 At this time, the proxy response generation unit according to the third embodiment does not transmit the proxy response signal to the bus IF 301 when the power supply to the IP 107 and the clock supply are started according to the rules of FIG. When one or both of supply and clock supply are stopped, a proxy response signal is transmitted to the bus IF 301. Note that the proxy response generation unit here does not assert the retry signal because the power supply start signal and the clock supply start signal are not asserted.

即ち、ＩＰ１０７への電力供給とクロック供給のいずれか又は両方が停止され、ＩＰ１０７がアクセス応答信号を送信できないときには、ＩＰ１０７に代わって、電力・クロック制御ブリッジ１０４Ａが代理応答信号を送信する。このとき、電力・クロック制御ブリッジ１０４Ａは、この代理応答信号を、アクセス要求信号を送信したＣＰＵ１０１Ａ，１０１Ｂのいずれかに正しく送信するので、ＣＰＵ１０１Ａ，１０１Ｂ等の機能モジュールの処理が滞ることがない。 That is, when either or both of power supply and clock supply to the IP 107 are stopped and the IP 107 cannot transmit an access response signal, the power / clock control bridge 104A transmits a proxy response signal instead of the IP 107. At this time, since the power / clock control bridge 104A correctly transmits this proxy response signal to any of the CPUs 101A and 101B that transmitted the access request signal, the processing of the functional modules such as the CPUs 101A and 101B will not be delayed.

従って、半導体集積回路１１Ａでは、電力供給及びクロック供給の制御の対象とするアクセスを、特定のＣＰＵで実行される特定のプロセスによって実行されたものに限定できるので、ソフトウェアの不具合やコンピュータウィルス等によるプロセスによって、ＩＰ１０７への電力供給やクロック供給が不所望に開始又は停止されることがない。 Therefore, in the semiconductor integrated circuit 11A, access targeted for control of power supply and clock supply can be limited to those executed by a specific process executed by a specific CPU. Depending on the process, the power supply and clock supply to the IP 107 are not undesirably started or stopped.

《実施形態４》
本発明の実施形態４に係る半導体集積回路は、実施形態３に係る半導体集積回路１１Ａに比べると、複数のＣＰＵ１０１Ａ，１０１Ｂ（以下、第１のマスタ、第２のマスタとも記す）が、ＩＰ１０７への電力供給とクロック供給の制御を行う点が異なる。また、バスＩＦ３０１からＩＰ１０７へのアクセス要求信号を取込む供給制御部３０５Ｃ以外の構成は、半導体集積回路１１Ａと同様としてもよい。このアクセス要求信号には、アドレス、ライトデータ、アクセス属性だけでなく、マスタＩＤが含まれる。 << Embodiment 4 >>
In the semiconductor integrated circuit according to the fourth embodiment of the present invention, compared to the semiconductor integrated circuit 11A according to the third embodiment, a plurality of CPUs 101A and 101B (hereinafter also referred to as a first master and a second master) are connected to the IP 107. The difference is that the power supply and the clock supply are controlled. The configuration other than the supply control unit 305C that takes in an access request signal from the bus IF 301 to the IP 107 may be the same as that of the semiconductor integrated circuit 11A. This access request signal includes a master ID as well as an address, write data, and access attributes.

供給制御部３０５Ｃは、図３３に示すように各レジスタを有する。尚、電力供給開始イネーブルレジスタ、電力供給停止イネーブルレジスタ、クロック供給開始イネーブルレジスタ及びクロック供給停止イネーブルレジスタは、図５において記載したレジスタと同様である。マスタＩＤレジスタＡ（ＭＩＤＲＡ）には、ＩＰ１０７への電力供給とクロック供給の制御を行う第１のマスタのマスタＩＤが保存される。マスタＩＤ電力ステータスレジスタＡ（ＭＩＤＰＳＲＡ）には、第１のマスタによって電力供給がなされているか否かを示す情報が保存される。マスタＩＤクロックステータスレジスタＡ（ＭＩＤＣＳＲＡ）には、第１のマスタによってクロック供給がなされているか否かを示す情報が保存される。マスタＩＤレジスタＢ（ＭＩＤＲＢ）には、ＩＰ１０７への電力供給とクロック供給の制御を行う第２のマスタのマスタＩＤが保存される。マスタＩＤ電力ステータスレジスタＢ（ＭＩＤＰＳＲＢ）には、第２のマスタによって電力供給がなされているか否かを示す情報が保存される。マスタＩＤクロックステータスレジスタＢ（ＭＩＤＣＳＲＢ）には、第２のマスタによってクロック供給がなされているか否かを示す情報が保存される。尚、ここでは、マスタがＩＰ１０７にライトアクセスを行ってから、ＩＰ１０７にリードアクセスを行うまでの期間を、マスタによるＩＰ１０７の使用期間といい、マスタがＩＰ１０７に電力供給及びクロック供給を開始している期間とする。 The supply control unit 305C includes each register as illustrated in FIG. The power supply start enable register, the power supply stop enable register, the clock supply start enable register, and the clock supply stop enable register are the same as the registers described in FIG. The master ID register A (MIDRA) stores the master ID of the first master that controls the power supply to the IP 107 and the clock supply. The master ID power status register A (MIDPSRA) stores information indicating whether or not power is supplied by the first master. The master ID clock status register A (MIDCSRA) stores information indicating whether or not a clock is supplied by the first master. The master ID register B (MIDRB) stores the master ID of the second master that controls power supply to the IP 107 and clock supply. The master ID power status register B (MIDPSRB) stores information indicating whether or not power is supplied by the second master. The master ID clock status register B (MIDCSRB) stores information indicating whether or not the clock is supplied by the second master. Here, the period from when the master performs write access to the IP 107 to when the master performs read access to the IP 107 is referred to as the use period of the IP 107 by the master, and the master starts supplying power and clocks to the IP 107 Period.

供給制御部３０５Ｃは、これらの各レジスタを以下のように設定する。マスタＩＤ電力ステータスレジスタＡには、マスタＩＤレジスタＡに設定された第１のマスタがＩＰ１０７にライトアクセスを行ったときには、第１のマスタによって電力供給が開始されていることを示す値が設定される。また、マスタＩＤ電力ステータスレジスタＡには、第１のマスタがＩＰ１０７にリードアクセスを行ったときには、第１のマスタによって電力供給が停止されていることを示す値が設定される。マスタＩＤ電力ステータスレジスタＢには、マスタＩＤレジスタＢに設定された第２のマスタがＩＰ１０７にライトアクセスを行ったときには、第２のマスタによって電力供給が開始されていることを示す値が設定される。また、マスタＩＤ電力ステータスレジスタＢには、第２のマスタがＩＰ１０７にリードアクセスを行ったときには、第２のマスタによって電力供給が停止されていることを示す値が設定される。マスタＩＤクロックステータスレジスタＡには、マスタＩＤレジスタＡに設定された第１のマスタがＩＰ１０７にライトアクセスを行ったときには、第１のマスタによってクロック供給が開始されていることを示す値が設定される。また、マスタＩＤクロックステータスレジスタＡには、第１のマスタがＩＰ１０７にリードアクセスを行ったときには、第１のマスタによってクロック供給が停止されていることを示す値が設定される。マスタＩＤクロックステータスレジスタＢには、マスタＩＤレジスタＢに設定された第２のマスタがＩＰ１０７にライトアクセスを行ったときには、第２のマスタによってクロック供給が開始されていることを示す値が設定される。また、マスタＩＤクロックステータスレジスタＢには、第２のマスタがＩＰ１０７にリードアクセスを行ったときには、第２のマスタによってクロック供給が停止されていることを示す値が設定される。 The supply control unit 305C sets these registers as follows. In the master ID power status register A, when the first master set in the master ID register A makes a write access to the IP 107, a value indicating that power supply is started by the first master is set. The The master ID power status register A is set to a value indicating that power supply is stopped by the first master when the first master performs read access to the IP 107. The master ID power status register B is set to a value indicating that power supply is started by the second master when the second master set in the master ID register B performs write access to the IP 107. The The master ID power status register B is set to a value indicating that power supply is stopped by the second master when the second master performs read access to the IP 107. In the master ID clock status register A, when the first master set in the master ID register A makes a write access to the IP 107, a value indicating that the clock supply is started by the first master is set. The The master ID clock status register A is set to a value indicating that the clock supply is stopped by the first master when the first master makes a read access to the IP 107. In the master ID clock status register B, when the second master set in the master ID register B performs write access to the IP 107, a value indicating that the clock supply is started by the second master is set. The The master ID clock status register B is set with a value indicating that the clock supply is stopped by the second master when the second master performs read access to the IP 107.

次に、供給制御部３０５Ｃによる電力供給開始信号、電力供給停止信号、クロック供給開始信号、クロック供給停止信号の生成処理について説明する。まず、電力供給開始信号のアサートについて説明する。図３４には、電力供給開始信号生成回路が例示される。電力供給開始信号は、電力供給開始イネーブルレジスタが電力供給開始信号をアサートすることを示す値‘１’に設定されていて、マスタＩＤレジスタＡ又はマスタＩＤレジスタＢに設定されたマスタがＩＰ１０７にライトアクセスを行ったときにアサートされる。 Next, generation processing of a power supply start signal, a power supply stop signal, a clock supply start signal, and a clock supply stop signal by the supply control unit 305C will be described. First, assertion of the power supply start signal will be described. FIG. 34 illustrates a power supply start signal generation circuit. The power supply start signal is set to a value '1' indicating that the power supply start enable register asserts the power supply start signal, and the master set in the master ID register A or the master ID register B writes to the IP 107. Asserted when access is made.

次に、電力供給停止信号のアサートについて説明する。図３５には、電力供給停止信号生成回路が例示される。電力供給停止信号は、電力供給停止イネーブルレジスタが電力供給停止信号をアサートすることを示す値‘１’に設定されていて、さらに、以下の２条件のうちのいずれかが成立したときにアサートされる。 Next, the assertion of the power supply stop signal will be described. FIG. 35 illustrates a power supply stop signal generation circuit. The power supply stop signal is set to a value “1” indicating that the power supply stop enable register asserts the power supply stop signal, and is asserted when one of the following two conditions is satisfied. The

第１の条件は、マスタＩＤ電力ステータスレジスタＢに設定されたマスタによって電力供給がなされていない旨を示す情報が格納されているときに、マスタＩＤレジスタＡに設定されたマスタがリードアクセスを行うことである。第２の条件は、マスタＩＤ電力ステータスレジスタＡに設定されたマスタによって電力供給がなされていない旨を示す情報が格納されているときに、マスタＩＤレジスタＢに設定されたマスタがリードアクセスを行うことである。 The first condition is that when information indicating that power is not supplied by the master set in the master ID power status register B is stored, the master set in the master ID register A performs read access. That is. The second condition is that the master set in the master ID register B performs read access when information indicating that power is not supplied by the master set in the master ID power status register A is stored. That is.

次に、クロック供給開始信号のアサートについて説明する。図３６には、クロック供給開始信号生成回路が例示される。クロック供給開始信号は、クロック供給開始イネーブルレジスタがクロック供給開始信号をアサートすることを示す値‘１’に設定されていて、マスタＩＤレジスタＡ又はマスタＩＤレジスタＢに設定されたマスタがＩＰ３０７にライトアクセスを行ったときにアサートされる。 Next, the assertion of the clock supply start signal will be described. FIG. 36 illustrates a clock supply start signal generation circuit. The clock supply start signal is set to a value '1' indicating that the clock supply start enable register asserts the clock supply start signal, and the master set in the master ID register A or the master ID register B writes to the IP 307. Asserted when access is made.

次に、クロック供給停止信号のアサートについて説明する。図３７には、クロック供給停止信号生成回路が例示される。クロック供給停止信号は、クロック供給停止イネーブルレジスタがクロック供給停止信号をアサートすることを示す値‘１’に設定されていて、以下の２条件のうちのいずれかが成立したときにアサートされる。 Next, the assertion of the clock supply stop signal will be described. FIG. 37 illustrates a clock supply stop signal generation circuit. The clock supply stop signal is set to a value “1” indicating that the clock supply stop enable register asserts the clock supply stop signal, and is asserted when one of the following two conditions is satisfied.

第１の条件は、マスタＩＤクロックステータスレジスタＢに設定されたマスタによってクロック供給がなされていない旨を示す情報が格納されているときに、マスタＩＤレジスタＡに設定されたマスタがリードアクセスを行うことである。第２の条件は、マスタＩＤクロックステータスレジスタＡに設定されたマスタによってクロック供給がなされていない旨を示す情報が格納されているときに、マスタＩＤレジスタＢに設定されたマスタがリードアクセスを行うことである。 The first condition is that the master set in the master ID register A performs read access when information indicating that no clock is supplied by the master set in the master ID clock status register B is stored. That is. The second condition is that the master set in the master ID register B performs read access when information indicating that no clock is supplied by the master set in the master ID clock status register A is stored. That is.

以下、供給制御部３０５Ｃの動作をレジスタ設定値に基づいて説明する。まず、クロック供給の制御を行わず、電力供給の制御を行う場合、即ち、供給制御部３０５Ｃが、ＩＰ１０７へのクロック供給を常に開始し、電力供給を開始又は停止する動作について説明する。まず、初期化完了直後に、ＩＰ１０７への電力供給を停止し、クロック供給を開始するために、図２に示すモード信号を“１０”とする。供給制御部３０５Ｃは、初期化時にモード信号を参照して、マスタＩＤ電力ステータスレジスタＡ及びマスタＩＤ電力ステータスレジスタＢには、電力供給を行っていない旨を示す‘０’を設定し、マスタＩＤクロックステータスレジスタＡ及びマスタＩＤクロックステータスレジスタＢには、クロック供給を行っている旨を示す‘１’を設定する。 Hereinafter, the operation of the supply control unit 305C will be described based on the register set value. First, a description will be given of an operation in which the power supply control is performed without performing the clock supply control, that is, the operation in which the supply control unit 305C always starts the clock supply to the IP 107 and starts or stops the power supply. First, immediately after the initialization is completed, the power supply to the IP 107 is stopped, and the mode signal shown in FIG. The supply control unit 305C refers to the mode signal at the time of initialization, sets “0” indicating that power is not supplied to the master ID power status register A and the master ID power status register B, and sets the master ID. In the clock status register A and the master ID clock status register B, “1” indicating that the clock is supplied is set.

また、供給制御部３０５Ｃの各レジスタには、クロック供給の制御を行わず、電力供給の制御を行うために、図３８に示す値をそれぞれ設定する。即ち、電力供給開始イネーブルレジスタには、電力供給開始信号をアサートすることを示す値‘１’を設定する。電力供給停止イネーブルレジスタには、電力供給停止信号をアサートすることを示す値‘１’を設定する。クロック供給開始イネーブルレジスタには、クロック供給開始信号をアサートしないことを示す値を設定する。クロック供給停止イネーブルレジスタには、クロック供給停止信号をアサートしないことを示す値を設定する。マスタＩＤレジスタＡには、ＣＰＵ１０１Ａを示す値‘０’を設定する。マスタＩＤレジスタＢには、ＣＰＵ１０１Ｂを示す値‘１’を設定する。 Further, the values shown in FIG. 38 are set in the respective registers of the supply control unit 305C in order to control the power supply without controlling the clock supply. That is, the value “1” indicating that the power supply start signal is asserted is set in the power supply start enable register. A value “1” indicating that the power supply stop signal is asserted is set in the power supply stop enable register. A value indicating that the clock supply start signal is not asserted is set in the clock supply start enable register. A value indicating that the clock supply stop signal is not asserted is set in the clock supply stop enable register. In the master ID register A, a value “0” indicating the CPU 101A is set. In the master ID register B, a value “1” indicating the CPU 101B is set.

この場合には、電力供給開始信号は、ＣＰＵ１０１Ａ又はＣＰＵ１０１ＢがＩＰ１０７にライトアクセスを行ったときにアサートされる。電力供給停止信号は、ＣＰＵ１０１Ｂによって電力供給が停止され、ＣＰＵ１０１Ａがリードアクセスを行ったとき、又は、ＣＰＵ１０１Ａによって電力供給が停止され、ＣＰＵ１０１Ｂがリードアクセスを行ったときにアサートされる。また、クロック供給開始信号及びクロック供給停止信号は、クロック供給開始イネーブルレジスタ、クロック供給停止イネーブルレジスタの設定値が各信号をアサートしないようにそれぞれ設定されているので、アサートされない。 In this case, the power supply start signal is asserted when the CPU 101A or CPU 101B performs write access to the IP 107. The power supply stop signal is asserted when the power supply is stopped by the CPU 101B and the CPU 101A performs read access, or when the power supply is stopped by the CPU 101A and the CPU 101B performs read access. The clock supply start signal and the clock supply stop signal are not asserted because the set values of the clock supply start enable register and the clock supply stop enable register are set so as not to assert each signal.

次に、電力供給の制御を行わず、クロック供給の制御を行う場合、即ち、供給制御部３０５Ｃが、ＩＰ１０７への電力供給を常に開始し、クロック供給を開始又は停止する動作について説明する。まず、初期化完了直後に、ＩＰ１０７へのクロック供給を停止し、電力供給を開始するために、モード信号を“０１”とする。供給制御部３０５Ｃは、初期化時にモード信号を参照して、マスタＩＤ電力ステータスレジスタＡ及びマスタＩＤ電力ステータスレジスタＢには、電力供給を行っている旨を示す‘１’を設定し、マスタＩＤクロックステータスレジスタＡ及びマスタＩＤクロックステータスレジスタＢには、クロック供給を行っていない旨を示す‘０’を設定する。 Next, a description will be given of an operation in which the supply control unit 305C always starts the power supply to the IP 107 and starts or stops the clock supply when the clock supply control is performed without performing the power supply control. First, immediately after the initialization is completed, the mode signal is set to “01” in order to stop the clock supply to the IP 107 and start the power supply. The supply control unit 305C refers to the mode signal at the time of initialization, sets “1” indicating that power is being supplied to the master ID power status register A and the master ID power status register B, and sets the master ID. The clock status register A and the master ID clock status register B are set to “0” indicating that no clock is supplied.

また、供給制御部３０５Ｃの各レジスタには、電力供給の制御を行わず、クロック供給の制御を行うために、図３９に示す値をそれぞれ設定する。即ち、電力供給開始イネーブルレジスタには、電力供給開始信号をアサートしないことを示す値‘０’を設定する。電力供給停止イネーブルレジスタには、電力供給停止信号をアサートしないことを示す値‘０’を設定する。クロック供給開始イネーブルレジスタには、クロック供給開始信号をアサートすることを示す値‘１’を設定する。クロック供給停止イネーブルレジスタには、クロック供給停止信号をアサートすることを示す値‘１’を設定する。マスタＩＤレジスタＡには、ＣＰＵ１０１Ａを示す値‘０’を設定する。マスタＩＤレジスタＢには、ＣＰＵ１０１Ｂを示す値‘１’を設定する。 Also, the values shown in FIG. 39 are set in the respective registers of the supply control unit 305C in order to control the clock supply without controlling the power supply. That is, a value “0” indicating that the power supply start signal is not asserted is set in the power supply start enable register. A value “0” indicating that the power supply stop signal is not asserted is set in the power supply stop enable register. In the clock supply start enable register, a value “1” indicating that the clock supply start signal is asserted is set. In the clock supply stop enable register, a value “1” indicating that the clock supply stop signal is asserted is set. In the master ID register A, a value “0” indicating the CPU 101A is set. In the master ID register B, a value “1” indicating the CPU 101B is set.

この場合には、クロック供給開始信号は、ＣＰＵ１０１Ａ又はＣＰＵ１０１ＢがＩＰ１０７にライトアクセスを行ったときにアサートされる。クロック供給停止信号は、ＣＰＵ１０１Ｂによってクロック供給が停止され、ＣＰＵ１０１Ａがリードアクセスを行ったとき、又は、ＣＰＵ１０１Ａによってクロック供給が停止され、ＣＰＵ１０１Ｂがリードアクセスを行ったときにアサートされる。また、電力供給開始信号及び電力供給停止信号は、電力供給開始イネーブルレジスタ、電力供給停止イネーブルレジスタの設定値が各信号をアサートしないようにそれぞれ設定されているので、アサートされない。 In this case, the clock supply start signal is asserted when the CPU 101A or CPU 101B performs write access to the IP 107. The clock supply stop signal is asserted when the clock supply is stopped by the CPU 101B and the CPU 101A performs read access, or when the clock supply is stopped by the CPU 101A and the CPU 101B performs read access. The power supply start signal and the power supply stop signal are not asserted because the setting values of the power supply start enable register and the power supply stop enable register are set so as not to assert each signal.

次に、電力供給及びクロック供給の制御を行う場合、即ち、供給制御部３０５Ｃが、ＩＰ１０７への電力供給及びクロック供給を開始又は停止する動作について説明する。まず、初期化完了直後に、ＩＰ１０７への電力供給及びクロック供給を停止するために、モード信号を“００”とする。供給制御部３０５Ｃは、初期化時にモード信号を参照して、マスタＩＤ電力ステータスレジスタＡ及びマスタＩＤ電力ステータスレジスタＢには、電力供給を行っていない旨を示す‘０’を設定し、マスタＩＤクロックステータスレジスタＡ及びマスタＩＤクロックステータスレジスタＢには、クロック供給を行っていない旨を示す‘０’を設定する。 Next, a description will be given of an operation in which power supply and clock supply are controlled, that is, an operation in which the supply control unit 305C starts or stops power supply and clock supply to the IP 107. First, immediately after the initialization is completed, the mode signal is set to “00” in order to stop power supply and clock supply to the IP 107. The supply control unit 305C refers to the mode signal at the time of initialization, sets “0” indicating that power is not supplied to the master ID power status register A and the master ID power status register B, and sets the master ID. The clock status register A and the master ID clock status register B are set to “0” indicating that no clock is supplied.

また、供給制御部３０５Ｃの各レジスタには、電力供給及びクロック供給の制御を行うために、図４０に示す値を設定する。即ち、電力供給開始イネーブルレジスタには、電力供給開始信号をアサートすることを示す値‘１’を設定する。電力供給停止イネーブルレジスタには、電力供給停止信号をアサートすることを示す値‘１’を設定する。クロック供給開始イネーブルレジスタには、クロック供給開始信号をアサートすることを示す値‘１’を設定する。クロック供給停止イネーブルレジスタには、クロック供給停止信号をアサートすることを示す値‘１’を設定する。マスタＩＤレジスタＡには、ＣＰＵ１０１Ａを示す値‘０’を設定する。マスタＩＤレジスタＢには、ＣＰＵ１０１Ｂを示す値‘１’を設定する。 Also, the values shown in FIG. 40 are set in the respective registers of the supply control unit 305C in order to control power supply and clock supply. That is, the value “1” indicating that the power supply start signal is asserted is set in the power supply start enable register. A value “1” indicating that the power supply stop signal is asserted is set in the power supply stop enable register. In the clock supply start enable register, a value “1” indicating that the clock supply start signal is asserted is set. In the clock supply stop enable register, a value “1” indicating that the clock supply stop signal is asserted is set. In the master ID register A, a value “0” indicating the CPU 101A is set. In the master ID register B, a value “1” indicating the CPU 101B is set.

この場合には、電力供給開始信号及びクロック供給開始信号は、ＣＰＵ１０１Ａ又はＣＰＵ１０１ＢがＩＰ１０７にライトアクセスを行ったときにアサートされる。また、電力供給停止信号は、ＣＰＵ１０１Ｂによって電力供給が停止され、ＣＰＵ１０１Ａがリードアクセスを行ったとき、又は、ＣＰＵ１０１Ａによって電力供給が停止され、ＣＰＵ１０１Ｂがリードアクセスを行ったときにアサートされる。クロック供給停止信号は、ＣＰＵ１０１Ｂによってクロック供給が停止され、ＣＰＵ１０１Ａがリードアクセスを行ったとき、又は、ＣＰＵ１０１Ａによってクロック供給が停止され、ＣＰＵ１０１Ｂがリードアクセスを行ったときにアサートされる。 In this case, the power supply start signal and the clock supply start signal are asserted when the CPU 101A or the CPU 101B performs write access to the IP 107. The power supply stop signal is asserted when power supply is stopped by the CPU 101B and the CPU 101A performs read access, or when power supply is stopped by the CPU 101A and the CPU 101B performs read access. The clock supply stop signal is asserted when the clock supply is stopped by the CPU 101B and the CPU 101A performs read access, or when the clock supply is stopped by the CPU 101A and the CPU 101B performs read access.

従って、実施形態４に係る半導体集積回路では、複数のＣＰＵ１０１Ａ，１０１Ｂが並列的にＩＰ１０７を制御するときに、ＣＰＵ１０１Ａ，１０１ＢのうちいずれかがＩＰ１０７を動作させるときにはＩＰ１０７への電力供給を開始し、ＣＰＵ１０１Ａ，１０１ＢのいずれもＩＰ１０７を動作させないときにはＩＰ１０７への電力供給を停止できる。一般的に、複数のＣＰＵが１つのＩＰを制御する場合において、あるＣＰＵから、他のＣＰＵがＩＰを使用しているか否かを判定することは困難であり、そのため、通常、ＩＰへの電力供給は常時行われる。これに対して、実施形態４に係る半導体集積回路は、複数のＣＰＵ１０１Ａ，１０１Ｂが１つのＩＰ１０７を制御する場合であっても、ＩＰ１０７への電力供給を必要最小限の期間だけ行うので、常時電力を供給する従来方式に比べて消費電力を低減できる。 Therefore, in the semiconductor integrated circuit according to the fourth embodiment, when the CPUs 101A and 101B control the IP 107 in parallel, when one of the CPUs 101A and 101B operates the IP 107, the power supply to the IP 107 is started. When neither of the CPUs 101A and 101B operates the IP 107, the power supply to the IP 107 can be stopped. In general, when a plurality of CPUs control one IP, it is difficult to determine whether or not another CPU is using the IP from one CPU. Supply is always performed. On the other hand, the semiconductor integrated circuit according to the fourth embodiment always supplies power to the IP 107 for a minimum necessary period even when the plurality of CPUs 101A and 101B control one IP 107. The power consumption can be reduced as compared with the conventional method of supplying power.

《実施形態５》
本発明の実施形態５に係る半導体集積回路は、実施形態４に係る半導体集積回路と比べると、ＣＰＵが複数のプロセス（以下、第１のプロセス、第２のプロセスとも記す）を実行するときに、複数のプロセスが、ＩＰ１０７への電力供給とクロック供給の制御を行う点が異なる。また、バスＩＦ３０１からＩＰ１０７へのアクセス要求信号を取込む供給制御部３０５Ｄ以外の構成は、半導体集積回路１１Ａと同様としてもよい。このアクセス要求信号には、アドレス、ライトデータ、アクセス属性だけなく、プロセスＩＤが含まれる。 << Embodiment 5 >>
The semiconductor integrated circuit according to the fifth exemplary embodiment of the present invention is compared with the semiconductor integrated circuit according to the fourth exemplary embodiment when the CPU executes a plurality of processes (hereinafter also referred to as a first process and a second process). The difference is that a plurality of processes control power supply to the IP 107 and clock supply. The configuration other than the supply control unit 305D that takes in an access request signal from the bus IF 301 to the IP 107 may be the same as that of the semiconductor integrated circuit 11A. This access request signal includes a process ID as well as an address, write data, and access attribute.

供給制御部３０５Ｄは、図４１に示すように各レジスタを有する。尚、電力供給開始イネーブルレジスタ、電力供給停止イネーブルレジスタ、クロック供給開始イネーブルレジスタ及びクロック供給停止イネーブルレジスタは、図５において記載したレジスタと同様である。プロセスＩＤレジスタＡ（ＰＩＤＲＡ）には、ＩＰ１０７への電力・クロック供給制御を行う第１のプロセスのプロセスＩＤが保存される。プロセスＩＤ電力ステータスレジスタＡ（ＰＩＤＰＳＲＡ）には、この第１のプロセスによって電力供給がなされているか否かを示す情報が保存される。プロセスＩＤクロックステータスレジスタＡ（ＰＩＤＣＳＲＡ）には、この第１のプロセスによってクロック供給がなされているか否かを示す情報が保存される。プロセスＩＤレジスタＢ（ＰＩＤＲＢ）には、ＩＰ１０７への電力・クロック供給制御を行う第２のプロセスのプロセスＩＤが保存される。プロセスＩＤ電力ステータスレジスタＢ（ＰＩＤＰＳＲＢ）には、この第２のプロセスによって電力供給がなされているか否かを示す情報が保存される。プロセスＩＤクロックステータスレジスタＢ（ＰＩＤＣＳＲＢ）には、この第２のプロセスによってクロック供給がなされているか否かを示す情報が保存される。尚、ここでは、プロセスがＩＰ１０７にライトアクセスを行ってから、ＩＰ１０７にリードアクセスを行うまでの期間を、プロセスによるＩＰ１０７の使用期間といい、プロセスがＩＰ１０７に電力供給及びクロック供給を開始している期間とする。 The supply control unit 305D has each register as shown in FIG. The power supply start enable register, the power supply stop enable register, the clock supply start enable register, and the clock supply stop enable register are the same as the registers described in FIG. The process ID register A (PIDRA) stores the process ID of the first process that performs power / clock supply control to the IP 107. The process ID power status register A (PIDPSRA) stores information indicating whether or not power is supplied by the first process. The process ID clock status register A (PIDCSRA) stores information indicating whether or not the clock is supplied by the first process. The process ID register B (PIDRB) stores the process ID of the second process that performs power / clock supply control to the IP 107. The process ID power status register B (PIDPSRB) stores information indicating whether or not power is supplied by the second process. The process ID clock status register B (PIDCSRB) stores information indicating whether or not the clock is supplied by the second process. Here, the period from when the process performs write access to the IP 107 until it performs read access to the IP 107 is referred to as the period of use of the IP 107 by the process, and the process starts supplying power and clocks to the IP 107. Period.

供給制御部３０５Ｄは、これらの各レジスタを以下のように設定する。プロセスＩＤ電力ステータスレジスタＡには、プロセスＩＤレジスタＡに設定された第１のプロセスがＩＰ１０７にライトアクセスを行ったときに、第１のプロセスによって電力供給が開始されていることを示す値が設定される。また、プロセスＩＤ電力ステータスレジスタＡには、第１のプロセスがＩＰ１０７にリードアクセスを行ったときに、第１のプロセスによって電力供給が停止されていることを示す値が設定される。プロセスＩＤ電力ステータスレジスタＢには、プロセスＩＤレジスタＢに設定された第２のプロセスがＩＰ１０７にライトアクセスを行ったときに、第２のプロセスによって電力供給が開始されていることを示す値が設定される。また、プロセスＩＤ電力ステータスレジスタＢには、第２のプロセスがＩＰ１０７にリードアクセスを行ったときに、第２のプロセスによって電力供給が停止されていることを示す値が設定される。プロセスＩＤクロックステータスレジスタＡには、プロセスＩＤレジスタＡに設定された第１のプロセスがＩＰ１０７にライトアクセスを行ったときに、第１のプロセスによってクロック供給が開始されていることを示す値が設定される。また、プロセスＩＤクロックステータスレジスタＡには、第１のプロセスがＩＰ１０７にリードアクセスを行ったときに、第１のプロセスによってクロック供給が停止されていることを示す値が設定される。プロセスＩＤクロックステータスレジスタＢには、プロセスＩＤレジスタＢに設定された第２のプロセスがＩＰ１０７にライトアクセスを行ったときに、第２のプロセスによってクロック供給が開始されていることを示す値が設定される。また、プロセスＩＤクロックステータスレジスタＢには、第２のプロセスがＩＰ１０７にリードアクセスを行ったときに、第２のプロセスによってクロック供給が停止されていることを示す値が設定される。 The supply control unit 305D sets these registers as follows. The process ID power status register A is set to a value indicating that power supply is started by the first process when the first process set in the process ID register A performs write access to the IP 107. Is done. In the process ID power status register A, a value indicating that the power supply is stopped by the first process when the first process performs read access to the IP 107 is set. The process ID power status register B is set to a value indicating that power supply is started by the second process when the second process set in the process ID register B performs write access to the IP 107. Is done. In the process ID power status register B, a value indicating that the power supply is stopped by the second process when the second process performs read access to the IP 107 is set. The process ID clock status register A is set to a value indicating that clock supply is started by the first process when the first process set in the process ID register A performs write access to the IP 107. Is done. The process ID clock status register A is set to a value indicating that the clock supply is stopped by the first process when the first process makes a read access to the IP 107. The process ID clock status register B is set with a value indicating that clock supply is started by the second process when the second process set in the process ID register B performs write access to the IP 107. Is done. In the process ID clock status register B, a value indicating that the clock supply is stopped by the second process when the second process makes a read access to the IP 107 is set.

次に、供給制御部３０５Ｄによる電力供給開始信号、電力供給停止信号、クロック供給開始信号、クロック供給停止信号の生成処理について説明する。まず、電力供給開始信号のアサートについて説明する。図４２には、電力供給開始信号生成回路が例示される。この電力供給開始信号生成回路は、図３４に示す電力供給開始信号生成回路と比べると、マスタＩＤの代わりにプロセスＩＤを設定する点が異なる。そして、電力供給開始信号のアサートについては、図３４に対応する説明において、マスタＩＤレジスタＡ，ＢをプロセスＩＤレジスタに置き換えたものと同様である。 Next, generation processing of a power supply start signal, a power supply stop signal, a clock supply start signal, and a clock supply stop signal by the supply control unit 305D will be described. First, assertion of the power supply start signal will be described. FIG. 42 illustrates a power supply start signal generation circuit. This power supply start signal generation circuit is different from the power supply start signal generation circuit shown in FIG. 34 in that a process ID is set instead of a master ID. The assertion of the power supply start signal is the same as that in the description corresponding to FIG. 34 in which the master ID registers A and B are replaced with process ID registers.

次に、電力供給停止信号のアサートについて説明する。図４３には、電力供給停止信号生成回路が例示される。この電力供給停止信号生成回路は、図３５に示す電力供給停止信号生成回路と比べると、マスタＩＤの代わりにプロセスＩＤを設定する点が異なる。そして、電力供給停止信号のアサートについては、図３５に対応する説明において、マスタＩＤレジスタＡ，Ｂ及びマスタＩＤ電力ステータスレジスタＡ，Ｂを、プロセスＩＤレジスタＡ，Ｂ及びプロセスＩＤ電力ステータスレジスタＡ，Ｂに置き換えたものと同様である。 Next, the assertion of the power supply stop signal will be described. FIG. 43 illustrates a power supply stop signal generation circuit. This power supply stop signal generation circuit is different from the power supply stop signal generation circuit shown in FIG. 35 in that a process ID is set instead of a master ID. As for the assertion of the power supply stop signal, in the description corresponding to FIG. 35, the master ID registers A and B and the master ID power status registers A and B are replaced with the process ID registers A and B and the process ID power status registers A and B. It is the same as that replaced with B.

次に、クロック供給開始信号のアサートについて説明する。図４４には、クロック供給開始信号生成回路が例示される。クロック供給開始信号生成回路は、図３６に示すクロック供給開始信号生成回路と比べると、マスタＩＤの代わりにプロセスＩＤを設定する点が異なる。そして、クロック供給開始信号のアサートについては、図３６に対応する説明において、マスタＩＤレジスタＡ，ＢをプロセスＩＤレジスタに置き換えたものと同様である。 Next, the assertion of the clock supply start signal will be described. FIG. 44 illustrates a clock supply start signal generation circuit. The clock supply start signal generation circuit is different from the clock supply start signal generation circuit shown in FIG. 36 in that the process ID is set instead of the master ID. The assertion of the clock supply start signal is the same as that in the description corresponding to FIG. 36 in which the master ID registers A and B are replaced with process ID registers.

次に、クロック供給停止信号のアサートについて説明する。図４５には、クロック供給停止信号生成回路が例示される。クロック供給停止信号生成回路は、図３７に示すクロック供給停止信号生成回路と比べると、マスタＩＤの代わりにプロセスＩＤを設定する点が異なる。そして、クロック供給停止信号のアサートについては、図３７に対応する説明において、マスタＩＤレジスタＡ，Ｂ及びマスタＩＤクロックステータスレジスタＡ，Ｂを、プロセスＩＤレジスタＡ，Ｂ及びプロセスＩＤクロックステータスレジスタＡ，Ｂに置き換えたものと同様である。 Next, the assertion of the clock supply stop signal will be described. FIG. 45 illustrates a clock supply stop signal generation circuit. The clock supply stop signal generation circuit is different from the clock supply stop signal generation circuit shown in FIG. 37 in that a process ID is set instead of a master ID. Regarding the assertion of the clock supply stop signal, in the description corresponding to FIG. 37, the master ID registers A and B and the master ID clock status registers A and B are replaced with the process ID registers A and B and the process ID clock status registers A and B. It is the same as that replaced with B.

以下、供給制御部３０５Ｄの動作をレジスタ設定値に基づいて説明する。まず、クロック供給の制御を行わず、電力供給の制御を行う場合、即ち、供給制御部３０５Ｄが、ＩＰ１０７へのクロック供給を常に開始し、電力供給を開始又は停止する動作について説明する。まず、初期化完了直後に、ＩＰ１０７への電力供給を停止し、クロック供給を開始するために、モード信号を“１０”とする。供給制御部３０５Ｄは、初期化時にモード信号を参照して、プロセスＩＤ電力ステータスレジスタＡ及びプロセスＩＤ電力ステータスレジスタＢには、電力供給を行っていない旨を示す‘０’を設定する。さらに、供給制御部３０５Ｄは、プロセスＩＤクロックステータスレジスタＡ及びプロセスＩＤクロックステータスレジスタＢには、クロック供給を行っている旨を示す‘１’を設定する。 Hereinafter, the operation of the supply control unit 305D will be described based on the register set value. First, a description will be given of an operation in which the power supply control is performed without performing the clock supply control, that is, the operation in which the supply control unit 305D always starts the clock supply to the IP 107 and starts or stops the power supply. First, immediately after the initialization is completed, the power supply to the IP 107 is stopped, and the mode signal is set to “10” in order to start the clock supply. The supply control unit 305D refers to the mode signal at the time of initialization, and sets “0” indicating that power is not supplied to the process ID power status register A and the process ID power status register B. Further, the supply control unit 305D sets “1” indicating that the clock is being supplied to the process ID clock status register A and the process ID clock status register B.

また、供給制御部３０５Ｄの各レジスタには、クロック供給の制御を行わず、電力供給の制御を行うために、図４６に示す値をそれぞれ設定する。これらの各レジスタのうち、電力供給開始イネーブルレジスタ、電力供給停止イネーブルレジスタ、クロック供給開始イネーブルレジスタ、クロック供給停止イネーブルレジスタの設定値については、図３８に示す設定値と同様である。また、プロセスＩＤレジスタＡには、プロセスＡを示す値“８０”を設定する。プロセスＩＤレジスタＢには、プロセスＢを示す値“ＦＦ”を設定する。 Also, the values shown in FIG. 46 are set in the respective registers of the supply control unit 305D in order to control power supply without controlling clock supply. Among these registers, the setting values of the power supply start enable register, the power supply stop enable register, the clock supply start enable register, and the clock supply stop enable register are the same as the setting values shown in FIG. In the process ID register A, a value “80” indicating the process A is set. A value “FF” indicating the process B is set in the process ID register B.

この場合には、電力供給開始信号は、プロセスＩＤが“８０”又は“ＦＦ”であるプロセスがＩＰ１０７にライトアクセスを行ったときにアサートされる。電力供給停止信号は、プロセスＢによって電力供給が停止され、プロセスＡがリードアクセスを行ったとき、又は、プロセスＡによって電力供給が停止され、プロセスＢがリードアクセスを行ったときにアサートされる。また、クロック供給開始信号及びクロック供給停止信号は、クロック供給開始イネーブルレジスタ、クロック供給停止イネーブルレジスタの設定値が各信号をアサートしないようにそれぞれ設定されているので、アサートされない。 In this case, the power supply start signal is asserted when a process whose process ID is “80” or “FF” performs write access to the IP 107. The power supply stop signal is asserted when the power supply is stopped by the process B and the process A performs read access, or when the power supply is stopped by the process A and the process B performs read access. The clock supply start signal and the clock supply stop signal are not asserted because the set values of the clock supply start enable register and the clock supply stop enable register are set so as not to assert each signal.

次に、電力供給の制御を行わず、クロック供給の制御を行う場合、即ち、供給制御部３０５Ｄが、ＩＰ１０７への電力供給を常に開始し、クロック供給を開始又は停止する動作について説明する。まず、初期化完了直後に、ＩＰ１０７へのクロック供給を停止し、電力供給を開始するために、モード信号を“０１”とする。供給制御部３０５Ｄは、初期化時にモード信号を参照して、プロセスＩＤ電力ステータスレジスタＡ及びプロセスＩＤ電力ステータスレジスタＢには、電力供給を行っている旨を示す‘１’を設定する。さらに、供給制御部３０５Ｄは、プロセスＩＤクロックステータスレジスタＡ及びプロセスＩＤクロックステータスレジスタＢには、クロック供給を行っていない旨を示す‘０’を設定する。 Next, a description will be given of an operation in which the supply control unit 305D always starts the power supply to the IP 107 and starts or stops the clock supply when the clock supply control is performed without performing the power supply control. First, immediately after the initialization is completed, the mode signal is set to “01” in order to stop the clock supply to the IP 107 and start the power supply. The supply control unit 305D refers to the mode signal at the time of initialization, and sets “1” indicating that power is being supplied to the process ID power status register A and the process ID power status register B. Further, the supply control unit 305D sets “0” indicating that clock supply is not performed in the process ID clock status register A and the process ID clock status register B.

また、供給制御部３０５Ｄの各レジスタには、電力供給の制御を行わず、クロック供給の制御を行うために、図４７に示す値をそれぞれ設定する。これらの各レジスタのうち、電力供給開始イネーブルレジスタ、電力供給停止イネーブルレジスタ、クロック供給開始イネーブルレジスタ、クロック供給停止イネーブルレジスタの設定値については、図３９に示す設定値と同様である。また、プロセスＩＤレジスタＡ，Ｂについては、図４６に示す値と同様である。 Also, the values shown in FIG. 47 are set in the registers of the supply control unit 305D in order to control the clock supply without controlling the power supply. Among these registers, the set values of the power supply start enable register, the power supply stop enable register, the clock supply start enable register, and the clock supply stop enable register are the same as the set values shown in FIG. The process ID registers A and B are the same as the values shown in FIG.

この場合には、クロック供給開始信号は、プロセスＩＤが“８０”又は“ＦＦ”であるプロセスがＩＰ１０７にライトアクセスを行ったときにアサートされる。クロック供給停止信号は、プロセスＢによってクロック供給が停止され、プロセスＡがリードアクセスを行ったとき、又は、プロセスＡによってクロック供給が停止され、プロセスＢがリードアクセスを行ったときにアサートされる。また、電力供給開始信号及び電力供給停止信号は、電力供給開始イネーブルレジスタ、電力供給停止イネーブルレジスタの設定値が各信号をアサートしないようにそれぞれ設定されているので、アサートされない。 In this case, the clock supply start signal is asserted when a process whose process ID is “80” or “FF” performs write access to the IP 107. The clock supply stop signal is asserted when the clock supply is stopped by the process B and the process A performs a read access, or when the clock supply is stopped by the process A and the process B performs a read access. The power supply start signal and the power supply stop signal are not asserted because the setting values of the power supply start enable register and the power supply stop enable register are set so as not to assert each signal.

次に、電力供給及びクロック供給の制御を行う場合、即ち、供給制御部３０５Ｄが、ＩＰ１０７への電力供給及びクロック供給を開始又は停止する動作について説明する。まず、初期化完了直後に、ＩＰ１０７への電力供給及びクロック供給を停止するために、モード信号を“００”とする。供給制御部３０５Ｄは、初期化時にモード信号を参照して、プロセスＩＤ電力ステータスレジスタＡ及びプロセスＩＤ電力ステータスレジスタＢには、電力供給を行っていない旨を示す‘０’を設定する。さらに、供給制御部３０５Ｄは、プロセスＩＤクロックステータスレジスタＡ及びプロセスＩＤクロックステータスレジスタＢには、クロック供給を行っていない旨を示す‘０’を設定する。 Next, a description will be given of an operation in which power supply and clock supply are controlled, that is, an operation in which the supply control unit 305D starts or stops power supply and clock supply to the IP 107. First, immediately after the initialization is completed, the mode signal is set to “00” in order to stop power supply and clock supply to the IP 107. The supply control unit 305D refers to the mode signal at the time of initialization, and sets “0” indicating that power is not supplied to the process ID power status register A and the process ID power status register B. Further, the supply control unit 305D sets “0” indicating that clock supply is not performed in the process ID clock status register A and the process ID clock status register B.

また、供給制御部３０５Ｄの各レジスタには、電力供給及びクロック供給の制御を行うために、図４８に示す値を設定する。これらの各レジスタのうち、電力供給開始イネーブルレジスタ、電力供給停止イネーブルレジスタ、クロック供給開始イネーブルレジスタ、クロック供給停止イネーブルレジスタの設定値については、図４０に示す設定値と同様である。また、プロセスＩＤレジスタＡ，Ｂについては、図４６に示す値と同様である。 Further, the values shown in FIG. 48 are set in each register of the supply control unit 305D in order to control power supply and clock supply. Among these registers, the setting values of the power supply start enable register, the power supply stop enable register, the clock supply start enable register, and the clock supply stop enable register are the same as the setting values shown in FIG. The process ID registers A and B are the same as the values shown in FIG.

この場合には、電力供給開始信号及びクロック供給開始信号は、プロセスＩＤが“８０”又は“ＦＦ”であるプロセスがＩＰ１０７にライトアクセスを行ったときにアサートされる。また、電力供給停止信号は、プロセスＢによって電力供給が停止され、プロセスＡがリードアクセスを行ったとき、又は、プロセスＡによって電力供給が停止され、プロセスＢがリードアクセスを行ったときにアサートされる。クロック供給停止信号は、プロセスＢによってクロック供給が停止され、プロセスＡがリードアクセスを行ったとき、又は、プロセスＢによってクロック供給が停止され、プロセスＡがリードアクセスを行ったときにアサートされる。 In this case, the power supply start signal and the clock supply start signal are asserted when a process whose process ID is “80” or “FF” performs write access to the IP 107. The power supply stop signal is asserted when the power supply is stopped by the process B and the process A performs read access, or when the power supply is stopped by the process A and the process B performs read access. The The clock supply stop signal is asserted when the clock supply is stopped by the process B and the process A performs a read access, or when the clock supply is stopped by the process B and the process A performs a read access.

従って、実施形態５に係る半導体集積回路では、複数のプロセスＡ，Ｂが並列的にＩＰ１０７を制御するときに、プロセスＡ，ＢのうちいずれかがＩＰ１０７を動作させるときにはＩＰ１０７への電力供給を開始し、プロセスＡ，ＢのいずれもＩＰ１０７を動作させないときにはＩＰ１０７への電力供給を停止できる。一般的に、複数のプロセスが１つのＩＰを制御する場合において、あるプロセスから、他のプロセスがＩＰを使用しているか否かを判定することは困難であり、そのため、通常、ＩＰへの電力供給は常時行われる。これに対して、実施形態５に係る半導体集積回路は、複数のプロセスＡ，Ｂが１つのＩＰ１０７を制御する場合であっても、ＩＰ１０７への電力供給を必要最小限の期間だけ行うので、常時電力を供給する従来方式に比べて消費電力を低減できる。 Therefore, in the semiconductor integrated circuit according to the fifth embodiment, when a plurality of processes A and B control the IP 107 in parallel, when one of the processes A and B operates the IP 107, power supply to the IP 107 is started. However, when neither of the processes A and B operates the IP 107, the power supply to the IP 107 can be stopped. In general, when a plurality of processes control one IP, it is difficult to determine whether or not another process is using IP from one process. Supply is always performed. In contrast, the semiconductor integrated circuit according to the fifth embodiment always supplies power to the IP 107 for a minimum necessary period even when a plurality of processes A and B control one IP 107. Power consumption can be reduced compared to the conventional method of supplying power.

《実施形態６》
本発明の実施形態６に係る半導体集積回路は、ＩＰ１０７への電力供給とクロック供給を開始したときに、単純化されたソフトウェア処理によって、ＩＰ１０７を電力供給状態とクロック供給状態にするものであって、上記した半導体集積回路１１と比べると、電力・クロック制御ブリッジ１０４Ｂの機能等が異なる。電力・クロック制御ブリッジ１０４Ｂは、電力・クロック制御ブリッジ１０４と比べると、図４９に示すようにブリッジＤＭＡＣ３０６が追加された点が異なる。 Embodiment 6
In the semiconductor integrated circuit according to the sixth embodiment of the present invention, when power supply and clock supply to the IP 107 are started, the IP 107 is brought into a power supply state and a clock supply state by simplified software processing. Compared with the semiconductor integrated circuit 11, the function of the power / clock control bridge 104B is different. The power / clock control bridge 104B is different from the power / clock control bridge 104 in that a bridge DMAC 306 is added as shown in FIG.

図５０には、バスＩＦ３０１が中継するアクセスの流れが例示されている。このアクセスは、図４に示すアクセスと比べると、ターゲットアクセスの処理は同様であり、イニシエータアクセスの処理の処理が異なる。具体的には、バスＩＦ３０１は、ＩＰ１０７又はブリッジＤＭＡＣ３０６から受信したアクセス要求信号をルータ１０３に送信し、ルータ１０３から供給されるアクセス要求信号に応じたアクセス応答信号をＩＰ１０７とブリッジＭＡＣ３０６に送信する。 FIG. 50 illustrates an access flow relayed by the bus IF 301. Compared to the access shown in FIG. 4, this access has the same target access processing and different initiator access processing. Specifically, the bus IF 301 transmits an access request signal received from the IP 107 or the bridge DMAC 306 to the router 103, and transmits an access response signal corresponding to the access request signal supplied from the router 103 to the IP 107 and the bridge MAC 306.

ブリッジＤＭＡＣ３０６は、バスＩＦ３０１、ルータ１０３、メモリ制御部１０２を介してメモリ１２からデータを読込み、このデータをＩＰ１０７に書込むＤＭＡＣである。ブリッジＤＭＡＣ３０６は、ＤＭＡ開始信号がアサートされた後に、電力供給応答信号又はクロック供給応答信号がディアサート状態からアサート状態に遷移したことを検出して、メモリ１２からＩＰ１０７へのデータ転送を行う。 The bridge DMAC 306 is a DMAC that reads data from the memory 12 via the bus IF 301, the router 103, and the memory control unit 102 and writes this data to the IP 107. The bridge DMAC 306 detects that the power supply response signal or the clock supply response signal has transitioned from the deasserted state to the asserted state after the DMA start signal is asserted, and performs data transfer from the memory 12 to the IP 107.

以下、電力・クロック制御ブリッジ１０４Ｂが、ＩＰ１０７への電力供給とクロック供給の制御を行うときの一連の処理について説明する。まず、供給制御部３０５Ｅは、各レジスタの値を図５１に示すように設定する。この場合には、電力供給開始アドレスイネーブルレジスタ及び電力供給開始ライトデータイネーブルレジスタが有効を示す値となる。このため、供給制御部３０５Ｅは、ＩＰ１０７の表示制御レジスタを示すアドレス“ＦＦ００１００Ｃ”に‘１’を書込むライトアクセスが発生したことを契機として、電力供給開始信号とＤＭＡ開始信号をアサートする。ブリッジＤＭＡＣ３０６は、ＤＭＡ開始信号がアサートされたので、電力供給応答信号又はクロック供給応答信号がアサートされるまで待機する。そして、ブリッジＤＭＡＣ３０６は、電力供給応答信号がアサートされたことを契機として、ＤＭＡ転送を行い、メモリ１２に格納されているデータをＩＰ１０７に転送する。 Hereinafter, a series of processing when the power / clock control bridge 104B controls power supply and clock supply to the IP 107 will be described. First, the supply control unit 305E sets the value of each register as shown in FIG. In this case, the power supply start address enable register and the power supply start write data enable register become valid values. Therefore, the supply control unit 305E asserts the power supply start signal and the DMA start signal when a write access for writing “1” to the address “FF100100C” indicating the display control register of the IP 107 occurs. Since the DMA start signal is asserted, the bridge DMAC 306 waits until the power supply response signal or the clock supply response signal is asserted. The bridge DMAC 306 performs DMA transfer when the power supply response signal is asserted, and transfers data stored in the memory 12 to the IP 107.

図５２には、メモリ１２に格納される被ＤＭＡデータが例示される。被ＤＭＡデータは、ライトデータとライトアドレスが１組となっている。ブリッジＤＭＡＣ３０６は、ＩＰ１０７にライトアクセスを実行するとき、メモリ１２から読出されたアドレスをＩＰ１０７へのアドレスとし、メモリ１２から読出されたライトデータをＩＰ１０７へのライトデータとする。 FIG. 52 illustrates DMA-targeted data stored in the memory 12. The data to be DMA has a set of write data and write address. When the bridge DMAC 306 performs a write access to the IP 107, the address read from the memory 12 is set as an address to the IP 107, and the write data read from the memory 12 is set as write data to the IP 107.

また、ＩＰ１０７への電力供給の停止については、供給制御部３０５Ｅは、ＩＰ１０７の表示状態レジスタを示すアドレス“ＦＦ００１０１０”をリードし、その結果、表示処理を実行していないことを示す‘０’であることを検出し、電力供給停止信号をアサートする。従って、供給制御部３０５Ｅは、ＩＰ１０７が表示処理を行っていないときに電力供給を停止できる。 Further, regarding the stop of the power supply to the IP 107, the supply control unit 305E reads the address “FF001010” indicating the display status register of the IP 107, and as a result, is “0” indicating that display processing is not being executed. It detects that there is, and asserts the power supply stop signal. Accordingly, the supply control unit 305E can stop power supply when the IP 107 is not performing display processing.

さらに、ＩＰ１０７へのクロック供給の開始又は停止については、供給制御部３０５Ｅは、各レジスタの値を、上記した図５１に示す設定値に代えて、図５３に示す設定値、即ち、クロック供給の開始又は停止に関するレジスタの設定値とすればよい。この場合には、供給制御部３０５Ｅは、ＩＰ１０７の表示状態レジスタを示すアドレス“ＦＦ００１０１０”に‘１’を書込むライトアクセスが発生したことを契機として、クロック供給開始信号とＤＭＡ開始信号をアサートする。ブリッジＤＭＡＣ３０６は、ＤＭＡ開始信号がアサートされたので、電力供給応答信号又はクロック供給応答信号がアサートされるまで待機する。そして、ブリッジＤＭＡＣ３０６は、クロック供給応答信号がアサートされたことを契機として、ＤＭＡ転送を行い、メモリ１２に格納されているデータをＩＰ１０７に転送する。 Further, regarding the start or stop of the clock supply to the IP 107, the supply control unit 305E replaces the value of each register with the set value shown in FIG. 51 described above, that is, the clock supply of the clock supply. What is necessary is just to use the set value of the register regarding start or stop. In this case, the supply control unit 305E asserts the clock supply start signal and the DMA start signal when a write access for writing “1” to the address “FF001010” indicating the display state register of the IP 107 occurs. . Since the DMA start signal is asserted, the bridge DMAC 306 waits until the power supply response signal or the clock supply response signal is asserted. Then, the bridge DMAC 306 performs DMA transfer when the clock supply response signal is asserted, and transfers data stored in the memory 12 to the IP 107.

以上のように、電力供給及びクロック供給の制御は、開始と停止のいずれも供給制御部３０５Ｅの各レジスタではなく、ＩＰ１０７のレジスタへのアクセスを契機として行われる。また、供給制御部３０５Ｅの各レジスタへの設定は、半導体集積回路の初期化を完了した後であって、ＩＰ１０７の表示処理を実行する前であれば、適宜行ってもよく、さらに、ＩＰ１０７の表示処理を何回起動又は停止したとしても１回行うだけでよいから、ソフトウェア開発コストの増加を抑えることができる。そして、ブリッジＤＭＡＣ３０６は、ＩＰ１０７のレジスタ設定を代行するので、ＣＰＵ１０１はレジスタライトを１回行うだけでよく、消費電力を低減できる。 As described above, control of power supply and clock supply is performed in response to access to the register of the IP 107 instead of each register of the supply control unit 305E. The setting of each register of the supply control unit 305E may be appropriately performed after the initialization of the semiconductor integrated circuit is completed and before the display processing of the IP 107 is executed. Since the display process need only be performed once, no matter how many times it is activated or stopped, an increase in software development cost can be suppressed. Since the bridge DMAC 306 substitutes for the IP 107 register setting, the CPU 101 only needs to perform a register write once and power consumption can be reduced.

《実施形態７》
図５４には、本発明の実施形態７に係る半導体集積回路が例示される。半導体集積回路１１Ｂは、一組のモード信号によって複数のＩＰへの電力供給及びクロック供給を制御するものであって、半導体集積回路１１Ａと比べると、１つのＣＰＵ１０１と、複数のＩＰ１０７Ａ，１０７Ｂとを配置した点が異なる。 << Embodiment 7 >>
FIG. 54 illustrates a semiconductor integrated circuit according to the seventh embodiment of the present invention. The semiconductor integrated circuit 11B controls power supply and clock supply to a plurality of IPs by a set of mode signals. Compared to the semiconductor integrated circuit 11A, the semiconductor integrated circuit 11B includes one CPU 101 and a plurality of IPs 107A and 107B. The arrangement point is different.

ＩＰ１０７Ａ，１０７Ｂは、論理回路であって、電力供給及びクロック供給が開始されることにより動作する。ＩＰ１０７Ａ，１０７Ｂは、電力・クロック制御ブリッジ１０４Ｃからアクセス要求信号を受信して、このアクセス要求信号に応じた処理を実行し、電力・クロック制御ブリッジ１０４Ｃを介してＣＰＵ１０１にアクセス要求信号に応じたアクセス応答信号を送信する。また、ＩＰ１０７Ａ，１０７Ｂは、自らがアクセス要求信号元となり、電力・クロック制御ブリッジ１０４Ｃにアクセス要求信号を送信することによって、メモリ１２等にアクセスする。さらに、ＩＰ１０７Ａ，１０７Ｂは、ＩＰ１０７Ａ，１０７Ｂ内部の状態を信号線によって電力・クロック制御ブリッジ１０４Ｃに通知する機能を有する。 The IPs 107A and 107B are logic circuits that operate when power supply and clock supply are started. The IPs 107A and 107B receive the access request signal from the power / clock control bridge 104C, execute processing according to the access request signal, and access the CPU 101 via the power / clock control bridge 104C according to the access request signal. Send a response signal. The IPs 107A and 107B themselves become access request signal sources, and access the memory 12 and the like by transmitting an access request signal to the power / clock control bridge 104C. Further, the IPs 107A and 107B have a function of notifying the power / clock control bridge 104C of the internal states of the IPs 107A and 107B through signal lines.

次に、半導体集積回路１１Ｂの初期化時におけるＩＰ１０７Ａ，１０７Ｂの電力供給状態及びクロック供給状態の決定について説明する。半導体集積回路１１Ｂの使用開始時には、リセット信号生成部１４によってリセット信号が一定期間アサートされる。リセットによる初期化時にＩＰＡ１０７Ａ及びＩＰＢ１０７Ｂへの電力供給やクロック供給を開始されるか否かは、モード信号の値に基づいて、電力・クロック制御ブリッジ１０４Ｃが決定する。電力・クロック制御ブリッジ１０４Ｃは、リセット信号がアサートされているときには、モード信号の値に基づいて電力供給要求信号Ａ，Ｂ、クロック供給要求信号Ａ，Ｂの出力値を決定する。 Next, determination of the power supply state and the clock supply state of the IPs 107A and 107B when the semiconductor integrated circuit 11B is initialized will be described. At the start of use of the semiconductor integrated circuit 11B, the reset signal is asserted by the reset signal generator 14 for a certain period. The power / clock control bridge 104C determines whether power supply or clock supply to the IPA 107A and IPB 107B is started at the time of initialization by reset based on the value of the mode signal. When the reset signal is asserted, the power / clock control bridge 104C determines the output values of the power supply request signals A and B and the clock supply request signals A and B based on the value of the mode signal.

図５５には、リセット信号がアサート時でのモード信号、電力供給要求信号Ａ，Ｂ及びクロック供給要求信号Ａ，Ｂの関係が例示される。リセット信号アサート時にモード信号が“００”であれば、電力・クロック制御ブリッジ１０４Ｃは、電力供給要求信号Ａ，Ｂ、クロック供給要求信号Ａ，Ｂを全てディアサート状態とする。これにより、ＩＰ１０７Ａ，１０７Ｂへの電力供給及びクロック供給が停止される。モード信号が“０１”であれば、電力・クロック制御ブリッジ１０４Ｃは、電力供給要求信号Ａ，Ｂをアサート状態、クロック供給要求信号Ａ，Ｂをディアサート状態とする。これにより、ＩＰ１０７Ａ，１０７Ｂへの電力供給が開始され、クロック供給が停止される。モード信号が“１０”であれば、電力・クロック制御ブリッジ１０４Ｃは、電力供給要求信号Ａ，Ｂをディアサート状態、クロック供給信号Ａ，Ｂをアサート状態とする。これにより、ＩＰ１０７Ａ，１０７Ｂへの電力供給が停止され、クロック供給が開始される。モード信号が“１１”であれば、電力・クロック制御ブリッジ１０４Ｃは、電力供給要求信号Ａ，Ｂ及びクロック供給信号Ａ，Ｂを全てアサート状態とする。これにより、ＩＰＡ１０７Ａ，１０７Ｂへの電力供給及びクロック供給が開始される。一方、リセット信号がディアサート状態であるときには、電力・クロック制御ブリッジ１０４Ｃは、モード信号を無視して、ＩＰ１０７Ａ，１０７Ｂが出力する状態信号に基づいて、電力供給要求信号Ａ，Ｂ、クロック供給要求信号Ａ，Ｂの値を決定する（図２０〜図２３参照）。 FIG. 55 illustrates the relationship among the mode signal, the power supply request signals A and B, and the clock supply request signals A and B when the reset signal is asserted. If the mode signal is “00” when the reset signal is asserted, the power / clock control bridge 104C deasserts the power supply request signals A and B and the clock supply request signals A and B. As a result, power supply and clock supply to the IPs 107A and 107B are stopped. If the mode signal is “01”, the power / clock control bridge 104C sets the power supply request signals A and B to the asserted state and the clock supply request signals A and B to the deasserted state. As a result, power supply to the IPs 107A and 107B is started and clock supply is stopped. If the mode signal is “10”, the power / clock control bridge 104C deasserts the power supply request signals A and B and asserts the clock supply signals A and B. As a result, power supply to the IPs 107A and 107B is stopped, and clock supply is started. If the mode signal is “11”, the power / clock control bridge 104C asserts all the power supply request signals A and B and the clock supply signals A and B. Thereby, power supply and clock supply to the IPAs 107A and 107B are started. On the other hand, when the reset signal is in the deasserted state, the power / clock control bridge 104C ignores the mode signal and based on the state signal output by the IPs 107A and 107B, the power supply request signals A and B and the clock supply request The values of the signals A and B are determined (see FIGS. 20 to 23).

従って、実施形態７に係る半導体集積回路１１Ｂでは、２ビットのモード信号を設定すると共に、図示を省略する一組のモード信号入力端子を設けることによって、複数のＩＰ１０７Ａ，１０７Ｂの初期化時における電力供給状態及びクロック供給状態を決定できるから、低コスト化を図ることができる。 Therefore, in the semiconductor integrated circuit 11B according to the seventh embodiment, by setting a 2-bit mode signal and providing a pair of mode signal input terminals (not shown), power at the time of initialization of the plurality of IPs 107A and 107B Since the supply state and the clock supply state can be determined, the cost can be reduced.

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 As mentioned above, although the invention made by this inventor was concretely demonstrated based on embodiment, it cannot be overemphasized that this invention is not limited to it and can be variously changed in the range which does not deviate from the summary.

例えば、実施形態６に係る半導体集積回路では、ＩＰ１０７へのデータ転送を電力・クロック制御ブリッジ１０４に含まれるブリッジＤＭＡＣ３０６で行うとしたが、これに限らず、ＤＭＡＣ１０８やＣＰＵ１０１で行ってもよい。ＤＭＡＣ１０８でデータ転送を行う場合には、ＤＭＡ開始信号をＤＭＡＣ１０８に供給すればよい。また、ＣＰＵ１０１でデータ転送を行う場合には、ＤＭＡ開始信号を割込みコントローラ１０９に接続し、割込みコントローラ１０９から割込み要求の通知を受信したＣＰＵ１０１がＩＰ１０７へのデータ転送を行うプログラムを実行できるように半導体集積回路１１を構成すればよい。 For example, in the semiconductor integrated circuit according to the sixth embodiment, data transfer to the IP 107 is performed by the bridge DMAC 306 included in the power / clock control bridge 104. However, the present invention is not limited to this, and may be performed by the DMAC 108 or the CPU 101. When data transfer is performed by the DMAC 108, a DMA start signal may be supplied to the DMAC 108. When the CPU 101 performs data transfer, the DMA start signal is connected to the interrupt controller 109 so that the CPU 101 that has received the notification of the interrupt request from the interrupt controller 109 can execute a program that performs data transfer to the IP 107. The integrated circuit 11 may be configured.

本発明の実施形態１に係る半導体集積回路１１のブロック図である。1 is a block diagram of a semiconductor integrated circuit 11 according to Embodiment 1 of the present invention. モード信号、電力供給要求信号及びクロック供給要求信号の関係を示す図である。It is a figure which shows the relationship between a mode signal, a power supply request signal, and a clock supply request signal. 電力・クロック制御ブリッジ１０４の構成を示すブロック図である。3 is a block diagram showing a configuration of a power / clock control bridge 104. FIG. バスＩＦ３０１が中継するアクセスの流れを示す図である。It is a figure which shows the flow of the access which bus IF301 relays. 供給制御部３０５に含まれるレジスタを例示する図である。5 is a diagram illustrating a register included in a supply control unit 305. FIG. 供給制御部３０５の電力供給開始信号生成回路を例示する回路図である。3 is a circuit diagram illustrating a power supply start signal generation circuit of a supply control unit 305. FIG. 供給制御部３０５の電力供給停止信号生成回路を例示する回路図である。3 is a circuit diagram illustrating a power supply stop signal generation circuit of a supply control unit 305. FIG. 供給制御部３０５のクロック供給開始信号生成回路を例示する回路図である。3 is a circuit diagram illustrating a clock supply start signal generation circuit of a supply control unit 305. FIG. 供給制御部３０５のクロック供給停止信号生成回路を例示する回路図である。3 is a circuit diagram illustrating a clock supply stop signal generation circuit of a supply control unit 305. FIG. 電力供給要求信号生成部３０２の状態を示す状態遷移図である。It is a state transition diagram showing the state of the power supply request signal generation unit 302. 電力供給要求信号生成部３０２の状態と電力供給要求信号の関係を示す図である。It is a figure which shows the relationship between the state of the electric power supply request signal production | generation part 302, and an electric power supply request signal. クロック供給要求信号生成部３０３の状態を示す状態遷移図である。6 is a state transition diagram illustrating a state of a clock supply request signal generation unit 303. FIG. クロック供給要求信号生成部３０３の状態とクロック供給要求信号の関係を示す図である。It is a figure which shows the relationship between the state of the clock supply request signal generation part 303, and a clock supply request signal. 代理応答生成部３０４の代理応答生成規則を示す図である。It is a figure which shows the proxy response production | generation rule of the proxy response production | generation part. ＩＰ１０７の制御レジスタを例示する図である。It is a figure which illustrates the control register of IP107. ＩＰ１０７に対するレジスタアクセス手順を示すフローチャートである。It is a flowchart which shows the register access procedure with respect to IP107. クロック供給した状態で電力供給の開始及び停止を行う場合での供給制御部３０５のレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305 in the case of starting and stopping electric power supply in the state which supplied the clock. 電力供給した状態でクロック供給の開始及び停止を行う場合での供給制御部３０５のレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305 in the case of starting and stopping a clock supply in the state which supplied electric power. 電力供給及びクロック供給の開始及び停止を行う場合での供給制御部３０５のレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305 in the case of starting and stopping power supply and clock supply. ＩＰ１０７が出力する状態信号に基づいて電力供給及びクロック供給を制御する場合での供給制御部３０５に含まれるレジスタを例示する図である。It is a figure which illustrates the register | resistor contained in the supply control part 305 in the case of controlling power supply and clock supply based on the state signal which IP107 outputs. 状態信号に基づいて電力供給の開始及び停止を行う場合での供給制御部３０５のレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305 in the case of starting and stopping electric power supply based on a status signal. 状態信号に基づいてクロック供給の開始及び停止を行う場合での供給制御部３０５のレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305 in the case of starting and stopping a clock supply based on a status signal. 状態信号に基づいて電力供給及びクロック供給の停止を行う場合での供給制御部３０５のレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305 in the case of stopping a power supply and a clock supply based on a status signal. 本発明の実施形態２に係る供給制御部３０５Ａの電力供給開始信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the electric power supply start signal generation circuit of supply control part 305A concerning Embodiment 2 of the present invention. 供給制御部３０５Ａのクロック供給開始信号生成回路を例示する回路図である。It is a circuit diagram illustrating a clock supply start signal generation circuit of the supply control unit 305A. 代理応答生成部３０４Ａの代理応答生成規則を示す図である。It is a figure which shows the proxy response production | generation rule of the proxy response production | generation part 304A. 本発明の実施形態３に係る半導体集積回路１１Ａのブロック図である。It is a block diagram of 11 A of semiconductor integrated circuits which concern on Embodiment 3 of this invention. 供給制御部３０５Ｂの電力供給開始信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the electric power supply start signal generation circuit of supply control part 305B. 供給制御部３０５Ｂの電力供給停止信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the electric power supply stop signal generation circuit of supply control part 305B. 供給制御部３０５Ｂのクロック供給開始信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the clock supply start signal generation circuit of supply control part 305B. 供給制御部３０５Ｂのクロック供給停止信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the clock supply stop signal generation circuit of supply control part 305B. ＩＰ１０７への電力供給が停止され、クロック供給が開始された状態において、ＩＰ１０７への電力供給を制御するときの供給制御部３０５Ｂのレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305B when controlling the power supply to IP107 in the state in which the power supply to IP107 was stopped and the clock supply was started. 本発明の実施形態４に係る供給制御部３０５Ｃに含まれるレジスタを例示する図である。It is a figure which illustrates the register | resistor contained in the supply control part 305C which concerns on Embodiment 4 of this invention. 供給制御部３０５Ｃの電力供給開始信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the electric power supply start signal generation circuit of supply control part 305C. 供給制御部３０５Ｃの電力供給停止信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the electric power supply stop signal generation circuit of supply control part 305C. 供給制御部３０５Ｃのクロック供給開始信号生成回路を例示する回路図である。It is a circuit diagram illustrating a clock supply start signal generation circuit of the supply control unit 305C. 供給制御部３０５Ｃのクロック供給停止信号生成回路を例示する回路図である。It is a circuit diagram illustrating a clock supply stop signal generation circuit of the supply control unit 305C. 電力供給を行う場合での供給制御部３０５Ｃのレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305C in the case of supplying electric power. クロック供給を行う場合での供給制御部３０５Ｃのレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305C in the case of performing clock supply. 電力供給及びクロック供給を行う場合での供給制御部３０５Ｃのレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305C in the case of supplying electric power and a clock. 本発明の実施形態５に係る供給制御部３０５Ｄに含まれるレジスタを例示する図である。It is a figure which illustrates the register contained in supply control part 305D concerning Embodiment 5 of the present invention. 供給制御部３０５Ｄの電力供給開始信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the electric power supply start signal generation circuit of supply control part 305D. 供給制御部３０５Ｄの電力供給停止信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the power supply stop signal generation circuit of supply control part 305D. 供給制御部３０５Ｄのクロック供給開始信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the clock supply start signal generation circuit of supply control part 305D. 供給制御部３０５Ｄのクロック供給停止信号生成回路を例示する回路図である。It is a circuit diagram which illustrates the clock supply stop signal generation circuit of supply control part 305D. 電力供給を行う場合での供給制御部３０５Ｄのレジスタ設定を例示する図である。It is a figure which illustrates the register setting of supply control part 305D in the case of supplying electric power. クロック供給を行う場合での供給制御部３０５Ｄのレジスタ設定を例示する図である。It is a figure which illustrates the register setting of supply control part 305D in the case of performing clock supply. 電力供給及びクロック供給を行う場合での供給制御部３０５Ｄのレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305D in the case of supplying electric power and a clock. 本発明の実施形態６に係る電力・クロック制御ブリッジ１０４Ｂの構成を示すブロック図である。It is a block diagram which shows the structure of the power and clock control bridge 104B which concerns on Embodiment 6 of this invention. バスＩＦ３０１が中継するアクセスの流れを示す図である。It is a figure which shows the flow of the access which bus IF301 relays. 供給制御部３０５Ｅのレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305E. メモリ１２に格納される被ＤＭＡデータを例示する図である。4 is a diagram illustrating DMA-targeted data stored in a memory 12. FIG. 供給制御部３０５Ｅのレジスタ設定を例示する図である。It is a figure which illustrates the register setting of the supply control part 305E. 本発明の実施形態７に係る半導体集積回路１１Ｂのブロック図である。It is a block diagram of the semiconductor integrated circuit 11B which concerns on Embodiment 7 of this invention. モード信号、電力供給要求信号Ａ，Ｂ及びクロック供給要求信号Ａ，Ｂの関係を示す図である。It is a figure which shows the relationship between a mode signal, power supply request signals A and B, and clock supply request signals A and B.

符号の説明Explanation of symbols

１１，１１Ａ，１１Ｂ半導体集積回路
１２メモリ
１３モード信号生成部
１４リセット信号生成部
１５電源
１６クロック信号生成部
１０１，１０１Ａ，１０１ＢＣＰＵ
１０２メモリ制御部
１０３ルータ
１０４，１０４Ａ〜Ｃ電力・クロック制御ブリッジ
１０５電力供給部
１０６クロック供給部
１０７，１０７Ａ，１０７ＢＩＰ
１０８ＤＭＡＣ
１０９割込みコントローラ
３０１バスインタフェース
３０２電力供給要求信号生成部
３０３クロック供給要求信号生成部
３０４，３０４Ａ代理応答生成部
３０５，３０５Ａ〜Ｅ供給制御部
３０６ブリッジＤＭＡＣ 11, 11A, 11B Semiconductor integrated circuit 12 Memory 13 Mode signal generation unit 14 Reset signal generation unit 15 Power supply 16 Clock signal generation unit 101, 101A, 101B CPU
102 Memory Control Unit 103 Router 104, 104A-C Power / Clock Control Bridge 105 Power Supply Unit 106 Clock Supply Unit 107, 107A, 107B IP
108 DMAC
109 Interrupt controller 301 Bus interface 302 Power supply request signal generation unit 303 Clock supply request signal generation unit 304, 304A Proxy response generation units 305, 305A to E Supply control unit 306 Bridge DMAC

Claims

第１の機能モジュールと、第２の機能モジュールと、前記第１の機能モジュールと前記第２の機能モジュール間のアクセスを中継すると共に、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を制御する制御回路と、を備え、
前記制御回路は、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を停止しているとき、前記第２の機能モジュールによる前記第１の機能モジュールに対するアクセスを可能にするための制御を行う半導体集積回路。 Relaying access between the first functional module, the second functional module, the first functional module, and the second functional module, and at least power supply and clock supply to the first functional module; A control circuit for controlling one of them,
The control circuit is configured to enable access to the first functional module by the second functional module when at least one of power supply and clock supply to the first functional module is stopped. A semiconductor integrated circuit.

前記制御回路は、レジスタを備え、前記第２の機能モジュールから前記第１の機能モジュールへ送信されるアクセス要求信号に含まれるアドレス、アクセス属性、ライトデータ及びリードデータのうち少なくとも一つと、前記レジスタに保持されている値とを比較した結果に基づいて、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方の開始又は停止を決定する請求項１記載の半導体集積回路。 The control circuit includes a register, and at least one of an address, an access attribute, write data, and read data included in an access request signal transmitted from the second functional module to the first functional module, and the register 2. The semiconductor integrated circuit according to claim 1, wherein at least one of power supply and clock supply to the first functional module is started or stopped based on a result of comparison with a value held in the first and second functional modules.

前記第２の機能モジュールは、前記第１の機能モジュールへ送信する前記アクセス要求信号に自身を識別させるためのマスタＩＤを付加し、
前記制御回路は、レジスタを備え、前記マスタＩＤと前記レジスタに保持されている値とを比較した結果に基づいて、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方の開始又は停止を決定する請求項１記載の半導体集積回路。 The second functional module adds a master ID for identifying itself to the access request signal transmitted to the first functional module,
The control circuit includes a register, and starts or stops at least one of power supply and clock supply to the first functional module based on a result of comparing the master ID and a value held in the register The semiconductor integrated circuit according to claim 1, wherein:

前記第２の機能モジュールは、複数のプロセスを実行するプロセッサであって、前記第１の機能モジュールへ送信する前記アクセス要求信号に前記プロセスを識別させるためのプロセスＩＤを付加し、
前記制御回路は、レジスタを備え、前記プロセスＩＤと前記レジスタに保持されている値とを比較した結果に基づいて、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方の開始又は停止を決定する請求項１記載の半導体集積回路。 The second functional module is a processor that executes a plurality of processes, and adds a process ID for identifying the process to the access request signal transmitted to the first functional module;
The control circuit includes a register, and starts or stops at least one of power supply and clock supply to the first functional module based on a result of comparing the process ID and a value held in the register The semiconductor integrated circuit according to claim 1, wherein:

前記第１の機能モジュールは、前記第１の機能モジュールの処理状態を前記制御回路に通知する機能を有し、
前記制御回路は、レジスタを備え、前記第１の機能モジュールの処理状態と前記レジスタに保持されている値とを比較した結果に基づいて、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を開始又は停止する請求項１記載の半導体集積回路。 The first functional module has a function of notifying the control circuit of a processing state of the first functional module;
The control circuit includes a register, and based on a result of comparing a processing state of the first functional module and a value held in the register, power supply and clock supply to the first functional module are performed. 2. The semiconductor integrated circuit according to claim 1, wherein at least one of them is started or stopped.

前記制御回路は、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方が開始された後に、前記第１の機能モジュールへの情報転送を開始する請求項１乃至５の何れか１項記載の半導体集積回路。 6. The control circuit according to claim 1, wherein the control circuit starts transferring information to the first functional module after at least one of power supply and clock supply to the first functional module is started. The semiconductor integrated circuit as described.

前記制御回路は、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方が停止されているときに、前記第２の機能モジュールから前記第１の機能モジュールへアクセス要求信号が送信された場合には、前記第１の機能モジュールに代わって、前記第２の機能モジュールにアクセス応答信号を送信する代理応答生成部を備える請求項６記載の半導体集積回路。 The control circuit transmits an access request signal from the second function module to the first function module when at least one of power supply and clock supply to the first function module is stopped. 7. The semiconductor integrated circuit according to claim 6, further comprising: a proxy response generation unit that transmits an access response signal to the second functional module instead of the first functional module.

前記制御回路は、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方が停止されているときに、前記第２の機能モジュールから前記第１の機能モジュールへ送信されたアクセス要求信号がライトアクセスである場合には、前記第１の機能モジュールに代わって、前記第２の機能モジュールにアクセス応答信号を送信し、前記アクセス要求信号がリードアクセスである場合には、前記アクセス応答信号の送信を停止する代理応答生成部を備える請求項６記載の半導体集積回路。 The control circuit receives an access request signal transmitted from the second functional module to the first functional module when at least one of power supply and clock supply to the first functional module is stopped. If the access is a write access, an access response signal is transmitted to the second functional module instead of the first functional module. If the access request signal is a read access, the access response signal The semiconductor integrated circuit according to claim 6, further comprising: a proxy response generation unit that stops transmission.

前記制御回路は、初期化を指示するリセット信号と、初期化時での前記第１機能モジュールへの電力供給とクロック供給の少なくとも一方の開始又は停止を指定するモード信号とを取込み、前記リセット信号がアサートされているときの前記モード信号の値に基づいて、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を制御する請求項１乃至８の何れか１項記載の半導体集積回路。 The control circuit takes in a reset signal instructing initialization and a mode signal designating start or stop of at least one of power supply and clock supply to the first function module at the time of initialization, and the reset signal 9. The semiconductor integrated circuit according to claim 1, wherein at least one of power supply and clock supply to the first functional module is controlled based on a value of the mode signal when is asserted. .

前記制御回路は、複数の前記第２の機能モジュールが前記第１の機能モジュールを使用しているか否かを示す値、又は、前記第２の機能モジュールによって実行される複数のプロセスが前記第１の機能モジュールを使用しているか否かを示す値を保持するレジスタを備え、
前記レジスタの保持する値が、複数の前記第２の機能モジュール又は複数の前記プロセスにおいて前記第１の機能モジュールが使用されていないことを示す場合には、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を停止し、
前記レジスタの保持する値が、少なくとも一つの前記第２の機能モジュール又は前記プロセスにおいて前記第１の機能モジュールが使用されていることを示す場合には、前記第１の機能モジュールへの電力供給とクロック供給の少なくとも一方を開始する請求項１記載の半導体集積回路。 In the control circuit, a value indicating whether or not a plurality of the second function modules are using the first function module, or a plurality of processes executed by the second function module is the first function module. A register that holds a value indicating whether or not the function module is used,
When the value held in the register indicates that the first function module is not used in the plurality of second function modules or the plurality of processes, the power supply to the first function module And stop at least one of the clock supply,
When the value held in the register indicates that the first functional module is being used in at least one of the second functional module or the process, power supply to the first functional module; The semiconductor integrated circuit according to claim 1, wherein at least one of clock supply is started.

複数の機能モジュールと、マスタモジュールと、前記複数の機能モジュールと前記マスタモジュール間のアクセスを中継すると共に、前記複数の機能モジュールへの電力供給とクロック供給の少なくとも一方を制御する制御回路と、を備え、
前記制御回路は、前記複数の機能モジュールへの電力供給とクロック供給の少なくとも一方を停止しているとき、前記マスタモジュールによる前記複数の機能モジュールに対するアクセスを可能にするための制御を行う半導体集積回路。 A plurality of functional modules; a master module; and a control circuit that relays access between the plurality of functional modules and the master module and controls at least one of power supply and clock supply to the plurality of functional modules. Prepared,
The semiconductor integrated circuit that performs control for enabling access to the plurality of functional modules by the master module when at least one of power supply and clock supply to the plurality of functional modules is stopped. .

前記制御回路は、初期化を指示するリセット信号と、初期化時での前記複数の機能モジュールへの電力供給とクロック供給の少なくとも一方の開始又は停止を指定する一組のモード信号とを取込み、前記リセット信号がアサートされているときの前記モード信号の値に基づいて、前記複数の機能モジュールへの電力供給とクロック供給の少なくとも一方を制御する請求項１１記載の半導体集積回路。 The control circuit takes in a reset signal instructing initialization, and a set of mode signals designating start or stop of at least one of power supply and clock supply to the plurality of functional modules at the time of initialization, 12. The semiconductor integrated circuit according to claim 11, wherein at least one of power supply and clock supply to the plurality of functional modules is controlled based on a value of the mode signal when the reset signal is asserted.