JP2007103766A - Pattern forming method and manufacturing method of thin film transistor - Google Patents
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Abstract
Description
本発明は、パターン形成方法および薄膜トランジスタの製造方法に関するものである。 The present invention relates to a pattern forming method and a thin film transistor manufacturing method.
薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」という。）には、結晶質のポリシリコン（ｐ−Ｓｉ）からなる半導体層が広く利用されている。ガラス基板上に高性能なＴＦＴを作成する方法としては、高温プロセスと呼ばれる製造方法がすでに実用化されている。
しかしながら、高温プロセスを用いるためには、ＴＦＴを作成する基板として、１０００℃以上の高温の熱工程に耐え得る石英ガラスを採用する必要があり、コストの問題上大型化には向かないとされている。
For thin film transistors (hereinafter referred to as “TFTs”), a semiconductor layer made of crystalline polysilicon (p-Si) is widely used. As a method for producing a high-performance TFT on a glass substrate, a manufacturing method called a high-temperature process has already been put into practical use.
However, in order to use a high-temperature process, it is necessary to use quartz glass that can withstand a high-temperature heat process of 1000 ° C. or more as a substrate for forming a TFT. Yes.
高温プロセスが持つ上記欠点を解消しているのが、低温プロセスと呼ばれる技術である。低温プロセスは、非晶質のアモルファスシリコン（ａ−Ｓｉ）からなる半導体層にレーザ光を照射して瞬時に溶融させ、これが凝固する過程で結晶化する性質を利用する技術である。低温プロセスの工程最高温度はおおむね６００℃以下であり、比較的安価な耐熱性ガラス基板を使うことができる。 A technique called a low-temperature process solves the above-mentioned drawbacks of a high-temperature process. The low-temperature process is a technology that utilizes the property of crystallizing in the process of solidifying the semiconductor layer made of amorphous amorphous silicon (a-Si) by irradiating the semiconductor layer with laser light and instantly melting it. The maximum temperature of the low-temperature process is generally 600 ° C. or lower, and a relatively inexpensive heat-resistant glass substrate can be used.
この低温プロセスを利用した従来技術に係る薄膜トランジスタの製造方法が、特許文献１等に開示されている。
図１の左欄に、従来技術に係る薄膜トランジスタの製造方法の製造工程を示す。従来の製造方法では、まずａ−Ｓｉからなる半導体層を形成する（Ｓ１）。次に、その半導体層にレーザを照射して結晶化する（Ｓ２）。次に、結晶化された半導体層の表面にレジストを塗布する（Ｓ３）。次に、そのレジストを露光し（Ｓ４）、さらに現像して（Ｓ５）、半導体アイランドの形成領域にマスクを形成する。そして、そのマスクを用いて半導体層をエッチングし、パターニングする（Ｓ６）。次に、レジストを剥離することにより（Ｓ７）、半導体アイランドを形成する。次に、その半導体アイランドの表面に形成された自然酸化膜を除去する（Ｓ８）。次に、自然酸化膜が除去された半導体アイランドの表面に、ゲート絶縁膜等を順に形成する（Ｓ９）。
The left column of FIG. 1 shows a manufacturing process of a method for manufacturing a thin film transistor according to the prior art. In the conventional manufacturing method, first, a semiconductor layer made of a-Si is formed (S1). Next, the semiconductor layer is crystallized by irradiating a laser (S2). Next, a resist is applied to the surface of the crystallized semiconductor layer (S3). Next, the resist is exposed (S4), further developed (S5), and a mask is formed in the formation region of the semiconductor island. Then, the semiconductor layer is etched and patterned using the mask (S6). Next, the resist is removed (S7) to form a semiconductor island. Next, the natural oxide film formed on the surface of the semiconductor island is removed (S8). Next, a gate insulating film or the like is sequentially formed on the surface of the semiconductor island from which the natural oxide film has been removed (S9).
しかしながら、従来技術に係る薄膜トランジスタの製造方法では、工程数が多く高コストになっているという問題がある。また半導体層にレーザを照射して結晶化する際に、半導体層の表面におけるレーザの反射率が高いので、レーザ照射エネルギの多くが無駄になっている。そのため、レーザ照射装置は巨大かつ高価なものになっている。
本発明は、上記問題点を解決するためになされたものであって、工程数を削減して製造コストの低減が可能な、パターン形成方法および薄膜トランジスタの製造方法の提供を目的とする。
However, the thin film transistor manufacturing method according to the prior art has a problem that the number of steps is large and the cost is high. Further, when crystallization is performed by irradiating the semiconductor layer with a laser, the laser reflectivity is high on the surface of the semiconductor layer, so that much of the laser irradiation energy is wasted. Therefore, the laser irradiation apparatus is huge and expensive.
The present invention has been made to solve the above problems, and an object of the present invention is to provide a pattern forming method and a thin film transistor manufacturing method capable of reducing the manufacturing cost by reducing the number of steps.
上記目的を達成するため、本発明に係るパターン形成方法は、非晶質の半導体層を形成する工程と、前記半導体層の表面に、ネガ型の感光性を有するマスク材料層を形成する工程と、前記マスク材料層に光を照射して、半導体パターンを形成する領域を露光するとともに、前記領域を結晶化する工程と、前記マスク材料層を現像して、前記領域にマスクを形成する工程と、前記マスクを用いて、前記半導体層をパターニングする工程と、前記マスクを除去して、前記半導体パターンを形成する工程と、を有することを特徴とする。
半導体層をパターニングするには、半導体パターンの形成領域にマスクを形成する必要がある。本発明の構成によれば、マスク材料層がネガ型の感光性を有するので、前記領域内に光を照射して露光することにより、マスクを形成することができる。これに加えて、同じ照射光により半導体層の前記領域を結晶化することができる。このように、半導体層の結晶化工程を、マスク材料層の露光工程において行うことができるので、製造工程を簡略化することが可能になり、製造コストを低減することができる。
In order to achieve the above object, a pattern forming method according to the present invention includes a step of forming an amorphous semiconductor layer, and a step of forming a mask material layer having negative photosensitivity on the surface of the semiconductor layer. Irradiating the mask material layer with light to expose a region for forming a semiconductor pattern, crystallizing the region, and developing the mask material layer to form a mask in the region; , Using the mask, patterning the semiconductor layer, and removing the mask to form the semiconductor pattern.
In order to pattern the semiconductor layer, it is necessary to form a mask in the formation region of the semiconductor pattern. According to the structure of the present invention, since the mask material layer has negative photosensitivity, the mask can be formed by exposing the region to light and exposing. In addition, the region of the semiconductor layer can be crystallized with the same irradiation light. Thus, the crystallization process of the semiconductor layer can be performed in the exposure process of the mask material layer, so that the manufacturing process can be simplified and the manufacturing cost can be reduced.
また前記マスク材料層は、ポリシラザン層であることが望ましい。
ポリシラザン層は、露光により透明な酸化ケイ素に変化するので、照射光を効率よく半導体層に吸収させることが可能になる。したがって、半導体層の結晶化に必要なエネルギを低減することができる。
The mask material layer is preferably a polysilazane layer.
Since the polysilazane layer is changed to transparent silicon oxide by exposure, the semiconductor layer can efficiently absorb the irradiation light. Therefore, energy required for crystallization of the semiconductor layer can be reduced.
また前記マスク材料層は、厚さｔが、 The mask material layer has a thickness t,
を満たすように形成されることが望ましい。ただし、λは前記光の波長であり、ａは０以上の整数であり、ｎは前記マスク材料層の屈折率である。
この構成によれば、マスク材料層における照射光の反射率が最小になる。したがって、照射光を効率よく半導体層に吸収させることが可能になり、半導体層の結晶化に必要なエネルギを低減することができる。
It is desirable to be formed so as to satisfy. Where λ is the wavelength of the light, a is an integer greater than or equal to 0, and n is the refractive index of the mask material layer.
According to this configuration, the reflectance of the irradiation light in the mask material layer is minimized. Therefore, it becomes possible to efficiently absorb the irradiation light in the semiconductor layer, and energy required for crystallization of the semiconductor layer can be reduced.
また前記半導体層は、シリコン層であってもよい。
通常の有機系フォトレジストをマスクとして半導体層をパターニングした場合、フォトレジスト除去工程およびその前後の大気暴露工程により自然酸化膜が形成されてしまうため、ゲート絶縁膜形成の前にふっ酸等を用いて自然酸化膜を除去する必要がある。これに対して本発明の構成によれば、ポリシラザンからなるマスクをふっ酸で除去することによって、シリコン最表面の不対電子を水素で終端し安定化することが可能になり、自然酸化膜の形成を防止することができる。これにより、自然酸化膜の除去工程を行うことなく、ゲート絶縁膜の形成工程を行うことができるので、製造工程を簡略化することが可能になり、製造コストを低減することができる。
The semiconductor layer may be a silicon layer.
When a semiconductor layer is patterned using a normal organic photoresist as a mask, a natural oxide film is formed by the photoresist removal process and the air exposure process before and after the photoresist removal process. Use hydrofluoric acid before forming the gate insulating film. Therefore, it is necessary to remove the natural oxide film. On the other hand, according to the configuration of the present invention, by removing the mask made of polysilazane with hydrofluoric acid, it becomes possible to terminate and stabilize the unpaired electrons on the outermost surface of the silicon with hydrogen. Formation can be prevented. As a result, the gate insulating film forming step can be performed without performing the natural oxide film removing step, so that the manufacturing process can be simplified and the manufacturing cost can be reduced.
また前記光は、エキシマレーザであることが望ましい。
この構成によれば、半導体層を確実かつ低コストで結晶化することができる。
The light is preferably an excimer laser.
According to this configuration, the semiconductor layer can be crystallized reliably and at low cost.
一方、本発明に係る薄膜トランジスタの製造方法は、上述したパターン形成方法を使用して、半導体アイランドを形成することを特徴とする。
この構成によれば、上述したパターン形成方法によれば、パターン形成の工程数を削減して製造コストを低減することができるので、薄膜トランジスタの製造コストを低減することができる。
On the other hand, the thin film transistor manufacturing method according to the present invention is characterized in that a semiconductor island is formed using the pattern forming method described above.
According to this configuration, according to the pattern forming method described above, the manufacturing cost can be reduced by reducing the number of pattern forming steps, so that the manufacturing cost of the thin film transistor can be reduced.
以下、本発明の実施形態につき、図面を参照して説明する。なお以下には、本発明のパターン形成方法を、薄膜トランジスタの製造方法に適用した場合を例にして説明する。また以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。 Embodiments of the present invention will be described below with reference to the drawings. Hereinafter, a case where the pattern forming method of the present invention is applied to a method of manufacturing a thin film transistor will be described as an example. In each drawing used for the following description, the scale of each member is appropriately changed in order to make each member a recognizable size.
図１の右欄に、本実施形態に係る薄膜トランジスタの製造方法の製造工程を示す。本実施形態に係る薄膜トランジスタの製造方法は、非晶質の半導体層を形成する工程（Ｓ１）と、その半導体層の表面にポリシラザン層を形成する工程（Ｓ３）と、ポリシラザン層に光を照射して半導体アイランドの形成領域を露光するとともに半導体層の前記領域を結晶化する工程（Ｓ４）と、ポリシラザン層を現像して前記領域にマスクを形成する工程（Ｓ５）と、マスクを用いて半導体層をパターニングする工程（Ｓ６）と、マスクを除去して半導体アイランドを形成する工程（Ｓ７）と、を有するものである。 The right column of FIG. 1 shows the manufacturing process of the method for manufacturing a thin film transistor according to this embodiment. The thin film transistor manufacturing method according to the present embodiment includes a step of forming an amorphous semiconductor layer (S1), a step of forming a polysilazane layer on the surface of the semiconductor layer (S3), and irradiating the polysilazane layer with light. A step of exposing the formation region of the semiconductor island and crystallizing the region of the semiconductor layer (S4), a step of developing the polysilazane layer to form a mask in the region (S5), and a semiconductor layer using the mask Patterning (S6) and removing the mask to form a semiconductor island (S7).
図２および図３は、本実施形態に係る薄膜トランジスタの製造方法の工程図である。以下、本実施形態に係る薄膜トランジスタの製造方法の各工程につき、図２および図３を用いて説明する。 2 and 3 are process diagrams of the method of manufacturing the thin film transistor according to the present embodiment. Hereinafter, each step of the method for manufacturing the thin film transistor according to the present embodiment will be described with reference to FIGS.
（Ｓ１；半導体層の形成）
まず図２（ａ）に示すように、基板１１の上に下地保護膜１２を形成する。
基板１１として、金属等の導電性物質、シリコン・カーバイド（ＳｉＣ）やアルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）等のセラミック材料、溶融石英やガラス等の透明または非透明絶縁性物質、シリコンウェーハー等の半導体物質、または半導体物質を加工したＬＳＩ基板等が採用可能である。半導体層１３は、基板１１上に直接形成してもよく、また下地保護膜１２や下部電極等を介して形成してもよい。
(S1; Formation of semiconductor layer)
First, as shown in FIG. 2A, a base
As the
下地保護膜１２としては、酸化ケイ素膜（ＳｉＯｘ：０＜ｘ≦２）や窒化ケイ素膜（Ｓｉ３Ｎｘ ：０＜ｘ≦４）等の絶縁性物質が挙げられる。通常のガラス基板上にＴＦＴを作成する場合には、ガラス基板中に含まれているナトリウム（Ｎａ）等の可動イオンが半導体層１３中に混入しない様に、下地保護膜１２を形成した後に半導体層１３を堆積する事が好ましい。同じ事情は、各種セラミック材料を基板として用いる場合にも通ずる。下地保護膜１２は、セラミック中に添加されている焼結助材原料などの不純物が半導体層１３に拡散及び混入するのを防止するからである。基板１１として金属材料などの導電性材料を用い、且つ半導体層１３が金属基板と電気的に絶縁されていなければならない場合には、絶縁性を確保する為に下地保護膜１２は必要不可欠である。更に半導体基板やＬＳＩ素子上に半導体層１３を形成する時には、トランジスタ間や配線間の層間絶縁膜が同時に下地保護膜１２でもある。
Examples of the base
下地保護膜１２の膜厚は、基板１１からの不純物元素の拡散と混入を防ぐのに十分な厚さが必要で、その値は最小で１００ｎｍ程度以上である。ロット間や基板間のばらつきを考慮すると２００ｎｍ程度以上が好ましく、３００ｎｍ程度あれば保護膜としての機能を十分に果たし得る。下地保護膜１２がＩＣ素子間やこれらを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４００ｎｍから６００ｎｍ程度の膜厚となる。絶縁膜が余りにも厚くなると絶縁膜のストレスに起因するクラックが生ずる。その為最大膜厚は２μｍ程度が好ましい。生産性を考慮する必要が強い場合、絶縁膜厚は１μｍ程度が上限である。
The film thickness of the base
下地保護膜１２は、まず基板１１を純水やアルコールなどの有機溶剤で洗浄した後、基板１１上に常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法或いはスパッタ法等で形成する。下地保護膜１２として酸化ケイ素膜を用いる場合、常圧化学気相堆積法では、基板温度を２５０℃程度から４５０℃程度として、モノシラン（ＳｉＨ４）や酸素を原料として堆積し得る。プラズマ化学気相堆積法やスパッタ法では、基板温度は室温から４００℃程度である。
The base
次に、下地保護膜１２の上に半導体層１３を形成する。
半導体層１３としては、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体層の他に、シリコン・ゲルマニウム（ＳｉｘＧｅ１−ｘ：０＜ｘ＜１）やシリコン・カーバイド（ＳｉｘＣ１−ｘ：０＜ｘ＜１）、ゲルマニウム・カーバイド（ＧｅｘＣ１−ｘ：０＜ｘ＜１）等の四族元素複合体の半導体層、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物半導体層、カドミウム・セレン（ＣｄＳｅ）等の二族元素と六族元素との複合体化合物半導体層、またはシリコン・ゲルマニウム・ガリウム・ヒ素（ＳｉｘＧｅｙＧａｚＡｓｚ：ｘ＋ｙ＋ｚ＝１）といった更なる複合化合物半導体層等が挙げられる。或いは、これらの半導体層にリン（Ｐ）やヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加したＮ型半導体層、またはホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプター元素を添加したＰ型半導体層を形成してもよい。
Next, the
As the
半導体層１３は、ＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、またはスパッタ法等や蒸着法等のＰＶＤ法で形成する。半導体層１３としてシリコン膜を用いる場合、ＬＰＣＶＤ法では、ジシラン（Ｓｉ２Ｈ６）などを原料に、基板温度を４００℃程度から７００℃程度として堆積し得る。ＰＥＣＶＤ法では、モノシラン（ＳｉＨ４）などを原料に、基板温度を１００℃程度から５００℃程度として堆積可能である。スパッタ法を用いる時には、基板温度は室温から４００℃程度である。半導体層１３の膜厚は、ＴＦＴに用いる時には２０ｎｍ程度から１００ｎｍ程度が適している。
The
この様に堆積された半導体層１３の初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は、非晶質や混晶質、微結晶質、多結晶質等の様々な状態があるが、本願発明にあっては、初期状態はいずれの状態であっても構わない。なお本願明細書中では、非晶質の結晶化のみならず、多結晶質や微結晶質の再結晶化をも含めて総て結晶化と呼ぶ。
The initial state (as-deposited state) of the
（Ｓ３；マスク材料層の形成）
次に図２（ｂ）に示すように、半導体層１３の表面にマスク材料層１４を形成する。
マスク材料として、ネガ型の感光性を有するとともに、露光光に対して透明なものを採用する。ネガ型の感光性を有する材料とは、露光された部分が硬化して、現像後に残留するものである。また、露光光として後述する波長３０８ｎｍのエキシマレーザを採用する場合には、少なくとも露光後にその波長のレーザを透過しうるものを採用する。なお半導体層としてシリコンを採用する場合には、マスク材料として露光後に酸化ケイ素となるものを採用することが望ましい。この場合、酸化ケイ素からなるマスクを除去すれば、ケイ素からなる半導体層の表面に形成された自然酸化膜も同時に除去しうるからである。
(S3: Formation of mask material layer)
Next, as shown in FIG. 2B, a
As the mask material, a material having negative photosensitivity and transparent to exposure light is employed. The negative photosensitive material is a material in which an exposed portion is cured and remains after development. Further, when an excimer laser having a wavelength of 308 nm, which will be described later, is used as the exposure light, one that can transmit a laser having that wavelength after exposure is employed. When silicon is employed as the semiconductor layer, it is desirable to employ a mask material that becomes silicon oxide after exposure. In this case, if the mask made of silicon oxide is removed, the natural oxide film formed on the surface of the semiconductor layer made of silicon can be removed at the same time.
上述した各条件を満足するマスク材料として、ネガ型のポリシラザンを採用することが望ましい。ポリシラザンは、化学式１で表わされる繰り返し単位を有するものである。 It is desirable to employ negative polysilazane as a mask material that satisfies the above-described conditions. Polysilazane has a repeating unit represented by Chemical Formula 1.
化学式１において、Ｒ１、Ｒ２およびＲ３は、炭素原子数１〜８のアルキル基または水素原子である。このポリシラザンは、直鎖状または環状のいずれであってもよい。また、このポリシラザンの重量平均分子量は、５００〜１００００の範囲にあることが望ましい。重量平均分子量が５００未満では、露光後の酸化ケイ素膜が多孔質になりやすく、また分子量が１０，０００を越えると、次述する塗布液の流動性が低下するからである。上述したポリシラザンは、１種類のみを使用してもよく、また２種類以上を混合して使用してもよい。
In Chemical Formula 1, R1, R2 and R3 are an alkyl group having 1 to 8 carbon atoms or a hydrogen atom. The polysilazane may be linear or cyclic. The polysilazane preferably has a weight average molecular weight in the range of 500 to 10,000. This is because if the weight average molecular weight is less than 500, the silicon oxide film after exposure tends to be porous, and if the molecular weight exceeds 10,000, the fluidity of the coating liquid described below decreases. The polysilazane mentioned above may use only 1 type, and may mix and
本実施形態では、上述したポリシラザンを有機溶媒中に溶解して塗布液を作製する。この有機溶媒としては、ポリシラザンを溶解し、塗布液に流動性を付与するものであれば特に制限はない。具体的には、シクロヘキサンやトルエン、キシレン、ヘキセン等の炭化水素、塩化メチレンや塩化エチレン、トリクロロエタン等のハロゲン化炭化水素、またはエチルブチルエーテルやジブチルエーテル、ジオキサン、テトラヒドロフラン等のエーテル類等が挙げられる。これらの有機溶媒は、１種類のみを使用してもよく、また２種類以上を混合して使用してもよい。また、塗布液中のポリシラザンの濃度は、３〜３５重量％であることが望ましい。 In this embodiment, the polysilazane described above is dissolved in an organic solvent to prepare a coating solution. The organic solvent is not particularly limited as long as it dissolves polysilazane and imparts fluidity to the coating solution. Specific examples include hydrocarbons such as cyclohexane, toluene, xylene, and hexene, halogenated hydrocarbons such as methylene chloride, ethylene chloride, and trichloroethane, or ethers such as ethyl butyl ether, dibutyl ether, dioxane, and tetrahydrofuran. These organic solvents may be used alone or in combination of two or more. The concentration of polysilazane in the coating solution is preferably 3 to 35% by weight.
そして、上述した塗布液を基板上に塗布する。塗布方法として、スプレーコート法、スピンコート法、ロールコート法、インクジェット法、ディップ法、スクリーン印刷法、転写印刷法、カーテンコート法などの方法を採用すればよい。その後、塗膜を乾燥させることにより、基板上にポリシラザンからなるマスク材料層１４が形成される。
And the coating liquid mentioned above is apply | coated on a board | substrate. As a coating method, a spray coating method, a spin coating method, a roll coating method, an ink jet method, a dipping method, a screen printing method, a transfer printing method, a curtain coating method, or the like may be employed. Then, the
（Ｓ４；マスク材料層の露光および半導体層の結晶化）
次に図２（ｃ）に示すように、形成されたマスク材料層１４に光を照射して露光する。この光として、マスク材料層１４および半導体層１３による吸収率が高い波長の光を採用する。具体的には、波長３０８ｎｍ程度の紫外域のエキシマレーザが好ましい。エキシマレーザの中でも、大出力でしかも極短時間のパルス発振であるキセノンクロライド（ＸｅＣｌ）レーザが最も適している。
(S4: exposure of mask material layer and crystallization of semiconductor layer)
Next, as shown in FIG. 2C, the formed
光の照射は、半導体アイランドの形成領域に対して行う。そのため、前記領域に対応するパターンが描画されたフォトマスク９０を介して光を照射する。またレーザ描画法を用いて前記領域のみに光を照射してもよい。
The light irradiation is performed on the formation region of the semiconductor island. Therefore, light is irradiated through a
マスク材料層１４に対する光の照射は、酸化雰囲気下で行う。酸化雰囲気としては、たとえば、酸素含有ガスや水蒸気含有ガス、オゾン含有ガスなどの雰囲気が挙げられる。このような酸化雰囲気下で、ポリシラザンからなるマスク材料層１４にレーザを照射することにより、ポリシラザンの−ＳｉＮ−骨格が酸化されて、−ＳｉＯ−骨格に変化する。その際、結合間距離がほとんど変化せず、マスク材料層１４が大きく収縮することがないので、高解像度でマスクを形成することができる。これにより得られたマスクは、−ＳｉＯ−骨格を有しているため、耐ドライエッチング性に優れるとともに、絶縁性にも優れている。
The
本実施形態では、レーザ光を照射することにより、上述したマスク材料層１４を露光するとともに、その下層の半導体層１３を結晶化する。すなわち、レーザ光を照射することにより、半導体層１３を構成するアモルファスシリコンを溶融させ、これが凝固する過程で結晶化させる。上述したように、半導体アイランドの形成領域のマスク材料層１４に光を照射しているので、前記領域の半導体層１３をすべて結晶化することが可能になる。
In the present embodiment, the
図４は、マスク材料層における光の反射率の膜厚依存性を表すグラフである。マスク材料層における光の反射率は、マスク材料層の膜厚によって異なる。マスク材料層の表面で反射する光と、マスク材料層の裏面（半導体層との界面）で反射する光とが、相互に干渉するからである。マスク材料層に照射された光の反射率が最低となるのは、マスク材料層の膜厚ｔが数式２を満たす場合である。
FIG. 4 is a graph showing the film thickness dependence of the light reflectance in the mask material layer. The light reflectance in the mask material layer varies depending on the film thickness of the mask material layer. This is because the light reflected on the surface of the mask material layer and the light reflected on the back surface (interface with the semiconductor layer) of the mask material layer interfere with each other. The reflectance of the light applied to the mask material layer is lowest when the film thickness t of the mask material layer satisfies
ただし、λは照射する光の波長であり、ａは０以上の整数であり、ｎはマスク材料層の屈折率である。なお、露光終了後のマスク材料層の消衰係数を０としている。
そこで、マスク材料層の膜厚ｔが数式２を満たすように、マスク材料層を形成することが望ましい。これにより、マスク材料層における光の反射率が最低となり、半導体層への光の吸収率を向上させることができる。特に、ａ＝０とすればマスク材料層を最も薄く形成しうるので、マスク材料の消費量を低減することが可能になる。いま、λ＝３０８ｎｍ、ａ＝０、ｎ＝１．５とすれば、ｔ＝５１ｎｍとなる。
However, (lambda) is the wavelength of the light to irradiate, a is an integer greater than or equal to 0, and n is the refractive index of a mask material layer. The extinction coefficient of the mask material layer after the exposure is set to zero.
Therefore, it is desirable to form the mask material layer so that the film thickness t of the mask material layer satisfies
ところで、図４において膜厚が０の場合とは、マスク材料層を介することなく、半導体層に対して直接光を照射する場合に相当する。この場合の反射率は、マスク材料層の膜厚ｔが数式２を満たす場合の反射率より、大きくなっていることに注目されたい。すなわち、半導体層に対して直接光を照射する場合より、所定膜厚のマスク材料層を介して光を照射した方が、半導体層への光の吸収率を向上させることができるのである。これにより、光の照射パワーまたは照射時間を低減することが可能になり、半導体層の結晶化に必要なエネルギを低減することができる。
By the way, the case where the film thickness is 0 in FIG. 4 corresponds to the case where the semiconductor layer is directly irradiated with light without passing through the mask material layer. It should be noted that the reflectance in this case is larger than the reflectance when the thickness t of the mask material layer satisfies
（Ｓ５；マスク材料層の現像）
次に図２（ｄ）に示すように、マスク材料層を現像する。なおマスク材料層の露光部分は酸化ケイ素（ＳｉＯ２）に変化して硬化しているので、マスク材料層の現像により未露光部分を除去する。現像処理は、未反応のポリシラザンを現像液に溶解することによって行う。その現像液として、上述した塗布液に使用可能な有機溶媒またはアルカリ水溶液を採用することが可能である。以上により、半導体アイランドの形成領域にマスク１９が形成される。
(S5: Development of mask material layer)
Next, as shown in FIG. 2D, the mask material layer is developed. Since the exposed portion of the mask material layer is changed to silicon oxide (SiO 2) and cured, the unexposed portion is removed by developing the mask material layer. The development process is performed by dissolving unreacted polysilazane in a developer. As the developer, it is possible to employ an organic solvent or an alkaline aqueous solution that can be used in the coating solution described above. Thus, the
（Ｓ６；半導体層のパターニング）
次に図３（ａ）に示すように、上記のように形成されたマスク１９を介して、半導体層１３をパターニングする。半導体層１３のパターニングは、プラズマエッチングや反応性イオンエッチング等のドライエッチングによって行うことが可能である。その際、エッチングガスとして、ＣＦ４やＣＦ４とＯ２の混合ガス、ＳＦ６、ＣＣｌ２Ｆ２、Ｃ２Ｃｌ２Ｆ４等を採用すればよい。
(S6: Patterning of semiconductor layer)
Next, as shown in FIG. 3A, the
（Ｓ７；マスク材料層の除去）
次に図３（ｂ）に示すように、マスクを除去する。マスクの除去は、プラズマエッチングや反応性イオンエッチング等のドライエッチングによって行うことも可能であるが、ふっ酸および純水を用いて行うことが望ましい。通常の有機系フォトレジストをマスクとして半導体層をパターニングした場合には、フォトレジストの除去工程においてアッシングとよばれる酸素プラズマにさらされる工程および／または硫酸等による洗浄工程が行われることにより、またその前後の大気暴露により、シリコン最表面には自然酸化膜が必ず形成される。トランジスタ特性は、ゲート絶縁膜とシリコンとの界面の特性に大きく左右されるので、自然酸化膜が形成されたままゲート絶縁膜を形成すると、トランジスタ特性に悪影響が及ぶことになる。そのため、ゲート絶縁膜形成前にふっ酸等を用いて自然酸化膜を除去する必要がある。これに対して、ポリシラザンからなるマスクをふっ酸で除去すれば、シリコン最表面の不対電子（未結合手、ダングリングボンド）が水素により終端され、大気に暴露してもすぐには酸化されない安定な表面となるため、自然酸化膜の形成を防止することができる。このようにふっ酸を用いてマスクを除去することにより、シリコン表面を水素でパシベーションすることができるため、自然酸化膜除去工程を行うことなく、ゲート絶縁膜を形成することができる。これにより、製造工程を簡略化することが可能になり、製造コストを低減することができる。
(S7: Removal of mask material layer)
Next, as shown in FIG. 3B, the mask is removed. The mask can be removed by dry etching such as plasma etching or reactive ion etching, but it is desirable to remove the mask using hydrofluoric acid and pure water. When a semiconductor layer is patterned using a normal organic photoresist as a mask, a step of exposure to oxygen plasma called ashing and / or a cleaning step using sulfuric acid or the like is performed in the step of removing the photoresist. A natural oxide film is inevitably formed on the outermost surface of silicon due to atmospheric exposure before and after. Since the transistor characteristics greatly depend on the characteristics of the interface between the gate insulating film and silicon, if the gate insulating film is formed while the natural oxide film is formed, the transistor characteristics are adversely affected. Therefore, it is necessary to remove the natural oxide film using hydrofluoric acid or the like before forming the gate insulating film. On the other hand, if the mask made of polysilazane is removed with hydrofluoric acid, unpaired electrons (unbonded hands, dangling bonds) on the outermost surface of the silicon are terminated by hydrogen and are not immediately oxidized even when exposed to the atmosphere. Since the surface becomes stable, the formation of a natural oxide film can be prevented. By removing the mask using hydrofluoric acid in this manner, the silicon surface can be passivated with hydrogen, so that the gate insulating film can be formed without performing the natural oxide film removing step. Thereby, it becomes possible to simplify a manufacturing process and to reduce manufacturing cost.
なおマスクの除去をドライエッチングで行う場合は、エッチングガスとしてＣＦ４やＣＦ４とＨ２の混合ガス、Ｃ２Ｆ６、ＣＨＦ３、Ｃ３Ｈ８等を採用すればよい。特に、ＣＦ４とＨ２の混合ガスやＣＨＦ３、Ｃ３Ｈ８等の水素原子（Ｈ）を含むガスを採用することが望ましい。水素原子を含むガスは、ＳｉＯ２とＳｉとの選択比が大きいので、ＳｉＯ２のみをエッチングし、ｐ−Ｓｉをエッチングしないで残すことが可能になる。これにより、半導体アイランド１８が露出する。
Note that when the mask is removed by dry etching, CF4, a mixed gas of CF4 and H2, C2F6, CHF3, C3H8, or the like may be employed as an etching gas. In particular, it is desirable to employ a gas containing hydrogen atoms (H) such as a mixed gas of CF4 and H2 or CHF3, C3H8. Since the gas containing hydrogen atoms has a large selection ratio between SiO2 and Si, it is possible to etch only SiO2 and leave p-Si without etching. As a result, the
以上に詳述した本実施形態に係る薄膜トランジスタの製造方法では、図１に示すように、マスク材料としてレジストに代えてポリシラザンを採用した。このポリシラザンは、ネガ型の感光性を有するとともに、露光により透明な酸化ケイ素に変化する。
一般に、半導体層をエッチングして半導体アイランドを形成するには、半導体層の表面における半導体アイランドの形成領域にマスクを形成する必要がある。本実施形態の構成によれば、ポリシラザンがネガ型の感光性を有するので、前記領域内に光を照射して露光することによりマスクを形成することができる。しかも、同じ照射光により半導体層の前記領域を結晶化することが可能になる。このように、半導体層の結晶化工程（Ｓ２）を、マスク材料層の露光工程（Ｓ４）において同時に行うことができるので、製造工程を簡略化することが可能になり、製造コストを低減することができる。また、ポリシラザンは露光により透明な酸化ケイ素に変化するので、照射光を効率よく半導体層に吸収させることが可能になる。したがって、半導体層の結晶化に必要なエネルギを低減することができる。
In the thin film transistor manufacturing method according to the present embodiment described in detail above, polysilazane is adopted as a mask material instead of a resist as shown in FIG. This polysilazane has negative photosensitivity and changes to transparent silicon oxide upon exposure.
In general, in order to form a semiconductor island by etching a semiconductor layer, it is necessary to form a mask in a semiconductor island formation region on the surface of the semiconductor layer. According to the configuration of this embodiment, since polysilazane has negative photosensitivity, a mask can be formed by irradiating the region with light for exposure. Moreover, the region of the semiconductor layer can be crystallized with the same irradiation light. Thus, the crystallization step (S2) of the semiconductor layer can be performed simultaneously in the exposure step (S4) of the mask material layer, so that the manufacturing process can be simplified and the manufacturing cost can be reduced. Can do. In addition, since polysilazane is changed to transparent silicon oxide by exposure, it becomes possible to efficiently absorb the irradiation light in the semiconductor layer. Therefore, energy required for crystallization of the semiconductor layer can be reduced.
これに伴って、半導体層の形成工程（Ｓ１）とマスク材料層の形成工程（Ｓ３）とを連続して行うことが可能になる。したがって、半導体層の表面に自然酸化膜が形成されるのを抑制することができる。
仮に半導体層の表面に自然酸化膜が形成されても、ポリシラザンは露光により酸化ケイ素に変化するので、ポリシラザンの除去に伴って自然酸化膜の形成を防止することができる。これにより、自然酸化膜の除去工程（Ｓ８）を行うことなく、ゲート絶縁膜の形成工程（Ｓ９）を行うことができるので、製造工程を簡略化することが可能になり、製造コストを低減することができる。
Accordingly, the semiconductor layer forming step (S1) and the mask material layer forming step (S3) can be continuously performed. Therefore, the formation of a natural oxide film on the surface of the semiconductor layer can be suppressed.
Even if a natural oxide film is formed on the surface of the semiconductor layer, polysilazane is changed to silicon oxide by exposure, so that the formation of the natural oxide film can be prevented with the removal of polysilazane. Accordingly, since the gate insulating film forming step (S9) can be performed without performing the natural oxide film removing step (S8), the manufacturing process can be simplified and the manufacturing cost can be reduced. be able to.
（Ｓ９；ゲート絶縁膜形成）
この後、図３（ｃ）に示すように、半導体アイランド１８の表面にゲート絶縁膜２１を成膜する。ゲート絶縁膜２１の成膜方法としては、ＥＣＲプラズマＣＶＤ法、平行平板プラズマＣＶＤ法などがある。
(S9: Gate insulating film formation)
Thereafter, as shown in FIG. 3C, a gate insulating film 21 is formed on the surface of the
引き続いて、ゲート電極２２となる薄膜をＰＶＤ法或いはＣＶＤ法などで堆積する。この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定である事が望まれ、例えばタンタル、タングステン、クロム等の高融点金属がふさわしい。また、イオンドーピングによってソース、ドレインを形成する場合、水素のチャネリングを防止するため、ゲート電極２２の膜厚が７００ｎｍ程度必要になる。前記高融点金属の中で、７００ｎｍもの膜厚で成膜しても膜ストレスによるクラックが生じない材料として、タンタルが最もふさわしい。
Subsequently, a thin film to be the
ゲート電極２２となる薄膜を堆積後、パターニングを行う。引き続いて、半導体アイランド１８に不純物イオン注入を行って、ソース領域Ｓおよびドレイン領域Ｄを形成する。この時、ゲート電極２２をイオン注入のマスクとすることにより、ゲート電極２２下のみにチャンネルが形成される（自己整合構造）。ＣＭＯＳ−ＴＦＴを作成する時は、ポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳまたはＰＭＯＳの一方をマスクし、他方にイオン注入を行う。不純物イオン注入は、質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素とを注入するイオンドーピング法、および質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法の二種類が適応され得る。イオンドーピング法の原料ガスとしては、水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ３）やジボラン（Ｂ２Ｈ６）等の注入不純物元素の水素化物を用いる。イオン打ち込み法では、所望の不純物元素のみを注入した後に、引き続いて水素イオン（プロトンや水素分子イオン）を注入する。
After depositing a thin film to be the
ＭＯＳ界面やゲート絶縁膜を安定に保つ為には、イオンドーピング法にしろイオン打ち込み法にしろ、イオン注入時の基板温度は３５０℃以下である事が好ましい。一方、注入不純物の活性化を３５０℃以下の低温にて常に安定的に行うには（本願ではこれを低温活性化と称する）、イオン注入時の基板温度は２００℃以上である事が望ましい。トランジスタのしきい値電圧を調整する為にチャンネル・ドープを行うとか、或いはＬＤＤ構造を形成するといった様に、低濃度に注入された不純物イオンを低温で確実に活性化するには、イオン注入時の基板温度は２５０℃以上であることが必要となる。この様に基板温度が高い状態でイオン注入を行うと、イオン注入に伴う半導体アイランド１８の結晶壊破の際に再結晶化も同時に生じ、結果としてイオン注入部の非晶質化を防ぐ事ができる。即ち、イオン注入された領域は注入後も依然として結晶質として残り、その後の活性化温度が３５０℃程度以下と低温であっても、注入イオンの活性化が可能になるのである。
In order to keep the MOS interface and the gate insulating film stable, it is preferable that the substrate temperature at the time of ion implantation is 350 ° C. or lower regardless of the ion doping method or the ion implantation method. On the other hand, in order to always stably activate the implanted impurities at a low temperature of 350 ° C. or lower (this is referred to as low temperature activation in this application), it is desirable that the substrate temperature at the time of ion implantation is 200 ° C. or higher. In order to reliably activate the impurity ions implanted at a low concentration at a low temperature, such as channel doping to adjust the threshold voltage of the transistor or formation of an LDD structure, the ion implantation is performed at the time of ion implantation. The substrate temperature needs to be 250 ° C. or higher. When ion implantation is performed in such a state where the substrate temperature is high, recrystallization also occurs at the same time as the crystal destruction of the
この後、ゲート電極２２を覆うように、酸化ケイ素や窒化ケイ素等からなる層間絶縁膜２３を形成する。次に。半導体アイランド１８のソース領域Ｓおよびドレイン領域Ｄの上に、コンタクトホールを開孔する。そのコンタクトホールの内部から層間絶縁膜２３の表面にかけて、ＰＶＤ法やＣＶＤ法などにより、ソース電極２４およびドレイン電極２４を形成する。以上により、薄膜トランジスタ１０が完成する。
Thereafter, an
（電子機器）
本実施形態に係る薄膜トランジスタの製造方法を使用して、薄膜トランジスタを備えた半導体装置を形成することができる。その半導体装置を備えた電子機器の例につき、図５を用いて説明する。
図５は、携帯電話の斜視図である。本実施形態に係る薄膜トランジスタの製造方法を使用して形成した半導体装置は、携帯電話３００の筐体内部に配置されている。これにより、携帯電話のコストを低減することができる。
(Electronics)
Using the method for manufacturing a thin film transistor according to this embodiment, a semiconductor device including a thin film transistor can be formed. An example of an electronic device including the semiconductor device will be described with reference to FIGS.
FIG. 5 is a perspective view of the mobile phone. A semiconductor device formed by using the method for manufacturing a thin film transistor according to the present embodiment is disposed inside the casing of the
なお上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。いずれの電子機器も、本発明を適用することにより、コストを低減することができる。 Note that the semiconductor device described above can be applied to various electronic devices other than cellular phones. For example, LCD projectors, multimedia-compatible personal computers (PCs) and engineering workstations (EWS), pagers, word processors, TVs, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation systems The present invention can be applied to electronic devices such as a device, a POS terminal, and a device provided with a touch panel. Any electronic device can reduce costs by applying the present invention.
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。 It should be noted that the technical scope of the present invention is not limited to the above-described embodiments, and includes those in which various modifications are made to the above-described embodiments without departing from the spirit of the present invention. In other words, the specific materials and layer configurations described in the embodiments are merely examples, and can be changed as appropriate.
Ｓ１…半導体層の形成工程 Ｓ３…ポリシラザン層の形成工程 Ｓ４…ポリシラザン層の露光および半導体層の結晶化工程 Ｓ５…ポリシラザン層の現像工程 Ｓ６…半導体層のパターニング工程 Ｓ７…ポリシラザン層の除去工程 １３…半導体層 １４…ポリシラザン層（マスク材料層）
S1 ... Semiconductor layer forming step S3 ... Polysilazane layer forming step S4 ... Polysilazane layer exposure and semiconductor layer crystallization step S5 ... Polysilazane layer developing step S6 ... Semiconductor layer patterning step S7 ... Polysilazane
Claims (6)
前記半導体層の表面に、ネガ型の感光性を有するマスク材料層を形成する工程と、
前記マスク材料層に光を照射して、半導体パターンを形成する領域を露光するとともに、前記領域を結晶化する工程と、
前記マスク材料層を現像して、前記領域にマスクを形成する工程と、
前記マスクを用いて、前記半導体層をパターニングする工程と、
前記マスクを除去して、前記半導体パターンを形成する工程と、
を有することを特徴とするパターン形成方法。 Forming an amorphous semiconductor layer;
Forming a mask material layer having negative photosensitivity on the surface of the semiconductor layer;
Irradiating the mask material layer with light to expose a region for forming a semiconductor pattern, and crystallizing the region;
Developing the mask material layer to form a mask in the region;
Patterning the semiconductor layer using the mask;
Removing the mask to form the semiconductor pattern;
The pattern formation method characterized by having.
ただし、λは前記光の波長であり、ａは０以上の整数であり、ｎは前記マスク材料層の屈折率である。 The mask material layer has a thickness t,
Where λ is the wavelength of the light, a is an integer greater than or equal to 0, and n is the refractive index of the mask material layer.
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| JP2013115198A (en) * | 2011-11-28 | 2013-06-10 | Toshiba Corp | Pattern forming method |
| JP2017516979A (en) * | 2014-03-28 | 2017-06-22 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | Temperature measurement and calibration technology for semiconductor workpieces using infrared radiation |
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