JP2007103350A

JP2007103350A - ZnO NANO CHIP ELECTRODE ELECTROLUMINESCENT ELEMENT ON SILICON SUBSTRATE, AND ITS MANUFACTURING METHOD

Info

Publication number: JP2007103350A
Application number: JP2006231000A
Authority: JP
Inventors: John F Conley Jr; エフ．コンリー，ジュニアジョン; Ono Yoshi; オノヨシ
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-09-30
Filing date: 2006-08-28
Publication date: 2007-04-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a ZnO nano-chip electroluminescent element formed on silicon (Si) substrate, and to provide its manufacturing method. <P>SOLUTION: The manufacturing method comprises a process 1502 of forming a Si substrate, a process 1504 of forming a lower part contact part for covering the Si substrate, a process 1506 of forming a seed layer to cover the lower part contact part, a process 1508 of forming a ZnO nanochip having a head covering the seed layer, a process 1510 of forming an insulating film to cover the ZnO nanochip, a process 1512 of etching the insulating film, a process 1514 of exposing the head of the ZnO nanochip, and a process 1516 of forming a transparent electrode that covers the exposed head of the ZnO nanochip. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、概略的には集積回路の製造に関連し、より詳しくは、シリコン基板上に形成されたＺｎＯナノチップ電界発光素子に関する。 The present invention relates generally to the manufacture of integrated circuits, and more particularly to a ZnO nanotip electroluminescent device formed on a silicon substrate.

〔関連出願〕
本出願は、コンリー（Ｃｏｎｌｅｙ）らによる発明（発明の名称：対向する蛍光体層を備えるナノチップ電極電界発光素子）の係属中の特許出願（出願日：２００５年３月１日、出願番号：１１／０７０，０５１）の一部継続出願である。本出願は、合衆国法典第３５巻第１２０条に基づいて上述の親出願に対する優先権を主張するものであり、また参照を介して親出願を明確に包含しているものである。 [Related applications]
This application is a pending patent application (application date: March 1, 2005, application number: 11) of the invention by Conley et al. (Title: Nanotip electrode electroluminescent device with opposing phosphor layers). / 070,051). This application claims priority to the above-mentioned parent application under 35 USC 35, 120, and expressly includes the parent application by reference.

半導体材料が直接的または間接的なバンドギャップを形成しているか否かに関わらず、半導体素子は、光を発生させることができる。高電界逆方向バイアスをかけたｐｎ接合は、光子の放出に伴い再結合するホットキャリアの大きな集団を生じさせる。
シリコン（Ｓｉ）素子は、低い発光効率を有することが知られており、その光子エネルギーはおおよそ２ｅＶである。電気的エネルギーの光学的な光エネルギー（ｏｐｔｉｃａｌｐｈｏｔｏｎｉｃｅｎｅｒｇｙ）への変換は、電界発光（ＥＬ；ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）と呼ばれている。小さな電気信号を用いて動作し得る効率的な電界発光素子は、室温において作製されている。しかしながら、上記効率的な電界発光素子は、普通、シリコンと適合性を有していない材料の上に作製されている。 Regardless of whether the semiconductor material forms a direct or indirect band gap, the semiconductor element can generate light. A high field reverse biased pn junction produces a large population of hot carriers that recombine with the emission of photons.
A silicon (Si) device is known to have a low luminous efficiency, and its photon energy is approximately 2 eV. The conversion of electrical energy into optical photonic energy is called electroluminescence (EL). Efficient electroluminescent devices that can operate using small electrical signals are fabricated at room temperature. However, the efficient electroluminescent device is usually made on a material that is not compatible with silicon.

上記材料は、例えば、ＩｎＧａＮ、ＡｌＧａＡｓ、ＧａＡｓＰ、ＧａＮおよびＧａＰのような周期表におけるＩＩＩ−Ｖ族の材料である。これらの材料のひとつから形成される基板上に形成された電界発光素子は、基板として用いた固有の材料に応じて可視光領域内の狭い帯域幅を有する光を効率的に発することができる。
さらに、ＺｎＳｅのような周期表におけるＩＩ−ＶＩ族の材料も電界発光素子の基板の材料として用いられている。ＺｎＳおよびＺｎＯのような周期表におけるＩＩ−ＶＩ族のその他の材料は、交流バイアス条件下において電界発光を示すことが知られている。 The material is a group III-V material in the periodic table, such as InGaN, AlGaAs, GaAsP, GaN, and GaP. An electroluminescent element formed on a substrate formed of one of these materials can efficiently emit light having a narrow bandwidth in the visible light region depending on the specific material used as the substrate.
Furthermore, II-VI group materials in the periodic table such as ZnSe are also used as the substrate material of the electroluminescent element. Other II-VI group materials in the periodic table such as ZnS and ZnO are known to exhibit electroluminescence under alternating bias conditions.

もし、特殊な（従来とは異なる）ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスが成し遂げられれば、これらの素子は、光を発する素子として用いるためにシリコン上に堆積され得る。発光材料のその他の種類としては、有機発光ダイオード（ＯＬＥＤｓ；ｏｒｇａｎｉｃｌｉｇｈｔｅｍｉｔｔｉｎｇｄｉｏｄｅｓ）、ナノ結晶性シリコン（ｎｃ−Ｓｉ；ｎａｎｏｃｒｙｓｔａｌｌｉｎｅｓｉｌｉｃｏｎ）および高分子材料ＬＥＤ（ｌｉｇｈｔｅｍｉｔｔｉｎｇｄｉｏｄｅ）が挙げられる。 If a special (unconventional) CMOS (complementary metal oxide semiconductor) process is achieved, these devices can be deposited on silicon for use as light emitting devices. Other types of light emitting materials include organic light emitting diodes (OLEDs), nanocrystalline silicon (nc-Si), and polymer material LEDs (light emitting diodes).

従来、シリコンは、シリコンが有するエネルギーバンドギャップが間接型の性質であるため、光電子工学的な適用には不向きであると考えられている。実際、バルクシリコンは酷く非効率的な発光体である。シリコンが光電子工学的な適用に不向きであるという問題を打開するために展開された種々の研究方法の内、Ｓｉナノ構造内における量子閉じ込め、および結晶性シリコンの希土類元素ドーピングは、多くの注目を受けている。 Conventionally, silicon is considered to be unsuitable for optoelectronic applications because the energy band gap of silicon is an indirect type. In fact, bulk silicon is a severely inefficient light emitter. Among various research methods developed to overcome the problem of silicon being unsuitable for optoelectronic applications, quantum confinement within Si nanostructures and rare earth doping of crystalline silicon have received much attention. is recieving.

シリコンと適合性を有する単純かつ効率的な発光素子は、光学素子（発光および光検出）を必要とする応用に好ましい。効率的なシリコン基板電界発光素子は、従来の金属処理プロセスと比較して、より高速かつ信頼性を有する信号結合手段を可能にするであろう。 Simple and efficient light-emitting elements that are compatible with silicon are preferred for applications that require optical elements (emission and light detection). An efficient silicon substrate electroluminescent device would allow faster and more reliable signal coupling means compared to conventional metal processing processes.

さらに、大規模なシステム・オン・チップタイプの素子における内部チップ接続にとって、光学的な手段による信号のルーティングもまた好ましい。チップ間通信のために、別々のシリコン片の間の導波路または直接的な光学連結を行うことによって、チップ間の電気的接続をすることなく実装を可能にするだろう。可視光の小さな点光源を生じさせるための方法を小型のディスプレイに採用すれば、単純かつ安価なディスプレイを形成することを可能にするであろう。 In addition, signal routing by optical means is also preferred for internal chip connections in large system-on-chip type devices. For chip-to-chip communication, a waveguide or direct optical coupling between separate pieces of silicon would allow implementation without electrical connection between chips. If a method for producing a small point source of visible light is employed in a small display, it will be possible to form a simple and inexpensive display.

図１５は、個体Ｓｉ蛍光体ＥＬ素子である薄膜の部分断面図（従来技術）である。Ｓｉと適合性を有するＥＬ素子は、現在、光学的な内部連絡など、数多くの応用が模索されている。交流ＥＬ素子は、基板１、光学底部電極２、上部誘電体層５と下部誘電体層３との間に挟まれた蛍光体層４、および上部透明電極６から構成されている。普通、図１５のような素子は、その界面における状態から蛍光体層内へ電子を注入するために高い動作電界を必要とする。電子は、それから上記電界により加速され、発光中心において発光減衰するまでエネルギーを受け続ける。 FIG. 15 is a partial cross-sectional view (prior art) of a thin film which is a solid Si phosphor EL element. EL devices having compatibility with Si are currently being searched for many applications such as optical internal communication. The AC EL element includes a substrate 1, an optical bottom electrode 2, a phosphor layer 4 sandwiched between an upper dielectric layer 5 and a lower dielectric layer 3, and an upper transparent electrode 6. Normally, an element as shown in FIG. 15 requires a high operating electric field to inject electrons from the state at the interface into the phosphor layer. The electrons are then accelerated by the electric field and continue to receive energy until the light emission decays at the emission center.

ナノワイヤー、ナノロッドおよびナノ粒子のようなナノ構造材料は、何例か名前を挙げると、ナノワイヤーケミカルセンサ、ナノワイヤーバイオセンサ、ナノワイヤーＬＥＤ、ナノワイヤートランジスタ、ナノワイヤーレーザーなどの応用に用いるための可能性を有している。Ｓｉ、Ｇｅ、その他の元素半導体、ＺｎＯ、および他の二元素半導体のような材料が、ナノ構造化されている。 Nanostructured materials such as nanowires, nanorods, and nanoparticles, to name a few, are for use in applications such as nanowire chemical sensors, nanowire biosensors, nanowire LEDs, nanowire transistors, and nanowire lasers It has the possibility of Materials such as Si, Ge, other elemental semiconductors, ZnO, and other two-element semiconductors are nanostructured.

ナノワイヤー形成の主要な形成方法の一つは、気相からナノワイヤーを成長させるために必要である触媒を用いたＶＬＳ輸送（ｖａｐｏｒ−ｌｉｑｕｉｄｓｏｌｉｄｔｒａｎｓｐｏｒｔ）機構を利用した方法である。他の方法もまた用いられている。 One of the main formation methods for forming nanowires is a method using a VLS transport (vapor-liquid solid transport) mechanism using a catalyst necessary for growing nanowires from a gas phase. Other methods have also been used.

ＺｎＯは、３８０ナノメートル（ｎｍ）の波長を有する、固有の（ｉｎｔｒｉｎｓｉｃ）ＵＶ（ｕｌｔｒａｖａｉｏｌｅｔ）光ルミネッセンス（ＰＬ；ｐｈｏｔｏ−ｌｕｍｉｎｅｓｃｅｎｃｅ）を示す、もうひとつのＰＬ材料である。ＺｎＯから形成されるＳｉ上のＥＬ素子構造は、広く用いられているＣＭＯＳ制御電子回路を活用するために好ましいであろう。 ZnO is another PL material that exhibits intrinsic UV (ultra-violet) photoluminescence (PL) with a wavelength of 380 nanometers (nm). An EL device structure on Si formed from ZnO would be preferred to take advantage of widely used CMOS control electronics.

よく報告がなされている、ＣＯＭＳ電子回路にナノ構造を組み込むための技術は、一つの基板上にナノワイヤーを成長させること、成長させたナノワイヤーを「回収すること」および素子基板上に回収したナノワイヤーを分散させることに関連している、そしてこの技術は「ピック・アンド・プレイス（ｐｉｃｋａｎｄｐｌａｃｅ）」法としてよく参照される。 A well-documented technique for incorporating nanostructures in a COMS electronic circuit is to grow nanowires on one substrate, “recover” the grown nanowires, and recover them on a device substrate. Related to dispersing nanowires, and this technique is often referred to as the “pick and place” method.

素子基板上に直接成長させたナノ構造の活用については、まだほとんど報告されていない。成長させたナノワイヤーを直接用いて素子を製造することは、従来のピック・アンド・プレイス法を超える、ナノ構造の清浄さおよび直接配置などの、より有利な点を有している。 Little has been reported on the use of nanostructures grown directly on device substrates. Fabricating devices directly using grown nanowires has more advantages, such as nanostructure cleanliness and direct placement, over conventional pick and place methods.

本発明の目的は、ナノ構造を有するＺｎＯをシリコン基板上に直接配置することにより形成した電界発光素子の製造方法およびその製造方法を用いてシリコン基板上に形成した電界発光素子を提供することである。 An object of the present invention is to provide a method for manufacturing an electroluminescent device formed by directly arranging ZnO having a nanostructure on a silicon substrate, and an electroluminescent device formed on a silicon substrate using the manufacturing method. is there.

本発明は、Ｓｉ基板上にＺｎＯナノチップをベースにしたＥＬ素子を製造する方法を提供する。従来の方法と異なる点は、ＺｎＯナノチップが絶縁材料に埋め込まれており、かつＺｎＯナノチップの端部を露出させている点である。ＺｎＯナノチップの露出させた端部（頭部）は、ｐ型材料または透明電極材料に覆われることによって、より効率的な電気接続を形成している。 The present invention provides a method of manufacturing an EL device based on a ZnO nanotip on a Si substrate. The difference from the conventional method is that the ZnO nanotip is embedded in an insulating material and the end of the ZnO nanotip is exposed. The exposed end (head) of the ZnO nanotip is covered with a p-type material or a transparent electrode material, thereby forming a more efficient electrical connection.

従って、シリコン（Ｓｉ）基板上にＺｎＯナノチップ電界発光（ＥＬ）素子を製造するための方法を提供する。上記方法は、Ｓｉ基板を形成する工程と、該Ｓｉ基板を覆う下部接触部を形成する工程と、該下部接触部を覆うシード層を形成する工程と、該シード層を覆うＺｎＯナノチップであって、頭部を備えるＺｎＯナノチップを形成する工程と、該ＺｎＯナノチップ覆う絶縁膜を形成する工程と、該絶縁膜をエッチングする工程と、該ＺｎＯナノチップの頭部を露出させる工程と、ＺｎＯナノチップの露出させた該頭部を覆う透明電極を形成する工程とを包含する。 Accordingly, a method for fabricating a ZnO nanotip electroluminescent (EL) device on a silicon (Si) substrate is provided. The method includes a step of forming a Si substrate, a step of forming a lower contact portion that covers the Si substrate, a step of forming a seed layer that covers the lower contact portion, and a ZnO nanochip that covers the seed layer. A step of forming a ZnO nanotip having a head, a step of forming an insulating film covering the ZnO nanochip, a step of etching the insulating film, a step of exposing the head of the ZnO nanotip, and exposure of the ZnO nanotip Forming a transparent electrode that covers the head.

一つの局面において、ＺｎＯナノチップを形成した後、Ａｌ_２Ｏ_３またはＨｆＯ_２のような材料を用いて、ＡＬＤの処理によってＺｎＯナノチップをコーティングしてもよい。 In one aspect, after forming the ZnO nanotips, a material such as Al ₂ O ₃ or HfO ₂ may be used to coat the ZnO nanotips by ALD processing.

上記シード層は、ＺｎＯまたはＺｎＯ：Ａｌで有り得る。また、ＺｎＯまたはＺｎＯ：Ａｌを堆積するための方法として、スパッタ、化学気相堆積（ＣＶＤ）、スピン塗布または原子層堆積（ＡＬＤ）のような手法を用いることができる。なお、「ＺｎＯ：Ａｌ」は「Ａｌを添加したＺｎＯ」という意味で用いている。また、以下において「ａ：ｂ」と記載する場合、同様に「ｂを添加したａ」を意味している。 The seed layer can be ZnO or ZnO: Al. As a method for depositing ZnO or ZnO: Al, a technique such as sputtering, chemical vapor deposition (CVD), spin coating, or atomic layer deposition (ALD) can be used. “ZnO: Al” is used to mean “ZnO to which Al is added”. In the following description, “a: b” means “a with b added”.

ＺｎＯナノチップを覆う上記絶縁膜は、スピン塗布するポリスチレンまたはポリマーのいずれかで有り得る。そして、上記絶縁膜は、Ｏ_３プラズマを用いてエッチングすることができる。 The insulating film covering the ZnO nanotip can be either polystyrene or polymer to be spin coated. The insulating film can be etched using O ₃ plasma.

一方、上記絶縁膜がスピン塗布ガラス（ＳＯＧ）である場合、該絶縁膜のエッチングは、ウェットエッチングまたはドライエッチングを用いることができる。 On the other hand, when the insulating film is spin-coated glass (SOG), the etching of the insulating film can be performed by wet etching or dry etching.

一つの局面において、上記下部接触部は、Ｓｉ基板にｎ＋ドーパントを埋め込んだ結果、Ｓｉ基板上に形成されるｎ＋層である。 In one aspect, the lower contact portion is an n + layer formed on the Si substrate as a result of embedding an n + dopant in the Si substrate.

さらに別の局面において、上記下部接触部および上記シード層の両方は、Ｓｉ基板を覆うＺｎＯ：Ａｌ層から形成されている。 In yet another aspect, both the lower contact portion and the seed layer are formed from a ZnO: Al layer covering the Si substrate.

また、本発明のＺｎＯナノチップＥＬ素子は、シリコン基板上に形成されたＺｎＯナノチップ電界発光素子であって、該ＥＬ素子は、Ｓｉ基板と、該Ｓｉ基板を覆う下部接触部と、該下部接触部を覆うシード層と、該シード層を覆うＺｎＯナノチップであって、頭部を備えるＺｎＯナノチップと、露出したＺｎＯナノチップの頭部を備えた上部表面を有し、かつＺｎＯナノチップを覆う絶縁膜と、露出したＺｎＯナノチップの該頭部を覆う透明電極とを備える。 The ZnO nanochip EL device of the present invention is a ZnO nanochip electroluminescent device formed on a silicon substrate, and the EL device includes a Si substrate, a lower contact portion covering the Si substrate, and the lower contact portion. A seed layer covering the seed layer, a ZnO nanochip covering the seed layer, a ZnO nanochip having a head, an insulating film having an upper surface with a head of the exposed ZnO nanochip, and covering the ZnO nanochip, A transparent electrode covering the head of the exposed ZnO nanotip.

ＺｎＯのナノ構造であるＺｎＯナノチップは、Ｓｉ基板上に直接配置されている。また、ＺｎＯナノチップの頭部は、絶縁膜より露出し、かつ透明電極によって覆われている。 ZnO nanotips, which are ZnO nanostructures, are arranged directly on the Si substrate. The head of the ZnO nanotip is exposed from the insulating film and is covered with a transparent electrode.

よって、従来のピック・アンド・プレイス法によるナノ構造の配置と比較して、ナノ構造の清浄度が高まる。直接配置が可能であるため、容易に基板上の所望の位置に対して素子（ナノ構造）の配置を行うことができる。また、ＺｎＯナノチップの頭部を露出させ、透明電極によって覆っているため、より信頼性の高い電気接続が実現できる。 Therefore, the cleanliness of the nanostructure is increased as compared with the arrangement of the nanostructure by the conventional pick and place method. Since direct arrangement is possible, the element (nanostructure) can be easily arranged at a desired position on the substrate. Further, since the head of the ZnO nanochip is exposed and covered with the transparent electrode, more reliable electrical connection can be realized.

本発明のＳｉ基板上にＺｎＯナノチップＥＬ素子を製造するための方法は、Ｓｉ基板を形成する工程と、該Ｓｉ基板を覆う下部接触部を形成する工程と、該下部接触部を覆うシード層を形成する工程と、該シード層を覆う、頭部を備えるＺｎＯナノチップを形成する工程と、該ＺｎＯナノチップ覆う絶縁膜を形成する工程と、該絶縁膜をエッチングする工程と、該ＺｎＯナノチップの頭部を露出させる工程と、ＺｎＯナノチップの露出させた該頭部を覆う透明電極を形成する工程とを包含するため、従来のピック・アンド・プレイス法よりも有利な点（ナノ構造の清浄さおよび直接配置の容易さ）を有している。 A method for manufacturing a ZnO nanochip EL device on a Si substrate according to the present invention includes a step of forming a Si substrate, a step of forming a lower contact portion covering the Si substrate, and a seed layer covering the lower contact portion. A step of forming, a step of forming a ZnO nanotip having a head covering the seed layer, a step of forming an insulating film covering the ZnO nanochip, a step of etching the insulating film, and a head of the ZnO nanotip And the step of forming a transparent electrode that covers the exposed head of the ZnO nanotips, which is advantageous over conventional pick and place methods (cleaning of nanostructures and direct Ease of placement).

また、本発明のシリコン基板上に形成されたＺｎＯナノチップ電界発光素子は、Ｓｉ基板と、該Ｓｉ基板を覆う下部接触部と、該下部接触部を覆うシード層と、該シード層を覆う、頭部を備えるＺｎＯナノチップと、露出したＺｎＯナノチップの頭部を備えた頭部表面を有し、かつＺｎＯナノチップを覆う絶縁膜と、露出したＺｎＯナノチップの該頭部を覆う透明電極とを備えるため、上述の製造方法と同様の効果を奏する。 The ZnO nanotip electroluminescent device formed on the silicon substrate of the present invention includes a Si substrate, a lower contact portion covering the Si substrate, a seed layer covering the lower contact portion, and a head layer covering the seed layer. A ZnO nanotip having a portion, a head surface having an exposed ZnO nanotip head and an insulating film covering the ZnO nanochip, and a transparent electrode covering the exposed ZnO nanochip, The same effects as the above-described manufacturing method are achieved.

上述した方法およびＳｉ基板上のＺｎＯナノチップＥＬ素子の更なる詳細について以下に示す。 Further details of the above-described method and ZnO nanotip EL device on Si substrate are given below.

なお、以下の記載において、「ナノチップ」という文言は、特定の物理的特徴、形状または大きさについていかなる限定を加えることも意図していない。また、上記ナノチップは、代わりにナノロッド、ナノチューブまたはナノワイヤーとして理解されてもよい。ある局面において（特に示していないが）、上記ナノチップは、中空構造を有していてもよい。他の局面において（特に示していないが）、上記ナノチップは、チップの端部を複数有するよう形成されていてもよい。 In the following description, the term “nanochip” is not intended to impose any limitation on a specific physical feature, shape, or size. Also, the nanotips may be understood as nanorods, nanotubes or nanowires instead. In one aspect (not particularly shown), the nanochip may have a hollow structure. In another aspect (not particularly shown), the nanochip may be formed to have a plurality of chip ends.

〔発明の詳細な説明〕
（本発明に係るシリコン基板上のＺｎＯナノチップ電極電界発光素子の構造）
図２〜図５を参照して、本発明に係るシリコン（Ｓｉ）基板上のＺｎＯナノチップ電界発光（ＥＬ）素子の構造について説明する。 Detailed Description of the Invention
(Structure of ZnO nanotip electrode electroluminescent device on silicon substrate according to the present invention)
The structure of a ZnO nanotip electroluminescent (EL) device on a silicon (Si) substrate according to the present invention will be described with reference to FIGS.

図２は、Ｓｉ基板上のＺｎＯナノチップＥＬ素子の部分断面図である。
Ｓｉ基板上のＺｎＯナノチップＥＬ素子２００は、Ｓｉ基板２０２および該Ｓｉ基板２０２を覆う下部接触部２０４を備えている。シード層２０６は、上記下部接触部２０４上を覆っている。上記シード層２０６を構成する代表的な材料としては、ＺｎＯまたはＺｎＯ：Ａｌなどが挙げられる。 FIG. 2 is a partial cross-sectional view of a ZnO nanochip EL element on a Si substrate.
The ZnO nanochip EL element 200 on the Si substrate includes a Si substrate 202 and a lower contact portion 204 that covers the Si substrate 202. The seed layer 206 covers the lower contact portion 204. As a typical material constituting the seed layer 206, ZnO, ZnO: Al, or the like can be given.

頭部２１０を有するＺｎＯナノチップ２０８は、上記シード層２０６上に位置している。絶縁膜２１２は、上記ＺｎＯナノチップ２０８を覆っている。上記絶縁膜２１２は、ＺｎＯナノチップ２０８の露出させた頭部２１０とともに上部表面２１４を構成している。上記絶縁膜２１２は、スピン塗布ポリスチレン、スピン塗布ガラスまたはポリマーから構成されていてもよい。 A ZnO nanotip 208 having a head 210 is located on the seed layer 206. The insulating film 212 covers the ZnO nanotip 208. The insulating film 212 forms an upper surface 214 together with the exposed head 210 of the ZnO nanotip 208. The insulating film 212 may be made of spin-coated polystyrene, spin-coated glass, or a polymer.

透明上部電極２１６（透明電極）は、ＺｎＯナノチップ２０８の露出させた上記頭部２１０上を覆っている。上記透明上部電極２１６は、ＩＴＯ（ｉｎｄｉｕｍ−ｔｉｎｏｘｉｄｅ）、ＺｎＯ：ＡｌまたはＡｕから構成されていてもよい。 The transparent upper electrode 216 (transparent electrode) covers the exposed head 210 of the ZnO nanotip 208. The transparent upper electrode 216 may be made of ITO (indium-tin oxide), ZnO: Al, or Au.

他の局面において、上記下部接触部２０４および上記シード層２０６の両方は、上記Ｓｉ基板２０２を覆うＺｎＯ：Ａｌから構成される層である。一つの局面において上記下部接触部２０４は、Ｓｉ基板２０２上を覆うｎ＋層を含んでいてもよい。 In another aspect, both the lower contact portion 204 and the seed layer 206 are layers composed of ZnO: Al covering the Si substrate 202. In one aspect, the lower contact portion 204 may include an n + layer that covers the Si substrate 202.

図３は、図２に示したＺｎＯナノチップＥＬ素子２００の第１変形例の部分断面図である。 FIG. 3 is a partial cross-sectional view of a first modification of the ZnO nanochip EL element 200 shown in FIG.

図３に示す一つの局面において、上記ＺｎＯナノチップ２０８にコーティング３００が施されている。上記コーティング３００は、例えば、Ａｌ_２Ｏ_３またはＨｆＯ_２から構成されている。 In one aspect shown in FIG. 3, a coating 300 is applied to the ZnO nanotip 208. The coating 300 is made of, for example, Al ₂ O ₃ or HfO ₂ .

上記コーティング３００は、上記ＺｎＯナノチップ２０８を保護する目的で行われる。ＺｎＯは極端にエッチングを受けやすいため、ＺｎＯナノチップ２０８のコーティング３００は、絶縁膜２１２の材料としてＳＯＧを用いる場合に有効である。 The coating 300 is performed for the purpose of protecting the ZnO nanotip 208. Since ZnO is extremely susceptible to etching, the coating 300 of the ZnO nanotip 208 is effective when SOG is used as the material of the insulating film 212.

図４は、図２に示したＺｎＯナノチップＥＬ素子２００の第２変形例の部分断面図である。 FIG. 4 is a partial cross-sectional view of a second modification of the ZnO nanochip EL element 200 shown in FIG.

図２と異なる点は、ｐ型材料の層４００が、ＺｎＯナノチップ２０８の露出させた上記頭部２１０と、上記透明上部電極２１６との間に挿入されていることである。上記ｐ型材料としては、ポリ３，４−エチレンジオキシチオフェン（ＰＥＤＯＴ；３，４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）、ＳｒＣｕＯ、Ｃｕ_２Ｏ、ＺｎＯ：Ｎ、ＺｎＯ：Ａｓ、またはＺｎＯ：Ｐなどを用いることができる。 The difference from FIG. 2 is that a p-type material layer 400 is inserted between the exposed head 210 of the ZnO nanotip 208 and the transparent upper electrode 216. As the p-type material, poly 3,4-ethylenedioxythiophene (PEDOT; 3,4-ethylenedioxythiophene), SrCuO, Cu ₂ O, ZnO: N, ZnO: As, or ZnO: P can be used. .

上記ｐ型材料の層４００は、上記ＺｎＯナノチップの頭部２１０と該ｐ型材料の層４００との間にｐｎ接合を形成するために挿入されている。なお、ＺｎＯは、自然状態でｎ型である。 The p-type material layer 400 is inserted to form a pn junction between the ZnO nanotip head 210 and the p-type material layer 400. ZnO is n-type in the natural state.

図５は、図２に示したＺｎＯナノチップＥＬ素子２００の第３変形例の部分断面図である。 FIG. 5 is a partial cross-sectional view of a third modification of the ZnO nanochip EL element 200 shown in FIG.

他の局面において、上記下部接触部２０４および上記シード層２０６の両方は、Ｓｉ基板２０２を覆うＺｎＯ：Ａｌ層から構成されている。図５に示す局面において、さらに絶縁体４０２が、ＺｎＯ：Ａｌ層２０４・２０６と、上記ＺｎＯナノチップ２０８との間に挿入されていてもよい。また、上記絶縁体４０２は、Ａｌ_２Ｏ_３またはＨｆＯ_２のような材料から構成されていてもよい。 In another aspect, both the lower contact portion 204 and the seed layer 206 are composed of a ZnO: Al layer covering the Si substrate 202. In the aspect shown in FIG. 5, an insulator 402 may be further inserted between the ZnO: Al layers 204 and 206 and the ZnO nanotip 208. The insulator 402 may be made of a material such as Al ₂ O ₃ or HfO ₂ .

上記絶縁体４０２を形成することによって、上記ＺｎＯナノチップ素子２００を通る電流を制限することができる。また、上記絶縁体４０２の材料およびその堆積方法は、素子の作用を最適化するために、適宜変更可能である。 By forming the insulator 402, the current passing through the ZnO nanotip element 200 can be limited. Further, the material of the insulator 402 and the deposition method thereof can be appropriately changed in order to optimize the operation of the element.

〔発明の機能的な説明〕
（本発明に係るシリコン基板上のＺｎＯナノチップ電極電界発光素子の製造方法）
図６〜図１４を参照して、本発明に係るシリコン（Ｓｉ）基板上のＺｎＯナノチップ電界発光（ＥＬ）素子の製造方法について説明する。 [Functional Description of the Invention]
(Manufacturing method of ZnO nanotip electrode electroluminescent device on silicon substrate according to the present invention)
With reference to FIGS. 6-14, the manufacturing method of the ZnO nanochip electroluminescent (EL) element on the silicon (Si) substrate based on this invention is demonstrated.

図６〜図１１は、Ｓｉ基板上にＺｎＯナノチップをベースにしたＥＬ素子の製造方法における各工程を図示したものである。 6 to 11 illustrate steps in a method for manufacturing an EL element based on a ZnO nanochip on a Si substrate.

図６に示すように、ＺｎＯナノチップＥＬ素子の製造は、不純物のないＳｉ基板（層１）から開始する。図に示されているのは、ｎ型のＳｉ基板であり、第１工程は、上記層１にｎ＋のウェル（層２）を形成するためにｎ型のドーパントを埋め込む工程である。第１工程は、上記Ｓｉ基板（層１）と、上記ＺｎＯナノチップＥＬ素子との電気的接続を改善することを目的としている。 As shown in FIG. 6, the manufacture of the ZnO nanotip EL device starts from an Si substrate (layer 1) free from impurities. Shown is an n-type Si substrate, and the first step is a step of embedding an n-type dopant to form an n + well (layer 2) in the layer 1. The first step aims to improve the electrical connection between the Si substrate (layer 1) and the ZnO nanochip EL element.

なお、上記「層１」および「層２」は、それぞれ図２〜図５の「Ｓｉ基板２０２」および「絶縁層２０４」に対応している。 The “layer 1” and “layer 2” correspond to the “Si substrate 202” and the “insulating layer 204” in FIGS.

第２工程において、例えば、ＺｎＯから構成される薄いシード層５を堆積させる。上記ＺｎＯの堆積には、適用可能な技術であれば、いかなる最新技術を用いてもよい。ここでは、ＡＬＤを用いてＺｎＯの堆積を行っている。ＺｎＯを堆積させた上記シード層５は、次の工程に進む前に、高温条件（約３００℃〜９００℃）においてアニーリングされてもよい。上記シード層５は、選択的にＺｎＯナノワイヤー（ＮＷ；ｎａｎｏｗａｉｒｅ）を成長させるための結晶種としての機能を果たす。 In the second step, for example, a thin seed layer 5 made of ZnO is deposited. Any latest technology may be used for the ZnO deposition as long as it is applicable. Here, ZnO is deposited using ALD. The seed layer 5 on which ZnO has been deposited may be annealed under high temperature conditions (about 300 ° C. to 900 ° C.) before proceeding to the next step. The seed layer 5 functions as a crystal seed for selectively growing ZnO nanowires (NWs).

なお、次の工程に進む前に、上記シード層５は、例えば、ＨＦを用いたリソグラフィおよびエッチングによってパターニングされてもよい。上記シード層５を選択的にエッチングすることは、個々の電極によってアクセスされるアドレス可能な素子列、または単一の上部電極によってアクセスされる発光領域のパターンを形成するために有効である。 Note that before proceeding to the next step, the seed layer 5 may be patterned by lithography and etching using HF, for example. The selective etching of the seed layer 5 is effective for forming a pattern of addressable device rows accessed by individual electrodes or a light emitting region accessed by a single upper electrode.

なお、上記「シード層５」は、図２〜図５の「シード層２０６」に対応している。 The “seed layer 5” corresponds to the “seed layer 206” in FIGS.

図７に示すようにＺｎＯナノチップ６を成長させる。昇華機構（９１５℃の温度条件で）を用い、気化Ｚｎ前駆体は、ＺｎＯの炭素熱還元を介してグラファイトおよびＺｎＯ粉末の混合物から供給される。ＺｎＯナノチップ６は成長し、一方で、ＺｎＯの薄膜（シード層５）は存在している。 As shown in FIG. 7, a ZnO nanotip 6 is grown. Using a sublimation mechanism (at a temperature condition of 915 ° C.), the vaporized Zn precursor is fed from a mixture of graphite and ZnO powder via carbothermal reduction of ZnO. The ZnO nanotips 6 are grown, while the ZnO thin film (seed layer 5) is present.

ここでは、ＺｎＯを成長させる方法として、昇華（ｖａｐｏｒ−ｓｏｌｉｄ）機構を用いているが、ＺｎＯナノチップ６を形成することができる方法であれば、どのような方法を用いて形成されてもよい。ＺｎＯナノチップ６を形成する方法は、ＺｎＣｌ_２およびＫＣｌを用い、８０℃で電着させることによって金属Ｚｎを蒸着させる方法、またはホルムアミド溶液中の金属Ｚｎを用いて６０℃で固溶体堆積させる方法と入れ替えることができる。 Here, as a method for growing ZnO, a vapor-solid mechanism is used. However, any method may be used as long as it can form the ZnO nanotip 6. The method of forming the ZnO nanotip 6 is replaced with a method of depositing metal Zn by electrodeposition at 80 ° C. using ZnCl ₂ and KCl, or a method of depositing a solid solution at 60 ° C. using metal Zn in a formamide solution. be able to.

なお、上記「ナノチップ６」は、図２〜図５の「ナノチップ２０８」に対応している。 The “nanochip 6” corresponds to the “nanochip 208” in FIGS.

図８に示すように、絶縁膜層９は上記ＺｎＯナノチップ６の周囲に配置される。絶縁膜層９の形成方法の１つは、例えば、スピン塗布ポリスチレンを用いることである。また、ポリスチレン以外のポリマーを用いてもよい。Ｓｉを基板にした素子は、高温に対する感受性が高くなるが、正確な粘度およびスピンコート条件さえ選択されていれば、スピン塗布ガラス（ＳＯＧ）を用いても、同様の目的（絶縁膜層９の形成）を達成することができる。 As shown in FIG. 8, the insulating film layer 9 is disposed around the ZnO nanotip 6. One method of forming the insulating film layer 9 is to use, for example, spin-coated polystyrene. A polymer other than polystyrene may be used. The element using Si as a substrate is highly sensitive to high temperatures. However, as long as accurate viscosity and spin coating conditions are selected, the same purpose (insulating film layer 9) can be obtained using spin-coated glass (SOG). Formation) can be achieved.

上記絶縁膜層９は、素子形成に必要な絶縁領域を設けるために形成されている。 The insulating film layer 9 is formed to provide an insulating region necessary for element formation.

他の局面において、上記ＺｎＯナノチップ６には、第１のコーティングとして、ＡＬＤを用いて同様の形状を有する（例えば、ＨｆＯ_２、Ａｌ_２Ｏ_３などから構成される）薄膜が形成されている。このＺｎＯナノチップ６のコーティングは、続いて行われるエッチング工程において、上記ＺｎＯナノチップ６を保護する目的で行われる。ＺｎＯは極端にエッチングを受けやすいため、ＺｎＯナノチップ６のコーティングは、絶縁膜層９としてＳＯＧを用いる場合に有効であるが、コーティングは必須の工程ではない。 In another aspect, the ZnO nanotip 6 is formed with a thin film having the same shape (for example, composed of HfO ₂ , Al ₂ O _3, etc.) using ALD as the first coating. The coating of the ZnO nanotip 6 is performed for the purpose of protecting the ZnO nanotip 6 in the subsequent etching process. Since ZnO is extremely susceptible to etching, the coating of the ZnO nanotip 6 is effective when SOG is used as the insulating film layer 9, but the coating is not an essential process.

なお、上記「コーティング」は、図３の「コーティング３００」に対応している。 The “coating” corresponds to “coating 300” in FIG.

次に、図９に示すように、上記ＺｎＯナノチップ６の頭部を露出させるために、ポリスチレンまたはポリマーから構成される絶縁膜層９は、穏やかに絶縁膜材料をエッチバックするために短時間、Ｏ_３プラズマに曝される。ナノワイヤー６がＳＯＧにより覆われている場合、上記ＳＯＧから構成される絶縁膜層９は、ナノワイヤーチップ６の上記頭部を露出させるために、ドライエッチングまたはウェットエッチングのいずれかを選択的に用いてエッチングされてもよい。ナノワイヤーチップ６が受ける、予想され得るいかなる損傷をも最小限度に抑えるために、上述のエッチング工程は、ＡＬＤによってＡｌ_２Ｏ_３またはＨｆＯ_２からなるコーティング（図３における２１０）をナノワイヤーチップ６に施した状態で行ってもよい。 Next, as shown in FIG. 9, in order to expose the head of the ZnO nanotip 6, the insulating film layer 9 made of polystyrene or polymer is used for a short time to gently etch back the insulating film material. Exposure to O ₃ plasma. When the nanowire 6 is covered with SOG, the insulating film layer 9 composed of the SOG selectively performs either dry etching or wet etching in order to expose the head of the nanowire chip 6. May be used to etch. In order to minimize any possible damage that the nanowire chip 6 may suffer, the etching process described above involves applying a coating of Al ₂ O ₃ or HfO ₂ (210 in FIG. 3) by ALD to the nanowire chip 6. You may perform in the state given to.

なお、上記「ＺｎＯナノチップ６の頭部」、「絶縁膜層９」は、それぞれ図２〜図５の「ＺｎＯナノチップの頭部２１０」、「絶縁膜２１２」に対応している。 The “head of ZnO nanochip 6” and “insulating film layer 9” correspond to “head 210 of ZnO nanochip” and “insulating film 212” in FIGS.

図１０に示すように、上記ナノワイヤーチップ６に対する上部接触を達成するために、任意にＰＥＤＯＴ層７を堆積させてもよく、これに続いて、薄く形成したＡｕ、ＩＴＯ、ＺｎＯ：Ａｌ、または類似の材料から構成された透明上部電極層８を堆積させる。 As shown in FIG. 10, a PEDOT layer 7 may optionally be deposited to achieve top contact to the nanowire chip 6, followed by thinly formed Au, ITO, ZnO: Al, or A transparent upper electrode layer 8 made of a similar material is deposited.

なお、上記「ＰＥＤＯＴ層７」は図４の「ｐ型材料の層４００」に、上記「透明上部電極層８」は図２〜図５の「上部透明電極２１６」に対応している。 The “PEDOT layer 7” corresponds to the “p-type material layer 400” in FIG. 4, and the “transparent upper electrode layer 8” corresponds to the “upper transparent electrode 216” in FIGS.

図１１に示すように、素子を形成するために、上記ＰＥＤＯＴ層７および透明上部電極層８はパターニングおよびエッチングされる。これにより上記基板１（Ｓｉ基板）から上記上部接触８（透明上部電極層）までの接触が形成される。 As shown in FIG. 11, the PEDOT layer 7 and the transparent upper electrode layer 8 are patterned and etched to form an element. As a result, contact from the substrate 1 (Si substrate) to the upper contact 8 (transparent upper electrode layer) is formed.

図１２〜図１４を参照して、図６〜１１の製造工程における変形例について説明する。
図１２に示すように、交換可能な一つの局面として、ｎ型のドーパントを埋め込んだ層２を形成した後に、層３を堆積させることによって上記下部接触部が形成される。上記層３を形成することは、上記ＺｎＯナノチップＥＬ素子との接続を改善することを目的としている。ここでは、上記層３は、ＡＬＤによってＺｎＯ：Ａｌを堆積させた層である。上記下部接触部（層２および３）は、後に続く高温工程に耐えることが要求される。図１２に示すように、上記層３の堆積に続いて、製造工程はシード層５の堆積工程に進む。 With reference to FIGS. 12-14, the modification in the manufacturing process of FIGS. 6-11 is demonstrated.
As shown in FIG. 12, as one aspect that can be exchanged, the lower contact portion is formed by depositing the layer 3 after forming the layer 2 in which the n-type dopant is embedded. The formation of the layer 3 aims to improve the connection with the ZnO nanotip EL element. Here, the layer 3 is a layer in which ZnO: Al is deposited by ALD. The lower contact (layers 2 and 3) is required to withstand subsequent high temperature processes. As shown in FIG. 12, following the deposition of the layer 3, the manufacturing process proceeds to the deposition process of the seed layer 5.

なお、上記「層２」および「層３」は、図２〜４の「下部接触部２０４」または、図５の「下部接触部２０４／２０６」に対応している。 The “layer 2” and “layer 3” correspond to the “lower contact portion 204” in FIGS. 2 to 4 or the “lower contact portion 204/206” in FIG.

上記に代えて、図１３に示すように、層３は下部接触部として用いられ得る。この場合、製造工程は層５の堆積に進む。層５は堆積の後パターニングおよびエッチングされ、製造工程はＺｎＯナノチップ６の成長に進む。最後に層７および８が、パターニングおよびエッチングされる。 Alternatively, as shown in FIG. 13, layer 3 can be used as a lower contact. In this case, the manufacturing process proceeds to deposit layer 5. Layer 5 is patterned and etched after deposition, and the manufacturing process proceeds to the growth of ZnO nanotips 6. Finally layers 7 and 8 are patterned and etched.

他の代替可能な局面として、図１４に示すように、絶縁体４が、層３と、層５との間に堆積される。上記絶縁体４を形成する目的は、上記素子を通る電流を制限することである。この場合、ＡＬＤを用いてＡｌ_２Ｏ_３またはＨｆＯ_２のどちらかを用いることができる。基本的には、どのような絶縁体が、どのような方法を用いて堆積されてもよい。絶縁体の材料およびその堆積方法の具体的な選択によって、素子の作用を最適化してもよい。 As another alternative aspect, an insulator 4 is deposited between layer 3 and layer 5, as shown in FIG. The purpose of forming the insulator 4 is to limit the current through the element. In this case, either Al ₂ O ₃ or HfO ₂ can be used using ALD. Basically, any insulator may be deposited using any method. Depending on the specific choice of insulator material and deposition method, the operation of the device may be optimized.

また、図１３、１４の絶縁膜９は、左端が凹んだ状態として描写されているが、層１、２および３と同様に左端まで延長された形状であってもよい。 Further, although the insulating film 9 in FIGS. 13 and 14 is depicted as having a recessed left end, it may have a shape extending to the left end in the same manner as the layers 1, 2 and 3.

図１は、Ｓｉ基板上のＺｎＯナノチップＥＬ素子の製造方法を説明するフローチャートである。 FIG. 1 is a flowchart for explaining a method of manufacturing a ZnO nanochip EL element on a Si substrate.

上記方法は、平明さを目的として番号を付けた一連の工程として表されているが、各工程の順序付けは、必ずしも付与した数字に従う必要はない。これらの工程の内あるものは、飛ばされる、平行して行われる、または指示された順番を厳密に維持して行う必要はないことを理解されたい。上記方法のうちいくつかの詳細については、上述の図２〜図１４の説明文中においてよりよく理解されるであろう。上記方法は、工程１５００から始まる。 Although the above method is represented as a series of steps numbered for clarity, the ordering of each step need not necessarily follow the assigned numbers. It should be understood that some of these steps need not be skipped, performed in parallel, or performed strictly in the indicated order. Details of some of the above methods will be better understood in the legends of FIGS. 2-14 above. The method begins at step 1500.

工程１５０２において、Ｓｉ基板２０２を形成する。工程１５０４において、上記Ｓｉ基板２０２を覆う下部接触部２０４を形成する。工程１５０６において、上記下部接触部２０４を覆うシード層２０６を形成する。工程１５０８において、上記シード層２０６を覆う、頭部２１０を備えたＺｎＯナノチップ２０８を形成する。工程１５１０において、上記ＺｎＯナノチップ２０８を覆う絶縁膜２１２を形成する。工程１５１２において、上記絶縁膜２１２をエッチングする。工程１５１４において、ＺｎＯナノチップ２０８の上記頭部２１０を露出させる。工程１５１６において、ＺｎＯナノチップ２０８の露出させた上記頭部２１０を覆う透明上部電極２１６を形成する。上記透明上部電極２１６は、ＩＴＯ、ＺｎＯ：Ａｌ、またはＡｕから形成される。しかし、上記透明上部電極２１６の形成には、他の材料を用いることも可能である。 In step 1502, the Si substrate 202 is formed. In step 1504, a lower contact portion 204 that covers the Si substrate 202 is formed. Step 1506 forms a seed layer 206 that covers the lower contact portion 204. Step 1508 forms a ZnO nanotip 208 with a head 210 that covers the seed layer 206. Step 1510 forms an insulating film 212 that covers the ZnO nanotip 208. Step 1512 etches the insulating film 212. Step 1514 exposes the head 210 of the ZnO nanotip 208. Step 1516 forms a transparent upper electrode 216 that covers the exposed head 210 of the ZnO nanotip 208. The transparent upper electrode 216 is made of ITO, ZnO: Al, or Au. However, other materials can be used to form the transparent upper electrode 216.

一つの局面において、工程１５０４における上記下部接触部２０４の形成は、上記Ｓｉ基板２０２にｎ＋ドーパントを埋め込み、上記Ｓｉ基板２０２のｎ＋層を形成することを含んでいる。代替可能な例として、上記下部接触部２０４および上記シード層２０６を形成する工程１５０４および１５０６は、それぞれ上記Ｓｉ基板２０２を覆うＺｎＯ：Ａｌから両方の層を形成することを含んでいる。つまり、上記下部接触部２０４および上記シード層２０６の材料としてＺｎＯ：Ａｌが用いられるとき、工程１５０４および１５０６は合併される。 In one aspect, the formation of the lower contact portion 204 in Step 1504 includes embedding an n + dopant in the Si substrate 202 to form an n + layer of the Si substrate 202. As an alternative example, the steps 1504 and 1506 of forming the bottom contact 204 and the seed layer 206 include forming both layers from ZnO: Al covering the Si substrate 202, respectively. That is, when ZnO: Al is used as the material of the lower contact portion 204 and the seed layer 206, the steps 1504 and 1506 are merged.

そのあと、工程１５０７Ａにおいて、ＡＬＤプロセスによって、ＺｎＯ：Ａｌから構成されるシード層２０６と、ＺｎＯナノチップ２０８との間に挟まれた、Ａｌ_２Ｏ_３またはＨｆＯ_２のような材料から構成される絶縁体４０２を形成する。 Thereafter, in step 1507A, an insulation composed of a material such as Al ₂ O ₃ or HfO ₂ sandwiched between a seed layer 206 composed of ZnO: Al and a ZnO nanotip 208 by an ALD process. A body 402 is formed.

工程１５０６において形成されるシード層２０６は、代表的な材料として、ＺｎＯまたはＺｎＯ：Ａｌのどちらかを用いて構成される。上記シード層２０６は、スパッタリング、化学気相堆積、スピン塗布またはＡＬＤのような堆積手法を用いて形成されてもよい。
一つの局面において、工程１５０７Ｂ１は、上記シード層２０６の形成後にアニーリングする工程であり、工程１５０７Ｂ２は、該アニーリングに応じて上記シード層２０６の構造を結晶化する工程である。 The seed layer 206 formed in step 1506 is configured using either ZnO or ZnO: Al as a representative material. The seed layer 206 may be formed using a deposition technique such as sputtering, chemical vapor deposition, spin coating, or ALD.
In one aspect, Step 1507B1 is a step of annealing after formation of the seed layer 206, and Step 1507B2 is a step of crystallizing the structure of the seed layer 206 in accordance with the annealing.

他の局面として、工程１５０８におけるＺｎＯナノチップ２０８を形成する工程は、補助工程（図示せず）を含んでいる。工程１５０８Ａにおいて、グラファイトおよびＺｎ粉末の混合物を導入する。工程１５０８Ｂにおいて、約９１５℃で、上記基板２０２を加熱する。工程１５０８Ｃにおいて、昇華機構を用いてＺｎＯナノチップ２０８が形成される。 As another aspect, the step of forming the ZnO nanotip 208 in step 1508 includes an auxiliary step (not shown). In step 1508A, a mixture of graphite and Zn powder is introduced. In step 1508B, the substrate 202 is heated at about 915.degree. In step 1508C, a ZnO nanotip 208 is formed using a sublimation mechanism.

上記に代えて、ＺｎＯナノチップ２０８は、択一的に他の昇華成長を用いて形成してもよく、その形成の仕方は、例えば、（１）Ｚｎ蒸気は、温度を上昇させることによって金属Ｚｎを気化させてから供給される、（２）約８０℃でＺｎＣｌ_２およびＫＣｌを含む溶液の電着、または（３）６０℃のホルムアミド溶液に溶解させたＺｎ金属源を用いた固溶体堆積、の３つである。 Instead of the above, the ZnO nanotip 208 may alternatively be formed using other sublimation growth. For example, (1) Zn vapor is formed by increasing the temperature of the metal ZnO. (2) electrodeposition of a solution containing ZnCl ₂ and KCl at about 80 ° C. or (3) solid solution deposition using a Zn metal source dissolved in a formamide solution at 60 ° C. There are three.

一つの局面において、工程１５０８においてＺｎＯナノチップ２０８を形成した後、工程１５０９において、ＡＬＤを用いて、ＺｎＯナノチップ２０８を覆う、Ａｌ_２Ｏ_３またはＨｆＯ_２のような材料から構成されるコーティング３００を形成する。 In one aspect, after forming the ZnO nanotip 208 in step 1508, in step 1509, the ALD is used to form a coating 300 composed of a material such as Al ₂ O ₃ or HfO ₂ that covers the ZnO nanotip 208. To do.

工程１５１０として、上記ＺｎＯナノチップ２０８を覆う上記絶縁膜２１２の形成工程は、スピン塗布ポリスチレンまたはポリマーのような材料を用いることを含んでいてもよい。そのあと、工程１５１２における上記絶縁膜２１２のエッチングは、Ｏ_３プラズマを用いて該絶縁膜２１２をエッチングすることを含む。その代わりとして、工程１５１０は上記絶縁膜２１２をＳＯＧから形成する工程であってもよいし、工程１５１２はウェットまたはドライエッチングを用いて、上記ＳＯＧをエッチングすることであってもよい。 As step 1510, the step of forming the insulating film 212 covering the ZnO nanotip 208 may include using a material such as spin-coated polystyrene or polymer. After that, the etching of the insulating film 212 in Step 1512 includes etching the insulating film 212 using O ₃ plasma. Alternatively, step 1510 may be a step of forming the insulating film 212 from SOG, and step 1512 may be etching the SOG using wet or dry etching.

一つの局面において追加する工程、工程１５１５は、ＺｎＯナノチップ２０８の露出させた上記頭部２１０と、上記透明上部電極２１６との間にｐ型材料の層４００を形成する工程である。上記層４００を構成するｐ型材料として適したものをいくつか挙げると、ＰＥＤＯＴ、ＳｒＣｕＯ、Ｃｕ_２Ｏ、ＺｎＯ：Ｎ、ＺｎＯ：Ａｓ、およびＺｎＯ：Ｐなどである。 In one aspect, an additional step, step 1515, is a step of forming a layer 400 of p-type material between the exposed head portion 210 of the ZnO nanotip 208 and the transparent upper electrode 216. Some examples of suitable p-type materials for the layer 400 include PEDOT, SrCuO, Cu ₂ O, ZnO: N, ZnO: As, and ZnO: P.

他の局面において、工程１５０７Ｃは、工程１５０６における上記シード層２０６の形成後に行われ、該シード層２０６の選択された領域を露光させ、該シード層２０６をパターニングする工程である。そのあと、工程１５０８における上記ＺｎＯナノチップ２０８の形成は、上記シード層２０８の露光させた領域を覆うＺｎＯナノチップ２１０を形成することを含む。さらに、工程１５１８において、共通の下部接触部２０４と接続されたＺｎＯナノチップＥＬ素子のアレイを形成する。 In another aspect, Step 1507C is a step performed after the formation of the seed layer 206 in Step 1506, exposing a selected region of the seed layer 206, and patterning the seed layer 206. Thereafter, the formation of the ZnO nanotip 208 in step 1508 includes forming a ZnO nanotip 210 that covers the exposed region of the seed layer 208. In step 1518, an array of ZnO nanochip EL elements connected to the common lower contact 204 is formed.

Ｓｉ基板上のＺｎＯナノチップＥＬ素子およびこれに対応する製造方法が提供される。 A ZnO nanochip EL device on a Si substrate and a corresponding manufacturing method are provided.

以上のように、本発明は、シリコン基板上のＺｎＯナノチップ電極電界発光素子およびその製造方法を提供する。 As described above, the present invention provides a ZnO nanotip electrode electroluminescent device on a silicon substrate and a method for manufacturing the same.

上記方法は、Ｓｉ基板を形成する工程と、該Ｓｉ基板を覆う下部接触部を形成する工程と、該下部接触部を覆うシード層を形成する工程と、該シード層を覆うＺｎＯナノチップであって、頭部を備えたＺｎＯナノチップを形成する工程と、該ＺｎＯナノチップ覆う絶縁膜を形成する工程と、該絶縁膜をエッチングする工程と、ＺｎＯナノチップの該頭部を露出させる工程と、ＺｎＯナノチップの露出させた該頭部を覆う透明電極を形成する工程とを包含する。 The method includes a step of forming a Si substrate, a step of forming a lower contact portion that covers the Si substrate, a step of forming a seed layer that covers the lower contact portion, and a ZnO nanochip that covers the seed layer. A step of forming a ZnO nanotip having a head, a step of forming an insulating film covering the ZnO nanochip, a step of etching the insulating film, a step of exposing the head of the ZnO nanochip, Forming a transparent electrode covering the exposed head.

一つの局面において、ＺｎＯナノチップを形成する上記工程の後、Ａｌ_２Ｏ_３またはＨｆＯ_２のような材料を用いて上記ＺｎＯナノチップをコーティングしてもよい。上記シード層はＺｎＯまたはＺｎＯ：Ａｌから形成されてもよく、該シード層を形成する方法は、スパッタリング、化学気相堆積、スピン塗布およびＡＬＤなどの堆積手法から選択し得る。 In one aspect, after the step of forming the ZnO nanotips, the ZnO nanotips may be coated with a material such as Al ₂ O ₃ or HfO ₂ . The seed layer may be formed from ZnO or ZnO: Al, and the method for forming the seed layer may be selected from deposition techniques such as sputtering, chemical vapor deposition, spin coating, and ALD.

具体的な材料および製造の詳細は、発明を明らかにすることを補助する例示として与えられている。しかし、本発明はこれらの例に限定されるものではない。当業者であれば、本発明の他の変形例および実施様態を容易に想到することができるであろう。 Specific materials and manufacturing details are given as examples to help clarify the invention. However, the present invention is not limited to these examples. Those skilled in the art will readily be able to conceive of other variations and embodiments of the present invention.

本発明によれば、シリコン基板上に形成されたＺｎＯナノチップＥＬ素子を実現することができる。このため、シリコン基板上に形成された光学素子（発光および光検出）として用いることができるため、従来の半導体装置のほとんどに搭載可能である。特に、半導体素子内部の光学連結手段または微少な可視光の点光源として用いることができる。 According to the present invention, a ZnO nanochip EL element formed on a silicon substrate can be realized. Therefore, since it can be used as an optical element (light emission and light detection) formed on a silicon substrate, it can be mounted on most conventional semiconductor devices. In particular, it can be used as an optical coupling means inside a semiconductor element or a minute point light source of visible light.

シリコン（Ｓｉ）基板上にＺｎＯナノチップ電界発光（ＥＬ）素子を製造する方法を説明するフローチャートである。It is a flowchart explaining the method of manufacturing a ZnO nanochip electroluminescent (EL) element on a silicon (Si) substrate. Ｓｉ基板上のＺｎＯナノチップＥＬ素子の部分断面図である。It is a fragmentary sectional view of the ZnO nanochip EL element on a Si substrate. 図２に示したＺｎＯナノチップＥＬ素子の第１変形例の部分断面図である。It is a fragmentary sectional view of the 1st modification of the ZnO nanochip EL element shown in FIG. 図２に示したＺｎＯナノチップＥＬ素子の第２変形例の部分断面図である。It is a fragmentary sectional view of the 2nd modification of the ZnO nanochip EL element shown in FIG. 図２に示したＺｎＯナノチップＥＬ素子の第３変形例の部分断面図である。It is a fragmentary sectional view of the 3rd modification of the ZnO nanochip EL element shown in FIG. Ｓｉ基板上のＺｎＯナノチップをベースにしたＥＬ素子構造の製造方法であって、Ｓｉ基板上にｎ＋層を形成する工程およびシード層を形成する工程を説明する断面図である。It is a manufacturing method of the EL element structure based on the ZnO nanochip on Si substrate, and is a sectional view explaining the process of forming an n + layer on Si substrate, and the process of forming a seed layer. Ｓｉ基板上のＺｎＯナノチップをベースにしたＥＬ素子構造の製造方法であって、シード層を覆うＺｎＯナノチップを形成する工程を説明する断面図である。It is a manufacturing method of the EL element structure based on the ZnO nanochip on Si substrate, Comprising: It is sectional drawing explaining the process of forming the ZnO nanochip which covers a seed layer. Ｓｉ基板上のＺｎＯナノチップをベースにしたＥＬ素子構造の製造方法であって、ＺｎＯナノチップを覆う絶縁膜を形成する工程を説明する断面図である。It is a manufacturing method of the EL element structure based on the ZnO nanochip on Si substrate, Comprising: It is sectional drawing explaining the process of forming the insulating film which covers a ZnO nanochip. Ｓｉ基板上のＺｎＯナノチップをベースにしたＥＬ素子構造の製造方法であって、ＺｎＯナノチップの頭部を露出させるために絶縁膜をエッチングする工程を説明する断面図である。It is a manufacturing method of the EL element structure based on the ZnO nanochip on Si substrate, Comprising: It is sectional drawing explaining the process of etching an insulating film in order to expose the head of a ZnO nanochip. Ｓｉ基板上のＺｎＯナノチップをベースにしたＥＬ素子の構造製造方法であって、ＺｎＯナノチップの露出させた頭部を覆うｐ型材料および透明上部電極層を形成する工程を説明する断面図である。FIG. 5 is a cross-sectional view for explaining a process for forming a p-type material and a transparent upper electrode layer covering an exposed head of a ZnO nanochip, which is a method for manufacturing an EL element based on a ZnO nanochip on a Si substrate. Ｓｉ基板上のＺｎＯナノチップをベースにしたＥＬ素子構造の製造方法であって、ｐ型材料および透明上部電極層をエッチングする工程を説明する断面図である。It is a manufacturing method of the EL element structure based on the ZnO nanochip on Si substrate, Comprising: It is sectional drawing explaining the process of etching a p-type material and a transparent upper electrode layer. 図６〜図１１に示した工程の変形例であり、ｎ＋層およびシード層に挟まれた下部接触部を形成する工程をさらに含むことを説明する断面図である。FIG. 12 is a cross-sectional view illustrating a modification of the steps shown in FIGS. 6 to 11 and further including a step of forming a lower contact portion sandwiched between an n + layer and a seed layer. 図６〜図１２に示した工程の変形例であり、シード層をエッチングする工程をさらに含むことを説明する断面図である。FIG. 13 is a cross-sectional view illustrating a modification of the process illustrated in FIGS. 6 to 12 and further including a process of etching the seed layer. 図６〜図１３に示した工程の変形例であり、下部接触部およびシード層に挟まれた絶縁膜を形成する工程をさらに含むことを説明するIt is a modification of the process shown in FIG. 6 to FIG. 13, and further includes the process of forming an insulating film sandwiched between the lower contact portion and the seed layer 半導体Ｓｉ蛍光体ＥＬ素子である薄膜の部分断面図（従来技術）である。It is a fragmentary sectional view (prior art) of the thin film which is a semiconductor Si fluorescent substance EL element.

Claims

シリコン（Ｓｉ）基板上にＺｎＯナノチップ電界発光（ＥＬ；ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を製造するための方法であって、該方法は、
Ｓｉ基板を形成する工程と、
該Ｓｉ基板を覆う下部接触部を形成する工程と、
該下部接触部を覆うシード層を形成する工程と、
該シード層を覆うＺｎＯナノチップであって、頭部を備えたＺｎＯナノチップを形成する工程と、
該ＺｎＯナノチップ覆う絶縁膜を形成する工程と、
該絶縁膜をエッチングする工程と、
ＺｎＯナノチップの該頭部を露出させる工程と、
ＺｎＯナノチップの露出させた該頭部を覆う透明電極を形成する工程と
を包含する方法。 A method for manufacturing a ZnO nanotip electroluminescence (EL) device on a silicon (Si) substrate, the method comprising:
Forming a Si substrate;
Forming a lower contact portion covering the Si substrate;
Forming a seed layer covering the lower contact portion;
Forming a ZnO nanotip covering the seed layer, the ZnO nanotip having a head;
Forming an insulating film covering the ZnO nanotips;
Etching the insulating film;
Exposing the head of the ZnO nanotip;
Forming a transparent electrode covering the exposed head of the ZnO nanotip.

下部接触部を形成する上記工程は、Ｓｉ基板にｎ＋ドーパントを埋め込み、Ｓｉ基板のｎ＋層を形成する工程を含む請求項１に記載の方法。 The method of claim 1, wherein the step of forming a bottom contact includes the step of burying an n + dopant in a Si substrate to form an n + layer of the Si substrate.

シード層を形成する上記工程は、ＺｎＯおよびＺｎＯ：Ａｌから構成される群から選択された材料から上記シード層を形成することを含む請求項１に記載の方法。 The method of claim 1, wherein the step of forming a seed layer comprises forming the seed layer from a material selected from the group consisting of ZnO and ZnO: Al.

上記下部接触部を覆うシード層を形成する上記工程は、スパッタリング、化学気相堆積（ＣＶＤ；ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）、スピン塗布（ｓｐｉｎ−ｏｎ）および原子層堆積（ＡＬＤ；ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ）からなる群から選択された堆積手法を用いて上記シード層を形成することを含む請求項３に記載の方法。 The step of forming a seed layer covering the lower contact portion includes a group consisting of sputtering, chemical vapor deposition (CVD), spin-on, and atomic layer deposition (ALD). 4. The method of claim 3, comprising forming the seed layer using a deposition technique selected from:

シード層を形成する上記工程の後に、該シード層の選択された領域を露光して、該シード層をパターニングする工程をさらに包含し、
ＺｎＯナノチップを形成する上記工程は、シード層の露光された該領域を覆うようにＺｎＯナノチップを形成することを含み、
共通の下部接触部に接続されたＺｎＯナノチップＥＬ素子の配列を形成する工程をさらに包含する請求項１に記載の方法。 After the step of forming the seed layer, further comprising exposing a selected region of the seed layer to pattern the seed layer;
Forming the ZnO nanotip comprises forming the ZnO nanotip so as to cover the exposed region of the seed layer;
The method of claim 1, further comprising forming an array of ZnO nanotip EL elements connected to a common bottom contact.

シード層を形成する上記工程の後に、アニーリングする工程をさらに包含し、
該アニーリングに応じて、上記シード層の構造を結晶化する請求項１に記載の方法。 After the above step of forming the seed layer, further comprising an annealing step,
The method of claim 1, wherein the structure of the seed layer is crystallized in response to the annealing.

ＺｎＯナノチップを形成する上記工程は、グラファイトおよびＺｎ粉末の混合物を導入する工程と、
上記基板を約９１５℃の温度に加熱する工程と、
昇華（ｖａｐｏｒ−ｓｏｌｉｄ）機構を用いてＺｎＯナノチップを成長させる工程とを含む請求項１に記載の方法。 The above steps of forming ZnO nanotips include introducing a mixture of graphite and Zn powder;
Heating the substrate to a temperature of about 915 ° C .;
The method according to claim 1, comprising growing ZnO nanotips using a vapor-solid mechanism.

ＺｎＯナノチップを形成する上記工程は、
温度を上昇させ、Ｚｎ金属の蒸発により供給されたＺｎの蒸気の昇華（ｖａｐｏｒｓｏｌｉｄ）成長と、
約８０℃の温度でＺｎＣｌ_２およびＫＣｌを含む溶液の電着と、
６０℃のホルムアミド溶液中のＺｎ金属源を用いた固溶体（ｓｏｌｉｄ−ｓｏｌｕｔｉｏｎ）堆積と、
からなる群から選択された手法を用いて行われることを含む請求項１に記載の方法。 The above steps for forming the ZnO nanotips are:
Vapor vapor growth of Zn vapor supplied by evaporating Zn metal by raising the temperature;
Electrodeposition of a solution comprising ZnCl ₂ and KCl at a temperature of about 80 ° C .;
Solid-solution deposition using a Zn metal source in a 60 ° C. formamide solution;
The method of claim 1 comprising performing using a technique selected from the group consisting of:

ＺｎＯナノチップを形成する上記工程の後、ＺｎＯナノチップを覆うよう、Ａｌ_２Ｏ_３およびＨｆＯ_２からなる群から選択されたコーティングを形成するための原子層堆積工程をさらに包含する請求項１に記載の方法。 The method of claim 1, further comprising an atomic layer deposition step for forming a coating selected from the group consisting of Al ₂ O ₃ and HfO ₂ so as to cover the ZnO nanotips after the step of forming the ZnO nanotips. Method.

ＺｎＯナノチップを覆う絶縁膜を形成する上記工程は、
スピン塗布するポリスチレンおよびポリマーからなる群より選択された材料より絶縁膜を形成することを含み、
絶縁膜をエッチングする上記工程は、Ｏ_３プラズマを用いて絶縁膜のエッチングを行うことを含む請求項１に記載の方法。 The above-described process of forming an insulating film covering the ZnO nanotips includes:
Forming an insulating film from a material selected from the group consisting of polystyrene and polymers to be spin coated;
The method according to claim 1, wherein the step of etching the insulating film includes etching the insulating film using O ₃ plasma.

ＺｎＯナノチップを覆う絶縁膜を形成する上記工程は、
スピン塗布ガラス（ＳＯＧ；ｓｐｉｎ−ｏｎｇｌａｓｓ）から絶縁膜を形成することを含み、
絶縁膜をエッチングする上記工程は、ウェットエッチングおよびドライエッチングからなる群から選択された手法を用いてＳＯＧエッチングすることを含む請求項１に記載の方法。 The above-described process of forming an insulating film covering the ZnO nanotips includes:
Forming an insulating film from spin-on glass (SOG),
The method according to claim 1, wherein the step of etching the insulating film includes performing SOG etching using a method selected from the group consisting of wet etching and dry etching.

ポリ３，４−エチレンジオキシチオフェン（ＰＥＤＯＴ；ｐｏｌｙ３，４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｆｅｎ）、ＳｒＣｕＯ、Ｃｕ_２Ｏ、ＺｎＯ：Ｎ、ＺｎＯ：Ａｓ、およびＺｎＯ：Ｐから構成される群から選択されたｐ型材料を、露出したＺｎＯナノチップの頭部と透明電極との間に介在させる工程をさらに包含する請求項１に記載の方法。 A p-type material selected from the group consisting of poly 3,4-ethylenedioxythiophene (PEDOT; poly3,4-ethylenedioxythiophene), SrCuO, Cu ₂ O, ZnO: N, ZnO: As, and ZnO: P. The method of claim 1, further comprising interposing between the exposed ZnO nanotip head and the transparent electrode.

透明電極を形成する上記工程は、ＩＴＯ、ＺｎＯ：ＡｌまたはＡｕの薄層から成る群から選択された材料から透明電極を形成することを含む請求項１に記載の方法。 The method of claim 1, wherein the step of forming a transparent electrode comprises forming the transparent electrode from a material selected from the group consisting of a thin layer of ITO, ZnO: Al or Au.

下部接触部を形成する上記工程およびシード層を形成する上記工程は、上記Ｓｉ基板を覆うＺｎＯ：Ａｌ層から上記下部接触部および上記シード層を形成することを含む請求項１に記載の方法。 The method of claim 1, wherein the step of forming a lower contact and the step of forming a seed layer include forming the lower contact and the seed layer from a ZnO: Al layer covering the Si substrate.

Ａｌ_２Ｏ_３およびＨｆＯ_２から構成される群から選択された絶縁体を、ＡＬＤ手法を用いて上記ＺｎＯ：Ａｌ層と、ＺｎＯナノチップとの間に介在させる工程をさらに包含する請求項１４に記載の方法。 Al ₂ O ₃ and an insulator selected from the group consisting of HfO _2, the ZnO using ALD technique: Al layer and, according to further comprising claim 14 the step of interposing between the ZnO nanotips the method of.

Ｓｉ（シリコン）基板上に形成されたＺｎＯナノチップＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子であって、該ＺｎＯナノチップＥＬ素子は、
Ｓｉ基板と、
該Ｓｉ基板を覆う下部接触部と、
該下部接触部を覆うシード層と、
該シード層を覆う、頭部を備えたＺｎＯナノチップと、
ＺｎＯナノチップを覆う絶縁膜であって、ＺｎＯナノチップの露出させた該頭部とともに上部表面を構成する絶縁膜と、
ＺｎＯナノチップの露出させた該頭部を覆う透明電極と
を備えるＺｎＯナノチップＥＬ素子。 ZnO nanochip EL (electroluminescence) element formed on a Si (silicon) substrate, the ZnO nanochip EL element,
A Si substrate;
A lower contact portion covering the Si substrate;
A seed layer covering the lower contact portion;
A ZnO nanotip with a head covering the seed layer;
An insulating film covering the ZnO nanochip, the insulating film constituting the upper surface together with the exposed head of the ZnO nanochip;
A ZnO nanochip EL device comprising: a transparent electrode that covers the exposed head of the ZnO nanochip.

上記下部接触部は、上記Ｓｉ基板を覆う、Ｓｉのｎ＋層を含む請求項１６に記載のＺｎＯナノチップＥＬ素子。 The ZnO nanochip EL device according to claim 16, wherein the lower contact portion includes an n + layer of Si covering the Si substrate.

上記シード層は、ＺｎＯおよびＺｎＯ：Ａｌから構成される群から選択された材料から形成される請求項１６に記載のＺｎＯナノチップＥＬ素子。 The ZnO nanochip EL device according to claim 16, wherein the seed layer is formed of a material selected from the group consisting of ZnO and ZnO: Al.

上記シード層が結晶化されている請求項１６に記載のＺｎＯナノチップＥＬ素子。 The ZnO nanotip EL device according to claim 16, wherein the seed layer is crystallized.

上記ＺｎＯナノチップを覆うコーティングであって、Ａｌ_２Ｏ_３およびＨｆＯ_２を包含する群から選択されたコーティングをさらに含む請求項１６に記載のＺｎＯナノチップＥＬ素子。 A coating over the ZnO nanotips, _Al 2 _{O 3} and ZnO nanotip EL device of claim 16, further comprising a selected coating from the group comprising HfO _2.

上記絶縁膜は、スピン塗布ポリスチレン、スピン塗布ガラスおよびポリマーから構成される群から選択された材料から形成されることを含む請求項１６に記載のＺｎＯナノチップＥＬ素子。 The ZnO nanochip EL device according to claim 16, wherein the insulating film is formed of a material selected from the group consisting of spin-coated polystyrene, spin-coated glass, and a polymer.

ポリ３，４−エチレンジオキシチオフェン（ＰＥＤＯＴ；３，４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）、ＳｒＣｕＯ、Ｃｕ_２Ｏ、ＺｎＯ：Ｎ、ＺｎＯ：Ａｓ、およびＺｎＯ：Ｐから構成される群から選択された、ｐ型材料から構成された層が、ＺｎＯナノチップの露出させた上記頭部と、上記透明電極との間に挿入されていることを含む請求項１６に記載のＺｎＯナノチップＥＬ素子。 P-type material selected from the group consisting of poly 3,4-ethylenedioxythiophene (PEDOT; 3,4-ethylenedioxythiophene), SrCuO, Cu ₂ O, ZnO: N, ZnO: As, and ZnO: P The ZnO nanochip EL device according to claim 16, further comprising: a layer constituted by: being inserted between the exposed head portion of the ZnO nanotip and the transparent electrode.

上記透明電極は、ＩＴＯ、ＺｎＯ：Ａｌ、またはＡｕの薄層からなる群から選択されることを含む請求項１６に記載のＺｎＯナノチップＥＬ素子。 The ZnO nanotip EL device according to claim 16, wherein the transparent electrode is selected from the group consisting of a thin layer of ITO, ZnO: Al, or Au.

上記下部接触部および上記シード層は、どちらもＳｉ基板を覆うＺｎＯ：Ａｌ層である請求項１６に記載のＺｎＯナノチップＥＬ素子。 The ZnO nanochip EL device according to claim 16, wherein the lower contact portion and the seed layer are both ZnO: Al layers covering the Si substrate.

ＺｎＯ：Ａｌ層とＺｎＯナノチップとの間に挿入された絶縁体であって、Ａｌ_２Ｏ_３およびＨｆＯ_２から構成される群から選択された材料から形成された絶縁体をさらに含む請求項２４に記載のＺｎＯナノチップＥＬ素子。 25. The insulator of claim 24, further comprising an insulator inserted between the ZnO: Al layer and the ZnO nanotip and formed from a material selected from the group consisting of Al ₂ O ₃ and HfO _2. The described ZnO nanochip EL device.