JP2007096225A

JP2007096225A - Semiconductor device and its manufacturing method

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Publication number: JP2007096225A
Application number: JP2005286940A
Authority: JP
Inventors: Nobuyuki Iwamoto; 伸行岩元; Kenji Sato; 健治佐藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-09-30
Filing date: 2005-09-30
Publication date: 2007-04-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a power semiconductor device which exhibits a high breakdown voltage and a large driving current. <P>SOLUTION: An extended drain region 2 is connected with a drain region and includes first conductive impurities. An embedded domain 4 including second conductive impurities is embedded, and a part whose peak of concentration of the first conductive impurities is higher than that near the top is provided in a region below the embedded domain 4 in the extended drain region 2. In this way, the depth of the extended drain region 2 can be reduced in comparison to a conventional one. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、横型高耐圧ＭＯＳトランジスタ及びその製造方法に関するものである。 The present invention relates to a lateral high voltage MOS transistor and a manufacturing method thereof.

パワーＭＯＳトランジスタは、高耐圧化と、駆動電流の大電流化とを実現することを目的として設計されている。パワーＭＯＳトランジスタの中でも、ＣＭＯＳ（Complementary MOS)の拡散フローが展開しやすい高耐圧トランジスタとして横型の高耐圧ＭＯＳトランジスタが挙げられる。ここで、「横型のＭＯＳトランジスタ」とは、チャネル中のキャリアが基板面に平行な方向に流れるＭＯＳトランジスタのことを指す。この横型のＭＯＳトランジスタについて、耐圧を上げるために低濃度の延長ドレイン領域内に接合電界効果トランジスタ（ＪＦＥＴ）を形成することが提案されている。 The power MOS transistor is designed for the purpose of realizing a high breakdown voltage and a large drive current. Among power MOS transistors, a lateral high voltage MOS transistor can be cited as a high voltage transistor in which a diffusion flow of CMOS (Complementary MOS) is easily developed. Here, the “lateral MOS transistor” refers to a MOS transistor in which carriers in the channel flow in a direction parallel to the substrate surface. For this lateral MOS transistor, it has been proposed to form a junction field effect transistor (JFET) in the low concentration extended drain region in order to increase the breakdown voltage.

図１１は、第１の従来例に係る半導体装置を示す断面図であり、図１２は、第２の従来例に係る半導体装置を示す断面図である。 FIG. 11 is a cross-sectional view showing a semiconductor device according to a first conventional example, and FIG. 12 is a cross-sectional view showing a semiconductor device according to a second conventional example.

例えば、図１１に示す第１の従来例に係る半導体装置では、Ｐ型基板１１１に形成されたＮ型の低濃度拡散層からなる延長ドレイン領域１２６が設けられている。そして、延長ドレイン領域１２６内にＰ型埋設層１２７が形成されており、このＰ型埋設層１２７が延長ドレイン領域１２６をチャネルとするＪＦＥＴのゲートの役割をしている。ドレイン電極１１６に電圧が印加された場合、このＪＦＥＴがピンチオフすることによって高耐圧が得られる構造になっている（特許文献１参照）。 For example, in the semiconductor device according to the first conventional example shown in FIG. 11, an extended drain region 126 made of an N-type low concentration diffusion layer formed on a P-type substrate 111 is provided. A P-type buried layer 127 is formed in the extended drain region 126, and this P-type buried layer 127 serves as a gate of a JFET having the extended drain region 126 as a channel. When a voltage is applied to the drain electrode 116, the JFET is pinched off to obtain a high breakdown voltage (see Patent Document 1).

また、図１２に示す第２の従来例に係る半導体装置では、Ｐ型埋設層２６０を複数形成してＪＦＥＴのチャネル数を増やすことによって、延長ドレイン領域２４１の抵抗を下げることが可能になっている（特許文献２参照）。
特開平０６−２９１２６３号公報米国特許第６２０７９９４号 In the semiconductor device according to the second conventional example shown in FIG. 12, the resistance of the extended drain region 241 can be lowered by forming a plurality of P-type buried layers 260 and increasing the number of JFET channels. (See Patent Document 2).
Japanese Patent Laid-Open No. 06-291263 US Pat. No. 6,207,994

図１３は、第１の従来例に係る半導体装置における縦方向の不純物プロファイルを示す断面図である。延長ドレイン領域はＰ型基板の上面近傍に注入された不純物が熱拡散することにより形成されるので、図１３に示すように、延長ドレイン領域の上部から下部に向かってｎ型不純物の濃度は低くなる。 FIG. 13 is a cross-sectional view showing an impurity profile in the vertical direction in the semiconductor device according to the first conventional example. Since the extended drain region is formed by thermal diffusion of the implanted impurity in the vicinity of the upper surface of the P-type substrate, as shown in FIG. 13, the concentration of the n-type impurity decreases from the upper part to the lower part of the extended drain region. Become.

Ｐ型埋設層の不純物濃度は延長ドレイン領域の不純物濃度よりも高くすることが必要になるが、不純物濃度が薄くなり過ぎると延長ドレイン領域のうちＰ型埋設層より深い部分での抵抗が上がる。すると、低抵抗化するために延長ドレイン領域の深い部分にまで十分な量の不純物を拡散させることが必要となり、延長ドレイン領域とＰ型基板との接合面積が増える。その結果、高周波特性が悪くなったり、大きな駆動電流を得ることが難しくなったりするという不具合が生じる。 The impurity concentration of the P-type buried layer needs to be higher than the impurity concentration of the extended drain region. However, if the impurity concentration is too low, the resistance in the portion of the extended drain region deeper than the P-type buried layer increases. Then, in order to reduce the resistance, it is necessary to diffuse a sufficient amount of impurities into a deep portion of the extended drain region, and the junction area between the extended drain region and the P-type substrate increases. As a result, the high frequency characteristics are deteriorated, and it is difficult to obtain a large driving current.

本発明の目的は、高耐圧で駆動電流が大きなパワー半導体装置を提供することにある。 An object of the present invention is to provide a power semiconductor device having a high withstand voltage and a large driving current.

上記課題に鑑みて、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられ、半導体からなり、上面部の下方に前記上面部よりも高濃度で第２導電型不純物を含む領域が形成されている延長ドレイン領域と、前記延長ドレイン領域のうち、前記上面部と前記上面部よりも高濃度の第２導電型不純物を含む領域との間に埋め込まれ、第１導電型の半導体からなる埋め込み領域と、前記延長ドレイン領域上に設けられ、第２導電型不純物を含むドレイン領域と、前記半導体基板上に設けられるとともに前記延長ドレイン領域に接し、第１導電型不純物を含む半導体層と、前記半導体層上に設けられ、第２導電型不純物を含むソース領域と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極とを備えている。 In view of the above problems, a semiconductor device of the present invention includes a first conductive type semiconductor substrate and a semiconductor that is provided on the semiconductor substrate and is made of a semiconductor, and has a higher concentration below the upper surface portion than the upper surface portion. Embedded in an extended drain region in which a region containing a type impurity is formed and between the upper surface portion and a region containing a second conductivity type impurity having a higher concentration than the upper surface portion of the extended drain region, A buried region made of a semiconductor of one conductivity type, a drain region provided on the extended drain region and containing a second conductivity type impurity, and provided on the semiconductor substrate and in contact with the extended drain region; A semiconductor layer including an impurity; a source region including a second conductivity type impurity provided on the semiconductor layer; a gate insulating film provided on the semiconductor layer; and a gate insulating film provided on the gate insulating film. And a gate electrode.

この構成により、ゲート電極下方の半導体層をチャネルとするパワーＭＯＳトランジスタにおいて、延長ドレイン領域のうち埋め込み領域の下方に位置する領域の不純物濃度が高くなっているので、この部分の抵抗が低減される。このため、本発明の半導体装置では埋め込み領域をゲートとするＪＦＥＴを形成させて耐圧の向上を図りつつ、駆動電流を増大させることができる。また、構造上延長ドレイン領域の深さを従来よりも浅くすることができるので、延長ドレイン領域と半導体基板との間に生じる接合容量を低減させ、高周波特性を向上させることもできる。 With this configuration, in the power MOS transistor using the semiconductor layer below the gate electrode as a channel, the impurity concentration in the region located below the buried region in the extended drain region is high, so the resistance of this portion is reduced. . For this reason, in the semiconductor device of the present invention, it is possible to increase the drive current while improving the breakdown voltage by forming a JFET having the buried region as a gate. In addition, since the depth of the extended drain region can be made shallower than the conventional structure, the junction capacitance generated between the extended drain region and the semiconductor substrate can be reduced and the high frequency characteristics can be improved.

本発明の半導体装置の製造方法は、第１導電型の半導体基板上に設けられた延長ドレイン領域と、前記延長ドレイン領域に埋め込まれ、第１導電型の半導体からなる埋め込み領域と、前記延長ドレイン領域上に設けられ、第２導電型不純物を含むドレイン領域と、前記半導体基板上に設けられるとともに前記延長ドレイン領域に接し、第１導電型不純物を含む半導体層と、前記半導体層上に設けられ、第２導電型不純物を含むソース領域と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極とを備えている半導体装置の製造方法であって、前記半導体基板上に形成された第１のパターンをマスクとして前記半導体基板内に第２導電型不純物イオンを注入する工程（ａ）と、前記第１のパターンをマスクとして、前記工程（ａ）よりもドーズ量が大きく、且つ加速エネルギーが大きい条件で前記半導体基板内に第２導電型不純物イオンを少なくとも１回注入する工程（ｂ）と、熱処理により前記工程（ａ）および（ｂ）で注入された第２導電型不純物を拡散させ、延長ドレイン領域を形成する工程（ｃ）と、第２のパターンをマスクとして前記延長ドレイン領域に第１導電型不純物イオンを注入した後に熱処理を加えることにより前記延長ドレイン領域に埋め込まれた前記埋め込み領域を形成する工程（ｄ）とを備えている。 The method of manufacturing a semiconductor device according to the present invention includes an extended drain region provided on a first conductivity type semiconductor substrate, a buried region made of a first conductivity type semiconductor and embedded in the extended drain region, and the extended drain. A drain region including a second conductivity type impurity provided on the region; a semiconductor layer provided on the semiconductor substrate and in contact with the extended drain region; and including the first conductivity type impurity; and provided on the semiconductor layer. A method of manufacturing a semiconductor device, comprising: a source region containing a second conductivity type impurity; a gate insulating film provided on the semiconductor layer; and a gate electrode provided on the gate insulating film. A step (a) of implanting second conductivity type impurity ions into the semiconductor substrate using the first pattern formed on the semiconductor substrate as a mask; and The step (b) of implanting the second conductivity type impurity ions into the semiconductor substrate at least once under the condition that the dose is larger than the step (a) and the acceleration energy is larger than the step (a), and the step ( a step (c) of diffusing the second conductivity type impurities implanted in a) and (b) to form an extended drain region; and using the second pattern as a mask, the first conductivity type impurity ions are formed in the extended drain region. And (d) forming the buried region buried in the extended drain region by applying heat treatment after the implantation.

この方法によれば、ＭＯＳトランジスタのドレインとして機能する延長ドレイン領域を形成する際にドーズ量および加速エネルギーが異なる少なくとも２回のイオン注入を行うことにより、延長ドレイン領域の深い領域の不純物濃度を表面部よりも高くすることができるので、延長ドレイン領域における抵抗を低減させた半導体装置を製造することが可能となる。また、この方法によれば、埋め込み領域の下方に位置する延長ドレイン領域の不純物濃度を上げつつ従来よりも延長ドレイン領域の深さを浅くすることができる。このため、半導体基板と延長ドレイン領域との間の接合容量を低減させた半導体装置を製造することが可能となる。 According to this method, when the extended drain region that functions as the drain of the MOS transistor is formed, the impurity concentration in the deep region of the extended drain region is reduced by performing at least two ion implantations having different dose amounts and acceleration energy. Therefore, it is possible to manufacture a semiconductor device with reduced resistance in the extended drain region. In addition, according to this method, the depth of the extended drain region can be made shallower than before while increasing the impurity concentration of the extended drain region located below the buried region. For this reason, it becomes possible to manufacture a semiconductor device in which the junction capacitance between the semiconductor substrate and the extended drain region is reduced.

本発明によれば、パワーＭＯＳトランジスタのドレインの一部となる延長ドレイン領域の深い部分の不純物濃度を表面部より大きくすることにより、ドレイン電流の増大を図りつつ、寄生容量が低減された高耐圧のパワーＭＯＳトランジスタを実現することができる。 According to the present invention, by increasing the impurity concentration in the deep part of the extended drain region, which is a part of the drain of the power MOS transistor, from the surface part, the drain voltage is increased and the parasitic capacitance is reduced. The power MOS transistor can be realized.

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。本実施形態の半導体装置は、低濃度の不純物を含む延長ドレイン領域を備えたＭＯＳ構造のパワートランジスタである。また、図２は、本実施形態の半導体装置の延長ドレイン領域２における深さ方向の不純物プロファイルを示す図である。 (First embodiment)
FIG. 1 is a sectional view showing the structure of a semiconductor device according to the first embodiment of the present invention. The semiconductor device of this embodiment is a power transistor having a MOS structure including an extended drain region containing a low concentration impurity. FIG. 2 is a diagram showing an impurity profile in the depth direction in the extended drain region 2 of the semiconductor device of this embodiment.

図１に示すように、本実施形態の半導体装置は、高濃度のｐ型不純物を含むＳｉ基板１ａと、Ｓｉ基板１ａ上にエピタキシャル成長され、低濃度のｐ型不純物を含むＳｉなどからなる半導体層１ｂと、半導体層１ｂの上に設けられ、ｎ型不純物を含む半導体からなる延長ドレイン領域２と、延長ドレイン領域２内に埋め込まれ、ｐ型不純物を含む半導体からなる埋め込み領域４と、半導体層１ｂ上に設けられ、且つ延長ドレイン領域２と接し、半導体からなるｐ⁺型領域３と、延長ドレイン領域２上に設けられ、ｎ型不純物を含む半導体からなるドレイン領域８ｂと、ｐ⁺型領域（半導体層）３上に設けられ、ｎ型不純物を含む半導体からなるソース領域８ａと、ｐ⁺型領域３の上から延長ドレイン領域２の上に亘って設けられたＳｉＯ₂などからなる厚さ約３０ｎｍのゲート絶縁膜６と、ゲート絶縁膜６上に設けられたポリシリコンなどからなるゲート電極７と、ｐ⁺型領域３上および延長ドレイン領域上にそれぞれ設けられ、ＳｉＯ₂などからなる素子分離用の絶縁膜５ａ、５ｂと、絶縁膜５ａ、５ｂ、ソース領域８ａ、ドレイン領域８ｂおよびゲート電極７の上に設けられ、ＳｉＯ₂膜とＢＰＳＧ膜との積層膜である層間絶縁膜９と、層間絶縁膜９に設けられ、ソース領域８ａ、ゲート電極７およびドレイン領域８ｂにそれぞれ達するコンタクトホール１０ａ、１０ｂ、１０ｃと、コンタクトホール１０ａ、１０ｂ、１０ｃを埋めるプラグと、プラグを介してソース領域８ａに接続されたアルミ合金膜からなる配線１１ａと、プラグを介してゲート電極７に接続されたアルミ合金膜からなる配線１１ｂと、プラグを介してドレイン領域８ｂに接続されたアルミ合金膜からなる配線１１ｃと、層間絶縁膜９および配線１１ａ、１１ｂ、１１ｃの上に設けられたＳｉＮからなる保護膜１２とを備えている。なお、図１では、Ｓｉ基板１ａと半導体層１ｂとを合わせて基板（半導体基板）１として示している。また、延長ドレイン領域２は、パワーＭＯＳトランジスタのドレイン領域として機能する領域のうちドレイン領域８ｂよりも不純物濃度が低い領域を指している。 As shown in FIG. 1, the semiconductor device of this embodiment includes a Si substrate 1a containing a high-concentration p-type impurity, and a semiconductor layer that is epitaxially grown on the Si substrate 1a and made of Si containing a low-concentration p-type impurity. 1b, an extended drain region 2 formed on the semiconductor layer 1b and made of a semiconductor containing n-type impurities, a buried region 4 made of a semiconductor containing p-type impurities embedded in the extended drain region 2, and a semiconductor layer A p ⁺ -type region 3 made of a semiconductor and in contact with the extended drain region 2; a drain region 8b made of a semiconductor containing an n-type impurity; and a p ⁺ -type region provided on (semiconductor layer) 3, a source region 8a made of a semiconductor containing an n-type impurity, p ⁺ -type SiO ₂ which is provided over the top of the extended drain region 2 over a region 3 including Ranaru a gate insulating film 6 having a thickness of about 30 nm, and the gate electrode 7 made of polysilicon provided on the gate insulating film 6, respectively provided on the p ⁺ -type region 3 and the extended drain region, SiO ₂ An insulating film 5a, 5b for element isolation, etc., and an interlayer which is provided on the insulating films 5a, 5b, the source region 8a, the drain region 8b and the gate electrode 7 and is a laminated film of a SiO ₂ film and a BPSG film Insulating film 9, interlayer insulating film 9, contact holes 10a, 10b and 10c reaching source region 8a, gate electrode 7 and drain region 8b, plugs filling contact holes 10a, 10b and 10c, and plugs A wiring 11a made of an aluminum alloy film connected to the source region 8a via a plug, and an aluminum alloy film connected to the gate electrode 7 via a plug A wiring 11b made of aluminum, a wiring 11c made of an aluminum alloy film connected to the drain region 8b through a plug, and a protective film 12 made of SiN provided on the interlayer insulating film 9 and the wirings 11a, 11b, 11c It has. In FIG. 1, the Si substrate 1 a and the semiconductor layer 1 b are collectively shown as a substrate (semiconductor substrate) 1. The extended drain region 2 indicates a region having an impurity concentration lower than that of the drain region 8b among regions functioning as the drain region of the power MOS transistor.

また、Ｓｉ基板１ａ内の不純物濃度は、約１×１０¹⁹ｃｍ^-3である。ソース領域８ａおよびドレイン領域８ｂ内の不純物濃度は、共に５×１０²⁰ｃｍ^-3程度であり、ｐ⁺型領域３内の不純物濃度は、２×１０¹⁸ｃｍ^-3程度である。また、図２に示すように、延長ドレイン領域２は厚さが約４μｍであり、上面からの深さが０．４μｍ〜１．０μｍの位置に濃度１〜２×１０¹⁷ｃｍ^-3のｐ型不純物を含む埋め込み領域が埋め込まれている。この延長ドレイン領域２の不純物濃度は、埋め込み領域４の上に位置する（延長ドレイン領域２の）部分では約１×１０¹⁶ｃｍ^-3であるが、埋め込み領域４の下に位置する領域では、上面からの深さが約２μｍの部分で２×１０¹⁶ｃｍ^-3よりも高いピーク２ａ（図１参照）を示す。そして、上面から２μｍより深い部分では、深くなるにつれて延長ドレイン領域２中の不純物濃度が１×１０¹⁴ｃｍ^-3程度まで減少してゆく。ピーク２ａでのｎ型不純物濃度は、２×１０¹⁶ｃｍ^-3以上であることが好ましい。 The impurity concentration in the Si substrate 1a is about 1 × 10 ¹⁹ cm ⁻³ . The impurity concentration in the source region 8a and the drain region 8b is about 5 × 10 ²⁰ cm ⁻³ , and the impurity concentration in the p ⁺ -type region 3 is about 2 × 10 ¹⁸ cm ⁻³ . In addition, as shown in FIG. 2, the extended drain region 2 has a thickness of about 4 μm, and a depth of 0.4 μm to 1.0 μm from the upper surface at a concentration of 1-2 × 10 ¹⁷ cm ⁻³ . A buried region containing a type impurity is buried. The impurity concentration of the extended drain region 2 is about 1 × 10 ¹⁶ cm ⁻³ in the portion located above the buried region 4 (of the extended drain region 2), but in the region located below the buried region 4, A peak 2a (see FIG. 1) higher than 2 × 10 ¹⁶ cm ⁻³ is shown at a portion where the depth from the upper surface is about 2 μm. Then, at a portion deeper than 2 μm from the upper surface, the impurity concentration in the extended drain region 2 decreases to about 1 × 10 ¹⁴ cm ⁻³ as the depth increases. The n-type impurity concentration at the peak 2a is preferably 2 × 10 ¹⁶ cm ⁻³ or more.

本実施形態の半導体装置では、ｐ⁺型領域３におけるゲート電極７の下側の領域はチャネル領域として機能する。そして延長ドレイン領域２内に形成された埋め込み領域４が、延長ドレイン領域２をチャネルとするＪＦＥＴのゲートとして機能する。一方、ソース領域ａとドレイン領域８ｂとの間に電圧が印加され、ゲート電極７に正電圧が印加されると、ｐ⁺型領域３のゲート電極７の直下方に位置する領域がチャネル領域となって電流が流れる。従って、本実施形態の半導体装置は、ＭＯＳトランジスタとしてソース−ドレイン間に電流を流すとともに、ドレイン領域８ｂに高電圧が印加された時には、ＪＦＥＴがオフして高ドレイン耐圧が得られるパワーＭＯＳトランジスタとなっている。本実施形態の半導体装置において、例えば耐圧は約１２０Ｖ、電流は１００ｍＡ／（ゲート幅(mm)）である。 In the semiconductor device of this embodiment, the region below the gate electrode 7 in the p ⁺ type region 3 functions as a channel region. The buried region 4 formed in the extended drain region 2 functions as a JFET gate using the extended drain region 2 as a channel. On the other hand, when a voltage is applied between the source region a and the drain region 8b and a positive voltage is applied to the gate electrode 7, a region located immediately below the gate electrode 7 in the p ⁺ -type region 3 becomes a channel region. Current flows. Therefore, the semiconductor device according to the present embodiment includes a power MOS transistor that allows a current to flow between the source and drain as a MOS transistor, and that a JFET is turned off to obtain a high drain breakdown voltage when a high voltage is applied to the drain region 8b. It has become. In the semiconductor device of this embodiment, for example, the breakdown voltage is about 120 V, and the current is 100 mA / (gate width (mm)).

延長ドレイン領域を形成するのに一般的に用いられる、表面近傍に一回イオン注入して熱拡散する方法で形成した場合、延長ドレイン領域内のｎ型不純物濃度は図１３に示すように、表面近傍でピークを有し、深くなるにつれてだんだん薄くなる分布を示す。 When formed by a method of ion diffusion once in the vicinity of the surface and thermally diffused, which is generally used to form the extended drain region, the n-type impurity concentration in the extended drain region is as shown in FIG. The distribution has a peak in the vicinity, and becomes gradually thinner as it gets deeper.

延長ドレイン領域２での抵抗値は、ｎ型不純物の濃度を上げることによって低減する。しかし、従来の半導体装置における延長ドレイン領域では、深くなるにつれｎ型不純物の濃度が薄くなっていくので、抵抗値を低くして大電流を得るためには、不純物をより深い領域まで拡散させる方法しかなかった。この場合、延長ドレイン領域の深さを深くすることで延長ドレイン領域と半導体層との接合面積が増え、接合容量の増大に伴う高周波特性の劣化が生じるという不具合があった。 The resistance value in the extended drain region 2 is reduced by increasing the concentration of the n-type impurity. However, in the extended drain region in the conventional semiconductor device, the concentration of the n-type impurity decreases as the depth increases, and in order to obtain a large current by reducing the resistance value, a method of diffusing the impurity to a deeper region There was only. In this case, increasing the depth of the extended drain region increases the junction area between the extended drain region and the semiconductor layer, resulting in a problem that high frequency characteristics are deteriorated due to an increase in junction capacitance.

これに対して本実施形態の半導体装置では、図２に示すように、上面近傍に不純物濃度のピークを有するのに加え、延長ドレイン領域２のうち埋め込み領域４より深い領域に、上面近傍領域よりも不純物濃度が高い不純物濃度のピークを有している。その結果、パワーＭＯＳトランジスタのドレイン領域の一部として機能する延長ドレイン領域２の深い領域での抵抗値および上面近傍での抵抗値が共に低減され、駆動電流を大きくすることができる。 On the other hand, in the semiconductor device of this embodiment, as shown in FIG. 2, in addition to having a peak of impurity concentration in the vicinity of the upper surface, the extended drain region 2 is deeper than the buried region 4 than the region near the upper surface. Also has a high impurity concentration peak. As a result, both the resistance value in the deep region of the extended drain region 2 that functions as a part of the drain region of the power MOS transistor and the resistance value in the vicinity of the upper surface are reduced, and the driving current can be increased.

また、従来の一回イオン注入で所望の抵抗値を得るためには延長ドレイン領域の深さが６μｍ程度必要であるところ、本実施形態の半導体装置では延長ドレイン領域２の深さが３．５μｍとなっている。延長ドレイン領域２は、縦横比が約１：５で形成されているので、延長ドレイン領域２と半導体層１ｂとの接合容量は従来の方法で形成された延長ドレイン領域に比べて約２５％低減でき、駆動電流を大きくできるとともに高周波特性を向上させることができる。このように、本実施形態の半導体装置では、高耐圧で且つ駆動電流が大きくなっており、高周波特性が向上している。 Further, in order to obtain a desired resistance value by a single ion implantation in the past, the depth of the extended drain region is required to be about 6 μm. In the semiconductor device of this embodiment, the depth of the extended drain region 2 is 3.5 μm. It has become. Since the extended drain region 2 is formed with an aspect ratio of about 1: 5, the junction capacitance between the extended drain region 2 and the semiconductor layer 1b is reduced by about 25% compared to the extended drain region formed by the conventional method. In addition, the drive current can be increased and the high frequency characteristics can be improved. As described above, in the semiconductor device of this embodiment, the high breakdown voltage and the driving current are large, and the high frequency characteristics are improved.

なお、本実施形態の半導体装置では、延長ドレイン領域２内の不純物を図２に示すように分布させたが、ｎ型不純物の濃度ピークがｐ型不純物を含む埋め込み領域４よりも深い位置になっていればｎ型不純物の濃度ピーク位置や埋め込み領域４の位置は図２の例に限られない。少なくとも、延長ドレイン領域２のうち埋め込み領域４より下に位置する領域に上面部（例えば図２では上面から０．４μｍ以内の部分）よりも高濃度にｎ型不純物を含む部分が設けられていればよい。この場合、埋め込み領域４内のｐ型不純物濃度は同領域内でのｎ型不純物濃度よりも大きくする。また、延長ドレイン領域２内のｎ型不純物濃度や埋め込み領域４内のｐ型不純物濃度は、上述の値に限られない。 In the semiconductor device of this embodiment, the impurities in the extended drain region 2 are distributed as shown in FIG. 2, but the n-type impurity concentration peak is deeper than the buried region 4 containing the p-type impurity. If so, the concentration peak position of the n-type impurity and the position of the buried region 4 are not limited to the example of FIG. At least a portion of the extended drain region 2 that is located below the buried region 4 is provided with a portion containing n-type impurities at a higher concentration than the upper surface portion (for example, a portion within 0.4 μm from the upper surface in FIG. 2). That's fine. In this case, the p-type impurity concentration in the buried region 4 is set higher than the n-type impurity concentration in the same region. Further, the n-type impurity concentration in the extended drain region 2 and the p-type impurity concentration in the buried region 4 are not limited to the above values.

なお、図１では埋め込み領域４を１層のみ形成した例を示したが、延長ドレイン領域２内でのｎ型不純物の濃度ピークの位置を更に深くし、ｎ型不純物のピークより上の領域に埋め込み領域４を２層以上形成してもよい。この場合、パワーＭＯＳトランジスタである半導体装置のオン抵抗をさらに低減することができる。 Although FIG. 1 shows an example in which only one buried region 4 is formed, the position of the concentration peak of the n-type impurity in the extended drain region 2 is further deepened, and the region above the peak of the n-type impurity is formed. Two or more buried regions 4 may be formed. In this case, the on-resistance of the semiconductor device that is a power MOS transistor can be further reduced.

なお、本実施形態では半導体装置がＮチャネル型のパワーＭＯＳトランジスタである例を示しているが、Ｐチャネル型ＭＯＳトランジスタであっても本実施形態で説明した構造を適用できる。その際には、本実施形態の半導体装置の基板や各領域に含まれる導電型を反転させればよい。 In the present embodiment, an example in which the semiconductor device is an N-channel power MOS transistor is shown, but the structure described in the present embodiment can be applied to a P-channel MOS transistor. In that case, what is necessary is just to invert the conductivity type contained in the board | substrate and each area | region of the semiconductor device of this embodiment.

（第２の実施形態）
本発明の第２の実施形態として、第１の実施形態に係る半導体装置の製造方法を説明する。 (Second Embodiment)
As a second embodiment of the present invention, a method for manufacturing a semiconductor device according to the first embodiment will be described.

図３〜図１０は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 3 to 10 are process cross-sectional views illustrating the method of manufacturing the semiconductor device according to the first embodiment.

まず、図３に示すように、濃度１×１０¹⁹ｃｍ^-3程度のｐ型不純物を含むＳｉ基板１ａの上にＣＶＤ法などにより濃度１×１０¹⁵ｃｍ^-3程度のｐ型不純物を含むＳｉからなる半導体層１ｂをエピタキシャル成長させる。次いで、半導体層１ｂ上にＳｉＯ₂膜を形成した後に所望の領域上にレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてＳｉＯ₂膜の一部をエッチングしてＳｉＯ₂パターン２２を形成する。続いて、ＳｉＯ₂パターン２２をマスクにしてリン（Ｐ）をドーズ量および加速エネルギーを変えて２段階で注入する。まず、リンをドーズ量１×１０¹²〜１×１０¹³ｃｍ^-2程度、加速エネルギー４００ｋｅＶで注入した後、より大きいドーズ量（２×１０¹²〜２×１０¹³ｃｍ^-2程度）で加速エネルギーを３ＭｅＶ程度として半導体層１ｂ内に注入する。これにより、図３に示すように、異なる深さに２つの不純物濃度のピークが形成される。なお、上記の２段階の注入は、どちらの注入を先に行ってもよい。 First, as shown in FIG. 3, on a Si substrate 1a containing p-type impurities having a concentration of about 1 × 10 ¹⁹ cm ^−3, Si containing p-type impurities having a concentration of about 1 × 10 ¹⁵ cm ⁻³ by a CVD method or the like. A semiconductor layer 1b made of is epitaxially grown. Next, after forming a SiO ₂ film on the semiconductor layer 1b, a resist pattern (not shown) is formed on a desired region. Then, a part of the SiO ₂ film is etched using this resist pattern as a mask to form a SiO ₂ pattern 22. Subsequently, phosphorus (P) is implanted in two stages while changing the dose and acceleration energy using the SiO ₂ pattern 22 as a mask. First, phosphorus is implanted at a dose of about 1 × 10 ¹² to 1 × 10 ¹³ cm ⁻² and an acceleration energy of 400 keV, and then an acceleration energy with a larger dose (about 2 × 10 ¹² to 2 × 10 ¹³ cm ⁻² ). Of about 3 MeV is implanted into the semiconductor layer 1b. As a result, as shown in FIG. 3, two impurity concentration peaks are formed at different depths. Note that either of the two-stage injections may be performed first.

次に、図４に示すように、１０５０℃程度の窒素雰囲気中で２０時間程度半導体装置の熱処理を行うことにより、上面近傍のリン濃度が１×１０¹⁶ｃｍ^-3程度で、より深い（よりＳｉ基板１ａに近い）部分に濃度２×１０¹⁶ｃｍ^-3を越えるリンの濃度ピークを有する厚さ約３．５μｍの延長ドレイン領域２を半導体層１ｂであった部分に形成する。この時、異なる深さに注入されたリンを相互に拡散させて、リンが拡散した領域同士を一部重複させることによって、上面近傍のみから熱拡散させる場合に比べ、延長ドレイン領域２の内部に上面近傍よりも不純物濃度が高い領域が形成されるような分布を形成することができる。 Next, as shown in FIG. 4, by performing heat treatment of the semiconductor device for about 20 hours in a nitrogen atmosphere at about 1050 ° C., the phosphorus concentration in the vicinity of the upper surface is about 1 × 10 ¹⁶ cm ⁻³ and deeper (more An extended drain region 2 having a thickness of about 3.5 μm and having a phosphorus concentration peak exceeding 2 × 10 ¹⁶ cm ⁻³ is formed in the portion that was the semiconductor layer 1b. At this time, phosphorus implanted at different depths is diffused mutually, and the regions where phosphorus is diffused partially overlap each other, so that the thermal diffusion is performed only from the vicinity of the upper surface. A distribution in which a region having a higher impurity concentration than the vicinity of the upper surface is formed can be formed.

次に、図５に示すように、ＳｉＯ₂膜とＳｉ₃Ｎ₄膜とを少なくとも半導体層１ｂ上に順次形成した後、所望の領域に形成したレジストパターン（図示せず）をマスクにしてエッチングし、図５に示すように、ＳｉＯ₂膜２４とＳｉ₃Ｎ₄膜２５とを有するパターンを形成する。そして、延長レジスト領域２上および半導体層１ｂの領域上を覆うレジストパターン２６を形成し、これをマスクにホウ素（Ｂ）イオンを２〜５×１０¹²ｃｍ^-2程度のドーズ量でＳｉＯ₂膜２４とＳｉ₃Ｎ₄膜２５を貫通するように半導体層１ｂの一部に注入する。 Next, as shown in FIG. 5, after an SiO ₂ film and an Si ₃ N ₄ film are sequentially formed on at least the semiconductor layer 1b, etching is performed using a resist pattern (not shown) formed in a desired region as a mask. Then, as shown in FIG. 5, a pattern having the SiO ₂ film 24 and the Si ₃ N ₄ film 25 is formed. Then, a resist pattern 26 covering the extended resist region 2 and the semiconductor layer 1b is formed, and using this as a mask, a boron (B) ion with a dose of about ² to 5 × 10 ¹² cm ⁻² is formed in the SiO ₂ film. 24 and the Si ₃ N ₄ film 25 are implanted into a part of the semiconductor layer 1b.

次に、図６に示すように、レジストパターン２６を除去した後、ＳｉＯ₂膜２４とＳｉ₃Ｎ₄膜２５とを有するパターンをマスクとして半導体層１ｂおよび延長ドレイン領域２の一部を酸化して素子分離用絶縁膜となる絶縁膜５ａ、５ｂを形成する。また、この熱酸化工程では、図５に示す工程で注入されたホウ素が拡散され、半導体層１ｂであった領域に濃度が１×１０¹⁶ｃｍ^-3程度のｐ型不純物（ホウ素）を含むｐ⁺型領域３が形成される。その後、ＳｉＯ₂膜２４とＳｉ₃Ｎ₄膜２５とを除去する。 Next, as shown in FIG. 6, after removing the resist pattern 26, the semiconductor layer 1b and a part of the extended drain region 2 are oxidized using the pattern having the SiO ₂ film 24 and the Si ₃ N ₄ film 25 as a mask. Then, insulating films 5a and 5b to be element isolation insulating films are formed. Further, in this thermal oxidation step, boron implanted in the step shown in FIG. 5 is diffused, and the region that was the semiconductor layer 1b contains ap type impurity (boron) having a concentration of about 1 × 10 ¹⁶ cm ^−3. ^{A +} -type region 3 is formed. Thereafter, the SiO ₂ film 24 and the Si ₃ N ₄ film 25 are removed.

次に、図７に示すように、半導体装置上に絶縁膜５ｂの上方に開口が形成されたレジストパターン２９を形成し、これをマスクにして延長ドレイン領域２内にホウ素イオンをドーズ量３〜５×１０¹²ｃｍ^-2程度、加速エネルギー２００ｋｅＶ程度で約０．５〜１．０μｍの深さに注入する。 Next, as shown in FIG. 7, a resist pattern 29 having an opening formed above the insulating film 5 b is formed on the semiconductor device, and using this as a mask, boron ions are dosed into the extended drain region 2 at a dose of 3˜3. Implantation is performed at a depth of about 0.5 to 1.0 μm at about 5 × 10 ¹² cm ⁻² and acceleration energy of about 200 keV.

次いで、図８に示すように、レジストパターン２９を除去した後、熱酸化によりｐ⁺型領域３および延長ドレイン領域２上に厚さ６００ｎｍのＳｉＯ₂膜を形成する。さらに、ＣＶＤ法などによりＳｉＯ₂膜３１上に厚さ４００ｎｍのポリシリコン膜を形成する。なお、ＳｉＯ₂膜を形成するための熱酸化工程により、図７に示す工程で注入されたホウ素が活性化し、ホウ素濃度が２〜３×１０¹⁶ｃｍ^-3程度の埋め込み領域４が延長ドレイン領域２内に形成される。埋め込み領域４は、延長ドレイン領域２より前に形成しておいてもよい。ここで、埋め込み領域４はｎ型不純物を含む延長ドレイン領域２をチャネルとするＪＦＥＴのゲートとなる。その後、レジストパターン（図示せず）をマスクにしてエッチングし、ｐ⁺型領域３および延長ドレイン領域２上に設けられたゲート絶縁膜６と、ゲート絶縁膜６上に設けられたＭＯＳトランジスタのゲート電極７とを形成する。 Next, as shown in FIG. 8, after removing the resist pattern 29, a SiO ₂ film having a thickness of 600 nm is formed on the p ⁺ -type region 3 and the extended drain region 2 by thermal oxidation. Further, a polysilicon film having a thickness of 400 nm is formed on the SiO ₂ film 31 by CVD or the like. Note that, by the thermal oxidation process for forming the SiO ₂ film, the boron implanted in the process shown in FIG. 7 is activated, and the buried region 4 having a boron concentration of about 2 to 3 × 10 ¹⁶ cm ⁻³ is an extended drain region. 2 is formed. The buried region 4 may be formed before the extended drain region 2. Here, the buried region 4 becomes a gate of a JFET having the extended drain region 2 containing an n-type impurity as a channel. Thereafter, etching is performed using a resist pattern (not shown) as a mask, the gate insulating film 6 provided on the p ⁺ -type region 3 and the extended drain region 2, and the gate of the MOS transistor provided on the gate insulating film 6 The electrode 7 is formed.

次に、図９に示すように、ゲート電極（ゲートパターン）７をマスクとしてｐ⁺型領域３および延長ドレイン領域２に砒素（Ａｓ）イオン注入して、高濃度でｎ型不純物を含むＭＯＳトランジスタのソース領域８ａおよびドレイン領域８ｂを形成する。続いて、半導体装置上にＳｉＯ２膜とＢＰＳＧ膜との積層膜である層間絶縁膜９を堆積後、９００℃程度の温度で熱処理して層間絶縁膜９の上面を平坦化する。この際にソース領域８ａおよびドレイン領域８ｂ中の不純物を活性化を行うことも可能である。そしてレジストパターン（図示せず）をマスクにして所望の領域の層間絶縁膜９をエッチングして、コンタクトホールを形成する。ここでは、ソース領域８ａに至るコンタクトホール１０ａと、ゲート電極７に至るコンタクトホール１０ｂと、ドレイン領域８ｂに至るコンタクトホール１０ｃとがそれぞれ形成される。 Next, as shown in FIG. 9, arsenic (As) ions are implanted into the p ⁺ -type region 3 and the extended drain region 2 using the gate electrode (gate pattern) 7 as a mask, and a MOS transistor containing n-type impurities at a high concentration. Source region 8a and drain region 8b are formed. Subsequently, after depositing an interlayer insulating film 9 which is a laminated film of a SiO 2 film and a BPSG film on the semiconductor device, the upper surface of the interlayer insulating film 9 is planarized by heat treatment at a temperature of about 900 ° C. At this time, it is possible to activate the impurities in the source region 8a and the drain region 8b. Then, using a resist pattern (not shown) as a mask, the interlayer insulating film 9 in a desired region is etched to form a contact hole. Here, a contact hole 10a reaching the source region 8a, a contact hole 10b reaching the gate electrode 7, and a contact hole 10c reaching the drain region 8b are formed.

次に、図１０に示すように、スパッタリングによって例えばコンタクトホール１０ａ、１０ｂ、１０ｃを埋め、ＡｌＳｉＣｕなどＡｌを主成分とする合金膜を層間絶縁膜９上に形成した後、レジストパターン（図示せず）をマスクにして当該合金膜をエッチングし、レジストを除去する。これによって、コンタクトホール１０ａ、１０ｂ、１０ｃに埋め込まれたプラグと、これらのプラグに接続された配線１１ａ、１１ｂ、１１ｃをそれぞれ形成する。次いで、ＳｉＮからなる保護膜１２をプラズマＣＶＤ法で形成する。以上のような工程により、ソース領域８ａ・ドレイン領域８ｂよりも低濃度のｎ型不純物を含む延長ドレイン領域２と、延長ドレイン領域２に埋め込まれ、ＪＦＥＴのゲートとなり、ｐ型不純物を含む埋め込み領域４とを有するＭＯＳ構造のパワートランジスタが製造できる。 Next, as shown in FIG. 10, for example, the contact holes 10a, 10b, and 10c are filled by sputtering, and an alloy film mainly composed of Al, such as AlSiCu, is formed on the interlayer insulating film 9, and then a resist pattern (not shown). ) Is used as a mask to etch the alloy film and remove the resist. Thus, plugs embedded in the contact holes 10a, 10b, and 10c and wirings 11a, 11b, and 11c connected to these plugs are formed, respectively. Next, a protective film 12 made of SiN is formed by a plasma CVD method. Through the steps as described above, the extended drain region 2 containing n-type impurities at a lower concentration than the source region 8a and the drain region 8b, and the buried regions containing the p-type impurities are buried in the extended drain region 2 and become the gate of the JFET. 4 can be manufactured.

ここで、延長ドレイン領域２は、上面近傍に含まれるｎ型不純物の濃度よりも埋め込み領域４より深い位置に含まれるｎ型不純物の濃度ピークの方が高くなるよう形成される。埋め込み領域４内の不純物濃度と延長ドレイン領域２内の不純物濃度とは、ＪＦＥＴの空乏化と密接に関係するため、上述したように十分な耐圧がとれる値に設計されることが好ましい。例えば、延長ドレイン領域２の深さを従来の方法に比べ約４０％程度浅くすることでオン抵抗が低減でき、駆動電流を増加させることができる。また、寄生容量の低減が可能となり、高周波特性を向上させることもできる。 Here, the extended drain region 2 is formed such that the concentration peak of the n-type impurity contained at a position deeper than the buried region 4 is higher than the concentration of the n-type impurity contained in the vicinity of the upper surface. Since the impurity concentration in the buried region 4 and the impurity concentration in the extended drain region 2 are closely related to the depletion of the JFET, it is preferable that the impurity concentration is designed to have a sufficient breakdown voltage as described above. For example, by reducing the depth of the extended drain region 2 by about 40% compared to the conventional method, the on-resistance can be reduced and the drive current can be increased. In addition, parasitic capacitance can be reduced, and high-frequency characteristics can be improved.

なお、本実施形態で説明したのは第１の実施形態の半導体装置の製造方法の一例であり、他の方法を用いても第１の実施形態の半導体装置を製造することは可能である。 Note that what has been described in this embodiment is an example of the method for manufacturing the semiconductor device of the first embodiment, and the semiconductor device of the first embodiment can be manufactured by using other methods.

本発明の半導体装置は、携帯電話などの携帯用機器をはじめとした種々の機器に用いることができる。 The semiconductor device of the present invention can be used for various devices including a portable device such as a mobile phone.

本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on the 1st Embodiment of this invention. 第１の実施形態に係る半導体装置の延長ドレイン領域２における深さ方向の不純物プロファイルを示す図である。It is a figure which shows the impurity profile of the depth direction in the extended drain region 2 of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第１の従来例に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on a 1st prior art example. 第２の従来例に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on a 2nd prior art example. 第１の従来例に係る半導体装置における縦方向の不純物プロファイルを示す断面図である。It is sectional drawing which shows the impurity profile of the vertical direction in the semiconductor device which concerns on a 1st prior art example.

符号の説明Explanation of symbols

１基板
１ａＳｉ基板
１ｂ半導体層
２延長ドレイン領域
２ａピーク
３ｐ⁺型領域
４埋め込みドレイン領域
５ａ、５ｂ絶縁膜
６ゲート絶縁膜
７ゲート電極
８ａソース領域
８ｂドレイン領域
９層間絶縁膜
１０ａ、１０ｂ、１０ｃコンタクトホール
１１ａ、１１ｂ、１１ｃ配線
１２保護膜
２２ＳｉＯ₂パターン
２４、３１ＳｉＯ₂膜
２５Ｓｉ₃Ｎ₄膜
２６、２９レジストパターン 1 substrate 1a Si substrate 1b semiconductor layer 2 extended drain region 2a peak 3 p ⁺ type region 4 buried drain region 5a, 5b insulating film 6 gate insulating film 7 gate electrode 8a source region 8b drain region 9 interlayer insulating films 10a, 10b, 10c Contact hole 11a, 11b, 11c Wiring 12 Protective film 22 SiO ₂ pattern 24, 31 SiO ₂ film 25 Si ₃ N ₄ film 26, 29 Resist pattern

Claims

第１導電型の半導体基板と、
前記半導体基板上に設けられ、半導体からなり、上面部の下方に前記上面部よりも高濃度で第２導電型不純物を含む領域が形成されている延長ドレイン領域と、
前記延長ドレイン領域のうち、前記上面部と前記上面部よりも高濃度の第２導電型不純物を含む領域との間に埋め込まれ、第１導電型の半導体からなる埋め込み領域と、
前記延長ドレイン領域上に設けられ、第２導電型不純物を含むドレイン領域と、
前記半導体基板上に設けられるとともに前記延長ドレイン領域に接し、第１導電型不純物を含む半導体層と、
前記半導体層上に設けられ、第２導電型不純物を含むソース領域と、
前記半導体層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極とを備えていることを特徴とする半導体装置。 A first conductivity type semiconductor substrate;
An extended drain region provided on the semiconductor substrate, made of a semiconductor, and having a region containing a second conductivity type impurity at a higher concentration than the upper surface portion below the upper surface portion;
Of the extended drain region, a buried region that is buried between the upper surface portion and a region containing a second conductivity type impurity having a higher concentration than the upper surface portion, and is made of a first conductivity type semiconductor;
A drain region provided on the extended drain region and including a second conductivity type impurity;
A semiconductor layer provided on the semiconductor substrate and in contact with the extended drain region and including a first conductivity type impurity;
A source region provided on the semiconductor layer and including a second conductivity type impurity;
A gate insulating film provided on the semiconductor layer;
And a gate electrode provided on the gate insulating film.

前記延長ドレインのうち、前記上面部には第２導電型不純物の濃度ピークが形成され、前記上面部よりも高濃度の第２導電型不純物を含む領域には、少なくとも１つの第２導電型不純物の濃度ピークが形成されていることを特徴とする請求項１に記載の半導体装置。 In the extended drain, a concentration peak of a second conductivity type impurity is formed in the upper surface portion, and at least one second conductivity type impurity is present in a region containing the second conductivity type impurity having a higher concentration than the upper surface portion. The semiconductor device according to claim 1, wherein a concentration peak is formed.

前記ドレイン領域には、前記延長ドレイン領域よりも高濃度の第２導電型不純物が含まれていることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the drain region contains a second conductivity type impurity having a concentration higher than that of the extended drain region.

第１導電型の半導体基板上に設けられた延長ドレイン領域と、前記延長ドレイン領域に埋め込まれ、第１導電型の半導体からなる埋め込み領域と、前記延長ドレイン領域上に設けられ、第２導電型不純物を含むドレイン領域と、前記半導体基板上に設けられるとともに前記延長ドレイン領域に接し、第１導電型不純物を含む半導体層と、前記半導体層上に設けられ、第２導電型不純物を含むソース領域と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極とを備えている半導体装置の製造方法であって、
前記半導体基板上に形成された第１のパターンをマスクとして前記半導体基板内に第２導電型不純物イオンを注入する工程（ａ）と、
前記第１のパターンをマスクとして、前記工程（ａ）よりもドーズ量が大きく、且つ加速エネルギーが大きい条件で前記半導体基板内に第２導電型不純物イオンを少なくとも１回注入する工程（ｂ）と、
熱処理により前記工程（ａ）および（ｂ）で注入された第２導電型不純物を拡散させ、延長ドレイン領域を形成する工程（ｃ）と、
第２のパターンをマスクとして前記延長ドレイン領域に第１導電型不純物イオンを注入した後に熱処理を加えることにより前記延長ドレイン領域に埋め込まれた前記埋め込み領域を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。 An extended drain region provided on the first conductivity type semiconductor substrate, a buried region made of the first conductivity type semiconductor embedded in the extended drain region, and provided on the extended drain region, and having the second conductivity type A drain region including an impurity, a semiconductor layer provided on the semiconductor substrate and in contact with the extended drain region and including a first conductivity type impurity, and a source region provided on the semiconductor layer and including a second conductivity type impurity And a method for manufacturing a semiconductor device comprising: a gate insulating film provided on the semiconductor layer; and a gate electrode provided on the gate insulating film,
A step (a) of implanting second conductivity type impurity ions into the semiconductor substrate using the first pattern formed on the semiconductor substrate as a mask;
A step (b) of implanting second conductivity type impurity ions into the semiconductor substrate at least once under the condition that the dose is larger than the step (a) and the acceleration energy is larger than the step (a), using the first pattern as a mask; ,
(C) a step of diffusing the second conductivity type impurity implanted in the steps (a) and (b) by heat treatment to form an extended drain region;
And (d) forming a buried region embedded in the extended drain region by applying heat treatment after implanting first conductivity type impurity ions into the extended drain region using a second pattern as a mask. A method for manufacturing a semiconductor device.

前記工程（ｃ）で形成される前記延長ドレイン領域には、下面部の下方に前記下面部よりも高濃度の第２導電型不純物を含む領域が形成されており、
前記工程（ｄ）では、前記埋め込み領域が前記延長ドレイン領域の前記下面部と前記下面部よりも高濃度の第２導電型不純物を含む領域との間に形成されることを特徴とする請求項４に記載の半導体装置の製造方法。 In the extended drain region formed in the step (c), a region containing a second conductivity type impurity having a higher concentration than the lower surface portion is formed below the lower surface portion.
The step (d) is characterized in that the buried region is formed between the lower surface portion of the extended drain region and a region containing a second conductivity type impurity having a higher concentration than the lower surface portion. 5. A method for manufacturing a semiconductor device according to 4.