JP2007088730A

JP2007088730A - Pulse shaping circuit

Info

Publication number: JP2007088730A
Application number: JP2005273920A
Authority: JP
Inventors: Jun Tawara; 潤田原; Giichi Tsunoda; 義一角田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-09-21
Filing date: 2005-09-21
Publication date: 2007-04-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide a pulse shaping circuit for detecting leading and trailing of a pulse without a time difference so as to shape the waveform of the pulse even when an abnormal pulse due to a propagation noise or an externally incoming noise is produced in any timing. <P>SOLUTION: The pulse shaping circuit includes: a circuit for generating a mask signal for the leading part of an input signal; a circuit for generating a mask signal for the trailing part of the input signal; a circuit for latching the first leading part of the input signal and being reset by the mask signal of the trailing part; and a circuit for latching the first trailing of the input signal and being reset by the mask signal for the leading part, wherein the mask width of the mask signal for the leading part and the mask signal for the trailing part can be set equally to the width of the pulse to be shaped. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、伝搬ノイズや外来ノイズにより発生する異常パルスを整形するパルス整形回路に関するものである。 The present invention relates to a pulse shaping circuit that shapes abnormal pulses generated by propagation noise or external noise.

パルス整形は、半導体集積回路（ＬＳＩ）への入力信号に重畳する伝搬ノイズや外来ノイズあるいはチャタリング等によるシステムの誤動作を防止するために必要とされている。従来のパルス整形回路としては、ローパスフィルタを使用したものや、入力信号をクロック信号に同期化するものや、マルチバイブレータのパルスによりマスクするもの等がある。 Pulse shaping is required to prevent system malfunction caused by propagation noise, external noise, chattering, or the like superimposed on an input signal to a semiconductor integrated circuit (LSI). As a conventional pulse shaping circuit, there are a circuit using a low-pass filter, a circuit that synchronizes an input signal with a clock signal, and a circuit that masks with a pulse of a multivibrator.

例えば、特開平１１−４１０７５号公報（特許文献１）に示される波形整形回路は、入力信号をクロック信号に同期化するタイプのもので、フリップフロップ、カウンタ、クロック発信器等により構成され、クロック信号を用いてフリップフロップにおける出力信号をラッチするようにしている。これにより入力信号の立ち上がりエッジ及び立ち下がりエッギの波形整形は行っているが、クロック信号を用いてフリップフロップにおける出力信号をラッチするようにしているため、図８のタイミングチャートに示すように、デジタル信号１の最初の立ち上がりからデジタル信号２５の立ち上がりまでの間と、デジタル信号１の正常波形の最初の立ち下がりからデジタル信号２５の立ち下がりまでの間に時間差Td1、Td2が生じ、正常波形のパルス幅と整形波形のパルス幅に誤差が生じるという問題点がある。また、クロック発信器を必要とするため波形整形回路のコスト高の要因となっていた。 For example, a waveform shaping circuit disclosed in Japanese Patent Application Laid-Open No. 11-41075 (Patent Document 1) is of a type that synchronizes an input signal with a clock signal, and includes a flip-flop, a counter, a clock oscillator, and the like. The output signal in the flip-flop is latched using the signal. As a result, the waveform of the rising edge and the falling edge of the input signal is shaped, but the output signal in the flip-flop is latched using the clock signal. Therefore, as shown in the timing chart of FIG. A time difference Td1, Td2 occurs between the first rising edge of the signal 1 and the rising edge of the digital signal 25 and between the first falling edge of the normal waveform of the digital signal 1 and the falling edge of the digital signal 25. There is a problem that an error occurs between the width and the pulse width of the shaped waveform. In addition, since a clock oscillator is required, the waveform shaping circuit is expensive.

また、特開平１１−２３９０４５号公報（特許文献２）に示されるデジタル信号波形の整形回路は、マルチバイブレータのパルスによりマスクするタイプのもので、第1段のマルチバイブレータを用いて入力信号の最初の立ち上がりを検出し正極性パルス（マスク信号）を出力し、第2段のマルチバイブレータを用いてＯＲゲートの出力信号の立ち下がりを検出し負極性パルス（マスク信号）を出力するようにしている。しかしながら、マルチバイブレータの持つ再トリガ機能のために、図９に示すように、第1段のマルチバイブレータが設定した時間幅T1の正極性パルス（マスク信号）の出力期間中に、ノイズによるパルスPnが発生して入力信号の正常パルスが一時途切れた場合、第1段のマルチバイブレータは正常パルス復帰時に再トリガされる。このため、マスク期間経過後も引き続き正極性パルス（マスク信号）を延長して出力し、第2段のマルチバイブレータはこの延長された信号の立ち下がりを検出するため、正常波形のパルス幅と整形波形のパルス幅に誤差が生じるという問題点がある。 Further, the digital signal waveform shaping circuit disclosed in Japanese Patent Application Laid-Open No. 11-239045 (Patent Document 2) is of a type that is masked by a multivibrator pulse. The first stage multivibrator is used to start the input signal. Is detected and the positive polarity pulse (mask signal) is output, and the second stage multivibrator is used to detect the fall of the output signal of the OR gate and output the negative polarity pulse (mask signal). . However, due to the retrigger function of the multivibrator, as shown in FIG. 9, during the output period of the positive pulse (mask signal) of the time width T1 set by the first stage multivibrator, the pulse Pn due to noise Occurs and the normal pulse of the input signal is temporarily interrupted, the first stage multivibrator is retriggered when the normal pulse is restored. For this reason, the positive pulse (mask signal) is continuously extended and output after the mask period has elapsed, and the second-stage multivibrator detects the falling edge of the extended signal. There is a problem that an error occurs in the pulse width of the waveform.

また、図１０に示すように、第1段のマルチバイブレータが設定した時間幅T2の正極性パルス（マスク信号）のマスク期間経過後の正常パルス期間中にノイズによるパルスPnが発生して入力信号が一時途切れた形となった場合、ＯＲゲートの出力信号も一時途切れた形となり、第２段のマルチバイブレータはこの立ち下がりを検出して負極性パルス（マスク信号）を出力するため、整形波形パルスに欠落を生じる。さらに、第1段のマルチバイブレータはノイズによるパルスＰｎから回復する際の立ち上がりを検出して再び正極性パルス（マスク信号）を出力し、第2段のマルチバイブレータはこの再び出力された信号の立ち下がりを検出するため、正常波形のパルス幅と整形波形のパルス幅に誤差が生じるという問題点がある。このように特許文献２のものは、入力信号が直接マルチバイブレータに入力されているため、マスク期間内のノイズによるパルスに対してはマルチバイブレータの再トリガ機能の影響を受け、マスク期間外のノイズによるパルスに対してはパルスの欠落およびマスク信号の再出力が発生し、整形波形に誤差が生じる原因となっていた。 Further, as shown in FIG. 10, a pulse Pn due to noise is generated during the normal pulse period after the mask period of the positive pulse (mask signal) of the time width T2 set by the first stage multivibrator, and the input signal Is temporarily interrupted, the OR gate output signal is also temporarily interrupted, and the second stage multivibrator detects this fall and outputs a negative pulse (mask signal). Missing pulses. Further, the first-stage multivibrator detects the rising edge when recovering from the pulse Pn due to noise and outputs a positive pulse (mask signal) again, and the second-stage multivibrator outputs the rising edge of the signal output again. Since a fall is detected, there is a problem that an error occurs between the pulse width of the normal waveform and the pulse width of the shaped waveform. As described above, in Patent Document 2, since the input signal is directly input to the multivibrator, a pulse due to noise within the mask period is affected by the re-trigger function of the multivibrator, and noise outside the mask period is detected. In the case of the pulse due to, missing of the pulse and re-output of the mask signal occurred, causing an error in the shaped waveform.

特開平１１−４１０７５号公報JP 11-41075 A 特開平１１−２３９０４５号公報Japanese Patent Laid-Open No. 11-239045

この発明は、上記のような問題点を解決するためになされたものであり、伝搬ノイズや外来ノイズによる異常パルスがいかなるタイミングで発生しても、立ち上がりおよび立ち下がりを時間差無く検出し、波形を整形することができるパルス整形回路を得ることを目的としている。 The present invention has been made to solve the above-described problems. Even if an abnormal pulse due to propagation noise or external noise occurs at any timing, the rising and falling edges are detected without a time difference, and the waveform is obtained. The object is to obtain a pulse shaping circuit that can be shaped.

この発明になるパルス整形回路は、入力信号の立ち上がり部分のマスク信号を発生する第1のマスク信号発生回路と、前記入力信号の立ち下がり部分のマスク信号を発生する第2のマスク信号発生回路と、前記入力信号の最初の立ち上がりをラッチし前記第2のマスク信号発生回路の出力する立ち下り部分のマスク信号によりリセットされる第1のラッチ回路と、前記入力信号の最初の立ち下がりをラッチし前記第1のマスク信号発生回路の出力する立ち上がり部分のマスク信号によりリセットされる第2のラッチ回路を有することを特徴とする。 The pulse shaping circuit according to the present invention includes a first mask signal generation circuit that generates a mask signal for a rising portion of an input signal, and a second mask signal generation circuit that generates a mask signal for a falling portion of the input signal. Latching the first rising edge of the input signal and latching the first falling edge of the input signal, and a first latch circuit that is reset by the mask signal of the falling edge output from the second mask signal generating circuit. It has a second latch circuit that is reset by a mask signal of a rising portion output from the first mask signal generation circuit.

この発明の構成を採用することにより、正常パルスの途中でノイズが入っても、ラッチ信号がＨレベルを維持するため、マスク信号に再トリガの問題が発生せず、立ち上がり及び立ち下がりを時間差なく検出して、正常波形のパルス幅と誤差のないパルス幅に整形することができる。 By adopting the configuration of the present invention, even if noise occurs in the middle of a normal pulse, the latch signal is maintained at the H level, so there is no problem of retriggering in the mask signal, and there is no time difference between rising and falling. It can be detected and shaped into a pulse width with no error from the pulse width of the normal waveform.

本発明の実施の形態について図１および図４に従って説明する。図１は本発明によるパルス整形回路の実施形態を示す回路図である。図４はパルス整形回路の実施形態の動作を示すタイミングチャートである。図１に示すように、本実施形態のパルス整形回路は、入力信号の立ち上がり部分に所定時間幅に設定された正極性パルス（以降、マスク信号と称す）を発生する第１のマスク信号発生回路Ｂ１と、入力信号の立ち下がり部分のマスク信号を発生する第２のマスク信号発生回路Ｂ２と、入力信号の最初の立ち上がりをラッチしマスク信号発生回路Ｂ２の出力する上記立ち下がり部分のマスク信号によりリセットされる第1のラッチ回路Ａ１と、入力信号の立ち下がりをラッチしマスク信号発生回路Ｂ１の出力する上記立ち上がり部分のマスク信号によりリセットされる第2のラッチ回路Ａ２と、入力信号を反転するＮＯＴゲートＮ１と、上記マスク信号発生回路Ｂ１、Ｂ２に与えるリセット信号を発生するリセット回路ＲＥＳＥＴにより構成される。 An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a circuit diagram showing an embodiment of a pulse shaping circuit according to the present invention. FIG. 4 is a timing chart showing the operation of the embodiment of the pulse shaping circuit. As shown in FIG. 1, the pulse shaping circuit of the present embodiment is a first mask signal generation circuit that generates a positive pulse (hereinafter referred to as a mask signal) set to a predetermined time width at a rising portion of an input signal. B1, a second mask signal generation circuit B2 for generating a mask signal for the falling portion of the input signal, and a mask signal for the falling portion output from the mask signal generation circuit B2 by latching the first rising edge of the input signal. The first latch circuit A1 that is reset, the second latch circuit A2 that latches the falling edge of the input signal and is reset by the mask signal of the rising portion output from the mask signal generation circuit B1, and the input signal are inverted. It comprises a NOT gate N1 and a reset circuit RESET that generates a reset signal to be applied to the mask signal generation circuits B1 and B2. .

図２は上記ラッチ回路Ａ１およびラッチ回路Ａ２の機能表であり、図２に示すように、Ｒ端子に入力される信号がＨレベルの場合はＴ端子に入力される信号状態に関わらずＱ端子よりＬレベルを出力し、Ｒ端子に入力される信号がＬレベルの場合においてＴ端子に入力される信号が立ち上がるとＱ端子よりＨレベルを出力する機能を有し、実施の形態としては、７４ＬＳ７４に代表されるポジティブエッジトリガＤタイプフリップフロップにより容易に実現できる。 FIG. 2 is a functional table of the latch circuit A1 and the latch circuit A2. As shown in FIG. 2, when the signal input to the R terminal is at the H level, the Q terminal regardless of the signal state input to the T terminal. When the signal input to the R terminal is output at the L level and the signal input to the T terminal rises, the Q terminal has a function of outputting the H level. It can be easily realized by a positive edge trigger D type flip-flop represented by

また、図３は上記マスク信号発生回路Ｂ１およびマスク信号発生回路Ｂ２の機能表であり、図３に示すように、Ｒ端子に入力される信号がＬレベルの場合においてＢ端子に入力される信号が立ち上がるとマスク信号をＱ端子より出力し、Ｂ端子に入力された信号がＨレベルの場合においてＲ端子に接続される信号が立ち下がるとマスク信号をＱ端子より出力する機能を有し、実施の形態としては、７４ＬＳ１２３に代表される直結リセット入力付きモノステーブルマルチバイブレータにより容易に実現できる。 FIG. 3 is a functional table of the mask signal generation circuit B1 and the mask signal generation circuit B2. As shown in FIG. 3, when the signal input to the R terminal is at the L level, the signal input to the B terminal. When the signal rises, the mask signal is output from the Q terminal, and when the signal input to the B terminal is at the H level, the mask signal is output from the Q terminal when the signal connected to the R terminal falls. This form can be easily realized by a monostable multivibrator with a direct reset input represented by 74LS123.

図１のパルス整形回路において、異常パルスPnを含む入力信号Ｓｉは第1のラッチ回路Ａ１のＴ端子に接続される。第1のラッチ回路Ａ１においてＲ端子に入力されるマスク信号ＳＢ２がＬレベルであれば、入力信号Ｓｉの立ち上がりを検出してラッチ信号ＳＡ１はＨレベルとなり、マスク信号ＳＢ２がＬレベルの間は異常パルスが発生してもこの状態を保ち、マスク信号ＳＢ２がＨレベルになるとラッチ信号ＳＡ１はＬレベルとなる（図２参照）。 In the pulse shaping circuit of FIG. 1, an input signal Si including an abnormal pulse Pn is connected to the T terminal of the first latch circuit A1. If the mask signal SB2 input to the R terminal in the first latch circuit A1 is at the L level, the rising edge of the input signal Si is detected and the latch signal SA1 becomes the H level, while the mask signal SB2 is at the L level. This state is maintained even if a pulse is generated, and when the mask signal SB2 becomes H level, the latch signal SA1 becomes L level (see FIG. 2).

第1のマスク信号発生回路Ｂ１は、リセット信号ＳＲ１がＬレベルであればラッチ信号ＳＡ１の立ち上がりを検出することによりマスク信号ＳＢ１を出力する（図３参照）。
ＮＯＴゲートＮ１は、入力信号Ｓｉを入力し、入力反転信号Ｓｎｉを出力する。
第2のラッチ回路Ａ２においてＲ端子に入力されるマスク信号ＳＢ１がＬレベルであれば入力反転信号Ｓｎｉの立ち上がりを検出してラッチ信号ＳＡ２はＨレベルとなり、マスク信号ＳＢ１がＬレベルの間は異常パルスが発生してもこの状態を保ち、マスク信号ＳＢ１がＨレベルになるとラッチ信号ＳＡ２はＬレベルとなる（図２参照）。 If the reset signal SR1 is at L level, the first mask signal generation circuit B1 outputs the mask signal SB1 by detecting the rising edge of the latch signal SA1 (see FIG. 3).
The NOT gate N1 receives the input signal Si and outputs an input inversion signal Sni.
If the mask signal SB1 input to the R terminal in the second latch circuit A2 is at L level, the rising edge of the input inversion signal Sni is detected and the latch signal SA2 becomes H level, and the mask signal SB1 is abnormal while it is at L level. Even if a pulse is generated, this state is maintained, and when the mask signal SB1 becomes H level, the latch signal SA2 becomes L level (see FIG. 2).

また、第2のマスク信号発生回路Ｂ２は、リセット信号ＳＲ２がＬレベルであればラッチ信号ＳＡ２の立ち上がりを検出することによりマスク信号ＳＢ２を出力する（図３参照）。
図５は上記マスク信号発生回路Ｂ１およびマスク信号発生回路Ｂ２に接続され、マスク信号発生回路Ｂ１およびマスク信号発生回路Ｂ２の出力する正極性パルス（マスク信号）の時間幅を設定する電源電圧ＶＣＣとコンデンサＣｂ、抵抗Ｒｂを示す。 The second mask signal generation circuit B2 outputs the mask signal SB2 by detecting the rising edge of the latch signal SA2 if the reset signal SR2 is at the L level (see FIG. 3).
FIG. 5 shows a power supply voltage VCC which is connected to the mask signal generation circuit B1 and the mask signal generation circuit B2 and sets the time width of the positive pulse (mask signal) output from the mask signal generation circuit B1 and the mask signal generation circuit B2. A capacitor Cb and a resistor Rb are shown.

つぎに、上記実施形態のパルス整形回路の動作を図１および図４を参照しながら説明する。図４は、入力信号Ｓｉと、出力信号Ｓｏ（ラッチ信号ＳＡ１）と、マスク信号ＳＢ１と、入力反転信号Ｓｎｉと、出力反転信号Ｓｎｏ（ラッチ信号ＳＡ２）と、マスク信号ＳＢ２を示している。図４に示すように、図１に示した実施形態のパルス整形回路が定常状態において入力信号Ｓｉに異常パルスPnが発生した場合について考える。
ラッチ回路Ａ１のＲ端子に入力されたマスク信号ＳＢ２がＬレベルの場合、ラッチ回路Ａ１のＴ端子に入力された入力信号Ｓｉの最初の立ち上がりで出力信号Ｓｏ（ラッチ信号ＳＡ１）はＨレベルとなる。 Next, the operation of the pulse shaping circuit of the above embodiment will be described with reference to FIGS. FIG. 4 shows an input signal Si, an output signal So (latch signal SA1), a mask signal SB1, an input inversion signal Sni, an output inversion signal Sno (latch signal SA2), and a mask signal SB2. Consider the case where an abnormal pulse Pn is generated in the input signal Si when the pulse shaping circuit of the embodiment shown in FIG. 1 is in a steady state as shown in FIG.
When the mask signal SB2 input to the R terminal of the latch circuit A1 is L level, the output signal So (latch signal SA1) becomes H level at the first rising edge of the input signal Si input to the T terminal of the latch circuit A1. .

これに伴い、マスク信号発生回路Ｂ１のＢ端子に入力された出力信号Ｓｏ（ラッチ信号ＳＡ１）が立ち上がると、マスク信号発生回路Ｂ１はマスク信号ＳＢ１を出力する。
一方、ラッチ回路Ａ２のＲ端子にマスク信号ＳＢ１が入力されるため、出力反転信号Ｓｎｏ（ラッチ信号ＳＡ２）はリセットされてＨレベルからＬレベルとなる。マスク信号ＳＢ１がＬレベルとなった後、入力反転信号Ｓｎｉに異常パルスがなければ出力反転信号Ｓｎｏ（ラッチ信号ＳＡ２）はＬレベルをラッチする。 Accordingly, when the output signal So (latch signal SA1) input to the B terminal of the mask signal generation circuit B1 rises, the mask signal generation circuit B1 outputs the mask signal SB1.
On the other hand, since the mask signal SB1 is input to the R terminal of the latch circuit A2, the output inversion signal Sno (latch signal SA2) is reset from the H level to the L level. After the mask signal SB1 becomes L level, if there is no abnormal pulse in the input inversion signal Sni, the output inversion signal Sno (latch signal SA2) latches L level.

マスク信号ＳＢ１がＬレベルのため、ラッチ回路Ａ２のＴ端子に入力される入力反転信号Ｓｎｉの最初の立ち上がりで出力信号Ｓｎｏ（ラッチ信号ＳＡ２）はＨレベルとなる。
マスク信号発生回路Ｂ２のＢ端子に入力された出力信号Ｓｎｏ（ラッチ信号ＳＡ２）が立ち上がると、マスク信号発生回路Ｂ２はマスク信号ＳＢ２を出力する。
ラッチ回路Ａ１のＲ端子にマスク信号ＳＢ２が入力されるため、出力信号Ｓｏ（ラッチ信号ＳＡ１）はリセットされてＨレベルからＬレベルとなる。 Since the mask signal SB1 is at L level, the output signal Sno (latch signal SA2) becomes H level at the first rise of the input inversion signal Sni input to the T terminal of the latch circuit A2.
When the output signal Sno (latch signal SA2) input to the B terminal of the mask signal generation circuit B2 rises, the mask signal generation circuit B2 outputs the mask signal SB2.
Since the mask signal SB2 is input to the R terminal of the latch circuit A1, the output signal So (latch signal SA1) is reset from the H level to the L level.

マスク信号ＳＢ２がＬレベルとなった後、入力信号Ｓｉに異常パルスがなければ出力信号Ｓｏ（ラッチ信号ＳＡ１）はＬレベルをラッチする。
その結果、出力信号Ｓｏ（ラッチ信号ＳＡ１）からは入力信号Ｓｉの異常パルスを整形した波形が出力され、出力反転信号Ｓｎｏ（ラッチ信号ＳＡ２）からは異常パルスを整形した波形の反転波形が出力される。 After the mask signal SB2 becomes L level, if there is no abnormal pulse in the input signal Si, the output signal So (latch signal SA1) latches L level.
As a result, a waveform obtained by shaping the abnormal pulse of the input signal Si is output from the output signal So (latch signal SA1), and an inverted waveform of the waveform obtained by shaping the abnormal pulse is output from the output inverted signal Sno (latch signal SA2). The

以上のように、この発明の実施形態によれば、ラッチ信号ＳＡ１を出力信号Soとして出力することにより入力信号Ｓｉに含まれる異常ノイズを整形した波形を出力することができ、また、ラッチ信号ＳＡ２を出力信号Snoとして出力することにより入力信号Ｓｉに含まれる異常ノイズを整形した波形の反転出力とすることができる。 As described above, according to the embodiment of the present invention, by outputting the latch signal SA1 as the output signal So, a waveform obtained by shaping abnormal noise included in the input signal Si can be output, and the latch signal SA2 can be output. Is output as the output signal Sno, and an inverted output of the waveform obtained by shaping the abnormal noise included in the input signal Si can be obtained.

次に、リセット回路ＲＥＳＥＴの機能について説明する。今、電源投入時等の初期状態において、ラッチ信号ＳＡ１およびラッチ信号ＳＡ２がＨレベルの場合、入力信号Ｓｉが立ち上がってもラッチ信号ＳＡ１およびラッチ信号ＳＡ２はＨレベルのままであり、立ち上がりを検出しないマスク信号発生回路Ｂ１およびマスク信号発生回路Ｂ２はマスク信号ＳＢ１およびマスク信号ＳＢ２を出力しないため、ラッチ回路Ａ１およびラッチ回路Ａ２はリセットされず、パルス整形回路はこう着状態に陥ってしまう。 Next, the function of the reset circuit RESET will be described. Now, in the initial state such as when the power is turned on, if the latch signal SA1 and the latch signal SA2 are at the H level, even if the input signal Si rises, the latch signal SA1 and the latch signal SA2 remain at the H level and no rise is detected. Since the mask signal generation circuit B1 and the mask signal generation circuit B2 do not output the mask signal SB1 and the mask signal SB2, the latch circuit A1 and the latch circuit A2 are not reset, and the pulse shaping circuit falls into a stuck state.

しかし、マスク信号発生回路Ｂ１のＲ端子に立ち下がりのリセット信号Ｒ１を入力し、マスク信号発生回路Ｂ２のＲ端子に立ち下がりのリセット信号Ｒ２を入力することにより、マスク信号発生回路Ｂ１およびマスク信号発生回路Ｂ２はマスク信号を出力するため、ラッチ回路Ａ１およびラッチ回路Ａ２がリセットされてパルス整形回路を正常状態に復帰させることができる。なお、上記リセット信号はマスク信号発生回路Ｂ１のＲ端子のみ、あるいはマスク信号発生回路Ｂ２のＲ端子のみに接続してもパルス整形回路は正常状態に復帰することができ、以後は自走運転する。 However, when the falling reset signal R1 is input to the R terminal of the mask signal generating circuit B1, and the falling reset signal R2 is input to the R terminal of the mask signal generating circuit B2, the mask signal generating circuit B1 and the mask signal are input. Since the generation circuit B2 outputs a mask signal, the latch circuit A1 and the latch circuit A2 can be reset to return the pulse shaping circuit to a normal state. Even if the reset signal is connected only to the R terminal of the mask signal generating circuit B1 or only to the R terminal of the mask signal generating circuit B2, the pulse shaping circuit can be restored to the normal state, and thereafter, the self-running operation is performed. .

リセット信号Ｒ１およびリセット信号Ｒ２を出力するリセット回路ＲＥＳＥＴの一例を図６に示している。図６に示すようにリセット回路は、電源電圧ＶＣＣ、コンデンサＣｒ、抵抗Ｒｒ、ＮＯＴゲートＮ２から構成されている。簡単なリセット回路である電源電圧ＶＣＣをＮＯＴゲートの入力としＮＯＴゲートの出力をリセット信号とするリセット回路の場合、電源投入時において、マスク信号発生回路Ｂ１およびマスク信号発生回路Ｂ２が動作電圧に達すまでに電源電圧ＶＣＣが立ち上がると、マスク信号発生回路Ｂ１およびマスク信号発生回路Ｂ２が電源電圧ＶＣＣの立ち上がりを検出できないため、コンデンサＣｒと抵抗Ｒｒを追加する。 An example of the reset circuit RESET that outputs the reset signal R1 and the reset signal R2 is shown in FIG. As shown in FIG. 6, the reset circuit includes a power supply voltage VCC, a capacitor Cr, a resistor Rr, and a NOT gate N2. In the case of a reset circuit using the power supply voltage VCC as a simple reset circuit and the NOT gate input as a reset signal, the mask signal generation circuit B1 and the mask signal generation circuit B2 reach the operating voltage when the power is turned on. If the power supply voltage VCC rises before then, the mask signal generation circuit B1 and the mask signal generation circuit B2 cannot detect the rise of the power supply voltage VCC, and therefore a capacitor Cr and a resistor Rr are added.

コンデンサＣｒと抵抗Ｒｒを用いて一次遅れ回路を形成し、電源電圧ＶＣＣの立ち上がり傾斜を緩やかにした一次遅れ電圧Ｖ１を生成する。一次遅れ電圧Ｖ１がＮＯＴゲートＮ２の閾値を超えるとＮＯＴゲートＮ２は急峻に立ち下がる電圧Ｖ２を出力する。ここで、立ち上がり傾斜が緩やかな一次遅れ電圧Ｖ１によるＮＯＴゲートＮ２におけるチャタリングを防止するために、ＮＯＴゲートＮ２はシュミットトリガ機能付きとしており、実施の形態としては、７４ＬＳ１４に代表されるシュミットトリガ機能付きインバータにより容易に実現できる。立ち下がり電圧Ｖ２をリセット信号Ｒ１およびリセット信号Ｒ２として出力することにより、波形回路をリセットし、正常状態に復帰することができる。 A first-order lag circuit is formed using the capacitor Cr and the resistor Rr, and a first-order lag voltage V1 in which the rising slope of the power supply voltage VCC is gradual is generated. When the primary delay voltage V1 exceeds the threshold value of the NOT gate N2, the NOT gate N2 outputs a voltage V2 that falls sharply. Here, in order to prevent chattering in the NOT gate N2 due to the first-order lag voltage V1 with a gradual rising slope, the NOT gate N2 has a Schmitt trigger function. It can be easily realized by an inverter. By outputting the falling voltage V2 as the reset signal R1 and the reset signal R2, the waveform circuit can be reset and returned to a normal state.

つぎに、上記実施形態のパルス整形回路のリセット動作を図１および図７を参照しながら説明する。図７は、電源電圧ＶＣＣと、一次遅れ電圧Ｖ１と、立ち下がり電圧Ｖ２と、入力信号Ｓｉと、出力信号Ｓｏ（ラッチ信号ＳＡ１）と、マスク信号ＳＢ１と、出力反転信号Ｓｎｏ（ラッチ信号ＳＡ２）と、マスク信号ＳＢ２を示している。
初期状態において、電源電圧ＶＣＣは０Ｖ、出力信号Ｓｏ（ラッチ信号ＳＡ１）および出力反転信号Ｓｎｏ（ラッチ信号ＳＡ２）はＨレベルとする。 Next, the reset operation of the pulse shaping circuit of the above embodiment will be described with reference to FIGS. FIG. 7 shows the power supply voltage VCC, the first-order lag voltage V1, the falling voltage V2, the input signal Si, the output signal So (latch signal SA1), the mask signal SB1, and the output inverted signal Sno (latch signal SA2). The mask signal SB2 is shown.
In the initial state, the power supply voltage VCC is 0 V, and the output signal So (latch signal SA1) and the output inversion signal Sno (latch signal SA2) are at the H level.

電源電圧ＶＣＣの立ち上がり時に電源電圧ＶＣＣがＮＯＴゲートＮ２の動作電圧に達すと、ＮＯＴゲートＮ２はＨレベルを出力する。同時に、電源電圧ＶＣＣがラッチ回路Ａ１およびラッチ回路Ａ２およびマスク信号発生回路Ｂ１およびマスク信号発生回路Ｂ２の動作電圧に達すが、入力信号Ｓｉが変化しても出力信号Ｓｏ（ラッチ信号ＳＡ１）および出力反転信号Ｓｎｏ（ラッチ信号ＳＡ２）がＨレベルのままであるため、マスク信号発生回路Ｂ１およびマスク信号発生回路Ｂ２はマスク信号を出力せず、波形整形回路はこう着状態となる。 If the power supply voltage VCC reaches the operating voltage of the NOT gate N2 when the power supply voltage VCC rises, the NOT gate N2 outputs an H level. At the same time, power supply voltage VCC reaches the operating voltage of latch circuit A1, latch circuit A2, mask signal generation circuit B1 and mask signal generation circuit B2, but even if input signal Si changes, output signal So (latch signal SA1) and output Since the inverted signal Sno (latch signal SA2) remains at the H level, the mask signal generation circuit B1 and the mask signal generation circuit B2 do not output the mask signal, and the waveform shaping circuit is in a stuck state.

電源電圧ＶＣＣの立ち上がり波形を、コンデンサＣｒと抵抗Ｒｒの一次遅れ回路により傾斜の緩やかな一次遅れ電圧Ｖ１とする。一次遅れ電圧Ｖ１がＮＯＴゲートＮ２の閾値を越えると、ＮＯＴゲートＮ２は急峻に立ち下がる電圧Ｖ２を出力する。立ち下がり電圧Ｖ２をリセット信号Ｒ１としてＲ端子に入力したマスク信号発生回路Ｂ１はマスク信号ＳＢ１を出力し、立ち下がり電圧Ｖ２をリセット信号Ｒ２としてＲ端子に入力したマスク信号発生回路Ｂ２はマスク信号ＳＢ２を出力する。 The rising waveform of the power supply voltage VCC is set to a first-order lag voltage V1 having a gentle slope by the first-order lag circuit of the capacitor Cr and the resistor Rr. When the primary delay voltage V1 exceeds the threshold value of the NOT gate N2, the NOT gate N2 outputs a voltage V2 that falls sharply. The mask signal generation circuit B1 that inputs the falling voltage V2 to the R terminal as the reset signal R1 outputs the mask signal SB1, and the mask signal generation circuit B2 that inputs the falling voltage V2 to the R terminal as the reset signal R2 outputs the mask signal SB2. Is output.

マスク信号ＳＢ１をＲ端子に入力するラッチ回路Ａ２はリセットされ出力信号Ｓｎｏ（ラッチ信号ＳＡ２）をＬレベルとし、マスク信号ＳＢ２をＲ端子に入力するラッチ回路Ａ１はリセットされ出力信号Ｓｏ（ラッチ信号ＳＡ１）をＬレベルとする。
その結果、リセットが完了し、次の入力信号Ｓｉの立ち上がりでラッチ回路Ａ１は出力信号Ｓｏ（ラッチ信号ＳＡ１）をＨレベルとし、この立ち上がりによりマスク信号発生回路Ｂ１はマスク信号ＳＢ１を出力するため、回路は正常状態に復帰するものである。この構成により、電源投入時や誤動作時における回路の不安定状態時に回路をリセットし、正常状態に復帰させることができる。 The latch circuit A2 that inputs the mask signal SB1 to the R terminal is reset to set the output signal Sno (latch signal SA2) to the L level, and the latch circuit A1 that inputs the mask signal SB2 to the R terminal is reset to the output signal So (latch signal SA1). ) To L level.
As a result, the reset is completed and the latch circuit A1 sets the output signal So (latch signal SA1) to the H level at the next rising edge of the input signal Si, and the mask signal generating circuit B1 outputs the mask signal SB1 at this rising edge. The circuit returns to a normal state. With this configuration, the circuit can be reset and returned to a normal state when the circuit is in an unstable state at the time of power-on or malfunction.

この発明になるパルス整形回路は上記のように構成したので、正常パルスの途中でノイズが入ってもラッチ信号がＨレベルを維持するため、マスク信号に再トリガの問題が発生せず、立ち上がり及び立ち下がりを時間差なく検出して正常波形のパルス幅と誤差のないパルス幅に整形することができる。また、前記立ち上がり部分のマスク信号と前記立ち下がり部分のマスク信号のマスク幅は任意に調整することができ、整形する正常パルス幅と同等に設定することにより正常波形の立ち上がりおよび立ち上がり以外の部分もマスクすることができるため、いかなるタイミングで異常パルスが発生してもパルスを整形することができる。 Since the pulse shaping circuit according to the present invention is configured as described above, the latch signal is maintained at the H level even if noise enters in the middle of the normal pulse. The falling edge can be detected without a time difference and shaped into a pulse width having no error and a pulse width of a normal waveform. In addition, the mask width of the rising portion mask signal and the falling portion mask signal can be arbitrarily adjusted, and by setting the mask width equal to the normal pulse width to be shaped, portions other than the rising edge and rising edge of the normal waveform Since it can be masked, the pulse can be shaped even if an abnormal pulse occurs at any timing.

本発明の実施形態１によるパルス整形回路である。It is a pulse shaping circuit by Embodiment 1 of this invention. 本発明の実施形態１によるパルス整形回路におけるラッチ回路の機能表である。It is a function table | surface of the latch circuit in the pulse shaping circuit by Embodiment 1 of this invention. 本発明の実施形態１によるパルス整形回路におけるマスク信号発生回路の機能表である。It is a function table | surface of the mask signal generation circuit in the pulse shaping circuit by Embodiment 1 of this invention. 本発明の実施形態１によるパルス整形回路の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the pulse shaping circuit by Embodiment 1 of this invention. 本発明の実施形態１によるパルス整形回路におけるマスク幅を設定するコンデンサと抵抗の接続図である。It is a connection diagram of a capacitor and a resistor for setting a mask width in the pulse shaping circuit according to the first embodiment of the present invention. 本発明の実施形態１によるパルス整形回路におけるリセット回路図である。It is a reset circuit diagram in the pulse shaping circuit by Embodiment 1 of this invention. 本発明の実施形態１によるパルス整形回路におけるリセット回路の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the reset circuit in the pulse shaping circuit by Embodiment 1 of this invention. 従来の波形整形回路の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the conventional waveform shaping circuit. 従来のデジタル信号波形の整形回路の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the shaping circuit of the conventional digital signal waveform. 従来のデジタル信号波形の整形回路の動作を示す他のタイミングチャートである。It is another timing chart which shows the operation | movement of the shaping circuit of the conventional digital signal waveform.

符号の説明Explanation of symbols

Ｓｉ入力信号、Ｓｎｉ入力反転信号、Ｓｏ出力信号、
Ｓｎｏ出力反転信号、ＳＡ１ラッチ信号、ＳＡ２ラッチ信号、
ＳＢ１マスク信号、ＳＢ２マスク信号、ＳＲ１リセット信号、
ＳＲ２リセット信号、Ａ１ラッチ回路、Ａ２ラッチ回路、
Ｂ１マスク信号発生回路、Ｂ２マスク信号発生回路、
Ｎ１ＮＯＴゲート、ＲＥＳＥＴリセット回路、
Ｃｂコンデンサ、Ｒｂ抵抗、ＶＣＣ電源電圧、
Ｃｒコンデンサ、Ｒｒ抵抗、Ｖ１一次遅れ電圧、
Ｖ２立ち下がり電圧、Ｎ２ＮＯＴゲート、Ｒ１リセット信号出力端子、
Ｒ２リセット信号出力端子。 Si input signal, Sni input inversion signal, So output signal,
Sno output inversion signal, SA1 latch signal, SA2 latch signal,
SB1 mask signal, SB2 mask signal, SR1 reset signal,
SR2 reset signal, A1 latch circuit, A2 latch circuit,
B1 mask signal generation circuit, B2 mask signal generation circuit,
N1 NOT gate, RESET reset circuit,
Cb capacitor, Rb resistance, VCC power supply voltage,
Cr capacitor, Rr resistance, V1 primary delay voltage,
V2 falling voltage, N2 NOT gate, R1 reset signal output terminal,
R2 Reset signal output terminal.

Claims

入力信号の立ち上がり部分のマスク信号を発生する第1のマスク信号発生回路と、前記入力信号の立ち下がり部分のマスク信号を発生する第2のマスク信号発生回路と、前記入力信号の最初の立ち上がりをラッチし前記第2のマスク信号発生回路の出力する立ち下り部分のマスク信号によりリセットされる第1のラッチ回路と、前記入力信号の最初の立ち下がりをラッチし前記第1のマスク信号発生回路の出力する立ち上がり部分のマスク信号によりリセットされる第2のラッチ回路を有することを特徴とするパルス整形回路。 A first mask signal generating circuit for generating a mask signal for a rising portion of the input signal, a second mask signal generating circuit for generating a mask signal for a falling portion of the input signal, and an initial rising of the input signal. A first latch circuit that latches and resets by a mask signal of a falling portion output from the second mask signal generation circuit; and latches the first falling edge of the input signal and outputs the first mask signal generation circuit A pulse shaping circuit comprising a second latch circuit that is reset by a mask signal of a rising portion to be output.

前記立ち上がり部分のマスク信号と前記立ち下がり部分のマスク信号のマスク幅は整形するパルス幅に応じて調整することを特徴とする請求項１記載のパルス整形回路。 2. The pulse shaping circuit according to claim 1, wherein mask widths of the rising edge mask signal and the falling edge mask signal are adjusted according to a pulse width to be shaped.

前記立ち上がり部分のマスク信号と前記立ち下がり部分のマスク信号のマスク幅は整形するパルス幅と同等に設定したことを特徴とする請求項１記載のパルス整形回路。 2. The pulse shaping circuit according to claim 1, wherein the mask width of the rising edge mask signal and the falling edge mask signal is set to be equal to a pulse width to be shaped.

前記マスク信号を発生する第1及び第2のマスク信号発生回路にリセット信号を入力するリセット回路を有することを特徴とする請求項１記載のパルス整形回路。 2. The pulse shaping circuit according to claim 1, further comprising a reset circuit for inputting a reset signal to the first and second mask signal generating circuits for generating the mask signal.

上記リセット回路は、コンデンサＣｒと抵抗Ｒｒからなる一次遅れ回路と、上記一次遅れ回路にて生成される一次遅れ電圧Ｖ１の所定閾値を検出して急峻に立ち下がる電圧Ｖ２を出力するＮＯＴゲートとから構成されることを特徴とする請求項４記載のパルス整形回路。 The reset circuit includes a first-order lag circuit composed of a capacitor Cr and a resistor Rr, and a NOT gate that detects a predetermined threshold value of the first-order lag voltage V1 generated by the first-order lag circuit and outputs a voltage V2 that sharply falls. 5. The pulse shaping circuit according to claim 4, wherein the pulse shaping circuit is configured.

前記第1及び第2のラッチ回路は、Ｒ端子に入力される信号がＨレベルの場合はＴ端子に入力される信号状態に関わらずＱ端子よりＬレベルを出力し、Ｒ端子に入力される信号がＬレベルの場合においてＴ端子に入力される信号が立ち上がるとＱ端子よりＨレベルを出力する機能を有するフリップフロップであることを特徴とする請求項１記載のパルス整形回路。 The first and second latch circuits output an L level from the Q terminal regardless of a signal state input to the T terminal when the signal input to the R terminal is an H level, and are input to the R terminal. 2. The pulse shaping circuit according to claim 1, wherein the flip-flop has a function of outputting an H level from a Q terminal when a signal input to a T terminal rises when the signal is at an L level.

前記第1及び第2のマスク信号発生回路は、Ｒ端子に入力される信号がＬレベルの場合においてＢ端子に入力される信号が立ち上がるとマスク信号をＱ端子より出力し、Ｂ端子に入力された信号がＨレベルの場合においてＲ端子に接続される信号が立ち下がるとマスク信号をＱ端子より出力する機能を有するマルチバイブレータであることを特徴とする請求項１記載のパルス整形回路。 The first and second mask signal generation circuits output a mask signal from the Q terminal and input to the B terminal when the signal input to the B terminal rises when the signal input to the R terminal is at the L level. 2. The pulse shaping circuit according to claim 1, wherein the signal is a multivibrator having a function of outputting a mask signal from the Q terminal when the signal connected to the R terminal falls when the signal is at the H level.