JP2007087989A - Semiconductor integrated circuit device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device which can reduce an opposing capacity accompanied between actual wirings formed in the same wiring layer while flattening among the wirings is realized. <P>SOLUTION: The semiconductor integrated circuit device has a multilayer wiring structure. Actual wirings L1 and L2 as a signal transmitting route, and linearly formed dummy patterns D1 and D2 non-parallel to the actual wirings L1 and L2, are formed in each of the wiring layers. The dummy patterns D1 and D2 of the respective layers that are respectively formed on the vertically adjoining wiring layers are non-parallel to each other. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、多層配線構造を有する半導体集積回路装置に関するものであり、特に、各配線層におけるダミーパターンの配設レイアウトに関するものである。   The present invention relates to a semiconductor integrated circuit device having a multilayer wiring structure, and more particularly to an arrangement layout of dummy patterns in each wiring layer.

従来より、多層配線構造を有する半導体集積回路装置の各配線層には、信号伝達経路としての実配線が形成されるほか、実配線の間隔が広い部分（配設密度が疎な部分）には、実配線と電気的に接続されないダミーパターン（当該配線層の形成プロセスにより、実配線と同時に形成されるダミー配線）が形成されていた。   Conventionally, in each wiring layer of a semiconductor integrated circuit device having a multi-layered wiring structure, an actual wiring as a signal transmission path is formed, and a portion where the interval of the actual wiring is wide (a portion where the arrangement density is sparse) is In addition, a dummy pattern that is not electrically connected to the actual wiring (dummy wiring formed simultaneously with the actual wiring by the wiring layer forming process) is formed.

図３は、従来のダミーパターンを示した配線レイアウト図である。   FIG. 3 is a wiring layout diagram showing a conventional dummy pattern.

図３（ａ）に示す通り、従来のダミーパターンＤ１は、一般に、これと隣り合う実配線Ｌ１に対し、所定の距離を隔てて平行な線状に形成されていた（特許文献１を参照）。   As shown in FIG. 3 (a), the conventional dummy pattern D1 is generally formed in a line parallel to the actual wiring L1 adjacent thereto with a predetermined distance (see Patent Document 1). .

また、従来より、図３（ｂ）に示すように、少なくとも隣り合う実配線Ｌ１との間の対向容量が当該実配線Ｌ１との平行面を有する直方体に比べて減少される形状（例えば、当該実配線Ｌ１に対して非平行となる面を含む多角柱形状）をもって、ダミーパターンＤ１を形成した半導体集積回路装置も開示・提案されている（特許文献２を参照）。   Further, conventionally, as shown in FIG. 3B, a shape in which the facing capacitance between at least the adjacent actual wires L1 is reduced as compared with a rectangular parallelepiped having a parallel plane with the actual wires L1 (for example, A semiconductor integrated circuit device in which a dummy pattern D1 is formed having a polygonal column shape including a surface that is not parallel to the actual wiring L1 is also disclosed and proposed (see Patent Document 2).

特開平１０−３３５３２６号公報JP 10-335326 A 特開２００５−５７００３号公報JP 2005-57003 A

確かに、各配線層につき、実配線の間隔が広い部分にダミーパターンを形成すれば、当該配線層における配線密度の疎密を低減して、これを平坦化することができるので、各配線層を被覆する層間絶縁膜の段差発生を緩和し、延いては、その上部に形成される配線層の信頼性向上（実配線の断線等の回避）を実現することが可能となる。   Certainly, if a dummy pattern is formed in a portion where the interval of the actual wiring is wide for each wiring layer, the density of the wiring density in the wiring layer can be reduced, and this can be flattened. It is possible to alleviate the generation of a step in the interlayer insulating film to be covered, and to improve the reliability of the wiring layer formed on the upper part (avoidance of disconnection of the actual wiring).

しかしながら、ダミーパターンをこれと隣り合う実配線に対して平行な線状に形成した従来構成（図３（ａ））では、ダミーパターンの両側に隣接する実配線相互間に、ダミーパターンを介して大きな対向容量（寄生容量）が付随しやすく、信号の遅延やノイズの増大といった回路特性の悪化を招くおそれがあった。   However, in the conventional configuration (FIG. 3A) in which the dummy pattern is formed in a line parallel to the actual wiring adjacent thereto, the dummy pattern is interposed between the actual wiring adjacent to both sides of the dummy pattern. A large counter capacitance (parasitic capacitance) is likely to accompany, and there is a possibility that circuit characteristics such as signal delay and noise increase may be deteriorated.

なお、上記の課題を解決する最も単純な手法は、実信号配線とダミーパターンとの距離を大きく空けることである。しかしながら、当該手法は、ダミーパターンの挿入率の低下（延いては層間絶縁膜の平坦度低下）を招くため、建設的な解決手段ではなかった。   The simplest method for solving the above problem is to make a large distance between the actual signal wiring and the dummy pattern. However, this method is not a constructive solution because it causes a decrease in the dummy pattern insertion rate (and hence a decrease in the flatness of the interlayer insulating film).

一方、特許文献２の従来技術（図３（ｂ））であれば、ダミーパターンの挿入率低下を招くことなく、上記の対向容量を低減し、回路特性の悪化を抑制することが可能である。   On the other hand, with the conventional technique of FIG. 3 (FIG. 3B), it is possible to reduce the counter capacitance and suppress deterioration of circuit characteristics without incurring a decrease in dummy pattern insertion rate. .

しかしながら、当該従来技術は、配線層間の平坦化を図りつつ、同一配線層内に形成された実配線相互間に付随する対向容量の低減を目的とするものであるにも関わらず、複数の配線層毎に形成される各層ダミーパターン相互の相対的な配設レイアウトについては、何ら考慮されておらず、当該従来技術に開示されたダミーパターンを複数の配線層にわたって単純に適用した場合には、上下に隣接する配線層相互間において、両層のダミーパターンが互いの端面を一にして重複積層されるケースが少なからず存在した。   However, although the conventional technique aims to reduce the opposing capacitance between the actual wirings formed in the same wiring layer while flattening between the wiring layers, the plurality of wirings No consideration is given to the relative layout of each layer dummy pattern formed for each layer, and when the dummy pattern disclosed in the related art is simply applied across a plurality of wiring layers, There are not a few cases in which the dummy patterns of both layers are overlapped and stacked with the end surfaces of the wiring patterns adjacent to each other between the upper and lower wiring layers.

図４は、上下各層のダミーパターンが重複積層された状態を説明するための模式的な縦断面図である。本図に示す通り、上下に隣接する配線層相互間において、両層のダミーパターンＤ１、Ｄ２が互いの端面を一にして重複積層されると、層間絶縁膜ＩＬＤ１、ＩＬＤ２の平坦度を高めるために挿入されたダミーパターンＤ１、Ｄ２の存在が裏目となり、層間絶縁膜ＩＬＤ１、ＩＬＤ２に却って大きな段差ｄを生じるおそれがあった。   FIG. 4 is a schematic longitudinal sectional view for explaining a state in which dummy patterns of upper and lower layers are overlapped and stacked. As shown in this figure, when the dummy patterns D1 and D2 of both layers are overlapped with each other between the upper and lower wiring layers, the flatness of the interlayer insulating films ILD1 and ILD2 is increased. The presence of the dummy patterns D1 and D2 inserted into the back of the film may cause a large difference in level d on the interlayer insulating films ILD1 and ILD2.

そのため、特許文献１の従来技術を採用する際には、各層ダミーパターンＤ１、Ｄ２相互の重複積層を回避すべく、各層ダミーパターンＤ１、Ｄ２の配設位置を個別的に逐一検討する必要があり、各配線層のレイアウト作業が非常に複雑となる懸念があった。   For this reason, when adopting the prior art of Patent Document 1, it is necessary to individually examine the position of each layer dummy pattern D1, D2 individually in order to avoid overlapping lamination of each layer dummy pattern D1, D2. There is a concern that the layout work of each wiring layer becomes very complicated.

或いは、特許文献１でも述べられているように、層間絶縁膜ＩＬＤ１、ＩＬＤ２の多層化や平坦化（例えば、ＣＭＰ［Chemical Mechanical Polish］処理）を行い、上下に隣接する配線層の相互依存性を排除する手法も考えられるが、このような手法を採用した場合には、製造工程数の増大やそれに伴うコストアップが懸念される上、ダミーパターンの挿入意義自体が些か希薄となっていた。   Alternatively, as described in Patent Document 1, the interlayer insulating films ILD1 and ILD2 are multi-layered and flattened (for example, CMP [Chemical Mechanical Polish] processing), so that the interdependency between the upper and lower adjacent wiring layers is increased. Although a method of eliminating it is conceivable, when such a method is adopted, there is a concern about an increase in the number of manufacturing steps and a cost increase associated therewith, and the significance of inserting the dummy pattern itself is slightly or dilute.

なお、上記の段差ｄは、半導体集積回路装置の積層段数が増すにつれて拡大するため、高集積化や多層化を進める上で、各層ダミーパターンの重複積層を回避することは、極めて重要と考えられる。   In addition, since the level difference d increases as the number of stacked layers of the semiconductor integrated circuit device increases, it is considered extremely important to avoid the overlapping stacking of the dummy patterns in each layer in order to increase the integration and the number of layers. .

本発明は、上記の問題点に鑑み、配線層間の平坦化を図りつつ、同一配線層内に形成された実配線相互間に付随する対向容量の低減することが可能な半導体集積回路装置を提供することを目的とする。   In view of the above problems, the present invention provides a semiconductor integrated circuit device capable of reducing the opposing capacitance between real wirings formed in the same wiring layer while flattening the wiring layers. The purpose is to do.

上記の目的を達成するために、本発明に係る半導体集積回路装置は、多層配線構造を有して成り、各配線層には、信号伝達経路としての実配線と、前記実配線に対して非平行な線状に形成されたダミーパターンと、が各々形成され、さらに、上下に隣接する配線層に各々形成される各層のダミーパターンの延伸方向が、互いに非平行とされている。   In order to achieve the above object, a semiconductor integrated circuit device according to the present invention has a multilayer wiring structure, and each wiring layer has an actual wiring as a signal transmission path and a non-connection to the actual wiring. Dummy patterns formed in parallel lines are formed, and the extending directions of the dummy patterns in the respective layers formed in the wiring layers adjacent to each other are made non-parallel to each other.

本発明に係る半導体集積回路装置であれば、上下に隣接する配線層相互間において、両層のダミーパターンが互いの端面を一にして重複積層されるケースを低減することができるので、配線層間の平坦化を図りつつ、同一配線層内に形成された実配線相互間に付随する対向容量の低減することが可能となる。   In the semiconductor integrated circuit device according to the present invention, it is possible to reduce the case where the dummy patterns of both layers are overlapped and stacked with the end surfaces of the wiring layers adjacent to each other between upper and lower adjacent wiring layers. It is possible to reduce the counter capacitance associated with the actual wirings formed in the same wiring layer.

図１は、本発明に係る半導体集積回路装置の配線レイアウト図（透過上面図）である。なお、説明の便宜上、以下では、紙面の左右方向を「Ｘ軸方向」と呼び、紙面の上下方向を「Ｙ軸方向」と呼ぶことにする。これらのＸ軸方向及びＹ軸方向については、例えば、半導体基板が切り出されたシリコンウェハのオリエンテーションフラットを基準として定めればよい。   FIG. 1 is a wiring layout diagram (transparent top view) of a semiconductor integrated circuit device according to the present invention. In the following description, for the sake of convenience, the left-right direction of the paper surface is referred to as “X-axis direction”, and the vertical direction of the paper surface is referred to as “Y-axis direction”. These X-axis direction and Y-axis direction may be determined based on, for example, the orientation flat of the silicon wafer from which the semiconductor substrate is cut out.

本発明に係る半導体集積回路装置は、２層配線構造を有して成り、第１、第２配線層には、信号伝達経路としての実配線Ｌ１、Ｌ２と、実配線Ｌ１、Ｌ２に対して非平行な線状に形成されたダミーパターンＤ１、Ｄ２と、が各々形成されている。   The semiconductor integrated circuit device according to the present invention has a two-layer wiring structure, and the first and second wiring layers have real wirings L1 and L2 as signal transmission paths and real wirings L1 and L2. Dummy patterns D1 and D2 formed in non-parallel lines are formed respectively.

第１配線層の実配線Ｌ１は、Ｙ軸方向に伸びる線状に形成されている。一方、第２配線層の実配線Ｌ２は、実配線Ｌ１に対して直交する方向（すなわち、Ｘ軸方向）に伸びる線状に形成されている。従って、実配線Ｌ１、Ｌ２をコンタクトホール（不図示）で結ぶことにより、信号伝達経路を２次元的に引き回すことが可能となる。   The actual wiring L1 of the first wiring layer is formed in a linear shape extending in the Y-axis direction. On the other hand, the actual wiring L2 of the second wiring layer is formed in a linear shape extending in a direction orthogonal to the actual wiring L1 (that is, the X-axis direction). Therefore, the signal transmission path can be routed two-dimensionally by connecting the actual wirings L1 and L2 with contact holes (not shown).

第１、第２配線層のダミーパターンＤ１、Ｄ２は、それぞれ、第１、第２配線層の形成プロセスによって、実配線Ｌ１、Ｌ２と同時に形成されるダミー配線（実配線Ｌ１、Ｌ２とは電気的に接続されない導電性配線）であり、実配線Ｌ１、Ｌ２の間隔が広い部分（配設密度が疎な部分）を補うように形成されている。   The dummy patterns D1 and D2 of the first and second wiring layers are dummy wirings formed simultaneously with the actual wirings L1 and L2 by the first and second wiring layer forming processes (the actual wirings L1 and L2 are electrically connected to each other). Conductive wiring that is not electrically connected), and is formed so as to compensate for a portion where the spacing between the actual wirings L1 and L2 is wide (portion where the arrangement density is sparse).

このように、実配線Ｌ１、Ｌ２の間隔が広い部分にダミーパターンＤ１、Ｄ２を形成すれば、当該配線層における配線密度の疎密を低減して、これを平坦化することができるので、各配線層を被覆する層間絶縁膜の段差発生を緩和することが可能となる。特に、ダミーパターンＤ１の形成によって、第１配線層直上の層間絶縁膜を平坦化することにより、その上部に形成される第２配線層の信頼性向上（実配線Ｌ２の断線等の回避）を実現することが可能となる。   In this way, if the dummy patterns D1 and D2 are formed in a portion where the distance between the actual wirings L1 and L2 is wide, the density of the wiring density in the wiring layer can be reduced and flattened. It is possible to alleviate the occurrence of a step in the interlayer insulating film covering the layer. In particular, by forming the dummy pattern D1, the interlayer insulating film immediately above the first wiring layer is flattened, thereby improving the reliability of the second wiring layer formed thereon (avoidance of disconnection of the actual wiring L2). It can be realized.

また、ダミーパターンＤ１、Ｄ２は、先述したように、実配線Ｌ１、Ｌ２に対して各々非平行な線状に形成されている。Ｘ軸を基準軸（０°）として、より具体的に述べると、ダミーパターンＤ１は、Ｘ軸に対して第１の角度（本実施形態では＋４５°）をなす線状に形成されており、ダミーパターンＤ２は、Ｘ軸に対して第２の角度（本実施形態では、−４５°）をなす線状に形成されている。   Further, as described above, the dummy patterns D1 and D2 are formed in linear shapes that are not parallel to the actual wirings L1 and L2, respectively. More specifically, using the X axis as a reference axis (0 °), the dummy pattern D1 is formed in a linear shape that forms a first angle (+ 45 ° in the present embodiment) with respect to the X axis. The dummy pattern D2 is formed in a linear shape that forms a second angle (−45 ° in the present embodiment) with respect to the X axis.

このような構成とすることにより、第１配線層につき、ダミーパターンが実配線に対して平行とされた従来構成（図３（ａ）を参照）と比較してみると、実配線Ｌ１とダミーパターンＤ１との最近接距離を従来値に設定する場合には、ダミーパターンＤ１の両側に隣接する実配線Ｌ１相互間に付随する対向容量（寄生容量）を低減し、回路特性の悪化を抑制することが可能となる。一方、対向容量の低減効果が従来レベルで足りるのであれば、実配線Ｌ１とダミーパターンＤ１との最近接距離をさらに短縮し、ダミーパターンＤ１の挿入率向上（延いては、層間絶縁膜の平坦度向上）を実現することが可能となる。なお、第２配線層についても上記と同様である。   With this configuration, when compared with the conventional configuration in which the dummy pattern is parallel to the actual wiring (see FIG. 3A) for the first wiring layer, the actual wiring L1 and the dummy are compared. When the closest distance to the pattern D1 is set to the conventional value, the opposing capacitance (parasitic capacitance) accompanying the actual wiring L1 adjacent to both sides of the dummy pattern D1 is reduced, and deterioration of circuit characteristics is suppressed. It becomes possible. On the other hand, if the effect of reducing the counter capacitance is sufficient at the conventional level, the closest distance between the actual wiring L1 and the dummy pattern D1 is further shortened, and the insertion rate of the dummy pattern D1 is improved (and the flatness of the interlayer insulating film is extended). Degree of improvement) can be realized. The second wiring layer is the same as described above.

さらに、本発明に係る半導体集積回路装置では、上下に隣接する第１、第２配線層に各々形成される各層のダミーパターンＤ１、Ｄ２の延伸方向が互いに非平行（本実施形態では、互いに直交）とされている。   Furthermore, in the semiconductor integrated circuit device according to the present invention, the extending directions of the dummy patterns D1 and D2 of the respective layers formed in the first and second wiring layers adjacent to each other in the vertical direction are not parallel to each other (in this embodiment, orthogonal to each other). ).

このような構成であれば、各層ダミーパターンＤ１、Ｄ２が互いに平行とされた構成と異なり、両者の配設位置を個別的に逐一検討しなくても、図１に示すように、両者が互いの端面を一にして重複積層されるケースを大幅に低減することができる。従って、図２に示すように、各層ダミーパターンＤ１、Ｄ２の重複積層を緩和し、層間絶縁膜ＩＬＤ１、ＩＬＤ２の平坦度を高めることが可能となる。   With such a configuration, unlike the configuration in which the respective layer dummy patterns D1 and D2 are made parallel to each other, as shown in FIG. It is possible to greatly reduce the number of cases in which the end surfaces are overlapped and stacked. Therefore, as shown in FIG. 2, it is possible to alleviate the overlapping lamination of the respective layer dummy patterns D1, D2, and to increase the flatness of the interlayer insulating films ILD1, ILD2.

なお、上記の実施形態では、説明の便宜上、２層配線構造を有する半導体集積回路装置に本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、３層以上の多層配線構造を有する半導体集積回路装置についても、当然に適用することが可能である。   In the above embodiment, the case where the present invention is applied to a semiconductor integrated circuit device having a two-layer wiring structure has been described as an example for convenience of explanation, but the scope of application of the present invention is not limited to this. Of course, the present invention can also be applied to a semiconductor integrated circuit device having a multilayer wiring structure of three or more layers.

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。   The configuration of the present invention can be variously modified within the scope of the present invention in addition to the above embodiment.

例えば、ダミーパターンＤ１、Ｄ２の傾斜角度については、上記実施形態の設定値（±４５°）に限定されるものではなく、配線レイアウト作業に際して、適宜設定することが可能である。また、ダミーパターンＤ１、Ｄ２の幅や長さについても、上記と同様、配線レイアウト作業に際して、適宜設定することが可能である。   For example, the inclination angles of the dummy patterns D1 and D2 are not limited to the setting values (± 45 °) of the above embodiment, and can be set as appropriate during the wiring layout work. Also, the width and length of the dummy patterns D1 and D2 can be set as appropriate during the wiring layout operation as described above.

本発明は、半導体集積回路装置の高集積化や多層化を進める上で有用な技術である。   The present invention is a useful technique for advancing high integration and multi-layered semiconductor integrated circuit devices.

は、本発明に係る半導体集積回路装置の配線レイアウト図である。These are wiring layout diagrams of the semiconductor integrated circuit device according to the present invention. は、各層ダミーパターンの重複積層が緩和された状態を説明するための模式的な縦断面図である。These are typical longitudinal cross-sectional views for demonstrating the state by which the overlapping lamination | stacking of each layer dummy pattern was eased. は、従来のダミーパターンを示した配線レイアウト図である。These are the wiring layout figures which showed the conventional dummy pattern. は、各層ダミーパターンが重複積層された状態を説明するための模式的な縦断面図である。These are the typical longitudinal cross-sectional views for demonstrating the state by which each layer dummy pattern was laminated | stacked in an overlapping manner.

符号の説明Explanation of symbols

Ｌ１ 実信号配線（第１配線層）
Ｌ２ 実信号配線（第２配線層）
Ｄ１ ダミーパターン（第１配線層）
Ｄ２ ダミーパターン（第２配線層）
ＩＬＤ１ 層間絶縁膜（第１配線層上）
ＩＬＤ２ 層間絶縁膜（第２配線層上） L1 Real signal wiring (first wiring layer)
L2 Real signal wiring (second wiring layer)
D1 dummy pattern (first wiring layer)
D2 dummy pattern (second wiring layer)
ILD1 interlayer insulating film (on the first wiring layer)
ILD2 interlayer insulating film (on the second wiring layer)

Claims (1)

多層配線構造を有して成り、各配線層には、信号伝達経路としての実配線と、前記実配線に対して非平行な線状に形成されたダミーパターンと、が各々形成され、さらに、上下に隣接する配線層に各々形成される各層のダミーパターンの延伸方向が、互いに非平行とされていることを特徴とする半導体集積回路装置。   Each wiring layer is formed with a real wiring as a signal transmission path and a dummy pattern formed in a line shape that is non-parallel to the real wiring. A semiconductor integrated circuit device, characterized in that the extending directions of the dummy patterns of the respective layers formed in the upper and lower adjacent wiring layers are non-parallel to each other.

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