JP2007081278A - Solid imaging device - Google Patents
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Abstract
Description
本発明は、単位画素内にJFET(接合型電界効果トランジスタ)を備えた固体撮像装置に関する。 The present invention relates to a solid-state imaging device provided with a JFET (junction field effect transistor) in a unit pixel.
従来、単位画素内に増幅素子を備え、信号電荷を増幅素子で増幅(例えば電流増幅)して出力するタイプの固体撮像装置が提案されている。下記の特許文献1には、このような増幅素子として、JFETを備えた固体撮像装置が開示されている。
図10は、この固体撮像装置99の画素構造を示す上面図である。
2. Description of the Related Art Conventionally, there has been proposed a solid-state imaging device that includes an amplifying element in a unit pixel and amplifies (for example, current amplifies) a signal charge with the amplifying element and outputs the signal charge.
FIG. 10 is a top view showing a pixel structure of the solid-state imaging device 99. As shown in FIG.
図11は、図10中に示すY1−Y2の断面図である。
これらの図において、固体撮像装置99は、n型半導体基板100を土台に形成される。このn型半導体基板100の表面には、複数の単位画素が形成される。これらの単位画素は、光電変換部91、JFET92、およびリセットドレイン94を備えて概略構成される。
この内、JFET92は、基板表面に領域確保されたn型ソース領域114およびn型ドレイン領域116と、そのソース−ドレイン間を繋ぐn型チャネル領域117と、そのn型チャネル領域117の周囲に配置されたp型ゲート領域115とによって構成される。
In these drawings, the solid-state imaging device 99 is formed using an n-
Among these, the
固体撮像装置99では、JFET92を形成するため、単位画素内にn型ドレイン領域116を領域確保しなければならない。そのため、光電変換部91の占有面積が狭くなり、単位画素の開口効率が低下するという点で改善の余地があった。
In the solid-state imaging device 99, in order to form the
なお、JFETをサイズ縮小した場合、その半導体領域が縮小分だけ接近するため、インパクトイオン化が発生しやすくなる。そのため、固体撮像装置の基板耐圧が低下するという弊害が生じる。 Note that, when the JFET is reduced in size, impact semiconductorization is likely to occur because the semiconductor region approaches as much as the reduction. For this reason, there is a negative effect that the substrate withstand voltage of the solid-state imaging device is lowered.
そこで、本発明の目的は、JFETの占有面積を狭くすることが可能な単位画素の素子構造を提供することである。
さらに、本発明の別の目的は、JFETのサイズ縮小に伴う耐圧低下を回避することが可能な単位画素の素子構造を提供することである。
Accordingly, an object of the present invention is to provide an element structure of a unit pixel that can reduce the occupation area of a JFET.
Furthermore, another object of the present invention is to provide an element structure of a unit pixel capable of avoiding a decrease in breakdown voltage due to a JFET size reduction.
《1》 本発明の固体撮像装置は、光電変換部とJFET(接合型電界効果トランジスタ)を含む単位画素を半導体基板上に複数形成する。この光電変換部は、入射光に応じて信号電荷を生成する。一方、JFETは、光電変換部で生成された信号電荷を取り込み、信号電荷に応じた画素信号を出力する。
このJFETは、次の構造を備える。
(1)半導体基板の表面側に設けた第1導電型のソース領域。
(2)半導体基板の表面側に第1導電型ソース領域を囲むように設けられた第2導電型の表面ゲート領域。
(3)ソース領域および表面ゲート領域の下方に埋め込まれ、表面ゲート領域と電気的に接続された第2導電型の埋め込みゲート領域。
(4)表面ゲート領域と埋め込みゲート領域とに挟まれて設けられた第1導電型のチャネル領域。このチャネル領域の一端は前記ソース領域に繋がる。また、チャネル領域の他端は、前記埋め込みゲート領域が途切れる箇所から『前記埋め込みゲート領域より下の第1導電型の層(以下「下層域」という)』に繋がる。
このJFET構造では、半導体基板の下層域をJFETのドレインとして利用する。
<< 1 >> In the solid-state imaging device of the present invention, a plurality of unit pixels including a photoelectric conversion unit and a JFET (junction field effect transistor) are formed on a semiconductor substrate. The photoelectric conversion unit generates a signal charge according to incident light. On the other hand, the JFET takes in the signal charge generated by the photoelectric conversion unit and outputs a pixel signal corresponding to the signal charge.
This JFET has the following structure.
(1) A source region of the first conductivity type provided on the surface side of the semiconductor substrate.
(2) A surface gate region of a second conductivity type provided on the surface side of the semiconductor substrate so as to surround the first conductivity type source region.
(3) A buried gate region of a second conductivity type buried below the source region and the surface gate region and electrically connected to the surface gate region.
(4) A channel region of the first conductivity type provided between the surface gate region and the buried gate region. One end of the channel region is connected to the source region. In addition, the other end of the channel region is connected to “a layer of the first conductivity type below the buried gate region (hereinafter referred to as“ lower layer region ”)” from a portion where the buried gate region is interrupted.
In this JFET structure, the lower region of the semiconductor substrate is used as the drain of the JFET.
《2》 なお好ましくは、『チャネル領域の他端』と、『素子分離用の第1導電型領域(以下「分離領域」という)』との間の漏れ電流を抑制するように、埋め込みゲート領域の一部を分離領域に沿って拡張する。 << 2 >> Preferably, the buried gate region is configured to suppress a leakage current between “the other end of the channel region” and “the first conductivity type region for element isolation (hereinafter referred to as“ isolation region ”)”. A part of is expanded along the separation region.
《3》 また好ましくは、分離領域の一つは、JFETと隣接する単位画素とを素子分離するための第1分離領域である。また、分離領域のもう一つは、JFETと光電変換部とを素子分離するための第2分離領域である。これら2つの分離領域に沿うように、埋め込みゲート領域を一部拡張することにより、埋め込みゲート領域の領域パターンは、コの字状またはHの字状となる。 << 3 >> Preferably, one of the isolation regions is a first isolation region for isolating the JFET and the adjacent unit pixel. Another isolation region is a second isolation region for element isolation between the JFET and the photoelectric conversion unit. By partially extending the buried gate region along these two isolation regions, the region pattern of the buried gate region becomes a U-shape or an H-shape.
《4》 なお好ましくは、『チャネル領域の他端』と、『素子分離用の第1導電型領域(以下「分離領域」という)』との間の漏れ電流を抑制するように、この漏れ電流の経路に対して第2導電型の電流阻止領域を設ける。 << 4 >> Preferably, the leakage current is controlled so as to suppress the leakage current between “the other end of the channel region” and “the first conductivity type region for element isolation (hereinafter referred to as“ isolation region ”)”. A current blocking region of the second conductivity type is provided for this path.
(1)本発明の固体撮像装置では、JFETのチャネル領域を、表面側のソース領域と、半導体基板の下層域とを繋ぐように形成する。このチャネル領域の構造により、半導体基板の下層域が、JFETのドレインとして機能する。
このJFET構造では、従来のJFET92(図11)のように、単位画素の表面側にドレイン領域116を領域確保する必要がなくなる。そのため、単位画素内におけるJFETの占有面積を縮小できる。このJFETの縮小分によって、光電変換部の占有面積を拡大することにより、単位画素の開口効率を高めることが可能になる。
(1) In the solid-state imaging device of the present invention, the channel region of the JFET is formed so as to connect the source region on the surface side and the lower layer region of the semiconductor substrate. Due to the structure of this channel region, the lower layer region of the semiconductor substrate functions as the drain of the JFET.
In this JFET structure, unlike the conventional JFET 92 (FIG. 11), it is not necessary to secure the
(2)なお、本発明者は、本発明のチャネル構造において、下方の埋め込みゲート領域が途切れた後、チャネル領域と下層域を含む第1導電型の領域を通って、近傍に位置する分離領域へ漏れ電流が流れることに気が付いた。この漏れ電流は、JFETの機能を損なうものではなく、素子動作上の問題はない。
しかしながら、JFETを更に面積縮小した場合、この漏れ電流の経路も短縮される。この場合、漏れ電流の経路に作用する電界が大きくなってインパクトイオン化が生じやすくなる。
そこで、埋め込みゲート領域の一部を分離領域に沿って拡張して配置することが好ましい。また、漏れ電流の経路に作用する位置に、第2導電型の電流阻止領域を配置することが好ましい。このような構成によって漏れ電流を抑制できる。その結果、漏れ電流路のインパクトイオン化現象を抑制し、固体撮像装置の基板耐圧を高めることが可能になる。
(2) In addition, in the channel structure of the present invention, the inventor isolated the isolation region located in the vicinity through the region of the first conductivity type including the channel region and the lower layer region after the lower buried gate region is interrupted. I noticed that leakage current flows to This leakage current does not impair the function of the JFET, and there is no problem in device operation.
However, when the area of the JFET is further reduced, this leakage current path is also shortened. In this case, the electric field acting on the leakage current path is increased, and impact ionization is likely to occur.
Therefore, it is preferable that a part of the buried gate region is extended along the isolation region. Further, it is preferable to dispose a second conductivity type current blocking region at a position acting on the path of the leakage current. Such a configuration can suppress the leakage current. As a result, it is possible to suppress the impact ionization phenomenon of the leakage current path and increase the substrate withstand voltage of the solid-state imaging device.
《第1実施形態》
[第1実施形態の構成説明]
図1は、第1実施形態の画素構造を示す上面図である。なお、図1では、第1実施形態の特徴であるJFET13の周辺部分を拡大して示す。その他のリセットドレインなどについては、従来例(図10)と同様のため、ここでの説明を省略する。
この図1において、固体撮像装置11は、n型半導体基板10を土台に形成される。なお、実際は高濃度のn+型半導体基板上に、それより低濃度のn型エピタキシャル層を配置する。しかしここでは、このエピタキシャル層も含めてn型半導体基板10として説明する。
このn型半導体基板10の受光面側は、複数の単位画素が形成される。これらの単位画素の1つ1つは、光電変換部12、JFET13、およびリセットドレイン(不図示)から概略構成される。単位画素内において、光電変換部12とJFET13の間は、n+型の第2分離領域15によって素子分離される。この第2分離領域15の一部には、光電変換部12で光電変換された信号電荷を、JFET13に転送するための転送ゲートが設けられる。また、JFET13と隣接する単位画素との間は、n+型の第1分離領域14によって素子分離される。さらに、JFET13とリセットドレインとの間には、チャネルストップ用のp型領域26が設けられる。このp型領域26の一部には、JFET13の信号電荷を、リセットドレインに排出するためのリセットゲートが設けられる。
<< First Embodiment >>
[Description of Configuration of First Embodiment]
FIG. 1 is a top view showing the pixel structure of the first embodiment. In FIG. 1, the peripheral portion of the
In FIG. 1, a solid-
A plurality of unit pixels are formed on the light receiving surface side of the n-
図2[A]は、図1中に示すA−A′箇所のJFET断面を示す図である。
図2[B]は、図1中に示すB−B′箇所のJFET断面を示す図である。
以下、図1〜図3を用いて、JFET13の素子構造について説明する。
JFET13のn+型のソース領域21は、n型半導体基板10の表面付近に設けられる。ソース領域21にはコンタクト電極21aが接続される。このソース領域21の周囲を取り囲むように、p型の表面ゲート領域22が設けられる。
これらソース領域21および表面ゲート領域22の下方には、p型の埋め込みゲート領域25が設けられる。この埋め込みゲート領域25と表面ゲート領域22とは、領域の一部が結合して電気的に接続される。その結果、埋め込みゲート領域25と表面ゲート領域22とは、一体のゲート領域として機能する。
この表面ゲート領域22と埋め込みゲート領域25との間に挟まれて、n型のチャネル領域23が設けられる。このチャネル領域23の一端側は、ソース領域21に結合する。チャネル領域23の他端側では、下方の埋め込みゲート領域25が途中から途切れる。その結果、チャネル領域23の他端側は、n型半導体基板10の下層域24へ繋がる。このJFET13の素子構造では、n型半導体基板10の下層域24がドレインとして機能する。
FIG. 2A is a diagram showing a JFET cross section taken along the line AA ′ shown in FIG.
FIG. 2B is a diagram showing a JFET cross section at the BB ′ position shown in FIG.
Hereinafter, the element structure of the
The n +
A p-type buried
An n-
[第1実施形態の効果など]
第1実施形態では、表面ゲート領域22と埋め込みゲート領域25との中間層に、チャネル領域23が設けられる。このチャネル領域23の他端側の上方は、表面ゲート領域22で覆われる。一方、チャネル領域23の他端側の下方は、埋め込みゲート領域25が土地中で途切れる。このように、第1実施形態では、JFET13のゲート領域を、意図的に上下非対称とする。その結果、チャネル領域23の他端側は、埋め込みゲート領域25の途切れた箇所から下方側へチャネル経路が延び、n型半導体基板10の下層域24へ繋がる。
[Effects of First Embodiment]
In the first embodiment, a
このようなJFET13独特の立体ゲート構造によって、n型半導体基板10の下層域24をJFET13のドレイン領域として有効利用することが可能になる。したがって、単位画素の表面域に、JFET13のドレイン領域やドレイン配線を確保する必要がなくなる。このJFETの面積縮小分だけ光電変換部12を面積拡大することにより、単位画素の開口効率を高めることが可能になる。
次に、別の実施形態について説明する。
Such a three-dimensional gate structure unique to the
Next, another embodiment will be described.
《第2実施形態》
[第2実施形態の構成説明]
第2実施形態は、上述したJFETの立体ゲート構造において、基板耐圧の更なる向上を達成した実施形態である。
図3は、第2実施形態の画素構造を示す上面図である。図4は、図3中に示すC−C′箇所のJFET断面を示す図である。なお、第1実施形態(図1)と同じ構成要件については、同じ参照番号を付与して示し、ここでの重複説明を省略する。
<< Second Embodiment >>
[Description of Configuration of Second Embodiment]
The second embodiment is an embodiment in which further improvement of the substrate breakdown voltage is achieved in the above-described three-dimensional gate structure of JFET.
FIG. 3 is a top view showing the pixel structure of the second embodiment. FIG. 4 is a diagram showing a JFET cross-section at CC ′ shown in FIG. In addition, about the same component as 1st Embodiment (FIG. 1), the same reference number is provided and the overlapping description here is abbreviate | omitted.
第2実施形態の構成上の特徴は、埋め込みゲート領域25aを、第1分離領域14および第2分離領域15に沿う形状で部分的に拡張している点である。この拡張された部分(以下『突起部Z』という)が付加されることにより、埋め込みゲート領域25aの領域パターンは、上から見てコの字状となる。
A structural feature of the second embodiment is that the buried
[第2実施形態の原理説明]
まず、JFET13独特の立体ゲート構造において、基板耐圧のネックとなる現象について図2[B]を用いて説明する。
理想的には、チャネル領域23を出たキャリア(電子)は、下層域24へ流れる。しかしながら、チャネル領域23の出口の側方には、n+型の第1分離領域14および第2分離領域15が存在する。そのため、チャネル領域23を出たキャリアの一部は、漏れ電流路Hなどを通って、第1分離領域14や第2分離領域15へ流れ込む。(なお、この漏れ電流それ自体は、JFET本来の電流増幅作用を損なうものではなく、第1実施形態が実施不可能になることはない。)
[Description of Principle of Second Embodiment]
First, a phenomenon that becomes a bottleneck of substrate breakdown voltage in the three-dimensional gate structure unique to
Ideally, the carriers (electrons) leaving the
ところで、図2[B]に示すように、この漏れ電流は比較的短い経路長で生じる。そのため、JFET13を更にサイズ縮小した場合、この漏れ電流の経路長は更に短くなる。この場合、経路長の短縮に伴ってキャリアに作用する電界が強くなり、インパクトイオン化現象が発生しやすくなる。このインパクトイオン化の発生限界が、基板耐圧を下げてしまう。
By the way, as shown in FIG. 2B, this leakage current occurs with a relatively short path length. Therefore, when the
そこで、第2実施形態では、第1分離領域14および第2分離領域15に沿って埋め込みゲート領域25aを拡張する。この埋め込みゲート領域25aの突起部Zが存在することによって、極近傍の分離領域へ流れ込むキャリアを阻害し、漏れ電流の経路長を長くすることができる。その結果、インパクトイオン化の余裕を稼ぎ、基板耐圧を引き上げることが可能になる。
Therefore, in the second embodiment, the buried
[第2実施形態の効果など]
図5は、ソース領域21と分離領域14,15との距離Xと、基板耐圧との関係を2次元シミュレーションで求めたグラフである。
この2次元シミュレーションでは、各領域の製造条件を次のように設定した。
[Effects of Second Embodiment, etc.]
FIG. 5 is a graph in which the relationship between the distance X between the
In this two-dimensional simulation, the manufacturing conditions for each region were set as follows.
(1)表面ゲート領域22:ボロンイオン(正確には二フッ化ボロンイオンBF2 +),加速電圧180keV,ドーズ量7.0E12/cm2
(2)埋め込みゲート領域25a:ボロンイオン,加速電圧180keV,ドーズ量3.5E12/cm2
(3)ソース領域21:ヒ素イオン,加速電圧120keV,ドーズ量3E15/cm2
(4)チャネル領域23:リンイオン,加速電圧180keV,ドーズ量5.66E12/cm2
(5)分離領域14,15:リンイオン,加速電圧120keV,ドーズ量1.5E13/cm2
(6)下層域24(基板):n型不純物濃度1.0E15/cm3
(1) Surface gate region 22: Boron ion (more precisely, boron difluoride ion BF 2 + ), acceleration voltage 180 keV, dose amount 7.0E12 / cm 2
(2) Embedded
(3) Source region 21: Arsenic ions, acceleration voltage 120 keV, dose 3E15 / cm 2
(4) Channel region 23: phosphorus ion, acceleration voltage 180 keV, dose amount 5.66E12 / cm 2
(5)
(6) Lower layer region 24 (substrate): n-type impurity concentration 1.0E15 / cm 3
さらに、この2次元シミュレーションでは、各領域のサイズ条件を次のように設定した。
(1)ソース領域21は、C−C′方向において1.0μmの幅を有する。
(2)ソース領域21から埋め込みゲート領域25の端までの間隔は1.0μmとする。(3)チャネル領域23の経路長は、下層域24へ折れ曲がる部分を含めて、1.95μmとする。
(4)埋め込みゲート領域25aと分離領域14,15とのオーバーラップ幅は、0.2μmとする。
Furthermore, in this two-dimensional simulation, the size condition of each region was set as follows.
(1) The
(2) The distance from the
(4) The overlap width between the buried
以上の設定条件において、JFET13のゲート電圧を−0.571Vにした場合に、ゲート電流が1.0E−15アンペアとなる基板電位を基板耐圧と仮定した。
Under the above setting conditions, when the gate voltage of
この図5のシミュレーション結果から、距離Xに係わらず、基板耐圧が未対策品に比べて4V程度高くなることが判明した。
さらには、距離X=0.7μmの未対策品よりも、距離X=0.3μmの対策品の方が、基板耐圧を1.5V程度高くできることも判明した。
From the simulation results of FIG. 5, it was found that the substrate withstand voltage is about 4 V higher than the unmeasured product regardless of the distance X.
Furthermore, it was also found that the substrate withstand voltage can be increased by about 1.5 V in the countermeasure product with the distance X = 0.3 μm than the non-measurement product with the distance X = 0.7 μm.
図6は、埋め込みゲート領域25の突起部Zの幅Wと、基板耐圧との関係をシミュレーションで求めたグラフである。このシミュレーションでは、突起部Zの幅Wを広くするほど、基板耐圧が高くなることが判明した。この結果に従って、突起部Zの幅Wを調整することによって、所望とする基板耐圧を適宜に設計できる。
次に、別の実施形態について説明する。
FIG. 6 is a graph in which the relationship between the width W of the protrusion Z of the buried
Next, another embodiment will be described.
《第3実施形態》
第3実施形態は、JFETに2本のチャネルを形成し、かつ埋め込みゲート領域をH字状に形成する実施形態である。
図7は、第3実施形態の画素構造を示す上面図である。図8は、図7中に示すD−D′箇所のJFET断面を示す図である。なお、第1実施形態(図1)と同じ構成要件については、同じ参照番号を付与して示し、ここでの重複説明を省略する。
<< Third Embodiment >>
The third embodiment is an embodiment in which two channels are formed in the JFET and the buried gate region is formed in an H shape.
FIG. 7 is a top view showing the pixel structure of the third embodiment. FIG. 8 is a diagram showing a JFET cross-section at DD ′ shown in FIG. In addition, about the same component as 1st Embodiment (FIG. 1), the same reference number is provided and the overlapping description here is abbreviate | omitted.
これらの図に示すように、ソース領域21を中央にして、表面ゲート領域22bが左右方向へ拡がるように形成される。これらソース領域21および表面ゲート領域22bの下方には、埋め込みゲート領域25bが埋め込まれる。この埋め込みゲート領域25bと表面ゲート領域22bとは、領域の一部が結合して電気的に接続される。その結果、埋め込みゲート領域25bと表面ゲート領域22bとは、一体のゲート領域として機能する。
この表面ゲート領域22bと埋め込みゲート領域25bとに挟まれる形で、2本のチャネル領域23L,23Rが左右両側に形成される。これら左右両側の延長上には、チャネルストップ用のP型領域26L,26Rが設けられる。
また、チャネル領域23L,23Rの左右それぞれの端は、下側の埋め込みゲート領域25bが途切れた箇所からn型半導体基板10の下層域24へ繋がる。このJFETの素子構造によって、n型半導体基板10の下層域24はドレインとして機能する。
As shown in these drawings, the
Two
Further, the left and right ends of the
このJFET13のソース領域21(コンタクト電極21a)は、垂直信号線31を介して定電流源に接続される。また、下層域24には、基板電位を介して定電圧が印加される。その結果、JFETは、一種のソースホロワ回路として作用し、光電変換部12からゲート領域(22b,25b)に転送される信号電荷に応じた電圧信号を、垂直信号線31へ出力する。
The source region 21 (
なお、電圧信号が出力された後、リセットゲート80がオンされることにより、JFETのゲート(22b,25b)は、リセットドレイン領域81の電位にリセットされる。
After the voltage signal is output, the
さらに、第3実施形態では、埋め込みゲート領域25bを、第1分離領域14および第2分離領域15に沿う形状で左右方向に拡張する。この拡張された部分(以下『突起部Z』という)によって、埋め込みゲート領域25bの領域パターンは、上から見てHの字状となる。
次に、別の実施形態について説明する。
Furthermore, in the third embodiment, the embedded
Next, another embodiment will be described.
《第4実施形態》
第4実施形態は、基板耐圧向上のために電流阻止領域を設ける実施形態である。
図9は、第4実施形態の画素構造を示す上面図である。なお、第1実施形態(図1)と同じ構成要件については、同じ参照番号を付与して示し、ここでの重複説明を省略する。
第4実施形態の構成上の特徴は、p型の電流阻止領域40を、第1分離領域14および第2分離領域15に沿う形状で配置した点である。この電流阻止領域40の周囲が空乏化されることにより、漏れ電流は抑制される。その結果、漏れ電流経路におけるインパクトイオン化現象を阻止し、基板耐圧を高めることが可能になる。
<< 4th Embodiment >>
The fourth embodiment is an embodiment in which a current blocking region is provided to improve the substrate withstand voltage.
FIG. 9 is a top view showing the pixel structure of the fourth embodiment. In addition, about the same component as 1st Embodiment (FIG. 1), the same reference number is provided and the overlapping description here is abbreviate | omitted.
A structural feature of the fourth embodiment is that the p-type
《実施形態の補足事項》
なお、上述した実施形態では、JFETの面積縮小分を用いて受光領域を拡大し、固体撮像装置の開口効率の向上を達成している。しかしながら、本発明はこれに限定されるものではない。例えば、JFETの面積縮小分を用いて単位画素を縮小することにより、固体撮像装置の開口効率を維持したまま、画素数向上を達成してもよい。
<< Additional items of embodiment >>
In the above-described embodiment, the light receiving region is enlarged by using the area reduction of the JFET, thereby improving the aperture efficiency of the solid-state imaging device. However, the present invention is not limited to this. For example, the number of pixels may be improved while maintaining the aperture efficiency of the solid-state imaging device by reducing the unit pixel using the area reduction of the JFET.
また、上述した実施形態では、説明を簡明にするため、半導体の導電型を明記した。しかしながら、本発明はこれらの導電型に限定されるものではない。例えば、導電型の一部または全部を逆にすることも可能である。 In the embodiment described above, the conductivity type of the semiconductor is specified for the sake of simplicity. However, the present invention is not limited to these conductivity types. For example, a part or all of the conductivity types can be reversed.
さらに、本発明は、その精神またはその主要な特徴から逸脱することなく、他のいろいろな形で実施することができる。そのため、上述した実施形態は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。 Furthermore, the present invention can be implemented in various other forms without departing from the spirit or the main features thereof. For this reason, the above-described embodiment is merely an example in all respects and should not be interpreted in a limited manner. The present invention is defined by the claims, and the present invention is not limited to the text of the specification. Further, all modifications and changes belonging to the equivalent scope of the claims are within the scope of the present invention.
以上説明したように、本発明は、固体撮像装置などに利用可能な技術である。 As described above, the present invention is a technique that can be used for a solid-state imaging device or the like.
10…n型半導体基板,11…固体撮像装置,12…光電変換部,13…JFET,14…第1分離領域,15…第2分離領域,21…ソース領域,21a…コンタクト電極,22…表面ゲート領域,23…チャネル領域,24…下層域,25…埋め込みゲート領域,40…電流阻止領域
DESCRIPTION OF
Claims (4)
前記光電変換部で生成された前記信号電荷を取り込み、前記信号電荷に応じた画素信号を出力するJFET(接合型電界効果トランジスタ)と
を有する単位画素を半導体基板に複数形成した固体撮像装置であって、
前記JFETは、
前記半導体基板の表面側に設けた第1導電型のソース領域と、
前記半導体基板の表面側に前記ソース領域を囲むように設けられた第2導電型の表面ゲート領域と、
前記ソース領域および前記表面ゲート領域の下方に埋め込まれ、前記表面ゲート領域と電気的に接続された第2導電型の埋め込みゲート領域と、
前記表面ゲート領域と前記埋め込みゲート領域とに挟まれて設けられ、一端を前記ソース領域に繋げ、前記埋め込みゲート領域が下方から無くなる他端で『前記埋め込みゲート領域より下の第1導電型の層(以下「下層域」という)』に繋がる第1導電型のチャネル領域とを備え、
前記半導体基板の前記下層域を前記JFETのドレインとした
ことを特徴とする固体撮像装置。 A photoelectric conversion unit that generates a signal charge in response to incident light;
A solid-state imaging device in which a plurality of unit pixels including a JFET (junction field effect transistor) that takes in the signal charge generated by the photoelectric conversion unit and outputs a pixel signal corresponding to the signal charge are formed on a semiconductor substrate. And
The JFET is
A source region of a first conductivity type provided on the surface side of the semiconductor substrate;
A surface gate region of a second conductivity type provided on the surface side of the semiconductor substrate so as to surround the source region;
A buried gate region of a second conductivity type buried below the source region and the surface gate region and electrically connected to the surface gate region;
Provided between the surface gate region and the buried gate region, one end is connected to the source region, and the other end where the buried gate region disappears from below is a layer of the first conductivity type below the buried gate region. (Hereinafter referred to as “lower layer region”) ”and a channel region of the first conductivity type,
The solid-state imaging device, wherein the lower layer region of the semiconductor substrate is a drain of the JFET.
『前記チャネル領域の前記他端』と『素子分離用の第1導電型領域(以下「分離領域」という)』との間の漏れ電流を抑制するように、前記埋め込みゲート領域の一部を前記分離領域に沿って拡張した
ことを特徴とする固体撮像装置。 The solid-state imaging device according to claim 1,
In order to suppress a leakage current between “the other end of the channel region” and “a first conductivity type region for element isolation (hereinafter referred to as“ isolation region ”), a part of the embedded gate region is A solid-state imaging device characterized by extending along a separation region.
前記分離領域は、前記JFETと隣接する単位画素とを素子分離するための第1分離領域と、前記JFETと前記光電変換部とを素子分離するための第2分離領域とであり、
前記埋め込みゲート領域の一部を、前記第1および第2の分離領域に沿ってそれぞれ拡張することにより、前記埋め込みゲート領域をコの字状またはH状の領域パターンとする
ことを特徴とする固体撮像装置。 The solid-state imaging device according to claim 2,
The isolation region is a first isolation region for isolating the JFET and the adjacent unit pixel, and a second isolation region for isolating the JFET and the photoelectric conversion unit,
A part of the buried gate region is expanded along the first and second isolation regions, respectively, so that the buried gate region has a U-shaped or H-shaped region pattern. Imaging device.
『前記チャネル領域の前記他端』と『素子分離用の第1導電型領域(以下「分離領域」という)』との間の漏れ電流を抑制するように、この漏れ電流の経路に対して第2導電型の電流阻止領域を設けた
ことを特徴とする固体撮像装置。 The solid-state imaging device according to claim 1,
In order to suppress the leakage current between “the other end of the channel region” and “the first conductivity type region for element isolation (hereinafter referred to as“ isolation region ”), A solid-state imaging device characterized in that a two-conductivity type current blocking region is provided.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005269875A JP2007081278A (en) | 2005-09-16 | 2005-09-16 | Solid imaging device |
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Application Number | Title | Priority Date | Filing Date |
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JP2005269875A Withdrawn JP2007081278A (en) | 2005-09-16 | 2005-09-16 | Solid imaging device |
Country Status (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2016009760A (en) * | 2014-06-24 | 2016-01-18 | キヤノン株式会社 | Solid state imaging apparatus |
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2005
- 2005-09-16 JP JP2005269875A patent/JP2007081278A/en not_active Withdrawn
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