JP2007081278A - Solid imaging device - Google Patents

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Tomohito Nakayama
智史 中山
Tadao Isogai
忠男 磯貝
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce an area occupied by a JFET(joint type field-effect transistor) in a solid imaging device which has a JFET in a unit of pixel. <P>SOLUTION: The JFET in a unit of pixel is composed of the following: (1) a first conductive source area located on a side of the surface of a substrate, (2) a second conductive surface gate area which is located to enclose the first conductive source area on the side of surface of the substrate, (3) a second conductive buried gate area which is buried lower the source area and surface gate area and is electrically connected with the surface gate area, and (4) a first conductive channel area which is sandwiched between the surface gate area and buried gate area. The channel area is connected with a lower layer area of the semiconductor substrate at the position where the lower buried gate area ends. The lower layer area of the semiconductor substrate is utilized as the drain of the JFET in such a structure of JFET. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、単位画素内にＪＦＥＴ（接合型電界効果トランジスタ）を備えた固体撮像装置に関する。   The present invention relates to a solid-state imaging device provided with a JFET (junction field effect transistor) in a unit pixel.

従来、単位画素内に増幅素子を備え、信号電荷を増幅素子で増幅（例えば電流増幅）して出力するタイプの固体撮像装置が提案されている。下記の特許文献１には、このような増幅素子として、ＪＦＥＴを備えた固体撮像装置が開示されている。
図１０は、この固体撮像装置９９の画素構造を示す上面図である。 2. Description of the Related Art Conventionally, there has been proposed a solid-state imaging device that includes an amplifying element in a unit pixel and amplifies (for example, current amplifies) a signal charge with the amplifying element and outputs the signal charge. Patent Document 1 below discloses a solid-state imaging device including a JFET as such an amplifying element.
FIG. 10 is a top view showing a pixel structure of the solid-state imaging device 99. As shown in FIG.

図１１は、図１０中に示すＹ１−Ｙ２の断面図である。
これらの図において、固体撮像装置９９は、ｎ型半導体基板１００を土台に形成される。このｎ型半導体基板１００の表面には、複数の単位画素が形成される。これらの単位画素は、光電変換部９１、ＪＦＥＴ９２、およびリセットドレイン９４を備えて概略構成される。
この内、ＪＦＥＴ９２は、基板表面に領域確保されたｎ型ソース領域１１４およびｎ型ドレイン領域１１６と、そのソース−ドレイン間を繋ぐｎ型チャネル領域１１７と、そのｎ型チャネル領域１１７の周囲に配置されたｐ型ゲート領域１１５とによって構成される。
特開平１１−８７６８０号公報（図１〜３） 11 is a cross-sectional view taken along the line Y1-Y2 shown in FIG.
In these drawings, the solid-state imaging device 99 is formed using an n-type semiconductor substrate 100 as a base. A plurality of unit pixels are formed on the surface of the n-type semiconductor substrate 100. These unit pixels are roughly configured to include a photoelectric conversion unit 91, a JFET 92, and a reset drain 94.
Among these, the JFET 92 is arranged around the n-type source region 114 and the n-type drain region 116 secured on the substrate surface, the n-type channel region 117 connecting the source and the drain, and the n-type channel region 117. P-type gate region 115 formed.
JP-A-11-87680 (FIGS. 1 to 3)

固体撮像装置９９では、ＪＦＥＴ９２を形成するため、単位画素内にｎ型ドレイン領域１１６を領域確保しなければならない。そのため、光電変換部９１の占有面積が狭くなり、単位画素の開口効率が低下するという点で改善の余地があった。   In the solid-state imaging device 99, in order to form the JFET 92, the n-type drain region 116 must be secured in the unit pixel. Therefore, there is room for improvement in that the occupation area of the photoelectric conversion unit 91 is reduced and the aperture efficiency of the unit pixel is reduced.

なお、ＪＦＥＴをサイズ縮小した場合、その半導体領域が縮小分だけ接近するため、インパクトイオン化が発生しやすくなる。そのため、固体撮像装置の基板耐圧が低下するという弊害が生じる。   Note that, when the JFET is reduced in size, impact semiconductorization is likely to occur because the semiconductor region approaches as much as the reduction. For this reason, there is a negative effect that the substrate withstand voltage of the solid-state imaging device is lowered.

そこで、本発明の目的は、ＪＦＥＴの占有面積を狭くすることが可能な単位画素の素子構造を提供することである。
さらに、本発明の別の目的は、ＪＦＥＴのサイズ縮小に伴う耐圧低下を回避することが可能な単位画素の素子構造を提供することである。 Accordingly, an object of the present invention is to provide an element structure of a unit pixel that can reduce the occupation area of a JFET.
Furthermore, another object of the present invention is to provide an element structure of a unit pixel capable of avoiding a decrease in breakdown voltage due to a JFET size reduction.

《１》 本発明の固体撮像装置は、光電変換部とＪＦＥＴ（接合型電界効果トランジスタ）を含む単位画素を半導体基板上に複数形成する。この光電変換部は、入射光に応じて信号電荷を生成する。一方、ＪＦＥＴは、光電変換部で生成された信号電荷を取り込み、信号電荷に応じた画素信号を出力する。
このＪＦＥＴは、次の構造を備える。
（１）半導体基板の表面側に設けた第１導電型のソース領域。
（２）半導体基板の表面側に第１導電型ソース領域を囲むように設けられた第２導電型の表面ゲート領域。
（３）ソース領域および表面ゲート領域の下方に埋め込まれ、表面ゲート領域と電気的に接続された第２導電型の埋め込みゲート領域。
（４）表面ゲート領域と埋め込みゲート領域とに挟まれて設けられた第１導電型のチャネル領域。このチャネル領域の一端は前記ソース領域に繋がる。また、チャネル領域の他端は、前記埋め込みゲート領域が途切れる箇所から『前記埋め込みゲート領域より下の第１導電型の層（以下「下層域」という）』に繋がる。
このＪＦＥＴ構造では、半導体基板の下層域をＪＦＥＴのドレインとして利用する。 << 1 >> In the solid-state imaging device of the present invention, a plurality of unit pixels including a photoelectric conversion unit and a JFET (junction field effect transistor) are formed on a semiconductor substrate. The photoelectric conversion unit generates a signal charge according to incident light. On the other hand, the JFET takes in the signal charge generated by the photoelectric conversion unit and outputs a pixel signal corresponding to the signal charge.
This JFET has the following structure.
(1) A source region of the first conductivity type provided on the surface side of the semiconductor substrate.
(2) A surface gate region of a second conductivity type provided on the surface side of the semiconductor substrate so as to surround the first conductivity type source region.
(3) A buried gate region of a second conductivity type buried below the source region and the surface gate region and electrically connected to the surface gate region.
(4) A channel region of the first conductivity type provided between the surface gate region and the buried gate region. One end of the channel region is connected to the source region. In addition, the other end of the channel region is connected to “a layer of the first conductivity type below the buried gate region (hereinafter referred to as“ lower layer region ”)” from a portion where the buried gate region is interrupted.
In this JFET structure, the lower region of the semiconductor substrate is used as the drain of the JFET.

《２》 なお好ましくは、『チャネル領域の他端』と、『素子分離用の第１導電型領域（以下「分離領域」という）』との間の漏れ電流を抑制するように、埋め込みゲート領域の一部を分離領域に沿って拡張する。 << 2 >> Preferably, the buried gate region is configured to suppress a leakage current between “the other end of the channel region” and “the first conductivity type region for element isolation (hereinafter referred to as“ isolation region ”)”. A part of is expanded along the separation region.

《３》 また好ましくは、分離領域の一つは、ＪＦＥＴと隣接する単位画素とを素子分離するための第１分離領域である。また、分離領域のもう一つは、ＪＦＥＴと光電変換部とを素子分離するための第２分離領域である。これら２つの分離領域に沿うように、埋め込みゲート領域を一部拡張することにより、埋め込みゲート領域の領域パターンは、コの字状またはＨの字状となる。 << 3 >> Preferably, one of the isolation regions is a first isolation region for isolating the JFET and the adjacent unit pixel. Another isolation region is a second isolation region for element isolation between the JFET and the photoelectric conversion unit. By partially extending the buried gate region along these two isolation regions, the region pattern of the buried gate region becomes a U-shape or an H-shape.

《４》 なお好ましくは、『チャネル領域の他端』と、『素子分離用の第１導電型領域（以下「分離領域」という）』との間の漏れ電流を抑制するように、この漏れ電流の経路に対して第２導電型の電流阻止領域を設ける。 << 4 >> Preferably, the leakage current is controlled so as to suppress the leakage current between “the other end of the channel region” and “the first conductivity type region for element isolation (hereinafter referred to as“ isolation region ”)”. A current blocking region of the second conductivity type is provided for this path.

（１）本発明の固体撮像装置では、ＪＦＥＴのチャネル領域を、表面側のソース領域と、半導体基板の下層域とを繋ぐように形成する。このチャネル領域の構造により、半導体基板の下層域が、ＪＦＥＴのドレインとして機能する。
このＪＦＥＴ構造では、従来のＪＦＥＴ９２（図１１）のように、単位画素の表面側にドレイン領域１１６を領域確保する必要がなくなる。そのため、単位画素内におけるＪＦＥＴの占有面積を縮小できる。このＪＦＥＴの縮小分によって、光電変換部の占有面積を拡大することにより、単位画素の開口効率を高めることが可能になる。 (1) In the solid-state imaging device of the present invention, the channel region of the JFET is formed so as to connect the source region on the surface side and the lower layer region of the semiconductor substrate. Due to the structure of this channel region, the lower layer region of the semiconductor substrate functions as the drain of the JFET.
In this JFET structure, unlike the conventional JFET 92 (FIG. 11), it is not necessary to secure the drain region 116 on the surface side of the unit pixel. Therefore, the area occupied by the JFET in the unit pixel can be reduced. The aperture efficiency of the unit pixel can be increased by enlarging the area occupied by the photoelectric conversion portion by the reduction of the JFET.

（２）なお、本発明者は、本発明のチャネル構造において、下方の埋め込みゲート領域が途切れた後、チャネル領域と下層域を含む第１導電型の領域を通って、近傍に位置する分離領域へ漏れ電流が流れることに気が付いた。この漏れ電流は、ＪＦＥＴの機能を損なうものではなく、素子動作上の問題はない。
しかしながら、ＪＦＥＴを更に面積縮小した場合、この漏れ電流の経路も短縮される。この場合、漏れ電流の経路に作用する電界が大きくなってインパクトイオン化が生じやすくなる。
そこで、埋め込みゲート領域の一部を分離領域に沿って拡張して配置することが好ましい。また、漏れ電流の経路に作用する位置に、第２導電型の電流阻止領域を配置することが好ましい。このような構成によって漏れ電流を抑制できる。その結果、漏れ電流路のインパクトイオン化現象を抑制し、固体撮像装置の基板耐圧を高めることが可能になる。 (2) In addition, in the channel structure of the present invention, the inventor isolated the isolation region located in the vicinity through the region of the first conductivity type including the channel region and the lower layer region after the lower buried gate region is interrupted. I noticed that leakage current flows to This leakage current does not impair the function of the JFET, and there is no problem in device operation.
However, when the area of the JFET is further reduced, this leakage current path is also shortened. In this case, the electric field acting on the leakage current path is increased, and impact ionization is likely to occur.
Therefore, it is preferable that a part of the buried gate region is extended along the isolation region. Further, it is preferable to dispose a second conductivity type current blocking region at a position acting on the path of the leakage current. Such a configuration can suppress the leakage current. As a result, it is possible to suppress the impact ionization phenomenon of the leakage current path and increase the substrate withstand voltage of the solid-state imaging device.

《第１実施形態》
［第１実施形態の構成説明］
図１は、第１実施形態の画素構造を示す上面図である。なお、図１では、第１実施形態の特徴であるＪＦＥＴ１３の周辺部分を拡大して示す。その他のリセットドレインなどについては、従来例（図１０）と同様のため、ここでの説明を省略する。
この図１において、固体撮像装置１１は、ｎ型半導体基板１０を土台に形成される。なお、実際は高濃度のｎ＋型半導体基板上に、それより低濃度のｎ型エピタキシャル層を配置する。しかしここでは、このエピタキシャル層も含めてｎ型半導体基板１０として説明する。
このｎ型半導体基板１０の受光面側は、複数の単位画素が形成される。これらの単位画素の１つ１つは、光電変換部１２、ＪＦＥＴ１３、およびリセットドレイン（不図示）から概略構成される。単位画素内において、光電変換部１２とＪＦＥＴ１３の間は、ｎ＋型の第２分離領域１５によって素子分離される。この第２分離領域１５の一部には、光電変換部１２で光電変換された信号電荷を、ＪＦＥＴ１３に転送するための転送ゲートが設けられる。また、ＪＦＥＴ１３と隣接する単位画素との間は、ｎ＋型の第１分離領域１４によって素子分離される。さらに、ＪＦＥＴ１３とリセットドレインとの間には、チャネルストップ用のｐ型領域２６が設けられる。このｐ型領域２６の一部には、ＪＦＥＴ１３の信号電荷を、リセットドレインに排出するためのリセットゲートが設けられる。 << First Embodiment >>
[Description of Configuration of First Embodiment]
FIG. 1 is a top view showing the pixel structure of the first embodiment. In FIG. 1, the peripheral portion of the JFET 13 which is a feature of the first embodiment is shown enlarged. Since other reset drains and the like are the same as those in the conventional example (FIG. 10), description thereof is omitted here.
In FIG. 1, a solid-state imaging device 11 is formed using an n-type semiconductor substrate 10 as a base. In practice, an n-type epitaxial layer having a lower concentration is disposed on a high-concentration n + type semiconductor substrate. However, here, the n-type semiconductor substrate 10 including this epitaxial layer will be described.
A plurality of unit pixels are formed on the light receiving surface side of the n-type semiconductor substrate 10. Each of these unit pixels is generally composed of a photoelectric conversion unit 12, a JFET 13, and a reset drain (not shown). Within the unit pixel, the photoelectric conversion unit 12 and the JFET 13 are separated from each other by the n + -type second separation region 15. A part of the second isolation region 15 is provided with a transfer gate for transferring the signal charge photoelectrically converted by the photoelectric conversion unit 12 to the JFET 13. The element isolation between the JFET 13 and the adjacent unit pixel is performed by the n + type first isolation region 14. Further, a p-type region 26 for channel stop is provided between the JFET 13 and the reset drain. A part of the p-type region 26 is provided with a reset gate for discharging the signal charge of the JFET 13 to the reset drain.

図２［Ａ］は、図１中に示すＡ−Ａ′箇所のＪＦＥＴ断面を示す図である。
図２［Ｂ］は、図１中に示すＢ−Ｂ′箇所のＪＦＥＴ断面を示す図である。
以下、図１〜図３を用いて、ＪＦＥＴ１３の素子構造について説明する。
ＪＦＥＴ１３のｎ＋型のソース領域２１は、ｎ型半導体基板１０の表面付近に設けられる。ソース領域２１にはコンタクト電極２１ａが接続される。このソース領域２１の周囲を取り囲むように、ｐ型の表面ゲート領域２２が設けられる。
これらソース領域２１および表面ゲート領域２２の下方には、ｐ型の埋め込みゲート領域２５が設けられる。この埋め込みゲート領域２５と表面ゲート領域２２とは、領域の一部が結合して電気的に接続される。その結果、埋め込みゲート領域２５と表面ゲート領域２２とは、一体のゲート領域として機能する。
この表面ゲート領域２２と埋め込みゲート領域２５との間に挟まれて、ｎ型のチャネル領域２３が設けられる。このチャネル領域２３の一端側は、ソース領域２１に結合する。チャネル領域２３の他端側では、下方の埋め込みゲート領域２５が途中から途切れる。その結果、チャネル領域２３の他端側は、ｎ型半導体基板１０の下層域２４へ繋がる。このＪＦＥＴ１３の素子構造では、ｎ型半導体基板１０の下層域２４がドレインとして機能する。 FIG. 2A is a diagram showing a JFET cross section taken along the line AA ′ shown in FIG.
FIG. 2B is a diagram showing a JFET cross section at the BB ′ position shown in FIG.
Hereinafter, the element structure of the JFET 13 will be described with reference to FIGS.
The n + type source region 21 of the JFET 13 is provided near the surface of the n type semiconductor substrate 10. A contact electrode 21 a is connected to the source region 21. A p-type surface gate region 22 is provided so as to surround the source region 21.
A p-type buried gate region 25 is provided below the source region 21 and the surface gate region 22. The buried gate region 25 and the surface gate region 22 are electrically connected with a part of the region combined. As a result, the buried gate region 25 and the surface gate region 22 function as an integral gate region.
An n-type channel region 23 is provided between the surface gate region 22 and the buried gate region 25. One end side of the channel region 23 is coupled to the source region 21. On the other end side of the channel region 23, the lower buried gate region 25 is interrupted from the middle. As a result, the other end side of the channel region 23 is connected to the lower layer region 24 of the n-type semiconductor substrate 10. In the element structure of the JFET 13, the lower layer region 24 of the n-type semiconductor substrate 10 functions as a drain.

［第１実施形態の効果など］
第１実施形態では、表面ゲート領域２２と埋め込みゲート領域２５との中間層に、チャネル領域２３が設けられる。このチャネル領域２３の他端側の上方は、表面ゲート領域２２で覆われる。一方、チャネル領域２３の他端側の下方は、埋め込みゲート領域２５が土地中で途切れる。このように、第１実施形態では、ＪＦＥＴ１３のゲート領域を、意図的に上下非対称とする。その結果、チャネル領域２３の他端側は、埋め込みゲート領域２５の途切れた箇所から下方側へチャネル経路が延び、ｎ型半導体基板１０の下層域２４へ繋がる。 [Effects of First Embodiment]
In the first embodiment, a channel region 23 is provided in an intermediate layer between the surface gate region 22 and the buried gate region 25. The upper side of the other end side of the channel region 23 is covered with the surface gate region 22. On the other hand, below the other end side of the channel region 23, the buried gate region 25 is interrupted in the land. Thus, in the first embodiment, the gate region of the JFET 13 is intentionally made asymmetric in the vertical direction. As a result, on the other end side of the channel region 23, the channel path extends downward from the interrupted portion of the buried gate region 25 and is connected to the lower layer region 24 of the n-type semiconductor substrate 10.

このようなＪＦＥＴ１３独特の立体ゲート構造によって、ｎ型半導体基板１０の下層域２４をＪＦＥＴ１３のドレイン領域として有効利用することが可能になる。したがって、単位画素の表面域に、ＪＦＥＴ１３のドレイン領域やドレイン配線を確保する必要がなくなる。このＪＦＥＴの面積縮小分だけ光電変換部１２を面積拡大することにより、単位画素の開口効率を高めることが可能になる。
次に、別の実施形態について説明する。 Such a three-dimensional gate structure unique to the JFET 13 makes it possible to effectively use the lower layer region 24 of the n-type semiconductor substrate 10 as the drain region of the JFET 13. Therefore, it is not necessary to secure the drain region and drain wiring of the JFET 13 in the surface area of the unit pixel. By expanding the area of the photoelectric conversion unit 12 by the area reduction of the JFET, it is possible to increase the aperture efficiency of the unit pixel.
Next, another embodiment will be described.

《第２実施形態》
［第２実施形態の構成説明］
第２実施形態は、上述したＪＦＥＴの立体ゲート構造において、基板耐圧の更なる向上を達成した実施形態である。
図３は、第２実施形態の画素構造を示す上面図である。図４は、図３中に示すＣ−Ｃ′箇所のＪＦＥＴ断面を示す図である。なお、第１実施形態（図１）と同じ構成要件については、同じ参照番号を付与して示し、ここでの重複説明を省略する。 << Second Embodiment >>
[Description of Configuration of Second Embodiment]
The second embodiment is an embodiment in which further improvement of the substrate breakdown voltage is achieved in the above-described three-dimensional gate structure of JFET.
FIG. 3 is a top view showing the pixel structure of the second embodiment. FIG. 4 is a diagram showing a JFET cross-section at CC ′ shown in FIG. In addition, about the same component as 1st Embodiment (FIG. 1), the same reference number is provided and the overlapping description here is abbreviate | omitted.

第２実施形態の構成上の特徴は、埋め込みゲート領域２５ａを、第１分離領域１４および第２分離領域１５に沿う形状で部分的に拡張している点である。この拡張された部分（以下『突起部Ｚ』という）が付加されることにより、埋め込みゲート領域２５ａの領域パターンは、上から見てコの字状となる。   A structural feature of the second embodiment is that the buried gate region 25a is partially expanded in a shape along the first isolation region 14 and the second isolation region 15. By adding this expanded portion (hereinafter referred to as “projection portion Z”), the region pattern of the buried gate region 25a becomes a U-shape when viewed from above.

［第２実施形態の原理説明］
まず、ＪＦＥＴ１３独特の立体ゲート構造において、基板耐圧のネックとなる現象について図２［Ｂ］を用いて説明する。
理想的には、チャネル領域２３を出たキャリア（電子）は、下層域２４へ流れる。しかしながら、チャネル領域２３の出口の側方には、ｎ＋型の第１分離領域１４および第２分離領域１５が存在する。そのため、チャネル領域２３を出たキャリアの一部は、漏れ電流路Ｈなどを通って、第１分離領域１４や第２分離領域１５へ流れ込む。（なお、この漏れ電流それ自体は、ＪＦＥＴ本来の電流増幅作用を損なうものではなく、第１実施形態が実施不可能になることはない。） [Description of Principle of Second Embodiment]
First, a phenomenon that becomes a bottleneck of substrate breakdown voltage in the three-dimensional gate structure unique to JFET 13 will be described with reference to FIG.
Ideally, the carriers (electrons) leaving the channel region 23 flow to the lower layer region 24. However, the n + -type first separation region 14 and the second separation region 15 exist on the side of the outlet of the channel region 23. Therefore, some of the carriers that have left the channel region 23 flow into the first separation region 14 and the second separation region 15 through the leakage current path H and the like. (Note that this leakage current itself does not impair the original current amplification effect of JFET, and the first embodiment will not become inoperable.)

ところで、図２［Ｂ］に示すように、この漏れ電流は比較的短い経路長で生じる。そのため、ＪＦＥＴ１３を更にサイズ縮小した場合、この漏れ電流の経路長は更に短くなる。この場合、経路長の短縮に伴ってキャリアに作用する電界が強くなり、インパクトイオン化現象が発生しやすくなる。このインパクトイオン化の発生限界が、基板耐圧を下げてしまう。   By the way, as shown in FIG. 2B, this leakage current occurs with a relatively short path length. Therefore, when the JFET 13 is further reduced in size, the path length of this leakage current is further shortened. In this case, as the path length is shortened, the electric field acting on the carrier becomes stronger, and the impact ionization phenomenon tends to occur. The generation limit of this impact ionization lowers the substrate breakdown voltage.

そこで、第２実施形態では、第１分離領域１４および第２分離領域１５に沿って埋め込みゲート領域２５ａを拡張する。この埋め込みゲート領域２５ａの突起部Ｚが存在することによって、極近傍の分離領域へ流れ込むキャリアを阻害し、漏れ電流の経路長を長くすることができる。その結果、インパクトイオン化の余裕を稼ぎ、基板耐圧を引き上げることが可能になる。   Therefore, in the second embodiment, the buried gate region 25 a is expanded along the first isolation region 14 and the second isolation region 15. The presence of the protrusion Z of the buried gate region 25a can inhibit carriers flowing into the separation region in the vicinity of the pole and increase the leakage current path length. As a result, it is possible to increase the impact ionization and raise the substrate withstand voltage.

［第２実施形態の効果など］
図５は、ソース領域２１と分離領域１４，１５との距離Ｘと、基板耐圧との関係を２次元シミュレーションで求めたグラフである。
この２次元シミュレーションでは、各領域の製造条件を次のように設定した。 [Effects of Second Embodiment, etc.]
FIG. 5 is a graph in which the relationship between the distance X between the source region 21 and the isolation regions 14 and 15 and the substrate breakdown voltage is obtained by two-dimensional simulation.
In this two-dimensional simulation, the manufacturing conditions for each region were set as follows.

（１）表面ゲート領域２２：ボロンイオン（正確には二フッ化ボロンイオンＢＦ2 +），加速電圧１８０ｋｅＶ，ドーズ量７．０Ｅ１２／ｃｍ2
（２）埋め込みゲート領域２５ａ：ボロンイオン，加速電圧１８０ｋｅＶ，ドーズ量３．５Ｅ１２／ｃｍ2
（３）ソース領域２１：ヒ素イオン，加速電圧１２０ｋｅＶ，ドーズ量３Ｅ１５／ｃｍ2
（４）チャネル領域２３：リンイオン，加速電圧１８０ｋｅＶ，ドーズ量５．６６Ｅ１２／ｃｍ2
（５）分離領域１４，１５：リンイオン，加速電圧１２０ｋｅＶ，ドーズ量１．５Ｅ１３／ｃｍ2
（６）下層域２４（基板）：ｎ型不純物濃度１．０Ｅ１５／ｃｍ3 (1) Surface gate region 22: Boron ion (more precisely, boron difluoride ion BF 2 + ), acceleration voltage 180 keV, dose amount 7.0E12 / cm 2
(2) Embedded gate region 25a: boron ions, acceleration voltage 180 keV, dose amount 3.5E12 / cm 2
(3) Source region 21: Arsenic ions, acceleration voltage 120 keV, dose 3E15 / cm 2
(4) Channel region 23: phosphorus ion, acceleration voltage 180 keV, dose amount 5.66E12 / cm 2
(5) Separation regions 14 and 15: Phosphorus ions, acceleration voltage 120 keV, dose amount 1.5E13 / cm 2
(6) Lower layer region 24 (substrate): n-type impurity concentration 1.0E15 / cm 3

さらに、この２次元シミュレーションでは、各領域のサイズ条件を次のように設定した。
（１）ソース領域２１は、Ｃ−Ｃ′方向において１．０μｍの幅を有する。
（２）ソース領域２１から埋め込みゲート領域２５の端までの間隔は１．０μｍとする。（３）チャネル領域２３の経路長は、下層域２４へ折れ曲がる部分を含めて、１．９５μｍとする。
（４）埋め込みゲート領域２５ａと分離領域１４，１５とのオーバーラップ幅は、０．２μｍとする。 Furthermore, in this two-dimensional simulation, the size condition of each region was set as follows.
(1) The source region 21 has a width of 1.0 μm in the CC ′ direction.
(2) The distance from the source region 21 to the end of the buried gate region 25 is 1.0 μm. (3) The path length of the channel region 23 is 1.95 μm including the portion bent to the lower layer region 24.
(4) The overlap width between the buried gate region 25a and the isolation regions 14 and 15 is 0.2 μm.

以上の設定条件において、ＪＦＥＴ１３のゲート電圧を−０．５７１Ｖにした場合に、ゲート電流が１．０Ｅ−１５アンペアとなる基板電位を基板耐圧と仮定した。   Under the above setting conditions, when the gate voltage of JFET 13 was set to −0.571 V, the substrate potential at which the gate current became 1.0E-15 amperes was assumed to be the substrate breakdown voltage.

この図５のシミュレーション結果から、距離Ｘに係わらず、基板耐圧が未対策品に比べて４Ｖ程度高くなることが判明した。
さらには、距離Ｘ＝０．７μｍの未対策品よりも、距離Ｘ＝０．３μｍの対策品の方が、基板耐圧を１．５Ｖ程度高くできることも判明した。 From the simulation results of FIG. 5, it was found that the substrate withstand voltage is about 4 V higher than the unmeasured product regardless of the distance X.
Furthermore, it was also found that the substrate withstand voltage can be increased by about 1.5 V in the countermeasure product with the distance X = 0.3 μm than the non-measurement product with the distance X = 0.7 μm.

図６は、埋め込みゲート領域２５の突起部Ｚの幅Ｗと、基板耐圧との関係をシミュレーションで求めたグラフである。このシミュレーションでは、突起部Ｚの幅Ｗを広くするほど、基板耐圧が高くなることが判明した。この結果に従って、突起部Ｚの幅Ｗを調整することによって、所望とする基板耐圧を適宜に設計できる。
次に、別の実施形態について説明する。 FIG. 6 is a graph in which the relationship between the width W of the protrusion Z of the buried gate region 25 and the substrate breakdown voltage is obtained by simulation. In this simulation, it was found that the substrate withstand voltage increases as the width W of the protrusion Z is increased. By adjusting the width W of the protrusion Z according to this result, a desired substrate withstand voltage can be appropriately designed.
Next, another embodiment will be described.

《第３実施形態》
第３実施形態は、ＪＦＥＴに２本のチャネルを形成し、かつ埋め込みゲート領域をＨ字状に形成する実施形態である。
図７は、第３実施形態の画素構造を示す上面図である。図８は、図７中に示すＤ−Ｄ′箇所のＪＦＥＴ断面を示す図である。なお、第１実施形態（図１）と同じ構成要件については、同じ参照番号を付与して示し、ここでの重複説明を省略する。 << Third Embodiment >>
The third embodiment is an embodiment in which two channels are formed in the JFET and the buried gate region is formed in an H shape.
FIG. 7 is a top view showing the pixel structure of the third embodiment. FIG. 8 is a diagram showing a JFET cross-section at DD ′ shown in FIG. In addition, about the same component as 1st Embodiment (FIG. 1), the same reference number is provided and the overlapping description here is abbreviate | omitted.

これらの図に示すように、ソース領域２１を中央にして、表面ゲート領域２２ｂが左右方向へ拡がるように形成される。これらソース領域２１および表面ゲート領域２２ｂの下方には、埋め込みゲート領域２５ｂが埋め込まれる。この埋め込みゲート領域２５ｂと表面ゲート領域２２ｂとは、領域の一部が結合して電気的に接続される。その結果、埋め込みゲート領域２５ｂと表面ゲート領域２２ｂとは、一体のゲート領域として機能する。
この表面ゲート領域２２ｂと埋め込みゲート領域２５ｂとに挟まれる形で、２本のチャネル領域２３Ｌ，２３Ｒが左右両側に形成される。これら左右両側の延長上には、チャネルストップ用のＰ型領域２６Ｌ，２６Ｒが設けられる。
また、チャネル領域２３Ｌ，２３Ｒの左右それぞれの端は、下側の埋め込みゲート領域２５ｂが途切れた箇所からｎ型半導体基板１０の下層域２４へ繋がる。このＪＦＥＴの素子構造によって、ｎ型半導体基板１０の下層域２４はドレインとして機能する。 As shown in these drawings, the surface gate region 22b is formed to extend in the left-right direction with the source region 21 at the center. A buried gate region 25b is buried below the source region 21 and the surface gate region 22b. The buried gate region 25b and the surface gate region 22b are electrically connected by combining a part of the region. As a result, the buried gate region 25b and the surface gate region 22b function as an integral gate region.
Two channel regions 23L and 23R are formed on both the left and right sides so as to be sandwiched between the surface gate region 22b and the buried gate region 25b. On the left and right side extensions, channel stop P-type regions 26L and 26R are provided.
Further, the left and right ends of the channel regions 23L and 23R are connected to the lower layer region 24 of the n-type semiconductor substrate 10 from the location where the lower buried gate region 25b is interrupted. Due to the element structure of the JFET, the lower layer region 24 of the n-type semiconductor substrate 10 functions as a drain.

このＪＦＥＴ１３のソース領域２１（コンタクト電極２１ａ）は、垂直信号線３１を介して定電流源に接続される。また、下層域２４には、基板電位を介して定電圧が印加される。その結果、ＪＦＥＴは、一種のソースホロワ回路として作用し、光電変換部１２からゲート領域（２２ｂ，２５ｂ）に転送される信号電荷に応じた電圧信号を、垂直信号線３１へ出力する。   The source region 21 (contact electrode 21a) of the JFET 13 is connected to a constant current source via a vertical signal line 31. A constant voltage is applied to the lower layer region 24 via the substrate potential. As a result, the JFET acts as a kind of source follower circuit and outputs a voltage signal corresponding to the signal charge transferred from the photoelectric conversion unit 12 to the gate region (22b, 25b) to the vertical signal line 31.

なお、電圧信号が出力された後、リセットゲート８０がオンされることにより、ＪＦＥＴのゲート（２２ｂ，２５ｂ）は、リセットドレイン領域８１の電位にリセットされる。   After the voltage signal is output, the reset gate 80 is turned on, whereby the gates (22b and 25b) of the JFET are reset to the potential of the reset drain region 81.

さらに、第３実施形態では、埋め込みゲート領域２５ｂを、第１分離領域１４および第２分離領域１５に沿う形状で左右方向に拡張する。この拡張された部分（以下『突起部Ｚ』という）によって、埋め込みゲート領域２５ｂの領域パターンは、上から見てＨの字状となる。
次に、別の実施形態について説明する。 Furthermore, in the third embodiment, the embedded gate region 25b is expanded in the left-right direction in a shape along the first isolation region 14 and the second isolation region 15. Due to this expanded portion (hereinafter referred to as “projection portion Z”), the region pattern of the buried gate region 25b is H-shaped when viewed from above.
Next, another embodiment will be described.

《第４実施形態》
第４実施形態は、基板耐圧向上のために電流阻止領域を設ける実施形態である。
図９は、第４実施形態の画素構造を示す上面図である。なお、第１実施形態（図１）と同じ構成要件については、同じ参照番号を付与して示し、ここでの重複説明を省略する。
第４実施形態の構成上の特徴は、ｐ型の電流阻止領域４０を、第１分離領域１４および第２分離領域１５に沿う形状で配置した点である。この電流阻止領域４０の周囲が空乏化されることにより、漏れ電流は抑制される。その結果、漏れ電流経路におけるインパクトイオン化現象を阻止し、基板耐圧を高めることが可能になる。 << 4th Embodiment >>
The fourth embodiment is an embodiment in which a current blocking region is provided to improve the substrate withstand voltage.
FIG. 9 is a top view showing the pixel structure of the fourth embodiment. In addition, about the same component as 1st Embodiment (FIG. 1), the same reference number is provided and the overlapping description here is abbreviate | omitted.
A structural feature of the fourth embodiment is that the p-type current blocking region 40 is arranged in a shape along the first separation region 14 and the second separation region 15. Leakage current is suppressed by depleting the periphery of the current blocking region 40. As a result, it is possible to prevent the impact ionization phenomenon in the leakage current path and increase the substrate withstand voltage.

《実施形態の補足事項》
なお、上述した実施形態では、ＪＦＥＴの面積縮小分を用いて受光領域を拡大し、固体撮像装置の開口効率の向上を達成している。しかしながら、本発明はこれに限定されるものではない。例えば、ＪＦＥＴの面積縮小分を用いて単位画素を縮小することにより、固体撮像装置の開口効率を維持したまま、画素数向上を達成してもよい。 << Additional items of embodiment >>
In the above-described embodiment, the light receiving region is enlarged by using the area reduction of the JFET, thereby improving the aperture efficiency of the solid-state imaging device. However, the present invention is not limited to this. For example, the number of pixels may be improved while maintaining the aperture efficiency of the solid-state imaging device by reducing the unit pixel using the area reduction of the JFET.

また、上述した実施形態では、説明を簡明にするため、半導体の導電型を明記した。しかしながら、本発明はこれらの導電型に限定されるものではない。例えば、導電型の一部または全部を逆にすることも可能である。   In the embodiment described above, the conductivity type of the semiconductor is specified for the sake of simplicity. However, the present invention is not limited to these conductivity types. For example, a part or all of the conductivity types can be reversed.

さらに、本発明は、その精神またはその主要な特徴から逸脱することなく、他のいろいろな形で実施することができる。そのため、上述した実施形態は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。   Furthermore, the present invention can be implemented in various other forms without departing from the spirit or the main features thereof. For this reason, the above-described embodiment is merely an example in all respects and should not be interpreted in a limited manner. The present invention is defined by the claims, and the present invention is not limited to the text of the specification. Further, all modifications and changes belonging to the equivalent scope of the claims are within the scope of the present invention.

以上説明したように、本発明は、固体撮像装置などに利用可能な技術である。   As described above, the present invention is a technique that can be used for a solid-state imaging device or the like.

第１実施形態の画素構造を示す上面図である。It is a top view which shows the pixel structure of 1st Embodiment. 第１実施形態のＪＦＥＴ断面図である。It is JFET sectional drawing of 1st Embodiment. 第２実施形態の画素構造を示す上面図である。It is a top view which shows the pixel structure of 2nd Embodiment. 第２実施形態のＪＦＥＴ断面図である。It is JFET sectional drawing of 2nd Embodiment. 第２実施形態における基板耐圧の上昇効果を示すグラフである。It is a graph which shows the raise effect of the board | substrate pressure | voltage resistance in 2nd Embodiment. 第２実施形態における基板耐圧の上昇効果を示すグラフである。It is a graph which shows the raise effect of the board | substrate pressure | voltage resistance in 2nd Embodiment. 第３実施形態の画素構造を示す上面図である。It is a top view which shows the pixel structure of 3rd Embodiment. 第３実施形態のＪＦＥＴ断面図である。It is JFET sectional drawing of 3rd Embodiment. 第４実施形態の画素構造を示す上面図である。It is a top view which shows the pixel structure of 4th Embodiment. 従来の固体撮像装置９９の画素構造を示す上面図である。It is a top view which shows the pixel structure of the conventional solid-state imaging device 99. 従来の固体撮像装置９９の断面図である。It is sectional drawing of the conventional solid-state imaging device 99. FIG.

符号の説明Explanation of symbols

１０…ｎ型半導体基板，１１…固体撮像装置，１２…光電変換部，１３…ＪＦＥＴ，１４…第１分離領域，１５…第２分離領域，２１…ソース領域，２１ａ…コンタクト電極，２２…表面ゲート領域，２３…チャネル領域，２４…下層域，２５…埋め込みゲート領域，４０…電流阻止領域 DESCRIPTION OF SYMBOLS 10 ... n-type semiconductor substrate, 11 ... Solid-state imaging device, 12 ... Photoelectric conversion part, 13 ... JFET, 14 ... 1st isolation region, 15 ... 2nd isolation region, 21 ... Source region, 21a ... Contact electrode, 22 ... Surface Gate region, 23 ... channel region, 24 ... lower layer region, 25 ... buried gate region, 40 ... current blocking region

Claims (4)

入射光に応じて信号電荷を生成する光電変換部と、
前記光電変換部で生成された前記信号電荷を取り込み、前記信号電荷に応じた画素信号を出力するＪＦＥＴ（接合型電界効果トランジスタ）と
を有する単位画素を半導体基板に複数形成した固体撮像装置であって、
前記ＪＦＥＴは、
前記半導体基板の表面側に設けた第１導電型のソース領域と、
前記半導体基板の表面側に前記ソース領域を囲むように設けられた第２導電型の表面ゲート領域と、
前記ソース領域および前記表面ゲート領域の下方に埋め込まれ、前記表面ゲート領域と電気的に接続された第２導電型の埋め込みゲート領域と、
前記表面ゲート領域と前記埋め込みゲート領域とに挟まれて設けられ、一端を前記ソース領域に繋げ、前記埋め込みゲート領域が下方から無くなる他端で『前記埋め込みゲート領域より下の第１導電型の層（以下「下層域」という）』に繋がる第１導電型のチャネル領域とを備え、
前記半導体基板の前記下層域を前記ＪＦＥＴのドレインとした
ことを特徴とする固体撮像装置。 A photoelectric conversion unit that generates a signal charge in response to incident light;
A solid-state imaging device in which a plurality of unit pixels including a JFET (junction field effect transistor) that takes in the signal charge generated by the photoelectric conversion unit and outputs a pixel signal corresponding to the signal charge are formed on a semiconductor substrate. And
The JFET is
A source region of a first conductivity type provided on the surface side of the semiconductor substrate;
A surface gate region of a second conductivity type provided on the surface side of the semiconductor substrate so as to surround the source region;
A buried gate region of a second conductivity type buried below the source region and the surface gate region and electrically connected to the surface gate region;
Provided between the surface gate region and the buried gate region, one end is connected to the source region, and the other end where the buried gate region disappears from below is a layer of the first conductivity type below the buried gate region. (Hereinafter referred to as “lower layer region”) ”and a channel region of the first conductivity type,
The solid-state imaging device, wherein the lower layer region of the semiconductor substrate is a drain of the JFET. 請求項１に記載の固体撮像装置において、
『前記チャネル領域の前記他端』と『素子分離用の第１導電型領域（以下「分離領域」という）』との間の漏れ電流を抑制するように、前記埋め込みゲート領域の一部を前記分離領域に沿って拡張した
ことを特徴とする固体撮像装置。 The solid-state imaging device according to claim 1,
In order to suppress a leakage current between “the other end of the channel region” and “a first conductivity type region for element isolation (hereinafter referred to as“ isolation region ”), a part of the embedded gate region is A solid-state imaging device characterized by extending along a separation region. 請求項２に記載の固体撮像装置において、
前記分離領域は、前記ＪＦＥＴと隣接する単位画素とを素子分離するための第１分離領域と、前記ＪＦＥＴと前記光電変換部とを素子分離するための第２分離領域とであり、
前記埋め込みゲート領域の一部を、前記第１および第２の分離領域に沿ってそれぞれ拡張することにより、前記埋め込みゲート領域をコの字状またはＨ状の領域パターンとする
ことを特徴とする固体撮像装置。 The solid-state imaging device according to claim 2,
The isolation region is a first isolation region for isolating the JFET and the adjacent unit pixel, and a second isolation region for isolating the JFET and the photoelectric conversion unit,
A part of the buried gate region is expanded along the first and second isolation regions, respectively, so that the buried gate region has a U-shaped or H-shaped region pattern. Imaging device. 請求項１に記載の固体撮像装置において、
『前記チャネル領域の前記他端』と『素子分離用の第１導電型領域（以下「分離領域」という）』との間の漏れ電流を抑制するように、この漏れ電流の経路に対して第２導電型の電流阻止領域を設けた
ことを特徴とする固体撮像装置。 The solid-state imaging device according to claim 1,
In order to suppress the leakage current between “the other end of the channel region” and “the first conductivity type region for element isolation (hereinafter referred to as“ isolation region ”), A solid-state imaging device characterized in that a two-conductivity type current blocking region is provided.
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* Cited by examiner, † Cited by third party
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JP2016009760A (en) * 2014-06-24 2016-01-18 キヤノン株式会社 Solid state imaging apparatus

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