JP2007081168A

JP2007081168A - Semiconductor device and its manufacturing method

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Publication number: JP2007081168A
Application number: JP2005267638A
Authority: JP
Inventors: Hironori Yoshioka; 裕典吉岡; Shigeo Kozuki; 繁雄上月
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-09-14
Filing date: 2005-09-14
Publication date: 2007-03-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of reducing an on-resistance while maintaining a high breakdown strength, and to provide a manufacturing method for the semiconductor device. <P>SOLUTION: The semiconductor device 10 has a first conductive semiconductor substrate 2, first conductive first semiconductor pillar regions 12 formed in parallel on the main surface of the semiconductor substrate 2, and second conductive second semiconductor pillar regions 14. The semiconductor device 10 further has second conductive semiconductor base regions 18 and 19 formed on the second semiconductor pillar regions 14, and first conductive semiconductor regions 21 selectively formed on the surfaces of the semiconductor base regions 18 and 19. The semiconductor device 10 further has first conductive semiconductor regions 13 being formed on the first semiconductor pillar regions 12 adjacent to the semiconductor base regions 18, and having an impurity concentration at a value from the once of the first semiconductor pillar regions 12 to the quintuple of the pillar regions 12. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、特にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などの半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device such as a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) and a manufacturing method thereof.

半導体装置をパワーエレクトロニクス用途に用いる場合には、高い耐圧が要求され、且つ電力損失を抑制するために低オン抵抗も要求される。このような要求を満足するものとして、例えば特許文献１に開示されるようなパワーＭＯＳＦＥＴが提案されている。このＭＯＳＦＥＴの要部構造をその製造プロセスに沿って説明すると、以下の如くである。 When a semiconductor device is used for power electronics, a high breakdown voltage is required, and a low on-resistance is also required to suppress power loss. For satisfying such a requirement, for example, a power MOSFET as disclosed in Patent Document 1 has been proposed. The main structure of the MOSFET will be described along the manufacturing process as follows.

まず、Ｎ^＋型シリコン基板上にエピタキシャル成長されたＮ⁻型シリコン層の表面から基板に達するトレンチを形成する。このトレンチの側壁から、拡散係数の異なるＰ型不純物（例えばボロン）及びＮ型不純物（例えばヒ素）のイオン注入を行い、その後、熱拡散工程を行う。Ｎ型不純物よりも拡散係数が大きいＰ型不純物を用いることにより、トレンチから離れてＰ型ピラー領域が、トレンチの近くにＮ型ピラー領域が形成される。その後、トレンチ内は充填材により埋められる。その後、Ｐ型ピラー領域の上にＰ型ベース領域が、Ｐ型ピラー領域の表面にＮ^＋型ソース領域が、ソース領域とＮ型ピラー領域との間のＰ型ベース領域の上にゲート絶縁膜を介してゲート電極が、それぞれ形成される。 First, a trench reaching the substrate from the surface of the N ⁻ type silicon layer epitaxially grown on the N ⁺ type silicon substrate is formed. P-type impurities (for example, boron) and N-type impurities (for example, arsenic) having different diffusion coefficients are ion-implanted from the sidewalls of the trench, and then a thermal diffusion process is performed. By using a P-type impurity having a diffusion coefficient larger than that of the N-type impurity, a P-type pillar region is formed away from the trench, and an N-type pillar region is formed near the trench. Thereafter, the trench is filled with a filler. Thereafter, a P-type base region is formed on the P-type pillar region, an N ⁺ -type source region is formed on the surface of the P-type pillar region, and a gate insulating film is formed on the P-type base region between the source region and the N-type pillar region. A gate electrode is formed through each.

上記構造において、ゲート電極に所定のゲート電圧を印加すると、その直下のＰ型ベース領域の表面付近にＮチャネルが形成され、Ｎ^＋型ソース領域とＮ型ピラー領域とが導通し、ソース−ドレイン間がオン状態とされる。このような構造において、プロセスのばらつきにより、Ｎ型ピラー領域の不純物濃度が比較的低濃度になってしまった場合には、オン時にチャネルに隣接する部分も低濃度になりオン抵抗が増大してしまう。逆にＮ型ピラー領域の不純物濃度が高くなると耐圧を低下させてしまう。 In the above structure, the application of a predetermined gate voltage to the gate electrode, N channel is formed in the vicinity of the surface of the P-type base region directly below, and conduction and the N ⁺ -type source region and the N-type pillar region, the source - drain The interval is turned on. In such a structure, when the impurity concentration in the N-type pillar region becomes relatively low due to process variations, the portion adjacent to the channel also becomes low in the ON state and the on-resistance increases. End up. Conversely, when the impurity concentration in the N-type pillar region is increased, the breakdown voltage is reduced.

また、特許文献２には、第１のＮ型ピラー領域の上部に第１のＮ型ピラー領域よりも不純物濃度が大なる第２のＮ型ピラー領域を設けた構造が開示されている。ただし、第２のＮ型ピラー領域の不純物濃度は、第１のＮ型ピラー領域の不純物濃度の１０倍以上とされている。
特開２００２−１７０９５５号公報特開２００３−４６０８２号公報 Patent Document 2 discloses a structure in which a second N-type pillar region having an impurity concentration higher than that of the first N-type pillar region is provided above the first N-type pillar region. However, the impurity concentration of the second N-type pillar region is 10 times or more the impurity concentration of the first N-type pillar region.
JP 2002-170955 A JP 2003-46082 A

本発明は、高耐圧を維持しつつオン抵抗を低減できる半導体装置及びその製造方法を提供する。 The present invention provides a semiconductor device capable of reducing on-resistance while maintaining a high breakdown voltage, and a method for manufacturing the same.

本発明の一態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の表面に選択的に設けられた第１導電型の半導体主電極領域と、
前記半導体ベース領域に隣接して前記第１の半導体ピラー領域の上に設けられ、不純物濃度が前記第１の半導体ピラー領域の不純物濃度の１倍より大きく５倍以下である第１導電型の半導体領域と、
前記半導体主電極領域と前記半導体領域との間の前記半導体ベース領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体主電極領域の上に設けられた第１の主電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備えたことを特徴とする半導体装置が提供される。 According to one aspect of the invention,
A first conductivity type semiconductor layer;
A first semiconductor pillar region of a first conductivity type provided on the main surface of the semiconductor layer;
A second semiconductor pillar region of a second conductivity type provided on the main surface of the semiconductor layer adjacent to the first semiconductor pillar region;
A second conductivity type semiconductor base region provided on the second semiconductor pillar region;
A first conductive type semiconductor main electrode region selectively provided on the surface of the semiconductor base region;
A semiconductor of a first conductivity type provided on the first semiconductor pillar region adjacent to the semiconductor base region and having an impurity concentration greater than 1 and less than or equal to 5 times the impurity concentration of the first semiconductor pillar region. Area,
A gate insulating film provided on the semiconductor base region between the semiconductor main electrode region and the semiconductor region;
A gate electrode provided on the gate insulating film;
A first main electrode provided on the semiconductor main electrode region;
A second main electrode provided on the opposite side of the main surface of the semiconductor layer;
A semiconductor device is provided.

また、本発明の他の一態様によれば、
第１導電型の第１の半導体層の主面上に形成された第２の半導体層の表面から前記第１の半導体層に達するトレンチを形成する工程と、
前記第２の半導体層の表面と、前記表面から続く前記トレンチの側壁の上端部とをマスクで覆った状態で、前記トレンチの前記側壁に第２導電型不純物を注入する工程と、
前記トレンチの前記側壁の前記上端部を覆う前記マスクの少なくとも一部を除去して、前記上端部の少なくとも一部を露出させた状態で、前記トレンチの前記側壁に第１導電型不純物を注入する工程と、
前記第１導電型不純物と前記第２導電型不純物とをそれぞれ拡散させて、前記トレンチに隣接する第１導電型の第１の半導体ピラー領域と、前記トレンチの前記上端部に隣接して前記第１の半導体ピラー領域の上に設けられ前記第１の半導体ピラー領域よりも不純物濃度が大なる第１導電型の半導体領域と、前記トレンチから離れて前記第１の半導体ピラー領域に隣接する第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記トレンチの内部に誘電体を埋め込む工程と、
前記半導体領域と前記第２の半導体ピラー領域との境界部近傍部分の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の半導体ピラー領域の表面に前記半導体領域に隣接する第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の半導体主電極領域を形成する工程と、
前記半導体主電極領域の上に第１の主電極を形成する工程と、
前記第１の半導体層の前記主面の反対側に第２の主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。 According to another aspect of the present invention,
Forming a trench reaching the first semiconductor layer from the surface of the second semiconductor layer formed on the main surface of the first semiconductor layer of the first conductivity type;
Injecting a second conductivity type impurity into the sidewall of the trench in a state where the surface of the second semiconductor layer and an upper end portion of the sidewall of the trench continuing from the surface are covered with a mask;
A first conductivity type impurity is implanted into the sidewall of the trench with at least a portion of the mask covering the upper end of the sidewall of the trench removed and at least a portion of the upper end exposed. Process,
The first conductivity type impurity and the second conductivity type impurity are diffused, respectively, so that the first conductivity type first semiconductor pillar region adjacent to the trench and the upper end portion of the trench are adjacent to the first conductivity type. A first conductivity type semiconductor region which is provided on one semiconductor pillar region and has an impurity concentration higher than that of the first semiconductor pillar region; and a second conductive region adjacent to the first semiconductor pillar region apart from the trench. Forming a conductive second semiconductor pillar region; and
Embedding a dielectric inside the trench;
Forming a gate electrode on the vicinity of the boundary between the semiconductor region and the second semiconductor pillar region via a gate insulating film;
Forming a second conductivity type semiconductor base region adjacent to the semiconductor region on a surface of the second semiconductor pillar region;
Selectively forming a semiconductor main electrode region of a first conductivity type on a surface of the semiconductor base region;
Forming a first main electrode on the semiconductor main electrode region;
Forming a second main electrode on the opposite side of the main surface of the first semiconductor layer;
A method for manufacturing a semiconductor device is provided.

また、本発明のさらに他の一態様によれば、
第１導電型の第１の半導体層の主面上に交互に並列して設けられた第１導電型の第１の半導体ピラー領域と、第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記第１の半導体ピラー領域の表面に、不純物濃度が前記第１の半導体ピラー領域の不純物濃度の１倍より大きく５倍以下である第１導電型の半導体領域を形成する工程と、
前記半導体領域と前記第２の半導体ピラー領域との境界部近傍部分の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の半導体ピラー領域の表面に前記半導体領域に隣接する第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の半導体主電極領域を形成する工程と、
前記半導体主電極領域の上に第１の主電極を形成する工程と、
前記第１の半導体層の前記主面の反対側に第２の主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。 According to yet another aspect of the present invention,
A first conductivity type first semiconductor pillar region and a second conductivity type second semiconductor pillar region provided alternately and in parallel on the main surface of the first conductivity type first semiconductor layer; Forming, and
Forming on the surface of the first semiconductor pillar region a semiconductor region of a first conductivity type having an impurity concentration greater than 1 and less than or equal to 5 times the impurity concentration of the first semiconductor pillar region;
Forming a gate electrode on the vicinity of the boundary between the semiconductor region and the second semiconductor pillar region via a gate insulating film;
Forming a second conductivity type semiconductor base region adjacent to the semiconductor region on a surface of the second semiconductor pillar region;
Selectively forming a semiconductor main electrode region of a first conductivity type on a surface of the semiconductor base region;
Forming a first main electrode on the semiconductor main electrode region;
Forming a second main electrode on the opposite side of the main surface of the first semiconductor layer;
A method for manufacturing a semiconductor device is provided.

本発明によれば、高耐圧且つ低消費電力の半導体装置及びその製造方法が提供される。 According to the present invention, a high breakdown voltage and low power consumption semiconductor device and a manufacturing method thereof are provided.

以下に、図面を参照しつつ、本発明の実施形態について説明する。なお、以下の実施形態では、第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型とするものも本発明に含まれる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the first conductivity type is described as N-type, and the second conductivity type is described as P-type. However, the first conductivity type is P-type and the second conductivity type is N-type. included.

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１０の要部構造を例示する模式断面図である。本実施形態に係る半導体装置１０は、ＤＴ（Deep Trench）ＭＯＳ型の構造を有する。 [First Embodiment]
FIG. 1 is a schematic cross-sectional view illustrating the main structure of a semiconductor device 10 according to the first embodiment of the invention. The semiconductor device 10 according to the present embodiment has a DT (Deep Trench) MOS type structure.

高不純物濃度のＮ^＋＋型シリコン基板２の主面上に、Ｎ型シリコンの第１のピラー領域（以下、単に「Ｎ型ピラー領域」とも称する）１２と、Ｐ型シリコンの第２のピラー領域（以下、単に「Ｐ型ピラー領域」とも称する）１４とが並列して設けられている。Ｎ型ピラー領域１２及びＰ型ピラー領域１４は、それぞれ、基板２の主面に対して略垂直に延在して設けられている。Ｐ型ピラー領域１４の両側面にはＮ型ピラー領域１２が隣接してＰＮ接合部を形成している。 On the main surface of the high impurity concentration N ⁺⁺ type silicon substrate 2, a first pillar region (hereinafter also simply referred to as “N-type pillar region”) 12 of N-type silicon and a second pillar region of P-type silicon. (Hereinafter simply referred to as “P-type pillar region”) 14 are provided in parallel. Each of the N-type pillar region 12 and the P-type pillar region 14 is provided so as to extend substantially perpendicular to the main surface of the substrate 2. N-type pillar regions 12 are adjacent to both sides of the P-type pillar region 14 to form a PN junction.

Ｎ型ピラー領域１２において、Ｐ型ピラー領域１４が隣接する面の反対側の面には、トレンチＴ及びこのトレンチＴに埋め込まれた誘電体１６が隣接している。トレンチＴ及び誘電体１６は、Ｎ型ピラー領域１２間に挟まれるようにして設けられている。トレンチＴの側壁は上端部８を除いて基板２の主面に対して略垂直である。トレンチＴの側壁の上端部８は基板２の主面に対して拡開する方向に傾斜し、この部分に充填されている誘電体１６の断面形状は逆円錐台形状となっている。 In the N-type pillar region 12, the trench T and the dielectric 16 embedded in the trench T are adjacent to the surface opposite to the surface adjacent to the P-type pillar region 14. The trench T and the dielectric 16 are provided so as to be sandwiched between the N-type pillar regions 12. The sidewall of the trench T is substantially perpendicular to the main surface of the substrate 2 except for the upper end portion 8. The upper end portion 8 of the side wall of the trench T is inclined in the direction of expanding with respect to the main surface of the substrate 2, and the cross-sectional shape of the dielectric 16 filled in this portion is an inverted truncated cone shape.

Ｐ型ピラー領域１４の上にはＰ型シリコンのベース領域（Ｐウェル）１８が設けられ、さらにこの表面部分にはベース領域１８よりも不純物濃度が大なるＰ^＋型シリコンのベース領域（Ｐ^＋ウェル）１９が設けられている。これらベース領域１８、１９の表面部分には、選択的に、Ｎ^＋型シリコンのソース領域（半導体主電極領域）２１が設けられている。 A P-type silicon base region (P well) 18 is provided on the P-type pillar region 14, and a P ⁺ -type silicon base region (P ^{+) having an} impurity concentration higher than that of the base region 18 is provided on this surface portion. Well) 19 is provided. An N ⁺ type silicon source region (semiconductor main electrode region) 21 is selectively provided on the surface portions of the base regions 18 and 19.

Ｎピラー領域１２の上には、Ｎ型ピラー領域１２よりも不純物濃度が大なるＮ^＋型シリコンの半導体領域１３が設けられている。半導体領域１３は、ベース領域１８と、トレンチＴの側壁の上端部８近傍部分との間に挟まれるようにして設けられている。半導体領域１３は、ベース領域１８に隣接しＰＮ接合を形成している。半導体領域１３の深さは、ベース領域１８の深さと略等しい。 On the N pillar region 12, an N ⁺ type silicon semiconductor region 13 having an impurity concentration higher than that of the N type pillar region 12 is provided. The semiconductor region 13 is provided so as to be sandwiched between the base region 18 and the vicinity of the upper end portion 8 of the sidewall of the trench T. The semiconductor region 13 is adjacent to the base region 18 and forms a PN junction. The depth of the semiconductor region 13 is substantially equal to the depth of the base region 18.

誘電体１６（トレンチＴ）から、この両側の半導体領域１３、ベース領域１８を経てソース領域２１に至る部分の表面上にはゲート絶縁膜２３が設けられ、このゲート絶縁膜２３の上にゲート電極２７が設けられている。ゲート電極２７の周囲と上面は層間絶縁膜２５により覆われている。層間絶縁膜２５に覆われていないソース領域２１の一部とベース領域１９の上、および層間絶縁膜２５の上にはソース電極２９が設けられ、ソース領域２１はソース電極２９に接続されている。基板２の主面の反対面にはドレイン電極３１が設けられている。 A gate insulating film 23 is provided on the surface from the dielectric 16 (trench T) to the source region 21 through the semiconductor region 13 and the base region 18 on both sides, and a gate electrode is formed on the gate insulating film 23. 27 is provided. The periphery and upper surface of the gate electrode 27 are covered with an interlayer insulating film 25. A source electrode 29 is provided on a part of the source region 21 not covered with the interlayer insulating film 25, the base region 19, and the interlayer insulating film 25, and the source region 21 is connected to the source electrode 29. . A drain electrode 31 is provided on the surface opposite to the main surface of the substrate 2.

以上のように構成される半導体装置１０において、ゲート電極２７に所定のゲート電圧を印加すると、その直下のＰ型ベース領域１８の表面付近にＮチャネルが形成され、Ｎ^＋型ソース領域２１とＮ^＋型半導体領域１３とが導通する。その結果、Ｎ^＋型ソース領域２１、Ｎ^＋型半導体領域１３、Ｎ型ピラー領域１２、Ｎ^＋＋型基板２を介して、ソース電極２９とドレイン電極３１間に主電流経路が形成され、ソース電極２９とドレイン電極３１間はオン状態とされる。 In the semiconductor device 10 constructed as above, by applying a predetermined gate voltage to the gate electrode 27, N channel is formed in the vicinity of the surface of the P-type base region 18 immediately below, N ⁺ -type source region 21 and the N ^{The +} type semiconductor region 13 is electrically connected. As a result, a main current path is formed between the source electrode 29 and the drain electrode 31 via the N ⁺ type source region 21, the N ⁺ type semiconductor region 13, the N type pillar region 12, and the N ^{+ +} type substrate 2. 29 and the drain electrode 31 are turned on.

素子耐圧は、Ｎ^＋型半導体領域１３とＰ型ベース領域１８との間のＰＮ接合、およびＮ型ピラー領域１２とＰ型ピラー領域１４との間のＰＮ接合から横方向に伸びる空乏層と、トレンチＴに埋め込まれた誘電体１６とによって維持できる。これら空乏層と誘電体１６とで主電流経路を完全に遮断し、高い耐圧を実現できる。 The element breakdown voltage includes a PN junction between the N ⁺ -type semiconductor region 13 and the P-type base region 18 and a depletion layer extending laterally from the PN junction between the N-type pillar region 12 and the P-type pillar region 14; The dielectric 16 embedded in the trench T can be maintained. The depletion layer and the dielectric 16 can completely cut off the main current path, thereby realizing a high breakdown voltage.

ここで比較例として、特許文献１の構成では、プロセスのばらつきにより、Ｎ型ピラー領域の不純物濃度が比較的低濃度になってしまった場合には、オン時にチャネルに隣接する部分も低濃度になりオン抵抗が増大してしまう。これに対して、本実施形態では、チャネルに隣接する部分である半導体領域１３の不純物濃度をＮ型ピラー領域１２の不純物濃度より高くしているためオン抵抗を低減できる。Ｎ型ピラー領域１２は高濃度にされず、主電流経路の一部分である半導体領域１３のみを高濃度にするので、耐圧を低下させることなくオン抵抗の低減を実現できる。 Here, as a comparative example, in the configuration of Patent Document 1, when the impurity concentration of the N-type pillar region is relatively low due to process variations, the portion adjacent to the channel is also low in the ON state. As a result, the on-resistance increases. On the other hand, in this embodiment, since the impurity concentration of the semiconductor region 13 which is a portion adjacent to the channel is made higher than the impurity concentration of the N-type pillar region 12, the on-resistance can be reduced. Since the N-type pillar region 12 is not highly concentrated and only the semiconductor region 13 that is a part of the main current path is highly concentrated, a reduction in on-resistance can be realized without lowering the breakdown voltage.

ただし、半導体領域１３の不純物濃度をあまり高くすると、比較的低濃度のＰ型ベース領域１８に高濃度の半導体領域１３が接することになり、このＰＮ接合部分の空乏層はＰ型ベース領域１８内部にしか広がらず、ここでの電界強度が局部的に高くなり耐圧の低下をまねいてしまう。 However, if the impurity concentration of the semiconductor region 13 is too high, the high-concentration semiconductor region 13 is in contact with the relatively low-concentration P-type base region 18. However, the electric field strength here is locally increased, and the breakdown voltage is lowered.

図２は、Ｎ型ピラー領域１２の不純物濃度に対するＮ^＋型半導体領域１３の不純物濃度の倍率を変えた場合における耐圧の変化を表すグラフである。縦軸は耐圧を、横軸はＮ^＋型半導体領域１３の不純物濃度を、Ｎ型ピラー領域１２の不純物濃度の何倍にしたかを表す。この結果によると、半導体領域１３の不純物濃度をＮ型ピラー領域１２の不純物濃度の１倍以上５倍以下した範囲では、ほぼ一定の所望の高耐圧を維持できるが、５倍より大きくするにつれて耐圧が低下していく。したがって、本具体例では、高耐圧維持の点から、半導体領域１３の不純物濃度を高くする程度を、Ｎ型ピラー領域１２の不純物濃度の５倍以下としている。 FIG. 2 is a graph showing a change in breakdown voltage when the ratio of the impurity concentration of the N ⁺ type semiconductor region 13 to the impurity concentration of the N type pillar region 12 is changed. The vertical axis represents breakdown voltage, and the horizontal axis represents how many times the impurity concentration of the N ⁺ -type semiconductor region 13 is made higher than the impurity concentration of the N-type pillar region 12. According to this result, when the impurity concentration of the semiconductor region 13 is in the range of 1 to 5 times the impurity concentration of the N-type pillar region 12, a substantially constant desired high breakdown voltage can be maintained. Will go down. Therefore, in this specific example, from the standpoint of maintaining a high breakdown voltage, the degree of increasing the impurity concentration of the semiconductor region 13 is set to five times or less than the impurity concentration of the N-type pillar region 12.

次に、上述した半導体装置１０の製造方法の一例について説明する。
図３乃至図１０は、半導体装置１０の製造工程の要部を例示する工程断面図である。 Next, an example of a method for manufacturing the semiconductor device 10 described above will be described.
3 to 10 are process cross-sectional views illustrating the main part of the manufacturing process of the semiconductor device 10.

まず、図３に表されるように、高不純物濃度のＮ^＋＋型シリコン基板２の主面上に、低不純物濃度のＮ⁻型シリコン層４をエピタキシャル成長させる。なお、シリコン層４はＰ⁻型であってもよい。 First, as shown in FIG. 3, a low impurity concentration N ⁻ type silicon layer 4 is epitaxially grown on the main surface of a high impurity concentration N ⁺⁺ type silicon substrate 2. The silicon layer 4 may be P ⁻ type.

次いで、Ｎ⁻型シリコン層４の表面に図示しないエッチングマスクを形成する。例えば、Ｎ⁻型シリコン層４の表面に熱酸化膜を形成した後、その酸化膜に選択的に開口を形成する。次いで、その開口を通して、Ｎ⁻型シリコン層４を異方性エッチングする。これにより、図４に表されるように、Ｎ⁻型シリコン層４の表面から基板２に達するトレンチＴが形成される。トレンチＴは基板２の主面に対して略垂直である。なお、基板２とシリコン層４との間に、これらの中間の不純物濃度のＮ型層を介在させてもよい。 Next, an etching mask (not shown) is formed on the surface of the N ⁻ type silicon layer 4. For example, after forming a thermal oxide film on the surface of the N ⁻ type silicon layer 4, an opening is selectively formed in the oxide film. Next, the N ⁻ type silicon layer 4 is anisotropically etched through the opening. As a result, as shown in FIG. 4, a trench T reaching the substrate 2 from the surface of the N ⁻ -type silicon layer 4 is formed. The trench T is substantially perpendicular to the main surface of the substrate 2. An N-type layer having an intermediate impurity concentration may be interposed between the substrate 2 and the silicon layer 4.

次いで、Ｎ⁻型シリコン層４の表面からエッチングマスクを除去した後、図５に表されるように、熱酸化法によりＮ⁻型シリコン層４の表面に酸化膜６を成長させる。図５中、１点鎖線は酸化前のＮ⁻型シリコン層４の表面及びトレンチＴの側壁の上端部を表す。このとき、Ｎ⁻型シリコン層４の表面だけではなく、その表面から続く部分であるトレンチＴの側壁の上端部８にも熱酸化を進行させる。その結果、側壁の上端部８は、酸化膜６が成長した分、Ｎ⁻型シリコン層４側に後退し、Ｎ⁻型シリコン層４の表面側に向かうにつれてトレンチＴの内径が徐々に大となる、すなわちトレンチが拡開するように傾斜する。トレンチＴの側壁に酸化膜６が形成される部分の、Ｎ⁻型シリコン層４表面からの深さが例えば１マイクロメータ以内になるように酸化膜形成プロセスは制御される。以上のようにして、Ｎ⁻型シリコン層４の表面、およびトレンチＴの側壁の上端部８が酸化膜６で覆われる。この酸化膜６は、後述するイオン注入のマスクとして機能する。 Then, N ^- after removing the etching mask from the surface of -type silicon layer 4, as represented in FIG. 5, N by thermal oxidation ^- growing an oxide layer 6 on the surface of the -type silicon layer 4. In FIG. 5, the alternate long and short dash line represents the surface of the N ⁻ type silicon layer 4 before oxidation and the upper end of the sidewall of the trench T. At this time, thermal oxidation is performed not only on the surface of the N ⁻ -type silicon layer 4 but also on the upper end portion 8 of the sidewall of the trench T which is a portion continuing from the surface. As a result, the side wall of the upper end portion 8, the partial oxide film 6 is grown, N ^- retreated -type silicon layer 4 side, N ^- and gradually a large inner diameter of the trench T toward the surface side of the -type silicon layer 4 That is, it is inclined so that the trench is expanded. The oxide film formation process is controlled so that the depth from the surface of the N ⁻ -type silicon layer 4 of the portion where the oxide film 6 is formed on the sidewall of the trench T is within 1 micrometer, for example. As described above, the surface of the N ⁻ -type silicon layer 4 and the upper end portion 8 of the sidewall of the trench T are covered with the oxide film 6. The oxide film 6 functions as a mask for ion implantation described later.

次いで、図６に表されるように、トレンチＴの側壁に対して斜め方向からＰ型不純物である例えばボロン（Ｂ）を打ち込む。これは、トレンチＴの側壁の片側面にイオン注入した後、ウェーハを１８０度回転させて反対側面にもイオン注入を行う。トレンチＴの側壁において、酸化膜６で覆われていないＮ⁻型シリコン層４が露出した部分にボロンが注入され、酸化膜６で覆われた上端部８にはボロンは注入されない。 Next, as shown in FIG. 6, for example, boron (B) which is a P-type impurity is implanted into the sidewall of the trench T from an oblique direction. In this method, after ion implantation is performed on one side surface of the sidewall of the trench T, the wafer is rotated 180 degrees to perform ion implantation on the opposite side surface. On the side wall of the trench T, boron is implanted into a portion where the N ⁻ type silicon layer 4 not covered with the oxide film 6 is exposed, and boron is not implanted into the upper end portion 8 covered with the oxide film 6.

次いで、図７に表されるように、トレンチＴの側壁の上端部８を覆っている酸化膜６の端を等方性エッチングにより除去する。これにより、トレンチＴの側壁の上端部８においてＮ⁻型シリコン層４の表面から遠い側の一部分が露出される。もちろん、上端部８のすべてを露出させてもかまわないが、この場合エッチングの制御性が悪いとＮ⁻型シリコン層４の表面を覆う部分の酸化膜６も除去してしまう可能性がある。 Next, as shown in FIG. 7, the end of the oxide film 6 covering the upper end portion 8 of the sidewall of the trench T is removed by isotropic etching. As a result, a part of the upper end portion 8 on the side wall of the trench T on the side far from the surface of the N ⁻ -type silicon layer 4 is exposed. Of course, it may be exposed to all the upper portion 8, in this case the poor controllability of the etching N ^- oxide film in a portion covering the surface of the -type silicon layer 4 6 also there is a possibility that removed.

次いで、図８に表されるように、トレンチＴの側壁に対して斜め方向からＮ型不純物である例えばヒ素（Ａｓ）を打ち込む。これは、トレンチＴの側壁の片側面にイオン注入した後、基板を１８０度回転させて反対側面にもイオン注入を行う。ヒ素は、トレンチＴの側壁において、酸化膜６で覆われずに露出している上端部８の一部にも注入される。 Next, as shown in FIG. 8, for example, arsenic (As) that is an N-type impurity is implanted into the sidewall of the trench T from an oblique direction. In this method, after ion implantation is performed on one side surface of the sidewall of the trench T, the substrate is rotated 180 degrees to perform ion implantation on the opposite side surface. Arsenic is also injected into a part of the upper end portion 8 exposed without being covered with the oxide film 6 on the side wall of the trench T.

上述したイオン注入工程の後、熱処理を施すことにより、Ｎ⁻型シリコン層４に注入されたヒ素とボロンを拡散及び活性化させる。この熱処理工程の後の状態を図９に表す。活性化されたヒ素とボロンはそれぞれドナーとアクセプタとして機能し、Ｎ⁻型シリコン層４にＮ型ピラー領域１２とＰ型ピラー領域１４が形成される。ここで、ボロンの拡散係数の方がヒ素の拡散係数よりも大きいので、ボロンの方がトレンチＴの側壁からより離れたＮ⁻型シリコン層４の内部にまで拡散する。したがって、トレンチＴの側壁近傍においてはヒ素の濃度の方がボロンの濃度より高くなることからトレンチＴの側壁により近い側にＮ型ピラー領域１２が形成される。トレンチＴの側壁からみてより奥に入った部分にＰ型ピラー領域１４が形成される。 After the ion implantation process described above, heat treatment is performed to diffuse and activate arsenic and boron implanted in the N ⁻ -type silicon layer 4. The state after this heat treatment step is shown in FIG. The activated arsenic and boron function as a donor and an acceptor, respectively, and an N-type pillar region 12 and a P-type pillar region 14 are formed in the N ⁻ -type silicon layer 4. Here, since the diffusion coefficient of boron is larger than that of arsenic, boron diffuses into the N ⁻ -type silicon layer 4 farther from the side wall of the trench T. Accordingly, since the arsenic concentration is higher than the boron concentration in the vicinity of the sidewall of the trench T, the N-type pillar region 12 is formed on the side closer to the sidewall of the trench T. A P-type pillar region 14 is formed in a portion deeper into the trench T as viewed from the side wall.

また、トレンチＴの側壁の上端部８には、上述したようにＰ型不純物であるボロンは注入されず、Ｎ型不純物であるヒ素のみが注入されているため、他の部分に比べてヒ素の濃度が高く、Ｎ型ピラー領域１２よりも高不純物濃度（低抵抗）のＮ^＋型半導体領域１３が形成される。 Further, as described above, boron, which is a P-type impurity, is not implanted into the upper end portion 8 of the sidewall of the trench T, and only arsenic, which is an N-type impurity, is implanted. An N ⁺ type semiconductor region 13 having a high concentration and a higher impurity concentration (low resistance) than that of the N type pillar region 12 is formed.

以上の熱処理工程の後、図１０に表すように、トレンチＴに誘電体１６を埋め込む。具体的には、例えば、トレンチＴの側壁及び底面に熱酸化により酸化膜を形成し、さらに気相成長法などにより酸化シリコンまたは窒化シリコンなどを、トレンチＴ内を埋め込むように堆積する。この後、ＣＭＰ（Chemical Mechanical Polishing）やエッチングなどにより、トレンチＴを充填する部分以外の不要な誘電体１６を除去すると共に、表面を平坦化する。 After the above heat treatment step, the dielectric 16 is embedded in the trench T as shown in FIG. Specifically, for example, an oxide film is formed by thermal oxidation on the side wall and the bottom surface of the trench T, and silicon oxide, silicon nitride, or the like is deposited so as to fill the trench T by a vapor phase growth method or the like. Thereafter, unnecessary dielectric 16 other than the portion filling the trench T is removed and the surface is flattened by CMP (Chemical Mechanical Polishing) or etching.

次いで、シリコン層４の表面に選択的にゲート絶縁膜２３を形成し、そのゲート絶縁膜２３の上にゲート電極２７を形成する。次いで、それらゲート絶縁膜２３及びゲート電極２７をマスクとしてＰ型ピラー領域１４の表面にイオン注入を行い、自己整合的にＰ型ベース領域１８を形成する。Ｐ型ベース領域１８の表面には、ソース電極２９とのオーミックコンタクトのためのＰ^＋型ベース領域１９をさらに形成する。次いで、ベース領域１８、１９の表面に選択的にＮ^＋型ソース領域２１を形成する。 Next, a gate insulating film 23 is selectively formed on the surface of the silicon layer 4, and a gate electrode 27 is formed on the gate insulating film 23. Next, ion implantation is performed on the surface of the P-type pillar region 14 using the gate insulating film 23 and the gate electrode 27 as a mask to form the P-type base region 18 in a self-aligning manner. A P ⁺ -type base region 19 for ohmic contact with the source electrode 29 is further formed on the surface of the P-type base region 18. Next, an N ⁺ type source region 21 is selectively formed on the surfaces of the base regions 18 and 19.

以上により、ベース領域１８において、ソース領域２１と半導体領域１３とで挟まれた部分（チャネル領域）上にゲート絶縁膜２３を介してゲート電極２７が存在する構造が得られる。なお、ゲート電極２７はトレンチＴの上に形成しなくてもよい。 As described above, in the base region 18, a structure in which the gate electrode 27 exists on the portion (channel region) sandwiched between the source region 21 and the semiconductor region 13 through the gate insulating film 23 is obtained. The gate electrode 27 may not be formed on the trench T.

次いで、ゲート電極２７を覆うように層間絶縁膜２５を形成し、その層間絶縁膜２５に、ソースコンタクトのためのコンタクトホールを形成する。このコンタクトホールからは、ベース領域１９及びソース領域２１の一部が露出される。そして、コンタクトホールを埋めるようにして層間絶縁膜２５の上にソース電極２９を形成する。これにより、ソース領域２１はソース電極２９と接続される。また、基板２の主面の反対面には、ドレイン電極３１を形成する。 Next, an interlayer insulating film 25 is formed so as to cover the gate electrode 27, and a contact hole for a source contact is formed in the interlayer insulating film 25. From this contact hole, a part of the base region 19 and the source region 21 is exposed. Then, a source electrode 29 is formed on the interlayer insulating film 25 so as to fill the contact hole. Thereby, the source region 21 is connected to the source electrode 29. A drain electrode 31 is formed on the opposite surface of the main surface of the substrate 2.

以上のようにして、図１に表される構造が得られる。特許文献１と比べると、トレンチＴの側壁の上端部８の酸化膜６をエッチング除去する１工程の追加だけで済み、大幅なコスト上昇をまねくことなく、上述したような高耐圧且つ低オン抵抗の半導体装置を得ることが可能となる。 As described above, the structure shown in FIG. 1 is obtained. Compared with Patent Document 1, it is only necessary to add one step of etching and removing the oxide film 6 on the upper end portion 8 of the sidewall of the trench T, and the high breakdown voltage and the low on-resistance as described above without causing a significant increase in cost. It is possible to obtain the semiconductor device.

［第２の実施形態］
次に、本発明の第２の実施形態について説明する。なお、第１の実施形態と同様の要素については、同一の符号を付して詳細な説明は省略する。
図１１は、第２の実施形態に係る半導体装置４０の要部構造を例示する模式断面図である。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. In addition, about the element similar to 1st Embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.
FIG. 11 is a schematic cross-sectional view illustrating the main structure of the semiconductor device 40 according to the second embodiment.

Ｎ^＋＋型シリコン基板２の主面上に、Ｎ型ピラー領域４１とＰ型ピラー領域４３とが交互に並列して設けられている。Ｎ型ピラー領域４１及びＰ型ピラー領域４３は、それぞれ、基板２の主面に対して略垂直に延在して設けられ、両者はＰＮ接合を形成して隣接している。 N-type pillar regions 41 and P-type pillar regions 43 are alternately provided in parallel on the main surface of the N ⁺⁺ type silicon substrate 2. The N-type pillar region 41 and the P-type pillar region 43 are provided so as to extend substantially perpendicular to the main surface of the substrate 2, and both are adjacent to each other by forming a PN junction.

Ｐ型ピラー領域４３の上にはＰ型ベース領域（Ｐウェル）１８が設けられ、さらにこの表面部分にはベース領域１８よりも不純物濃度が大なるＰ^＋型ベース領域（Ｐ^＋ウェル）１９が設けられている。これらベース領域１８、１９の表面部分には、選択的に、Ｎ^＋型ソース領域（半導体主電極領域）２１が設けられている。 A P-type base region (P well) 18 is provided on the P-type pillar region 43, and a P ⁺ type base region (P ⁺ well) 19 having an impurity concentration higher than that of the base region 18 is provided on the surface portion. Is provided. An N ⁺ type source region (semiconductor main electrode region) 21 is selectively provided on the surface portions of the base regions 18 and 19.

Ｎピラー領域４１の上には、Ｎ型ピラー領域４１よりも不純物濃度が大なるＮ^＋型半導体領域４５が設けられている。半導体領域４５は、ベース領域１８間に挟まれるようにして設けられている。半導体領域４５は、ベース領域１８に隣接しＰＮ接合を形成している。半導体領域４５の深さは、ベース領域１８の深さと略等しい。 On the N pillar region 41, an N ⁺ type semiconductor region 45 having an impurity concentration higher than that of the N type pillar region 41 is provided. The semiconductor region 45 is provided so as to be sandwiched between the base regions 18. The semiconductor region 45 is adjacent to the base region 18 and forms a PN junction. The depth of the semiconductor region 45 is substantially equal to the depth of the base region 18.

半導体領域４５から、この両側のベース領域１８を経てソース領域２１に至る部分の表面上にはゲート絶縁膜２３が設けられ、このゲート絶縁膜２３の上にゲート電極２７が設けられている。ゲート電極２７の周囲と上面は層間絶縁膜２５により覆われている。層間絶縁膜２５に覆われていないソース領域２１の一部とベース領域１９の上、および層間絶縁膜２５の上にはソース電極２９が設けられ、ソース領域２１はソース電極２９に接続されている。基板２の主面の反対面にはドレイン電極３１が設けられている。 A gate insulating film 23 is provided on the surface from the semiconductor region 45 to the source region 21 through the base regions 18 on both sides, and a gate electrode 27 is provided on the gate insulating film 23. The periphery and upper surface of the gate electrode 27 are covered with an interlayer insulating film 25. A source electrode 29 is provided on a part of the source region 21 not covered with the interlayer insulating film 25, the base region 19, and the interlayer insulating film 25, and the source region 21 is connected to the source electrode 29. . A drain electrode 31 is provided on the surface opposite to the main surface of the substrate 2.

以上のように構成される半導体装置４０において、ゲート電極２７に所定のゲート電圧を印加すると、その直下のＰ型ベース領域１８の表面付近にＮチャネルが形成され、Ｎ^＋型ソース領域２１とＮ^＋型半導体領域４５とが導通する。その結果、Ｎ^＋型ソース領域２１、Ｎ^＋型半導体領域４５、Ｎ型ピラー領域４１、Ｎ^＋＋型基板２を介して、ソース電極２９とドレイン電極３１間に主電流経路が形成され、ソース電極２９とドレイン電極３１間はオン状態とされる。 In the semiconductor device 40 configured as described above, when a predetermined gate voltage is applied to the gate electrode 27, an N channel is formed in the vicinity of the surface of the P-type base region 18 immediately below the N-type source region 21 and the N ⁺ -type source region 21. ^{The +} type semiconductor region 45 is electrically connected. As a result, a main current path is formed between the source electrode 29 and the drain electrode 31 via the N ⁺ type source region 21, the N ⁺ type semiconductor region 45, the N type pillar region 41, and the N ^{+ +} type substrate 2. 29 and the drain electrode 31 are turned on.

素子耐圧は、Ｎ^＋型半導体領域４５とＰ型ベース領域１８との間のＰＮ接合、およびＮ型ピラー領域４１とＰ型ピラー領域４３との間のＰＮ接合から横方向に伸びる空乏層によって維持できる。 The element breakdown voltage is maintained by a depletion layer extending laterally from the PN junction between the N ⁺ type semiconductor region 45 and the P type base region 18 and from the PN junction between the N type pillar region 41 and the P type pillar region 43. it can.

本実施形態においても第１の実施形態と同様、チャネルに隣接する部分である半導体領域４５の不純物濃度をＮ型ピラー領域４１の不純物濃度より高くしているためオン抵抗を低減できる。Ｎ型ピラー領域４１は高濃度にされず、主電流経路の一部分である半導体領域４５のみを高濃度にするので、耐圧を低下させることなくオン抵抗の低減を実現できる。また、半導体領域４５の不純物濃度を高くする程度は、Ｎ型ピラー領域４１の不純物濃度の５倍以下であり、高耐圧を維持できる。 Also in this embodiment, since the impurity concentration of the semiconductor region 45 which is a portion adjacent to the channel is made higher than the impurity concentration of the N-type pillar region 41 as in the first embodiment, the on-resistance can be reduced. Since the N-type pillar region 41 is not highly concentrated and only the semiconductor region 45 that is a part of the main current path is highly concentrated, a reduction in on-resistance can be realized without lowering the breakdown voltage. Further, the degree of increasing the impurity concentration of the semiconductor region 45 is not more than five times the impurity concentration of the N-type pillar region 41, and a high breakdown voltage can be maintained.

次に、上述した半導体装置４０の製造方法の一例について説明する。
図１２乃至図１５は、半導体装置４０の製造工程の要部を例示する工程断面図である。 Next, an example of a method for manufacturing the semiconductor device 40 described above will be described.
12 to 15 are process cross-sectional views illustrating the main part of the manufacturing process of the semiconductor device 40.

まず、図１２に表されるように、高不純物濃度のＮ^＋＋型シリコン基板２の主面上に、低不純物濃度のＮ⁻型シリコン層４７をエピタキシャル成長させる。 First, as shown in FIG. 12, a low impurity concentration N ⁻ type silicon layer 47 is epitaxially grown on the main surface of a high impurity concentration N ⁺⁺ type silicon substrate 2.

次いで、Ｎ型不純物として例えばヒ素と、Ｐ型不純物として例えばボロンをそれぞれＮ⁻型シリコン層４７の表面から選択的に導入することにより、図１３に表されるように、Ｎ型ピラー領域４１とＰ型ピラー領域４３の一部をそれぞれ形成する。 Next, by selectively introducing, for example, arsenic as an N-type impurity and, for example, boron as a P-type impurity from the surface of the N ⁻ -type silicon layer 47, as shown in FIG. A part of the P-type pillar region 43 is formed.

その後、Ｎ⁻型シリコン層を再びエピタキシャル成長させた後、ヒ素とボロンの選択的な導入を行うことにより、図１４に表されるように、Ｎ型ピラー領域４１とＰ型ピラー領域４３の一部をさらに形成する。さらに、以上の工程を数回繰り返して、基板２の主面上に交互に並列して設けられたＮ型ピラー領域４１とＰ型ピラー領域４３を形成する。 Thereafter, the N ⁻ type silicon layer is epitaxially grown again, and then selective introduction of arsenic and boron is performed, so that a part of the N type pillar region 41 and part of the P type pillar region 43 are formed as shown in FIG. Is further formed. Further, the above process is repeated several times to form N-type pillar regions 41 and P-type pillar regions 43 provided alternately and in parallel on the main surface of the substrate 2.

その後、Ｎ型ピラー領域４１の表面に選択的にＮ型不純物を導入して、図１５に表されるように、Ｎ型ピラー領域４１の表面にＮ型ピラー領域４１よりも不純物濃度が大なるＮ^＋型半導体領域４５を形成する。 After that, an N-type impurity is selectively introduced into the surface of the N-type pillar region 41, and the impurity concentration in the surface of the N-type pillar region 41 is higher than that of the N-type pillar region 41 as shown in FIG. An N ⁺ type semiconductor region 45 is formed.

次いで、上記積層体の表面に選択的にゲート絶縁膜２３を形成し、そのゲート絶縁膜２３の上にゲート電極２７を形成する。次いで、それらゲート絶縁膜２３及びゲート電極２７をマスクとしてＰ型ピラー領域４３の表面にイオン注入を行い、自己整合的にＰ型ベース領域１８を形成する。Ｐ型ベース領域１８の表面には、ソース電極２９とのオーミックコンタクトのためのＰ^＋型ベース領域１９をさらに形成する。次いで、ベース領域１８、１９の表面に選択的にＮ^＋型ソース領域２１を形成する。 Next, a gate insulating film 23 is selectively formed on the surface of the stacked body, and a gate electrode 27 is formed on the gate insulating film 23. Next, ion implantation is performed on the surface of the P-type pillar region 43 using the gate insulating film 23 and the gate electrode 27 as a mask to form the P-type base region 18 in a self-aligning manner. A P ⁺ -type base region 19 for ohmic contact with the source electrode 29 is further formed on the surface of the P-type base region 18. Next, an N ⁺ type source region 21 is selectively formed on the surfaces of the base regions 18 and 19.

次いで、ゲート電極２７を覆う層間絶縁膜２５を形成し、層間絶縁膜２５にコンタクトホールを開口して、この開口を介してソース領域２１に接続するソース電極２９を形成する。また、基板２の主面の反対面には、ドレイン電極３１を形成する。以上のようにして、図１１に表される高耐圧且つ低オン抵抗の半導体装置４０が得られる。本具体例においても、図１５に関して前述したように、Ｎ型ピラー領域４１の表面に選択的にＮ型不純物を導入する１工程の追加のみで、低オン抵抗と高耐圧とを両立できる半導体装置を製造できる。 Next, an interlayer insulating film 25 covering the gate electrode 27 is formed, a contact hole is opened in the interlayer insulating film 25, and a source electrode 29 connected to the source region 21 through the opening is formed. A drain electrode 31 is formed on the opposite surface of the main surface of the substrate 2. As described above, the high breakdown voltage and low on-resistance semiconductor device 40 shown in FIG. 11 is obtained. Also in this specific example, as described above with reference to FIG. 15, a semiconductor device that can achieve both low on-resistance and high breakdown voltage by adding only one step of selectively introducing N-type impurities into the surface of the N-type pillar region 41. Can be manufactured.

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらの具体例に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples, and various modifications can be made based on the technical idea of the present invention.

以上の図１乃至図１５に表した構造において、各要素の導電型を逆にしてもよい。 In the structure shown in FIGS. 1 to 15, the conductivity type of each element may be reversed.

また、第１の実施形態において、トレンチＴの側壁に打ち込むＰ型とＮ型の２種類の不純物の組み合わせは上述したものに限らず、Ｎチャネル型の場合には両者の拡散係数を比較してＰ型不純物の方が大きくなる組み合わせであればよい。 In the first embodiment, the combination of the two types of impurities, P-type and N-type, which are implanted into the sidewall of the trench T is not limited to that described above. In the case of the N-channel type, the diffusion coefficients of both are compared. Any combination that increases the P-type impurity is sufficient.

一方、本発明は、ＭＯＳＦＥＴのみならず、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のように、いわゆるＵ−ＭＯＳゲート構造を有する半導体装置に適用でき、これらも本発明の範囲に包含される。
図１６は、本発明の実施の形態にかかるＩＧＢＴの構造を表す模式断面図である。
同図に例示した縦型ＩＧＢＴは、Ｎ^＋型層２の裏面側にＰ^＋コレクタ層６０が形成されている。そして、ソース電極の代わりにエミッタ電極２９が設けられ、ドレイン電極の代わりにコレクタ電極３１が設けられている。図１に関して前述したＭＯＳＦＥＴと比べて、個々の名称や一部の構造が異なるものの、Ｕ−ＭＯＳゲート構造付近の構造は同じである。従って、Ｎ型ピラー領域１２に対して不純物濃度が１倍より大で５倍以下の半導体領域１３を設けることにより、高耐圧を維持しつつオン抵抗を下げることができる。なお、図１１に関して前述した構造についても、同様にＩＧＢＴに変形することが可能であり、これも本発明の範囲に包含される。 On the other hand, the present invention can be applied not only to a MOSFET but also to a semiconductor device having a so-called U-MOS gate structure such as an IGBT (Insulated Gate Bipolar Transistor), and these are also included in the scope of the present invention.
FIG. 16 is a schematic cross-sectional view showing the structure of the IGBT according to the embodiment of the present invention.
In the vertical IGBT illustrated in the figure, a P ⁺ collector layer 60 is formed on the back side of the N ⁺ type layer 2. An emitter electrode 29 is provided instead of the source electrode, and a collector electrode 31 is provided instead of the drain electrode. Compared to the MOSFET described above with reference to FIG. 1, although the individual names and part of the structure are different, the structure in the vicinity of the U-MOS gate structure is the same. Therefore, by providing the semiconductor region 13 having an impurity concentration greater than 1 and less than or equal to 5 times that of the N-type pillar region 12, the on-resistance can be lowered while maintaining a high breakdown voltage. Note that the structure described above with reference to FIG. 11 can be similarly transformed into an IGBT, and this is also included in the scope of the present invention.

本発明の第１の実施形態に係る半導体装置の要部の模式断面図である。1 is a schematic cross-sectional view of a main part of a semiconductor device according to a first embodiment of the present invention. Ｎ型ピラー領域の不純物濃度に対するＮ^＋型半導体領域の不純物濃度の倍率を変えた場合における耐圧の変化を表すグラフである。It is a graph showing the change of withstand voltage when the magnification of the impurity concentration of the N ⁺ type semiconductor region is changed with respect to the impurity concentration of the N type pillar region. 同第１の実施形態に係る半導体装置の製造工程断面図である。FIG. 6 is a manufacturing process cross-sectional view of the semiconductor device according to the first embodiment. 図３に続く工程断面図である。FIG. 4 is a process cross-sectional view subsequent to FIG. 3. 図４に続く工程断面図である。FIG. 5 is a process cross-sectional view subsequent to FIG. 4. 図５に続く工程断面図である。FIG. 6 is a process cross-sectional view subsequent to FIG. 5. 図６に続く工程断面図である。FIG. 7 is a process cross-sectional view subsequent to FIG. 6. 図７に続く工程断面図である。FIG. 8 is a process cross-sectional view subsequent to FIG. 7. 図８に続く工程断面図である。FIG. 9 is a process cross-sectional view subsequent to FIG. 8. 図９に続く工程断面図である。FIG. 10 is a process cross-sectional view subsequent to FIG. 9. 本発明の第２の実施形態に係る半導体装置の要部の模式断面図である。It is a schematic cross section of the principal part of the semiconductor device which concerns on the 2nd Embodiment of this invention. 同第２の実施形態に係る半導体装置の製造工程断面図である。It is a manufacturing process sectional view of the semiconductor device concerning the 2nd embodiment. 図１２に続く工程断面図である。FIG. 13 is a process cross-sectional view subsequent to FIG. 12. 図１３に続く工程断面図である。FIG. 14 is a process cross-sectional view subsequent to FIG. 13. 図１４に続く工程断面図である。FIG. 15 is a process cross-sectional view subsequent to FIG. 14. 本発明の実施の形態にかかるＩＧＢＴを例示する模式断面図である。1 is a schematic cross-sectional view illustrating an IGBT according to an embodiment of the invention.

符号の説明Explanation of symbols

２半導体基板（Ｎ^＋＋型シリコン基板）
４半導体層（Ｎ⁻型シリコン層）
６酸化膜
８トレンチの側壁の上端部
１０半導体装置
１２第１の半導体ピラー領域（Ｎ型ピラー領域）
１３半導体領域（Ｎ^＋型半導体領域）
１４第２の半導体ピラー領域（Ｐ型ピラー領域）
１６誘電体
１８半導体ベース領域（Ｐ型ベース領域）
１９半導体ベース領域（Ｐ^＋型ベース領域）
２１半導体ソース領域（Ｎ^＋型ソース領域）
２３ゲート絶縁膜
２５層間絶縁膜
２７ゲート電極
２９ソース電極
３１ドレイン電極
４０半導体装置
４１第１の半導体ピラー領域（Ｎ型ピラー領域）
４３第２の半導体ピラー領域（Ｐ型ピラー領域）
４５半導体領域（Ｎ^＋型半導体領域）
４７半導体層（Ｎ⁻型シリコン層）
Ｔトレンチ 2 Semiconductor substrate (N ⁺⁺ type silicon substrate)
4 Semiconductor layer (N ^- type silicon layer)
6 Oxide film 8 Upper end of sidewall of trench 10 Semiconductor device 12 First semiconductor pillar region (N-type pillar region)
13 semiconductor region ^{(N +} type semiconductor region)
14 Second semiconductor pillar region (P-type pillar region)
16 Dielectric 18 Semiconductor base region (P-type base region)
19 Semiconductor base region (P ⁺ type base region)
21 Semiconductor source region (N ⁺ type source region)
23 gate insulating film 25 interlayer insulating film 27 gate electrode 29 source electrode 31 drain electrode 40 semiconductor device 41 first semiconductor pillar region (N-type pillar region)
43 Second semiconductor pillar region (P-type pillar region)
45 Semiconductor region (N ⁺ type semiconductor region)
47 Semiconductor layer (N ^- type silicon layer)
T trench

Claims

第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の表面に選択的に設けられた第１導電型の半導体主電極領域と、
前記半導体ベース領域に隣接して前記第１の半導体ピラー領域の上に設けられ、不純物濃度が前記第１の半導体ピラー領域の不純物濃度の１倍より大きく５倍以下である第１導電型の半導体領域と、
前記半導体主電極領域と前記半導体領域との間の前記半導体ベース領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体主電極領域の上に設けられた第１の主電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備えたことを特徴とする半導体装置。 A first conductivity type semiconductor layer;
A first semiconductor pillar region of a first conductivity type provided on the main surface of the semiconductor layer;
A second semiconductor pillar region of a second conductivity type provided on the main surface of the semiconductor layer adjacent to the first semiconductor pillar region;
A second conductivity type semiconductor base region provided on the second semiconductor pillar region;
A first conductive type semiconductor main electrode region selectively provided on the surface of the semiconductor base region;
A semiconductor of a first conductivity type provided on the first semiconductor pillar region adjacent to the semiconductor base region and having an impurity concentration greater than 1 and less than or equal to 5 times the impurity concentration of the first semiconductor pillar region. Area,
A gate insulating film provided on the semiconductor base region between the semiconductor main electrode region and the semiconductor region;
A gate electrode provided on the gate insulating film;
A first main electrode provided on the semiconductor main electrode region;
A second main electrode provided on the opposite side of the main surface of the semiconductor layer;
A semiconductor device comprising:

前記半導体領域及び前記第１の半導体ピラー領域に隣接し前記半導体ベース領域及び前記第２の半導体ピラー領域から離れて設けられたトレンチと、
前記トレンチを充填する誘電体と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。 A trench provided adjacent to the semiconductor region and the first semiconductor pillar region and away from the semiconductor base region and the second semiconductor pillar region;
A dielectric filling the trench;
The semiconductor device according to claim 1, further comprising:

前記半導体領域に隣接する前記トレンチの側壁の上端部が拡開する方向に前記主面に対して傾斜していることを特徴とする請求項２記載の半導体装置。 The semiconductor device according to claim 2, wherein an upper end portion of a side wall of the trench adjacent to the semiconductor region is inclined with respect to the main surface in a widening direction.

第１導電型の第１の半導体層の主面上に形成された第２の半導体層の表面から前記第１の半導体層に達するトレンチを形成する工程と、
前記第２の半導体層の表面と、前記表面から続く前記トレンチの側壁の上端部とをマスクで覆った状態で、前記トレンチの前記側壁に第２導電型不純物を注入する工程と、
前記トレンチの前記側壁の前記上端部を覆う前記マスクの少なくとも一部を除去して、前記上端部の少なくとも一部を露出させた状態で、前記トレンチの前記側壁に第１導電型不純物を注入する工程と、
前記第１導電型不純物と前記第２導電型不純物とをそれぞれ拡散させて、前記トレンチに隣接する第１導電型の第１の半導体ピラー領域と、前記トレンチの前記上端部に隣接して前記第１の半導体ピラー領域の上に設けられ前記第１の半導体ピラー領域よりも不純物濃度が大なる第１導電型の半導体領域と、前記トレンチから離れて前記第１の半導体ピラー領域に隣接する第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記トレンチの内部に誘電体を埋め込む工程と、
前記半導体領域と前記第２の半導体ピラー領域との境界部近傍部分の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の半導体ピラー領域の表面に前記半導体領域に隣接する第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の半導体主電極領域を形成する工程と、
前記半導体主電極領域の上に第１の主電極を形成する工程と、
前記第１の半導体層の前記主面の反対側に第２の主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 Forming a trench reaching the first semiconductor layer from the surface of the second semiconductor layer formed on the main surface of the first semiconductor layer of the first conductivity type;
Injecting a second conductivity type impurity into the sidewall of the trench in a state where the surface of the second semiconductor layer and an upper end portion of the sidewall of the trench continuing from the surface are covered with a mask;
A first conductivity type impurity is implanted into the sidewall of the trench with at least a portion of the mask covering the upper end of the sidewall of the trench removed and at least a portion of the upper end exposed. Process,
The first conductivity type impurity and the second conductivity type impurity are diffused, respectively, so that the first conductivity type first semiconductor pillar region adjacent to the trench and the upper end portion of the trench are adjacent to the first conductivity type. A first conductivity type semiconductor region which is provided on one semiconductor pillar region and has an impurity concentration higher than that of the first semiconductor pillar region; and a second conductive region adjacent to the first semiconductor pillar region apart from the trench. Forming a conductive second semiconductor pillar region; and
Embedding a dielectric inside the trench;
Forming a gate electrode on the vicinity of the boundary between the semiconductor region and the second semiconductor pillar region via a gate insulating film;
Forming a second conductivity type semiconductor base region adjacent to the semiconductor region on a surface of the second semiconductor pillar region;
Selectively forming a semiconductor main electrode region of a first conductivity type on a surface of the semiconductor base region;
Forming a first main electrode on the semiconductor main electrode region;
Forming a second main electrode on the opposite side of the main surface of the first semiconductor layer;
A method for manufacturing a semiconductor device, comprising:

第１導電型の第１の半導体層の主面上に交互に並列して設けられた第１導電型の第１の半導体ピラー領域と、第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記第１の半導体ピラー領域の表面に、不純物濃度が前記第１の半導体ピラー領域の不純物濃度の１倍より大きく５倍以下である第１導電型の半導体領域を形成する工程と、
前記半導体領域と前記第２の半導体ピラー領域との境界部近傍部分の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の半導体ピラー領域の表面に前記半導体領域に隣接する第２導電型の半導体ベース領域を形成する工程と、
前記半導体ベース領域の表面に選択的に第１導電型の半導体主電極領域を形成する工程と、
前記半導体主電極領域の上に第１の主電極を形成する工程と、
前記第１の半導体層の前記主面の反対側に第２の主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。

A first conductivity type first semiconductor pillar region and a second conductivity type second semiconductor pillar region provided alternately and in parallel on the main surface of the first conductivity type first semiconductor layer; Forming, and
Forming on the surface of the first semiconductor pillar region a semiconductor region of a first conductivity type having an impurity concentration greater than 1 and less than or equal to 5 times the impurity concentration of the first semiconductor pillar region;
Forming a gate electrode on the vicinity of the boundary between the semiconductor region and the second semiconductor pillar region via a gate insulating film;
Forming a second conductivity type semiconductor base region adjacent to the semiconductor region on a surface of the second semiconductor pillar region;
Selectively forming a semiconductor main electrode region of a first conductivity type on a surface of the semiconductor base region;
Forming a first main electrode on the semiconductor main electrode region;
Forming a second main electrode on the opposite side of the main surface of the first semiconductor layer;
A method for manufacturing a semiconductor device, comprising: