JP2007079942A - Data recording/reproducing device - Google Patents
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Abstract
Description
本発明は、データ記録再生装置に関し、特に、映像データの記録再生装置における記録装置へのアクセスを簡易化・高速化するための手段としてシーケンサ付制御回路を有するデータ記録再生装置に関するものである。 The present invention relates to a data recording / reproducing apparatus, and more particularly to a data recording / reproducing apparatus having a control circuit with a sequencer as means for simplifying and speeding up access to a recording apparatus in a video data recording / reproducing apparatus.
従来の光記録装置・磁気記録装置はパーソナルコンピュータのような高速なマイクロプロセッサ（ＣＰＵ）で用いられるデータを記録するための記録装置が一般的であったため、家庭用映像記録再生装置等に使う場合には、比較的低速なＣＰＵでの制御を行うために、複雑な処理を長時間行う必要があった。 Conventional optical recording devices and magnetic recording devices are generally recording devices for recording data used by a high-speed microprocessor (CPU) such as a personal computer. In order to perform control with a relatively low-speed CPU, it is necessary to perform complicated processing for a long time.
近年、ＤＶＤレコーダ等ではダビングを高速に行うとか、複数のテレビ番組を同時に記録するとかにより、記録装置へのアクセスの高速化や応答性の向上等という要望が高まってきている。 In recent years, DVD recorders and the like have increased demands for faster access to a recording device and improved responsiveness by performing dubbing at a high speed or simultaneously recording a plurality of television programs.
このような処理を高速化するために、大量のデータバッファを備えて、複数のＨＤＤ（ハードディスクドライブ）を並列化して高速化する取り組みをしている場合もある（特許文献１参照）。
データ記録再生装置には、書き込み等のアクセスやステータス確認が複雑であったり、アクセス可能な単位が異なる等によって、単純にコピーができずにアクセス方法を変更する必要があったりする。このようなことが処理の簡易化・高速化への課題になっていた。 In the data recording / reproducing apparatus, access such as writing and status confirmation are complicated, or the accessible unit is different, and it is necessary to simply change the access method without being able to copy. Such a problem has been a problem to simplify and speed up the processing.
まず、従来のデータ記録再生装置における記録装置への電源投入直後等にアクセスを行った場合の課題について説明する。 First, a description will be given of a problem when an access is performed immediately after power-on of a recording apparatus in a conventional data recording / reproducing apparatus.
記録装置は、規格で定められた時間内でアクセスを行うことができない場合には、ＩＯＲＤＹ（ウェイト）信号を制御回路に返すことによりアクセス時間の延長を要求する。通常は、ＩＯＲＤＹ信号は規格で定められた期間しか出すことができないのであるが、電源投入直後の初期化中等では、規格に定められたよりも長い時間ＩＯＲＤＹを出力し続ける必要が出てくる。このことによって、制御回路にアクセス要求を出したＣＰＵは、非常に長い時間待たされてしまうことになる。待たされている間ＣＰＵは、他の仕事を行うことができないため、電源投入後できるだけ早急に記録や再生を行いたい利用者を待たせることになってしまう。 If the recording device cannot access within the time defined by the standard, it requests extension of the access time by returning an IORDY (wait) signal to the control circuit. Normally, the IORDY signal can be output only for a period determined by the standard. However, during initialization immediately after the power is turned on, it is necessary to continue outputting IORDY for a longer time than that specified by the standard. As a result, the CPU that has issued an access request to the control circuit waits for a very long time. Since the CPU cannot perform other tasks while waiting, the user who wants to perform recording or reproduction as soon as possible after turning on the power will wait.
次に、従来の記録装置に対するデータ書き込みとバッファの即時フラッシュを行う場合の課題について説明する。 Next, a problem when data writing to a conventional recording apparatus and immediate buffer flushing are performed will be described.
記録装置内のバッファに対してデータが格納されると、記録装置は、データ転送の完了の応答やバッファ内のデータを即時メディアに書き込むためのコマンドへの応答を、制御回路へ返す。ところが、制御回路では、バッファ内に格納されたデータが、実際にメディアに書き込みされたかどうかが分からない。停電等により記録装置上のバッファにあったデータが失われたりしないためには、バッファ内のデータを即座に書き込むコマンドを発生することにより対応することができる。記録装置に確実にデータを記録するためには、データライト毎に、バッファ内のデータを即座に書き込み指示をするコマンドを発行させればよいのであるが、データ転送に対する応答とバッファ内データ書き込みそれぞれに対して、ライト終了通知や、アクセス完了通知を行っていたのでは、バッファフラッシュを行わない場合と比較してデータ転送速度が遅くなってしまう。 When data is stored in the buffer in the recording device, the recording device returns a response to the completion of data transfer or a response to a command for writing the data in the buffer to the immediate medium to the control circuit. However, the control circuit does not know whether the data stored in the buffer is actually written to the medium. In order to prevent the data in the buffer on the recording device from being lost due to a power failure or the like, it can be dealt with by generating a command for immediately writing the data in the buffer. In order to reliably record data in the recording device, it is only necessary to issue a command for instructing to immediately write the data in the buffer for each data write. On the other hand, if the write end notification or the access completion notification is performed, the data transfer speed becomes slower than when the buffer flush is not performed.
次に、従来のデータ記録再生装置における記録装置に対するデータ書き込みとその書き込みチェックを行った場合の課題について説明する。 Next, a description will be given of problems when data writing to the recording device and a writing check thereof are performed in the conventional data recording / reproducing device.
高速にデータ転送を行うためには、記録装置のバッファに十分な空き容量があるのを確認してから、データ転送を行う必要があるため、記録装置のバッファの残量を確認する。光記録装置等では、バッファのデータをＤＶＤ等へ記録するのに転送より相当長い時間がかかるために、制御回路にアクセス要求を出したＣＰＵは、記録装置のバッファに次のデータ転送を行えるだけ十分な空きがあるのを確認するまで、何度もバッファの残量確認を繰り返すことになる。バッファの空き状態の確認を繰り返すために制御回路にアクセスしている間は、ＣＰＵは他の作業をすることもできない。バッファに空きができたら直ぐに次のデータ転送を行うためには頻繁に空き状態の確認を行うとすれば、空き状態確認のためにＣＰＵが占有されてしまう時間が長くなり、データ書き込み以外のデータ記録再生装置の応答性が下がってしまう。また、空き状態の確認を頻繁に行わないとすると、バッファに十分な空き容量ができてから、データ転送を開始するまでの時間が長くなってしまい、平均するとデータ転送が遅くなってしまう。 In order to perform data transfer at high speed, it is necessary to confirm that there is sufficient free space in the buffer of the recording apparatus and then perform data transfer. Therefore, the remaining capacity of the buffer of the recording apparatus is confirmed. In an optical recording device or the like, since it takes a considerably longer time to transfer the buffer data to a DVD or the like, the CPU that issued an access request to the control circuit can only transfer the next data to the buffer of the recording device. Until it is confirmed that there is sufficient space, the remaining amount of the buffer is repeatedly checked. While accessing the control circuit to repeatedly check the free state of the buffer, the CPU cannot perform other operations. In order to transfer the next data as soon as the buffer is empty, if the empty state is frequently checked, the time for the CPU to be occupied for checking the free state becomes long, and data other than data writing The responsiveness of the recording / reproducing apparatus is lowered. Also, if the free state is not checked frequently, the time from when a sufficient free space is made in the buffer to the start of data transfer becomes long, and on average, the data transfer becomes slow.
次に、従来のデータ記録再生装置における記録装置に対するデータ書き込み時において、記録装置の書き込み単位と一致しないサイズのデータを書き込む場合の課題について説明する。 Next, a problem in writing data having a size that does not match the writing unit of the recording apparatus when writing data to the recording apparatus in the conventional data recording / reproducing apparatus will be described.
記録装置は、例えば書き込みの単位として３２キロバイトの整数倍しかとれないものとする。ＣＰＵは、例えばＲＡＭ上に蓄えられていた３０キロバイトのデータを記録装置の０ｘ００００番地に対してライトを行おうとする。ところが、記録装置のデータ書き込み単位が３２キロバイトであったために、まず記録装置の０ｘ７８００番地から２キロバイトのデータを読み出して、ＲＡＭの０ｘ７８００に格納する。その後、ＲＡＭ上の０ｘ００００〜０ｘ７ＦＦＦにある３２キロバイトのデータライトを行う。 For example, the recording apparatus can take only an integral multiple of 32 kilobytes as a unit of writing. The CPU tries to write, for example, 30 kilobytes of data stored in the RAM to address 0x0000 of the recording device. However, since the data writing unit of the recording device is 32 kilobytes, 2 kilobytes of data is first read from address 0x7800 of the recording device and stored in 0x7800 of the RAM. After that, 32 kilobytes of data in 0x0000 to 0x7FFF on the RAM is written.
例えば、光記録装置の１つであるＤＶＤ−ＲＷドライブ等では、読み出しは２キロバイト単位で行えるが、書き込みに関しては３２キロバイト単位で行っている。このため、高速にＤＶＤ−ＲＷへ書き込みを行う場合において、仮にリード・ライトに係る時間が同じだとしても、３０キロバイトのデータ書き込みを行うために、２キロバイトの読み出し後に３２キロバイトの書き込みを行うのでは、３４／３０倍の時間がデータ転送に必要となる。 For example, in a DVD-RW drive which is one of optical recording devices, reading can be performed in units of 2 kilobytes, but writing is performed in units of 32 kilobytes. For this reason, when writing to a DVD-RW at high speed, even if the time required for reading and writing is the same, in order to write 30 kilobytes of data, 32 kilobytes are written after reading 2 kilobytes. Then, 34/30 times longer time is required for data transfer.
上記各課題を解決するため、本発明では、記録装置に対してシーケンシャルな動作を行わせることのできるシーケンサ付制御回路を用いて、記録装置にアクセスを行う。 In order to solve the above problems, in the present invention, the recording apparatus is accessed using a control circuit with a sequencer that can cause the recording apparatus to perform a sequential operation.
具体的に説明すると、請求項１に記載の発明は、記録装置からの想定外ほど長いウェイト信号が発生する場合にも処理を行えるように、ステータスリードアクセス等の基本的なアクセスを自動化することによって、ドライブがアクセス可能になったことを確認する機能を実現するものである。つまり、本発明は、電源投入時等のアクセスを即時には受け付けられない状態におけるアクセスの効率化を行うために、ＣＰＵからのアクセス要求を受けて、コマンドを自動で発行し、記録装置からのＩＯＲＤＹ（ウェイト）信号が来ている間だけ処理を延長して、ＩＯＲＤＹ信号が解除されたのちＣＰＵへの割り込みを発生させることのできるシーケンサ付制御回路を備えている。 More specifically, the invention described in claim 1 automates basic access such as status read access so that processing can be performed even when a wait signal longer than expected from the recording apparatus is generated. This realizes a function of confirming that the drive is accessible. That is, the present invention automatically issues a command in response to an access request from the CPU in order to improve the efficiency of access in a state where access cannot be immediately accepted, such as when the power is turned on, and IORDY from the recording device. A control circuit with a sequencer is provided which can extend the processing only while a (wait) signal is received and can generate an interrupt to the CPU after the IORDY signal is canceled.
請求項２に記載の発明は、複数のステップを格納して一連の手順を指定することにより、データ転送コマンドと、転送したデータに対する操作や確認を行うコマンドとを１つのコマンドであるかのごとく実行するものである。つまり、本発明は、複数のステップを実行する手段を実装することによって、例えばデータ書き込みコマンドと、データの書き込み制御・状況確認コマンドとを発生させて、その完了後、ＣＰＵへの割り込みを発生させるシーケンサ付制御回路を備えている。 According to the second aspect of the present invention, the data transfer command and the command for operating and confirming the transferred data are stored as a single command by storing a plurality of steps and specifying a series of procedures. It is something to execute. That is, according to the present invention, by implementing means for executing a plurality of steps, for example, a data write command and a data write control / status confirmation command are generated, and an interrupt to the CPU is generated after completion of the command. A control circuit with a sequencer is provided.
請求項３に記載の発明は、記録装置へデータ書き込みを行い、書き込み後に記録装置のバッファ状態の確認を行い、このバッファの状態が特定の状態になるまで、状態確認を繰り返すものである。つまり、本発明は、データの転送後に、記録装置へのデータ書き込みがなされたかどうかを調べるようにバッファの状況をチェックして、特定の状態になったら、次のデータを転送するようにするものである。 According to the third aspect of the present invention, data is written to the recording apparatus, the buffer state of the recording apparatus is confirmed after the writing, and the state confirmation is repeated until the state of the buffer becomes a specific state. In other words, the present invention checks the buffer status so as to check whether or not the data has been written to the recording device after the data transfer, and transfers the next data when a specific state is reached. It is.
請求項４に記載の発明は、データ書き込みを行い、書き込み後にバッファ状態の確認を行い、そのバッファの状態を確認しながら、全データが書き込まれるまで、データバッファの状態に応じてデータ書き込みを繰り返すものである。つまり、本発明は、データの転送後に、記録装置へのデータ書き込みがなされたかどうかを調べるようにバッファの状況をチェックして、次のデータを転送するようにする。そのときに転送するデータサイズは、バッファの空き状態に応じて、自動的に最適な値を選択するものである。 According to the fourth aspect of the present invention, data writing is performed, the buffer state is confirmed after the writing, and data writing is repeated according to the state of the data buffer until all data is written while confirming the state of the buffer. Is. That is, according to the present invention, after the data transfer, the status of the buffer is checked so as to check whether or not the data is written to the recording device, and the next data is transferred. As the data size to be transferred at that time, an optimum value is automatically selected according to the empty state of the buffer.
請求項５に記載の発明は、転送対象のデータサイズに合わせるために、データをパディングして、転送するデータサイズを変更して書き込みする機能を実現するものである。つまり、本発明は、扱えるデータの単位を任意に設定することができない記録装置におけるコピー等において、転送するデータにダミーデータを付加することによって、転送単位を揃えるという機能を実現するものである。 The invention according to claim 5 implements a function of padding data to change the data size to be transferred and writing in order to match the data size to be transferred. That is, the present invention realizes a function of aligning transfer units by adding dummy data to data to be transferred in copying or the like in a recording apparatus in which the unit of data that can be handled cannot be arbitrarily set.
請求項６に記載の発明は、転送対象のデータサイズに合わせるために、ライトするデータを別のデータとマージして、書き込みをする機能を実現するものである。つまり、本発明は、扱えるデータの単位を任意に設定することができない記録装置におけるコピー等において、転送するデータに別のデータを付加することによって、転送単位を揃えるという機能を実現するものである。
The invention described in
請求項１に記載の発明によれば、電源投入直後等で記録装置そのものが、内部で初期化動作をしているような規格を満たせないような場合において、初期化終了を自動的に確認できるようにして、映像記録再生装置が電源投入から高速な起動を可能にする。 According to the first aspect of the present invention, it is possible to automatically confirm the end of initialization in the case where the recording apparatus itself cannot satisfy the standard for performing the initializing operation immediately after the power is turned on. In this way, the video recording / reproducing apparatus can be activated at a high speed after the power is turned on.
請求項２に記載の発明によれば、複合的なアクセスを記録装置に対して行う場合に、複数のコマンドをまとめて処理できるために、それぞれのコマンドの結果確認等を自動化することによって、ＣＰＵの負荷を軽くして、高速なアクセスを達成することを可能にする。 According to the second aspect of the present invention, when multiple accesses are made to the recording apparatus, a plurality of commands can be processed together. It makes it possible to lighten the load and achieve high speed access.
請求項３に記載の発明によれば、記録動作を高速に行うには、記録装置上のバッファあふれが発生しないように、バッファデータの確認を行う必要がある点に鑑みて、データ書き込み時にデータ転送と、記録装置上のバッファの状況確認を迅速に行うことによって、高速にデータ書き込みを行うことができる。 According to the third aspect of the invention, in order to perform the recording operation at a high speed, it is necessary to check the buffer data so that the buffer overflow on the recording apparatus does not occur. Data can be written at high speed by promptly transferring and checking the status of the buffer on the recording device.
請求項４に記載の発明によれば、記録装置上のバッファの空き状態を確認しながら、空きが特定の状態になったら、データ書き込みを継続することによって、高速な書き込みを可能にする。 According to the fourth aspect of the present invention, high-speed writing is enabled by continuing data writing when the empty state is in a specific state while checking the empty state of the buffer on the recording apparatus.
請求項５に記載の発明によれば、転送しようとするデータが、記録装置での書き込み単位に合っていない場合に、記録装置に書き込むデータの特定の部分から先に意味のないデータをパディングすることによって、記録装置の書き込み単位に合わせる。これにより、リードモディファイライト等を行う必要がなくなるために、高速にデータ書き込みが行える。 According to the fifth aspect of the present invention, when the data to be transferred does not match the writing unit in the recording apparatus, the meaningless data is padded first from a specific part of the data to be written in the recording apparatus. Thus, the writing unit of the recording apparatus is adjusted. As a result, it is not necessary to perform read-modify-write or the like, so that data can be written at high speed.
請求項６に記載の発明によれば、転送しようとするデータが、記録装置での書き込み単位に合っていない場合に、記録装置に書き込むデータの特定の部分から先に別の転送元からのデータを書き込むことによって、記録装置の書き込み単位に合わせる。これにより、リードモディファイライト等を行う必要がなくなるために、高速にデータ書き込みが行える。 According to the sixth aspect of the present invention, when the data to be transferred does not match the writing unit in the recording apparatus, the data from another transfer source after the specific portion of the data to be written in the recording apparatus To match the writing unit of the recording device. As a result, it is not necessary to perform read-modify-write or the like, so that data can be written at high speed.
図１は、本発明に係るデータ記録再生装置の構成例を示している。図１のデータ記録再生装置は、映像記録再生装置１と、記録装置５とで構成されている。映像記録再生装置１は、ＣＰＵ２で制御されており、ＲＡＭ３に蓄えている録画したデータを、シーケンサ付制御回路４を用いて、記録装置５に録画する。ＣＰＵ２と、ＲＡＭ３と、シーケンサ付制御回路４とは、映像記録再生装置１の内部でデータバス６により接続されている。再生する場合は、記録装置５からシーケンサ付制御回路４を用いて読み出したデータをＲＡＭ３に格納する。シーケンサ付制御回路４と、記録装置５とは、通常ＡＴＡ又はＡＴＡＰＩと呼ばれる規格化されたプロトコルで互いに接続されている。
FIG. 1 shows a configuration example of a data recording / reproducing apparatus according to the present invention. The data recording / reproducing apparatus in FIG. 1 includes a video recording / reproducing apparatus 1 and a
図２は、図１中のシーケンサ付制御回路４の第１の構成例を示している。図２のシーケンサ付制御回路４は、記録装置５に対してコマンド送信やデータ転送やレスポンス受信を担当するステップ実行部７と、ＣＰＵ２から設定されたシーケンスを蓄えるシーケンス格納部８とから構成される。シーケンス格納部８には、第１ステップ格納部９と、第２ステップ格納部１０とがある。
FIG. 2 shows a first configuration example of the control circuit with
図３は、図２のシーケンサ付制御回路４による第１のシーケンスに基づく制御フロー図である。ここでは、次のようなシーケンス情報が図２中の第１ステップ格納部９に格納されているものとする。
FIG. 3 is a control flow diagram based on the first sequence by the control circuit with
第１ステップ：ステータスリードを行い、ＩＯＲＤＹ信号を受信したらＩＯＲＤＹ信号が解除されるまで待つ。ＩＯＲＤＹ信号の解除後、ステータスリードが終了したことを割り込みとしてＣＰＵ２に通知する。
First step: Read the status, and wait for the IORDY signal to be released when the IORDY signal is received. After canceling the IORDY signal, the
図３によれば、ＣＰＵ２は、記録装置５の接続の有無や記録装置５の動作状態等を確認するために、シーケンサ付制御回路４にアクセスして、第１ステップ格納部９にシーケンスの設定を行う。シーケンサ付制御回路４は、第１ステップ格納部９に格納されたシーケンスに基づいて、記録装置５にステータスリードアクセスを行う。初期化動作中の記録装置５に対して、ステータスレジスタのアクセスを行う。このとき、記録装置５は、初期化動作を実行中であるために、シーケンサ付制御回路４からのアクセスに対して規格で定められた時間内ではアクセスを終えることができず、ＩＯＲＤＹ信号を出して、ステータスを返すという応答を遅らせる。記録装置５からの応答が帰って来ると、シーケンサ付制御回路４は、シーケンス格納部８に格納されたシーケンスを終了することによって、ＣＰＵ２に対して割り込みを発生させて、ＣＰＵ２にステータスリード結果を返す。
According to FIG. 3, the
図４は、図２のシーケンサ付制御回路４による第２のシーケンスに基づく制御フロー図である。ここでは、次のようなシーケンス情報が図２中の第１ステップ格納部９及び第２ステップ格納部１０に格納されているものとする。
FIG. 4 is a control flow diagram based on the second sequence by the control circuit with
第１ステップ：ＤＭＡライトを行う。データ転送が終了したら第２ステップへ進む。 First step: DMA write is performed. When the data transfer is completed, the process proceeds to the second step.
第２ステップ：フラッシュキャッシュコマンドを発行する。フラッシュキャッシュコマンドが完了したことを割り込みとしてＣＰＵ２に通知する。
Second step: A flash cache command is issued. The
図４によれば、第１ステップとして記録装置５へのデータ書き込みを行い、第１ステップが完了したら、第２ステップとしてフラッシュキャッシュという記録装置５上のバッファの書き込みを行い、完了したらＣＰＵ２に通知する。
According to FIG. 4, data is written to the
図５は、図２のシーケンサ付制御回路４による第３のシーケンスに基づく制御フロー図である。ここでは、次のようなシーケンス情報が図２中の第１ステップ格納部９及び第２ステップ格納部１０に格納されているものとする。
FIG. 5 is a control flow diagram based on the third sequence by the control circuit with
第１ステップ：ＤＭＡライトを行う。データ転送が終了したら第２ステップへ進む。 First step: DMA write is performed. When the data transfer is completed, the process proceeds to the second step.
第２ステップ：リードバッファキャパシティコマンドを発行する。記録装置５上のバッファの空き情報を確認したら、割り込みとしてＣＰＵ２に通知する。
Second step: A read buffer capacity command is issued. When the empty information of the buffer on the
図５によれば、第１ステップとして記録装置５へのデータ書き込みを行い、第１ステップが完了したら、第２ステップとしてリードバッファキャパシティというコマンドを発行して、記録装置５上のバッファの空き状態をチェックしたらＣＰＵ２に通知する。
According to FIG. 5, data writing to the
図６及び図７は、図２のシーケンサ付制御回路４による第４のシーケンスに基づく制御フロー図である。ここでは、次のようなシーケンス情報が図２中の第１ステップ格納部９及び第２ステップ格納部１０に格納されているものとする。
6 and 7 are control flowcharts based on the fourth sequence by the control circuit with
第１ステップ：ＤＭＡライトを行う。ＤＭＡライトがＯＫで終了すれば、第２ステップへ進む。ＤＭＡライトがＮＧ（エラー）で終了すれば、ＣＰＵ２に割り込みをかけて終了する。
First step: DMA write is performed. If the DMA write ends with OK, the process proceeds to the second step. If the DMA write ends with NG (error), the
第２ステップ：フラッシュキャッシュコマンドを発行する。フラッシュキャッシュコマンドがＯＫで終了して、かつ転送すべき全データを転送していれば、ＣＰＵ２に割り込みをかけて終了する。フラッシュキャッシュコマンドがＯＫで終了して、かつ転送すべきデータが残っていれば、転送開始アドレスと転送長とを変更して第１ステップへ戻る。フラッシュキャッシュコマンドがＮＧで終了すれば、ＣＰＵ２に割り込みをかけて終了する。
Second step: A flash cache command is issued. If the flash cache command is OK and all data to be transferred has been transferred, the
図６によれば、記録装置５上のバッファのフラッシュを行う場合にエラーが発生しないとき、シーケンス格納部８の設定によって、終了すべき条件を満たすまで、動作を繰り返していく。
According to FIG. 6, when an error does not occur when the buffer on the
図７は、フラッシュを行った結果エラーが発生したとき、シーケンス格納部８の設定によって、繰り返し動作が途中で中断される場合を示している。
FIG. 7 shows a case where the repetitive operation is interrupted halfway according to the setting of the
図８は、図２のシーケンサ付制御回路４による第５のシーケンスに基づく制御フロー図である。ここでは、次のようなシーケンス情報が図２中の第１ステップ格納部９及び第２ステップ格納部１０に格納されているものとする。
FIG. 8 is a control flow diagram based on the fifth sequence by the control circuit with
第１ステップ：ＤＭＡライトを行う。データ転送が終了したら第２ステップへ進む。 First step: DMA write is performed. When the data transfer is completed, the process proceeds to the second step.
第２ステップ：リードバッファキャパシティコマンドを発行する。全データ転送が終了した場合、ＣＰＵ２に割り込みをかけて終了する。転送すべきデータが残っている場合には、リードバッファキャパシティコマンドで取得したバッファの空き容量を用いて、（次の転送開始アドレス）＝（前回の第１ステップでの転送開始アドレス）＋（前回のデータ転送量）、（次の転送データ量）＝（バッファの空き容量）として、第１ステップへ戻る。
Second step: Issue a read buffer capacity command. When all the data transfer is completed, the
図８によれば、転送データがメディアに書き込まれて、次のデータをバッファに書き込むためのバッファの空きがあるかどうかを、リードキャパシティコマンドを発行することにより調べ、バッファの空き領域のサイズをレスポンスとして入手する。入手できた空き領域サイズを用いて、再度ＤＭＡライトを行う。全てのデータの転送が終わるまで、ＤＭＡライトコマンドの発行及びリードキャパシティコマンドの発行を繰り返し、全てのデータの転送が終わると、ＣＰＵ２に割り込みをかけて終了する。
According to FIG. 8, whether or not the transfer data is written to the medium and whether or not there is a buffer available for writing the next data to the buffer is checked by issuing a read capacity command, and the size of the buffer free area is checked. As a response. DMA write is performed again using the available space size. Issuance of a DMA write command and issuance of a read capacity command are repeated until transfer of all data is completed. When transfer of all data is completed, the
図９は、図１中のシーケンサ付制御回路４の第２の構成例を示している。図９のシーケンサ付制御回路４は、第１及び第２ステップ格納部９，１０に加えてコンパレータ１１をシーケンス格納部８に備えている。
FIG. 9 shows a second configuration example of the control circuit with
図１０は、図９のシーケンサ付制御回路４による第１のシーケンスに基づく制御フロー図である。ここでは、次のようなシーケンス情報が図９中の第１ステップ格納部９及び第２ステップ格納部１０に格納されているものとする。
FIG. 10 is a control flow diagram based on the first sequence by the control circuit with
第１ステップ：ＤＭＡライトを行う。データ転送が終了したら第２ステップへ進む。 First step: DMA write is performed. When the data transfer is completed, the process proceeds to the second step.
第２ステップ：リードバッファキャパシティコマンドを発行する。リードバッファキャパシティコマンドで取得したバッファの空きが、設定していた値と比べて空きが大きくなれば、ＣＰＵ２に割り込みをかけて終了する。設定していた値より、空きが少ない場合には、第２ステップを繰り返す。
Second step: A read buffer capacity command is issued. If the buffer space acquired by the read buffer capacity command becomes larger than the set value, the
図１０によれば、書き込んだデータがメディアに書き込まれて、次のデータをバッファに書き込むためのバッファの空きがあるかどうかを調べるため、リードキャパシティコマンドを発行することにより、バッファの空き領域のサイズをレスポンスとして入手する。入手できた空き領域サイズを、シーケンス格納部８に設定した値とコンパレータ１１にて比較する。空き領域サイズが設定していた値より大きくなるまで、リードキャパシティコマンドの発行を繰り返す。空き領域サイズが設定値より大きくなったら、ＣＰＵ２に割り込みをかけて通知する。
According to FIG. 10, by writing a read capacity command to check whether there is a buffer available for writing the written data to the medium and writing the next data to the buffer, Get the size of as a response. The available space size obtained is compared with the value set in the
図１１は、図９のシーケンサ付制御回路４による第２のシーケンスに基づく制御フロー図である。ここでは、次のようなシーケンス情報が図９中の第１ステップ格納部９及び第２ステップ格納部１０に格納されているものとする。
FIG. 11 is a control flow diagram based on the second sequence by the control circuit with
第１ステップ：ＤＭＡライトを行う。データ転送が終了したら第２ステップへ進む。 First step: DMA write is performed. When the data transfer is completed, the process proceeds to the second step.
第２ステップ：リードバッファキャパシティコマンドを発行する。全データ転送が終了した場合、ＣＰＵ２に割り込みをかけて終了する。転送すべきデータが残っている場合で、かつリードバッファキャパシティコマンドで取得したバッファの空き容量が、設定していた値と比べて大きければ、（次の転送開始アドレス）＝（前回の第１ステップでの転送開始アドレス）＋（前回のデータ転送量）、（次の転送データ量）＝（ＣＰＵ２が設定していたデータ量）として、第１ステップへ戻る。転送すべきデータが残っている場合で、かつ設定していた値より空きが少ない場合には、第２ステップを繰り返す。
Second step: A read buffer capacity command is issued. When all data transfer is completed, the
図１１によれば、書き込んだデータがメディアに書き込まれて、次のデータをバッファに書き込むためのバッファの空きがあるかどうかを、リードキャパシティコマンドを発行することによりバッファの空き領域のサイズを、レスポンスとして入手する。入手できた空き領域サイズを、シーケンス格納部８に設定した値とコンパレータ１１にて比較する。空き領域のサイズが、設定していた値より小さい場合には、リードキャパシティコマンドの発行を繰り返す。空き領域サイズが、設定していた値より大きくなると、第１ステップに戻りＤＭＡライトを実行する。全てのデータの転送が終わると、ＣＰＵ２に割り込みをかけて終了する。
According to FIG. 11, the written data is written to the medium, and whether or not there is a buffer available for writing the next data to the buffer, the size of the free area of the buffer is determined by issuing a read capacity command. Get it as a response. The available space size obtained is compared with the value set in the
図１２は、図１中のシーケンサ付制御回路４の第３の構成例を示している。図１２のシーケンサ付制御回路４は、第１及び第２ステップ格納部９，１０に加えてダミーデータ切り換え部１２をシーケンス格納部８に備えている。記録装置５は、３２キロバイトの整数倍を書き込みブロックサイズとするものである。
FIG. 12 shows a third configuration example of the control circuit with
図１３は、図１２のシーケンサ付制御回路４によるＲＡＭ３から記録装置５へのデータ転送図である。ここでは、次のようなシーケンス情報が図１２中の第１ステップ格納部９及び第２ステップ格納部１０に格納されているものとする。
FIG. 13 is a data transfer diagram from the
第１ステップ：ＤＭＡライトを行う。設定したデータ長まで、データ転送が終了したら第２ステップへ進む。 First step: DMA write is performed. When the data transfer is completed up to the set data length, the process proceeds to the second step.
第２ステップ：ダミーデータを記録装置５に書き込む。設定したデータ長までデータを転送したら、ＣＰＵ２に割り込みをかけて終了する。
Second step: Dummy data is written in the
図１３によれば、ＣＰＵ２は、ＲＡＭ３上に蓄えられていた３０キロバイトのデータを記録装置５の０ｘ００００番地に対してライトを行おうとした。これに応えて、第１ステップにおいて、ＲＡＭ３から送られたデータ３０キロバイトを記録装置５にライトし、第２ステップにおいて、ダミーデータとして２キロバイトを記録装置５にライトする。
According to FIG. 13, the
ここでは、データの転送元としてＲＡＭ３を想定したが、転送元は別の記録装置でもよいし、何らかのフォーマット変換をするような回路であっても構わない。書き込もうとするデバイスに制約があるため書き込もうとするデータだけでは条件を満たせない場合に、余分なデータを付加する場合の全てに対して有効である。
Here, the
図１４は、図１中のシーケンサ付制御回路４の第４の構成例を示している。図１４のシーケンサ付制御回路４は、第１及び第２ステップ格納部９，１０に加えて転送元切り換え部１３をシーケンス格納部８に備えている。記録装置５は、３２キロバイトの整数倍を書き込みブロックサイズとするものである。
FIG. 14 shows a fourth configuration example of the control circuit with
図１５は、図１４のシーケンサ付制御回路４によるＲＡＭ３から記録装置５へのデータ転送図である。ここでは、次のようなシーケンス情報が図１４中の第１ステップ格納部９及び第２ステップ格納部１０に格納されているものとする。
FIG. 15 is a data transfer diagram from the
第１ステップ：ＤＭＡライトを行う。設定したデータ長まで、データ転送が終了したら第２ステップへ進む。 First step: DMA write is performed. When the data transfer is completed up to the set data length, the process proceeds to the second step.
第２ステップ：書き込まれるデータの転送元を切り換えて、ＤＭＡライトを行う。設定したデータ長までデータを転送したら、ＣＰＵ２に割り込みをかけて終了する。
Second step: The DMA write is performed by switching the transfer source of the data to be written. When the data has been transferred to the set data length, the
図１５によれば、ＣＰＵ２は、ＲＡＭ３上に蓄えられていた１５８キロバイトのデータを記録装置５の０ｘ０００００番地に対してライトを行おうとしたが、記録装置５のデータ書き込み単位が３２キロバイトであったために、ＲＡＭ３上の０ｘ０００００番地から１５８キロバイトを記録装置５に書き込み、その後に０ｘ４００００から２キロバイトを記録装置５に書き込む。
According to FIG. 15, the
ここでは、データの転送元としてＲＡＭ３を想定したが、転送元は別の記録装置でもよいし、何らかのフォーマット変換をするような回路であっても構わない。また、書き込みを行う前に、記録装置５から読み出したデータをＲＡＭ３上においておくことにより、リードモディファイライトのような使い方も可能である。また、別の転送元のデータを付与する部分を、書き込もうとしたデータの後半に付加するのではなく、前半に付加することも可能である。前半にも、後半にも、前半と後半と両方にも、付加することにより、転送データが、書き込み単位に合っていないのを調整するだけでなく、書き込み開始アドレスが書き込み単位の境界部に揃っていない場合の調整にも使うことができる。
Here, the
なお、上記各実施形態ではシーケンサ付制御回路４にて２つのステップ格納部を持つ構成例を示したが、１つのステップで十分な制御の場合には、１つのステップ格納部から構成されて、１つのステップを実行することとしてもよいし、３つ以上のステップで制御がなされる場合には、３つ以上のステップ格納部から構成されて、３つ以上のステップを実行することとしてもよい。また、以上の説明ではダビングをするような動作についての高速化を主眼としたが、複数の番組を同時に録画するような場合にも、高速性や高応答性の効果が得られる。
In each of the above-described embodiments, the configuration example having two step storage units in the control circuit with
以上説明してきたとおり、本発明に係るデータ記録再生装置は、プロセッサの処理の低減を図り、複合的な処理の高速化を実現する機能を有し、家庭用映像記録装置等として有用である。また、パーソナルコンピュータ、プリンタ、複写機等の用途にも応用できる。 As described above, the data recording / reproducing apparatus according to the present invention has a function of reducing the processing of the processor and realizing high-speed combined processing, and is useful as a home video recording apparatus. It can also be applied to applications such as personal computers, printers, and copiers.
１ 映像記録再生装置
２ ＣＰＵ
３ ＲＡＭ
４ シーケンサ付制御回路
５ 記録装置
６ データバス
７ ステップ実行部
８ シーケンス格納部
９ 第１ステップ格納部
１０ 第２ステップ格納部
１１ コンパレータ
１２ ダミーデータ切り換え部
１３ 転送元切り換え部
1 Video recording / reproducing
3 RAM
4 control circuit with
Claims (6)
前記記録装置へのアクセス要求を発行するＣＰＵと、
前記ＣＰＵからのステータスリードのアクセス要求に対して、前記記録装置からのアクセス時間の延長を要求する信号の解除を待って、前記ＣＰＵにステータスリード結果を返すシーケンサ付制御回路とを備えたことを特徴とするデータ記録再生装置。 A recording device for storing data to be reproduced;
A CPU that issues an access request to the recording device;
In response to a status read access request from the CPU, there is provided a control circuit with a sequencer that waits for cancellation of a signal requesting extension of the access time from the recording device and returns a status read result to the CPU. Characteristic data recording / reproducing apparatus.
前記記録装置へのアクセス要求を発行するＣＰＵと、
前記ＣＰＵと前記記録装置との間に介在して前記記録装置へのアクセスを制御するためのシーケンサ付制御回路とを備え、
前記シーケンサ付制御回路は、
複数のステップを格納するシーケンス格納部と、
前記シーケンス格納部に格納されたステップを実行するステップ実行部とを有することを特徴とするデータ記録再生装置。 A recording device for storing data to be reproduced;
A CPU that issues an access request to the recording device;
A control circuit with a sequencer for controlling access to the recording device interposed between the CPU and the recording device;
The control circuit with a sequencer is
A sequence storage unit for storing a plurality of steps;
A data recording / reproducing apparatus comprising: a step execution unit that executes the steps stored in the sequence storage unit.
前記記録装置へのアクセス要求を発行するＣＰＵと、
前記ＣＰＵと前記記録装置との間に介在して前記記録装置へのアクセスを制御するためのシーケンサ付制御回路とを備え、
前記シーケンサ付制御回路は、
データ書き込みを行うステップと、書き込み後にバッファ状態の確認を行うステップとを格納するシーケンス格納部と、
前記シーケンス格納部に格納されたステップを実行するステップ実行部とを有することを特徴とするデータ記録再生装置。 A recording device for storing data to be reproduced;
A CPU that issues an access request to the recording device;
A control circuit with a sequencer for controlling access to the recording device interposed between the CPU and the recording device;
The control circuit with a sequencer is
A sequence storage unit for storing a step of writing data and a step of checking a buffer state after writing;
A data recording / reproducing apparatus comprising: a step execution unit that executes the steps stored in the sequence storage unit.
前記記録装置へのアクセス要求を発行するＣＰＵと、
前記ＣＰＵと前記記録装置との間に介在して前記記録装置へのアクセスを制御するためのシーケンサ付制御回路とを備え、
前記シーケンサ付制御回路は、
データ書き込みを行うステップと、書き込み後に前記記録装置のバッファ状態の確認を行うステップとを格納するとともに、前記記録装置のバッファ状態と設定値とを比較するコンパレータを有するシーケンス格納部と、
前記シーケンス格納部に格納されたステップを実行するステップ実行部とを有することを特徴とするデータ記録再生装置。 A recording device for storing data to be reproduced;
A CPU that issues an access request to the recording device;
A control circuit with a sequencer for controlling access to the recording device interposed between the CPU and the recording device;
The control circuit with a sequencer is
A step of writing data; a step of checking the buffer state of the recording device after writing; and a sequence storage unit having a comparator for comparing the buffer state of the recording device with a set value;
A data recording / reproducing apparatus comprising: a step execution unit that executes the steps stored in the sequence storage unit.
前記記録装置へのアクセス要求を発行するＣＰＵと、
前記ＣＰＵと前記記録装置との間に介在して前記記録装置へのアクセスを制御するためのシーケンサ付制御回路とを備え、
前記シーケンサ付制御回路は、
データ書き込みを行うステップと、ダミーデータを書き込みするステップとを格納するとともに、ダミーデータ切り換え部を有するシーケンス格納部と、
前記シーケンス格納部に格納されたステップを実行するステップ実行部とを有することを特徴とするデータ記録再生装置。 A recording device for storing data to be reproduced;
A CPU that issues an access request to the recording device;
A control circuit with a sequencer for controlling access to the recording device interposed between the CPU and the recording device;
The control circuit with a sequencer is
Storing a step of writing data and a step of writing dummy data, and a sequence storage unit having a dummy data switching unit;
A data recording / reproducing apparatus comprising: a step execution unit that executes the steps stored in the sequence storage unit.
前記記録装置へのアクセス要求を発行するＣＰＵと、
前記ＣＰＵと前記記録装置との間に介在して前記記録装置へのアクセスを制御するためのシーケンサ付制御回路とを備え、
前記シーケンサ付制御回路は、
複数のデータ書き込みを行うステップを格納するとともに、書き込むデータを切り換える転送元切り換え部を有するシーケンス格納部と、
前記シーケンス格納部に格納されたステップを実行するステップ実行部とを有することを特徴とするデータ記録再生装置。 A recording device for storing data to be reproduced;
A CPU that issues an access request to the recording device;
A control circuit with a sequencer for controlling access to the recording device interposed between the CPU and the recording device;
The control circuit with a sequencer is
A sequence storage unit that stores a step of performing a plurality of data writing and has a transfer source switching unit that switches data to be written,
A data recording / reproducing apparatus comprising: a step execution unit that executes the steps stored in the sequence storage unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005266966A JP2007079942A (en) | 2005-09-14 | 2005-09-14 | Data recording/reproducing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005266966A JP2007079942A (en) | 2005-09-14 | 2005-09-14 | Data recording/reproducing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007079942A true JP2007079942A (en) | 2007-03-29 |
Family
ID=37940185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005266966A Pending JP2007079942A (en) | 2005-09-14 | 2005-09-14 | Data recording/reproducing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007079942A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054056A (en) * | 2007-08-28 | 2009-03-12 | Hakko Denki Kk | Method for optimizing communication command, program, and programmable display unit |
| JP2016148936A (en) * | 2015-02-10 | 2016-08-18 | 富士通株式会社 | Storage control apparatus, control method, and control program |
-
2005
- 2005-09-14 JP JP2005266966A patent/JP2007079942A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009054056A (en) * | 2007-08-28 | 2009-03-12 | Hakko Denki Kk | Method for optimizing communication command, program, and programmable display unit |
| JP2016148936A (en) * | 2015-02-10 | 2016-08-18 | 富士通株式会社 | Storage control apparatus, control method, and control program |
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