JP2007073878A - Soi wafer and manufacturing method for soi wafer - Google Patents

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Atsuo Ito
厚雄 伊藤
Yoshihiro Kubota
芳宏 久保田
Hitoshi Noguchi
仁 野口
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an SOI wafer on which a high-frequency driven signal processing circuit and a pixel matrix circuit whose transistor characteristic variation due to an optical leak current is suppressed, are formed integrally in a single SOI layer. <P>SOLUTION: An SOI layer 12 formed on an insulating substrate 20 is mechanically polished into a thin film. Grating strain, a grating defect, etc., which operate as a center of carrier rebonding in the SOI layer 12 are removed through a heat treatment. Ar<SP>+</SP>ions are injected from an opening of a mask 50 to introduce a fine grating defect etc., in a desired area in the surface of the SOI layer 12. Such a grating defect itself serves as a center of carrier rebonding, and becomes a macrodefect through a heat treatment in a subsequent device manufacturing stage, so that electric characteristics of a device are degraded to a desired level. Namely, a region (12a) with high electric characteristics and a region (12b) with low electric characteristics are formed in the plane of the single SOI layer 12. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＳＯＩウエーハおよびＳＯＩウエーハの製造方法に関し、より詳細には、液晶ライトバルブなどの電気光学装置用基板としての使用に特に好適なＳＯＩウエーハおよびその製造方法に関する。   The present invention relates to an SOI wafer and an SOI wafer manufacturing method, and more particularly to an SOI wafer particularly suitable for use as a substrate for an electro-optical device such as a liquid crystal light valve and a manufacturing method thereof.

耐放射線特性やラッチアップ特性に優れるとともにショートチャネル効果の抑制にも優れるＭＯＳトランジスタの形成を目的として、酸化膜などの絶縁膜上に単結晶のシリコン（Ｓｉ）層を設けたいわゆるＳＯＩ（Silicon on Insulator）ウエーハがデバイス形成用基板として用いられており、なかでも、貼り合わせ技術の適用による低欠陥のＳＯＩウエーハが注目されている。   A so-called SOI (Silicon on) with a single crystal silicon (Si) layer provided on an insulating film such as an oxide film for the purpose of forming a MOS transistor that has excellent radiation resistance and latch-up characteristics, and is excellent in suppressing the short channel effect. Insulator) wafers are used as device-forming substrates, and low-defect SOI wafers by applying a bonding technique are attracting attention.

ところで、液晶表示ディスプレイパネル（ＬＣＤ）をはじめとする電気光学装置の駆動方式のなかでも、アクティブマトリックス方式は、応答速度が速く表示装置とした場合に高画質のものが得られるなどの理由から、一般的に広く用いられている駆動方式である。このようなアクティブマトリクス駆動方式の電気光学装置の一般的な構成は、以下のようなものである。上面ガラス基板と下面ガラス基板の２枚のガラス基板に液晶を挟み込んで設け、上面ガラス基板にはパターン全体に共通した上面電極（対向電極）を形成する一方、下面ガラス基板には画素電極と当該画素電極を駆動するためのスイッチング素子としてのＴＦＴを設ける。下面ガラス基板上には、各画素毎に設けられたＴＦＴのゲート入力部としてのＸ電極とソース入力部としてのＹ電極とがパターン形成されており、これらの電極を介して各々のＴＦＴへの電気信号を入力制御し、これによりＴＦＴをスイッチング素子として制御する。画素電極と対向電極に挟まれた領域の液晶は、上下電極間に形成される電界に応じてその配列が変化して液晶シャッタとして機能する。つまり、液晶シャッタのスイッチング素子としてのＴＦＴのオン／オフを行うことで、各画素の駆動がなされることとなる。   By the way, among the driving methods of electro-optical devices including a liquid crystal display panel (LCD), the active matrix method has a high response speed and a high-quality one can be obtained when used as a display device. This is a drive system that is generally widely used. The general configuration of such an active matrix drive type electro-optical device is as follows. A liquid crystal is sandwiched between two glass substrates, an upper glass substrate and a lower glass substrate, and an upper electrode (counter electrode) common to the entire pattern is formed on the upper glass substrate, while a pixel electrode and the relevant electrode are formed on the lower glass substrate. A TFT is provided as a switching element for driving the pixel electrode. On the lower glass substrate, an X electrode as a gate input portion of a TFT provided for each pixel and a Y electrode as a source input portion are patterned, and these TFTs are connected to each TFT via these electrodes. An electric signal is input-controlled, thereby controlling the TFT as a switching element. The liquid crystal in the region sandwiched between the pixel electrode and the counter electrode changes its arrangement in accordance with the electric field formed between the upper and lower electrodes and functions as a liquid crystal shutter. That is, each pixel is driven by turning on / off the TFT as a switching element of the liquid crystal shutter.

このようなＴＦＴは、従来、下面ガラス基板上に設けられた非晶質Ｓｉ（ａ−Ｓｉ）や多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）の膜に設けられていたが、画素スイッチングの高速制御のためにはスイッチング素子としてのＴＦＴの高速動作が求められるため、非晶質Ｓｉや多結晶ＳｉのＴＦＴに代えて単結晶ＳｉのＴＦＴを用いることが検討され、いわゆるＳＯＩ技術の適用が検討されてきた。つまり、貼り合わせ等の手法により絶縁体層上に設けられた単結晶Ｓｉ層にＴＦＴを作り込むことで、非晶質ＳｉのＴＦＴや多結晶ＳｉのＴＦＴよりも格段に高速のスイッチングを可能とするのである。   Such TFTs are conventionally provided on amorphous Si (a-Si) or polycrystalline Si (poly-Si) films provided on the lower glass substrate, but for high-speed control of pixel switching. Since a high-speed operation of a TFT as a switching element is demanded, use of a single-crystal Si TFT instead of an amorphous Si or polycrystalline Si TFT has been studied, and so-called SOI technology has been studied. . In other words, by making TFTs in a single-crystal Si layer provided on an insulator layer by a method such as bonding, switching can be performed at a much higher speed than TFTs made of amorphous Si or polycrystalline Si. To do.

しかしながら、絶縁基板上に単結晶Ｓｉウエーハを張り合わせたＳＯＩウエーハをＴＦＴ−ＬＣＤ用基板として用いる場合、合成石英などの透明基板とＳｉウエーハの熱膨張係数差に起因して、接合のための加熱処理工程や接合後の研磨工程中に透明基板やＳｉウエーハに割れやひび入りあるいは剥離が生じたりして破損し易いという問題が指摘されるようになり、特許文献１では、熱膨張係数の相違する基板を密着した状態で室温から特定の温度域まで昇温して熱処理を加え、これに次いて薄膜化する工程を段階的に繰り返すという手法が開示され、これにより、上記問題を解決するとともに、極薄膜で膜厚の均一性が良く、極低欠陥で結晶性とキャリア移動度に優れたＳＯＩ層を有するＳＯＩウエーハを比較的簡単に低コストで製造することができるとされている。   However, when an SOI wafer in which a single crystal Si wafer is bonded to an insulating substrate is used as a TFT-LCD substrate, heat treatment for bonding is caused by the difference in thermal expansion coefficient between a transparent substrate such as synthetic quartz and the Si wafer. The problem that the transparent substrate and the Si wafer are easily broken due to cracks, cracks, or peeling during the process or the polishing process after bonding has been pointed out. In Patent Document 1, the thermal expansion coefficient is different. In a state where the substrate is in close contact, the temperature is increased from room temperature to a specific temperature range, a heat treatment is performed, and then a method of repeating the thinning step in a stepwise manner is disclosed, thereby solving the above problem, An SOI wafer having an SOI layer having an extremely thin film with good film thickness uniformity, extremely low defects and excellent crystallinity and carrier mobility is manufactured relatively easily and at low cost. There is a door can be.

また、特許文献２乃至４には、単結晶Ｓｉ基板にＴＦＴを組み込むことで歩留まり良く特性の良好な素子形成を可能とするために、ＳＯＩ技術を電気光学装置などの製造に適用した発明が開示されている。特許文献２に開示された発明では、透明基板としての石英基板上に形成された複数の単結晶半導体膜上に液晶セルを構成する能動素子が形成され、単結晶半導体膜を複数並べることで大型のアクティブマトリックス型液晶表示用基板を得ている。また、特許文献３に開示された発明では、耐熱性の高い結晶化ガラスを基板として用い、この結晶性ガラス基板の少なくとも一方主面に絶縁性の非晶質Ｓｉ膜を予め形成し、これを酸化して完全に酸化Ｓｉ膜とした上で当該酸化Ｓｉ膜とボンドウエーハとをスマートカット法により接合させて結晶化ガラス上に単結晶Ｓｉ膜を形成する。   Patent Documents 2 to 4 disclose inventions in which SOI technology is applied to the manufacture of electro-optical devices and the like in order to enable formation of elements with good yield and good characteristics by incorporating TFTs into a single crystal Si substrate. Has been. In the invention disclosed in Patent Document 2, an active element constituting a liquid crystal cell is formed on a plurality of single crystal semiconductor films formed on a quartz substrate as a transparent substrate, and a large size is obtained by arranging a plurality of single crystal semiconductor films. An active matrix type liquid crystal display substrate is obtained. Further, in the invention disclosed in Patent Document 3, a crystallized glass having high heat resistance is used as a substrate, and an insulating amorphous Si film is formed in advance on at least one main surface of the crystalline glass substrate. Oxidized to form a completely oxidized Si film, the Si oxide film and the bond wafer are bonded by the smart cut method to form a single crystal Si film on the crystallized glass.

さらに、特許文献４には、絶縁基板上に多結晶Ｓｉ薄膜を形成した上で所望の領域の多結晶Ｓｉ薄膜を除去し、当該多結晶Ｓｉ薄膜の除去領域に単結晶Ｓｉ薄膜を貼り合わせ技術により形成するという手法が開示されている。この技術によれば、多結晶Ｓｉの領域と単結晶領域のＳｉ領域とを形成し、高性能特性が要求されるデバイスは単結晶Ｓｉ領域に形成し、その他のデバイスは多結晶Ｓｉの領域に形成することで、特性の安定した大型かつ安価な半導体装置が提供されることとなる。
特開平１１−１４５４３８号公報 特開平６−１８９２６号公報 特開平１１−１６３３６３号公報 特開２００３−２８２８８５号公報 特開２００２−１１０９９８号公報 Furthermore, Patent Document 4 discloses a technique in which a polycrystalline Si thin film is formed on an insulating substrate, a polycrystalline Si thin film in a desired region is removed, and a single crystal Si thin film is bonded to the removed region of the polycrystalline Si thin film. The method of forming by is disclosed. According to this technique, a polycrystalline Si region and a single-crystal Si region are formed, devices that require high performance characteristics are formed in the single-crystal Si region, and other devices are formed in the polycrystalline Si region. By forming the semiconductor device, a large and inexpensive semiconductor device with stable characteristics is provided.
JP-A-11-145438 JP-A-6-18926 JP 11-163363 A Japanese Patent Laid-Open No. 2003-282885 JP 2002-110998 A

しかしながら、特許文献２に開示された手法では、透明基板上に接合される単結晶Ｓｉ膜は複数の角型（矩形）のＳｉ基板であるから、一般的に入手可能なＳｉウエーハを予め矩形に加工する必要がある。また、特許文献３に開示された手法は、結晶化ガラス基板への前処理が必要であることに加え、特許文献４にも指摘があるように、基板として用いられる結晶化ガラスは一般にアルカリ原子を含むため、当該基板にトランジスタを形成した場合には、基板中のアルカリ原子がトランジスタ形成領域に拡散してトランジスタの特性を不安定なものとしてしまうという問題がある。さらに、特許文献４に記載された手法による場合には、絶縁基板上の多結晶Ｓｉ薄膜の除去領域に正確に位置決めして単結晶Ｓｉ薄膜を張り合わせることそのものが必ずしも容易ではないことに加え、当該単結晶Ｓｉの貼り合わせ領域が狭い場合やその領域の形状が複雑な場合には、適用が事実上不可能であるという問題がある。   However, in the technique disclosed in Patent Document 2, since the single crystal Si film bonded on the transparent substrate is a plurality of square (rectangular) Si substrates, a generally available Si wafer is rectangular in advance. Need to be processed. In addition to the fact that the method disclosed in Patent Document 3 requires pretreatment of the crystallized glass substrate, as pointed out in Patent Document 4, crystallized glass used as a substrate is generally an alkali atom. Therefore, when a transistor is formed over the substrate, there is a problem that alkali atoms in the substrate diffuse into the transistor formation region and the characteristics of the transistor become unstable. Furthermore, in the case of using the method described in Patent Document 4, it is not always easy to accurately position the single crystal Si thin film and attach the single crystal Si thin film to the removal region of the polycrystalline Si thin film on the insulating substrate. When the single crystal Si bonding region is narrow or the shape of the region is complicated, there is a problem that application is practically impossible.

また、ＳＯＩウエーハを電気光学基板として用いる場合には、基板裏面から光が入射すると基板上に形成した半導体デバイスに光によるリーク電流が発生してデバイス特性の劣化をもたらし、動作不良の原因となることが知られており、特許文献５には、電気光学基板の透明支持基板と単結晶Ｓｉ層の間に遮光層を設けることで基板裏面からの光入射を遮る構造の電気光学装置の発明が開示されているが、このような遮光層を設けることは、電気光学装置の製造に際して新たなプロセスを付加する結果となってしまう。   In addition, when an SOI wafer is used as an electro-optic substrate, when light is incident from the back surface of the substrate, a leakage current due to light is generated in a semiconductor device formed on the substrate, resulting in deterioration of device characteristics and causing a malfunction. Patent Document 5 discloses an invention of an electro-optical device having a structure that blocks light incidence from the back surface of a substrate by providing a light-shielding layer between the transparent support substrate of the electro-optical substrate and the single crystal Si layer. Although disclosed, providing such a light-shielding layer results in the addition of a new process when manufacturing the electro-optical device.

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＳＯＩ層上に形成される半導体デバイスの電気特性に応じて特定領域にのみ単結晶Ｓｉ膜を張り合わせるといった煩雑な工程が不要で、かつ、光リーク電流に起因するトランジスタ特性の変動を抑制するために遮光層を形成するといったような特別なプロセスを付加することも不要な、ＳＯＩウエーハを提供することにある。   The present invention has been made in view of such problems, and an object of the present invention is to bond a single crystal Si film only in a specific region according to the electrical characteristics of a semiconductor device formed on an SOI layer. To provide an SOI wafer that does not require a complicated process and does not require a special process such as forming a light shielding layer in order to suppress fluctuations in transistor characteristics due to light leakage current. is there.

本発明は、このような課題を解決するために、請求項１に記載の発明は、ＳＯＩウエーハであって、絶縁性基板上に貼り合わされた単一の単結晶シリコン層（ＳＯＩ層）を備え、前記ＳＯＩ層の面内に、キャリア再結合中心密度が異なる複数種の領域が予め画定されて設けられていることを特徴とする。   In order to solve such problems, the present invention according to claim 1 is an SOI wafer comprising a single single crystal silicon layer (SOI layer) bonded to an insulating substrate. A plurality of types of regions having different carrier recombination center densities are provided in advance in the plane of the SOI layer.

請求項２に記載の発明は、請求項１に記載のＳＯＩウエーハにおいて、前記複数種の領域の一種領域は、該領域内でのキャリアライフタイムが相対的に短い低ライフタイム領域であることを特徴とする。   According to a second aspect of the present invention, in the SOI wafer according to the first aspect, the one type region of the plurality of types of regions is a low lifetime region in which a carrier lifetime in the region is relatively short. Features.

請求項３に記載の発明は、請求項２に記載のＳＯＩウエーハにおいて、前記低ライフタイム領域は、貼り合わせ後のイオン注入領域であることを特徴とする。   The invention described in claim 3 is the SOI wafer according to claim 2, wherein the low lifetime region is an ion implantation region after bonding.

請求項４に記載の発明は、請求項３に記載のＳＯＩウエーハにおいて、前記低ライフタイム領域の注入イオンは、アルゴンイオンであることを特徴とする。   According to a fourth aspect of the present invention, in the SOI wafer according to the third aspect, the ions implanted in the low lifetime region are argon ions.

請求項５に記載の発明は、請求項１乃至４の何れか１項に記載のＳＯＩウエーハにおいて、前記絶縁性基板は、電気光学装置用の透明絶縁性基板であることを特徴とする。   According to a fifth aspect of the present invention, in the SOI wafer according to any one of the first to fourth aspects, the insulating substrate is a transparent insulating substrate for an electro-optical device.

請求項６に記載の発明は、請求項５に記載のＳＯＩウエーハにおいて、前記透明絶縁性基板は、石英基板であることを特徴とする。   The invention described in claim 6 is the SOI wafer according to claim 5, wherein the transparent insulating substrate is a quartz substrate.

請求項７に記載の発明は、請求項５または６に記載のＳＯＩウエーハにおいて、前記電気光学装置は液晶装置であり、前記低ライフタイム領域は前記液晶表示装置の画素領域であることを特徴とする。   According to a seventh aspect of the present invention, in the SOI wafer according to the fifth or sixth aspect, the electro-optical device is a liquid crystal device, and the low lifetime region is a pixel region of the liquid crystal display device. To do.

請求項８に記載の発明は、請求項７に記載のＳＯＩウエーハにおいて、前記液晶装置は、液晶ライトバルブであることを特徴とする。   According to an eighth aspect of the present invention, in the SOI wafer according to the seventh aspect, the liquid crystal device is a liquid crystal light valve.

請求項９に記載の発明は、ＳＯＩウエーハの製造方法であって、絶縁性基板上に単一の単結晶シリコン層（ＳＯＩ層）をイオン注入法で貼り合わせる第１のステップと、キャリア再結合中心密度が異なる複数種の領域を前記ＳＯＩ層の面内に設ける第２のステップとを備えていることを特徴とする。   The invention according to claim 9 is a method for manufacturing an SOI wafer, wherein a first step of bonding a single single crystal silicon layer (SOI layer) on an insulating substrate by an ion implantation method, and carrier recombination And a second step of providing a plurality of types of regions having different center densities in the plane of the SOI layer.

請求項１０に記載の発明は、請求項９に記載のＳＯＩウエーハの製造方法において、前記第２のステップは、前記ＳＯＩ層の所定の領域にアルゴンイオンを注入してキャリア再結合中心を導入することにより実行されることを特徴とする。   According to a tenth aspect of the present invention, in the method for manufacturing an SOI wafer according to the ninth aspect, the second step introduces carrier recombination centers by implanting argon ions into a predetermined region of the SOI layer. It is characterized by being executed.

請求項１１に記載の発明は、請求項９に記載のＳＯＩウエーハの製造方法において、前記第２のステップは、前記ＳＯＩ層の所定の領域に前記貼り合わせ時のイオン注入ダメージ回復処理を施すことにより実行されることを特徴とする。   According to an eleventh aspect of the present invention, in the SOI wafer manufacturing method according to the ninth aspect, in the second step, an ion implantation damage recovery process at the time of bonding is performed on a predetermined region of the SOI layer. Is executed.

請求項１２に記載の発明は、ＳＯＩウエーハの製造方法であって、単結晶シリコンウエーハの一方主面側に水素イオンまたは希ガスイオンを注入する第１のステップと、キャリア再結合中心密度が異なる複数種の領域を前記単結晶シリコンウエーハの一方主面内に設ける第２のステップと、前記単結晶シリコンウエーハの一方主面を絶縁性基板に密着させてシリコン層を剥離してＳＯＩ層を形成する第３のステップと、を備えていることを特徴とする。   The invention according to claim 12 is a method for manufacturing an SOI wafer, wherein the carrier recombination center density is different from the first step of implanting hydrogen ions or rare gas ions into one main surface side of the single crystal silicon wafer. A second step of providing a plurality of regions in one main surface of the single crystal silicon wafer; and forming one of the single crystal silicon wafers in close contact with an insulating substrate and peeling the silicon layer to form an SOI layer And a third step.

請求項１３に記載の発明は、請求項１２に記載のＳＯＩウエーハの製造方法において、前記第２のステップは、前記単結晶シリコンウエーハの一方主面内の所定の領域への前記水素イオンまたは希ガスイオンの注入ダメージ回復処理を施すことにより実行されることを特徴とする。   A thirteenth aspect of the present invention is the SOI wafer manufacturing method according to the twelfth aspect of the present invention, wherein the second step includes the step of the hydrogen ion This process is performed by performing a gas ion implantation damage recovery process.

請求項１４に記載の発明は、請求項１２に記載のＳＯＩウエーハの製造方法において、前記第２のステップは、前記単結晶シリコンウエーハの一方主面内の所定の領域へのアルゴンイオン注入により実行されることを特徴とする。   According to a fourteenth aspect of the present invention, in the method for manufacturing an SOI wafer according to the twelfth aspect, the second step is performed by argon ion implantation into a predetermined region in one main surface of the single crystal silicon wafer. It is characterized by being.

請求項１５に記載の発明は、請求項１４に記載のＳＯＩウエーハの製造方法において、前記単結晶シリコンウエーハの一方主面内の、前記アルゴンイオン注入が施されていない領域に、前記水素イオンまたは希ガスイオンの注入ダメージ回復処理を施す第４のステップを備えていることを特徴とする。   According to a fifteenth aspect of the present invention, in the method for manufacturing an SOI wafer according to the fourteenth aspect of the present invention, the hydrogen ions or the ions in a region of the main surface of the single crystal silicon wafer where the argon ion implantation is not performed. A fourth step of performing a rare gas ion implantation damage recovery process is provided.

本発明では、絶縁性基板上に貼り合わせにより設けられたＳＯＩ層の所定領域に、キャリアの再結合中心密度が他領域よりも相対的に高く形成される。これにより、当該領域のキャリアライフタイムなどの電気的特性が所定水準にまで低く抑制されることとなる。そして、光リーク電流に起因してトランジスタ特性が変化し易いＴＦＴなどを当該低ライフタイム領域に形成することで、半導体装置の特性変動を抑制する一方、相対的に高い電気的特性を示す領域には高い駆動特性が求められるＴＦＴなどを形成する。このように、単一のＳＯＩ層の面内に低ライフタイム特性領域と高ライフタイム領域とを予め画定させて設けることで、煩雑なプロセスを必要とすることなく、例えば、光リーク電流起因の特性変動を簡便な手法で抑制した液晶表示装置をシステム・オン・パネルで実現することなどが可能となる。   In the present invention, the recombination center density of carriers is formed relatively higher than that of other regions in a predetermined region of the SOI layer provided by bonding to an insulating substrate. As a result, the electrical characteristics such as the carrier lifetime of the region are suppressed to a predetermined level. In addition, by forming TFTs and the like whose transistor characteristics are likely to change due to light leakage current in the low lifetime region, the characteristics variation of the semiconductor device can be suppressed, while the region exhibiting relatively high electrical characteristics. Forms a TFT or the like that requires high drive characteristics. Thus, by providing the low lifetime characteristic region and the high lifetime region in advance in the plane of a single SOI layer, a complicated process is not required. It is possible to realize a liquid crystal display device in which characteristic fluctuations are suppressed by a simple method with a system-on-panel.

以下に、図面を参照して本発明を実施するための形態について説明する。   Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

ＳＯＩウエーハには、デバイス形成領域であるＳＯＩ層がサブミクロンレベルと薄く且つその膜厚の均一性が高いことが求められることに加え、上述したように、電気光学装置用の基板として用いられる場合には、光リーク電流に起因するトランジスタ特性変動を抑制可能なものであることが求められる。本発明者は、これらの要求を同時に満足するＳＯＩウエーハを実現するために、電気的特性の良好な領域と所望の程度にまで電気的特性を低下させた領域とを、単一の単結晶Ｓｉ膜（ＳＯＩ層）の面内の所望の位置に形成することに想到した。   When an SOI wafer is used as a substrate for an electro-optical device as described above, it is required that the SOI layer as a device formation region is as thin as a submicron level and the film thickness is highly uniform. Therefore, it is required that the transistor characteristic fluctuation caused by the light leakage current can be suppressed. In order to realize an SOI wafer that satisfies these requirements at the same time, the present inventor has formed a single-crystal Si substrate with a region having good electrical characteristics and a region having electrical characteristics reduced to a desired level. The inventors have conceived that the film (SOI layer) is formed at a desired position in the plane.

特許文献４に開示された発明においては、絶縁基板上に多結晶Ｓｉ薄膜を形成した上で所望の領域の他結晶Ｓｉ薄膜を除去し、当該多結晶の除去領域に単結晶Ｓｉ薄膜を貼り合わせて形成し、高性能特性が要求されるデバイスをこの単結晶Ｓｉ領域に形成する一方、その他のデバイスを多結晶Ｓｉの領域に形成することとされているのに対して、本発明においては、かかる煩雑な貼り合わせを行うことなく、ＳＯＩウエーハの全面に設けられている単一のＳＯＩ層を、高い電気的特性が要求される領域と、所望の水準にまで電気的特性を低下させた領域とに予め画定する。   In the invention disclosed in Patent Document 4, after forming a polycrystalline Si thin film on an insulating substrate, another crystalline Si thin film is removed in a desired region, and a single crystalline Si thin film is bonded to the polycrystalline removed region. In the present invention, a device requiring high performance characteristics is formed in this single crystal Si region, while other devices are formed in a polycrystalline Si region. A region where high electrical characteristics are required and a region where the electrical characteristics are reduced to a desired level in a single SOI layer provided on the entire surface of the SOI wafer without performing such complicated bonding And are defined in advance.

このような複数水準の電気的特性の領域画定が単一のＳＯＩ層面内において可能となると、例えば液晶表示装置などの電気光学装置の製造に特に適するＳＯＩウエーハの提供が可能となる。つまり、電気光学装置用基板では、当該基板上に形成されたＴＦＴに光が入射すると、光電効果によって光リーク電流が発生しＴＦＴのトランジスタ特性が変化するという問題が知られているところ、本発明のＳＯＩウエーハを用いることとすれば、煩雑な貼り合せ工程や複雑な構造の遮光層の設計および当該遮光層の形成工程などを必要とすることなく、光リーク電流の発生を抑制可能な程度にまで電気的特性（例えば、キャリア移動度）を低下させた単結晶Ｓｉ領域にかかるＴＦＴを形成する一方、電気的に高特性が求められる電子デバイス（例えば、ＴＦＴディスプレイのデータ線およびゲート線の高速ドライバ回路、タイミングコントローラ、さらには、付属のイメージプロセッサや高速ロジック回路など）を高い電気特性の単結晶Ｓｉ領域に形成することが可能となるのである。   If such a plurality of levels of electric characteristic regions can be defined within a single SOI layer, it is possible to provide an SOI wafer particularly suitable for manufacturing an electro-optical device such as a liquid crystal display device. That is, in the electro-optical device substrate, when light is incident on the TFT formed on the substrate, a light leakage current is generated due to the photoelectric effect and the transistor characteristics of the TFT are changed. If this SOI wafer is used, the generation of light leakage current can be suppressed without requiring a complicated bonding process, designing a light shielding layer having a complicated structure, and forming the light shielding layer. While forming a TFT over a single-crystal Si region with reduced electrical characteristics (for example, carrier mobility), electronic devices that require high electrical characteristics (for example, high-speed data lines and gate lines of TFT displays) Driver circuit, timing controller, and attached image processor and high-speed logic circuit) Is the is possible to form the i-region.

このような本発明のＳＯＩウエーハは、それを電気光学装置用基板として用いた場合に、従来のように光リーク電流の発生原因となる電子デバイス形成領域への光の入射量を抑制するのではなく、光入射により生じるリーク電流そのものの発生を抑制するものであるため、プロジェクタ用途などの極めて強力な光を利用する電気光学装置やライトバルブを複数備える複板式のプロジェクタなどにおいて光リーク電流起因のトランジスタ特性変動の抑制に特に有利である。また、単結晶Ｓｉ層にＴＦＴなどの電子デバイスを形成する従来のＳＯＩ技術によれば、非晶質Ｓｉ層や多結晶Ｓｉ層にＴＦＴ形成する場合に比べて高性能特性のものが得られはするものの、基板上の特定の位置の電気的特性を所定の水準にまで低下させたい場合に煩雑な貼り合せ工程や遮光層の形成工程などが別途必要とされたが、本発明のＳＯＩウエーハを用いる場合にはかかる煩雑な工程が必要とされず、その結果として装置の製造歩留まりを低下させるといった不都合が生じることもない。   Such an SOI wafer according to the present invention, when used as a substrate for an electro-optical device, does not suppress the amount of light incident on an electronic device formation region that causes a light leakage current as in the prior art. In addition, it suppresses the generation of the leakage current itself caused by the incidence of light, so it is caused by light leakage current in electro-optical devices that use extremely powerful light, such as projector applications, and multi-plate projectors that have multiple light valves. This is particularly advantageous for suppressing transistor characteristic fluctuations. In addition, according to the conventional SOI technology for forming an electronic device such as a TFT in a single crystal Si layer, a high performance characteristic can be obtained compared with the case of forming a TFT in an amorphous Si layer or a polycrystalline Si layer. However, when it is desired to reduce the electrical characteristics of a specific position on the substrate to a predetermined level, a complicated bonding process and a light shielding layer forming process are separately required. When used, such a complicated process is not required, and as a result, there is no inconvenience that the manufacturing yield of the apparatus is lowered.

以下に、実施例により本発明をより具体的に説明するが、本発明はこれらの実施例に限定されるものではないことはいうまでもない。なお、説明の簡略化のために、ＳＯＩウエーハの単一のＳＯＩ層の面内に作り込まれる領域の電気的特性水準は２水準であるものとして説明するが、３水準以上の電気的特性領域の作り込みを行うこととしても良いことは明らかである。そのような領域の作り込みは、例えば、後述するアルゴンイオン（Ａｒ+）の注入レベルを複数水準で設定するなどの方法により容易に実現可能である。 Hereinafter, the present invention will be described more specifically with reference to examples. However, it goes without saying that the present invention is not limited to these examples. For simplification of description, it is assumed that the electrical characteristic level of the region formed in the plane of the single SOI layer of the SOI wafer is 2 levels, but the electrical property region of 3 levels or more is used. It is clear that it is also good to build in. Such a region can be easily created by, for example, a method of setting an implantation level of argon ions (Ar + ) described later at a plurality of levels.

（製造プロセス例：その１）
図１および図２は、本発明のＳＯＩウエーハの製造プロセスの第１例を説明するための図で、図１は透明絶縁性基板の主面上にＳＯＩ層を形成するまでのプロセスを、図２は単一のＳＯＩ層の所望の領域に電気的特性が互いに異なる領域を形成するプロセスを図示している。 (Example of manufacturing process: Part 1)
1 and 2 are diagrams for explaining a first example of a manufacturing process of an SOI wafer according to the present invention. FIG. 1 shows a process until an SOI layer is formed on a main surface of a transparent insulating substrate. 2 shows a process of forming regions having different electrical characteristics in desired regions of a single SOI layer.

先ず、同一の径を有する単結晶のＳｉウエーハ１０と絶縁性基板２０とを準備する（図１（Ａ））。ここで、単結晶Ｓｉウエーハ１０は、例えば、チョクラルスキ法（ＣＺ法）により育成された一般に市販されているＳｉウエーハであり、その導電型や比抵抗率などの電気特性値や結晶方位や結晶径は、本発明のＳＯＩウエーハが供されるデバイスの設計値やプロセスあるいは製造されるデバイスの表示面積などに依存して適宜選択される。また、絶縁性基板２０の材料に特に限定はないが、例えば、石英基板、サファイヤ（アルミナ）基板、ガラス基板、窒化珪素基板、窒化アルミニウム基板または炭化珪素基板などが例示され、電気光学装置用基板として用いられる場合のように透明絶縁性基板とする場合には、石英基板、サファイヤ（アルミナ）基板、あるいはガラス基板などが用いられるが、その純度の高さという観点からは石英基板であることが好ましい。なお、後のデバイス形成プロセスの便宜のため、絶縁性基板２０にも単結晶Ｓｉウエーハ１０に設けられているオリエンテーション・フラット（ＯＦ）と同様のＯＦを設けておき、これらのＯＦ同士を一致させて貼り合わせるようにすると好都合である。   First, a single crystal Si wafer 10 and an insulating substrate 20 having the same diameter are prepared (FIG. 1A). Here, the single crystal Si wafer 10 is a commercially available Si wafer grown by, for example, the Czochralski method (CZ method), and has electrical characteristics such as conductivity type and specific resistivity, crystal orientation, and crystal diameter. Is appropriately selected depending on the design value and process of the device to which the SOI wafer of the present invention is provided, the display area of the manufactured device, and the like. The material of the insulating substrate 20 is not particularly limited, and examples thereof include a quartz substrate, a sapphire (alumina) substrate, a glass substrate, a silicon nitride substrate, an aluminum nitride substrate, and a silicon carbide substrate. When a transparent insulating substrate is used as in the case of using as a quartz substrate, a quartz substrate, a sapphire (alumina) substrate, a glass substrate, or the like is used, but from the viewpoint of high purity, it is a quartz substrate. preferable. For convenience of the subsequent device formation process, the insulating substrate 20 is also provided with an OF similar to the orientation flat (OF) provided on the single crystal Si wafer 10, and these OFs are made to coincide with each other. It is convenient to stick them together.

単結晶Ｓｉウエーハ１０のＳＯＩ層となる表面側（すなわち、後述の接合面側）には、後の工程で所定の厚さのＳＯＩ層が得られるように水素イオンまたは希ガスイオンが注入され（図１（Ｂ））、単結晶Ｓｉウエーハ１０の表面近傍の所定の深さに均一なイオン注入層１１が形成される（図１（Ｃ））。イオン注入層１１の単結晶Ｓｉウエーハ１０表面からの深さは、注入イオン種の選択とイオン注入時の加速電圧により制御される。このイオン注入により、単結晶Ｓｉウエーハ１０表面領域でのイオンの平均進入深さに対応する領域には、当該領域に局在する微小気泡層が形成される。   Hydrogen ions or rare gas ions are implanted into the surface side of the single crystal Si wafer 10 (that is, a bonding surface side described later) so that an SOI layer having a predetermined thickness is obtained in a later step ( In FIG. 1B, a uniform ion implantation layer 11 is formed at a predetermined depth near the surface of the single crystal Si wafer 10 (FIG. 1C). The depth of the ion implantation layer 11 from the surface of the single crystal Si wafer 10 is controlled by the selection of the implanted ion species and the acceleration voltage at the time of ion implantation. By this ion implantation, a microbubble layer localized in the region is formed in a region corresponding to the average penetration depth of ions in the surface region of the single crystal Si wafer 10.

ここで、イオン注入深さはどの程度の厚さの単結晶Ｓｉ層を剥離させるかに依存して決定されるが、例えばイオンの平均進入深さは０．５μｍ以下とされ、イオン注入条件として、例えば、加速電圧５０〜１００ｋｅＶ、ドーズ量１×１０16〜１×１０17ｃｍ-2などとされる。また、イオン注入時の単結晶Ｓｉウエーハの温度は２５０〜４５０℃程度に保持される。なお、Ｓｉ結晶中へのイオン注入プロセスにおいて注入イオンのチャネリング抑制のために、通常行われているように、単結晶Ｓｉウエーハ１０のイオン注入面に予め酸化膜等の絶縁膜を形成させておき、この絶縁膜を通してイオン注入を施すようにしてもよい。 Here, the ion implantation depth is determined depending on the thickness of the single crystal Si layer to be peeled off. For example, the average ion penetration depth is 0.5 μm or less. For example, the acceleration voltage is 50 to 100 keV, the dose amount is 1 × 10 16 to 1 × 10 17 cm −2 . Further, the temperature of the single crystal Si wafer at the time of ion implantation is maintained at about 250 to 450 ° C. In order to suppress channeling of implanted ions in the ion implantation process into the Si crystal, an insulating film such as an oxide film is previously formed on the ion implantation surface of the single crystal Si wafer 10 as is normally done. Alternatively, ion implantation may be performed through this insulating film.

このようにしてイオン注入層１１を形成した単結晶Ｓｉウエーハ１０と絶縁性基板２０のそれぞれの接合面に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施す（図１（Ｄ））。なお、このような表面処理は、接合面となる表面の有機物除去や表面上のＯＨ基を増大させて表面活性化を図るなどの目的で行われるものであり、単結晶Ｓｉウエーハ１０と絶縁性基板２０の双方の接合面に処理を施す必要は必ずしもなく、何れか一方の接合面にのみ施すこととしてもよい。   Plasma treatment and ozone treatment for the purpose of surface cleaning and surface activation are performed on the respective joint surfaces of the single crystal Si wafer 10 on which the ion implantation layer 11 is formed in this way and the insulating substrate 20 (FIG. 1). (D)). Such a surface treatment is performed for the purpose of surface activation by removing organic substances on the surface to be a bonding surface or increasing OH groups on the surface, and is insulative with the single crystal Si wafer 10. It is not always necessary to perform treatment on both bonding surfaces of the substrate 20, and it may be performed only on one of the bonding surfaces.

この表面処理をプラズマ処理により実行する場合には、予めＲＣＡ洗浄等を施した表面清浄な単結晶Ｓｉウエーハおよび／または絶縁性基板を真空チャンバ内の試料ステージに載置し、当該真空チャンバ内にプラズマ用ガスを所定の真空度となるように導入する。なお、ここで用いられるプラズマ用ガス種としては、単結晶Ｓｉウエーハの表面処理用として、酸素ガス、水素ガス、アルゴンガス、またはこれらの混合ガス、あるいは水素ガスとヘリウムガスの混合ガスなどがあり、単結晶Ｓｉウエーハの表面状態や目的などにより適宜変更され得る。   When this surface treatment is performed by plasma treatment, a surface-clean single crystal Si wafer and / or an insulating substrate that has been subjected to RCA cleaning or the like is placed on the sample stage in the vacuum chamber, and the vacuum chamber is filled with the surface treatment. Plasma gas is introduced so as to have a predetermined degree of vacuum. Examples of the plasma gas used here include oxygen gas, hydrogen gas, argon gas, or a mixed gas thereof, or a mixed gas of hydrogen gas and helium gas for surface treatment of a single crystal Si wafer. The surface condition and purpose of the single crystal Si wafer can be changed as appropriate.

たとえば、当該表面処理が単結晶Ｓｉ表面を酸化させることをも目的とするような場合には、少なくとも酸素ガスを含有するものをプラズマ用ガスとして用いる。なお、絶縁性基板として、石英基板などのようにその表面が酸化状態にあるものを用いる場合には、このようなプラズマ用ガス種の選定に特別な制限はない。プラズマ用ガスの導入後、１００Ｗ程度の電力の高周波プラズマを発生させ、プラズマ処理される単結晶Ｓｉウエーハおよび／または絶縁性基板の表面に５〜１０秒程度の処理を施して終了する。   For example, when the surface treatment also aims to oxidize the single crystal Si surface, a gas containing at least oxygen gas is used as the plasma gas. Note that when an insulating substrate such as a quartz substrate whose surface is in an oxidized state is used, there is no particular restriction on the selection of such a plasma gas species. After the introduction of the plasma gas, high-frequency plasma with a power of about 100 W is generated, the surface of the single crystal Si wafer to be plasma-treated and / or the insulating substrate is treated for about 5 to 10 seconds, and the process is completed.

また、表面処理をオゾン処理で実行する場合には、予めＲＣＡ洗浄等を施した表面清浄な単結晶Ｓｉウエーハおよび／または絶縁性基板を酸素含有の雰囲気とされたチャンバ内の試料ステージに載置し、当該チャンバ内に窒素ガスやアルゴンガスなどのプラズマ用ガスを導入した後に所定の電力の高周波プラズマを発生させ、当該プラズマにより雰囲気中の酸素をオゾンに変換させ、処理される単結晶Ｓｉウエーハおよび／または絶縁性基板の表面に所定の時間の処理が施される。   In addition, when the surface treatment is performed by ozone treatment, a surface-clean single crystal Si wafer and / or an insulating substrate that has been subjected to RCA cleaning and the like are placed on a sample stage in a chamber containing an oxygen-containing atmosphere. Then, after introducing a plasma gas such as nitrogen gas or argon gas into the chamber, high-frequency plasma with a predetermined power is generated, oxygen in the atmosphere is converted into ozone by the plasma, and the single crystal Si wafer to be processed is processed. In addition, the surface of the insulating substrate is treated for a predetermined time.

上記のような表面処理が施された単結晶Ｓｉウエーハ１０と絶縁性基板２０の表面を接合面として密着させて接合する（図１（Ｅ））。なお、上述したように、単結晶Ｓｉウエーハ１０と絶縁性基板２０の少なくとも一方の表面は、上述のプラズマ処理やオゾン処理などにより表面処理が施されて活性化しているために、従来の貼り合わせＳＯＩ製造プロセスで必要とされていたような高温（例えば、１２００℃）での熱処理を施さなくても、後工程での機械的剥離や機械研磨に十分耐え得るレベルの接合強度を得ることができる。従って、高温での熱処理時に、単結晶Ｓｉウエーハ１０と絶縁性基板２０の熱膨張係数の違いに起因して生じる熱歪やクラックあるいは接合面における局所的な剥離などの発生が抑制されることとなる。例えば、全く熱処理を施すことなく、室温で密着させただけでも、実用上、特に問題がないことが確認されている。また、密着・接合時の雰囲気や当該雰囲気の圧力も特別な制約はない。   The single crystal Si wafer 10 subjected to the surface treatment as described above and the surface of the insulating substrate 20 are bonded together as a bonding surface (FIG. 1E). As described above, since at least one surface of the single crystal Si wafer 10 and the insulating substrate 20 is activated by being subjected to the surface treatment by the above-described plasma treatment or ozone treatment, the conventional bonding is performed. Even without heat treatment at a high temperature (for example, 1200 ° C.) as required in the SOI manufacturing process, it is possible to obtain a bonding strength that can withstand mechanical peeling and mechanical polishing in the subsequent process. . Therefore, the occurrence of thermal strain, cracks or local delamination at the joint surface caused by the difference in thermal expansion coefficient between the single crystal Si wafer 10 and the insulating substrate 20 during heat treatment at high temperature is suppressed. Become. For example, it has been confirmed that there is no practical problem even if the contact is made at room temperature without any heat treatment. Further, there is no special restriction on the atmosphere at the time of adhesion / bonding and the pressure of the atmosphere.

尤も、密着・接合させた状態の単結晶Ｓｉウエーハ１０と絶縁性基板２０とを、大きな熱歪、クラック、接合面における剥離などの発生の虞のない程度の温度に保持することで結合力の向上を図ることも可能である。このような熱処理温度としては、絶縁性基板２０が例えば石英基板である場合には、３５０℃以下の温度が好ましい温度として選択される。この３５０℃以下という温度選択は、単結晶Ｓｉと石英との熱膨張係数差と当該熱膨張係数差に起因する歪量、およびこの歪量と単結晶Ｓｉウエーハ１０ならびに絶縁性基板２０の厚みを考慮したものである。すなわち、単結晶Ｓｉウエーハ１０と絶縁性基板２０の厚みが概ね同程度である場合、単結晶Ｓｉの熱膨張係数（２．３３×１０-6）と石英の熱膨張係数（０．６×１０-6）の間に大きな差異があるために、３５０℃を超える温度で熱処理を施した場合には、熱歪によってクラックや接合面における剥離などが生じたり、極端な場合には単結晶Ｓｉウエーハや石英基板が割れてしまうということが生じ得るからである。 However, the bonding strength of the single crystal Si wafer 10 and the insulating substrate 20 in close contact / bonding state is maintained by maintaining a temperature at which there is no risk of occurrence of large thermal strain, cracks, separation at the joint surface, and the like. It is also possible to improve. As the heat treatment temperature, when the insulating substrate 20 is a quartz substrate, for example, a temperature of 350 ° C. or lower is selected as a preferable temperature. This temperature selection of 350 ° C. or lower determines the difference in thermal expansion coefficient between single crystal Si and quartz, the amount of strain due to the difference in thermal expansion coefficient, and the amount of strain and the thickness of single crystal Si wafer 10 and insulating substrate 20. It is taken into consideration. That is, when the thicknesses of the single crystal Si wafer 10 and the insulating substrate 20 are approximately the same, the thermal expansion coefficient of single crystal Si (2.33 × 10 −6 ) and the thermal expansion coefficient of quartz (0.6 × 10 -6 ), there is a large difference between them, and when heat treatment is performed at a temperature exceeding 350 ° C, cracks and debonding at the joint surface occur due to thermal strain, and in extreme cases, a single crystal Si wafer This is because the quartz substrate may break.

このような接合工程の後、外部から衝撃を加えることでイオン注入層１１内でのＳｉ−Ｓｉ結合を切り、単結晶Ｓｉウエーハ１０をＳＯＩ層１２とバルク部１３とに機械的に分断する。これにより、ＳＯＩ層１２は絶縁性基板２０の一方主面上に貼り合わされたまま単結晶Ｓｉウエーハ１０のバルク部１３から剥離され（図１（Ｆ））、絶縁性基板２０の主面上にＳＯＩ層１２を備えるＳＯＩウエーハが得られることとなる（図１（Ｇ））。この機械的剥離を実行する際の雰囲気や試料温度に特別な制限はなく、室温大気中での剥離も可能である。なお、密着・接合工程でも既に説明したように、大きな熱歪、クラック、接合面における剥離などの発生の虞のない程度の温度に試料を保持した状態で機械的剥離を施すこととしてもよいことは云うまでもない。   After such a bonding process, the Si—Si bond in the ion implantation layer 11 is cut by applying an impact from the outside, and the single crystal Si wafer 10 is mechanically divided into the SOI layer 12 and the bulk portion 13. As a result, the SOI layer 12 is peeled off from the bulk portion 13 of the single crystal Si wafer 10 while being bonded to one main surface of the insulating substrate 20 (FIG. 1F), and on the main surface of the insulating substrate 20. An SOI wafer including the SOI layer 12 is obtained (FIG. 1G). There are no particular restrictions on the atmosphere or sample temperature when performing this mechanical peeling, and peeling in room temperature air is also possible. As already described in the adhesion / bonding process, mechanical peeling may be performed while holding the sample at a temperature at which there is no risk of occurrence of large thermal strain, cracks, peeling at the bonding surface, etc. Needless to say.

図３は、上記の剥離工程で外部から衝撃を与える手法の例示のための図である。衝撃付与手法としては種々のものが考えられるが、例えば、ガスや液体などの流体をノズル３０の先端部３１からジェット状に噴出させて単結晶Ｓｉウエーハ１０の側面から吹き付けることで衝撃を与えたり（図３（Ａ））、あるいはブレード４０の先端部４１をイオン注入層１１の近傍領域に押し当てるなどして衝撃を付与する（図３（Ｂ））などの手法によることができる。   FIG. 3 is a diagram for exemplifying a technique for applying an impact from the outside in the above-described peeling step. Various methods for applying an impact are conceivable. For example, a fluid such as a gas or a liquid is jetted from the tip portion 31 of the nozzle 30 and sprayed from the side surface of the single crystal Si wafer 10. (FIG. 3 (A)) or a method of applying an impact by pressing the tip 41 of the blade 40 against a region near the ion implantation layer 11 (FIG. 3 (B)).

このように、本発明においては、単結晶Ｓｉウエーハ１０と絶縁性基板２０との接合工程およびＳＯＩ層の剥離工程の何れの工程においても、特別な高温処理を必要とせず、一貫して低温での処理が可能である。このプロセスの低温化は、ＳＯＩウエーハの製造プロセスの安定化と簡易化の観点から極めて有利である。従来から知られているＳＯＩ技術のひとつに、イオン打ち込みされた水素の脆化を積極的に利用するいわゆる「スマートカット法」が知られているが、従来の手法は何れも高温処理工程を備えているために、熱歪に起因して生じるクラックや剥離を回避するための特別の工夫が必要であった。   As described above, in the present invention, no special high-temperature treatment is required in any of the bonding process of the single crystal Si wafer 10 and the insulating substrate 20 and the SOI layer peeling process. Can be processed. Lowering the temperature of this process is extremely advantageous from the viewpoint of stabilization and simplification of the manufacturing process of the SOI wafer. The so-called “smart cut method” that actively uses the embrittlement of ion-implanted hydrogen is known as one of the conventionally known SOI technologies, but all the conventional methods include a high-temperature treatment process. For this reason, special measures for avoiding cracks and peeling caused by thermal strain are required.

例えば、特許文献１（特開平１１−１４５４３８号公報）には、単結晶Ｓｉウエーハと絶縁性基板とを接合する際の熱膨張係数の差異に起因する熱歪、剥離、ひび割れ等の発生を抑制するために、１００〜３００℃で加熱して仮接合し、単結晶Ｓｉ層の厚みをエッチングにより薄くして３５０〜４５０℃で熱処理して本接合し、さらに単結晶Ｓｉ層を研磨で薄くして５００°以上の加熱によりイオン注入層の水素脆化を生ぜしめて劈開面として剥離するという手法が開示されている。しかし、このような手順により剥離やひび割れの問題が解決されたとしても、ＳＯＩウエーハ製造のための工程数が増えてプロセスそのものは煩雑なものとならざるを得ない。   For example, Patent Document 1 (Japanese Patent Laid-Open No. 11-145438) suppresses the occurrence of thermal strain, peeling, cracking, and the like due to differences in thermal expansion coefficients when a single crystal Si wafer and an insulating substrate are joined. In order to achieve this, it is temporarily bonded by heating at 100 to 300 ° C., the thickness of the single crystal Si layer is reduced by etching, heat treatment is performed at 350 to 450 ° C., and the single crystal Si layer is thinned by polishing. In other words, a technique has been disclosed in which heating of 500 ° C. or more causes hydrogen embrittlement of the ion-implanted layer and separation as a cleavage plane. However, even if the problem of peeling or cracking is solved by such a procedure, the number of steps for manufacturing an SOI wafer increases, and the process itself must be complicated.

また、特許文献３（特開平１１−１６３３６３号公報）には、単結晶Ｓｉウエーハとの熱膨張係数差の小さな透明絶縁性基板として結晶化ガラス基板を選択することで貼り合わせ工程の煩雑化を回避するという手法が開示されている。しかし、結晶化ガラスを基板とする場合には、当該材料中に含有され半導体デバイス中で好ましくない振る舞いを示す不純物のＳＯＩ層中への拡散を抑制するために結晶化ガラス基板の表面を絶縁性Ｓｉ膜などの絶縁膜で被覆することが必要となり、ＳＯＩウエーハ製造のための工程数増大によってプロセスそのものが煩雑化してしまう。   Further, in Patent Document 3 (Japanese Patent Laid-Open No. 11-163363), the bonding process is complicated by selecting a crystallized glass substrate as a transparent insulating substrate having a small difference in thermal expansion coefficient from that of a single crystal Si wafer. The technique of avoiding is disclosed. However, when crystallized glass is used as the substrate, the surface of the crystallized glass substrate is insulative to suppress diffusion of impurities contained in the material and exhibiting undesirable behavior in the semiconductor device into the SOI layer. It is necessary to cover with an insulating film such as a Si film, and the process itself becomes complicated due to an increase in the number of steps for manufacturing an SOI wafer.

これに対して、本発明が採用する低温プロセスは、接合工程および剥離工程の何れの工程においても低温化が可能であるために、ＳＯＩウエーハの製造プロセスの簡易化と安定化とを同時に実現可能であるという大きな利点を有するのである。なお、必要に応じて、ＳＯＩ層１２と絶縁性基板２０との結合強度を更に向上させるために、図１（Ｆ）の剥離工程の後に熱処理工程を付加するようにしてもよいことはいうまでもない。一般的には、図１（Ｆ）の剥離工程直後のＳＯＩ層１２の厚みは０．５μｍ以下とされるため、この場合の熱処理温度は比較的高温とすることが可能であり、例えば１０００〜１２５０℃程度の温度範囲で実行することも可能である。   On the other hand, the low-temperature process employed by the present invention can reduce the temperature in both the bonding process and the peeling process, so that the manufacturing process of the SOI wafer can be simplified and stabilized at the same time. It has the great advantage of being. It goes without saying that a heat treatment step may be added after the peeling step of FIG. 1F in order to further improve the bonding strength between the SOI layer 12 and the insulating substrate 20 as necessary. Nor. In general, since the thickness of the SOI layer 12 immediately after the peeling process in FIG. 1F is 0.5 μm or less, the heat treatment temperature in this case can be relatively high. It is also possible to execute in a temperature range of about 1250 ° C.

絶縁性基板２０上にＳＯＩ層１２を形成した後に、このＳＯＩ層１２の膜厚をウエーハ面内で均一の所定厚みにまで薄膜化するためのタッチポリッシュなどの機械的研磨を施す。図２（Ａ）に示した例では、剥離工程直後のＳＯＩ層１２の膜厚は０．３μｍ程度であり、通常のＳｉウエーハ製造工程における鏡面研磨と同様の手順でＳＯＩ層１２表面を鏡面研磨して概ね０．１μｍまで薄膜化する。この鏡面加工により、剥離工程でＳＯＩ層１２表面に生じたヘイズなどの表面粗さが除去される。   After the SOI layer 12 is formed on the insulating substrate 20, mechanical polishing such as touch polishing is performed to reduce the thickness of the SOI layer 12 to a uniform predetermined thickness within the wafer surface. In the example shown in FIG. 2A, the film thickness of the SOI layer 12 immediately after the peeling process is about 0.3 μm, and the surface of the SOI layer 12 is mirror-polished in the same procedure as the mirror-polishing in the normal Si wafer manufacturing process. As a result, the film thickness is reduced to approximately 0.1 μm. By this mirror finishing, surface roughness such as haze generated on the surface of the SOI layer 12 in the peeling process is removed.

図２（Ｂ）は上記の鏡面研磨工程終了後のＳＯＩ層１２の様子を図示している。この状態でのＳＯＩ層１２は、鏡面研磨によりその厚さは概ね０．１μｍまで薄膜化されるとともに、前工程で誘起された表面荒れが除去されているが、水素（または希ガス）のイオン注入によって誘起された残存ダメージや結晶欠陥、さらには鏡面研磨を施すことにより新たに誘起される僅かなダメージがＳＯＩ層１２のＳｉ結晶格子に導入された状態にある。このようなダメージ起因の微細な格子欠陥は、それ自身がキャリア再結合中心となってキャリアの挙動に影響を与えることのほか、後のデバイス製造工程での熱処理を受けて転位等のマクロな欠陥となり、デバイスの電気的特性を低下させる遠因となり得る。このため、これらのＳＯＩ層１２中のダメージを除去するための処理を施しておく必要がある。   FIG. 2B illustrates a state of the SOI layer 12 after the above mirror polishing process is completed. In this state, the SOI layer 12 is thinned to approximately 0.1 μm by mirror polishing and the surface roughness induced in the previous step is removed, but the hydrogen (or rare gas) ions are removed. Residual damage and crystal defects induced by the implantation, and slight damage newly induced by mirror polishing are introduced into the Si crystal lattice of the SOI layer 12. Such fine lattice defects caused by damages themselves become carrier recombination centers and affect the behavior of carriers. In addition, they undergo macroscopic defects such as dislocations after heat treatment in the subsequent device manufacturing process. Thus, the electrical characteristics of the device may be deteriorated. Therefore, it is necessary to perform a process for removing damage in these SOI layers 12.

このようなダメージ除去処理としては、ＳＯＩ層１２の面内全体にわたってダメージ除去する場合と所望の領域でのみダメージ除去する場合とで異なる手法を選択することとなるが、前者の場合には熱処理炉やランプ加熱装置を用いた加熱処理によることができ、後者の場合にはレーザアニールなどによることができる。図２（Ｃ）は、ＳＯＩ層１２の全面にわたって上記のダメージ除去処理を施した場合を例示したものであり、加熱処理によってＳＯＩ層１２内のダメージが全面にわたって除去されている。なお、ＳＯＩ層中からダメージ除去がなされたことは、後述するキャリア・ライフタイム測定によるなどして簡易かつ迅速にモニタすることが可能である。   As such damage removal processing, different methods are selected depending on whether the damage is removed over the entire surface of the SOI layer 12 or when the damage is removed only in a desired region. In the former case, a heat treatment furnace is selected. In the latter case, laser annealing or the like can be used. FIG. 2C illustrates the case where the damage removal process is performed over the entire surface of the SOI layer 12, and the damage in the SOI layer 12 is removed over the entire surface by the heat treatment. It should be noted that the removal of damage from the SOI layer can be easily and quickly monitored by, for example, carrier lifetime measurement described later.

上述のダメージ除去処理によって、Ｓｉ結晶中でのキャリアの再結合中心（捕獲中心）として作用する格子歪や格子欠陥などが除去され、ＳＯＩ層１２の電気的特性（キャリアの移動度やライフタイムなど）はＳＯＩ層１２の本来の値にまで回復することとなる。そして、この状態のＳＯＩ層１２の所望の領域に、例えばＡｒ+イオンを注入するなどしてキャリア捕獲中心を形成すると、単一のＳＯＩ層１２の面内で電気的特性の高い領域と低い領域を作り込むことが可能となる。 The above-described damage removal processing removes lattice strain, lattice defects, and the like that act as carrier recombination centers (capture centers) in the Si crystal, and the electrical characteristics of the SOI layer 12 (carrier mobility, lifetime, etc.) ) Is restored to the original value of the SOI layer 12. Then, when a carrier trapping center is formed in a desired region of the SOI layer 12 in this state, for example, by implanting Ar + ions, a region having a high electrical characteristic and a region having a low electrical characteristic within the plane of the single SOI layer 12 Can be built.

図２（Ｄ）は、マスク５０の開口部からＡｒ+イオンを注入してＳＯＩ層１２の面内での所望領域に電気的特性の低い領域を形成する場合を図示したものである。この場合のＡｒ+イオンの注入深さはＳＯＩ層１２の厚みにも依存するが、例えばＡｒ+イオンの平均進入深さが絶縁性基板２０との界面から０．１μｍ程度となるように加速電圧が設定される。また、ドーズ量はＡｒ+イオン注入領域の電気的特性をどの水準に設定するかに依存するが、例えば、１×１０16〜１×１０17ｃｍ-2などとされる。なお、イオン注入時のＳＯＩウエーハの温度を２５０〜４５０℃程度に保持したり、ＳＯＩ層中に注入されるＡｒ+イオンのチャネリング抑制のために、ＳＯＩ層１２表面に予め酸化膜等の絶縁膜を形成させて当該絶縁膜を通してイオン注入するようにしてもよい。 FIG. 2D illustrates a case where a region having low electrical characteristics is formed in a desired region in the plane of the SOI layer 12 by implanting Ar + ions from the opening of the mask 50. In this case, the Ar + ion implantation depth depends on the thickness of the SOI layer 12, but for example, the acceleration voltage is set so that the average penetration depth of Ar + ions is about 0.1 μm from the interface with the insulating substrate 20. Is set. The dose depends on the level of electrical characteristics of the Ar + ion implantation region, and is set to 1 × 10 16 to 1 × 10 17 cm −2 , for example. Note that an insulating film such as an oxide film is previously formed on the surface of the SOI layer 12 in order to keep the temperature of the SOI wafer at the time of ion implantation at about 250 to 450 ° C. or to suppress channeling of Ar + ions implanted into the SOI layer. Then, ions may be implanted through the insulating film.

Ａｒ+イオンが注入された領域には、イオン注入によるダメージ起因の微細な格子欠陥が導入されており、それ自身がキャリア再結合中心となることのほか、その後のデバイス製造工程での熱処理を受けて転位等のマクロな欠陥となり、デバイスの電気的特性を所望の水準にまで低下させることが可能となる。つまり、単一のＳＯＩ層１２の面内で電気的特性の高い領域（１２ａ）と低い領域（１２ｂ）とを作り込むことが可能となる（図２（Ｅ））。 In the region where Ar + ions are implanted, fine lattice defects due to damage caused by ion implantation are introduced, and in addition to being a carrier recombination center, the region is subjected to a heat treatment in the subsequent device manufacturing process. Thus, a macro defect such as dislocation is generated, and the electrical characteristics of the device can be lowered to a desired level. That is, a region (12a) with high electrical characteristics and a region (12b) with high electrical characteristics can be formed in the plane of the single SOI layer 12 (FIG. 2E).

このようなＳＯＩウエーハを液晶表示装置などの電気光学装置製造用基板として用いることとすると、当該基板上の電気的特性が低い領域（１２ｂ）に形成されたスイッチング素子としてのＴＦＴに光電効果によって光リーク電流が発生した場合でも、当該リーク電流のキャリアの拡散長が短いために、ＴＦＴのトランジスタ特性が変化するという問題が解消される。一方、電気的に高特性が求められる電子デバイス（例えば、ＴＦＴディスプレイのデータ線およびゲート線の駆動回路部分）を高い電気特性の単結晶Ｓｉ領域（１２ａ）に形成することが可能となるのである。すなわち、本発明のＳＯＩウエーハを用いる場合には煩雑な工程を必要とすることなく、高特性が求められる電子デバイスと光リーク電流による特性変化を生じることのない電子デバイスとを、単一のＳＯＩ層に作り込むことが可能となるのである。   When such an SOI wafer is used as a substrate for manufacturing an electro-optical device such as a liquid crystal display device, light is applied to a TFT as a switching element formed in a region (12b) having low electrical characteristics on the substrate by a photoelectric effect. Even when a leak current occurs, the problem that the transistor characteristics of the TFT change because the carrier diffusion length of the leak current is short is solved. On the other hand, it is possible to form an electronic device (for example, a data line and a gate line drive circuit portion of a TFT display) in a single crystal Si region (12a) having high electrical characteristics, which requires electrical characteristics. . That is, when the SOI wafer of the present invention is used, an electronic device that requires high characteristics and an electronic device that does not cause a change in characteristics due to light leakage current can be combined into a single SOI without requiring a complicated process. It is possible to build in layers.

このようなＳＯＩ層面内での電気的特性分布は、例えば、キャリア・ライフタイムの面内マッピングにより評価することができる。半導体結晶中におけるキャリアライフタイムは、再結合ライフタイムと生成ライフタイムとに大別されるが、本実施例で用いたライフタイム測定法である「レーザマイクロウェーブ光導電率法（ＬＭ−ＰＣ法）」は、結晶中で生成したキャリアの再結合ライフタイムを評価する手法である。   Such electrical characteristic distribution in the plane of the SOI layer can be evaluated by, for example, in-plane mapping of carrier lifetime. The carrier lifetime in the semiconductor crystal is roughly classified into a recombination lifetime and a generation lifetime. The “laser microwave photoconductivity method (LM-PC method)” is a lifetime measurement method used in this example. ")" Is a method for evaluating the recombination lifetime of carriers generated in the crystal.

再結合ライフタイムの概念は、光やｐ−ｎ接合に順バイアスを印加なするなどして半導体結晶中に過剰なキャリアが注入された際に、熱平衡状態に回復するまでのキャリアの減衰プロセスに関わるものであり、ＬＭ−ＰＣ法は、半導体結晶の導電率（σ）がσ＝ｑ（μn・ｎ＋μp・ｐ）で与えられ、マイクロウエーブの反射率の変化（ΔＰ）は導電率の変化（Δσ）に依存するという現象（ΔＰ∝Δσ）を利用するものである。ここで、μnおよびμpは各々、電子および正孔の移動度であり、ｎおよびｐは各々、ｎ＝ｎ0＋Δｎおよびｐ＝ｐ0＋Δｐ（ｎ0およびｐ0は熱平衡状態での電子濃度および正孔濃度であり、ΔｎおよびΔｐは非平衡状態での過剰電子濃度および過剰正孔濃度である）。 The concept of recombination lifetime is the process of decaying carriers until recovery to thermal equilibrium occurs when excess carriers are injected into the semiconductor crystal by applying a forward bias to light or a pn junction. In the LM-PC method, the conductivity (σ) of a semiconductor crystal is given by σ = q (μ n · n + μ p · p), and the change in reflectance (ΔP) of the microwave is A phenomenon (ΔP∝Δσ) that depends on a change (Δσ) is used. Here, μ n and μ p are the mobility of electrons and holes, respectively, and n and p are n = n 0 + Δn and p = p 0 + Δp, respectively (n 0 and p 0 are electrons in a thermal equilibrium state) Concentration and hole concentration, and Δn and Δp are excess electron concentration and excess hole concentration in the nonequilibrium state).

具体的には、被測定試料としてのＳＯＩウエーハをＸＹ平面内をスキャンニング可能な石英製の試料ステージに載置し、レーザ光を照射することでＳＯＩウエーハの単結晶Ｓｉ層中に過剰キャリアを生成させる。そして、ＳＯＩウエーハに照射させたマイクロウェーブの反射率をモニタし、その減衰曲線を解析して少数キャリアの再結合ライフタイムを求めている。   Specifically, an SOI wafer as a sample to be measured is placed on a quartz sample stage that can be scanned in the XY plane, and an excess carrier is generated in the single crystal Si layer of the SOI wafer by irradiating a laser beam. Generate. Then, the reflectance of the microwave irradiated to the SOI wafer is monitored, and the attenuation curve is analyzed to determine the recombination lifetime of minority carriers.

なお、この手法によれば、ＳＯＩウエーハの各測定点での局所的なキャリアライフタイムを測定することができるため、マッピング測定を実行することでキャリアライフタイムの面内分布を求めることが可能である。そして、導電率についてのσ＝ｑ（μn・ｎ＋μp・ｐ）の関係式から明らかなように、キャリア・ライフタイムはキャリアの移動度の情報を含むものであるから、ＳＯＩウエーハの電気的特性の面内分布のモニタリングが可能となるのである。 In addition, according to this method, since the local carrier lifetime at each measurement point of the SOI wafer can be measured, it is possible to obtain the in-plane distribution of the carrier lifetime by executing the mapping measurement. is there. As is clear from the relational expression of σ = q (μ n · n + μ p · p) for conductivity, since the carrier lifetime includes information on the mobility of the carrier, the electrical characteristics of the SOI wafer In-plane distribution can be monitored.

このように、本発明のＳＯＩウエーハ面内での電気的特性の空間的分布を、ＬＭ−ＰＣ法によるキャリアライフタイムの測定によりインラインで、かつ非接触な状態でモニタすることができる。   As described above, the spatial distribution of the electrical characteristics within the SOI wafer surface of the present invention can be monitored in-line and in a non-contact state by measuring the carrier lifetime by the LM-PC method.

（製造プロセス例：その２）
図４は、本発明のＳＯＩウエーハの製造プロセスの第２例を説明するための図である。剥離工程までは図１を用いて説明した実施例１の工程と概ね同様であるので重複しての説明は省略することし、単一のＳＯＩ層の所望の領域に電気的特性が互いに異なる領域を形成するプロセスのみが図４に図示されている。 (Example of manufacturing process: 2)
FIG. 4 is a view for explaining a second example of the manufacturing process of the SOI wafer of the present invention. The process up to the peeling process is substantially the same as the process of the first embodiment described with reference to FIG. 1, and therefore, the redundant description is omitted, and a desired area of a single SOI layer has different electrical characteristics from each other. Only the process of forming is illustrated in FIG.

図４（Ａ）と図４（Ｂ）に図示された機械的研磨工程は実施例１と同様の手順で実行され、この鏡面加工により、剥離工程でＳＯＩ層１２表面に生じたヘイズなどの表面粗さが除去される。すなわち、図４（Ｂ）の鏡面研磨工程終了後のＳＯＩ層１２は、鏡面研磨によりその厚さは概ね０．１μｍまで薄膜化されるとともに、前工程で誘起された表面荒れが除去されている。   The mechanical polishing step illustrated in FIGS. 4A and 4B is performed in the same procedure as in Example 1. By this mirror finishing, the surface such as haze generated on the surface of the SOI layer 12 in the peeling step. Roughness is removed. That is, the SOI layer 12 after the mirror polishing step in FIG. 4B is thinned to approximately 0.1 μm by mirror polishing, and the surface roughness induced in the previous step is removed. .

本実施例では、ＳＯＩ層１２の面内での所望領域にのみダメージ回復処理（ここでは、レーザアニール処理）が施され（図４（Ｃ））、当該領域でのみ水素イオン（あついは希ガスイオン）注入に起因して導入された格子歪や格子欠陥などが除去され、その他の領域はダメージが残存したままの状態に置かれる（図４（Ｄ））。このような局所的なダメージ除去処理によってＳｉ結晶中でのキャリアの捕獲中心として作用する格子歪や格子欠陥などを所望領域においてのみ除去すると、当該処理を施した領域のＳＯＩ層１２の電気的特性（移動度やライフタイムなど）は本来の値にまで回復する一方、未処理領域のダメージは温存され、その後のデバイス製造工程での熱処理を受けて転位等のマクロな欠陥となり、デバイスの電気的特性を所望の水準にまで低下させることが可能となる。つまり、単一のＳＯＩ層１２の面内で電気的特性の高い領域（１２ａ）と低い領域（１２ｂ）とを作り込むことが可能となる（図４（Ｅ））。   In this embodiment, damage recovery processing (here, laser annealing processing) is performed only on a desired region in the plane of the SOI layer 12 (FIG. 4C), and hydrogen ions (hot gas is rarely in this region). The lattice strain and lattice defects introduced due to the (ion) implantation are removed, and the other regions are left in a state where damage remains (FIG. 4D). When the lattice distortion or lattice defect acting as a carrier trapping center in the Si crystal is removed only in a desired region by such local damage removal processing, the electrical characteristics of the SOI layer 12 in the region subjected to the processing are removed. (Mobility, lifetime, etc.) are restored to their original values, while the damage in the unprocessed area is preserved, and after the heat treatment in the subsequent device manufacturing process, it becomes a macro defect such as dislocation, and the device electrical The characteristics can be lowered to a desired level. That is, a region (12a) with high electrical characteristics and a region (12b) with high electrical characteristics can be formed in the plane of the single SOI layer 12 (FIG. 4E).

（製造プロセス例：その３）
本実施例の製造プロセスでは、水素イオン（あるいは希ガスイオン）注入によってＳＯＩ層中に導入されたダメージの除去を、接合工程の前段階に設ける。このようなプロセスは、水素脆化を利用した剥離のために５００℃以上といった高温処理が必要とされる従来のスマートカット法によるＳＯＩウエーハ製造法では採用し得ないものであり、本発明で採用される低温化プロセスにより可能となるものである。 (Example of manufacturing process: Part 3)
In the manufacturing process of this embodiment, the removal of damage introduced into the SOI layer by hydrogen ion (or rare gas ion) implantation is provided in the previous stage of the bonding step. Such a process cannot be employed in the conventional SOI wafer manufacturing method using the smart cut method, which requires a high temperature treatment of 500 ° C. or higher for delamination using hydrogen embrittlement, and is employed in the present invention. This is made possible by the low temperature process.

図５および図６は、本発明のＳＯＩウエーハの製造プロセスの第３例を説明するための図で、図５は透明絶縁性基板の主面上にＳＯＩ層を形成するまでのプロセスを、図６は単一のＳＯＩ層の所望の領域に電気的特性が互いに異なる領域を形成するプロセスが図示されている。   5 and 6 are diagrams for explaining a third example of the manufacturing process of the SOI wafer of the present invention. FIG. 5 is a diagram illustrating the process until the SOI layer is formed on the main surface of the transparent insulating substrate. 6 shows a process of forming regions having different electrical characteristics in desired regions of a single SOI layer.

同一の径を有する単結晶のＳｉウエーハ１０と絶縁性基板２０とを準備して（図５（Ａ））、単結晶Ｓｉウエーハ１０のＳＯＩ層となる表面側には、後の工程で所定の厚さのＳＯＩ層が得られるように水素イオンまたは希ガスイオンが注入され（図５（Ｂ））、単結晶Ｓｉウエーハ１０の表面近傍の所定の深さに均一なイオン注入層１１が形成される。   A single-crystal Si wafer 10 and an insulating substrate 20 having the same diameter are prepared (FIG. 5A), and a surface of the single-crystal Si wafer 10 serving as an SOI layer has a predetermined value in a later step. Hydrogen ions or rare gas ions are implanted so as to obtain a thick SOI layer (FIG. 5B), and a uniform ion implantation layer 11 is formed at a predetermined depth near the surface of the single crystal Si wafer 10. The

次に、イオン注入層１１が形成された単結晶Ｓｉウエーハ１０の面内での所望領域にのみレーザアニール処理を施し（図５（Ｃ））、当該領域の水素イオン（あるいは希ガスイオン）の注入に起因するダメージを除去し、その他の領域のダメージは残存したままの状態としておく。これにより、その後のデバイス製造工程の熱処理を受けることで欠陥形成が顕在化して所定の水準まで電気的特性が低下する領域と、かかる欠陥の発生がなく高い電気的特性を有することとなる領域とが単一のＳＯＩ層１２得られる（図５（Ｄ））。   Next, laser annealing is performed only on a desired region in the plane of the single crystal Si wafer 10 on which the ion implantation layer 11 is formed (FIG. 5C), and hydrogen ions (or rare gas ions) in the region are applied. Damage caused by implantation is removed, and damage in other regions is left as it is. As a result, the region where the defect formation becomes obvious by receiving the heat treatment in the subsequent device manufacturing process and the electrical characteristics are reduced to a predetermined level, and the region where such defects are not generated and have high electrical characteristics Is obtained as a single SOI layer 12 (FIG. 5D).

イオン注入層１１が形成されかつ局所的にダメージ除去処理が施された単結晶Ｓｉウエーハ１０と絶縁性基板２０のそれぞれの接合面に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施す（図５（Ｅ））。なお、このような表面処理は、単結晶Ｓｉウエーハ１０と絶縁性基板２０の双方の接合面に処理を施す必要は必ずしもなく、何れか一方の接合面にのみ施すこととしてもよいことは既に説明した。   Plasma treatment for surface cleaning, surface activation, or the like is performed on each bonding surface of the single crystal Si wafer 10 on which the ion-implanted layer 11 has been formed and locally subjected to damage removal processing and the insulating substrate 20. Ozone treatment is performed (FIG. 5E). Note that such a surface treatment does not necessarily have to be performed on the bonding surfaces of both the single crystal Si wafer 10 and the insulating substrate 20, and may be performed only on one of the bonding surfaces. did.

表面処理が施された単結晶Ｓｉウエーハ１０と絶縁性基板２０の表面を接合面として密着させて接合し（図５（Ｆ））、外部から衝撃を加えることでイオン注入層１１内でのＳｉ−Ｓｉ結合を切り、単結晶Ｓｉウエーハ１０をＳＯＩ層１２とバルク部１３とに機械的に分断する。これにより、ＳＯＩ層１２は絶縁性基板２０の一方主面上に貼り合わされたまま単結晶Ｓｉウエーハ１０のバルク部１３から剥離され、絶縁性基板２０の主面上にＳＯＩ層１２を備えるＳＯＩウエーハが得られることとなる（図５（Ｇ））。   The surface of the single crystal Si wafer 10 subjected to the surface treatment and the surface of the insulating substrate 20 are bonded together as a bonding surface (FIG. 5F), and the Si in the ion implantation layer 11 is applied by applying an impact from the outside. The -Si bond is cut, and the single crystal Si wafer 10 is mechanically divided into the SOI layer 12 and the bulk portion 13. As a result, the SOI layer 12 is peeled off from the bulk portion 13 of the single crystal Si wafer 10 while being bonded to one main surface of the insulating substrate 20, and the SOI wafer having the SOI layer 12 on the main surface of the insulating substrate 20. Is obtained (FIG. 5G).

絶縁性基板２０上にＳＯＩ層１２を形成した後に、このＳＯＩ層１２の膜厚をウエーハ面内で均一の所定厚みにまで薄膜化するためのタッチポリッシュなどの機械的研磨を施す。図６（Ａ）に示した例でも、剥離工程直後のＳＯＩ層１２の膜厚は０．３μｍ程度であり、通常のＳｉウエーハ製造工程における鏡面研磨と同様の手順でＳＯＩ層１２表面を鏡面研磨して概ね０．１μｍまで薄膜化する。この鏡面加工により、剥離工程でＳＯＩ層１２表面に生じたヘイズなどの表面粗さが除去される。   After the SOI layer 12 is formed on the insulating substrate 20, mechanical polishing such as touch polishing is performed to reduce the thickness of the SOI layer 12 to a uniform predetermined thickness within the wafer surface. Also in the example shown in FIG. 6A, the film thickness of the SOI layer 12 immediately after the peeling process is about 0.3 μm, and the surface of the SOI layer 12 is mirror-polished in the same procedure as the mirror-polishing in the normal Si wafer manufacturing process. As a result, the film thickness is reduced to approximately 0.1 μm. By this mirror finishing, surface roughness such as haze generated on the surface of the SOI layer 12 in the peeling process is removed.

鏡面研磨工程終了後のＳＯＩ層１２は、鏡面研磨によりその厚さは概ね０．１μｍまで薄膜化されるとともに前工程で誘起された表面荒れが除去されているが、鏡面研磨を施すことにより新たに誘起される僅かなダメージがＳＯＩ層のＳｉ結晶中に加えられた状態にあるため、このダメージをＳＯＩ層１２の全面にわたって除去する必要がある。このための処理は、熱処理炉やランプ加熱装置を用いて施される（図６（Ｃ））。   The SOI layer 12 after the completion of the mirror polishing process is thinned to approximately 0.1 μm by mirror polishing and the surface roughness induced in the previous process is removed. Since the slight damage induced by this is in the state of being added to the Si crystal of the SOI layer, it is necessary to remove this damage over the entire surface of the SOI layer 12. The treatment for this is performed using a heat treatment furnace or a lamp heating device (FIG. 6C).

なお、鏡面処理により導入されたダメージ除去処理によって局所的に残存させた水素イオン注入起因のダメージまでが除去されることがないように条件選択されることは云うまでもない。また、外部加熱によるダメージ除去条件の選択が困難な場合には、化学的エッチングによってＳＯＩ層１２の表面領域の破砕層を除去するなどの手法によることも有効である。   Needless to say, the conditions are selected so that damage caused by hydrogen ion implantation left locally by the damage removal treatment introduced by the mirror surface treatment is not removed. In addition, when it is difficult to select a condition for removing damage by external heating, it is also effective to use a technique such as removing a crushed layer in the surface region of the SOI layer 12 by chemical etching.

最終的には、単一のＳＯＩ層１２の面内で、水素イオン注入起因のダメージが残存する領域とダメージ除去された領域とが形成され、前者の領域においては、その後のデバイス製造工程での熱処理を受けて転位等のマクロな欠陥となり、デバイスの電気特性を所望の水準にまで低下させることが可能となる。つまり、単一のＳＯＩ層１２の面内で電気的特性の高い領域（１２ａ）と低い領域（１２ｂ）とを作り込むことが可能となる（図６（Ｄ））。   Eventually, a region where damage due to hydrogen ion implantation remains and a region where damage has been removed are formed in the plane of the single SOI layer 12. In the former region, in the subsequent device manufacturing process, When subjected to the heat treatment, it becomes a macro defect such as dislocation, and the electrical characteristics of the device can be lowered to a desired level. That is, a region (12a) having high electrical characteristics and a region (12b) having high electrical characteristics can be formed in the plane of the single SOI layer 12 (FIG. 6D).

（製造プロセス例：その４）
本実施例の製造プロセスでは、アルゴンイオン注入によるＳＯＩ層中へダメージの導入を、接合工程の前段階に設ける。 (Example of manufacturing process: 4)
In the manufacturing process of the present embodiment, the introduction of damage into the SOI layer by argon ion implantation is provided before the bonding step.

図７および図８は、本発明のＳＯＩウエーハの製造プロセスの第４例を説明するための図で、図７には絶縁性基板の主面上にＳＯＩ層を形成するまでのプロセスが、図８には単一のＳＯＩ層の所望の領域に電気的特性が互いに異なる領域を形成するプロセスが図示されている。   7 and 8 are views for explaining a fourth example of the manufacturing process of the SOI wafer according to the present invention. FIG. 7 shows the process until the SOI layer is formed on the main surface of the insulating substrate. 8 illustrates a process of forming regions having different electrical characteristics in desired regions of a single SOI layer.

単結晶のＳｉウエーハ１０と絶縁性基板２０とを準備して（図７（Ａ））、単結晶Ｓｉウエーハ１０のＳＯＩ層となる表面側に水素イオンまたは希ガスイオンを注入し（図７（Ｂ））、単結晶Ｓｉウエーハ１０の表面近傍の所定の深さに均一なイオン注入層１１を形成する。そして、イオン注入層１１が形成された単結晶Ｓｉウエーハ１０の面内での所望領域にのみアルゴンをイオン注入する（図７（Ｃ））。なお、アルゴンイオンの注入深さは、水素イオンの注入深さ未満の適当な深さが選択される。既に水素イオンが注入されている領域に重ねてアルゴンイオンを浅く注入するのは、当該領域において、デバイス製造工程における結晶欠陥の発生をより確実なものとするためである。すなわち、水素イオン注入に起因するダメージはイオン注入層１１の近傍で最も大きくなるが、この領域は後の剥離工程によって除去されてしまうため、結晶欠陥発生核としての安定性に欠ける場合が生じ得る。そこで、重ねてアルゴンイオンを注入することで、結晶欠陥発生核を確実に作り込むこととしているのである。   A single crystal Si wafer 10 and an insulating substrate 20 are prepared (FIG. 7A), and hydrogen ions or rare gas ions are implanted into the surface side of the single crystal Si wafer 10 which becomes the SOI layer (FIG. 7 ( B)), the uniform ion implantation layer 11 is formed at a predetermined depth near the surface of the single crystal Si wafer 10. Then, argon is ion-implanted only into a desired region in the plane of the single crystal Si wafer 10 on which the ion implantation layer 11 is formed (FIG. 7C). The argon ion implantation depth is selected to be an appropriate depth less than the hydrogen ion implantation depth. The reason why the argon ions are implanted shallowly over the region into which hydrogen ions have already been implanted is to make the generation of crystal defects in the device manufacturing process more reliable in the region. That is, damage caused by hydrogen ion implantation is greatest in the vicinity of the ion-implanted layer 11, but this region is removed by a subsequent peeling step, so that stability as a crystal defect generation nucleus may be lacked. . Therefore, by repeatedly implanting argon ions, crystal defect generation nuclei are reliably formed.

このようにして、その後のデバイス製造工程の熱処理を受けることで欠陥形成が顕在化して所定の水準まで電気的特性が低下する領域と、かかる欠陥の発生がなく高い電気的特性を有することとなる領域とが単一のＳＯＩ層１２得られる（図７（Ｄ））。   In this way, the region where the defect formation becomes obvious due to the subsequent heat treatment in the device manufacturing process and the electrical characteristics are reduced to a predetermined level, and there is no occurrence of such defects and the electrical characteristics are high. As a result, a single SOI layer 12 is obtained (FIG. 7D).

イオン注入層１１が形成されかつ局所的にダメージ除去処理が施された単結晶Ｓｉウエーハ１０と絶縁性基板２０の少なくとも一方の接合面に、表面清浄化や表面活性化などを目的としたプラズマ処理やオゾン処理を施し（図７（Ｅ））、これらの接合面を密着させて接合し（図７（Ｆ））、外部から衝撃を加えることで単結晶Ｓｉウエーハ１０をＳＯＩ層１２とバルク部１３とに機械的に分断して、絶縁性基板２０の主面上にＳＯＩ層１２を備えるＳＯＩウエーハが得られることとなる（図７（Ｇ））。   Plasma treatment for the purpose of surface cleaning, surface activation, or the like is performed on at least one joint surface of the single crystal Si wafer 10 on which the ion implantation layer 11 is formed and locally subjected to damage removal treatment and the insulating substrate 20. Or the ozone treatment (FIG. 7 (E)), these bonding surfaces are brought into close contact with each other (FIG. 7 (F)), and the single crystal Si wafer 10 is bonded to the SOI layer 12 and the bulk portion by applying an impact from the outside. Thus, an SOI wafer including the SOI layer 12 on the main surface of the insulating substrate 20 is obtained (FIG. 7G).

図８（Ａ）と図８（Ｂ）に図示された機械的研磨工程は実施例１と同様の手順で実行され、鏡面研磨工程終了後のＳＯＩ層１２は、鏡面研磨によりその厚さは概ね０．１μｍまで薄膜化されるとともに、前工程で誘起された表面荒れが除去されている。   The mechanical polishing process illustrated in FIGS. 8A and 8B is performed in the same procedure as in Example 1, and the thickness of the SOI layer 12 after the mirror polishing process is substantially reduced by mirror polishing. The film thickness is reduced to 0.1 μm, and the surface roughness induced in the previous process is removed.

本実施例では、ＳＯＩ層１２の面内での所望領域にのみレーザアニール処理が施され（図８（Ｃ））、当該領域でのみ水素イオン注入起因のダメージが除去され、その他の領域はダメージが残存したままの状態に置かれる（図８（Ｄ））。このような局所的なダメージ除去処理によってＳｉ結晶中でのキャリアの捕獲中心として作用する格子歪や格子欠陥などを所望領域においてのみ除去すると、単一のＳＯＩ層１２の面内で電気的特性の高い領域（１２ａ）と低い領域（１２ｂ）とを作り込むことが可能となる（図８（Ｅ））。   In this embodiment, laser annealing treatment is performed only on a desired region in the plane of the SOI layer 12 (FIG. 8C), damage caused by hydrogen ion implantation is removed only in that region, and other regions are damaged. Is left as it is (FIG. 8D). When such local damage removal processing removes lattice strain, lattice defects, and the like acting as carrier trapping centers in the Si crystal only in a desired region, the electrical characteristics of the single SOI layer 12 are improved. A high region (12a) and a low region (12b) can be formed (FIG. 8E).

（領域画定例：ライトバルブ）
本実施例は、本発明のＳＯＩウエーハを液晶表示装置の一種であるライトバルブの製造用基板として用いる場合の領域画定例に関するものである。石英ガラス基板上に形成された単結晶ＳＯＩ層を有する本発明のＳＯＩウエーハを用いてＴＦＴを形成すると、既に説明した低ライフタイム化処理を施さない領域のキャリア移動度としては、ｎ型Ｓｉの場合に２５０ｃｍ2／Ｖ・ｓｅｃ以上、ｐ型Ｓｉの場合で１５０ｃｍ2／Ｖ・ｓｅｃ以上のものが容易に得られる。一方、低ライフタイム化処理を施した領域のキャリア移動度は所望の水準にまで低く抑えられ、光リーク電流のキャリア拡散長が短くなってトランジスタ特性の変動が抑制される。したがって、本発明のＳＯＩウエーハの低ライフタイム領域に液晶表示装置の画素領域を形成すると光リーク電流起因のトランジスタ特性変動が抑制されるとともに、その周辺領域に相当する高ライフタイム領域に、画素領域に設けられる駆動用ＴＦＴの制御回路を形成することで、当該制御回路の高速化・高性能化が担保される。 (Example of area definition: light valve)
This embodiment relates to an example of region definition when the SOI wafer of the present invention is used as a substrate for manufacturing a light valve which is a kind of liquid crystal display device. When a TFT is formed using the SOI wafer of the present invention having a single crystal SOI layer formed on a quartz glass substrate, the carrier mobility in the region not subjected to the low lifetime treatment described above is n-type Si. In this case, it is possible to easily obtain 250 cm 2 / V · sec or more, and in the case of p-type Si, 150 cm 2 / V · sec or more. On the other hand, the carrier mobility in the region subjected to the lifetime reduction process is suppressed to a desired level, the carrier diffusion length of the light leakage current is shortened, and the fluctuation of transistor characteristics is suppressed. Therefore, when the pixel region of the liquid crystal display device is formed in the low lifetime region of the SOI wafer of the present invention, the transistor characteristic variation due to the light leakage current is suppressed, and the pixel region is disposed in the high lifetime region corresponding to the peripheral region. By forming a control circuit for the driving TFT provided in the circuit, speeding up and high performance of the control circuit are ensured.

図９（Ａ）および図９（Ｂ）はそれぞれ、１２インチ径のＳＯＩウエーハ１００のＳＯＩ層面内にライトバルブ装置の作製領域１０１が複数設けられている様子、および当該ライトバルブ装置作製領域１０１内でのキャリアライフタイムの面内分布の様子を説明するための図である。   FIG. 9A and FIG. 9B show a state in which a plurality of light valve device fabrication regions 101 are provided in the SOI layer surface of a 12-inch diameter SOI wafer 100, and the inside of the light valve device fabrication region 101, respectively. It is a figure for demonstrating the mode of the in-plane distribution of the carrier lifetime in FIG.

図９（Ａ）に示した例では、個々のライトバルブ装置作製領域は概ね１インチ×２インチの大きさの矩形を有し、これがＳＯＩ層の面内で周期的に設けられている。これらの領域は、ライトバルブ装置として必要となるＴＦＴ等のデバイスが形成された後にダイシングされて複数枚のライトバルブ装置として切り出されることとなる。   In the example shown in FIG. 9A, each light valve device manufacturing region has a rectangular shape with a size of approximately 1 inch × 2 inches, and this is periodically provided in the plane of the SOI layer. These regions are diced after a device such as a TFT required as a light valve device is formed, and cut out as a plurality of light valve devices.

図９（Ｂ）に図示したように、個々のライトバルブ装置作製領域は、低ライフタイム化処理が施された領域１０２と、かかる処理が施されずに高いライフタイムを有するその余の領域とに画定されている。領域１０２は液晶表示部が形成される領域に相当し、当該領域１０２内には例えば１０００×１０００の画素を備える画素マトリックス回路が形成され、各画素のスイッチング素子として動作する液晶駆動用ＴＦＴもまたこの領域に形成されることとなる。一方、高ライフタイム領域内に図示された領域１０３はゲート側駆動回路の形成領域、領域１０４はソース側駆動回路の形成領域、そして領域１０５はロジック回路の形成領域である。これらの高ライフタイム領域内に形成されたＴＦＴは高速度動作が可能で高周波数駆動の信号処理回路を得ることができるから、光リーク電流によるトランジスタ特性変動が抑制された画素マトリクス回路とこれら高特性信号処理回路とを、特別なデバイス製造プロセスを必要とすることなく単一のＳＯＩ層に一体化して形成することが可能である。   As shown in FIG. 9B, each light valve device manufacturing region includes a region 102 that has undergone a low lifetime process, and a remaining region that has a high lifetime without such a process. Is defined. The region 102 corresponds to a region where a liquid crystal display unit is formed. In the region 102, a pixel matrix circuit including, for example, 1000 × 1000 pixels is formed, and a liquid crystal driving TFT that operates as a switching element of each pixel is also formed. It will be formed in this region. On the other hand, a region 103 shown in the high lifetime region is a gate side driver circuit formation region, a region 104 is a source side driver circuit formation region, and a region 105 is a logic circuit formation region. Since TFTs formed in these high lifetime regions can operate at a high speed and a signal processing circuit driven at a high frequency can be obtained, a pixel matrix circuit in which transistor characteristic fluctuation due to light leakage current is suppressed, The characteristic signal processing circuit can be integrally formed in a single SOI layer without requiring a special device manufacturing process.

なお、本実施例では本発明のＳＯＩウエーハを液晶表示装置製造用基板として説明したが、アクティブマトリクス型のエレクトロルミネッセンス表示装置などの製造用基板として用いることも可能である。   In this embodiment, the SOI wafer of the present invention has been described as a substrate for manufacturing a liquid crystal display device. However, it can be used as a substrate for manufacturing an active matrix electroluminescence display device or the like.

本発明は、高速度動作が可能で高周波数駆動の信号処理回路と、光リーク電流によるトランジスタ特性変動が抑制された画素マトリクス回路とを、特別なデバイス製造プロセスを必要とすることなく単一のＳＯＩ層に一体化して形成することを可能とするＳＯＩウエーハを提供する。   The present invention provides a signal processing circuit capable of high-speed operation and a high-frequency drive, and a pixel matrix circuit in which transistor characteristic fluctuations due to optical leakage current are suppressed, without requiring a special device manufacturing process. Provided is an SOI wafer that can be formed integrally with an SOI layer.

本発明のＳＯＩウエーハの製造プロセスの第１例の、透明絶縁性基板の主面上にＳＯＩ層を形成するまでのプロセスを示す図である。It is a figure which shows the process until forming an SOI layer on the main surface of a transparent insulation board | substrate of the 1st example of the manufacturing process of the SOI wafer of this invention. 本発明のＳＯＩウエーハの製造プロセスの第１例の、単一のＳＯＩ層の所望の領域に電気的特性が互いに異なる領域を形成するプロセスを示す図である。It is a figure which shows the process of forming the area | region where an electrical property differs mutually in the desired area | region of a single SOI layer of the 1st example of the manufacturing process of the SOI wafer of this invention. 剥離工程で外部から衝撃を与える手法の例示のための図である。It is a figure for the illustration of the method of giving an impact from the outside at a peeling process. 本発明のＳＯＩウエーハの製造プロセスの第２例を説明するための図である。It is a figure for demonstrating the 2nd example of the manufacturing process of the SOI wafer of this invention. 本発明のＳＯＩウエーハの製造プロセスの第３例の、透明絶縁性基板の主面上にＳＯＩ層を形成するまでのプロセスを示す図である。It is a figure which shows the process until forming an SOI layer on the main surface of a transparent insulation board | substrate of the 3rd example of the manufacturing process of the SOI wafer of this invention. 本発明のＳＯＩウエーハの製造プロセスの第３例の、単一のＳＯＩ層の所望の領域に電気的特性が互いに異なる領域を形成するプロセスを示す図である。It is a figure which shows the process of forming the area | region where an electrical property differs mutually in the desired area | region of a single SOI layer of the 3rd example of the manufacturing process of the SOI wafer of this invention. 本発明のＳＯＩウエーハの製造プロセスの第４例の、透明絶縁性基板の主面上にＳＯＩ層を形成するまでのプロセスを示す図である。It is a figure which shows the process until forming an SOI layer on the main surface of a transparent insulation board | substrate of the 4th example of the manufacturing process of the SOI wafer of this invention. 本発明のＳＯＩウエーハの製造プロセスの第４例の、単一のＳＯＩ層の所望の領域に電気的特性が互いに異なる領域を形成するプロセスを示す図である。It is a figure which shows the process of forming the area | region where an electrical property differs mutually in the desired area | region of a single SOI layer of the 4th example of the manufacturing process of the SOI wafer of this invention. （Ａ）は１２インチ径のＳＯＩウエーハ１００のＳＯＩ層面内にライトバルブ装置の作製領域１０１が複数設けられている様子を示す図、（Ｂ）は当該ライトバルブ装置作製領域１０１内でのキャリアライフタイムの面内分布の様子を説明するための図である。(A) is a view showing a state in which a plurality of light valve device fabrication regions 101 are provided in the SOI layer surface of a 12-inch diameter SOI wafer 100, and (B) is a carrier life in the light valve device fabrication region 101. It is a figure for demonstrating the mode of in-plane distribution of time.

符号の説明Explanation of symbols

１０ 単結晶Ｓｉウエーハ
１１ イオン注入層
１２ ＳＯＩ層
１２ａ 高ライフタイム領域
１２ｂ 低ライフタイム領域
１３ 単結晶Ｓｉウエーハのバルク部
２０ 絶縁性基板
３０ ノズル
３１ ノズルの先端部
４０ ブレード
４１ ブレードの先端部
５０ マスク
１００ ＳＯＩウエーハ
１０１ ライトバルブ装置作製領域
１０２ 液晶表示部が形成される領域
１０３ ゲート側駆動回路の形成領域
１０４ ソース側駆動回路の形成領域
１０５ ロジック回路の形成領域 DESCRIPTION OF SYMBOLS 10 Single crystal Si wafer 11 Ion implantation layer 12 SOI layer 12a High lifetime region 12b Low lifetime region 13 Bulk portion of single crystal Si wafer 20 Insulating substrate 30 Nozzle 31 Nozzle tip 40 Blade 41 Blade tip 50 Mask DESCRIPTION OF SYMBOLS 100 SOI wafer 101 Light valve apparatus manufacturing area 102 Area | region in which a liquid crystal display part is formed 103 Gate side drive circuit formation area 104 Source side drive circuit formation area 105 Logic circuit formation area

Claims (15)

絶縁性基板上に貼り合わされた単一の単結晶シリコン層（ＳＯＩ層）を備え、
前記ＳＯＩ層の面内に、キャリア再結合中心密度が異なる複数種の領域が予め画定されて設けられていることを特徴とするＳＯＩウエーハ。 A single crystal silicon layer (SOI layer) bonded to an insulating substrate;
An SOI wafer, wherein a plurality of types of regions having different carrier recombination center densities are defined in advance in the plane of the SOI layer. 前記複数種の領域の一種領域は、該領域内でのキャリアライフタイムが相対的に短い低ライフタイム領域であることを特徴とする請求項１に記載のＳＯＩウエーハ。 2. The SOI wafer according to claim 1, wherein one type of the plurality of types of regions is a low lifetime region in which a carrier lifetime in the region is relatively short. 前記低ライフタイム領域は、貼り合わせ後のイオン注入領域であることを特徴とする請求項２に記載のＳＯＩウエーハ。 The SOI wafer according to claim 2, wherein the low lifetime region is an ion implantation region after bonding. 前記低ライフタイム領域の注入イオンは、アルゴンイオンであることを特徴とする請求項３に記載のＳＯＩウエーハ。 4. The SOI wafer according to claim 3, wherein the implanted ions in the low lifetime region are argon ions. 前記絶縁性基板は、電気光学装置用の透明絶縁性基板であることを特徴とする請求項１乃至４の何れか１項に記載のＳＯＩウエーハ。 The SOI wafer according to claim 1, wherein the insulating substrate is a transparent insulating substrate for an electro-optical device. 前記透明絶縁性基板は、石英基板であることを特徴とする請求項５に記載のＳＯＩウエーハ。 The SOI wafer according to claim 5, wherein the transparent insulating substrate is a quartz substrate. 前記電気光学装置は液晶装置であり、前記低ライフタイム領域は前記液晶表示装置の画素領域であることを特徴とする請求項５または６に記載のＳＯＩウエーハ。 7. The SOI wafer according to claim 5, wherein the electro-optical device is a liquid crystal device, and the low lifetime region is a pixel region of the liquid crystal display device. 前記液晶装置は、液晶ライトバルブであることを特徴とする請求項７に記載のＳＯＩウエーハ。 The SOI wafer according to claim 7, wherein the liquid crystal device is a liquid crystal light valve. 絶縁性基板上に単一の単結晶シリコン層（ＳＯＩ層）をイオン注入法で貼り合わせる第１のステップと、キャリア再結合中心密度が異なる複数種の領域を前記ＳＯＩ層の面内に設ける第２のステップとを備えていることを特徴とするＳＯＩウエーハの製造方法。 A first step of bonding a single single crystal silicon layer (SOI layer) on an insulating substrate by an ion implantation method, and a step of providing a plurality of types of regions having different carrier recombination center densities in the plane of the SOI layer. And a step of manufacturing an SOI wafer. 前記第２のステップは、前記ＳＯＩ層の所定の領域にアルゴンイオンを注入してキャリア再結合中心を導入することにより実行されることを特徴とする請求項９に記載のＳＯＩウエーハの製造方法。 10. The method for manufacturing an SOI wafer according to claim 9, wherein the second step is performed by implanting argon ions into a predetermined region of the SOI layer to introduce carrier recombination centers. 前記第２のステップは、前記ＳＯＩ層の所定の領域に前記貼り合わせ時のイオン注入ダメージ回復処理を施すことにより実行されることを特徴とする請求項９に記載のＳＯＩウエーハの製造方法。 10. The method for manufacturing an SOI wafer according to claim 9, wherein the second step is executed by performing ion implantation damage recovery processing at the time of bonding to a predetermined region of the SOI layer. 単結晶シリコンウエーハの一方主面側に水素イオンまたは希ガスイオンを注入する第１のステップと、
キャリア再結合中心密度が異なる複数種の領域を前記単結晶シリコンウエーハの一方主面内に設ける第２のステップと、
前記単結晶シリコンウエーハの一方主面を絶縁性基板に密着させてシリコン層を剥離してＳＯＩ層を形成する第３のステップと、を備えていることを特徴とするＳＯＩウエーハの製造方法。 A first step of implanting hydrogen ions or rare gas ions into one main surface side of the single crystal silicon wafer;
A second step of providing a plurality of types of regions having different carrier recombination center densities in one main surface of the single crystal silicon wafer;
And a third step of forming an SOI layer by peeling off the silicon layer by bringing one main surface of the single crystal silicon wafer into close contact with an insulating substrate. 前記第２のステップは、前記単結晶シリコンウエーハの一方主面内の所定の領域への前記水素イオンまたは希ガスイオンの注入ダメージ回復処理を施すことにより実行されることを特徴とする請求項１２に記載のＳＯＩウエーハの製造方法。 13. The second step is executed by performing an implantation damage recovery process of the hydrogen ions or rare gas ions to a predetermined region in one main surface of the single crystal silicon wafer. 2. A method for producing an SOI wafer according to 1). 前記第２のステップは、前記単結晶シリコンウエーハの一方主面内の所定の領域へのアルゴンイオン注入により実行されることを特徴とする請求項１２に記載のＳＯＩウエーハの製造方法。 13. The method for manufacturing an SOI wafer according to claim 12, wherein the second step is performed by implanting argon ions into a predetermined region in one main surface of the single crystal silicon wafer. 前記単結晶シリコンウエーハの一方主面内の、前記アルゴンイオン注入が施されていない領域に、前記水素イオンまたは希ガスイオンの注入ダメージ回復処理を施す第４のステップを備えていることを特徴とする請求項１４に記載のＳＯＩウエーハの製造方法。 A fourth step of performing an implantation damage recovery treatment of the hydrogen ions or rare gas ions on a region of the one main surface of the single crystal silicon wafer where the argon ion implantation is not performed is provided. The method for manufacturing an SOI wafer according to claim 14.
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