JP2007072923A

JP2007072923A - Serial data readout circuit and its reading method

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Publication number: JP2007072923A
Application number: JP2005261547A
Authority: JP
Inventors: Norihide Kinugasa; 教英衣笠; Miyuki Ota; 幸太田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-09-09
Filing date: 2005-09-09
Publication date: 2007-03-22

Abstract

<P>PROBLEM TO BE SOLVED: To read out serial data as an inspection without changing the format of serial-parallel conversion data of a three-line serial data receiving circuit having no readout format. <P>SOLUTION: The serial data readout circuit is equipped with: a serial data input/output terminal 11; a first data storing register 300 for storing the inputted serial data via the input/output terminal 11; and a second data storing register 500 connected to the first data storing register 300 for storing a readout bus 600 to which data stored in the first data storing register 300 in advance is transmitted and data outputted from the readout bus 600. The written data is inspected by outputting the data stored in the second data storing register 500 to the outside via the input/output terminal 11. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＡＶ機器等に使用される半導体装置に使用される３線シリアルデータ受信回路に関する。 The present invention relates to a three-wire serial data receiving circuit used in a semiconductor device used for AV equipment and the like.

従来の半導体装置では、コマンド指令用あるいは電子ボリューム（以下「ＥＶＲ」と称する。）用の３線シリアルデータ受信回路は、通常リードバック（以下「読み出し」と称する。）機能を持っていない。したがって、シリパラ変換後のレジスタに正しくデータが書き込まれたかどうかについて、３線シリアルデータ受信回路を検査するにあたっては、半導体装置の動作モード設定や、ＥＶＲ用のＲ−２Ｒの出力でもって間接的にしか検査ができなかった。さらに、半導体装置の動作モードや、ＥＶＲ用のＲ−２Ｒに不具合動作があった場合、レジスタへの書き込み不具合との判別がつかないという不都合も生じていた。 In a conventional semiconductor device, a 3-wire serial data receiving circuit for command command or electronic volume (hereinafter referred to as “EVR”) does not normally have a read back (hereinafter referred to as “read”) function. Therefore, when the 3-wire serial data receiving circuit is inspected as to whether data has been correctly written in the register after serial-parallel conversion, it is indirectly determined by setting the operation mode of the semiconductor device and the output of R-2R for EVR. Only inspection was possible. Furthermore, when there is a malfunction in the operation mode of the semiconductor device or the R-2R for EVR, there is a disadvantage that it cannot be distinguished from a register write malfunction.

一方、従来のシリアルデータ受信回路には以下のようなものがあるが、それぞれ課題を有している。 On the other hand, conventional serial data receiving circuits include the following, but each has a problem.

特許文献１に記載の回路は、データ読み出しにＲＡＭを使用するものであるが、集積化した場合にサイズの増大を招くという課題がある。 The circuit described in Patent Document 1 uses a RAM for reading data, but there is a problem in that the size increases when integrated.

特許文献２に記載の回路は、シリパラ変換されたレジスタ値を全加算器で加算した結果で、正しく書き込みがされていたかどうかを判定するものであるが、検査回路部の増大を招いている。 The circuit described in Patent Document 2 determines whether or not data has been correctly written based on the result of addition of serially converted register values by a full adder. However, this increases the number of inspection circuit units.

特許文献３に記載の回路は、受信したシリアルデータの格納レジスタからの読み出し機能がない。 The circuit described in Patent Document 3 does not have a function of reading received serial data from a storage register.

すなわち、従来の３線シリアルデータ受信回路には、読み出し検査が容易にできないものが多い。シリアルデータのフォーマット仕様上で読み出し機能があるものは、シリアルデータの送受信回路であり、その送信つまり読み出し機能を使ってレジスタへ書き込みされたシリパラ変換データを読み出して検査することは可能である。 That is, there are many conventional 3-wire serial data receiving circuits that cannot be easily read out. A serial data transmission / reception circuit having a read function in the serial data format specification is capable of reading and inspecting serial-parallel conversion data written to a register by using the transmission, that is, read function.

一方、３線シリアルデータの受信のみの回路で、受信フォーマットの仕様を変えずに、書き込みされたシリパラ変換データを、シリアルデータの入出力端子から読み出しが行なえるシリアルデータの受信回路の提案がなかった。 On the other hand, there is no proposal for a serial data reception circuit that can read out serial-parallel conversion data written from a serial data input / output terminal without changing the specification of the reception format, with a circuit that only receives 3-wire serial data. It was.

図５は従来のシリアルデータ読み出し回路のブロック構成図である。図５ではシリアルデータの例として、アドレス部を３ビット、データ部を８ビットとしている。 FIG. 5 is a block diagram of a conventional serial data read circuit. In FIG. 5, as an example of serial data, the address portion is 3 bits and the data portion is 8 bits.

図５において、１００は入力信号のシリアルデータＳＤＡＴＡを入力信号のシリアルクロックＳＣＬＫとともに受信するシフトレジスタ、１１０はシフトレジスタ１００のアドレスデータ格納部、１２０はシフトレジスタ１００のレジスタデータ格納部、２００は３ビットのアドレスデータ（Ａ２，Ａ１，Ａ０）からアドレス選択信号（Ａ，Ｂ，・・・，Ｇ，Ｈ）を作成するアドレスデコーダ部、２５０は入力信号のロードパルスＬＯＡＤとアドレス選択信号を各々ＡＮＤして得られるシリパラ変換用ラッチ信号作成部、３００は各アドレス用のシリパラ変換データの格納レジスタ部、１０００はシリパラ変換データの格納レジスタ部３００の全出力端子である。１０はシリアルデータ入力端子、２０はシリアルクロック入力端子、３０はＬＯＡＤパルス入力端子である。 In FIG. 5, 100 is a shift register that receives serial data SDATA of an input signal together with the serial clock SCLK of the input signal, 110 is an address data storage unit of the shift register 100, 120 is a register data storage unit of the shift register 100, and 200 is 3 Address decoder unit 250 generates address selection signals (A, B,..., G, H) from bit address data (A2, A1, A0), and 250 ANDs the load pulse LOAD of the input signal and the address selection signal, respectively. The serial-parallel conversion latch signal generation unit 300 obtained in this manner, 300 is the serial-parallel conversion data storage register unit for each address, and 1000 is all the output terminals of the serial-parallel conversion data storage register unit 300. 10 is a serial data input terminal, 20 is a serial clock input terminal, and 30 is a LOAD pulse input terminal.

次に、図５の従来のシリアルデータ読み出し回路の動作を簡単に説明する。例えば、入力されるシリアルデータＳＤＡＴＡを、図６のようにＭＳＢファーストで３ビットのアドレスデータに続いて８ビットレジスタデータが入力されるというフォーマットとする。この場合、１１個のシリアルデータをシフトレジスタ１００にシフトインすると、アドレス部１１０の出力（Ａ２，Ａ１，Ａ０）がアドレスデコーダ部２００でデコードされアドレス選択信号（Ａ，Ｂ，・・・，Ｇ，Ｈ）のうちの１本が選択される。 Next, the operation of the conventional serial data read circuit of FIG. 5 will be briefly described. For example, the input serial data SDATA has a format in which 8-bit register data is input subsequently to 3-bit address data with MSB first as shown in FIG. In this case, when 11 pieces of serial data are shifted into the shift register 100, the output (A2, A1, A0) of the address section 110 is decoded by the address decoder section 200 and the address selection signals (A, B,. , H) is selected.

次に、１１個のシリアルデータのシフトインに続いて入力されるＬＯＡＤパルスが、シリパラ変換用ラッチ信号作成部２５０でアドレス選択信号によりアドレス選択されたラッチ信号（ＷＡ，ＷＢ，・・・，ＷＧ，ＷＨ）のうちの１本となり、シフトレジスタ１００のデータ部１２０の出力データが選択されたアドレスの格納レジスタ（３１０〜３８０）に転送される。 Next, the LOAD pulse that is input following the shift-in of 11 serial data is a latch signal (WA, WB,..., WG) that is address-selected by the serial-parallel conversion latch signal generator 250 by the address selection signal. , WH), and the output data of the data section 120 of the shift register 100 is transferred to the storage registers (310 to 380) of the selected address.

この動作を繰り返して全アドレス（Ａ，Ｂ，・・・，Ｇ，Ｈ）に８ビットデータが書き込まれる。
特開昭５９−２２５４５７号公報特開昭６２−２２５９７０号公報特開平５−２５２０３９号公報 By repeating this operation, 8-bit data is written to all addresses (A, B,..., G, H).
JP 59-225457 A JP-A-62-225970 JP-A-5-252039

従来例のシリアルデータ読み出し回路での課題は、各アドレスのレジスタ（３１０〜３８０）に書き込みデータが正常に書き込まれたかどうかを判定することができない、ということである。 The problem with the serial data reading circuit of the conventional example is that it cannot be determined whether or not the write data is normally written in the registers (310 to 380) of the respective addresses.

アドレス部１１０を１ビット拡張して書き込み／読み出しの判別ビットを設定し、この判別ビットとアドレスデータとがシフトインされた時点で、読み出しモードとし、アドレス指定された格納レジスタに書き込まれていたデータを読み出すということが公知であるが、この場合は書き込み／読み出しの判別ビットを設定しなければならない。 The address portion 110 is expanded by 1 bit to set a write / read discrimination bit. When the discrimination bit and the address data are shifted in, the read mode is set and the data written in the addressed storage register is set. In this case, a write / read discrimination bit must be set.

シリパラ変換レジスタとして集積化された半導体装置における検査として、書き込みデータの読み出しが必要である。しかし、３線シリアルデータのフォーマット仕様として、書き込みのみの場合には、すなわち読み出しモードを仕様として持っていない場合に検査ができないという問題があった。 As an inspection in a semiconductor device integrated as a serial-parallel conversion register, it is necessary to read out write data. However, there is a problem that the inspection cannot be performed when only writing is performed as the format specification of the 3-wire serial data, that is, when the read mode is not included as the specification.

上記課題に鑑み、本発明は、シリアルデータの入出力端子から検査モードとして容易に、書き込みデータのシリアル読み出しが可能なシリアルデータ読み出し回路及びその方法を提供することを目的とする。 SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to provide a serial data reading circuit and a method thereof that can easily read serially write data from an input / output terminal for serial data as an inspection mode.

上記目的を達成するために、本発明は、シリアルデータ入出力端子と、前記入出力端子を介して入力されたシリアルデータを格納する、第１のデータ格納用レジスタと、前記第１のデータ格納用レジスタと接続し、与えられた読み出し信号に基づき、前記第１のデータ格納用レジスタに事前に格納されたデータが送出される読み出し用バスと、前記読み出し用バスから出力されるデータを格納する第２のデータ格納用レジスタとを備え、前記第２のデータ格納用レジスタに格納されたデータを前記入出力端子を介して外部に出力するシリアルデータ読み出し回路であることを第１の特徴とする。 To achieve the above object, the present invention provides a serial data input / output terminal, a first data storage register for storing serial data input through the input / output terminal, and the first data storage. And a read bus to which data stored in advance in the first data storage register is transmitted, and data output from the read bus is stored based on a given read signal. A serial data read circuit including a second data storage register and outputting the data stored in the second data storage register to the outside via the input / output terminal. .

本発明の第２の特徴は、第１の特徴のシリアルデータ読み出し回路において、パルス信号を入力し、前記パルス信号に基づいて、プリセットパルス信号を生成するプリセットパルス信号生成部をさらに備え、前記第２のデータ格納用レジスタは、前記プリセットパルスに従って前記読み出し用バスに送出されたデータを格納すると共に、格納されたデータを１ビット毎にシフトしながら出力することである。 According to a second aspect of the present invention, the serial data read circuit according to the first aspect further includes a preset pulse signal generation unit that receives a pulse signal and generates a preset pulse signal based on the pulse signal. The second data storage register stores the data sent to the read bus in accordance with the preset pulse, and outputs the stored data while shifting the data every bit.

本発明の第３の特徴は、第１又は第２の特徴のシリアルデータ読み出し回路において、前記読み出し信号は、前記シリアルデータと同一のフォーマットを有し、且つ、読み出しデータのアドレスのみを指定するシリアルデータから生成されることである。 A third feature of the present invention is the serial data read circuit according to the first or second feature, wherein the read signal has the same format as the serial data and specifies only the address of the read data. It is generated from data.

本発明の第４の特徴は、シリアルデータ入出力端子を介して第１のシリアルデータを入力し、あらかじめ指定されたアドレス毎に格納する第１のステップと、前記シリアルデータと同一のフォーマットを有し、且つ、アドレスのみ指定する第２のシリアルデータを前記入出力端子を介して入力する第２のステップと、前記第２のシリアルデータで指定されたアドレスに従って、前記第１のステップで格納されたデータを前記入出力端子を介して出力する第３のステップとを含むシリアルデータ読み出し方法であることである。 The fourth feature of the present invention is that the first step of inputting the first serial data via the serial data input / output terminal and storing it at each address specified in advance has the same format as the serial data. And the second step of inputting the second serial data designating only the address through the input / output terminal and the first step according to the address designated by the second serial data. And a third step of outputting the data through the input / output terminal.

本発明の第５の特徴は、第４の特徴のシリアルデータ読み出し方法において、前記第１及び第２のシリアルデータは、データ部とアドレス部とから構成され、前記第２のシリアルデータのデータ部は無効であることである。 According to a fifth aspect of the present invention, in the serial data reading method according to the fourth aspect, the first and second serial data include a data portion and an address portion, and the data portion of the second serial data. Is invalid.

従来、シリパラ変換後のレジスタに正しくデータが書き込まれたかどうかという、３線シリアルデータ受信回路の検査を行う場合に、半導体装置の動作モード設定や、ＥＶＲ用のＲ−２Ｒの出力でもって間接的にしか検査ができなかったが、本発明によれば、シリアルデータの入力フォーマットを変えることなく、シリパラ変換格納レジスタの任意の１ビットの値と、ＬＯＡＤ入力パルスのレベル操作によって、内部レジスタへの書き込みデータを、シリアルデータ入出力端子から読み出すことができ、この結果、また、半導体装置の動作モードや、ＥＶＲ用のＲ−２Ｒに不具合動作があった場合のレジスタへの書き込み不具合かどうかは、読み出しデータで判定できる。 Conventionally, when the 3-wire serial data receiving circuit is inspected to determine whether data has been correctly written to the register after serial-parallel conversion, it is indirectly determined by setting the operation mode of the semiconductor device and the output of the R-2R for EVR. However, according to the present invention, an arbitrary 1-bit value of the serial-parallel conversion storage register and the level operation of the LOAD input pulse can be performed to the internal register without changing the serial data input format. The write data can be read from the serial data input / output terminal. As a result, whether the operation mode of the semiconductor device or the write failure to the register when the R-2R for EVR has a malfunction is determined as follows: It can be determined by the read data.

以下、本発明の実施の形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明の実施の形態に係るシリアルデータ読み出し回路の構成を示す図、図２は、図１のシリパラ変換データ格納レジスタ部３００の構成を示す図、図３は、図１のシリアルデータ読み出し回路の読み出し動作を説明するためのタイムチャートである。 1 is a diagram showing a configuration of a serial data read circuit according to an embodiment of the present invention, FIG. 2 is a diagram showing a configuration of a serial-parallel conversion data storage register unit 300 in FIG. 1, and FIG. 3 is a serial diagram of FIG. It is a time chart for demonstrating the read-out operation | movement of a data read-out circuit.

図１において、本実施の形態に係る読み出し回路では、シリアルデータ入出力端子１１に入力されるシリアルデータＳＤＡＴＡを、シリアルクロック入力端子２０に入力されるシリアルクロックＳＣＬＫでシフトインする。そして、シフトレジスタ１００のアドレス部１１０の出力をアドレスデコーダ部２００でデコードして８ビットのアドレス選択信号Ａ〜Ｈを生成する。 In FIG. 1, in the read circuit according to the present embodiment, serial data SDATA input to the serial data input / output terminal 11 is shifted in by a serial clock SCLK input to the serial clock input terminal 20. The output of the address unit 110 of the shift register 100 is decoded by the address decoder unit 200 to generate 8-bit address selection signals A to H.

アドレス選択された読み出し信号作成部３５０で、ＬＯＡＤパルス入力端子３０に入力されるＬＯＡＤパルスをアドレス選択信号Ａ〜Ｈにしたがって、書き込み信号ＷＡ〜ＷＨと読み出し信号ＲＡ〜ＲＨを作成する。 The address-selected read signal generator 350 generates write signals WA to WH and read signals RA to RH according to the address selection signals A to H based on the LOAD pulse input to the LOAD pulse input terminal 30.

シリアルデータをシフトインしたシフトレジスタ１００のデータ部１２０の出力は、アドレス選択された書き込み信号ＷＡ〜ＷＨによりシリパラ変換レジスタ３００の各レジスタ３１０〜３８０にそのデータが書き込まれ、各レジスタ３１０〜３８０の出力は、出力端子１０００に出力される。 The output of the data section 120 of the shift register 100 into which the serial data is shifted is written in the registers 310 to 380 of the serial-parallel conversion register 300 by the address-selected write signals WA to WH. The output is output to the output terminal 1000.

このようにして書き込まれた各レジスタ３１０〜３８０の値を、シリアルデータ入出力端子１１から読み出す手段として、ＬＯＡＤパルス入力のＬｏからＨｉへの移行時にシリアルクロックＳＣＬＫの１周期分の幅を持つプリセットパルスを作成するプリセットパルス作成部４００と、読み出しデータＴＢＩＴ７〜ＴＢＩＴ０がそのプリセットパルスでプリセットされる読み出し用シフトレジスタ部５００と、格納レジスタ部３００の各格納レジスタ３１０〜３８０に書き込まれたデータを、アドレス選択された読み出し信号作成部３５０からの読み出し信号（ＲＡ，ＲＢ，・・・，ＲＧ，ＲＨ）によりシリパラ変換後格納レジスタの値を出力する読み出しバス６００とを備える。 As a means for reading out the values of the registers 310 to 380 written in this way from the serial data input / output terminal 11, a preset having a width corresponding to one cycle of the serial clock SCLK when the LOAD pulse input is shifted from Lo to Hi. A preset pulse creating unit 400 for creating a pulse, a read shift register unit 500 in which read data TBIT7 to TBIT0 are preset by the preset pulse, and data written in the storage registers 310 to 380 of the storage register unit 300 are And a read bus 600 that outputs the value of the storage register after serial-parallel conversion in response to the read signals (RA, RB,..., RG, RH) from the read signal generation unit 350 whose address has been selected.

任意の格納レジスタ（図１では第８のレジスタ３８０）の任意の１ビットのデータ（ＴＢＩＴ＝１）を読み出し条件とし、この条件のときにＬＯＡＤパルス入力のＬｏからＨｉへの移行が到来することで、読み出しモードＲＥＡＤとしている。 Arbitrary 1-bit data (TBIT = 1) in an arbitrary storage register (the eighth register 380 in FIG. 1) is used as a read condition, and a transition from LOAD pulse input Lo to Hi occurs under this condition. Thus, the read mode READ is set.

読み出しモードＲＥＡＤすなわち、読み出し条件ＴＢＩＴ＝１で、かつ、ＬＯＡＤ＝Ｈｉが成立すると、読み出し条件ＴＢＩＴ＝１とアドレスデータとでアドレス選択された読み出し信号（ＲＡ，ＲＢ，・・・，ＲＧ，ＲＨ）により読み出しバス６００に送出されていた読み出しデータが、ＬＯＡＤ入力のＨｉ移行によって作成されるシリアルクロックＳＣＬＫの１周期分の幅を持つプリセットパルスによって読み出し用シフトレジスタ部５００にプリセットされ、この読み出し用シフトレジスタ５５０の出力を、シリアルデータ入出力端子１１から読み出しデータとしてＳＣＬＫのタイミングで出力することができる。 Read mode READ, that is, when the read condition TBIT = 1 and LOAD = Hi is satisfied, read signals (RA, RB,..., RG, RH) selected by the read condition TBIT = 1 and the address data. The read data sent to the read bus 600 is preset in the read shift register unit 500 by a preset pulse having a width corresponding to one cycle of the serial clock SCLK generated by the LOAD input Hi transition. The output of the register 550 can be output from the serial data input / output terminal 11 as read data at the timing of SCLK.

次に、この読み出し動作を詳細に説明する。 Next, this read operation will be described in detail.

読み出しモードＲＥＡＤが成立条件の１つであるＴＢＩＴ＝１によって、書き込み信号ＷＡ〜ＷＧを非活性（Ｌｏ固定）にするので、ＴＢＩＴ＝１にした時点で、第８のレジスタ３８０以外のアドレスのレジスタへは書き込みができないようになる。 The write signals WA to WG are deactivated (fixed at Lo) by TBIT = 1, which is one of the conditions for satisfying the read mode READ. Therefore, when TBIT = 1, the registers of addresses other than the eighth register 380 Can no longer be written to.

この状態で、図３に示すように、書き込み時と同じようにアドレス指定を行うためのシリアルデータをシフトレジスタ１００にシフトインする。データの書き込みができない状態（ＴＢＩＴ＝１）であるので、シリアルデータのデータ部１２０は、どういうデータでも良い。 In this state, as shown in FIG. 3, serial data for addressing is shifted into the shift register 100 as in the writing. Since data cannot be written (TBIT = 1), the data portion 120 of serial data may be any data.

アドレスデータが、アドレス部１１０にシフトインされると、アドレス選択された読み出し信号ＲＡ〜ＲＨのうち１本が活性（出力Ｌｏ）になり、図１及び図２に示す読み出しバス６００（ＴＢＩＴ７〜ＴＢＩＴ０）に読み出しデータを送出する。読み出しバス６００は、読み出しデータが送出される前は、非活性であるＲＥＡＤ信号により、Ｈｉ−ｚにならないようにしている（図２ではＬｏ固定）。 When the address data is shifted into the address section 110, one of the address-selected read signals RA to RH is activated (output Lo), and the read bus 600 (TBIT7 to TBIT0) shown in FIGS. ) Send the read data. The read bus 600 is prevented from becoming Hi-z by a READ signal that is inactive before read data is sent out (fixed to Lo in FIG. 2).

次に、図３に示すように、読み出しモードＲＥＡＤにするため、ＬＯＡＤパルス入力信号をＬｏからＨｉへ移行する。ＬＯＡＤパルス入力をＬｏからＨｉへ移行すると、プリセットパルス作成部４００内の、Ｄ入力が電源（ＶＤＤ）に接続されたＤ−ＦＦ４１０のＱ出力がＨｉになり、次に到来するシリアルクロックＳＣＬＫの立ち上がりタイミングでプリセットパルス作成部４００内の、Ｄ入力がＤ−ＦＦ４１０のＱ出力に接続されたＤ−ＦＦ４２０のＱ出力がＨｉになると同時にＤ−ＦＦ４１０のリセット入力がＤ−ＦＦ４２０のＮＱ出力に接続されているのでＤ−ＦＦ４１０のＱ出力はＬｏに戻される。このようにして、シリアルクロックＳＣＬＫの立ち上がりから立ち上がりまでの１周期分の幅を持つプリセットパルス（Ｄ−ＦＦ４２０のＱ出力）が作成される。 Next, as shown in FIG. 3, the LOAD pulse input signal is shifted from Lo to Hi in order to set the read mode READ. When the LOAD pulse input is shifted from Lo to Hi, the Q output of the D-FF 410 whose D input is connected to the power supply (VDD) in the preset pulse generator 400 becomes Hi, and the next rising edge of the serial clock SCLK At the timing, the Q output of the D-FF 420 whose D input is connected to the Q output of the D-FF 410 in the preset pulse generator 400 becomes Hi, and at the same time, the reset input of the D-FF 410 is connected to the NQ output of the D-FF 420. Therefore, the Q output of the D-FF 410 is returned to Lo. In this way, a preset pulse (Q output of D-FF 420) having a width of one cycle from the rising edge to the rising edge of the serial clock SCLK is created.

次に、このプリセットパルスによって、読み出しデータバス６００に送出された読み出しデータ（ＴＢＩＴ７〜ＴＢＩＴ０）が、読み出し用シフトレジスタ部５００にプリセットされる。プリセットされる期間は、シリアルクロックＳＣＬＫの１周期分であるので、その後は、シリアルクロックＳＣＬＫ（の立ち上がり）で１ビットずつシフトしながら読み出し用シフトレジスタ部から読み出しデータをシリアルにシフトレジスタ５５０の出力として得ることができる。このとき、シフトレジスタ５５０の初段からの入力は、Ｌｏ（ＶＳＳ）に固定されているので、最終の読み出しデータが５５０から出力された時点で、シフトレジスタ５５０の内部の値はａｌｌ“０”となっている。したがって、次の読み出しデータがプリセットされるときには、読み出しデータの“１”のビットのみがプリセットされば良い。 Next, read data (TBIT7 to TBIT0) sent to the read data bus 600 is preset in the read shift register unit 500 by the preset pulse. Since the preset period is one cycle of the serial clock SCLK, after that, the read data is serially output from the shift register unit while being shifted bit by bit by the serial clock SCLK (rising edge). Can be obtained as At this time, since the input from the first stage of the shift register 550 is fixed to Lo (VSS), the value in the shift register 550 is all “0” when the final read data is output from the 550. It has become. Therefore, when the next read data is preset, only the “1” bit of the read data needs to be preset.

ＲＥＡＤモードによって入出力の方向が図１のトライステートゲート５６０で切り替えられるので、この読み出し用シフトレジスタ部５００の出力は、シリアルデータ入出力端子１１（ＳＤＡＴＡ）からＳＣＬＫ毎にシリアルデータ入出力端子から出力される。 Since the input / output direction is switched by the tristate gate 560 of FIG. 1 in the READ mode, the output of the read shift register unit 500 is output from the serial data input / output terminal from the serial data input / output terminal 11 (SDATA) every SCLK. Is output.

このようにして、読み出したいアドレスを指定してその読み出しデータをシリアル出力としてＳＤＡＴＡ端子から得ることができる。 In this way, the address to be read can be designated and the read data can be obtained as a serial output from the SDATA terminal.

次の読み出しデータのアドレスを指定するシリアルデータのシフトインでは、ＬＯＡＤパルスをＨｉからＬｏへ戻し、ＳＤＡＴＡ入出力端子の方向を切り替えてシリアルデータを入力する。このとき、ＴＢＩＴは“１”のままで良い。また、ＴＢＩＴのレジスタがあるアドレスのレジスタ３８０は、ＴＢＩＴ＝１でも書き込みを禁止しないので、ＴＢＩＴにはいつでも書き込み、ＴＢＩＴ＝０に戻すことができる。 In the serial data shift-in designating the address of the next read data, the LOAD pulse is returned from Hi to Lo, the serial data is input by switching the direction of the SDATA input / output terminal. At this time, TBIT may remain “1”. Further, the register 380 having the TBIT register does not prohibit writing even when TBIT = 1, so that writing to TBIT can be performed at any time and TBIT = 0 can be returned.

以上に説明をしたように、３線シリアルデータのフォーマットでシリアルデータを受信し、アドレスにしたがってシリパラ変換して複数のデータセットを格納するレジスタ群を備える書き込み（データの受信のみの）回路において、すなわちフォーマットとしての読み出しモードがない場合でも、この集積化されたシリアルデータ受信回路を、検査としてのデータ読み出しができるようにした３線シリアルデータ読み出し回路を提供する。 As described above, in a write (only data reception) circuit including a group of registers that receive serial data in the format of 3-wire serial data, serially convert it according to an address, and store a plurality of data sets. In other words, a three-wire serial data reading circuit is provided in which the integrated serial data receiving circuit can read data as a test even when there is no reading mode as a format.

従来は、３線シリアルデータ受信回路への書き込みが正しいかどうかは、このデータ読み出しを行なわないと、アナログ回路出力や、デジタル回路出力からの間接的な検査にならざるを得なかったが、本発明の３線シリアルデータ読み出し回路を半導体集積回路に搭載した場合、図４に示すように、アナログブロックやデジタルブロック、ＥＶＲ用のＲ−２Ｒの入力部へ送出される各格納レジスタ（シリパラ変換レジスタ）の出力（Ｘ，Ｙ，Ｚ）が、正しい値かどうかを、そのデータの読み出しを行なうことができるので、容易に検査が可能である。 Conventionally, whether or not the writing to the 3-wire serial data receiving circuit is correct has to be indirect inspection from the analog circuit output or the digital circuit output unless this data reading is performed. When the 3-wire serial data reading circuit of the present invention is mounted on a semiconductor integrated circuit, as shown in FIG. 4, each storage register (serial-parallel conversion register) sent to an analog block, digital block, or EVR R-2R input unit ) Output (X, Y, Z) can be read out to check whether it is a correct value.

シリアルデータ読み出し回路は、３線シリアルのシリアルデータフォーマットで、読み出しモードが無い場合でも、シリアルデータの入出力端子から検査モードとして容易に、書き込みデータのシリアル読み出しが可能な検査回路を提供するもので、大なる効果がある。 The serial data read circuit is a three-wire serial data format, and provides a test circuit that can easily read the write data serially from the serial data input / output terminal as a test mode even when there is no read mode. There is a great effect.

本発明の実施の形態のシリアルデータ読み出し回路の構成を示す回路図The circuit diagram which shows the structure of the serial data read-out circuit of embodiment of this invention 図１のシリパラ変換データの格納レジスタ部３００の構成を示す回路図FIG. 1 is a circuit diagram showing a configuration of a serial register conversion data storage register 300 in FIG. 図１のシリアルデータ読み出し回路の読み出し動作を説明するためのタイムチャートTime chart for explaining the read operation of the serial data read circuit of FIG. 図１のシリアルデータ読み出し回路を搭載した半導体集積回路の検査状態を説明するための図The figure for demonstrating the test | inspection state of the semiconductor integrated circuit carrying the serial data reading circuit of FIG. 従来の３線シリアルデータ書き込み回路の構成を示す回路図Circuit diagram showing the configuration of a conventional 3-wire serial data writing circuit 図５の回路の動作を説明するためのタイムチャートTime chart for explaining the operation of the circuit of FIG.

符号の説明Explanation of symbols

１１シリアルデータ入出力端子
２０シリアルクロック入力端子
３０ＬＯＡＤパルス入力端子
１００シフトレジスタ
１１０アドレスデータ格納部
１２０レジスタデータ格納部
３００格納レジスタ部
３５０読み出し信号作成部
４００プリセットパルス作成部
５００読み出し用シフトレジスタ部
５５０読み出し用シフトレジスタ
６００読み出しバス DESCRIPTION OF SYMBOLS 11 Serial data input / output terminal 20 Serial clock input terminal 30 LOAD pulse input terminal 100 Shift register 110 Address data storage part 120 Register data storage part 300 Storage register part 350 Read signal creation part 400 Preset pulse creation part 500 Read shift register part 550 Read shift register 600 Read bus

Claims

シリアルデータ入出力端子と、
前記入出力端子を介して入力されたシリアルデータを格納する第１のデータ格納用レジスタと、
前記第１のデータ格納用レジスタと接続し、与えられた読み出し信号に基づき、前記第１のデータ格納用レジスタに事前に格納されたデータが送出される読み出し用バスと、
前記読み出し用バスから出力されるデータを格納する第２のデータ格納用レジスタと
を備え、
前記第２のデータ格納用レジスタに格納されたデータを前記入出力端子を介して外部に出力することを特徴とするシリアルデータ読み出し回路。 A serial data input / output terminal;
A first data storage register for storing serial data input via the input / output terminal;
A read bus connected to the first data storage register, and based on a given read signal, the data stored in advance in the first data storage register is transmitted;
A second data storage register for storing data output from the read bus,
A serial data read circuit for outputting the data stored in the second data storage register to the outside through the input / output terminal.

パルス信号を入力し、前記パルス信号に基づいて、プリセットパルス信号を生成するプリセットパルス信号生成部をさらに備え、
前記第２のデータ格納用レジスタは、前記プリセットパルスに従って前記読み出し用バスに送出されたデータを格納すると共に、格納されたデータを１ビット毎にシフトしながら出力することを特徴とする請求項１に記載のシリアルデータ読み出し回路。 A pulse signal is input, and a preset pulse signal generation unit that generates a preset pulse signal based on the pulse signal is further provided,
2. The second data storage register stores data sent to the read bus according to the preset pulse, and outputs the stored data while shifting the stored data bit by bit. The serial data reading circuit described in 1.

前記読み出し信号は、前記シリアルデータと同一のフォーマットを有し、且つ、読み出しデータのアドレスのみを指定するシリアルデータから生成されることを特徴とする請求項１又は２に記載のシリアルデータ読み出し回路。 3. The serial data read circuit according to claim 1, wherein the read signal has the same format as the serial data and is generated from serial data that specifies only an address of the read data.

シリアルデータ入出力端子を介して第１のシリアルデータを入力し、あらかじめ指定されたアドレス毎に格納する第１のステップと、
前記シリアルデータと同一のフォーマットを有し、且つ、アドレスのみ指定する第２のシリアルデータを前記入出力端子を介して入力する第２のステップと、
前記第２のシリアルデータで指定されたアドレスに従って、前記第１のステップで格納されたデータを前記入出力端子を介して出力する第３のステップと
を含むことを特徴とするシリアルデータ読み出し方法。 A first step of inputting first serial data via a serial data input / output terminal and storing the first serial data for each predetermined address;
A second step of inputting second serial data having the same format as the serial data and designating only an address through the input / output terminal;
And a third step of outputting the data stored in the first step via the input / output terminal according to an address designated by the second serial data.

前記第１及び第２のシリアルデータは、データ部とアドレス部とから構成され、前記第２のシリアルデータのデータ部は無効であることを特徴とする請求項３に記載のシリアルデータ読み出し方法。 4. The serial data reading method according to claim 3, wherein the first and second serial data include a data part and an address part, and the data part of the second serial data is invalid.