JP2007068057A - Signal detection circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a signal detection circuit capable of corresponding to a high-speed signal, accurately detecting a differential signal, reducing a layout area of a circuit, and reducing power consumption. <P>SOLUTION: The signal detection circuit sets common-mode potentials (VR1, VR2) by connecting a third comparator (COMP22) connected to a direct-current reference voltage (Vref) with both of two signal detection circuit comparators (COMP10, COMP21), outputs a differential exclusive OR of differential signals (CMP9E<SB>out</SB>, CMP10E<SB>out</SB>) output from the signal detection comparators (COMP10, COMP21), and detects a differential input signal (Sin) not less than a set level. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、差動信号を２値化して検出する信号検出回路に関し、特に小振幅の差動信号を２値化して検出する信号検出回路に関する。   The present invention relates to a signal detection circuit that binarizes and detects a differential signal, and more particularly to a signal detection circuit that binarizes and detects a differential signal having a small amplitude.

近年、ＨＤＤ等のデータ転送はより高速な転送を求められており、従来のパラレル転送方式ではデータ転送速度が限界に達しつつあるため、高速なデータ転送が可能である差動シリアル転送方式が普及し始めている。   In recent years, data transfer from HDDs and the like has been demanded to be performed at higher speeds, and since the data transfer speed has reached the limit in the conventional parallel transfer system, a differential serial transfer system capable of high-speed data transfer has become widespread. Have begun to do.

差動シリアル転送方式とは２本の伝送路を一組として、この２本の伝送路間の電位差によりデータを転送する方式である。従来のパラレル転送方式では数十本の信号線を用いて並列にデータ送受信するため高速化すると多数の信号線間でタイミング同期が困難になる欠点があったが、差動シリアル転送方式は２本の伝送路で転送するため高速化に適している。   The differential serial transfer system is a system in which two transmission paths are taken as a set, and data is transferred by a potential difference between the two transmission paths. In the conventional parallel transfer method, data transmission / reception is performed in parallel using several tens of signal lines, so there is a drawback that timing synchronization becomes difficult between a large number of signal lines if the speed is increased. It is suitable for speeding up because it is transferred through the transmission line.

しかし、転送速度の高速化に伴い信号の検出時間や振幅が小さくなるため、より高精度な信号検出回路を必要とされていた。   However, since the signal detection time and amplitude are reduced as the transfer rate is increased, a more accurate signal detection circuit is required.

このような信号検出回路の従来例が、特開平３−５５９６８に開示されている。従来例の回路図を図１に示す（特許文献１）。   A conventional example of such a signal detection circuit is disclosed in JP-A-3-55968. A circuit diagram of a conventional example is shown in FIG. 1 (Patent Document 1).

図１を参照して、従来例の構成は、しきい値の異なる二つの比較回路である比較回路ＣＯＭＰ１及び比較回路ＣＯＭＰ２と、これらの比較回路からそれぞれ出力される出力信号ＣＭＰ１ｏｕｔと出力信号ＣＭＰ２ｏｕｔの排他的論理和を出力する排他的論理和回路ＥＯＲ１、比較回路のしきい値となる基準電圧を設定する抵抗Ｒ１、Ｒ２、Ｒ３を備えている。この際、比較回路ＣＯＭＰ２のしきい値は、比較回路ＣＯＭＰ１のしきい値より低く設定される。   Referring to FIG. 1, the configuration of the conventional example includes two comparison circuits COMP1 and COMP2, which are two comparison circuits having different threshold values, and output signals CMP1out and CMP2out respectively output from these comparison circuits. An exclusive OR circuit EOR1 for outputting an exclusive OR, and resistors R1, R2, and R3 for setting a reference voltage serving as a threshold value for the comparison circuit are provided. At this time, the threshold value of the comparison circuit COMP2 is set lower than the threshold value of the comparison circuit COMP1.

入力信号Ｓｉｎの振幅が比較回路ＣＯＭＰ１及び比較回路ＣＯＭＰ２の基準電圧に比べ充分に大きい場合は、出力信号ＣＭＰ１ｏｕｔと出力信号ＣＭＰ２ｏｕｔの排他的論理和は「０」となる。次に、入力信号Ｓｉｎの振幅が小さくなり、比較回路ＣＯＭＰ１のしきい値以下になると比較回路ＣＯＭＰ１の出力はなくなるが、比較回路ＣＯＭＰ２は比較回路ＣＯＭＰ１よりしきい値が低いために入力信号を検出し、出力信号ＣＭＰ１ｏｕｔと出力信号ＣＭＰ２ｏｕｔの排他的論理和は「１」となる。   When the amplitude of the input signal Sin is sufficiently larger than the reference voltage of the comparison circuit COMP1 and the comparison circuit COMP2, the exclusive OR of the output signal CMP1out and the output signal CMP2out is “0”. Next, when the amplitude of the input signal Sin decreases and becomes less than the threshold value of the comparison circuit COMP1, the output of the comparison circuit COMP1 disappears, but the comparison circuit COMP2 detects the input signal because the threshold value is lower than that of the comparison circuit COMP1. The exclusive OR of the output signal CMP1out and the output signal CMP2out is “1”.

このように比較回路ＣＯＭＰ１及び比較回路ＣＯＭＰ２のしきい値の設定と排他的論理和ＥＯＲ１の出力Ｓｌｖによりにより信号の振幅を検知することができる。   In this way, the amplitude of the signal can be detected by setting the threshold values of the comparison circuits COMP1 and COMP2 and the output Slv of the exclusive OR EOR1.

このような従来例の入力信号を差動入力信号に置き換えた回路図を図２に示す。   FIG. 2 shows a circuit diagram in which such a conventional input signal is replaced with a differential input signal.

この回路は従来例における比較回路ＣＯＭＰ１に換えて、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮからなる差動入力信号Ｓｉｎが入力される差動比較回路ＣＯＭＰ３と、差動比較回路ＣＯＭＰ３の差動出力信号にオフセット電圧を与える差動比較回路ＣＯＭＰ４とを備え、比較回路ＣＯＭＰ２に換えて、差動入力信号Ｓｉｎが入力される差動比較回路ＣＯＭＰ５と、差動比較回路ＣＯＭＰ５の差動出力信号にオフセット電圧を与える差動比較回路ＣＯＭＰ６とを備える。又、排他的論理和ＥＯＲ１に換えて、差動比較回路ＣＯＭＰ３及び差動比較回路ＣＯＭＰ５の出力に接続される差動排他的論理和ＥＯＲ２を備え、定電流源Ｉｂ１、抵抗Ｒ１、Ｒ２、Ｒ３に換えて、オフセットの基準電圧を設定する定電流源Ｉｂ２と抵抗Ｒ４と直流電圧源Ｖ１とを備える。   In this circuit, instead of the comparison circuit COMP1 in the conventional example, a differential comparison circuit COMP3 to which a differential input signal Sin composed of a normal phase input signal SinP and a negative phase input signal SinN is input, and a differential comparison circuit COMP3 are provided. A differential comparison circuit COMP4 that applies an offset voltage to the output signal; instead of the comparison circuit COMP2, the differential comparison circuit COMP5 to which the differential input signal Sin is input; and the differential output signal of the differential comparison circuit COMP5 And a differential comparison circuit COMP6 for providing an offset voltage. Further, in place of the exclusive OR EOR1, a differential exclusive OR EOR2 connected to the outputs of the differential comparison circuit COMP3 and the differential comparison circuit COMP5 is provided, and the constant current source Ib1, resistors R1, R2, and R3 are provided. Instead, a constant current source Ib2 for setting an offset reference voltage, a resistor R4, and a DC voltage source V1 are provided.

差動比較回路ＣＯＭＰ３は抵抗Ｒ５、Ｒ６及びＮチャネル型ＭＯＳトランジスタＭｎ１、Ｍｎ２と定電流源Ｉｂ３を備え、差動比較回路ＣＯＭＰ５は抵抗Ｒ７、Ｒ８及びＮチャネル型ＭＯＳトランジスタＭｎ５、Ｍｎ６と定電流源Ｉｂ５を備えている。差動比較回路ＣＯＭＰ４はＮチャネル型ＭＯＳトランジスタＭｎ３、Ｍｎ４と定電流源Ｉｂ４を備え、差動比較回路ＣＯＭＰ６はＮチャネル型ＭＯＳトランジスタＭｎ７、Ｍｎ８と定電流源Ｉｂ６を備えている。   The differential comparison circuit COMP3 includes resistors R5 and R6, N-channel MOS transistors Mn1 and Mn2, and a constant current source Ib3. The differential comparison circuit COMP5 includes resistors R7 and R8 and N-channel MOS transistors Mn5 and Mn6 and a constant current source. Ib5 is provided. The differential comparison circuit COMP4 includes N-channel MOS transistors Mn3 and Mn4 and a constant current source Ib4, and the differential comparison circuit COMP6 includes N-channel MOS transistors Mn7 and Mn8 and a constant current source Ib6.

続いて、従来例の動作を図３に示す動作波形を用いて説明する。正相入力信号ＳｉｎＰ、逆相入力信号ＳｉｎＮの振幅が小さい場合、差動比較回路ＣＯＭＰ３の正相出力信号ＣＭＰ３ｏｕｔＰは、正相入力信号ＳｉｎＰに差動比較回路ＣＯＭＰ４の入力電圧Ｒ４Ｌによりオフセットが与えられた信号となる（図３（ｂ））。差動比較回路ＣＯＭＰ３の逆相出力信号ＣＭＰ３ｏｕｔＮは、逆相入力信号ＳｉｎＮに差動比較回路ＣＯＭＰ４の入力電圧Ｒ４Ｈによりオフセットが与えられた信号となる（図３（ｂ））。この入力電圧Ｒ４Ｈ、Ｒ４Ｌは定電流源Ｉｂ２と抵抗Ｒ４で決定する電位差である。同様に差動比較回路ＣＯＭＰ５の正相出力信号ＣＭＰ５ｏｕｔＰは、正相入力信号ＳｉｎＰに差動比較回路ＣＯＭＰ６の入力電圧Ｒ４Ｈによりオフセットが与えられた信号となる（図３（ｃ））。差動比較回路ＣＯＭＰ５の逆相出力信号ＣＭＰ５ｏｕｔＮは、逆相入力信号ＳｉｎＮに差動比較回路ＣＯＭＰ６の入力電圧Ｒ４Ｌによりオフセットが与えられた信号となる（図３（ｃ））。図３（ｂ）の入力信号が小さい時の論理値は「１」であり、図３（ｃ）の入力信号が小さい時の論理値は「０」のため、これらを入力とする差動排他的論理和ＥＯＲ２の出力は、論理値「１」となる。   Next, the operation of the conventional example will be described using the operation waveforms shown in FIG. When the amplitudes of the positive phase input signal SinP and the negative phase input signal SinN are small, the positive phase output signal CMP3outP of the differential comparison circuit COMP3 is offset by the input voltage R4L of the differential comparison circuit COMP4. Signal (FIG. 3B). The negative phase output signal CMP3outN of the differential comparison circuit COMP3 is a signal obtained by offsetting the negative phase input signal SinN by the input voltage R4H of the differential comparison circuit COMP4 (FIG. 3B). The input voltages R4H and R4L are potential differences determined by the constant current source Ib2 and the resistor R4. Similarly, the positive phase output signal CMP5outP of the differential comparison circuit COMP5 becomes a signal obtained by offsetting the positive phase input signal SinP by the input voltage R4H of the differential comparison circuit COMP6 (FIG. 3C). The negative phase output signal CMP5outN of the differential comparison circuit COMP5 is a signal obtained by offsetting the negative phase input signal SinN by the input voltage R4L of the differential comparison circuit COMP6 (FIG. 3C). When the input signal in FIG. 3B is small, the logical value is “1”, and when the input signal in FIG. 3C is small, the logical value is “0”. The output of the logical OR EOR2 is a logical value “1”.

正相入力信号ＳｉｎＰ、逆相入力信号ＳｉｎＮの振幅が大きい場合、正相入力信号ＳｉｎＰ、逆相入力信号ＳｉｎＮの振幅が大きくなると、図３（ｂ）の信号が大きい時のようにＣＭＰ３ｏｕｔＰとＣＭＰ３ｏｕｔＮが交差して論理値が「１」から「０」に変化するタイミングが発生する。このときの正相出力信号ＣＭＰ５ｏｕｔＰと逆相出力信号ＣＭＰ５ｏｕｔＮは論理値「０」のため、差動排他的論理和ＥＯＲ２の２値化信号ＳｏｕｔＰ、２値化信号ＳｏｕｔＮは論理値「０」となる。   When the amplitudes of the positive phase input signal SinP and the negative phase input signal SinN are large, when the amplitudes of the positive phase input signal SinP and the negative phase input signal SinN are large, CMP3outP and CMP3outN are the same as when the signals in FIG. Crosses each other and the logical value changes from “1” to “0”. At this time, the normal phase output signal CMP5outP and the negative phase output signal CMP5outN have the logical value “0”, and thus the binary signal SoutP of the differential exclusive OR EOR2 and the binary signal SoutN have the logical value “0”. .

図３（ｃ）の信号が大きい時も同様に正相出力信号ＣＭＰ５ｏｕｔＰと逆相出力信号ＣＭＰ５ｏｕｔＮが交差し、論理値が「０」から「１」に変化するタイミングが発生する。このときの正相出力信号ＣＭＰ３ｏｕｔＰと逆相出力信号ＣＭＰ３ｏｕｔＮは論理値「１」のため、差動排他的論理和ＥＯＲ２の２値化信号ＳｏｕｔＰ、２値化信号ＳｏｕｔＮは論理値「０」となる。   Similarly, when the signal of FIG. 3C is large, the positive phase output signal CMP5outP and the negative phase output signal CMP5outN cross each other, and the timing at which the logical value changes from “0” to “1” occurs. At this time, since the normal phase output signal CMP3outP and the negative phase output signal CMP3outN have the logical value “1”, the binary signal SoutP of the differential exclusive OR EOR2 and the binary signal SoutN have the logical value “0”. .

この２値化信号ＳｏｕｔＰ及び２値化信号ＳｏｕｔＮの信号の変化により、差動入力信号Ｓｉｎが入力された事を検出する。
特開平３−５５９６８ It is detected that the differential input signal Sin has been input based on changes in the signals of the binarized signal SoutP and the binarized signal SoutN.
JP-A-3-55968

より精度の良い信号検出回路を設計するには、回路を構成する抵抗や容量、トランジスタの製造ばらつきを考慮する必要がある。従来回路では、定電流Ｉｂ１を抵抗Ｒ１、Ｒ２、Ｒ３に供給して比較回路ＣＯＭＰ１、ＣＯＭＰ２の比較基準電圧を与え、その比較基準電圧とは相関の無い直流電圧を含む入力信号Ｓｉｎを認識している。したがって、入力信号Ｓｉｎと比較回路ＣＯＭＰ１、ＣＯＭＰ２の比較基準電圧の製造ばらつきによって電圧差が存在しうる。又、比較回路のＣＯＭＰ１、ＣＯＭＰ２にも製造ばらつきによる入力換算オフセット電圧があり、それらによるオフセットの影響が大きいため、小振幅の入力信号Ｓｉｎが入力されると検出誤動作を発生しやすくなっている。   In order to design a signal detection circuit with higher accuracy, it is necessary to take into account manufacturing variations of resistors and capacitors constituting the circuit and transistors. In the conventional circuit, the constant current Ib1 is supplied to the resistors R1, R2 and R3 to give the comparison reference voltage of the comparison circuits COMP1 and COMP2, and the input signal Sin including the DC voltage uncorrelated with the comparison reference voltage is recognized. Yes. Therefore, there may be a voltage difference due to manufacturing variations in the input signal Sin and the comparison reference voltages of the comparison circuits COMP1 and COMP2. Further, the comparison circuits COMP1 and COMP2 also have input conversion offset voltages due to manufacturing variations, and since the influence of the offsets is large, detection malfunctions are likely to occur when a small-amplitude input signal Sin is input.

図２に示される従来回路の場合、定電流Ｉｂ２と抵抗Ｒ４により、差動比較回路ＣＯＭＰ３、ＣＯＭＰ５の差動出力信号ＣＭＰ３ｏｕｔ、ＣＭＰ５ｏｕｔにオフセットを与え、信号の検出をしている。この定電流Ｉｂ２と抵抗Ｒ４は、製造ばらつきの影響を受けるため、差動比較回路ＣＯＭＰ４、ＣＯＭＰ６によって与えられるオフセット電圧に誤差が生じる。この誤差の影響によって小振幅の入力信号Ｓｉｎが入力されると検出誤動作を発生しやすくなっている。   In the case of the conventional circuit shown in FIG. 2, the constant current Ib2 and the resistor R4 provide an offset to the differential output signals CMP3out and CMP5out of the differential comparison circuits COMP3 and COMP5 to detect signals. Since the constant current Ib2 and the resistor R4 are affected by manufacturing variations, an error occurs in the offset voltage provided by the differential comparison circuits COMP4 and COMP6. When an input signal Sin having a small amplitude is input due to the influence of this error, a detection malfunction is likely to occur.

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。   [Means for Solving the Problems] will be described below using the numbers and symbols used in [Best Mode for Carrying Out the Invention] in parentheses. This number / symbol is added to clarify the correspondence between the description of [Claims] and the description of the best mode for carrying out the invention. It should not be used for interpreting the technical scope of the invention described in [Scope].

本発明による信号検出回路（１０２、１０３）は、入力される差動入力信号（Ｓｉｎ）を増幅し、第１の差動出力信号（ＣＭＰ９ｏｕｔ、ＣＭＰ１１ｏｕｔ）を出力する第１のコンパレータ（ＣＯＭＰ１０、ＣＯＭＰ１０’）と、入力される差動入力信号（Ｓｉｎ）を増幅し、第２の差動出力信号（ＣＭＰ１０ｏｕｔ、ＣＭＰ１２ｏｕｔ）を出力する第２のコンパレータ（ＣＯＭＰ２１、ＣＯＭＰ２１’）と、第１の差動出力信号（ＣＭＰ９ｏｕｔ、ＣＭＰ１１ｏｕｔ）の正相信号（ＣＭＰ９ｏｕｔＰ、ＣＭＰ１１ｏｕｔＰ）と第２の差動出力信号（ＣＭＰ１０ｏｕｔ、ＣＭＰ１２ｏｕｔ）の逆相信号（ＣＭＰ１０ｏｕｔＮ、ＣＭＰ１２ｏｕｔＮ）からなる第１の差動信号（ＣＭＰ９Ｅｏｕｔ、ＣＭＰ１１Ｅｏｕｔ）と、第２の差動出力信号（ＣＭＰ１０ｏｕｔ、ＣＭＰ１２ｏｕｔ）の正相信号（ＣＭＰ１０ｏｕｔＰ、ＣＭＰ１２ｏｕｔＰ）と第１の差動出力信号（ＣＭＰ９ｏｕｔ、ＣＭＰ１１ｏｕｔ）の逆相信号（ＣＭＰ９ｏｕｔＮ、ＣＭＰ１１ｏｕｔＮ）からなる第２の差動信号（ＣＭＰ１０Ｅｏｕｔ、ＣＭＰ１２Ｅｏｕｔ）との排他的論理和を出力する差動排他的論理和回路（ＥＯＲ１０）と、第１のコンパレータ（ＣＯＭＰ１０、ＣＯＭＰ１０’）と第２のコンパレータ（ＣＯＭＰ２１、ＣＯＭＰ２１’）に接続され、第１の差動出力信号（ＣＭＰ９ｏｕｔ、ＣＭＰ１１ｏｕｔ）のコモンモード電圧と第２の差動出力信号のコモンモード電圧（ＣＭＰ１０ｏｕｔ、ＣＭＰ１２ｏｕｔ）を、それぞれ第１及び第２の電圧に制御するコモンモード電圧制御回路（ＣＯＭＰ２２、ＣＯＭＰ２２’）とを具備する。   The signal detection circuit (102, 103) according to the present invention amplifies an input differential input signal (Sin) and outputs a first differential output signal (CMP9out, CMP11out). '), A second comparator (COMP21, COMP21') for amplifying the input differential input signal (Sin) and outputting a second differential output signal (CMP10out, CMP12out), and a first differential First differential signals (CMP9Eout, CMP11Eout) composed of positive phase signals (CMP9outP, CMP11outP) of the output signals (CMP9out, CMP11out) and negative phase signals (CMP10outN, CMP12outN) of the second differential output signals (CMP10out, CMP12out). ) And the second differential output signal Between the positive phase signals (CMP10outP, CMP12outP) of CMP10out and CMP12out) and the second differential signals (CMP10Eout, CMP12Eout) consisting of the negative phase signals (CMP9outN, CMP11outN) of the first differential output signals (CMP9out, CMP11out). A differential exclusive OR circuit (EOR10) that outputs an exclusive OR is connected to a first comparator (COMP10, COMP10 ') and a second comparator (COMP21, COMP21'), and a first differential output A common mode voltage control circuit (COMP22, COMP22) that controls the common mode voltage of the signals (CMP9out, CMP11out) and the common mode voltage (CMP10out, CMP12out) of the second differential output signal to the first and second voltages, respectively. OMP22 '); and a.

本発明の信号検出回路によれば、高速信号に対応し、精度良く小振幅の差動信号の検出が可能となる。   According to the signal detection circuit of the present invention, it is possible to detect a differential signal having a small amplitude with high accuracy corresponding to a high-speed signal.

又、構成回路の製造ばらつきに対するスレショルド電位のばらつきを抑制できる。   In addition, it is possible to suppress variation in the threshold potential with respect to manufacturing variations in the constituent circuits.

更に、温度変動によるスレショルド電位のばらつきを抑制できる。 Furthermore, variation in threshold potential due to temperature fluctuation can be suppressed.

以下、添付図面を参照して、本発明による信号検出回路の実施の形態を説明する。   Embodiments of a signal detection circuit according to the present invention will be described below with reference to the accompanying drawings.

（第１の実施の形態）
図４及び図５を参照して第１の実施の形態における信号検出回路１０１を説明する。 (First embodiment)
The signal detection circuit 101 in the first embodiment will be described with reference to FIGS.

図４に、第１の実施の形態における信号検出回路１０１の構成を示す。第１の実施の形態における信号検出回路１０１は、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動入力信号Ｓｉｎの振幅を検出して２値化する回路である。正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。   FIG. 4 shows the configuration of the signal detection circuit 101 in the first embodiment. The signal detection circuit 101 in the first embodiment is a circuit that detects and binarizes the amplitude of a differential input signal Sin composed of a normal phase input signal SinP and a negative phase input signal SinN. The normal phase input signal SinP and the negative phase input signal SinN are signals having the same DC operating voltage and having the same phase and opposite amplitude.

本発明による信号検出回路１０１は、差動比較回路ＣＯＭＰ７及びＣＯＭＰ８と、それぞれの出力端に接続される差動排他的論理和回路ＥＯＲ３とを備える。   The signal detection circuit 101 according to the present invention includes differential comparison circuits COMP7 and COMP8, and a differential exclusive OR circuit EOR3 connected to each output terminal.

差動比較回路ＣＯＭＰ７は、抵抗Ｒ９、Ｒ１０と、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ９及びＭｎ１０と、定電流源Ｉｂ７を備える。   The differential comparison circuit COMP7 includes resistors R9 and R10, N-channel MOS transistors Mn9 and Mn10 forming a differential pair, and a constant current source Ib7.

Ｎチャネル型ＭＯＳトランジスタＭｎ９、Ｍｎ１０のそれぞれのソースは、定電流源Ｉｂ７と共通接続され、定電流源Ｉｂ７は接地されている。Ｎチャネル型ＭＯＳトランジスタＭｎ９のドレインはノードＮ９を介して抵抗Ｒ９の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１０のドレインはノードＮ１０を介して抵抗Ｒ１０の一端に接続されている。抵抗Ｒ９とＲ１０の他端は電源に共通接続されている。   The sources of the N-channel MOS transistors Mn9 and Mn10 are commonly connected to the constant current source Ib7, and the constant current source Ib7 is grounded. The drain of the N-channel MOS transistor Mn9 is connected to one end of the resistor R9 through the node N9, and the drain of the N-channel MOS transistor Mn10 is connected to one end of the resistor R10 through the node N10. The other ends of the resistors R9 and R10 are commonly connected to a power source.

正相入力信号ＳｉｎＰは、Ｎチャネル型ＭＯＳトランジスタＭｎ９のゲートに、逆相入力信号ＳｉｎＮは、Ｎチャネル型ＭＯＳトランジスタＭｎ１０のゲートに、それぞれ入力される。ノードＮ９から逆相出力信号ＣＭＰ７ｏｕｔＮが、ノードＮ１０から正相出力信号ＣＭＰ７ｏｕｔＰが出力される。   The normal phase input signal SinP is input to the gate of the N channel type MOS transistor Mn9, and the negative phase input signal SinN is input to the gate of the N channel type MOS transistor Mn10. A negative phase output signal CMP7outN is output from the node N9, and a normal phase output signal CMP7outP is output from the node N10.

差動比較回路ＣＯＭＰ８は、抵抗Ｒ１１、Ｒ１２と、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ１１及びＭｎ１２と、定電流源Ｉｂ８と、出力信号のコモンモード電圧を低下させる抵抗Ｒｂ１とを備える。   The differential comparison circuit COMP8 includes resistors R11 and R12, N-channel MOS transistors Mn11 and Mn12 constituting a differential pair, a constant current source Ib8, and a resistor Rb1 that lowers the common mode voltage of the output signal.

Ｎチャネル型ＭＯＳトランジスタＭｎ１１、Ｍｎ１２のそれぞれのソースは、定電流源Ｉｂ８の一端と共通接続され、定電流源Ｉｂ８の他端は接地されている。Ｎチャネル型ＭＯＳトランジスタＭｎ１１のドレインはノードＮ１１を介して抵抗Ｒ１１の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１２のドレインはノードＮ１２を介して抵抗Ｒ１２の一端に接続されている。抵抗Ｒ１１とＲ１２の他端は、抵抗Ｒｂ１の一端に共通接続される。抵抗Ｒｂ１の他端は電源に接続されている。   The sources of the N-channel MOS transistors Mn11 and Mn12 are commonly connected to one end of the constant current source Ib8, and the other end of the constant current source Ib8 is grounded. The drain of the N-channel MOS transistor Mn11 is connected to one end of the resistor R11 through the node N11, and the drain of the N-channel MOS transistor Mn12 is connected to one end of the resistor R12 through the node N12. The other ends of the resistors R11 and R12 are commonly connected to one end of the resistor Rb1. The other end of the resistor Rb1 is connected to a power source.

正相入力信号ＳｉｎＰは、Ｎチャネル型ＭＯＳトランジスタＭｎ１１のゲートに、逆相入力信号ＳｉｎＮは、Ｎチャネル型ＭＯＳトランジスタＭｎ１２のゲートに、それぞれ入力される。ノードＮ１１から逆相出力信号ＣＭＰ８ｏｕｔＮが、ノードＮ１２から正相出力信号ＣＭＰ８ｏｕｔＰが出力される。この際、抵抗Ｒｂ１は、正相出力信号ＣＭＰ８ｏｕｔＰ及び逆相出力信号ＣＭＰ８ｏｕｔＮのコモンモード電圧をＶｏｆｆ１低下させる。   The normal phase input signal SinP is input to the gate of the N channel type MOS transistor Mn11, and the negative phase input signal SinN is input to the gate of the N channel type MOS transistor Mn12. A negative phase output signal CMP8outN is output from the node N11, and a normal phase output signal CMP8outP is output from the node N12. At this time, the resistor Rb1 reduces the common mode voltage of the positive phase output signal CMP8outP and the negative phase output signal CMP8outN by Voff1.

差動排他的論理和回路ＥＯＲ３は、ノードＮ９、Ｎ１０、Ｎ１１、Ｎ１２に接続され、正相出力信号ＣＭＰ７ｏｕｔＰと逆相出力信号ＣＭＰ８ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ７Ｅｏｕｔと、正相出力信号ＣＭＰ８ｏｕｔＰと逆相出力信号ＣＭＰ７ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ８Ｅｏｕｔが入力される。   The differential exclusive OR circuit EOR3 is connected to the nodes N9, N10, N11, and N12, and a differential exchange output signal CMP7Eout, which is a differential signal composed of a positive phase output signal CMP7outP and a negative phase output signal CMP8outN, A differential exchange output signal CMP8Eout, which is a differential signal composed of a phase output signal CMP8outP and a reverse phase output signal CMP7outN, is input.

差動排他的論理和回路ＥＯＲ３は、差動交換出力信号ＣＭＰ７Ｅｏｕｔと差動交換出力信号ＣＭＰ８Ｅｏｕｔの排他的論理和として、２値化信号Ｓｏｕｔ３Ｐと２値化信号Ｓｏｕｔ３Ｎからなる２値化信号Ｓｏｕｔを出力する。この時、２値化信号Ｓｏｕｔ３Ｐが２値化信号Ｓｏｕｔ３Ｎより高い場合、２値化信号Ｓｏｕｔの論理値は「１」を示し、低い場合、論理値は「０」を示す。   The differential exclusive OR circuit EOR3 outputs a binary signal Sout composed of a binary signal Sout3P and a binary signal Sout3N as an exclusive OR of the differential exchange output signal CMP7Eout and the differential exchange output signal CMP8Eout. To do. At this time, when the binarized signal Sout3P is higher than the binarized signal Sout3N, the logic value of the binarized signal Sout indicates “1”, and when it is low, the logic value indicates “0”.

図５を参照して、第１の実施の形態における信号検出回路１０１の動作を説明する。被検出信号である差動入力信号Ｓｉｎは、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動信号である。図５（ａ）に示されるように、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動入力信号Ｓｉｎの論理値は「１」を示し、低い場合「０」を示す。   The operation of the signal detection circuit 101 in the first embodiment will be described with reference to FIG. The differential input signal Sin which is a detected signal is a differential signal composed of a normal phase input signal SinP and a negative phase input signal SinN. As shown in FIG. 5A, the normal-phase input signal SinP and the negative-phase input signal SinN are signals having the same DC operating voltage and having the same amplitude with opposite phases. When the normal phase input signal SinP is higher than the negative phase input signal SinN, the logical value of the differential input signal Sin indicates “1”, and when it is low, it indicates “0”.

差動比較回路ＣＯＭＰ７は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとの電位差を電圧利得に比例して増幅し、正相出力信号ＣＭＰ７ｏｕｔＰと逆相出力信号ＣＭＰ７ｏｕｔＮとからなる差動出力信号ＣＭＰ７ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ７ｏｕｔＮはノードＮ９から、正相出力信号ＣＭＰ７ｏｕｔＰはノードＮ１０から取出される（図５（ｂ））。同様に、差動比較回路ＣＯＭＰ８は、入力される差動入力信号Ｓｉｎ正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮと電位差を電圧利得に比例して増幅し、正相出力信号ＣＭＰ８ｏｕｔＰと逆相出力信号ＣＭＰ８ｏｕｔＮとからなる差動出力信号ＣＭＰ８ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ８ｏｕｔＮはノードＮ１１から、正相出力信号ＣＭＰ８ｏｕｔＰはノードＮ１２から取出され、抵抗Ｒｂ１と定電流源Ｉｂ８とで発生する電圧Ｖｏｆｆ１だけコモンモード電圧が低下している。すなわち、ノードＮ１１及びノード１２における直流動作電圧は、抵抗Ｒｂ１と電流Ｉｂ８とで発生する電圧Ｖｏｆｆ１だけノードＮ９及びノードＮ１０における直流動作電圧より低くなる。各々の出力信号の振幅はＩｂ７＝Ｉｂ８、Ｒ９＝Ｒ１０＝Ｒ１１＝Ｒ１２の条件において同一となる（図５（ｃ））。   The differential comparison circuit COMP7 amplifies the potential difference between the positive phase input signal SinP and the negative phase input signal SinN of the input differential input signal Sin in proportion to the voltage gain, and the positive phase output signal CMP7outP and the negative phase output signal A differential output signal CMP7out composed of CMP7outN is output. At this time, the negative phase output signal CMP7outN is extracted from the node N9, and the positive phase output signal CMP7outP is extracted from the node N10 (FIG. 5B). Similarly, the differential comparison circuit COMP8 amplifies the input differential input signal Sin positive phase input signal SinP and the negative phase input signal SinN in proportion to the voltage gain, and outputs the positive phase output signal CMP8outP and the negative phase output. A differential output signal CMP8out composed of the signal CMP8outN is output. At this time, the negative phase output signal CMP8outN is taken out from the node N11, and the positive phase output signal CMP8outP is taken out from the node N12, and the common mode voltage is lowered by the voltage Voff1 generated by the resistor Rb1 and the constant current source Ib8. That is, the DC operating voltage at node N11 and node 12 is lower than the DC operating voltage at node N9 and node N10 by voltage Voff1 generated by resistor Rb1 and current Ib8. The amplitudes of the output signals are the same under the conditions of Ib7 = Ib8 and R9 = R10 = R11 = R12 (FIG. 5C).

正相出力信号ＣＭＰ７ｏｕｔＰと、オフセット電圧Ｖｏｆｆ１を与えられた逆相出力信号ＣＭＰ８ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ７Ｅｏｕｔとし、オフセット電圧Ｖｏｆｆ１を与えられた正相出力信号ＣＭＰ８ｏｕｔＰと逆相出力信号ＣＭＰ７ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ８Ｅｏｕｔとする。差動交換出力信号ＣＭＰ７Ｅｏｕｔと差動交換出力信号ＣＭＰ８Ｅｏｕｔは、差動排他的論理和回路ＥＯＲ３に入力される。   A differential signal composed of the positive phase output signal CMP7outP and the negative phase output signal CMP8outN given the offset voltage Voff1 is defined as a differential exchange output signal CMP7Eout, and the positive phase output signal CMP8outP given the offset voltage Voff1 and the negative phase output. A differential signal composed of the signal CMP7outN is referred to as a differential exchange output signal CMP8Eout. The differential exchange output signal CMP7Eout and the differential exchange output signal CMP8Eout are input to the differential exclusive OR circuit EOR3.

図５（ｄ）に差動交換出力信号ＣＭＰ７Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ７ｏｕｔＰが逆相出力信号ＣＭＰ８ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。   FIG. 5D shows a waveform of the differential exchange output signal CMP7Eout. When the normal phase output signal CMP7outP is higher than the negative phase output signal CMP8outN, the logical value of the differential exchange output signal CMP7Eout indicates “1”, and when it is low, it indicates “0”.

同様に図５（ｅ）に差動交換出力信号ＣＭＰ８Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ８ｏｕｔＰが逆相出力信号ＣＭＰ７ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。   Similarly, FIG. 5E shows a waveform of the differential exchange output signal CMP8Eout. When the normal phase output signal CMP8outP is higher than the negative phase output signal CMP7outN, the logical value of the differential exchange output signal CMP8Eout indicates “1”, and when it is low, it indicates “0”.

オフセット調整回路抵抗Ｒｂの大きさは、検出したい信号の大きさによって決定する。正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮの振幅の大きさが、検出したい信号の大きさよりも小さい場合、正相出力信号ＣＭＰ７ｏｕｔＰより低い逆相出力信号ＣＭＰ８ｏｕｔＮ（逆相出力信号ＣＭＰ７ｏｕｔＮより低い正相出力信号ＣＭＰ８ｏｕｔＰ）を常に出力するようなオフセット電圧Ｖｏｆｆ１を与えるオフセット調整回路抵抗Ｒｂ１を決定する。併せて、正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮの振幅の大きさが、検出したい信号の大きさよりも大きい場合、且つ、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い時、逆相出力信号ＣＭＰ７ｏｕｔＮより高い正相出力信号ＣＭＰ８ｏｕｔＰを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い時、正相出力信号ＣＭＰ７ｏｕｔＰより高い逆相出力信号ＣＭＰ８ｏｕｔＮを出力するように、オフセット調整回路抵抗Ｒｂ１を決定する。   The magnitude of the offset adjustment circuit resistance Rb is determined by the magnitude of the signal to be detected. When the magnitudes of the amplitudes of the positive phase input signal SinP and the negative phase input signal SinN are smaller than the magnitude of the signal to be detected, the negative phase output signal CMP8outN lower than the positive phase output signal CMP7outP (the positive phase lower than the negative phase output signal CMP7outN). The offset adjustment circuit resistance Rb1 that gives the offset voltage Voff1 that always outputs the output signal CMP8outP) is determined. In addition, when the magnitude of the amplitude of the positive phase input signal SinP and the negative phase input signal SinN is larger than the magnitude of the signal to be detected, and when the positive phase input signal SinP is higher than the negative phase input signal SinN, The offset adjustment circuit outputs a positive phase output signal CMP8outP higher than the output signal CMP7outN, and outputs a negative phase output signal CMP8outN higher than the positive phase output signal CMP7outP when the positive phase input signal SinP is lower than the negative phase input signal SinN. The resistance Rb1 is determined.

差動入力信号Ｓｉｎの大きさが、本発明による信号検出回路で検出したい信号の大きさより小さい場合（微弱信号の場合）について説明する。   A case where the magnitude of the differential input signal Sin is smaller than the magnitude of the signal to be detected by the signal detection circuit according to the present invention (in the case of a weak signal) will be described.

検出したい信号の大きさよりも小さい振幅の正相入力信号ＳｉｎＰ及び逆相入力信号ＳｉｎＮが信号検出回路に入力すると、オフセットを与えていない正相出力信号ＣＭＰ７ｏｕｔＰはオフセットを与えた逆相出力信号ＣＭＰ８ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「１」を示す（図５（ｄ））。又、オフセットを与えた正相出力信号ＣＭＰ８ｏｕｔＰはオフセットを与えた逆相出力信号ＣＭＰ７ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「０」を示す（図５（ｅ））。   When a positive-phase input signal SinP and a negative-phase input signal SinN having an amplitude smaller than the magnitude of the signal to be detected are input to the signal detection circuit, the positive-phase output signal CMP7outP that has not been given an offset is more than the negative-phase output signal CMP8outN that has been given an offset. The logic value of the differential exchange output signal CMP7Eout is “1” (FIG. 5D). Further, the positive phase output signal CMP8outP to which the offset is applied becomes lower than the negative phase output signal CMP7outN to which the offset is applied, and the logical value of the differential exchange output signal CMP8Eout indicates “0” (FIG. 5E).

従って、差動排他的論理和回路ＥＯＲ３は、入力される差動交換出力信号ＣＭＰ７Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ８Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「１」の２値化信号Ｓｏｕｔを出力する（図５（ｆ））。   Accordingly, the differential exclusive OR circuit EOR3 is a logic that is an exclusive OR of the input differential exchange output signal CMP7Eout (logical value “1”) and the differential exchange output signal CMP8Eout (logical value “0”). A binarized signal Sout having a value “1” is output (FIG. 5F).

差動入力信号Ｓｉｎの大きさが信号検出回路の検出したい信号の大きさより大きい場合（主信号の場合）について説明する。   A case where the magnitude of the differential input signal Sin is larger than the magnitude of the signal desired to be detected by the signal detection circuit (in the case of the main signal) will be described.

正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、オフセットのない正相出力信号ＣＭＰ７ｏｕｔＰはオフセットを与えられた逆相出力信号ＣＭＰ８ｏｕｔＮより高くなる部分が生じ、その部分における差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「１」を示す（図５（ｄ））。オフセットを与えられた正相出力信号ＣＭＰ８ｏｕｔＰはオフセットのない逆相出力信号ＣＭＰ７ｏｕｔＮより高くなる部分が生じ、その部分における差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「１」を示す（図５（ｅ））。   When the normal phase input signal SinP is higher than the negative phase input signal SinN, the positive phase output signal CMP7outP without offset has a portion higher than the negative phase output signal CMP8outN to which the offset is given, and the differential exchange output signal CMP7Eout in that portion is generated. The logical value of “1” indicates “1” (FIG. 5D). A portion of the positive-phase output signal CMP8outP to which the offset is given becomes higher than the negative-phase output signal CMP7outN without the offset, and the logical value of the differential exchange output signal CMP8Eout in that portion is “1” (FIG. 5E). ).

正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、正相出力信号ＣＭＰ７ｏｕｔＰは逆相出力信号ＣＭＰ８ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ７Ｅｏｕｔの論理値は「０」を示す（図５（ｄ））。正相出力信号ＣＭＰ８ｏｕｔＰは逆相出力信号ＣＭＰ７ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ８Ｅｏｕｔの論理値は「０」を示す（図５（ｅ））。   When the positive phase input signal SinP is lower than the negative phase input signal SinN, the positive phase output signal CMP7outP is lower than the negative phase output signal CMP8outN, and the logical value of the differential exchange output signal CMP7Eout shows “0” (FIG. 5 (d) )). The normal phase output signal CMP8outP is lower than the negative phase output signal CMP7outN, and the logical value of the differential exchange output signal CMP8Eout indicates “0” (FIG. 5E).

従って、差動排他的論理和回路ＥＯＲ３は、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動交換出力信号ＣＭＰ７Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ８Ｅｏｕｔ（論理値「１」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、差動交換出力信号ＣＭＰ７Ｅｏｕｔ（論理値「０」）と差動交換出力信号ＣＭＰ８Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力する。   Therefore, when the positive phase input signal SinP is higher than the negative phase input signal SinN, the differential exclusive OR circuit EOR3 outputs the differential exchange output signal CMP7Eout (logical value “1”) and the differential exchange output signal CMP8Eout (logical value). When a binary signal Sout having a logical value “0” that is an exclusive OR of “1”) is output and the positive phase input signal SinP is lower than the negative phase input signal SinN, the differential exchange output signal CMP7Eout (logical value) “0”) and the differential exchange output signal CMP8Eout (logical value “0”) are output as a binary signal Sout having a logical value “0” that is an exclusive OR.

以上のように、オフセット調整回路抵抗Ｒｂ１によって設定されるレベル以上の振幅をもつ差動入力信号Ｓｉｎが入力されると、２値化信号Ｓｏｕｔの論理和は「０」となり、差動入力信号Ｓｉｎ（主信号）を検出することができる。   As described above, when the differential input signal Sin having an amplitude greater than or equal to the level set by the offset adjustment circuit resistor Rb1 is input, the logical sum of the binarized signal Sout becomes “0”, and the differential input signal Sin (Main signal) can be detected.

以上のように本実施の形態における信号検出回路１０１は、２個の差動比較回路の両方にオフセット電圧を与えるのではなく、２個ある差動比較回路の片方にだけ抵抗を接続することで、相対的に片方にオフセット電圧Ｖｏｆｆを与えた。又、差動信号化する事でオフセットの影響を少なくすると共に、従来回路にあった電流源と３個の抵抗が１個の抵抗で代用でき、従来のオフセットを与えるための差動比較回路の製造ばらつきによる誤差の要因を減らすことができる。   As described above, the signal detection circuit 101 according to the present embodiment does not apply an offset voltage to both of the two differential comparison circuits, but connects a resistor to only one of the two differential comparison circuits. The offset voltage Voff was given to one of them relatively. In addition, the effect of offset can be reduced by using a differential signal, and the current source and three resistors that existed in the conventional circuit can be replaced by a single resistor. The cause of errors due to manufacturing variations can be reduced.

ここで、図２に示される従来回路と本発明による信号検出回路１０１とを比較する。
従来回路でのスレショルド電位は次式で与えられる。
Ｖｔｈ ＝ （ Ｖｉｎ ± Ｖｏｓ１ ） − （ Ｉｂ・ｍａｔｃｈ１・Ｒｂ・ｍａｔｃｈ２ ± Ｖｏｓ２ ）・・・式１
ここで、Ｖｔｈはスレショルド電位、Ｖｉｎは差動入力信号Ｓｉｎの信号レベル、Ｖｏｓ１は信号検出用差動アンプ（差動比較回路ＣＯＭＰ３又はＣＯＭＰ５）の相対精度、Ｖｏｓ２はスレショルド電位設定用差動アンプ（差動比較回路ＣＯＭＰ４又はＣＯＭＰ６）の相対精度、Ｉｂは各定電流源Ｉｂ２の定電流値、Ｒｂはバイアス電位を生成する抵抗Ｒ４の抵抗値、ｍａｔｃｈ１は定電流源Ｉｂ２の相対精度、ｍａｔｃｈ２は抵抗Ｒ４の相対精度である。 Here, the conventional circuit shown in FIG. 2 is compared with the signal detection circuit 101 according to the present invention.
The threshold potential in the conventional circuit is given by the following equation.
Vth = (Vin ± Vos1) − (Ib · match1 · Rb · match2 ± Vos2) Equation 1
Here, Vth is the threshold potential, Vin is the signal level of the differential input signal Sin, Vos1 is the relative accuracy of the signal detection differential amplifier (differential comparison circuit COMP3 or COMP5), Vos2 is the threshold potential setting differential amplifier ( Relative accuracy of the differential comparison circuit COMP4 or COMP6), Ib is a constant current value of each constant current source Ib2, Rb is a resistance value of a resistor R4 that generates a bias potential, match1 is a relative accuracy of the constant current source Ib2, and match2 is a resistor R4 relative accuracy.

一方、本発明による信号検出回路１０１のスレショルド電位は次式で表される。
Ｖｔｈ ＝ （ Ｖｉｎ ± Ｖｏｓ１ ） − （ Ｉｂ１・ｍａｔｃｈ１・Ｒｂ１・ｍａｔｃｈ２） ／ Ｇｖ・・・式２
ここで、Ｖｔｈはスレショルド電位、Ｖｉｎは差動入力信号Ｓｉｎの入力信号レベル、Ｖｏｓ１は信号検出用差動アンプ（差動比較回路ＣＯＭＰ７又はＣＯＭＰ８）の相対精度、Ｉｂ１は定電流源Ｉｂ８の定電流値、Ｒｂ１はバイアス電位を生成する抵抗Ｒｂ８の抵抗値、ｍａｔｃｈ１は定電流源Ｉｂ８の相対精度、ｍａｔｃｈ２は抵抗Ｒｂ８の相対精度、Ｇｖは差動比較回路ＣＯＭＰ８の電圧利得である。 On the other hand, the threshold potential of the signal detection circuit 101 according to the present invention is expressed by the following equation.
Vth = (Vin ± Vos1) − (Ib1 · match1 · Rb1 · match2) / Gv Equation 2
Here, Vth is the threshold potential, Vin is the input signal level of the differential input signal Sin, Vos1 is the relative accuracy of the signal detection differential amplifier (differential comparison circuit COMP7 or COMP8), and Ib1 is the constant current of the constant current source Ib8. Rb1 is the resistance value of the resistor Rb8 that generates the bias potential, match1 is the relative accuracy of the constant current source Ib8, match2 is the relative accuracy of the resistor Rb8, and Gv is the voltage gain of the differential comparison circuit COMP8.

式１及び式２を比較すると、第１の実施の形態における信号検出回路１０１は、図２に示される従来回路に比べ、スレショルド電位設定用の差動比較回路の相対精度（Ｖｏｓ２）が削減され、定電流と抵抗の相対精度（ｍａｔｃｈ１、ｍａｔｃｈ２）による影響が電圧利得（Ｇｖ）によって圧縮される。このため、製造ばらつきの影響が半分以下に軽減される。   Comparing Equation 1 and Equation 2, the signal detection circuit 101 in the first embodiment has a reduced relative accuracy (Vos2) of the differential comparison circuit for setting the threshold potential as compared with the conventional circuit shown in FIG. The influence of the relative accuracy (match1, match2) between the constant current and the resistance is compressed by the voltage gain (Gv). For this reason, the influence of manufacturing variation is reduced to less than half.

従って、第１に実施の形態における信号検出回路１０１は、従来回路に比べ、各種素子相対ばらつきに対するスレショルド電位のばらつきが低減される。又、レイアウト面積が低減されるため、コストを削減できる。更に、消費電流が低減でき、容量性負荷の軽減による周波数特性が改善される。   Therefore, the signal detection circuit 101 according to the first embodiment has a reduced variation in threshold potential with respect to various element relative variations as compared with the conventional circuit. Further, since the layout area is reduced, the cost can be reduced. Furthermore, the current consumption can be reduced, and the frequency characteristics can be improved by reducing the capacitive load.

（第２の実施の形態）
図６及び図７を参照して第２の実施の形態における信号検出回路１０２を説明する。 (Second Embodiment)
The signal detection circuit 102 according to the second embodiment will be described with reference to FIGS.

図６に、第２の実施の形態における信号検出回路１０２の構成を示す。第２の実施の形態における信号検出回路１０２は、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動入力信号Ｓｉｎの振幅を検出して２値化する回路である。正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。   FIG. 6 shows the configuration of the signal detection circuit 102 according to the second embodiment. The signal detection circuit 102 in the second embodiment is a circuit that detects and binarizes the amplitude of the differential input signal Sin composed of the positive phase input signal SinP and the negative phase input signal SinN. The normal phase input signal SinP and the negative phase input signal SinN are signals having the same DC operating voltage and having the same phase and opposite amplitude.

本発明による信号検出回路１０２は、差動比較回路ＣＯＭＰ１０及び差動比較回路ＣＯＭＰ２０と、それぞれの出力端に接続される差動排他的論理和回路ＥＯＲ１０とを備える。   The signal detection circuit 102 according to the present invention includes a differential comparison circuit COMP10 and a differential comparison circuit COMP20, and a differential exclusive OR circuit EOR10 connected to each output terminal.

差動比較回路ＣＯＭＰ１０は、負荷抵抗Ｒ１３、Ｒ１４と、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ１３及びＭｎ１４と、定電流源Ｉｂ１０と、抵抗Ｒｂ１０とを備える。   The differential comparison circuit COMP10 includes load resistors R13 and R14, N-channel MOS transistors Mn13 and Mn14 forming a differential pair, a constant current source Ib10, and a resistor Rb10.

Ｎチャネル型ＭＯＳトランジスタＭｎ１３、Ｍｎ１４のそれぞれのソースは、定電流源Ｉｂ１０と共通接続され、定電流源Ｉｂ１０は接地されている。Ｎチャネル型ＭＯＳトランジスタＭｎ１３のドレインはノードＮ１３を介して抵抗Ｒ１３の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１４のドレインはノードＮ１４を介して抵抗Ｒ１４の一端に接続されている。抵抗Ｒ１３とＲ１４の他端は抵抗Ｒｂ１０に共通接続され、抵抗Ｒｂ１０の他端は電源に接続されている。   The sources of the N-channel MOS transistors Mn13 and Mn14 are commonly connected to the constant current source Ib10, and the constant current source Ib10 is grounded. The drain of the N-channel MOS transistor Mn13 is connected to one end of the resistor R13 through the node N13, and the drain of the N-channel MOS transistor Mn14 is connected to one end of the resistor R14 through the node N14. The other ends of the resistors R13 and R14 are commonly connected to the resistor Rb10, and the other end of the resistor Rb10 is connected to a power source.

正相入力信号ＳｉｎＰは、Ｎチャネル型ＭＯＳトランジスタＭｎ１３のゲートに、逆相入力信号ＳｉｎＮは、Ｎチャネル型ＭＯＳトランジスタＭｎ１４のゲートに、それぞれ入力される。ノードＮ１３から逆相出力信号ＣＭＰ１０ｏｕｔＮが、ノードＮ１４から正相出力信号ＣＭＰ１０ｏｕｔＰが出力される。   The normal phase input signal SinP is input to the gate of the N channel type MOS transistor Mn13, and the negative phase input signal SinN is input to the gate of the N channel type MOS transistor Mn14. A negative phase output signal CMP10outN is output from the node N13, and a normal phase output signal CMP10outP is output from the node N14.

差動比較回路ＣＯＭＰ２１は、抵抗Ｒ１５、Ｒ１６と、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ１５及びＭｎ１６と、定電流源Ｉｂ２１と、抵抗Ｒｂ２１とを備える。   The differential comparison circuit COMP21 includes resistors R15 and R16, N-channel MOS transistors Mn15 and Mn16 constituting a differential pair, a constant current source Ib21, and a resistor Rb21.

差動比較回路ＣＯＭＰ２１のＮチャネル型ＭＯＳトランジスタＭｎ１５、Ｍｎ１６のそれぞれのソースは、定電流源Ｉｂ２１の一端と共通接続され、定電流源Ｉｂ２１の他端は接地されている。Ｎチャネル型ＭＯＳトランジスタＭｎ１５のドレインはノードＮ１５を介して抵抗Ｒ１５の一端に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１６のドレインはノードＮ１６を介して抵抗Ｒ１６の一端に接続されている。抵抗Ｒ１５とＲ１６の他端は、抵抗Ｒｂ２１の一端に共通接続される。抵抗Ｒｂ１の他端は電源に接続されている。   The sources of the N-channel MOS transistors Mn15 and Mn16 of the differential comparison circuit COMP21 are commonly connected to one end of the constant current source Ib21, and the other end of the constant current source Ib21 is grounded. The drain of the N-channel MOS transistor Mn15 is connected to one end of the resistor R15 through the node N15, and the drain of the N-channel MOS transistor Mn16 is connected to one end of the resistor R16 through the node N16. The other ends of the resistors R15 and R16 are commonly connected to one end of the resistor Rb21. The other end of the resistor Rb1 is connected to a power source.

正相入力信号ＳｉｎＰは、Ｎチャネル型ＭＯＳトランジスタＭｎ１５のゲートに、逆相入力信号ＳｉｎＮは、Ｎチャネル型ＭＯＳトランジスタＭｎ１６のゲートに、それぞれ入力される。ノードＮ１５から逆相出力信号ＣＭＰ９ｏｕｔＮが、ノードＮ１６から正相出力信号ＣＭＰ９ｏｕｔＰが出力される。   The normal phase input signal SinP is input to the gate of the N channel type MOS transistor Mn15, and the negative phase input signal SinN is input to the gate of the N channel type MOS transistor Mn16. A negative phase output signal CMP9outN is output from the node N15, and a normal phase output signal CMP9outP is output from the node N16.

差動比較回路ＣＯＭＰ２２は、差動対を構成するＮチャネル型ＭＯＳトランジスタＭｎ１７及びＭｎ１８と、定電流源Ｉｂ２２とを備え、Ｎチャネル型ＭＯＳトランジスタＭｎ１８のドレインはノードＮ１７を介して差動比較回路ＣＯＭＰ１０に接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１７のドレインはノードＮ１８を介して差動比較回路ＣＯＭＰ２１に接続される。差動比較回路ＣＯＭＰ１０の抵抗Ｒｂ１０は、Ｎチャネル型ＭＯＳトランジスタＭｎ１８の負荷抵抗となり、差動比較回路ＣＯＭＰ２１の抵抗Ｒｂ２１はＮチャネル型ＭＯＳトランジスタＭｎ１７の負荷抵抗となっている。定電流源Ｉｂ２０と、抵抗Ｒと、直流電圧源Ｖｒｅｆは、比較差動回路ＣＯＭＰ２２に接続され、スレショルド電位Ｖｔｈの値を決める。Ｎチャネル型ＭＯＳトランジスタＭｎ１７のゲートには、直流電圧源Ｖｒｅｆが接続され、Ｎチャネル型ＭＯＳトランジスタＭｎ１８のゲートには、ＶｒｅｆよりもＶＲだけ高い電圧が接続される。ここで、ＶＲは抵抗Ｒに定電流源Ｉｂ２０の電流が流れて発生する電圧である。   The differential comparison circuit COMP22 includes N-channel MOS transistors Mn17 and Mn18 constituting a differential pair, and a constant current source Ib22. The drain of the N-channel MOS transistor Mn18 is connected to the differential comparison circuit COMP10 via a node N17. The drain of the N-channel MOS transistor Mn17 is connected to the differential comparison circuit COMP21 via the node N18. The resistor Rb10 of the differential comparison circuit COMP10 is a load resistance of the N-channel MOS transistor Mn18, and the resistor Rb21 of the differential comparison circuit COMP21 is a load resistance of the N-channel MOS transistor Mn17. The constant current source Ib20, the resistor R, and the DC voltage source Vref are connected to the comparison differential circuit COMP22 and determine the value of the threshold potential Vth. A DC voltage source Vref is connected to the gate of the N-channel MOS transistor Mn17, and a voltage higher by VR than Vref is connected to the gate of the N-channel MOS transistor Mn18. Here, VR is a voltage generated when the current of the constant current source Ib20 flows through the resistor R.

差動排他的論理和回路ＥＯＲ１０は、ノードＮ１３、Ｎ１４、Ｎ１５、Ｎ１６に接続され、正相出力信号ＣＭＰ９ｏｕｔＰと逆相出力信号ＣＭＰ１０ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ９Ｅｏｕｔと、正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ１０Ｅｏｕｔが入力される。   The differential exclusive OR circuit EOR10 is connected to the nodes N13, N14, N15, and N16, and a differential exchange output signal CMP9Eout, which is a differential signal composed of a positive phase output signal CMP9outP and a negative phase output signal CMP10outN, A differential exchange output signal CMP10Eout which is a differential signal composed of a phase output signal CMP10outP and a reverse phase output signal CMP9outN is input.

差動排他的論理和回路ＥＯＲ１０は、差動交換出力信号ＣＭＰ９Ｅｏｕｔと差動交換出力信号ＣＭＰ１０Ｅｏｕｔの排他的論理和として、２値化信号Ｓｏｕｔ４Ｐと２値化信号Ｓｏｕｔ４Ｎからなる２値化信号Ｓｏｕｔを出力する。この時、２値化信号Ｓｏｕｔ４Ｐが２値化信号Ｓｏｕｔ４Ｎより高い場合、２値化信号Ｓｏｕｔの論理値は「１」を示し、低い場合、論理値は「０」を示す。   The differential exclusive OR circuit EOR10 outputs a binary signal Sout composed of a binary signal Sout4P and a binary signal Sout4N as an exclusive OR of the differential exchange output signal CMP9Eout and the differential exchange output signal CMP10Eout. To do. At this time, when the binarized signal Sout4P is higher than the binarized signal Sout4N, the logic value of the binarized signal Sout indicates “1”, and when it is low, the logic value indicates “0”.

図１２（ａ）は、差動排他的論理和回路ＥＯＲ１０の回路図であり、図１２（ｂ）はその動作波形である。差動排他的論理和回路ＥＯＲ１０は２段シリーズゲートのＣＭＬ（カレントモードロジック）により構成されている。   FIG. 12A is a circuit diagram of the differential exclusive OR circuit EOR10, and FIG. 12B shows its operation waveform. The differential exclusive OR circuit EOR10 is composed of a CML (current mode logic) of a two-stage series gate.

図７を参照して、第２の実施の形態における信号検出回路１０２の動作を説明する。ここで、Ｒ１３＝Ｒ１４＝Ｒ１５＝Ｒ１６、Ｒｂ１０＝Ｒｂ２１、Ｉｂ１０＝Ｉｂ２１とする。被検出信号である差動入力信号Ｓｉｎは、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動信号である。図７（ａ）に示されるように、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動入力信号Ｓｉｎの論理値は「１」を示し、低い場合「０」を示す。   The operation of the signal detection circuit 102 in the second embodiment will be described with reference to FIG. Here, R13 = R14 = R15 = R16, Rb10 = Rb21, and Ib10 = Ib21. The differential input signal Sin which is a detected signal is a differential signal composed of a normal phase input signal SinP and a negative phase input signal SinN. As shown in FIG. 7A, the normal-phase input signal SinP and the negative-phase input signal SinN are signals having the same DC operating voltage and having the same amplitude with opposite phases. When the normal phase input signal SinP is higher than the negative phase input signal SinN, the logical value of the differential input signal Sin indicates “1”, and when it is low, it indicates “0”.

差動比較回路ＣＯＭＰ１０は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮと電位差を電圧利得に比例して増幅した正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ１０ｏｕｔＮとからなる差動出力信号ＣＭＰ１０ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ１０ｏｕｔＮはノードＮ１３から、正相出力信号ＣＭＰ１０ｏｕｔＰはノードＮ１４から取出される（図７（ｃ））。ここで、正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ１０ｏｕｔＮは、差動比較回路ＣＯＭＰ２２により制御されたコモンモード電圧ＶＲ２を中心に振幅する。   The differential comparison circuit COMP10 includes a positive phase output signal CMP10outP and a negative phase output signal CMP10outN obtained by amplifying a potential difference between the positive phase input signal SinP and the negative phase input signal SinN of the input differential input signal Sin in proportion to the voltage gain. The differential output signal CMP10out consisting of is output. At this time, the negative phase output signal CMP10outN is extracted from the node N13, and the normal phase output signal CMP10outP is extracted from the node N14 (FIG. 7C). Here, the positive-phase output signal CMP10outP and the negative-phase output signal CMP10outN swing around the common mode voltage VR2 controlled by the differential comparison circuit COMP22.

差動比較回路ＣＯＭＰ２１は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮと電位差を電圧利得に比例して増幅し、正相出力信号ＣＭＰ９ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮとからなる差動出力信号ＣＭＰ９ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ９ｏｕｔＮはノードＮ１５から、正相出力信号ＣＭＰ９ｏｕｔＰはノードＮ１６から取出される（図７（ｂ））。ここで、正相出力信号ＣＭＰ９ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮは、差動比較回路ＣＯＭＰ２２により制御されたコモンモード電圧ＶＲ１を中心に振幅する。   The differential comparison circuit COMP21 amplifies the potential difference between the positive phase input signal SinP and the negative phase input signal SinN of the input differential input signal Sin in proportion to the voltage gain, and the positive phase output signal CMP9outP and the negative phase output signal CMP9outN. A differential output signal CMP9out consisting of At this time, the negative phase output signal CMP9outN is extracted from the node N15, and the normal phase output signal CMP9outP is extracted from the node N16 (FIG. 7B). Here, the positive-phase output signal CMP9outP and the negative-phase output signal CMP9outN swing around the common mode voltage VR1 controlled by the differential comparison circuit COMP22.

この際、差動比較回路ＣＯＭＰ１０及び差動比較回路ＣＯＭＰ２１の差動出力のコモンモード電圧は、抵抗Ｒと定電流源Ｉｂ２０とで発生する電圧ＶＲの差動比較回路ＣＯＭＰ２２の電圧利得Ｇｖ倍だけずれが発生する。図７を参照して、差動比較回路における直流動作電圧は、ＶＲ１−ＶＲ２＝ＶＲ×Ｇｖ（ただし、ＶＲ１＞ＶＲ２）の関係となり、従ってＶＲ１−ＶＲ２が入力信号レベルのスレショルド電位となる。   At this time, the common mode voltage of the differential outputs of the differential comparison circuit COMP10 and the differential comparison circuit COMP21 is shifted by the voltage gain Gv times of the differential comparison circuit COMP22 of the voltage VR generated by the resistor R and the constant current source Ib20. Will occur. Referring to FIG. 7, the DC operating voltage in the differential comparison circuit has a relationship of VR1−VR2 = VR × Gv (where VR1> VR2), and therefore VR1−VR2 becomes the threshold potential of the input signal level.

正相出力信号ＣＭＰ９ｏｕｔＰと、逆相出力信号ＣＭＰ１０ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ９Ｅｏｕｔとし、正相出力信号ＣＭＰ１０ｏｕｔＰと逆相出力信号ＣＭＰ９ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ１０Ｅｏｕｔとする。差動交換出力信号ＣＭＰ９Ｅｏｕｔと差動交換出力信号ＣＭＰ１０Ｅｏｕｔは、差動排他的論理和回路ＥＯＲ１０に入力される。   A differential signal composed of the positive phase output signal CMP9outP and the negative phase output signal CMP10outN is defined as a differential exchange output signal CMP9Eout, and a differential signal composed of the positive phase output signal CMP10outP and the negative phase output signal CMP9outN is represented as a differential exchange output signal. CMP10Eout. The differential exchange output signal CMP9Eout and the differential exchange output signal CMP10Eout are input to the differential exclusive OR circuit EOR10.

図７（ｄ）に差動交換出力信号ＣＭＰ９Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ９ｏｕｔＰが逆相出力信号ＣＭＰ１０ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。   FIG. 7D shows a waveform of the differential exchange output signal CMP9Eout. When the normal phase output signal CMP9outP is higher than the negative phase output signal CMP10outN, the logical value of the differential exchange output signal CMP9Eout indicates “1”, and when it is low, it indicates “0”.

同様に図７（ｅ）に差動交換出力信号ＣＭＰ１０Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ１０ｏｕｔＰが逆相出力信号ＣＭＰ７ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。   Similarly, FIG. 7E shows a waveform of the differential exchange output signal CMP10Eout. When the normal phase output signal CMP10outP is higher than the negative phase output signal CMP7outN, the logical value of the differential exchange output signal CMP9Eout indicates “1”, and when it is low, it indicates “0”.

差動入力信号Ｓｉｎの大きさが、本発明による信号検出回路で検出したい信号の大きさより小さい場合（微弱信号の場合）について説明する。ここで微弱信号とは、差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１によって増幅された信号の振幅が信号検出スレッショルド電位Ｖｔｈ（ＶＲ１−ＶＲ２）以下となる差動入力信号Ｓｉｎである。   A case where the magnitude of the differential input signal Sin is smaller than the magnitude of the signal to be detected by the signal detection circuit according to the present invention (in the case of a weak signal) will be described. Here, the weak signal is a differential input signal Sin in which the amplitude of the signal amplified by the differential comparison circuits COMP10 and COMP21 is equal to or lower than the signal detection threshold potential Vth (VR1-VR2).

正相出力信号ＣＭＰ９ｏｕｔＰは、逆相出力信号ＣＭＰ１０ｏｕｔＮに対しＶＲ１−ＶＲ２だけ高い電圧を中心に振幅している（図７（ｄ））。同様に、正相出力信号ＣＭＰ１０ｏｕｔＰは、逆相出力信号ＣＭＰ９ｏｕｔＮに対しＶＲ１−ＶＲ２だけ低い電圧を中心に振幅している（図７（ｅ））。このため、微小信号が信号検出回路１０２に入力されると、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ１０ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示す。又、正相出力信号ＣＭＰ１０ｏｕｔＰは逆相出力信号ＣＭＰ９ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１０Ｅｏｕｔの論理値は「０」を示す。   The normal phase output signal CMP9outP has an amplitude centered on a voltage higher than the negative phase output signal CMP10outN by VR1-VR2 (FIG. 7D). Similarly, the positive phase output signal CMP10outP has an amplitude centering on a voltage lower than the negative phase output signal CMP9outN by VR1-VR2 (FIG. 7 (e)). Therefore, when a minute signal is input to the signal detection circuit 102, the normal phase output signal CMP9outP becomes higher than the negative phase output signal CMP10outN, and the logical value of the differential exchange output signal CMP9Eout indicates “1”. Further, the positive phase output signal CMP10outP is lower than the negative phase output signal CMP9outN, and the logical value of the differential exchange output signal CMP10Eout indicates “0”.

従って、差動排他的論理和回路ＥＯＲ４は、入力される差動交換出力信号ＣＭＰ９Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１０Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「１」の２値化信号Ｓｏｕｔを出力する（図７（ｆ））。   Therefore, the differential exclusive OR circuit EOR4 is a logic that is an exclusive OR of the input differential exchange output signal CMP9Eout (logical value “1”) and the differential exchange output signal CMP10Eout (logical value “0”). A binarized signal Sout having a value “1” is output (FIG. 7F).

差動入力信号Ｓｉｎの大きさが信号検出回路の検出したい信号の大きさより大きい場合（主信号の場合）について説明する。ここで主信号とは、差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１によって増幅された信号の振幅が信号検出スレッショルド電位Ｖｔｈ（ＶＲ１−ＶＲ２）以上となる差動入力信号Ｓｉｎである。   A case where the magnitude of the differential input signal Sin is larger than the magnitude of the signal desired to be detected by the signal detection circuit (in the case of the main signal) will be described. Here, the main signal is a differential input signal Sin in which the amplitude of the signal amplified by the differential comparison circuits COMP10 and COMP21 is equal to or higher than the signal detection threshold potential Vth (VR1-VR2).

スレッショルド電位以上の振幅を持つ差動出力信号ＣＭＰ９ｏｕｔ及び差動出力信号ＣＭＰ１０ｏｕｔが入力されると、差動交換出力信号ＣＭＰ９Ｅｏｕｔ及び差動交換出力信号ＣＭＰ１０ｏｕｔは相互に交差する部分が現れる。すなわち、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い部分では、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ１０ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「０」を示す。又、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い部分では、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ１０ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示す（図７（ｄ））。同様に、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い部分では、正相出力信号ＣＭＰ１０ｏｕｔＰは逆相出力信号ＣＭＰ９ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１０Ｅｏｕｔの論理値は「０」を示す。又、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い部分では、正相出力信号ＣＭＰ９ｏｕｔＰは逆相出力信号ＣＭＰ９ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ９Ｅｏｕｔの論理値は「１」を示す（図７（ｅ））。   When the differential output signal CMP9out and the differential output signal CMP10out having an amplitude greater than or equal to the threshold potential are input, portions where the differential exchange output signal CMP9Eout and the differential exchange output signal CMP10out intersect each other appear. That is, when the normal phase input signal SinP is lower than the negative phase input signal SinN, the normal phase output signal CMP9outP is lower than the negative phase output signal CMP10outN, and the logical value of the differential exchange output signal CMP9Eout indicates “0”. Further, when the positive phase input signal SinP is higher than the negative phase input signal SinN, the positive phase output signal CMP9outP is higher than the negative phase output signal CMP10outN, and the logical value of the differential exchange output signal CMP9Eout indicates “1” (FIG. 7 (d)). Similarly, when the positive phase input signal SinP is lower than the negative phase input signal SinN, the positive phase output signal CMP10outP is lower than the negative phase output signal CMP9outN, and the logical value of the differential exchange output signal CMP10Eout indicates “0”. Further, when the positive phase input signal SinP is higher than the negative phase input signal SinN, the positive phase output signal CMP9outP is higher than the negative phase output signal CMP9outN, and the logical value of the differential exchange output signal CMP9Eout indicates “1” (FIG. 7 (e)).

従って、差動排他的論理和回路ＥＯＲ４は、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１０Ｅｏｕｔ（論理値「１」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、差動交換出力信号ＣＭＰ９Ｅｏｕｔ（論理値「０」）と差動交換出力信号ＣＭＰ１０Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力する。   Therefore, the differential exclusive OR circuit EOR4, when the positive phase input signal SinP is higher than the negative phase input signal SinN, the differential exchange output signal CMP9Eout (logical value “1”) and the differential exchange output signal CMP10Eout (logical value). When a binary signal Sout having a logical value “0” that is an exclusive OR of “1”) is output and the positive phase input signal SinP is lower than the negative phase input signal SinN, the differential exchange output signal CMP9Eout (logical value) “0”) and the differential exchange output signal CMP10Eout (logical value “0”) are output as a binary signal Sout having a logical value “0” that is an exclusive OR.

以上のように、差動比較回路ＣＯＭＰ２２によって設定される信号検出スレッショルド電位Ｖｔｈ（ＶＲ１−ＶＲ２）以上の振幅をもつ差動入力信号が入力されると、２値化信号Ｓｏｕｔの論理和は「０」となり、差動入力信号Ｓｉｎ（主信号）を検出することができる。   As described above, when a differential input signal having an amplitude equal to or higher than the signal detection threshold potential Vth (VR1−VR2) set by the differential comparison circuit COMP22 is input, the logical sum of the binarized signal Sout is “0”. The differential input signal Sin (main signal) can be detected.

第２の実施の形態における信号検出回路１０２は、入力信号Ｓｉｎに差動信号を採用した上で、コンパレータ（差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１）の双方の負荷抵抗の共通接続点と電源間に抵抗を接続し、それらの抵抗と負荷抵抗の接続ノードに直流基準電圧が入力される第３のコンパレータ（差動比較回路ＣＯＭＰ２２）を接続する事でスレショルド電位Ｖｔｈを発生させる回路構成である。従って、従来回路に対しては、差動比較回路を１つ減らす事で製造ばらつきに対するスレショルド電位のばらつきを抑え、かつ構成回路数も差動回路１つ分少ない構成となっている。   The signal detection circuit 102 according to the second embodiment employs a differential signal as the input signal Sin, and then connects a resistance between the common connection point of both load resistors of the comparators (differential comparison circuits COMP10 and COMP21) and the power source. , And a third comparator (differential comparison circuit COMP22) to which a DC reference voltage is input is connected to a connection node between these resistors and a load resistor, thereby generating a threshold potential Vth. Therefore, the conventional circuit has a configuration in which the number of differential circuits is reduced by one to suppress variation in threshold potential with respect to manufacturing variations, and the number of constituent circuits is reduced by one.

次に、第２の実施の形態における信号検出回路１０２のスレショルド電位について説明する。
図２に示される従来回路でのスレショルドばらつき電圧は前述した式１で与えられる。従来回路は信号検出、スレショルド電位設定用に２組の差動比較回路ＣＯＭＰを有する為、オフセットもＶｏｓ１、Ｖｏｓ２の２つの値が存在する。 Next, the threshold potential of the signal detection circuit 102 in the second embodiment will be described.
The threshold variation voltage in the conventional circuit shown in FIG. Since the conventional circuit has two sets of differential comparison circuits COMP for signal detection and threshold potential setting, there are two offset values, Vos1 and Vos2.

一方、第２の実施の形態における信号検出回路１０２は、信号検出用コンパレータは２つ存在するが、スレショルド電位を与える差動比較回路は１つである為、Ｖｏｓ２は理論上発生せず、従って、第２の実施の形態におけるスレショルド電位Ｖｔｈの式は第１の実施の形態における信号検出回路１０１と同じ構成式となる。
Ｖｔｈ ＝ （ Ｖｉｎ ± Ｖｏｓ１ ） − （ Ｉｂ２・ｍａｔｃｈ１・Ｒｂ２・ｍａｔｃｈ２） ／ Ｇｖ ・・・式３
ここで、Ｖｔｈはスレショルド電位、Ｖｉｎは差動入力信号Ｓｉｎの信号レベル、Ｖｏｓ１は信号検出用差動アンプ（差動比較回路ＣＯＭＰ１０又はＣＯＭＰ２１）の相対精度、Ｖｏｓ２はスレショルド電位設定用差動アンプ（差動比較回路ＣＯＭＰ２２）の相対精度、Ｉｂ２は定電流源Ｉｂ２０の定電流値、Ｒｂ２はバイアス電位を決定する抵抗Ｒの抵抗値、ｍａｔｃｈ１は定電流源Ｉｂ２０の相対精度、ｍａｔｃｈ２は抵抗Ｒの相対精度、Ｇｖは差動比較回路ＣＯＭＰ２２の電圧利得である。 On the other hand, the signal detection circuit 102 according to the second embodiment has two signal detection comparators, but since there is only one differential comparison circuit that provides a threshold potential, Vos2 does not occur theoretically. The equation of the threshold potential Vth in the second embodiment is the same as that of the signal detection circuit 101 in the first embodiment.
Vth = (Vin ± Vos1) − (Ib2 · match1 · Rb2 · match2) / Gv Equation 3
Here, Vth is the threshold potential, Vin is the signal level of the differential input signal Sin, Vos1 is the relative accuracy of the signal detection differential amplifier (differential comparison circuit COMP10 or COMP21), and Vos2 is the threshold potential setting differential amplifier ( The relative accuracy of the differential comparison circuit COMP22), Ib2 is the constant current value of the constant current source Ib20, Rb2 is the resistance value of the resistor R that determines the bias potential, match1 is the relative accuracy of the constant current source Ib20, and match2 is the relative value of the resistor R. The accuracy, Gv, is the voltage gain of the differential comparison circuit COMP22.

式１及び式３を比較すると、本発明による信号検出回路１０２は、図２に示される従来回路に比べ、スレショルド電位設定用の差動比較回路の相対精度（Ｖｏｓ２）が削減され、定電流と抵抗の相対精度（ｍａｔｃｈ１、ｍａｔｃｈ２）による影響が電圧利得（Ｇｖ）によって圧縮される。このため、製造ばらつきの影響が半分以下に軽減される。   Comparing Equation 1 and Equation 3, the signal detection circuit 102 according to the present invention has a reduced relative accuracy (Vos2) of the differential comparison circuit for setting the threshold potential, compared to the conventional circuit shown in FIG. The influence of the relative accuracy (match1, match2) of the resistor is compressed by the voltage gain (Gv). For this reason, the influence of manufacturing variation is reduced to less than half.

従って、第２に実施の形態における信号検出回路１０２は、従来回路に比べ、各種素子相対ばらつきに対するスレショルド電位のばらつきが低減される。又、差動回路が１組削減されるためレイアウト面積が低減され、コストを削減できる。更に、消費電流が低減でき、容量性負荷の軽減による周波数特性が改善される。   Therefore, secondly, in the signal detection circuit 102 in the embodiment, the variation of the threshold potential with respect to the relative variation of various elements is reduced as compared with the conventional circuit. In addition, since one set of differential circuits is reduced, the layout area is reduced and the cost can be reduced. Furthermore, the current consumption can be reduced, and the frequency characteristics can be improved by reducing the capacitive load.

次に、従来回路、本発明による信号検出回路１０１及び信号検出回路１０２おいて、スレショルド電位Ｖｔｈ＝１２０ｍＶに設定した状態で製造ばらつきとしてＶｏｓ１＝＋２０ｍＶを与えた場合のＶｔｈ変動のシミュレーション結果が示される。   Next, in the conventional circuit, the signal detection circuit 101 according to the present invention, and the signal detection circuit 102, the simulation result of the Vth variation when Vos1 = + 20 mV is given as the manufacturing variation in the state where the threshold potential Vth is set to 120 mV is shown. .

従来回路において、信号検出用差動アンプ（差動比較回路ＣＯＭＰ３及びＣＯＭＰ５）の相対オフセットＶｏｓ１＝＋２０ｍＶとした時のスレショルド電位Ｖｔｈは１４７．５ｍＶであり、信号検出用差動アンプ（差動比較回路ＣＯＭＰ３及びＣＯＭＰ５）の相対オフセットＶｏｓ１を０ｍＶとすると、スレショルド電位Ｖｔｈは＋２３．９ｍＶ変動した。   In the conventional circuit, the threshold potential Vth when the relative offset Vos1 = + 20 mV of the differential amplifier for signal detection (differential comparison circuits COMP3 and COMP5) is 147.5 mV, and the differential amplifier for signal detection (differential comparison circuit) When the relative offset Vos1 of COMP3 and COMP5) was 0 mV, the threshold potential Vth fluctuated by +23.9 mV.

第１の実施の形態における信号検出回路１０１において、信号検出用差動アンプ（差動比較回路ＣＯＭＰ７及びＣＯＭＰ８）の相対オフセットＶｏｓ１＝＋２０ｍＶとした時のスレショルド電位Ｖｔｈは１２１．９ｍＶであり、信号検出用差動アンプの相対オフセットＶｏｓ１を０ｍＶとすると、スレショルド電位Ｖｔｈは＋２．４ｍＶ変動した。   In the signal detection circuit 101 in the first embodiment, the threshold potential Vth when the relative offset Vos1 = + 20 mV of the differential amplifier for signal detection (differential comparison circuits COMP7 and COMP8) is 121.9 mV, and signal detection is performed. When the relative offset Vos1 of the differential amplifier for use was set to 0 mV, the threshold potential Vth fluctuated by +2.4 mV.

第２の実施の形態における信号検出回路１０２において、信号検出用差動アンプ（差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１）の相対オフセットＶｏｓ１＝＋２０ｍＶとした時のスレショルド電位Ｖｔｈは１２１．９ｍＶであり、信号検出用差動アンプ（差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１）の相対オフセットＶｏｓ１を０ｍＶとすると、スレショルド電位Ｖｔｈは＋２．２ｍＶ変動した。   In the signal detection circuit 102 according to the second embodiment, the threshold potential Vth when the relative offset Vos1 of the signal detection differential amplifier (differential comparison circuits COMP10 and COMP21) is set to +20 mV is 121.9 mV, and signal detection is performed. When the relative offset Vos1 of the differential amplifier for differential (differential comparison circuits COMP10 and COMP21) is 0 mV, the threshold potential Vth fluctuates by +2.2 mV.

以上のように、信号検出用差動アンプの相対オフセットＶｏｓ１に対し、従来回路のスレショルド電位Ｖｔｈが＋２３．９ｍＶ増加するのに対し、本発明による信号検出回路１０１及び１０２のスレショルドＶｔｈの増加分は、わずか＋２．２ｍＶしかなく、信号検出用差動アンプの相対オフセットＶｏｓ１に対し、スレショルド電位Ｖｔｈのばらつきが少ないことが分かる。   As described above, the threshold potential Vth of the conventional circuit increases by +23.9 mV with respect to the relative offset Vos1 of the signal detection differential amplifier, whereas the increase in the threshold Vth of the signal detection circuits 101 and 102 according to the present invention is as follows. It can be seen that there is only +2.2 mV, and there is little variation in the threshold potential Vth with respect to the relative offset Vos1 of the signal detection differential amplifier.

次に、図１１を参照して、本発明による信号検出回路におけるスレショルド電位Ｖｔｈの温度変動について説明する。   Next, with reference to FIG. 11, the temperature variation of the threshold potential Vth in the signal detection circuit according to the present invention will be described.

図２に示される従来回路と第１の実施の形態における信号検出回路１０１のスレショルド電位の温度変動の差について説明する。
第１の実施の形態における信号検出回路１０１のスレショルド電位Ｖｔｈは以下の式で表される。
Ｖｔｈ＝Ｖｉｎ×Ｇｖ−ＶＲｂ（Ｖ）・・・式４
ただし、Ｇｖ＝ｇｍ×ＲＬ、ｇｍ＝（２×Ｉｄ×β×（Ｗ／Ｌ））＾（１／２）、β＝μ×ｃｏｘ、ＶＲｂ＝Ｒｂ×Ｉｄ
ここで、ＲＬは差動比較回路ＣＯＭＰ７又はＣＯＭＰ８の負荷抵抗、Ｉｄは差動比較回路ＣＯＭＰ８の定電流、Ｗは差動トランジスタのＷ、Ｌは差動トランジスタのＬ、μは移動度、ｃｏｘはゲート酸化膜厚、ＶＲｂは差動比較回路ＣＯＭＰ８の電流源Ｉｂ８と抵抗Ｒｂ１で決まるスレショルド電位である。又、図１０は１２５℃（Ｂ）から−１０℃（Ａ）までの電圧利得Ｇｖの温度変動を示している。移動度μは負の温度係数を持つ為、Ｉｄが一定の場合、ｇｍも負の温度係数を持つ。このため、結果としてＲＬの温度係数をゼロとした場合、Ｇｖは負の温度係数を持つ。一方、スレショルド電位Ｖｔｈを決定しているＶＲｂは、Ｉｄ、Ｒｂの温度係数をゼロとした場合、一定値となる。従って、式４よりスレショルド電位Ｖｔｈは正の温度係数を持つ事になる。 A difference in temperature variation of the threshold potential between the conventional circuit shown in FIG. 2 and the signal detection circuit 101 in the first embodiment will be described.
The threshold potential Vth of the signal detection circuit 101 in the first embodiment is expressed by the following equation.
Vth = Vin × Gv−VRb (V) Equation 4
However, Gv = gm × RL, gm = (2 × Id × β × (W / L)) ^ (1/2), β = μ × cox, VRb = Rb × Id
Here, RL is a load resistance of the differential comparison circuit COMP7 or COMP8, Id is a constant current of the differential comparison circuit COMP8, W is W of the differential transistor, L is L of the differential transistor, μ is mobility, and cox is The gate oxide film thickness VRb is a threshold potential determined by the current source Ib8 and the resistor Rb1 of the differential comparison circuit COMP8. FIG. 10 shows the temperature variation of the voltage gain Gv from 125 ° C. (B) to −10 ° C. (A). Since mobility μ has a negative temperature coefficient, when Id is constant, gm also has a negative temperature coefficient. For this reason, when the temperature coefficient of RL is set to zero as a result, Gv has a negative temperature coefficient. On the other hand, VRb that determines the threshold potential Vth becomes a constant value when the temperature coefficients of Id and Rb are zero. Therefore, from Equation 4, the threshold potential Vth has a positive temperature coefficient.

図２に示される従来回路は、ＶＲｂも差動比較回路ＣＯＭＰ３及びＣＯＭＰ５と同じアンプを使って発生させている。このため、従来回路のスレショルド電位Ｖｔｈは、次式で表される。
Ｖｔｈ＝Ｖｉｎ×Ｇｖ−ＶＲｂ’・・・式５
ただし、ＶＲｂ’＝Ｖ２２−Ｖ２１＝ＶＲ×Ｇｖ
ここで、ＶＲｂ’は、差動比較回路ＣＯＭＰ４及びＣＯＭＰ６で決定するスレショルド電位、Ｖ２１は差動比較回路ＣＯＭＰ４の出力電圧、Ｖ２２は、差動比較回路ＣＯＭＰ６の出力電圧、ＶＲは電流源Ｉｂ２と抵抗Ｒ４と直流電圧源Ｖ１で決定される基準電圧である。 In the conventional circuit shown in FIG. 2, VRb is also generated using the same amplifier as the differential comparison circuits COMP3 and COMP5. For this reason, the threshold potential Vth of the conventional circuit is expressed by the following equation.
Vth = Vin × Gv−VRb ′ Equation 5
However, VRb ′ = V22−V21 = VR × Gv
Here, VRb ′ is a threshold potential determined by the differential comparison circuits COMP4 and COMP6, V21 is an output voltage of the differential comparison circuit COMP4, V22 is an output voltage of the differential comparison circuit COMP6, and VR is a current source Ib2 and a resistance. This is a reference voltage determined by R4 and the DC voltage source V1.

式５より、右辺の第１項の入力信号部と第２項のＶＲ部双方に負の温度係数を持つＧｖが入る為、従来回路のスレショルド電位Ｖｔｈの温度係数は理論的にはキャンセルされゼロとなる。   From Equation 5, since Gv having a negative temperature coefficient enters both the first term input signal portion and the second term VR portion on the right side, the temperature coefficient of the threshold potential Vth of the conventional circuit is theoretically canceled and zero. It becomes.

従来回路は製造ばらつきによるスレショルド電位変動が大きい一方でスレショルド電位の温度変動が小さい、又、回路を構成する際の素子が多いという問題がある。一方、第１の実施の形態における信号検出回路１０１は、回路を構成する際の素子が従来回路より約半分で済み、かつ製造ばらつきによるスレショルド電位変動が小さくなる。しかし、スレショルド電位Ｖｔｈの温度変動が大きくなってしまうという問題がある。このため、スレショルド電位Ｖｔｈの許容範囲が小さいアプリケーションにおいては、全仕様温度でスレショルドＶｔｈの仕様を満足出来ない可能性がある。   The conventional circuit has a problem that the threshold potential variation due to manufacturing variations is large, but the temperature variation of the threshold potential is small, and there are many elements in configuring the circuit. On the other hand, in the signal detection circuit 101 in the first embodiment, the elements for configuring the circuit are about half that of the conventional circuit, and the threshold potential fluctuation due to manufacturing variations is reduced. However, there is a problem that the temperature variation of the threshold potential Vth becomes large. For this reason, in an application where the allowable range of the threshold potential Vth is small, there is a possibility that the specification of the threshold Vth cannot be satisfied at all specification temperatures.

第２の実施の形態における信号検出回路１０２は、第１の実施の形態における信号検出回路１０１と異なり、従来回路と同様に、スレショルド電位Ｖｔｈを与える差動比較回路ＣＯＭＰ２２として、信号検出用の差動比較回路ＣＯＭＰ１０及びＣＯＭＰ２１と同様の差動アンプを使用している。従って、スレショルド電位Ｖｔｈは以下の式で表される。
Ｖｔｈ＝Ｖｉｎ×Ｇｖ−ＶＲｂ ・・・式６
ただし、ＶＲｂ＝ＶＲ１−ＶＲ２＝（ＶＡ−ＶＢ）×Ｇｖ
ここで、Ｖｉｎは、入力信号の電圧、ＶＲ１は差動比較回路ＣＯＭＰ１０の電流源Ｉｂ１０と差動比較回路ＣＯＭＰ２２の電流源Ｉｂ２２で決まる直流動作電圧、ＶＲ２は差動比較回路ＣＯＭＰ２１の電流源Ｉｂ２１と差動比較回路ＣＯＭＰ２２の電流源Ｉｂ２２で決まる直流動作電圧、ＶＡは直流電圧源Ｖｒｅｆ＋定電流源Ｉｂ２０×抵抗Ｒで決まるバイアス電圧、ＶＢは、直流電圧源Ｖｒｅｆで決まるバイアス電圧である。 Unlike the signal detection circuit 101 in the first embodiment, the signal detection circuit 102 in the second embodiment is a differential comparison circuit COMP22 that provides a threshold potential Vth, as in the conventional circuit. A differential amplifier similar to the dynamic comparison circuits COMP10 and COMP21 is used. Therefore, the threshold potential Vth is expressed by the following equation.
Vth = Vin × Gv−VRb Equation 6
However, VRb = VR1-VR2 = (VA-VB) × Gv
Here, Vin is a voltage of the input signal, VR1 is a DC operating voltage determined by the current source Ib10 of the differential comparison circuit COMP10 and the current source Ib22 of the differential comparison circuit COMP22, and VR2 is a current source Ib21 of the differential comparison circuit COMP21. The DC operating voltage determined by the current source Ib22 of the differential comparison circuit COMP22, VA is a bias voltage determined by the DC voltage source Vref + constant current source Ib20 × resistor R, and VB is a bias voltage determined by the DC voltage source Vref.

式４より、右辺の第１項の入力信号部と第２項のＶＲ部双方に負の温度係数を持つＧｖが入る為、スレショルド電位Ｖｔｈの温度係数は理論的にはキャンセルされ、第２の実施の形態における信号検出回路１０２のスレショルド電位Ｖｔｈは温度変化に対し、理論的には変化しない。   From Equation 4, since Gv having a negative temperature coefficient enters both the first term input signal portion and the second term VR portion on the right side, the temperature coefficient of the threshold potential Vth is theoretically canceled, and the second The threshold potential Vth of the signal detection circuit 102 in the embodiment does not change theoretically with respect to a temperature change.

このように、第２の実施の形態における信号検出回路１０２は、差動比較回路ＣＯＭＰ２２によってスレショルド電位Ｖｔｈを発生させ、スレショルド電位Ｖｔｈの温度変動を従来回路と同じレベルに抑えている。以上のように、スレショルド電位Ｖｔｈの製造ばらつきと温度変動の双方を抑制することができる。   As described above, the signal detection circuit 102 in the second embodiment generates the threshold potential Vth by the differential comparison circuit COMP22, and suppresses the temperature fluctuation of the threshold potential Vth to the same level as the conventional circuit. As described above, both manufacturing variations and temperature fluctuations of the threshold potential Vth can be suppressed.

（第３の実施の形態）
図８及び図９を参照して第３の実施の形態における信号検出回路１０３を説明する。
図８に、第３の実施の形態における信号検出回路１０３の構成を示す。第３の実施の形態における信号検出回路１０３は、第２の実施の形態における信号検出回路１０２の差動比較回路ＣＯＭＰ１０及び差動比較回路ＣＯＭＰ２１に換えて、Ｐチャネル型ＭＯＳを備えた差動比較回路ＣＯＭＰ１０’及び差動比較回路ＣＯＭＰ２１’とを備え、それぞれの出力端に接続される差動排他的論理和回路ＥＯＲ１０とを備える。第２の実施の形態における符号と同一の構成の動作は、第２の実施の形態と同様であるので説明は省略される。 (Third embodiment)
The signal detection circuit 103 according to the third embodiment will be described with reference to FIGS.
FIG. 8 shows the configuration of the signal detection circuit 103 according to the third embodiment. The signal detection circuit 103 in the third embodiment is different from the differential comparison circuit COMP10 and the differential comparison circuit COMP21 of the signal detection circuit 102 in the second embodiment in that the differential comparison includes a P-channel type MOS. A circuit COMP10 ′ and a differential comparison circuit COMP21 ′ are provided, and a differential exclusive OR circuit EOR10 connected to each output terminal is provided. Since the operation of the same configuration as the reference numerals in the second embodiment is the same as that of the second embodiment, description thereof is omitted.

差動比較回路ＣＯＭＰ１０’は、負荷抵抗Ｒ１３、Ｒ１４と、差動対を構成するＰチャネル型ＭＯＳトランジスタＭｐ１及びＭｐ２と、定電流源Ｉｂ１０’と、抵抗Ｒｂ１０’とを備える。   The differential comparison circuit COMP10 'includes load resistors R13 and R14, P-channel MOS transistors Mp1 and Mp2 constituting a differential pair, a constant current source Ib10', and a resistor Rb10 '.

Ｐチャネル型ＭＯＳトランジスタＭｐ１、Ｍｐ２のそれぞれのソースは、定電流源Ｉｂ１０’の一端と共通接続され、定電流源Ｉｂ１０’の他端は電源に接続されている。Ｐチャネル型ＭＯＳトランジスタＭｐ１のドレインはノードＮ１を介して負荷抵抗Ｒ１３の一端に接続され、Ｐチャネル型ＭＯＳトランジスタＭｐ２のドレインはノードＮ２を介して負荷抵抗Ｒ１４の一端に接続されている。負荷抵抗Ｒ１３とＲ１４の他端は抵抗Ｒｂ１０’に共通接続され、抵抗Ｒｂ１０’の他端は電源に接続されている。   The sources of the P-channel MOS transistors Mp1 and Mp2 are commonly connected to one end of the constant current source Ib10 ', and the other end of the constant current source Ib10' is connected to the power source. The drain of the P-channel MOS transistor Mp1 is connected to one end of the load resistor R13 via the node N1, and the drain of the P-channel MOS transistor Mp2 is connected to one end of the load resistor R14 via the node N2. The other ends of the load resistors R13 and R14 are commonly connected to a resistor Rb10 ', and the other end of the resistor Rb10' is connected to a power source.

正相入力信号ＳｉｎＰは、Ｐチャネル型ＭＯＳトランジスタＭｐ１のゲートに、逆相入力信号ＳｉｎＮは、Ｐチャネル型ＭＯＳトランジスタＭｐ２のゲートに、それぞれ入力される。ノードＮ１から逆相出力信号ＣＭＰ１２ｏｕｔＮが、ノードＮ２から正相出力信号ＣＭＰ１２ｏｕｔＰが出力される。   The normal phase input signal SinP is input to the gate of the P channel type MOS transistor Mp1, and the negative phase input signal SinN is input to the gate of the P channel type MOS transistor Mp2. The negative phase output signal CMP12outN is output from the node N1, and the positive phase output signal CMP12outP is output from the node N2.

差動比較回路ＣＯＭＰ２１’は、負荷抵抗Ｒ１５、Ｒ１６と、差動対を構成するＰチャネル型ＭＯＳトランジスタＭｐ３及びＭｐ４と、定電流源Ｉｂ２１’と、抵抗Ｒｂ２１’とを備える。   The differential comparison circuit COMP21 'includes load resistors R15 and R16, P-channel MOS transistors Mp3 and Mp4 forming a differential pair, a constant current source Ib21', and a resistor Rb21 '.

差動比較回路ＣＯＭＰ２１’のＰチャネル型ＭＯＳトランジスタＭｐ３、Ｍｎ４のそれぞれのソースは、定電流源Ｉｂ２１’の一端と共通接続され、定電流源Ｉｂ２１’の他端は接地されている。Ｐチャネル型ＭＯＳトランジスタＭｐ３のドレインはノードＮ３を介して負荷抵抗Ｒ１５の一端に接続され、Ｐチャネル型ＭＯＳトランジスタＭｐ４のドレインはノードＮ４を介して負荷抵抗Ｒ１６の一端に接続されている。負荷抵抗Ｒ１５とＲ１６の他端は、抵抗Ｒｂ２１’の一端に共通接続される。抵抗Ｒｂ２１’の他端は電源に接続されている。   The sources of the P-channel MOS transistors Mp3 and Mn4 of the differential comparison circuit COMP21 'are commonly connected to one end of the constant current source Ib21', and the other end of the constant current source Ib21 'is grounded. The drain of the P-channel MOS transistor Mp3 is connected to one end of the load resistor R15 via the node N3, and the drain of the P-channel MOS transistor Mp4 is connected to one end of the load resistor R16 via the node N4. The other ends of the load resistors R15 and R16 are commonly connected to one end of the resistor Rb21 '. The other end of the resistor Rb21 'is connected to a power source.

差動比較回路ＣＯＭＰ２２’は、差動対を構成するＰチャネル型ＭＯＳトランジスタＭｐ５及びＭｐ６と、定電流源Ｉｂ２２’とを備え、Ｐチャネル型ＭＯＳトランジスタＭｐ６のドレインはノードＮ５を介して差動比較回路ＣＯＭＰ１０’に接続され、Ｐチャネル型ＭＯＳトランジスタＭｐ５のドレインはノードＮ６を介して差動比較回路ＣＯＭＰ２１’に接続される。差動比較回路ＣＯＭＰ１０の抵抗Ｒｂ１０’は、Ｐチャネル型ＭＯＳトランジスタＭｐ６の負荷抵抗となり、差動比較回路ＣＯＭＰ２１’の抵抗Ｒｂ２１’はＰチャネル型ＭＯＳトランジスタＭｐ５の負荷抵抗となっている。定電流源Ｉｂ２０と、抵抗Ｒと、直流電圧源Ｖｒｅｆは、比較差動回路ＣＯＭＰ２２に接続され、スレショルド電位Ｖｔｈの値を決める。Ｐチャネル型ＭＯＳトランジスタＭｐ５のゲートには、直流電圧源Ｖｒｅｆが接続され、Ｐチャネル型ＭＯＳトランジスタＭｐ６のゲートには、ＶｒｅｆよりもＶＲだけ高い電圧が接続される。ここで、ＶＲは抵抗Ｒに定電流源Ｉｂ２０の電流が流れて発生する電圧である。   The differential comparison circuit COMP22 ′ includes P-channel MOS transistors Mp5 and Mp6 constituting a differential pair, and a constant current source Ib22 ′, and the drain of the P-channel MOS transistor Mp6 is differentially compared via the node N5. The drain of the P-channel MOS transistor Mp5 is connected to the circuit COMP10 ′ and the differential comparison circuit COMP21 ′ via the node N6. The resistance Rb10 'of the differential comparison circuit COMP10 is a load resistance of the P-channel MOS transistor Mp6, and the resistance Rb21' of the differential comparison circuit COMP21 'is a load resistance of the P-channel MOS transistor Mp5. The constant current source Ib20, the resistor R, and the DC voltage source Vref are connected to the comparison differential circuit COMP22 and determine the value of the threshold potential Vth. A DC voltage source Vref is connected to the gate of the P-channel MOS transistor Mp5, and a voltage higher by VR than Vref is connected to the gate of the P-channel MOS transistor Mp6. Here, VR is a voltage generated when the current of the constant current source Ib20 flows through the resistor R.

正相入力信号ＳｉｎＰは、Ｐチャネル型ＭＯＳトランジスタＭｐ３のゲートに、逆相入力信号ＳｉｎＮは、Ｐチャネル型ＭＯＳトランジスタＭｐ４のゲートに、それぞれ入力される。ノードＮ３から逆相出力信号ＣＭＰ１１ｏｕｔＮが、ノードＮ４から正相出力信号ＣＭＰ１１ｏｕｔＰが出力される。   The normal phase input signal SinP is input to the gate of the P channel type MOS transistor Mp3, and the negative phase input signal SinN is input to the gate of the P channel type MOS transistor Mp4. A negative phase output signal CMP11outN is output from the node N3, and a normal phase output signal CMP11outP is output from the node N4.

差動排他的論理和回路ＥＯＲ１０は、ノードＮ１、Ｎ２、Ｎ３、Ｎ４に接続され、正相出力信号ＣＭＰ１１ｏｕｔＰと逆相出力信号ＣＭＰ１２ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ１１Ｅｏｕｔと、正相出力信号ＣＭＰ１２ｏｕｔＰと逆相出力信号ＣＭＰ１２ｏｕｔＮとからなる差動信号である差動交換出力信号ＣＭＰ１２Ｅｏｕｔが入力される。   The differential exclusive OR circuit EOR10 is connected to the nodes N1, N2, N3, and N4, and a differential exchange output signal CMP11Eout, which is a differential signal composed of a positive phase output signal CMP11outP and a negative phase output signal CMP12outN, A differential exchange output signal CMP12Eout which is a differential signal composed of a phase output signal CMP12outP and a reverse phase output signal CMP12outN is input.

差動排他的論理和回路ＥＯＲ１０は、差動交換出力信号ＣＭＰ１１Ｅｏｕｔと差動交換出力信号ＣＭＰ１２Ｅｏｕｔの排他的論理和として、２値化信号Ｓｏｕｔ５Ｐと２値化信号Ｓｏｕｔ５Ｎからなる２値化信号Ｓｏｕｔを出力する。この時、２値化信号Ｓｏｕｔ５Ｐが２値化信号Ｓｏｕｔ５Ｎより高い場合、２値化信号Ｓｏｕｔの論理値は「１」を示し、低い場合、論理値は「０」を示す。   The differential exclusive OR circuit EOR10 outputs a binary signal Sout composed of a binary signal Sout5P and a binary signal Sout5N as an exclusive OR of the differential exchange output signal CMP11Eout and the differential exchange output signal CMP12Eout. To do. At this time, when the binarized signal Sout5P is higher than the binarized signal Sout5N, the logic value of the binarized signal Sout indicates “1”, and when it is low, the logic value indicates “0”.

図９を参照して、第３の実施の形態における信号検出回路１０３の動作を説明する。ここで、Ｒ１３＝Ｒ１４＝Ｒ１５＝Ｒ１６、Ｒｂ１０’＝Ｒｂ２１’、Ｉｂ１０’＝Ｉｂ２１’とする。被検出信号である差動入力信号Ｓｉｎは、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮとからなる差動信号である。図９（ａ）に示されるように、正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮは同一の直流動作電圧を有し、互いに逆の位相で同一の振幅の信号である。正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動入力信号Ｓｉｎの論理値は「１」を示し、低い場合「０」を示す。   The operation of the signal detection circuit 103 in the third embodiment will be described with reference to FIG. Here, R13 = R14 = R15 = R16, Rb10 ′ = Rb21 ′, and Ib10 ′ = Ib21 ′. The differential input signal Sin which is a detected signal is a differential signal composed of a normal phase input signal SinP and a negative phase input signal SinN. As shown in FIG. 9A, the normal phase input signal SinP and the negative phase input signal SinN are signals having the same DC operating voltage and having the same amplitude with opposite phases. When the normal phase input signal SinP is higher than the negative phase input signal SinN, the logical value of the differential input signal Sin indicates “1”, and when it is low, it indicates “0”.

差動比較回路ＣＯＭＰ１０’は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮの電位差を電圧利得に比例して増幅した正相出力信号ＣＭＰ１２ｏｕｔＰと逆相出力信号ＣＭＰ１２ｏｕｔＮとからなる差動出力信号ＣＭＰ１２ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ１２ｏｕｔＮはノードＮ１から、正相出力信号ＣＭＰ１２ｏｕｔＰはノードＮ２から取出される（図９（ｃ））。ここで、正相出力信号ＣＭＰ１２ｏｕｔＰと逆相出力信号ＣＭＰ１２ｏｕｔＮは、差動比較回路ＣＯＭＰ２２’により制御されたコモンモード電圧ＶＲ２を中心に振幅する。   The differential comparison circuit COMP10 ′ includes a positive phase output signal CMP12outP and a negative phase output signal CMP12outN obtained by amplifying the potential difference between the positive phase input signal SinP and the negative phase input signal SinN of the input differential input signal Sin in proportion to the voltage gain. The differential output signal CMP12out consisting of At this time, the negative phase output signal CMP12outN is extracted from the node N1, and the normal phase output signal CMP12outP is extracted from the node N2 (FIG. 9C). Here, the positive-phase output signal CMP12outP and the negative-phase output signal CMP12outN swing around the common mode voltage VR2 controlled by the differential comparison circuit COMP22 '.

差動比較回路ＣＯＭＰ２１’は、入力される差動入力信号Ｓｉｎの正相入力信号ＳｉｎＰと逆相入力信号ＳｉｎＮと電位差を電圧利得に比例して増幅し、正相出力信号ＣＭＰ１１ｏｕｔＰと逆相出力信号ＣＭＰ１１ｏｕｔＮとからなる差動出力信号ＣＭＰ１１ｏｕｔを出力する。この際、逆相出力信号ＣＭＰ１１ｏｕｔＮはノードＮ３から、正相出力信号ＣＭＰ１１ｏｕｔＰはノードＮ４から取出される（図９（ｂ））。ここで、正相出力信号ＣＭＰ１１ｏｕｔＰと逆相出力信号ＣＭＰ１１ｏｕｔＮは、差動比較回路ＣＯＭＰ２２’により制御されたコモンモード電圧ＶＲ１を中心に振幅する。   The differential comparison circuit COMP21 ′ amplifies the potential difference between the positive phase input signal SinP and the negative phase input signal SinN of the input differential input signal Sin in proportion to the voltage gain, and outputs the positive phase output signal CMP11outP and the negative phase output signal. A differential output signal CMP11out composed of CMP11outN is output. At this time, the negative phase output signal CMP11outN is extracted from the node N3, and the normal phase output signal CMP11outP is extracted from the node N4 (FIG. 9B). Here, the positive-phase output signal CMP11outP and the negative-phase output signal CMP11outN swing around the common mode voltage VR1 controlled by the differential comparison circuit COMP22 '.

この際、差動比較回路ＣＯＭＰ１０’及び差動比較回路ＣＯＭＰ２１’の差動出力のコモンモード電圧は、抵抗Ｒと定電流源Ｉｂ２０とで発生する電圧ＶＲの差動比較回路ＣＯＭＰ２２’の電圧利得Ｇｖ倍だけずれが発生する。図９を参照して、差動比較回路におけるコモンモード電圧は、ＶＲ１−ＶＲ２＝ＶＲ×Ｇｖ（ただし、ＶＲ１＞ＶＲ２）の関係となり、従ってＶＲ１−ＶＲ２が排他的論理和ＥＯＲ１０に対する入力信号レベルのスレショルド電位となる。   At this time, the common mode voltage of the differential outputs of the differential comparison circuit COMP10 ′ and the differential comparison circuit COMP21 ′ is the voltage gain Gv of the differential comparison circuit COMP22 ′ of the voltage VR generated by the resistor R and the constant current source Ib20. Deviation occurs by a factor of two. Referring to FIG. 9, the common mode voltage in the differential comparison circuit has a relationship of VR1−VR2 = VR × Gv (where VR1> VR2), and therefore VR1−VR2 is the input signal level of exclusive OR EOR10. It becomes the threshold potential.

正相出力信号ＣＭＰ１１ｏｕｔＰと、逆相出力信号ＣＭＰ１２ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ１１Ｅｏｕｔとし、正相出力信号ＣＭＰ１２ｏｕｔＰと逆相出力信号ＣＭＰ１１ｏｕｔＮとからなる差動信号を差動交換出力信号ＣＭＰ１２Ｅｏｕｔとする。差動交換出力信号ＣＭＰ１１Ｅｏｕｔと差動交換出力信号ＣＭＰ１２Ｅｏｕｔは、差動排他的論理和回路ＥＯＲ４に入力される。   A differential signal composed of the positive phase output signal CMP11outP and the negative phase output signal CMP12outN is defined as a differential exchange output signal CMP11Eout, and a differential signal composed of the positive phase output signal CMP12outP and the negative phase output signal CMP11outN is represented as a differential exchange output signal. It is set as CMP12Eout. The differential exchange output signal CMP11Eout and the differential exchange output signal CMP12Eout are input to the differential exclusive OR circuit EOR4.

図９（ｄ）に差動交換出力信号ＣＭＰ１１Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ１１ｏｕｔＰが逆相出力信号ＣＭＰ１２ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。   FIG. 9D shows a waveform of the differential exchange output signal CMP11Eout. When the normal phase output signal CMP11outP is higher than the negative phase output signal CMP12outN, the logical value of the differential exchange output signal CMP11Eout indicates “1”, and when it is low, it indicates “0”.

同様に図９（ｅ）に差動交換出力信号ＣＭＰ１２Ｅｏｕｔの波形を示す。正相出力信号ＣＭＰ１２ｏｕｔＰが逆相出力信号ＣＭＰ７ｏｕｔＮより高い場合、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示し、低い場合「０」を示す。   Similarly, FIG. 9E shows a waveform of the differential exchange output signal CMP12Eout. When the normal phase output signal CMP12outP is higher than the negative phase output signal CMP7outN, the logical value of the differential exchange output signal CMP11Eout indicates “1”, and when it is low, it indicates “0”.

差動入力信号Ｓｉｎの大きさが、本発明による信号検出回路で検出したい信号の大きさより小さい場合（微弱信号の場合）について説明する。ここで微弱信号とは、差動比較回路ＣＯＭＰ１０’及びＣＯＭＰ２１’によって増幅された信号の振幅がスレッショルド電位Ｖｔｈ（ＶＲ１−ＶＲ２）以下となる差動入力信号Ｓｉｎである。   A case where the magnitude of the differential input signal Sin is smaller than the magnitude of the signal to be detected by the signal detection circuit according to the present invention (in the case of a weak signal) will be described. Here, the weak signal is a differential input signal Sin in which the amplitude of the signal amplified by the differential comparison circuits COMP10 'and COMP21' is equal to or lower than the threshold potential Vth (VR1-VR2).

正相出力信号ＣＭＰ１１ｏｕｔＰは、逆相出力信号ＣＭＰ１２ｏｕｔＮに対しＶＲ１−ＶＲ２だけ高い電圧を中心に振幅している（図９（ｄ））。同様に、正相出力信号ＣＭＰ１２ｏｕｔＰは、逆相出力信号ＣＭＰ１１ｏｕｔＮに対しＶＲ１−ＶＲ２だけ低い電圧を中心に振幅している（図９（ｅ））。このため、微小信号が信号検出回路１０３に入力されると、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１２ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示す。又、正相出力信号ＣＭＰ１２ｏｕｔＰは逆相出力信号ＣＭＰ１１ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１２Ｅｏｕｔの論理値は「０」を示す。   The normal phase output signal CMP11outP has an amplitude centered on a voltage higher than the negative phase output signal CMP12outN by VR1-VR2 (FIG. 9D). Similarly, the positive phase output signal CMP12outP has an amplitude centered on a voltage lower than the negative phase output signal CMP11outN by VR1-VR2 (FIG. 9 (e)). For this reason, when a minute signal is input to the signal detection circuit 103, the normal phase output signal CMP11outP becomes higher than the negative phase output signal CMP12outN, and the logical value of the differential exchange output signal CMP11Eout indicates “1”. Further, the positive phase output signal CMP12outP is lower than the negative phase output signal CMP11outN, and the logical value of the differential exchange output signal CMP12Eout indicates “0”.

従って、差動排他的論理和回路ＥＯＲ４は、入力される差動交換出力信号ＣＭＰ１１Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１２Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「１」の２値化信号Ｓｏｕｔを出力する（図９（ｆ））。   Therefore, the differential exclusive OR circuit EOR4 is a logic that is an exclusive OR of the input differential exchange output signal CMP11Eout (logical value “1”) and the differential exchange output signal CMP12Eout (logical value “0”). A binarized signal Sout having a value “1” is output (FIG. 9F).

差動入力信号Ｓｉｎの大きさが信号検出回路の検出したい信号の大きさより大きい場合（主信号の場合）について説明する。ここで主信号とは、差動比較回路ＣＯＭＰ１０’及びＣＯＭＰ２１’によって増幅された信号の振幅がスレッショルド電圧Ｖｔｈ（ＶＲ１−ＶＲ２）以上となる差動入力信号Ｓｉｎである。   A case where the magnitude of the differential input signal Sin is larger than the magnitude of the signal desired to be detected by the signal detection circuit (in the case of the main signal) will be described. Here, the main signal is a differential input signal Sin in which the amplitude of the signal amplified by the differential comparison circuits COMP10 'and COMP21' is equal to or higher than the threshold voltage Vth (VR1-VR2).

正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１２ｏｕｔＮより高くなる部分が生じ、その部分における差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示す（図９（ｄ））。正相出力信号ＣＭＰ１２ｏｕｔＰはオフセットのない逆相出力信号ＣＭＰ１１ｏｕｔＮより高くなる部分が生じ、その部分における差動交換出力信号ＣＭＰ１２Ｅｏｕｔの論理値は「１」を示す（図９（ｅ））。   When the normal phase input signal SinP is higher than the negative phase input signal SinN, the positive phase output signal CMP11outP has a portion higher than the negative phase output signal CMP12outN, and the logical value of the differential exchange output signal CMP11Eout in that portion is “1”. This is shown (FIG. 9 (d)). The positive phase output signal CMP12outP has a portion higher than the non-offset negative phase output signal CMP11outN, and the logical value of the differential exchange output signal CMP12Eout in that portion is “1” (FIG. 9E).

スレッショルド電圧以上の振幅を持つ差動出力信号ＣＭＰ１１ｏｕｔ及び差動出力信号ＣＭＰ１２ｏｕｔが入力されると、差動交換出力信号ＣＭＰ１１Ｅｏｕｔ及び差動交換出力信号ＣＭＰ１２ｏｕｔは相互に交差する部分が現れる。すなわち、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い部分では、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１２ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「０」を示す。又、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い部分では、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１２ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ１１Ｅｏｕｔの論理値は「１」を示す（図９（ｄ））。同様に、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い部分では、正相出力信号ＣＭＰ１２ｏｕｔＰは逆相出力信号ＣＭＰ１１ｏｕｔＮより低くなり、差動交換出力信号ＣＭＰ１２Ｅｏｕｔの論理値は「０」を示す。又、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い部分では、正相出力信号ＣＭＰ１１ｏｕｔＰは逆相出力信号ＣＭＰ１１ｏｕｔＮより高くなり、差動交換出力信号ＣＭＰ１２Ｅｏｕｔの論理値は「１」を示す（図９（ｅ））。   When the differential output signal CMP11out and the differential output signal CMP12out having an amplitude equal to or greater than the threshold voltage are input, a portion where the differential exchange output signal CMP11Eout and the differential exchange output signal CMP12out intersect each other appears. That is, when the normal phase input signal SinP is lower than the negative phase input signal SinN, the positive phase output signal CMP11outP is lower than the negative phase output signal CMP12outN, and the logical value of the differential exchange output signal CMP11Eout indicates “0”. Further, when the positive phase input signal SinP is higher than the negative phase input signal SinN, the positive phase output signal CMP11outP is higher than the negative phase output signal CMP12outN, and the logic value of the differential exchange output signal CMP11Eout indicates “1” (FIG. 9 (d)). Similarly, when the positive phase input signal SinP is lower than the negative phase input signal SinN, the positive phase output signal CMP12outP is lower than the negative phase output signal CMP11outN, and the logical value of the differential exchange output signal CMP12Eout indicates “0”. Further, when the positive phase input signal SinP is higher than the negative phase input signal SinN, the positive phase output signal CMP11outP is higher than the negative phase output signal CMP11outN, and the logical value of the differential exchange output signal CMP12Eout indicates “1” (FIG. 9 (e)).

従って、差動排他的論理和回路ＥＯＲ４は、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより高い場合、差動交換出力信号ＣＭＰ１１Ｅｏｕｔ（論理値「１」）と差動交換出力信号ＣＭＰ１２Ｅｏｕｔ（論理値「１」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力し、正相入力信号ＳｉｎＰが逆相入力信号ＳｉｎＮより低い場合、差動交換出力信号ＣＭＰ１１Ｅｏｕｔ（論理値「０」）と差動交換出力信号ＣＭＰ１２Ｅｏｕｔ（論理値「０」）の排他的論理和である論理値「０」の２値化信号Ｓｏｕｔを出力する。   Therefore, the differential exclusive OR circuit EOR4, when the positive phase input signal SinP is higher than the negative phase input signal SinN, the differential exchange output signal CMP11Eout (logical value “1”) and the differential exchange output signal CMP12Eout (logical value). When a binary signal Sout having a logical value “0” that is an exclusive logical sum of “1”) is output and the positive phase input signal SinP is lower than the negative phase input signal SinN, the differential exchange output signal CMP11Eout (logical value) “0”) and the differential exchange output signal CMP12Eout (logical value “0”) are output as a binary signal Sout having a logical value “0” that is an exclusive OR.

以上のように、差動比較回路ＣＯＭＰ２２’によって設定されるスレッショルド電圧Ｖｔｈ（ＶＲ１−ＶＲ２）以上の振幅をもつ差動入力信号が入力されると、２値化信号Ｓｏｕｔの排他的論理和は「０」となり、差動入力信号Ｓｉｎ（主信号）を検出することができる。   As described above, when a differential input signal having an amplitude greater than or equal to the threshold voltage Vth (VR1−VR2) set by the differential comparison circuit COMP22 ′ is input, the exclusive OR of the binarized signal Sout is “ 0 "and the differential input signal Sin (main signal) can be detected.

第３の実施の形態における信号検出回路１０３では、入力信号Ｓｉｎに差動信号を採用した上で、差動比較回路（ＣＯＭＰ１２及びＣＯＭＰ２１）の双方の負荷抵抗の共通接続ノードと接地間に抵抗が接続され、それらの抵抗と負荷抵抗との接続ノードに直流基準電圧が入力されるコモンモード電圧設定用の差動比較回路ＣＯＭＰ２２’が接続される。従って、従来回路と比較して、差動比較回路を１つ減らす事で製造ばらつきに対するスレショルド電位のばらつきを抑え、かつ構成回路数も差動回路１つ分少ない構成となっている。   In the signal detection circuit 103 according to the third embodiment, a differential signal is employed as the input signal Sin, and a resistor is connected between the common connection node of both load resistors of the differential comparison circuit (COMP12 and COMP21) and the ground. A common mode voltage setting differential comparison circuit COMP22 ′ to which a DC reference voltage is input is connected to a connection node between the resistors and the load resistors. Therefore, compared to the conventional circuit, by reducing the number of differential comparison circuits by one, variation in threshold potential with respect to manufacturing variation is suppressed, and the number of constituent circuits is reduced by one differential circuit.

又、第２及び第３の実施の形態における信号検出回路１０２、１０３は、スレショルド電位Ｖｔｈの温度変動を従来回路と同じレベルに抑えており、スレショルド電位Ｖｔｈの製造ばらつきと温度変動の双方を抑制することができる。   In addition, the signal detection circuits 102 and 103 in the second and third embodiments suppress the temperature fluctuation of the threshold potential Vth to the same level as the conventional circuit, and suppress both the manufacturing variation and the temperature fluctuation of the threshold potential Vth. can do.

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。   The embodiment of the present invention has been described in detail above, but the specific configuration is not limited to the above-described embodiment, and changes within a scope not departing from the gist of the present invention are included in the present invention. .

図１は、従来技術によるの信号検出回路の構成図である。FIG. 1 is a block diagram of a signal detection circuit according to the prior art. 図２は、従来技術による信号検出回路を差動構成とした回路の構成図である。FIG. 2 is a configuration diagram of a circuit in which a signal detection circuit according to the prior art has a differential configuration. 図３は、従来技術による信号検出回路に差動信号を入力した場合の動作を表す波形図である。FIG. 3 is a waveform diagram showing an operation when a differential signal is input to a signal detection circuit according to the prior art. 図４は、本発明による信号検出回路の第１の実施の形態における構成図である。FIG. 4 is a configuration diagram of the signal detection circuit according to the first embodiment of the present invention. 図５は、本発明による信号検出回路の第１の実施の形態における動作を示す波形図である。FIG. 5 is a waveform diagram showing the operation of the signal detection circuit according to the first embodiment of the present invention. 図６は、本発明による信号検出回路の第２の実施の形態における構成図である。FIG. 6 is a configuration diagram of a signal detection circuit according to a second embodiment of the present invention. 図７は、本発明による信号検出回路の第２の実施の形態における動作を示す波形図である。FIG. 7 is a waveform diagram showing the operation of the signal detection circuit according to the second embodiment of the present invention. 図８は、本発明による信号検出回路の第３の実施の形態における構成図である。FIG. 8 is a configuration diagram of a signal detection circuit according to a third embodiment of the present invention. 図９は、本発明による信号検出回路の第３の実施の形態における動作を示す波形図である。FIG. 9 is a waveform diagram showing the operation of the signal detection circuit according to the third embodiment of the present invention. 図１０は、本発明に係る差動比較回路の利得Ｇｖの温度変動シミュレーション結果を示す図である。FIG. 10 is a diagram illustrating a temperature variation simulation result of the gain Gv of the differential comparison circuit according to the present invention. 図１１は、従来技術による信号検出回路、本発明による信号検出回路（第１及び第２の実施の形態）の温度変動に対するスレショルド電位Ｖｔｈ変動のシミュレーション結果を示す図である。FIG. 11 is a diagram showing a simulation result of the threshold potential Vth variation with respect to the temperature variation of the signal detection circuit according to the prior art and the signal detection circuit according to the present invention (first and second embodiments). 図１２は、本発明による信号検出回路の差動排他的論理和回路の回路図と動作を示す波形図である。FIG. 12 is a circuit diagram and a waveform diagram showing the operation of the differential exclusive OR circuit of the signal detection circuit according to the present invention.

符号の説明Explanation of symbols

Ｓｉｎ：差動入力信号
ＳｉｎＰ：正相入力信号
ＳｉｎＮ：逆相入力信号
ＣＭＰ７ｏｕｔＰ、ＣＭＰ８ｏｕｔＰ、ＣＭＰ９ｏｕｔＰ、ＣＭＰ１０ｏｕｔＰ、ＣＭＰ１１ｏｕｔＰ、ＣＭＰ１２ｏｕｔＰ：正相出力信号
ＣＭＰ７ｏｕｔＮ、ＣＭＰ８ｏｕｔＮ、ＣＭＰ９ｏｕｔＮ、ＣＭＰ１０ｏｕｔＮ、ＣＭＰ１１ｏｕｔＮ、ＣＭＰ１２ｏｕｔＮ：逆相出力信号
ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔ、ＣＭＰ９ｏｕｔ、ＣＭＰ１０ｏｕｔ、ＣＭＰ１１ｏｕｔ、ＣＭＰ１２ｏｕｔ：差動出力信号
ＣＭＰ７Ｅｏｕｔ、ＣＭＰ８Ｅｏｕｔ、ＣＭＰ９Ｅｏｕｔ、ＣＭＰ１０Ｅｏｕｔ：差動交換出力信号
Ｓｏｕｔ３Ｐ、Ｓｏｕｔ３Ｎ、Ｓｏｕｔ４Ｐ、Ｓｏｕｔ４Ｎ、Ｓｏｕｔ５Ｐ、Ｓｏｕｔ５Ｎ：２値化信号
ＣＯＭＰ７、ＣＯＭＰ８、ＣＯＭＰ１０、ＣＯＭＰ２０、ＣＯＭＰ２１、ＣＯＭＰ２２、ＣＯＭＰ１０’、ＣＯＭＰ２０’、ＣＯＭＰ２１’、ＣＯＭＰ２２’：差動比較回路
ＥＯＲ３、ＥＯＲ１０：差動排他的論理和回路
Ｒｂ１、Ｒｂ１０、Ｒｂ２１：オフセット調整回路抵抗
Ｒ、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６：抵抗
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ９、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６、Ｎ１７、Ｎ１８：ノード
Ｍｎ９、Ｍｎ１０、Ｍｎ１１、Ｍｎ１２、Ｍｎ１３、Ｍｎ１５、Ｍｎ１６、Ｍｎ１７、Ｍｎ１８：Ｎチャネル型ＭＯＳトランジスタ
Ｍｐ１、Ｍｐ２、Ｍｐ３、Ｍｐ４、Ｍｐ５、Ｍｎ６：Ｐチャネル型ＭＯＳトランジスタ
Ｉｂ７、Ｉｂ８、Ｉｂ１０、Ｉｂ２０、Ｉｂ２１、Ｉｂ２２：電流源
Ｖｒｅｆ：バイアス電源
Ｖｔｈ：スレショルド電位
ＶＲ１、ＶＲ２：直流動作電圧 Sin: differential input signal SinP: positive phase input signal SinN: negative phase input signal CMP7outP, CMP8outP, CMP9outP, CMP10outP, CMP11outP, CMP12outP: positive phase output signal CMP7outN, CMP8outN, CMP9outN, CMP10outN, CMP11outN, CMP12outN: negative phase output signal CMP7out, CMP8out, CMP9out, CMP10out, CMP11out, CMP12out: differential output signals CMP7Eout, CMP8Eout, CMP9Eout, CMP10Eout: differential exchange output signals Sout3P, Sout3N, Sout4P, Sout4N, Sout5P, Sout5N: binarized signals COMP7, COMP8, COMP10 , COMP20, OMP21, COMP22, COMP10 ′, COMP20 ′, COMP21 ′, COMP22 ′: differential comparison circuit EOR3, EOR10: differential exclusive OR circuits Rb1, Rb10, Rb21: offset adjustment circuit resistors R, R9, R10, R11, R12 , R13, R14, R15, R16: resistors N1, N2, N3, N4, N9, N10, N11, N12, N13, N14, N15, N16, N17, N18: nodes Mn9, Mn10, Mn11, Mn12, Mn13, Mn15 Mn16, Mn17, Mn18: N-channel MOS transistors Mp1, Mp2, Mp3, Mp4, Mp5, Mn6: P-channel MOS transistors Ib7, Ib8, Ib10, Ib20, Ib21, Ib22: Current source Vref: Bias power supply Vth: Threshold Potential VR1, VR2: DC operating voltage

Claims (6)

入力される差動入力信号を増幅し、第１の差動出力信号を出力する第１のコンパレータと、
入力される前記差動入力信号を増幅し、第２の差動出力信号を出力する第２のコンパレータと、
前記第１の差動出力信号の正相信号と前記第２の差動出力信号の逆相信号からなる第１の差動信号と、前記第２の差動出力信号の正相信号と前記第１の差動出力信号の逆相信号からなる第２の差動信号との排他的論理和を出力する差動排他的論理和回路と、
前記第１のコンパレータと前記第２のコンパレータに接続され、前記第１の差動出力信号のコモンモード電圧と前記第２の差動出力信号のコモンモード電圧を、それぞれ第１及び第２の電圧に制御するコモンモード電圧制御回路と、を具備する
信号検出回路。 A first comparator for amplifying an input differential input signal and outputting a first differential output signal;
A second comparator for amplifying the input differential input signal and outputting a second differential output signal;
A first differential signal composed of a positive phase signal of the first differential output signal and a negative phase signal of the second differential output signal; a positive phase signal of the second differential output signal; A differential exclusive OR circuit that outputs an exclusive OR with a second differential signal composed of a negative-phase signal of the differential output signal of 1;
A common mode voltage of the first differential output signal and a common mode voltage of the second differential output signal are connected to the first comparator and the second comparator, respectively, and a first voltage and a second voltage, respectively. And a common mode voltage control circuit that controls the signal detection circuit. 請求項１に記載の信号検出回路において、
直流基準電源と、
第１の定電流源と、
前記第１の定電流源と前記直流基準電源との間に設けられた第１の抵抗とを更に備え、
前記コモンモード電圧制御回路は、印加される第１のバイアス電圧と第２のバイアス電圧に応じて前記第１及び第２の電圧を決定し、
前記第１のバイアス電圧は、前記第１の定電流源と前記直流電源と前記第１の抵抗とで設定され、
前記第２のバイアス電圧は、前記直流電源によって設定される
信号検出回路。 The signal detection circuit according to claim 1,
DC reference power supply,
A first constant current source;
A first resistor provided between the first constant current source and the DC reference power supply;
The common mode voltage control circuit determines the first and second voltages according to a first bias voltage and a second bias voltage applied;
The first bias voltage is set by the first constant current source, the DC power source, and the first resistor,
The second bias voltage is set by the DC power supply signal detection circuit. 請求項１又は２に記載の信号検出回路において、
信号を検出するスレショルド電位は、前記第１の電圧と前記第２の電圧との差に基づき設定される
信号検出回路。 In the signal detection circuit according to claim 1 or 2,
A threshold voltage for detecting a signal is set based on a difference between the first voltage and the second voltage. 請求項２又は３に記載の信号検出回路において、
前記コモンモード電圧制御回路は、第１のトランジスタと第２のトランジスタで形成される１対の差動対と、第２の定電流源を備え、
前記第１のトランジスタと前記第２のトランジスタのそれぞれは、前記第２の定電流源と共通接続され、
前記第１のトランジスタは前記第１のコンパレータに接続され、前記第１の差動出力信号のコモンモード電圧を前記第１の電圧に制御し、
前記第２のトランジスタは前記第２のコンパレータに接続され、前記第２の差動出力信号のコモンモード電圧を前記第２の電圧に制御し、
前記第１のバイアス電圧は、前記第２のトランジスタのゲートに印加され、
前記第２のバイアス電圧は、前記第１のトランジスタのゲートに印加される
信号検出回路。 In the signal detection circuit according to claim 2 or 3,
The common mode voltage control circuit includes a pair of differential pairs formed by a first transistor and a second transistor, and a second constant current source,
Each of the first transistor and the second transistor is commonly connected to the second constant current source,
The first transistor is connected to the first comparator and controls a common mode voltage of the first differential output signal to the first voltage;
The second transistor is connected to the second comparator, and controls a common mode voltage of the second differential output signal to the second voltage.
The first bias voltage is applied to a gate of the second transistor;
The second bias voltage is applied to the gate of the first transistor. 請求項４に記載の信号検出回路において、
前記第１のコンパレータは、第３のトランジスタと第４のトランジスタで形成される１対の差動対と、第２の抵抗と、第３の抵抗と、第４の抵抗と、第３の定電流源を備え、
前記第３のトランジスタと前記第４のトランジスタのそれぞれは、前記第３の定電流源と共通接続され、
前記第３のトランジスタは第１のノードを介して前記第２の抵抗の一端に接続され、
前記第４のトランジスタは第２のノードを介して前記第３の抵抗の一端に接続され、
前記第２の抵抗と前記第３の抵抗の他端は、第３のノードを介して前記第４の抵抗の一端に共通接続され、
前記第４の抵抗の他端は電源に接続され、
前記差動入力信号は、前記第１のトランジスタ及び前記第２のトランジスタのゲートに、それぞれ入力され、前記第１及び前記第２のノードから前記第１の差動出力信号を出力し、
前記第２のコンパレータは、第５のトランジスタと第６のトランジスタで形成される１対の差動対と、第５の抵抗と、第６の抵抗と、第７の抵抗と、第４の定電流源を備え、
前記第５のトランジスタと前記第６のトランジスタのそれぞれは、前記第４の定電流源と共通接続され、
前記第５のトランジスタは第４のノードを介して前記第５の抵抗の一端に接続され、
前記第６のトランジスタは第５のノードを介して前記第６の抵抗の一端に接続され、
前記第５の抵抗と前記第６の抵抗の他端は第６のノードを介して前記第７の抵抗の一端に共通接続され、
前記第７の抵抗の他端は電源に接続され、
前記差動入力信号は、前記第５のトランジスタ及び前記第６のトランジスタのゲートに、それぞれ入力され、前記第５及び前記第６のノードから前記第２の差動出力信号を出力する
信号検出回路。 The signal detection circuit according to claim 4,
The first comparator includes a pair of differential pairs formed by a third transistor and a fourth transistor, a second resistor, a third resistor, a fourth resistor, and a third constant. With a current source,
Each of the third transistor and the fourth transistor is commonly connected to the third constant current source,
The third transistor is connected to one end of the second resistor via a first node;
The fourth transistor is connected to one end of the third resistor via a second node;
The other ends of the second resistor and the third resistor are commonly connected to one end of the fourth resistor via a third node,
The other end of the fourth resistor is connected to a power source;
The differential input signal is input to the gates of the first transistor and the second transistor, respectively, and outputs the first differential output signal from the first and second nodes,
The second comparator includes a pair of differential pairs formed by a fifth transistor and a sixth transistor, a fifth resistor, a sixth resistor, a seventh resistor, and a fourth constant. With a current source,
Each of the fifth transistor and the sixth transistor is commonly connected to the fourth constant current source,
The fifth transistor is connected to one end of the fifth resistor via a fourth node;
The sixth transistor is connected to one end of the sixth resistor via a fifth node;
The other ends of the fifth resistor and the sixth resistor are commonly connected to one end of the seventh resistor via a sixth node,
The other end of the seventh resistor is connected to a power source;
The differential input signal is input to the gates of the fifth transistor and the sixth transistor, respectively, and outputs the second differential output signal from the fifth and sixth nodes. . 請求項１から５いずれか１項に記載の信号検出回路であって、
シリアル通信を行なうシリアル通信デバイスに搭載される
信号検出回路。 The signal detection circuit according to any one of claims 1 to 5,
A signal detection circuit mounted on a serial communication device that performs serial communication.

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