JP2007067484A

JP2007067484A - Solid-state imaging apparatus

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Publication number: JP2007067484A
Application number: JP2005247236A
Authority: JP
Inventors: Takekami Yoshida; 武一心吉田
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2005-08-29
Filing date: 2005-08-29
Publication date: 2007-03-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a solid-state imaging apparatus capable of producing a reference signal with higher accuracy for correcting variations in characteristics by each column such as occurrence of longitudinal stripe noises and dispersion in the characteristics by each output path. <P>SOLUTION: The solid-state imaging apparatus includes: a pixel section 200 wherein a unit pixel 100 including a photodiode 101, an amplifying transistor 104, and a reset transistor 103 is two-dimensionally arranged like a matrix; a power supply voltage section for applying a power supply voltage to each amplifying transistor and each reset transistor; a column processing circuit section 206 for applying signal processing to an output signal from the pixel section by each column; a horizontal signal line 109 for outputting a signal processed by the column processing circuit section; a pixel power supply control section 2 for controlling the power supply voltage to revise the voltage level in a different timing; and a timing control section 1 for applying switching control to a pixel drive pulse, and the solid-state imaging apparatus is configured to set the reference signal for correcting variations in the characteristics by each column to the column processing circuit on the basis of the output from the pixel section in each different timing. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、固体撮像装置に関し、特に回路特性のばらつきを補正するための基準信号を出力することが可能な固体撮像装置に関する。 The present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device capable of outputting a reference signal for correcting variations in circuit characteristics.

まず、一般的なＭＯＳ型固体撮像装置の基本構成及びその駆動方法について、図６，図７及び図８を用いて説明する。図６は、ＭＯＳ型固体撮像装置に用いられる一般的な画素構成を示す。図６において、100 は単位画素を表し、２次元行列状に複数配列することで画像情報を取得するものである。101 は光電変換を行うフォトダイオード、104 はフォトダイオード101 で発生した光生成電荷をＰＮ接合容量やゲート容量などで電荷電圧変換し、増幅して読み出すための増幅トランジスタ、102 はフォトダイオード101 で発生した光生成電荷を増幅トランジスタ104 のゲート端子に転送するための転送トランジスタ、103 は増幅トランジスタ104 のゲート端子及びフォトダイオード101 をリセットするためのリセットトランジスタ、105 は画素を選択し、増幅トランジスタ104 の出力を垂直信号線110 に伝達するための選択トランジスタをそれぞれ示している。ここで、フォトダイオード101 以外は遮光されている。 First, a basic configuration of a general MOS solid-state imaging device and a driving method thereof will be described with reference to FIGS. FIG. 6 shows a general pixel configuration used in a MOS type solid-state imaging device. In FIG. 6, 100 represents a unit pixel, and image information is acquired by arranging a plurality of pixels in a two-dimensional matrix. 101 is a photodiode that performs photoelectric conversion, 104 is an amplifying transistor that converts the photogenerated charge generated in the photodiode 101 into charge-voltage converted by a PN junction capacitance or gate capacitance, and amplifies and reads it, and 102 is generated in the photodiode 101 A transfer transistor for transferring the generated photocharge to the gate terminal of the amplification transistor 104, 103 a reset transistor for resetting the gate terminal of the amplification transistor 104 and the photodiode 101, 105 selecting a pixel, Each of the select transistors for transmitting the output to the vertical signal line 110 is shown. Here, light is shielded except for the photodiode 101.

また図６において、106 は画素電源線であり、全画素に対して共通に電源を供給するもので、増幅トランジスタ104 のドレイン端子及びリセットトランジスタ103 のドレイン端子に電気的に接続されている。107 は１行分の画素をリセットをするための行リセット線であり、１行分の画素のリセットトランジスタ103 のゲート端子にそれぞれ電気的に接続されている。108 は１行分の画素の光生成電荷を、それぞれの画素の増幅トランジスタ104 のゲート端子に転送するための行転送線であり、１行分の転送トランジスタ102 のゲート端子に、それぞれ電気的に接続されている。109 は１行分の画素を選択するための行選択線であり、１行分の選択トランジスタ105 のゲート端子に、それぞれ電気的に接続されている。このような画素構成により、光電変換機能、リセット機能、メモリ機能、増幅読出し機能、選択機能を実現している。 In FIG. 6, reference numeral 106 denotes a pixel power supply line which supplies power to all the pixels in common and is electrically connected to the drain terminal of the amplification transistor 104 and the drain terminal of the reset transistor 103. Reference numeral 107 denotes a row reset line for resetting pixels for one row, which is electrically connected to the gate terminal of the reset transistor 103 of the pixels for one row. Reference numeral 108 denotes a row transfer line for transferring the photo-generated charges of the pixels for one row to the gate terminals of the amplification transistors 104 of the respective pixels. It is connected. Reference numeral 109 denotes a row selection line for selecting pixels for one row, which is electrically connected to the gate terminal of the selection transistor 105 for one row. With such a pixel configuration, a photoelectric conversion function, a reset function, a memory function, an amplification readout function, and a selection function are realized.

図７は、ＭＯＳ型固体撮像装置の一般的な基本構成を模式的に示したものである。図７において、200 は画素部を表し、単位画素100 を２次元行列状に配列したものである。ここでは説明を簡単にするために、単位画素100 を３行３列分並べたものを示している。201 は受光画素部を表し、画素Ｐ11〜Ｐ13及び画素Ｐ21〜Ｐ23の２行分に対応する。202 はフォトダイオード101 に光が入射しないように遮光された遮光画素部を表し、画素Ｐ31〜Ｐ33に対応する。 FIG. 7 schematically shows a general basic configuration of a MOS type solid-state imaging device. In FIG. 7, reference numeral 200 denotes a pixel portion, and unit pixels 100 are arranged in a two-dimensional matrix. Here, in order to simplify the description, the unit pixels 100 arranged in 3 rows and 3 columns are shown. Reference numeral 201 denotes a light receiving pixel portion, which corresponds to two rows of pixels P11 to P13 and pixels P21 to P23. Reference numeral 202 denotes a light-shielded pixel portion that is shielded so that light does not enter the photodiode 101, and corresponds to the pixels P31 to P33.

また図７において、204 は行選択を行うための垂直走査回路部を表し、垂直走査パルスφＶ−ｉ（ｉ＝１，２，３）を順次出力するものである。205 は垂直選択スイッチ部を表し、垂直走査パルスφＶ−ｉに応じて、各画素Ｐ11〜Ｐ33の行選択線109 ，行リセット線107 及び行転送線108 に、行選択パルスφＳＥＬ，行リセットパルスφＲＳ及び行転送パルスφＴＸをそれぞれ伝達するものである。図７では、行選択パルスφＳＥＬ，行リセットパルスφＲＳ及び行転送パルスφＴＸを各行に伝達するための線を１本で示しているが、図６で示したように、実際にはそれぞれが独立している。 In FIG. 7, reference numeral 204 denotes a vertical scanning circuit unit for performing row selection, which sequentially outputs vertical scanning pulses φV-i (i = 1, 2, 3). Reference numeral 205 denotes a vertical selection switch portion, and a row selection pulse φSEL and a row reset pulse φRS are applied to the row selection line 109, the row reset line 107 and the row transfer line 108 of each pixel P11 to P33 in accordance with the vertical scanning pulse φV-i. And the row transfer pulse φTX. In FIG. 7, one line for transmitting the row selection pulse φSEL, the row reset pulse φRS, and the row transfer pulse φTX to each row is shown. However, as shown in FIG. ing.

また、203 は負荷回路部を表し、各列毎に備えられた負荷回路ＭＬ１，ＭＬ２，ＭＬ３と、図６で説明した垂直信号線110 とがそれぞれ電気的に接続されることで、増幅トランジスタ104 と負荷回路ＭＬ１〜ＭＬ３とでソースフォロア回路が列毎に構成されている。ここで、負荷回路ＭＬ１〜ＭＬ３はバイアス電流を流す働きをする。206 は列処理回路部を表し、上述のソースフォロア回路から出力される画素信号に対して、列毎に設けられた列処理回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３により、それぞれ相関２重サンプリング（ＣＤＳ）を行い、固定パターンノイズなどのオフセットばらつき除去などの信号処理を行った後、信号処理結果をメモリしておくものである。 Reference numeral 203 denotes a load circuit unit. The load circuits ML1, ML2, ML3 provided for each column are electrically connected to the vertical signal line 110 described with reference to FIG. And load circuits ML1 to ML3 form source follower circuits for each column. Here, the load circuits ML1 to ML3 function to flow a bias current. Reference numeral 206 denotes a column processing circuit unit, which performs correlated double sampling (CDS) on the pixel signals output from the source follower circuit by the column processing circuits CDS1, CDS2, and CDS3 provided for each column. Then, after performing signal processing such as offset variation removal such as fixed pattern noise, the signal processing result is stored in memory.

また、207 は列選択を行うための水平走査回路部を表し、水平走査パルスφＨ−ｊ（ｊ＝１，２，３）を順次出力するものである。208 は水平選択スイッチ部を表し、列処理回路部206 にメモリされた信号処理結果を水平走査パルスφＨ−ｊに応じて、水平信号線209 に伝達するものである。 210 は水平信号線209 に伝達された列処理回路部206 にメモリされた信号処理結果を増幅し、出力するためのアンプを表す。 Reference numeral 207 denotes a horizontal scanning circuit unit for performing column selection, and sequentially outputs horizontal scanning pulses φH-j (j = 1, 2, 3). Reference numeral 208 denotes a horizontal selection switch unit, which transmits the signal processing result stored in the column processing circuit unit 206 to the horizontal signal line 209 in accordance with the horizontal scanning pulse φH-j. 210 represents an amplifier for amplifying and outputting the signal processing result stored in the column processing circuit unit 206 transmitted to the horizontal signal line 209.

次に、図７に示したＭＯＳ型撮像装置の一般的な駆動タイミングについて図８を用いて説明する。垂直走査回路部204 から第１行目の垂直走査パルスφＶ−１が出力されると、第１行目の画素が駆動可能になる。より詳しく説明すると、第１行目の画素には、行選択パルスφＳＥＬが、φＳＥＬ−１として垂直選択スイッチＭＶ―１，行選択線109 を介して第１行目の画素の選択トランジスタ105 のゲート端子に伝達されるようになり、行リセットパルスφＲＳが、φＲＳ−１として垂直スイッチＭＶ−１，行リセット線107 を介して第１行目の画素のリセットトランジスタ103 のゲート端子に伝達されるようになり、行転送パルスφＴＸは、φＴＸ−１として垂直スイッチＭＶ−１，行転送線108 を介して第１行目の画素の転送トランジスタ102 のゲート端子に伝達されるようになる。 Next, general drive timing of the MOS type imaging device shown in FIG. 7 will be described with reference to FIG. When the vertical scanning pulse φV-1 in the first row is output from the vertical scanning circuit unit 204, the pixels in the first row can be driven. More specifically, the row selection pulse φSEL is applied to the pixels of the first row via the vertical selection switch MV-1 and the row selection line 109 as φSEL-1 to the pixels of the first row. The row reset pulse φRS is transmitted as φRS-1 to the gate terminal of the reset transistor 103 of the pixel in the first row via the vertical switch MV-1 and the row reset line 107. Thus, the row transfer pulse φTX is transmitted as φTX-1 to the gate terminal of the transfer transistor 102 of the pixel in the first row via the vertical switch MV-1 and the row transfer line 108.

まず、期間Ｔｖにおける動作について説明する。垂直走査パルスφＶ−１が“Ｈ”レベルになり、次いで行選択パルスφＳＥＬ−１が“Ｈ”レベルになり、増幅トランジスタ104 の出力が垂直信号線110 に伝達されるようになる。すなわち、信号読み出し及び信号処理を行う期間が開始される。次に、行リセットパルスφＲＳ−１が“Ｈ”レベルになると、増幅トランジスタ104 のゲート端子が画素電源ＶＤＤのレベルにリセットされる。行リセットパルスφＲＳ−１を“Ｌ”レベルにし、このときに増幅トランジスタ104 から出力されるリセットレベル出力を列処理回路206 にてサンプリングする。 First, the operation in the period Tv will be described. The vertical scanning pulse φV-1 becomes “H” level, then the row selection pulse φSEL-1 becomes “H” level, and the output of the amplification transistor 104 is transmitted to the vertical signal line 110. That is, a period for performing signal reading and signal processing is started. Next, when the row reset pulse φRS-1 becomes “H” level, the gate terminal of the amplification transistor 104 is reset to the level of the pixel power supply VDD. The row reset pulse φRS-1 is set to the “L” level, and the reset level output outputted from the amplification transistor 104 at this time is sampled by the column processing circuit 206.

次に、行転送パルスφＴＸ−１を“Ｈ”レベルにして、転送トランジスタ102 を介してフォトダイオード101 に蓄積された光生成電荷を増幅トランジスタ104 のゲート端子に転送する。そして、行転送パルスφＴＸ−１を“Ｌ”レベルにして、このときに出力される信号出力レベルを列処理回路部206 にてサンプリングする。ここで、列処理回路部206 では、前述の信号レベル出力とリセットレベル出力との差分処理が行われ、ＣＤＳ１，ＣＤＳ２及びＣＤＳ３にそれぞれメモリされる。そして、行選択信号φＳＥＬ−１を“Ｌ”レベルにして、信号読み出し及び信号処理を行う期間が終了する。その後、行リセットパルスφＲＳ−１及び行転送パルスφＴＸ−１を“Ｈ”レベルにして、フォトダイオード101 をリセットし、フォトダイオード101 にて光生成電荷の蓄積が開始される。 Next, the row transfer pulse φTX-1 is set to the “H” level, and the photogenerated charge accumulated in the photodiode 101 is transferred to the gate terminal of the amplifying transistor 104 via the transfer transistor 102. Then, the row transfer pulse φTX-1 is set to the “L” level, and the signal output level output at this time is sampled by the column processing circuit unit 206. Here, in the column processing circuit unit 206, the difference processing between the signal level output and the reset level output described above is performed and stored in the CDS1, CDS2, and CDS3, respectively. Then, the row selection signal φSEL-1 is set to the “L” level, and the period of signal reading and signal processing ends. Thereafter, the row reset pulse φRS-1 and the row transfer pulse φTX-1 are set to the “H” level to reset the photodiode 101, and accumulation of photogenerated charges is started in the photodiode 101.

次いで、期間Ｔｈにおける動作について説明する。水平走査パルスφＨ−１，φＨ−２及びφＨ−３が水平走査回路部207 から順次出力されると、列処理回路部206 のＣＤＳ１，ＣＤＳ２，ＣＤＳ３にメモリされた差分処理後の信号が、水平選択スイッチ部208 の水平選択スイッチＭＨ１，ＭＨ２及びＭＨ３をそれぞれ介して順次水平信号線209 に読み出される。水平信号線209 に読み出された信号は、出力アンプ部210 で増幅され外部に出力される。以上の動作で、１行分の画素の信号が読み出される。この動作を第１行から第３行まで順次行うことで、画素部200 の全画素の信号を読み出すことができる。すなわち、受光画素部201 の画素Ｐ11〜Ｐ13及び画素Ｐ21〜Ｐ23 の画素信号と、遮光画素部202 の画素Ｐ31〜Ｐ33の画素信号が、出力アンプ部210 からＶout として順次出力される。以上の期間が１フレーム期間Ｔｆであり、この説明ではフォトダイオード101 の光生成電荷の蓄積期間になっている。 Next, an operation in the period Th will be described. When the horizontal scanning pulses φH-1, φH-2, and φH-3 are sequentially output from the horizontal scanning circuit unit 207, the signals after differential processing stored in the CDS1, CDS2, and CDS3 of the column processing circuit unit 206 are horizontal. The signals are sequentially read out to the horizontal signal line 209 via the horizontal selection switches MH1, MH2, and MH3 of the selection switch unit 208, respectively. The signal read to the horizontal signal line 209 is amplified by the output amplifier unit 210 and output to the outside. With the above operation, the pixel signals for one row are read out. By sequentially performing this operation from the first row to the third row, signals of all the pixels in the pixel portion 200 can be read out. That is, the pixel signals of the pixels P11 to P13 and the pixels P21 to P23 of the light receiving pixel unit 201 and the pixel signals of the pixels P31 to P33 of the light shielding pixel unit 202 are sequentially output as Vout from the output amplifier unit 210. The above period is one frame period Tf, which is a period for accumulating photogenerated charges in the photodiode 101 in this description.

ところで、ＭＯＳ型固体撮像装置に用いられる回路素子、例えば容量やトランジスタは、製造ばらつきにより容量値やしきい値などがばらつく。上述のＭＯＳ型固体撮像装置は、列毎に共通の負荷回路により画素内の増幅トランジスタとソースフォロアアンプを構成し、更に列毎に信号処理を行っているため、列毎の回路特性のばらつきが避けられず、たてすじ状のノイズとして画質を劣化させていた。 By the way, circuit elements used in the MOS type solid-state imaging device, for example, capacitances and transistors vary in capacitance values and threshold values due to manufacturing variations. In the above-described MOS type solid-state imaging device, an amplification transistor and a source follower amplifier in a pixel are configured by a common load circuit for each column, and signal processing is performed for each column. Inevitable, the image quality was degraded as vertical noise.

この解決手段として、一般的に暗時画像、又は明時画像の遮光画素領域の画像を補正用データとしてメモリし、この補正データと本画像データとの間で演算することにより、たてすじ状ノイズのオフセット成分や固定パターンノイズの補正を行っている。また、列毎に設けられたアンプの動作点を変化させ、等価的に暗時と明時のばらつき情報を出力し、これを用いて、たてすじ状のノイズのオフセット成分とゲイン成分の補正を行う方法がある。このような補正データの出力が可能な固体撮像装置及びたてすじ状ノイズの補正方法は、特開２０００−２９５５３３号公報に開示されている。 As a means for solving this problem, generally a dark image or an image of a light-shielded pixel area of a bright image is stored as correction data, and a calculation is performed between the correction data and the main image data, thereby creating a vertical line shape. Noise offset components and fixed pattern noise are corrected. Also, the operating point of the amplifier provided for each column is changed, and the variation information between dark and light is output equivalently, and this is used to correct the offset component and gain component of the vertical noise. There is a way to do. A solid-state imaging device capable of outputting such correction data and a method for correcting vertical stripe noise are disclosed in Japanese Patent Application Laid-Open No. 2000-295533.

ところで、近年の固体撮像装置の高精細化にともない、画素信号の読み出しの高速化が行われている。画素信号を高速に読み出すには、図８に示した１フレーム期間Ｔｆを短縮する必要があり、そのために多線出力による読み出しの高速化が行われる。図７に示したＭＯＳ型固体撮像装置の基本構成では、信号を読み出すのに１つの信号出力経路、すなわち列処理回路部206 から水平選択スイッチ208 ，水平信号線209 を介して出力アンプ210 で増幅して出力するという信号出力経路を備えているが、この信号出力経路を複数設け、並列に出力することで、水平読み出しを行う期間Ｔｈを並列化した分だけ短縮することが可能な固体撮像装置が知られている。例えば、奇数列の画素を読み出す経路と偶数列を読み出す経路を設けることで、奇数列の画素と偶数列の画素を同時に読み出すことができ、期間Ｔｈが約１／２に短縮される。
特開２０００−２９５５３３号公報 By the way, with the recent high-definition of solid-state imaging devices, pixel signals are being read at higher speeds. In order to read out the pixel signal at high speed, it is necessary to shorten the one frame period Tf shown in FIG. In the basic configuration of the MOS type solid-state imaging device shown in FIG. 7, one signal output path for reading out signals, that is, amplification from the column processing circuit unit 206 by the output amplifier 210 via the horizontal selection switch 208 and the horizontal signal line 209 is used. A solid-state imaging device capable of shortening the horizontal reading period Th by parallelizing by providing a plurality of signal output paths and outputting the signal output paths in parallel. It has been known. For example, by providing a path for reading out the pixels in the odd columns and a path for reading out the even columns, the pixels in the odd columns and the pixels in the even columns can be read out simultaneously, and the period Th is shortened to about ½.
JP 2000-295533 A

上述した暗時の画像データや明時画像の遮光画素領域の画像データを用いて補正を行う方法では、たてすじ状ノイズのオフセット成分は補正できるものの、ゲイン成分については補正することができないという問題がある。また、上述のようにＭＯＳ型固体撮像装置において回路素子の特性ばらつきは避けらないものであり、上記特開２０００−２９５５３３号公報のたてすじ状ノイズの補正方法おいても、厳密には列毎に設けられたアンプに素子ばらつきが存在するため、正確な補正用データを得ることは困難であった。また、上述の多線出力を備えた固体撮像装置においては、出力経路毎に素子ばらつきが存在するため、出力経路毎に特性がばらついていた。 In the method of performing correction using the dark image data or the image data of the light-shielded pixel area of the bright image described above, the offset component of the vertical stripe noise can be corrected, but the gain component cannot be corrected. There's a problem. Further, as described above, circuit element characteristic variations are unavoidable in the MOS type solid-state imaging device. Even in the vertical line noise correction method disclosed in Japanese Patent Laid-Open No. 2000-295533, strictly speaking, the column It is difficult to obtain accurate correction data because there is element variation in each amplifier provided. Further, in the solid-state imaging device having the multi-line output described above, there is element variation for each output path, and thus the characteristics vary for each output path.

本発明は、従来の固体撮像装置における上記課題を解決するためになされたものであり、各列毎の特性の変動、例えば、たてすじ状のノイズ及び出力経路毎の特性のばらつきを補正するための基準信号を、より精度良く生成することができる固体撮像装置を提供することを目的とする。 The present invention has been made to solve the above-described problems in conventional solid-state imaging devices, and corrects variations in characteristics for each column, for example, vertical noise and variations in characteristics for each output path. An object of the present invention is to provide a solid-state imaging device capable of generating a reference signal for generating a signal with higher accuracy.

上記課題を解決するため、請求項１に係る発明は、光電変換を行う光電変換部、前記光電変換部からの出力を入力端に入力し増幅する増幅部、及び前記増幅部の入力端をリセットするリセット部を含む単位画素を２次元行列状に配列した画素部と、前記増幅部及びリセット部に電源電圧を供給する電源電圧部と、前記画素部からの出力信号を列毎に信号処理するための列処理回路部と、前記列処理回路部により処理された信号を外部に出力するための信号出力線と、前記電源電圧部を制御して異なる複数のタイミングでその電源電圧レベルを変更し、各タイミングにおける前記画素部からの出力信号に基づき、各列毎の特性の変動を補正する基準信号を前記列処理回路部に設定する設定制御部とを備えて固体撮像装置を構成するものである。 In order to solve the above problem, the invention according to claim 1 is directed to a photoelectric conversion unit that performs photoelectric conversion, an amplification unit that inputs and amplifies an output from the photoelectric conversion unit, and an input terminal of the amplification unit is reset. A pixel unit in which unit pixels including a reset unit are arranged in a two-dimensional matrix, a power supply voltage unit that supplies a power supply voltage to the amplifying unit and the reset unit, and an output signal from the pixel unit is processed for each column A column processing circuit unit, a signal output line for outputting a signal processed by the column processing circuit unit to the outside, and the power supply voltage unit is controlled to change the power supply voltage level at a plurality of different timings A solid-state imaging device including a setting control unit that sets, in the column processing circuit unit, a reference signal for correcting a variation in characteristics of each column based on an output signal from the pixel unit at each timing. is there.

請求項２に係る発明は、請求項１に係る固体撮像装置において、前記設定制御部は、第１のタイミングにおいて、前記電源電圧レベルを第１の電源電圧レベルとすると共に前記リセット部を制御し、前記増幅部の入力端を前記第１の電源電圧レベルに対応する電圧にリセットし、引き続く第２のタイミングにおいて、前記電源電圧レベルを第２の電源電圧レベルとすると共に前記リセット部を制御し、前記増幅部の入力端を前記第２の電源電圧レベルに対応する電圧にリセットすることを特徴とするものである。 According to a second aspect of the present invention, in the solid-state imaging device according to the first aspect, the setting control unit sets the power supply voltage level to the first power supply voltage level and controls the reset unit at the first timing. Resetting the input terminal of the amplifying unit to a voltage corresponding to the first power supply voltage level, and setting the power supply voltage level to the second power supply voltage level and controlling the reset unit at the subsequent second timing. The input terminal of the amplifying unit is reset to a voltage corresponding to the second power supply voltage level.

請求項３に係る発明は、請求項１に係る固体撮像装置において、前記設定制御部は、第１のタイミングにおいて、前記電源電圧レベルを第１の電源電圧レベルとすると共に前記リセット部を制御し、前記増幅部の入力端を前記第１の電源電圧レベルに対応する電圧にリセットし、引き続く第２及び第３のタイミングにおいて、前記リセット部の制御を伴わずに前記電源電圧レベルを第２及び第３の電源電圧レベルとすることを特徴とするものである。 According to a third aspect of the present invention, in the solid-state imaging device according to the first aspect, the setting control unit sets the power supply voltage level to the first power supply voltage level and controls the reset unit at a first timing. The input terminal of the amplifying unit is reset to a voltage corresponding to the first power supply voltage level, and the power supply voltage level is changed to the second and third timings without the control of the reset unit at the subsequent second and third timings. The third power supply voltage level is used.

請求項４に係る発明は、請求項１に係る固体撮像装置において、前記設定制御部は、第１のタイミングにおいて、前記電源電圧レベルを第１の電源電圧レベルとすると共に前記リセット部を制御し、前記増幅部の入力端を前記第１の電源電圧レベルに対応する電圧にリセットし、引き続く第２のタイミングにおいて、前記電源電圧レベルを第２の電源電圧レベルとすると共に前記リセット部を制御する電圧レベルを異なる複数のタイミングで変更することを特徴とするものである。
（効果） According to a fourth aspect of the present invention, in the solid-state imaging device according to the first aspect, the setting control unit sets the power supply voltage level to the first power supply voltage level and controls the reset unit at the first timing. The input terminal of the amplifying unit is reset to a voltage corresponding to the first power supply voltage level, and at the subsequent second timing, the power supply voltage level is set to the second power supply voltage level and the reset unit is controlled. The voltage level is changed at a plurality of different timings.
(effect)

請求項１に係る発明によれば、固体撮像装置において、精度のよい基準信号を単位画素レベルで生成することができるので、その基準信号を用いたときの各出力経路の応答をもとに、各出力経路の特性ばらつき、例えばたてすじ状のノイズやアンプばらつきなどを精度良く補正することが可能になる。また請求項２に係る発明によれば、基準信号を単位画素レベルで生成することができるので、その基準信号を用いたときの各出力経路の応答をもとに、各出力経路の特性ばらつき、例えばたてすじ状のノイズやアンプばらつきなどを精度良く補正することが、比較的簡単な駆動動作の切り換え制御により可能になる。また請求項３に係る発明によれば、単位画素のリセットを行うときのスイッチングノイズを発生させずに基準信号を単位画素レベルで生成することができるので、その基準信号を用いたときの各出力経路の応答をもとに、各出力経路の特性ばらつき、例えばたてすじ状のノイズやアンプばらつきなどを、より精度良く補正することが可能になる。また請求項４に係る発明によれば、信号を読み出す期間に画素電源電圧レベルが一定で画素駆動電流が変化することなく基準信号を単位画素レベルで生成することができるので、その基準信号を用いたときの各出力経路の応答をもとに、各出力経路の特性ばらつき、例えばたてすじ状のノイズやアンプばらつきなどを、より精度良く補正することが可能になる According to the first aspect of the present invention, in the solid-state imaging device, an accurate reference signal can be generated at the unit pixel level. Based on the response of each output path when using the reference signal, It is possible to accurately correct the characteristic variation of each output path, such as vertical noise and amplifier variation. According to the invention of claim 2, since the reference signal can be generated at the unit pixel level, the characteristics variation of each output path based on the response of each output path when the reference signal is used, For example, it is possible to correct vertical line noise and amplifier variations with high accuracy by relatively simple drive operation switching control. According to the invention of claim 3, since the reference signal can be generated at the unit pixel level without generating switching noise when resetting the unit pixel, each output when the reference signal is used. Based on the response of the path, it is possible to more accurately correct characteristic variations of each output path, for example, vertical noise and amplifier variations. According to the fourth aspect of the present invention, since the pixel power supply voltage level is constant and the pixel drive current does not change during the signal readout period, the reference signal can be generated at the unit pixel level. Based on the response of each output path, it is possible to more accurately correct the characteristics variations of each output path, such as vertical noise and amplifier variations.

次に、本発明を実施するための最良の形態について説明する。 Next, the best mode for carrying out the present invention will be described.

まず、本発明に係る固体撮像装置の実施例１について、図１，図２及び図３を用いて説明する。なお、この実施例１は請求項１及び請求項２に係る発明の実施例に対応するものである。図１は、実施例１に係る固体撮像装置の概略ブロック構成図で、図７に示した従来例と同一又は対応する構成要素には同一の符号を付して示している。図１において、１は、画素信号を出力するための画素駆動パルス、すなわちリセットパルスφＲＳ，転送パルスφＴＸ，選択パルスφＳＥＬと、基準信号を出力するための画素駆動パルス、すなわちリセットパルスφＲＳ-r，転送パルスφＴＸ-r，選択パルスφＳＥＬ-rとを切り替えるためのタイミング制御部である。２は、画素電源ＶＤＤの振幅を画素駆動パルスタイミングに同期して制御する画素電源制御部である。 First, a first embodiment of a solid-state imaging device according to the present invention will be described with reference to FIGS. The first embodiment corresponds to the first and second embodiments of the present invention. FIG. 1 is a schematic block configuration diagram of a solid-state imaging device according to the first embodiment. Components that are the same as or correspond to those in the conventional example shown in FIG. In FIG. 1, reference numeral 1 denotes a pixel driving pulse for outputting a pixel signal, that is, a reset pulse φRS, a transfer pulse φTX, a selection pulse φSEL, and a pixel driving pulse for outputting a reference signal, that is, a reset pulse φRS-r, This is a timing control unit for switching between the transfer pulse φTX-r and the selection pulse φSEL-r. Reference numeral 2 denotes a pixel power supply control unit that controls the amplitude of the pixel power supply VDD in synchronization with the pixel drive pulse timing.

ここで、タイミング制御部１は、図２に示した通常の画素信号を出力するための画素駆動タイミングと、図３に示した基準信号を生成するための画素駆動タイミングとを、行単位で任意に切り替えることができるものであり、例えばフレーム毎に切り替えたり、行毎に切り替えたり、あるいは任意の画素行だけ切り替えることができる。３は、基準信号を生成するための行リセットパルスφＲＳ-r及びその振幅を画素駆動パルスタイミングに同期して制御するためのパルス振幅制御部を示す。その他の構成については、図７に示した従来のＭＯＳ型固体撮像装置の基本構成図において示したものと同じなので、その説明は省略する。また、単位画素100 の構成も図６に示したものと同じである。 Here, the timing control unit 1 arbitrarily sets the pixel drive timing for outputting the normal pixel signal shown in FIG. 2 and the pixel drive timing for generating the reference signal shown in FIG. 3 in units of rows. For example, switching can be performed for each frame, switching for each row, or switching of only an arbitrary pixel row. Reference numeral 3 denotes a row reset pulse φRS-r for generating a reference signal and a pulse amplitude control unit for controlling the amplitude thereof in synchronization with the pixel drive pulse timing. The other configurations are the same as those shown in the basic configuration diagram of the conventional MOS type solid-state imaging device shown in FIG. The configuration of the unit pixel 100 is the same as that shown in FIG.

次に、図２及び図３を用いて本実施例に係る固体撮像装置の動作を説明する。図２は、画素に入射される光情報に応じた画素出力を得るための画素駆動タイミング及び画素100 内の端子電圧レベルを示し、図８で説明した期間Ｔｖの動作を、より詳細に説明するものである。図２において、ＶＤＤは図６に示した単位画素の画素電源線106 に供給する画素電源電圧を示し、φＲＳは図６に示した行リセット線107 に伝達されるリセットパルス、φＴＸは図６に示した行転送線108 に伝達される転送パルス、φＳＥＬは図６に示した行選択線109 に伝達される選択パルスをそれぞれ示している。また、ＶＰＤは図６に示したフォトダイオード101 の電圧、ＶＦＤは図６に示した増幅トランジスタ104 のゲート端子電圧、ＶＣＯＬは図６に示した垂直信号線110 の電圧をそれぞれ示している。 Next, the operation of the solid-state imaging device according to the present embodiment will be described with reference to FIGS. FIG. 2 shows the pixel drive timing for obtaining the pixel output corresponding to the light information incident on the pixel and the terminal voltage level in the pixel 100, and the operation in the period Tv described in FIG. 8 will be described in more detail. Is. 2, VDD indicates a pixel power supply voltage supplied to the pixel power supply line 106 of the unit pixel shown in FIG. 6, φRS indicates a reset pulse transmitted to the row reset line 107 shown in FIG. 6, and φTX indicates in FIG. The transfer pulse transmitted to the row transfer line 108 shown, and φSEL represents the selection pulse transmitted to the row selection line 109 shown in FIG. VPD represents the voltage of the photodiode 101 shown in FIG. 6, VFD represents the gate terminal voltage of the amplification transistor 104 shown in FIG. 6, and VCOL represents the voltage of the vertical signal line 110 shown in FIG.

まず、選択パルスφＳＥＬが“Ｈ”になり、画素が選択されると、増幅トランジスタ104 の出力が垂直信号線110 に伝達されるようになり、信号読み出し及び信号処理が行えるようになる。次に、リセットパルスφＲＳが“Ｈ”になると、増幅トランジスタ104 のゲート端子電圧ＶＦＤが画素電源電圧ＶＤＤのレベルにリセットされ、そのゲート端子電圧ＶＦＤレベルに応じて垂直信号線電圧ＶＣＯＬが出力される。このときの垂直信号線電圧ＶＣＯＬを画素リセットレベルとして、列処理回路部206 にてサンプリングする。 First, when the selection pulse φSEL becomes “H” and a pixel is selected, the output of the amplifying transistor 104 is transmitted to the vertical signal line 110 so that signal reading and signal processing can be performed. Next, when the reset pulse φRS becomes “H”, the gate terminal voltage VFD of the amplification transistor 104 is reset to the level of the pixel power supply voltage VDD, and the vertical signal line voltage VCOL is output according to the gate terminal voltage VFD level. . The column processing circuit unit 206 samples the vertical signal line voltage VCOL at this time as a pixel reset level.

次いで、転送パルスφＴＸが“Ｈ”になると、フォトダイオード101 に蓄積された光生成電荷が、転送トランジスタ102 を介して増幅トランジスタ104 のゲート端子に転送され、フォトダイオード電圧ＶＰＤは光生成電荷蓄積レベルから光生成電荷リセットレベルに変化し、増幅トランジスタ104 のゲート端子電圧ＶＦＤはリセットレベルから光生成電荷検出レベルに変化する。このときの増幅トランジスタ104 のゲート端子電圧ＶＦＤに応じて出力される垂直信号線電圧ＶＣＯＬが、画素信号レベルとして、列処理回路部206 にてサンプリングされる。 Next, when the transfer pulse φTX becomes “H”, the photogenerated charge accumulated in the photodiode 101 is transferred to the gate terminal of the amplification transistor 104 via the transfer transistor 102, and the photodiode voltage VPD becomes the photogenerated charge accumulation level. To the photogenerated charge reset level, and the gate terminal voltage VFD of the amplification transistor 104 changes from the reset level to the photogenerated charge detection level. The vertical signal line voltage VCOL output according to the gate terminal voltage VFD of the amplification transistor 104 at this time is sampled by the column processing circuit unit 206 as a pixel signal level.

更に、列処理回路部206 では前記画素リセットレベルと画素信号レベルとの差分処理などが行われ、差分電圧ΔＶに応じた信号がメモリされる。その後、選択パルスφＳＥＬが“Ｌ”となり、信号読み出し及び信号処理期間が終了する。最後に、リセットパルスφＲＳ及び転送パルスφＴＸが“Ｈ”となり、フォトダイオード電圧ＶＰＤ及び増幅トランジスタのゲート端子電圧ＶＦＤがリセットされ、フォトダイオード101 の光生成電荷蓄積が開始される。その後、図示していない期間Ｔｈにおいて、図８に示した従来のＭＯＳ型撮像装置の駆動タイミングで説明したと同様に、列処理回路部206 にメモリされた信号（差分電圧ΔＶ）は、水平信号線209 ，水平選択スイッチ部208 及び出力アンプ210 を介して出力される。 Further, the column processing circuit unit 206 performs a difference process between the pixel reset level and the pixel signal level, and stores a signal corresponding to the difference voltage ΔV. Thereafter, the selection pulse φSEL becomes “L”, and the signal reading and signal processing period ends. Finally, the reset pulse φRS and the transfer pulse φTX become “H”, the photodiode voltage VPD and the gate terminal voltage VFD of the amplification transistor are reset, and photogenerated charge accumulation in the photodiode 101 is started. Thereafter, during the period Th not shown, the signal (difference voltage ΔV) stored in the column processing circuit unit 206 is the horizontal signal, as described in the drive timing of the conventional MOS type imaging device shown in FIG. The signal is output via the line 209, the horizontal selection switch unit 208, and the output amplifier 210.

次に、基準信号を生成するための画素駆動動作について説明する。図３は、基準信号を得るための画素駆動タイミング及び単位画素100 内の端子電圧レベルを示す図である。図３において、φＲＳ-rは、図６に示した単位画素100 の行リセット線107 に伝達されるリセットパルス、φＴＸ-rは、図６に示した行転送線108 に伝達される転送パルス、φＳＥＬ-rは、図６に示した行選択線109 に伝達される選択パルスをそれぞれ示している。それ以外のＶＰＤ，ＶＦＤ，ＶＣＯＬについては、図２において説明したものと同じなので説明は省略する。 Next, a pixel driving operation for generating a reference signal will be described. FIG. 3 is a diagram showing the pixel drive timing for obtaining the reference signal and the terminal voltage level in the unit pixel 100. In FIG. 3, φRS-r is a reset pulse transmitted to the row reset line 107 of the unit pixel 100 shown in FIG. 6, φTX-r is a transfer pulse transmitted to the row transfer line 108 shown in FIG. φSEL-r indicates the selection pulse transmitted to the row selection line 109 shown in FIG. The other VPD, VFD, and VCOL are the same as those described with reference to FIG.

まず、選択パルスφＳＥＬ-rが“Ｈ”になり、画素が選択されると、基準信号読み出し及び信号処理が行えるようになる。次に、リセットパルスφＲＳ-rが“Ｈ”になると、増幅トランジスタ104 のゲート端子電圧ＶＦＤが画素電源電圧ＶＤＤのレベルにリセットされ、そのゲート端子電圧ＶＦＤレベルに応じて垂直信号線電圧ＶＣＯＬが出力される。このときの垂直信号線電圧ＶＣＯＬを画素リセットレベルとして、列処理回路部206 にてサンプリングする。 First, when the selection pulse φSEL-r becomes “H” and a pixel is selected, reference signal readout and signal processing can be performed. Next, when the reset pulse φRS-r becomes “H”, the gate terminal voltage VFD of the amplification transistor 104 is reset to the level of the pixel power supply voltage VDD, and the vertical signal line voltage VCOL is output according to the gate terminal voltage VFD level. Is done. The column processing circuit unit 206 samples the vertical signal line voltage VCOL at this time as a pixel reset level.

次いで、画素電源電圧ＶＤＤのレベル（画素電源線の電圧レベル）を画素電源制御部２によりＶＤＤ-Lに変化させる。この状態で、再びリセットパルスφＲＳ-rを“Ｈ”とすると、増幅トランジスタ104 のゲート端子電圧ＶＦＤが画素電源電圧レベルＶＤＤ-Lにリセットされ、この画素電源電圧レベルに応じて垂直信号線電圧ＶＣＯＬが出力される。このときの垂直信号線電圧ＶＣＯＬを基準信号レベルとして、列処理回路部206 にてサンプリングする。 Next, the pixel power supply voltage VDD (the voltage level of the pixel power supply line) is changed to VDD-L by the pixel power supply control unit 2. In this state, when the reset pulse φRS-r is set to “H” again, the gate terminal voltage VFD of the amplification transistor 104 is reset to the pixel power supply voltage level VDD-L, and the vertical signal line voltage VCOL corresponding to the pixel power supply voltage level. Is output. The vertical signal line voltage VCOL at this time is sampled by the column processing circuit unit 206 as a reference signal level.

更に、列処理回路部206 では前記画素リセットレベルと基準信号レベルとの差分処理などが行われ、差分電圧ΔＶ′に応じた信号がメモリされる。その後、選択パルスφＳＥＬ-rが“Ｌ”となり基準信号読み出し及び信号処理期間が終了する。最後に、リセットパルスφＲＳ-r及び転送パルスφＴＸ-rが“Ｈ”となり、フォトダイオード電圧ＶＰＤ及び増幅トランジスタ104 のゲート端子電圧ＶＦＤがリセットされ、フォトダイオード101 の光生成電荷蓄積が開始される。 Further, the column processing circuit unit 206 performs a difference process between the pixel reset level and the reference signal level, and stores a signal corresponding to the difference voltage ΔV ′. Thereafter, the selection pulse φSEL-r becomes “L”, and the reference signal reading and signal processing period ends. Finally, the reset pulse φRS-r and the transfer pulse φTX-r become “H”, the photodiode voltage VPD and the gate terminal voltage VFD of the amplification transistor 104 are reset, and the photogenerated charge accumulation of the photodiode 101 is started.

このように、フォトダイオード電圧ＶＰＤ及び増幅トランジスタのゲート端子電圧ＶＦＤをリセットすることにより、基準信号を生成するための画素駆動タイミング（以下、第１の画素駆動タイミングとする）から、図２に示した入射光情報に応じた信号を生成するための画素駆動タイミング（以下、第２の画素駆動タイミングとする）に、例えばフレーム単位で連続的に切り替えた場合でも、前フレームにおける第１の画素駆動タイミングによる操作に影響されることなく、次フレームにおいて第２の画素駆動タイミングにより光情報に応じた信号を生成することができる。逆に、第２の画素駆動タイミングから、第１の画素駆動タイミングに、例えばフレーム単位で連続的に切り替えた場合でも、前フレームにおいて、フォトダイオード101 に蓄積した電荷が飽和しオーバーフローしたとしても、その電荷が次フレームにおいて基準信号を生成する際に混入するといった不具合が起こりにくくなる。その後、図示していない期間Ｔｈにおいて、図８に示した従来のＭＯＳ型撮像装置の駆動タイミングで説明したと同様に、列処理回路部206 にメモリされた信号（差分電圧ΔＶ′）は水平信号線209 ，水平選択スイッチ部208 及び出力アンプ210 を介して出力される。 As described above, the pixel voltage VPD and the gate terminal voltage VFD of the amplification transistor are reset to reset the photodiode voltage VPD and the pixel driving timing for generating the reference signal (hereinafter referred to as the first pixel driving timing). Even when the pixel driving timing for generating a signal corresponding to the incident light information (hereinafter referred to as the second pixel driving timing) is continuously switched, for example, in units of frames, the first pixel driving in the previous frame is performed. A signal corresponding to the optical information can be generated by the second pixel drive timing in the next frame without being affected by the operation by the timing. Conversely, even when the second pixel drive timing is continuously switched to the first pixel drive timing, for example, in frame units, even if the charge accumulated in the photodiode 101 is saturated and overflows in the previous frame, A problem that the charge is mixed when generating the reference signal in the next frame is less likely to occur. Thereafter, in the period Th not shown, the signal (difference voltage ΔV ′) stored in the column processing circuit unit 206 is a horizontal signal, as described in the drive timing of the conventional MOS type imaging device shown in FIG. The signal is output via the line 209, the horizontal selection switch unit 208, and the output amplifier 210.

以上説明したように、タイミング制御部１を設け、画素に入射する光量に応じた画素信号を出力するための画素駆動動作と、基準信号を生成するための駆動動作とを切り替えることで、補正用の基準信号を出力するようにした本実施例においては、通常の画素信号を出力する経路と同じ経路を介して基準信号を出力することができるため、たてすじ状のノイズ及び出力経路毎の特性ばらつきを補正するための好適な基準信号が得られ、正確なばらつき補正を行うことが可能になる。また、画素電源制御部２により画素電源電圧レベルＶＤＤ-Lを変えれば、基準信号の信号レベルを変えることもできるため、オフセット成分のばらつきだけでなく、ゲイン成分のばらつきやリニアリティの補正も可能である。ここで、画素電源電圧レベルＶＤＤ-Lは、画素に入射する光量に応じた信号を読み出すときの、増幅トランジスタのゲート端子電圧ＶＦＤのレベル範囲であることが好ましい。 As described above, the timing control unit 1 is provided to switch between a pixel driving operation for outputting a pixel signal corresponding to the amount of light incident on the pixel and a driving operation for generating a reference signal. In the present embodiment in which the reference signal is output, the reference signal can be output through the same path as the path for outputting the normal pixel signal. A suitable reference signal for correcting characteristic variations can be obtained, and accurate variation correction can be performed. In addition, if the pixel power supply voltage level VDD-L is changed by the pixel power supply control unit 2, the signal level of the reference signal can be changed, so that not only the offset component variation but also the gain component variation and linearity can be corrected. is there. Here, the pixel power supply voltage level VDD-L is preferably a level range of the gate terminal voltage VFD of the amplification transistor when a signal corresponding to the amount of light incident on the pixel is read.

次に、本発明に係る固体撮像装置の実施例２について、図４のタイミングチャートを用いて説明する。なお、この実施例は請求項１及び請求項３に係る発明の実施例に対応する。本実施例に係る固体撮像装置のハード構成及び光量に応じた画素信号を出力するための画素駆動動作は、図１及び図２に示した実施例１と同じなので説明は省略する。図４は、本実施例に係る固体撮像装置において、基準信号を得るための画素駆動タイミング及び画素100 内の端子電圧レベルを示すものである。まず、リセットパルスφＲＳ-rを“Ｈ”とし、増幅トランジスタのゲート端子電圧ＶＦＤをあらかじめ画素電源電圧ＶＤＤのレベルにリセットしておく。次に、選択パルスφＳＥＬ-rが“Ｈ”になり、画素が選択されると、基準信号読み出し及び信号処理が行えるようになる。次いで、画素電源電圧レベル（画素電源線106 の電圧レベル）を画素電源制御部２によりＶＤＤレベルからＶＤＤレベルより低いＶＤＤ-L１レベルに変化させる。これにより増幅トランジスタ104 のゲート端子電圧ＶＦＤがＶＤＤレベル、ドレイン端子電圧がＶＤＤレベルより低いＶＤＤ-L１レベルになるため、増幅トランジスタ104 は線形動作し、ＶＤＤ-L１レベルが垂直信号線110 に伝達される。 Next, Example 2 of the solid-state imaging device according to the present invention will be described with reference to the timing chart of FIG. This embodiment corresponds to the embodiment of the invention according to claims 1 and 3. Since the solid-state imaging device according to the present embodiment has a hardware configuration and a pixel driving operation for outputting a pixel signal corresponding to the amount of light is the same as that of the first embodiment shown in FIGS. FIG. 4 shows the pixel drive timing for obtaining the reference signal and the terminal voltage level in the pixel 100 in the solid-state imaging device according to the present embodiment. First, the reset pulse φRS-r is set to “H”, and the gate terminal voltage VFD of the amplification transistor is previously reset to the level of the pixel power supply voltage VDD. Next, when the selection pulse φSEL-r becomes “H” and a pixel is selected, reference signal readout and signal processing can be performed. Next, the pixel power supply voltage level (the voltage level of the pixel power supply line 106) is changed from the VDD level to the VDD-L1 level lower than the VDD level by the pixel power supply control unit 2. As a result, the gate terminal voltage VFD of the amplification transistor 104 becomes the VDD level and the drain terminal voltage becomes the VDD-L1 level lower than the VDD level, so that the amplification transistor 104 operates linearly and the VDD-L1 level is transmitted to the vertical signal line 110. The

すなわち、垂直信号線電圧ＶＣＯＬ＝ＶＤＤ-L１となる。このときの垂直信号線電圧ＶＣＯＬを画素リセットレベルとして、列処理回路部206 にてサンプリングする。次に、画素電源線106 の電圧レベルを画素電源制御部２によりＶＤＤ-L１レベルから更に低いＶＤＤ-L２レベルに変化させる。これにより同様に、垂直信号線電圧ＶＣＯＬ＝ＶＤＤ-L２となる。このときの垂直信号線電圧ＶＣＯＬは基準信号レベルとして、列処理回路部206 にてサンプリングされる。更に、列処理回路部206 では画素リセットレベルと基準信号レベルとの差分処理などが行われ、差分電圧ΔＶ′に応じた信号がメモリされる。最後に、リセットパルスφＲＳ-r及び転送パルスφＴＸ-rが“Ｈ”となり、フォトダイオード電圧ＶＰＤ及び増幅トランジスタのゲート端子電圧ＶＦＤがリセットされ、フォトダイオード101 の光生成電荷蓄積が開始される。 That is, the vertical signal line voltage VCOL = VDD−L1. The column processing circuit unit 206 samples the vertical signal line voltage VCOL at this time as a pixel reset level. Next, the pixel power supply line 106 changes the voltage level of the pixel power supply line 106 from the VDD-L1 level to a lower VDD-L2 level. Accordingly, similarly, the vertical signal line voltage VCOL = VDD−L2. The vertical signal line voltage VCOL at this time is sampled by the column processing circuit unit 206 as a reference signal level. Further, the column processing circuit unit 206 performs differential processing between the pixel reset level and the reference signal level, and stores a signal corresponding to the differential voltage ΔV ′. Finally, the reset pulse φRS-r and the transfer pulse φTX-r become “H”, the photodiode voltage VPD and the gate terminal voltage VFD of the amplification transistor are reset, and the photogenerated charge accumulation of the photodiode 101 is started.

このように、フォトダイオード電圧ＶＰＤ及び増幅トランジスタのゲート端子電圧ＶＦＤをリセットすることにより、基準信号を生成するための画素駆動タイミング（以下、第１の画素駆動タイミングとする）から、図２に示した入射光情報に応じた信号を生成するための画素駆動タイミング（以下、第２の画素駆動タイミングとする）に、例えばフレーム単位で連続的に切り替えた場合でも、前フレームにおける第１の画素駆動タイミングによる操作に影響されることなく、次フレームにおいて第２の画素駆動タイミングにより光情報に応じた信号を生成することができる。逆に、第２の画素駆動タイミングから、第１の画素駆動タイミングに、例えばフレーム単位で連続的に切り替えた場合でも、前フレームにおいて、フォトダイオード101 に蓄積した電荷が飽和しオーバーフローしたとしても、その電荷が次フレームにおいて基準信号を生成する際に混入するといった不具合が起こりにくくなる。その後、図示しない期間Ｔｈにおいて、図８に示した従来のＭＯＳ型撮像装置の駆動タイミングで説明したと同様に、列処理回路部206 にメモリされた信号（差分電圧ΔＶ′）は水平信号線209 ，水平選択スイッチ部208 及び出力アンプ210 を介して出力される。 As described above, the pixel voltage VPD and the gate terminal voltage VFD of the amplification transistor are reset to reset the photodiode voltage VPD and the pixel driving timing for generating the reference signal (hereinafter referred to as the first pixel driving timing). Even when the pixel driving timing for generating a signal corresponding to the incident light information (hereinafter referred to as the second pixel driving timing) is continuously switched, for example, in units of frames, the first pixel driving in the previous frame is performed. A signal corresponding to the optical information can be generated by the second pixel drive timing in the next frame without being affected by the operation by the timing. Conversely, even when the second pixel drive timing is continuously switched to the first pixel drive timing, for example, in frame units, even if the charge accumulated in the photodiode 101 is saturated and overflows in the previous frame, A problem that the charge is mixed when generating the reference signal in the next frame is less likely to occur. Thereafter, during the period Th (not shown), the signal (difference voltage ΔV ′) stored in the column processing circuit unit 206 is the horizontal signal line 209 in the same manner as described with reference to the drive timing of the conventional MOS imaging device shown in FIG. , Output via the horizontal selection switch unit 208 and the output amplifier 210.

以上説明したように、タイミング制御部１を設け、画素に入射する光量に応じた画素信号を出力するための画素駆動動作と、基準信号を生成するための駆動動作とを切り替えることで、補正用の基準信号を出力するようにした本実施例においては、通常の画素信号を出力する経路と同じ経路を介して基準信号を出力することができるため、たてすじ状のノイズ及び出力経路毎の特性ばらつきを補正するための好適な基準信号が得られ、正確なばらつき補正を行うことが可能になると共に、信号読み出し及び信号処理を行う期間にリセットパルスφＲＳ-rのオン／オフ切り替えをしないように構成されているため、スイッチングに伴うノイズが発生せず、より正確な基準信号を生成することができる。また、画素電源制御部２により画素電源線の電圧レベルＶＤＤ-L１とＶＤＤ-L２の電圧差を変えることにより、基準信号のレベルを変えることもできるため、オフセット成分のばらつきだけでなく、ゲイン成分のばらつきやリニアリティの補正も可能である。 As described above, the timing control unit 1 is provided to switch between a pixel driving operation for outputting a pixel signal corresponding to the amount of light incident on the pixel and a driving operation for generating a reference signal. In the present embodiment in which the reference signal is output, the reference signal can be output through the same path as the path for outputting the normal pixel signal. A suitable reference signal for correcting characteristic variation can be obtained, and accurate variation correction can be performed, and the reset pulse φRS-r is not switched on / off during the period of signal reading and signal processing. Therefore, noise accompanying switching does not occur, and a more accurate reference signal can be generated. Further, since the reference power level can be changed by changing the voltage difference between the voltage levels VDD-L1 and VDD-L2 of the pixel power supply line by the pixel power supply control unit 2, not only variations in offset components but also gain components. Variation and linearity can be corrected.

ここで、画素電源線の電圧レベルＶＤＤ-L１とＶＤＤ-L２は、画素に入射する光量に応じた画素信号を読み出すときの垂直信号線電圧ＶＣＯＬのレベル範囲であることが好ましい。また、増幅トランジスタ104 が線形動作する期間は、負荷回路203 にバイアス電流が流れないように動作させることが好ましい。このように動作させることにより、余分な電流が流れないため無駄な電力を消費せずに済む。 Here, the voltage levels VDD-L1 and VDD-L2 of the pixel power supply line are preferably in the level range of the vertical signal line voltage VCOL when reading out the pixel signal corresponding to the amount of light incident on the pixel. Further, it is preferable to operate the load circuit 203 so that a bias current does not flow during a period in which the amplification transistor 104 operates linearly. By operating in this way, unnecessary current does not flow, so that unnecessary power is not consumed.

次に、本発明に係る固体撮像装置の実施例３について説明する。なお、この実施例は請求項１及び請求項４に係る発明の実施例に対応する。本実施例に係る固体撮像装置のハード構成及び光量に応じた画素信号を出力するための画素駆動動作は、図１及び図２に示した実施例１と同じなので説明は省略する。図５は、実施例３に係る固体撮像装置において、基準信号を得るための画素駆動タイミング及び画素100 内の端子電圧レベルを示すものである。まず、画素電源線の電圧レベルを画素電源制御部２によりＶＤＤ-Lにし、リセットパルスφＲＳ-rを“Ｈ”として、増幅トランジスタのゲート端子電圧ＶＦＤをあらかじめＶＤＤ-Lレベルにリセットしておき、その後、画素電源線の電圧レベルを画素電源制御部２により元の画素電源電圧レベルであるＶＤＤレベルに戻しておく。次に、選択パルスφＳＥＬ-rが“Ｈ”になり、画素が選択されると、基準信号読み出し及び信号処理が行えるようになる。 Next, Embodiment 3 of the solid-state imaging device according to the present invention will be described. This embodiment corresponds to the embodiment of the invention according to claims 1 and 4. Since the solid-state imaging device according to the present embodiment has a hardware configuration and a pixel driving operation for outputting a pixel signal corresponding to the amount of light is the same as that of the first embodiment shown in FIGS. FIG. 5 shows the pixel drive timing for obtaining the reference signal and the terminal voltage level in the pixel 100 in the solid-state imaging device according to the third embodiment. First, the voltage level of the pixel power supply line is set to VDD-L by the pixel power supply control unit 2, the reset pulse φRS-r is set to “H”, and the gate terminal voltage VFD of the amplification transistor is reset to the VDD-L level in advance. Thereafter, the voltage level of the pixel power supply line is returned to the VDD level which is the original pixel power supply voltage level by the pixel power supply control unit 2. Next, when the selection pulse φSEL-r becomes “H” and a pixel is selected, reference signal readout and signal processing can be performed.

次に、リセットパルスφＲＳ-rの振幅レベルが、パルス振幅制御部３によりＶＲＳ-Lに変化すると、増幅トランジスタのゲート端子電圧ＶＦＤは振幅レベルＶＲＳ-Lに応じた電圧値に設定される。このときの垂直信号線電圧ＶＣＯＬを基準信号レベルとして、列処理回路部206 にてサンプリングする。次にリセットパルスφＲＳ-rの振幅レベルをパルス振幅制御部３によりＶＲＳ-Lより高い元の振幅レベルＶＲＳ-Hに戻すと、増幅トランジスタのゲート端子電圧ＶＦＤは振幅レベルＶＳＲ-Hに応じた電圧値に設定される。このときの垂直信号線電圧ＶＣＯＬを、画素リセットレベルとして列処理回路部206 にてサンプリングする。更に、列処理回路部206 では上記画素リセットレベルと基準信号レベルとの差分処理などが行われ、差分電圧ΔＶ′に応じた信号がメモリされる。最後に、リセットパルスφＲＳ-r及び転送パルスφＴＸ-rが“Ｈ”となり、フォトダイオード電圧ＶＰＤ及び増幅トランジスタのゲート端子電圧ＶＦＤがリセットされ、フォトダイオード101 の光生成電荷蓄積が開始される。 Next, when the amplitude level of the reset pulse φRS-r is changed to VRS-L by the pulse amplitude controller 3, the gate terminal voltage VFD of the amplification transistor is set to a voltage value corresponding to the amplitude level VRS-L. The vertical signal line voltage VCOL at this time is sampled by the column processing circuit unit 206 as a reference signal level. Next, when the amplitude level of the reset pulse φRS-r is returned to the original amplitude level VRS-H higher than VRS-L by the pulse amplitude control unit 3, the gate terminal voltage VFD of the amplification transistor is a voltage corresponding to the amplitude level VSR-H. Set to a value. The column signal processing circuit 206 samples the vertical signal line voltage VCOL at this time as a pixel reset level. Further, the column processing circuit unit 206 performs differential processing between the pixel reset level and the reference signal level, and stores a signal corresponding to the differential voltage ΔV ′. Finally, the reset pulse φRS-r and the transfer pulse φTX-r become “H”, the photodiode voltage VPD and the gate terminal voltage VFD of the amplification transistor are reset, and the photogenerated charge accumulation of the photodiode 101 is started.

このように、フォトダイオード電圧ＶＰＤ及び増幅トランジスタのゲート端子電圧ＶＦＤをリセットすることにより、基準信号を生成するための画素駆動タイミング（以下、第１の画素駆動タイミングとする）から、図２に示した入射光情報に応じた信号を生成するための画素駆動タイミング（以下、第２の画素駆動タイミングとする）に、例えばフレーム単位で連続的に切り替えた場合でも、前フレームにおける第１の画素駆動タイミングによる操作に影響されることなく、次フレームにおいて第２の画素駆動タイミングにより光情報に応じた信号を生成することができる。逆に、第２の画素駆動タイミングから、第１の画素駆動タイミングに、例えばフレーム単位で連続的に切り替えた場合でも、前フレームにおいて、フォトダイオード101 に蓄積した電荷が飽和しオーバーフローしたとしても、その電荷が次フレームにおいて基準信号を生成する際に混入するといった不具合が起こりにくくなる。その後、図示しない期間Ｔｈにおいて、図８に示した従来ＭＯＳ型撮像装置の駆動タイミングで説明したと同様に、列処理回路部206 にメモリされた信号は水平信号線209 ，水平選択スイッチ部208 及びび出力アンプ210 を介して出力される。 As described above, the pixel voltage VPD and the gate terminal voltage VFD of the amplification transistor are reset to reset the photodiode voltage VPD and the pixel driving timing for generating the reference signal (hereinafter referred to as the first pixel driving timing). Even when the pixel driving timing for generating a signal corresponding to the incident light information (hereinafter referred to as the second pixel driving timing) is continuously switched, for example, in units of frames, the first pixel driving in the previous frame is performed. A signal corresponding to the optical information can be generated by the second pixel drive timing in the next frame without being affected by the operation by the timing. Conversely, even when the second pixel drive timing is continuously switched to the first pixel drive timing, for example, in frame units, even if the charge accumulated in the photodiode 101 is saturated and overflows in the previous frame, A problem that the charge is mixed when generating the reference signal in the next frame is less likely to occur. After that, during the period Th (not shown), the signal stored in the column processing circuit unit 206 is the horizontal signal line 209, the horizontal selection switch unit 208, And output amplifier 210.

以上説明したように、タイミング制御部１を設け、画素に入射する光量に応じた画素信号を出力するための画素駆動動作と、基準信号を出力するための画素駆動動作とを切り替えることで、補正用の基準信号を出力するようにした本実施例においては、通常の画素信号を出力する経路と同じ経路を介して基準信号を出力することができるため、たてすじ状のノイズ及び出力経路毎の特性ばらつきを補正するための好適な基準信号が得られ、正確なばらつき補正を行うことが可能になる。また、パルス振幅制御部３により、リセットパルスφＲＳ-rの振幅レベルＶＳＲ-HとＶＳＲ-Lの差を変えることにより、基準信号のレベルを変えることもできるため、オフセット成分のばらつきだけでなく、ゲイン成分のばらつきやリニアリティの補正も可能である。ここで、リセットパルスφＲＳ-rの振幅レベルＶＲＳ-HとＶＲＳ-Lは、画素に入射する光量に応じた信号を読み出すときの増幅トランジスタのゲート端子電圧ＶＦＤのレベル範囲であることが好ましい。 As described above, the timing control unit 1 is provided, and correction is performed by switching between a pixel driving operation for outputting a pixel signal corresponding to the amount of light incident on the pixel and a pixel driving operation for outputting a reference signal. In the present embodiment in which a reference signal for output is output, the reference signal can be output through the same path as the path for outputting a normal pixel signal. Therefore, it is possible to obtain a suitable reference signal for correcting the variation in the characteristics, and to perform accurate variation correction. Further, the pulse amplitude control unit 3 can change the level of the reference signal by changing the difference between the amplitude levels VSR-H and VSR-L of the reset pulse φRS-r. Variations in gain components and linearity can also be corrected. Here, the amplitude levels VRS-H and VRS-L of the reset pulse φRS-r are preferably in the level range of the gate terminal voltage VFD of the amplification transistor when a signal corresponding to the amount of light incident on the pixel is read.

なお、上記の各実施例における構成は、当然、各種の変形、変更が可能である。例えば、タイミング制御部１，画素電源制御部２及びパルス振幅制御部３は、それぞれ画素駆動タイミングを切り替えられる機能、画素電源線の電圧値を画素駆動タイミングに同期して制御する機能、パルス振幅を画素駆動タイミングに同期して制御する機能を備えていればよく、それらの回路構成は特に限定されるものではない。また、それらの配置についても、固体撮像素子チップ内又は固体撮像素子チップ外なども含め、どこに配置してもかまわない。更に、列処理回路部206 の機能及び構成についても、ＣＤＳ機能以外に増幅機能やＡＤ変換機能を有していてもよく、特に限定されるものではない。また、上記各実施例では出力経路は１つとしたものを示しているが、出力経路の数も特に限定されるものではない。また、画素の構成についても、フォトダイオードのような光電変換機能、増幅トランジスタのような電荷電圧変換及び増幅読み出し機能、リセットトランジスタのようなリセット制御機能を少なくとも有していればよく、配線数及びトランジスタなどの素子数も特に限定されない。 The configuration in each of the above embodiments can naturally be variously modified and changed. For example, the timing control unit 1, the pixel power supply control unit 2, and the pulse amplitude control unit 3 each have a function of switching the pixel drive timing, a function of controlling the voltage value of the pixel power supply line in synchronization with the pixel drive timing, and a pulse amplitude. The circuit configuration is not particularly limited as long as it has a function of controlling in synchronization with the pixel drive timing. In addition, their arrangement may be anywhere, including inside the solid-state image sensor chip or outside the solid-state image sensor chip. Further, the function and configuration of the column processing circuit unit 206 may have an amplification function and an AD conversion function in addition to the CDS function, and are not particularly limited. In each of the above embodiments, one output path is shown, but the number of output paths is not particularly limited. In addition, the pixel configuration may have at least a photoelectric conversion function such as a photodiode, a charge voltage conversion and amplification read function such as an amplification transistor, and a reset control function such as a reset transistor. The number of elements such as transistors is not particularly limited.

また、上記各実施例では、単位画素はＮ型チャネルＭＯＳトランジスタで構成されているものとして説明を行ったが、単位画素はＰ型チャネルＭＯＳトランジスタで構成してもよく、この場合は電圧値の大小関係を逆にすればＮ型チャネルＭＯＳトランジスタと同様に説明できる。また、画素駆動動作において、画素駆動パルスの切り替えタイミングは、例えば行毎に複数の基準信号レベルが出力されるように、画素電源線の電圧レベルやリセットパルスφＲＳ-rの振幅レベルを行毎に複数設定し切り替えるようにしてもよい。このように構成すると、複数の基準信号レベルを取得できるため、より正確な補正を行うことができる。 In each of the above embodiments, the unit pixel is described as being configured by an N-type channel MOS transistor. However, the unit pixel may be configured by a P-type channel MOS transistor. If the magnitude relationship is reversed, it can be explained in the same way as an N-type channel MOS transistor. In the pixel drive operation, the pixel drive pulse switching timing is set such that the voltage level of the pixel power supply line and the amplitude level of the reset pulse φRS-r are set for each row so that a plurality of reference signal levels are output for each row. A plurality may be set and switched. If comprised in this way, since several reference signal levels can be acquired, more exact correction | amendment can be performed.

また、タイミング制御部１による画素駆動タイミングの切り替え手法によって、全画素から基準信号を出力することもできるし、画素部の一部の行のみの画素から基準信号を出力することもできるため、例えば遮光画素領域においてのみ基準信号が出力されるようにしてもよい。このように構成すると、受光画素領域は画素に入射する光量に応じた信号を出力し、遮光画素領域は基準信号を出力するため、通常の画像情報を得ながら補正を行うための基準信号も得ることができ、リアルタイムに補正が可能となる。 In addition, the reference signal can be output from all the pixels by the method of switching the pixel driving timing by the timing control unit 1, or the reference signal can be output from pixels in only a part of the rows of the pixel unit. The reference signal may be output only in the light-shielded pixel region. With this configuration, the light-receiving pixel area outputs a signal corresponding to the amount of light incident on the pixel, and the light-shielding pixel area outputs a reference signal, so that a reference signal for performing correction while obtaining normal image information is also obtained. Can be corrected in real time.

また、出力された基準信号を用いて補正信号を演算する手法としては、例えば補正信号データを列成分毎に平均化する手法や、複数レベルの基準信号データをもとに列毎に１次式を求める手法、あるいは出力レベル毎に補正テーブルを持たせる手法など、どのような手法を用いてもかまわない。 Further, as a technique for calculating the correction signal using the output reference signal, for example, a technique for averaging the correction signal data for each column component, or a linear expression for each column based on a plurality of levels of reference signal data. Any method may be used such as a method for obtaining the correction value or a method for providing a correction table for each output level.

本発明に係る固体撮像装置の実施例１の構成を示す概略ブロック構成図である。1 is a schematic block diagram illustrating a configuration of a first embodiment of a solid-state imaging device according to the present invention. 図１に示した実施例１において、画素に入射される光情報に応じた画素出力を得るための画素駆動タイミング及び単位画素内の端子電圧レベルを示す図である。FIG. 2 is a diagram illustrating pixel drive timing and a terminal voltage level in a unit pixel for obtaining a pixel output corresponding to light information incident on the pixel in the first embodiment illustrated in FIG. 1. 図１に示した実施例１において、基準信号を生成するための画素駆動タイミングと単位画素内の端子電圧レベルを示す図である。FIG. 2 is a diagram illustrating pixel drive timing for generating a reference signal and a terminal voltage level in a unit pixel in the first embodiment illustrated in FIG. 1. 本発明の実施例２に係る固体撮像装置において、基準信号を生成するための画素駆動タイミングと単位画素内の端子電圧レベルを示す図である。In the solid-state imaging device according to the second embodiment of the present invention, it is a diagram showing the pixel drive timing for generating the reference signal and the terminal voltage level in the unit pixel. 本発明の実施例３に係る固体撮像装置において、基準信号を生成するための画素駆動タイミングと単位画素内の端子電圧レベルを示す図である。In the solid-state imaging device according to Example 3 of the present invention, it is a diagram showing a pixel drive timing for generating a reference signal and a terminal voltage level in a unit pixel. ＭＯＳ型固体撮像装置における一般的な単位画素の構成を示す回路構成図である。It is a circuit block diagram which shows the structure of the general unit pixel in a MOS type solid-state imaging device. ＭＯＳ型固体撮像装置の一般的な基本構成を示すブロック構成図である。It is a block block diagram which shows the general basic composition of a MOS type solid-state imaging device. 図７に示したＭＯＳ型固体撮像装置の動作を説明するための駆動タイミング図である。FIG. 8 is a drive timing chart for explaining the operation of the MOS type solid-state imaging device shown in FIG. 7.

符号の説明Explanation of symbols

１タイミング制御部
２画素電源制御部
３パルス振幅制御部
100 単位画素
101 フォトダイオード
102 転送トランジスタ
103 リセットトランジスタ
104 増幅トランジスタ
105 選択トランジスタ
106 画素電源線
107 行リセット線
108 行転送線
109 行選択線
110 垂直信号線
200 画素部
201 受光画素部
202 遮光画素部
203 負荷回路部
204 垂直走査回路部
205 垂直選択スイッチ部
206 列処理回路
207 水平走査回路部
208 水平選択スイッチ部
209 水平信号線
210 出力アンプ部 1 Timing control unit 2 Pixel power supply control unit 3 Pulse amplitude control unit
100 unit pixel
101 photodiode
102 Transfer transistor
103 Reset transistor
104 amplifying transistor
105 selection transistor
106 pixel power line
107 row reset line
108 line transfer line
109 row selection line
110 Vertical signal line
200 pixels
201 Light-receiving pixel section
202 Shading pixel part
203 Load circuit
204 Vertical scanning circuit
205 Vertical selection switch
206 column processing circuit
207 Horizontal scanning circuit
208 Horizontal selection switch
209 Horizontal signal line
210 Output amplifier section

Claims

光電変換を行う光電変換部、前記光電変換部からの出力を入力端に入力し増幅する増幅部、及び前記増幅部の入力端をリセットするリセット部を含む単位画素を２次元行列状に配列した画素部と、前記増幅部及びリセット部に電源電圧を供給する電源電圧部と、前記画素部からの出力信号を列毎に信号処理するための列処理回路部と、前記列処理回路部により処理された信号を外部に出力するための信号出力線と、前記電源電圧部を制御して異なる複数のタイミングでその電源電圧レベルを変更し、各タイミングにおける前記画素部からの出力信号に基づき、各列毎の特性の変動を補正する基準信号を前記列処理回路部に設定する設定制御部とを有する固体撮像装置。 Unit pixels including a photoelectric conversion unit that performs photoelectric conversion, an amplification unit that inputs and amplifies the output from the photoelectric conversion unit, and a reset unit that resets the input end of the amplification unit are arranged in a two-dimensional matrix. A pixel unit, a power supply voltage unit that supplies a power supply voltage to the amplifying unit and the reset unit, a column processing circuit unit for processing an output signal from the pixel unit for each column, and processing by the column processing circuit unit A signal output line for outputting the generated signal to the outside, and changing the power supply voltage level at a plurality of different timings by controlling the power supply voltage unit, and based on the output signal from the pixel unit at each timing, A solid-state imaging device comprising: a setting control unit that sets a reference signal for correcting variation in characteristics for each column in the column processing circuit unit.

前記設定制御部は、第１のタイミングにおいて、前記電源電圧レベルを第１の電源電圧レベルとすると共に前記リセット部を制御し、前記増幅部の入力端を前記第１の電源電圧レベルに対応する電圧にリセットし、引き続く第２のタイミングにおいて、前記電源電圧レベルを第２の電源電圧レベルとすると共に前記リセット部を制御し、前記増幅部の入力端を前記第２の電源電圧レベルに対応する電圧にリセットすることを特徴とする請求項１に係る固体撮像装置。 The setting control unit sets the power supply voltage level to a first power supply voltage level and controls the reset unit at a first timing, and an input terminal of the amplification unit corresponds to the first power supply voltage level. At the second timing after resetting the voltage, the power supply voltage level is set to the second power supply voltage level, the reset unit is controlled, and the input terminal of the amplifying unit corresponds to the second power supply voltage level. The solid-state imaging device according to claim 1, wherein the voltage is reset to a voltage.

前記設定制御部は、第１のタイミングにおいて、前記電源電圧レベルを第１の電源電圧レベルとすると共に前記リセット部を制御し、前記増幅部の入力端を前記第１の電源電圧レベルに対応する電圧にリセットし、引き続く第２及び第３のタイミングにおいて、前記リセット部の制御を伴わずに前記電源電圧レベルを第２及び第３の電源電圧レベルとすることを特徴とする請求項１に係る固体撮像装置。 The setting control unit sets the power supply voltage level to a first power supply voltage level and controls the reset unit at a first timing, and an input terminal of the amplification unit corresponds to the first power supply voltage level. 2. The method according to claim 1, wherein the power supply voltage level is set to the second power supply voltage level and the third power supply voltage level without being controlled by the reset unit at the subsequent second and third timings. Solid-state imaging device.

前記設定制御部は、第１のタイミングにおいて、前記電源電圧レベルを第１の電源電圧レベルとすると共に前記リセット部を制御し、前記増幅部の入力端を前記第１の電源電圧レベルに対応する電圧にリセットし、引き続く第２のタイミングにおいて、前記電源電圧レベルを第２の電源電圧レベルとすると共に前記リセット部を制御する電圧レベルを異なる複数のタイミングで変更することを特徴とする請求項１に係る固体撮像装置。 The setting control unit sets the power supply voltage level to a first power supply voltage level and controls the reset unit at a first timing, and an input terminal of the amplification unit corresponds to the first power supply voltage level. The voltage level for controlling the reset unit is changed at a plurality of different timings while the power supply voltage level is changed to a second power supply voltage level at a subsequent second timing after resetting to a voltage. The solid-state imaging device concerning.