JP2007060488A - 画像処理素子および画像処理方法、記録媒体、並びに、プログラム - Google Patents

画像処理素子および画像処理方法、記録媒体、並びに、プログラム Download PDF

Info

Publication number
JP2007060488A
JP2007060488A JP2005245743A JP2005245743A JP2007060488A JP 2007060488 A JP2007060488 A JP 2007060488A JP 2005245743 A JP2005245743 A JP 2005245743A JP 2005245743 A JP2005245743 A JP 2005245743A JP 2007060488 A JP2007060488 A JP 2007060488A
Authority
JP
Japan
Prior art keywords
decoding
pixel data
chip
picture
decode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005245743A
Other languages
English (en)
Inventor
Akira Sugiyama
晃 杉山
Masakazu Ohashi
正和 大橋
Koichi Mitani
公一 三谷
Shigeo Kono
成生 河野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2005245743A priority Critical patent/JP2007060488A/ja
Publication of JP2007060488A publication Critical patent/JP2007060488A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

【課題】 デコード範囲を分割して複数のデコードチップでデコード処理を実行させる。
【解決手段】 ＃１デコードチップでデコードされるＰピクチャの第１の領域に含まれる各マクロブロックの動き探索範囲は、Ｉピクチャの第１の領域と、第２の領域の画素データのうち＃１デコードチップのデコード処理において動きベクトルの検索範囲に含まれる領域に対応し、＃２デコードチップでデコードされるＰピクチャの第２の領域に含まれる各マクロブロックの動き探索範囲は、Ｉピクチャの第２の領域と、第１の領域の画素データのうち＃２デコードチップのデコード処理において動きベクトルの検索範囲に含まれる領域に対応するので、＃１デコードチップおよび＃２デコードチップは、他のデコードチップにより参照される領域の画素を予め他のデコードチップに供給する。本発明は、復号装置に適用できる。
【選択図】図１２

Description

本発明は、画像処理素子および画像処理方法、記録媒体、並びに、プログラムに関し、特に、フレーム間参照符号化されたストリームデータを復号する場合に用いて好適な、画像処理素子および画像処理方法、記録媒体、並びに、プログラムに関する。
MPEG2（Moving Picture Coding Experts Group / Moving Picture Experts Group2）ビデオは、ISO/IEC（International Standards Organization / International Electrotechnical Commission）13818−2、およびITU−T （International Telecommunication Union−Telecommunication sector）勧告H.262に規定されているビデオ信号の高能率符号化方式である。
MPEGでは、画像の時間的冗長性を利用して、近接した画像間で動き補償した差分を得ることにより、符号化効率を改善している。MPEGビデオデコーダでは、動き補償を用いた画素に対しては、現在デコードしている画素にその動きベクトルが示す参照画像の画素データを加算することにより動き補償を行い、符号化前の画像データに復号する。
MPEG-2のビデオストリームは、シーケンス、ＧＯＰ（group_of_picture）、ピクチャ、スライス、マクロブロック、ブロックの各レイヤごとに、階層的に構成されている。
GOP内には、複数の画像（picture）が含まれる。MPEG-2においては、Ｉピクチャ（フレーム内予測符号化画像）、Ｐピクチャ（前方向予測符号化画像）、および、Ｂピクチャ（双方向予測符号化画像）の３種類のピクチャによって画像を構成している。Ｉピクチャは、全てのマクロブロックをイントラ符号化（フレーム内符号化）する。Ｐピクチャは、イントラ符号化、または、インター符号化（順方向フレーム間予測符号化）が行われるマクロブロックを含む。Ｂピクチャは、イントラ符号化、順方向（Forward）フレーム間予測符号化、逆方向（Backward）フレーム間予測符号化、または、順方向と逆方向の２つの予測を対応画素間でまるめつき平均することにより行われる内挿的（interpolative）フレーム間予測符号化が行われるマクロブロックを含む。他のピクチャなしで復号できるのはＩピクチャのみである。したがって、ランダムアクセスのように前後関係の崩れるような操作は、Ｉピクチャにアクセスすることにより容易に実現することができる。
GOPの範囲は、GOPヘッダから、次のシーケンスヘッダか、GOPヘッダの直前までである。また、GOPヘッダは、ビットストリーム上でＩピクチャの直前にのみ挿入される。一般的には、Ｂピクチャは、双方向予測符号化を用いてデコードされているので、その前後に位置するＩピクチャおよびＰピクチャを参照してデコードされる。参照されるピクチャがＧＯＰをまたいで存在する場合、すなわち、直前、または、直後のＧＯＰに含まれるＩピクチャまたはＰピクチャを参照する必要のあるＢピクチャを含むＧＯＰは、Open GOPと称される。Open GOPを単独でデコードしようとした場合、デコードすることができないＢピクチャが存在してしまう。
しかしながら、Ｂピクチャは、常に双方向予測符号化を使う必要はなく、マクロブロック毎に双方向予測・前方予測のみ・後方予測のみ・予測無しを切り替えることが可能である。したがって、ＧＯＰ内のＢピクチャが、ＧＯＰ内のＩピクチャまたはＰピクチャのみを参照することによってデコードできるようなＧＯＰは、Closed GOPと称される。Closed GOPは、その前後のＧＯＰのデータが無くとも単独でデコードすることが可能である。
また、複数フレームで完結する符号化方式で圧縮符号化されたビデオ信号を、例えば、２倍速、または、３倍速で再生する場合に、自然な動きの再生画像を得ることができるようにした技術がある（例えば、特許文献１）。
特許第３５６４７４５号公報
例えば、上述した特許文献に記載の技術を適用して、MPEGのOpen GOPを２倍速で再生しようとした場合を、図１および図２を用いて説明する。
図１は、１倍速でデコードできるデコードチップを２個使用して並列処理を行うことによりOpen GOPのストリームをデコードする復号装置１の構成を示すブロック図である。
＃１デコードチップ１１−１および＃２デコードチップ１１−２は、符号化ストリームの入力を受け、１ピクチャ単位で１倍速でデコード処理を行い、デコード済みの画像データをセレクタ１３に供給する。バッファ１２−１およびバッファ１２−２は、それぞれ、＃１デコードチップ１１−１および＃２デコードチップ１１−２へ供給される符号化ストリームをバッファリングしたり、ＰピクチャまたはＢピクチャをデコードするときの参照画像として用いられるデコード済みのＩピクチャまたはＰピクチャを一時保持するために用いられる。
セレクタ１３は、＃１デコードチップ１１−１または＃２デコードチップ１１−２から供給されたデコード済みの画像データのうち、復号ビデオ信号として出力されるものを選択して出力する。
再生装置１において、＃１デコードチップ１１−１または＃２デコードチップ１１−２は、それぞれ、１ＧＯＰのピクチャを連続してデコードするようになされている。例えば高速再生が行われるような場合、ＧＯＰ０が＃１デコードチップ１１−１でデコードされ、ＧＯＰ１が＃２デコードチップ１１−２でデコードされ、ＧＯＰ２が＃１デコードチップ１１−１でデコードされ、ＧＯＰ３が＃２デコードチップ１１−２でデコードされ、続くＧＯＰも同様にして、交互にいずれかのデコードチップでデコードされる。
図２を用いて、復号装置１が２倍速のデコード処理を行おうとした場合について説明する。
例えば、＃１デコードチップ１１−１がＧＯＰ１をデコードする場合、ＧＯＰ１の先頭の２枚のＢピクチャをデコードするためには、ＧＯＰ０の最後のＰピクチャを参照する必要があり、ＧＯＰ０の最後のＰピクチャをデコードするためには、その直前のＰピクチャを参照する必要があり、結局、ＧＯＰ１の先頭の２枚のＢピクチャをデコードするためには、ＧＯＰ０のＩピクチャおよびＰピクチャを事前に全てデコードする必要がある。
同様に、＃２デコードチップ１１−２がＧＯＰ２をデコードする場合、ＧＯＰ２の先頭の２枚のＢピクチャをデコードするためには、ＧＯＰ１の最後のＰピクチャを参照する必要があり、ＧＯＰ１の最後のＰピクチャをデコードするためには、その直前のＰピクチャを参照する必要があり、結局、ＧＯＰ２の先頭の２枚のＢピクチャをデコードするためには、ＧＯＰ１のＩピクチャおよびＰピクチャを事前に全てデコードする必要がある。
すなわち、＃１デコードチップ１１−１および＃２デコードチップ１１−２は、それぞれ、割り当てられたＧＯＰのデコードに先立って、その１つ前のＧＯＰのＩピクチャおよびＰピクチャをデコードする必要がある。したがって、再生装置１の＃１デコードチップ１１−１および＃２デコードチップ１１−２において、１ＧＯＰずつ交互にデコード処理を行うことにより、２倍速で再生出力をしようとした場合、それぞれのデコードチップに割り当てられたＧＯＰをデコードするための参照画像として１つ前のＧＯＰのＩピクチャおよびＰピクチャをデコードするために必要な時間の分、ＧＯＰ３以降の再生開始時刻に遅延が発生してしまい、２倍速のデコード処理を実現することができない。
すなわち、１倍速のデコード能力を有するデコードチップを複数用いて２倍速再生を実現しようとした場合、図３に示されるように、＃１デコードチップ１１−１および＃２デコードチップ１１−２に加えて、第３のデコードチップを設けて、３チップ並列でデコード処理する必要がある。このような構成にすることにより、それぞれのデコードチップに割り当てられたＧＯＰをデコードするための参照画像として１つ前のＧＯＰのＩピクチャおよびＰピクチャをデコードするために必要な時間を補うことができるので、２倍速のデコード処理が可能となる。
例えば、あるＧＯＰのデコードにかかる時間をＴとし、図４Ａに示されるように、ＧＯＰ２をデコードするための参照画像としてＧＯＰ１のＩピクチャおよびＰピクチャをデコードするために必要な時間Ｔ１がＴ／２より短かった場合、上述したように、３つのデコードチップを用いて２倍速デコード処理が可能となる。しかしながら、例えば、それぞれのピクチャのデコード時間が同一ではない場合など、ＧＯＰ２をデコードするための参照画像としてＧＯＰ１のＩピクチャおよびＰピクチャをデコードするために必要な時間Ｔ２がＴ／２より長かった場合、３つのデコードチップを用いても、２倍速デコード処理を行うことができないため、このようなOpen GOPを２倍速でデコードするには、更に、デコードチップを１つ追加する必要が生じてしまう。
なお、ストリームをClosed GOPに限定した場合には、図５に示されるように、参照画像として１つ前のGOPのＩピクチャおよびＰピクチャをデコードする必要がないため、２チップでも２倍速デコード処理が可能となる。しかしながらストリームがOpen GOPかClosed GOPかは、エンコード時に決まるものであるため、デコード処理を実行する再生装置１側で対応することはできない。なお、Closed GOPは、参照するピクチャがGOP内で閉じている分、画質が劣るため、編集部分などの特別な場合を除き、一般的には用いられない。
また、フレーム周波数の高い符号化ビデオストリームをデコードするためにも、上述したように、１倍速のデコード能力を有するデコードチップを複数用いるか、または、クロック周波数を高くする必要があった。
本発明はこのような状況に鑑みてなされたものであり、フレーム間参照符号化処理が施された符号化処理を、高速に、または、高性能に行うことができるようにするものである。
本発明の一側面の画像処理素子は、符号化ストリームを復号して出力する画像処理素子であって、前記符号化ストリームを構成する各フレームの所定の領域を復号する復号手段と、自分自身の復号処理の結果得られた画素データのうち、他の画像処理素子の復号処理に必要な画素データを前記他の画像処理素子に供給するとともに、前記他の画像処理素子において実行された復号処理の結果得られた画素データのうち、自分自身の復号処理に必要な画素データを前記他の画像処理素子から取得する画素データ授受手段とを備え、前記復号手段は、自分自身の復号処理の結果得られた画素データ、および、前記画素データ授受手段により前記他の画像処理素子から取得した画素データを参照することにより復号処理を実行する。
前記復号手段による復号処理の結果得られた画素データ、または、前記画素データ授受手段により前記他の画像処理素子から取得した画素データの記憶部への記憶を制御する記憶制御手段を更に備えさせることができ、前記復号手段には、前記記憶制御手段により前記記憶部への記憶が制御された画素データを参照することにより復号処理を実行させることができる。
前記他の画像処理素子の復号処理に必要な画素データは、前記フレームにおいて、前記他の画像処理素子により復号される他の所定の領域に含まれる動き補償の基準領域に対する動きベクトルの探索範囲に含まれる画素データであるものとすることができ、前記復号手段の復号処理に必要な画素データは、前記フレームにおいて、前記復号手段が復号する前記所定の領域に含まれる動き補償の基準領域に対する動きベクトルの探索範囲に含まれる画素データであるものとすることができる。
前記符号化ストリームの入力を受ける符号化ストリーム入力手段を更に備えさせることができ、前記符号化ストリーム入力手段には、前記符号化ストリームを構成するそれぞれのピクチャのピクチャタイプを検出させることができ、前記復号手段には、検出された前記ピクチャタイプに基づいて復号処理を実行させることができる。
前記復号手段には、外部より前記符号化ストリームを構成するそれぞれのピクチャのピクチャタイプの通知を受け、前記ピクチャタイプに基づいて復号処理を実行させることができる。
前記符号化ストリームの入力を受ける符号化ストリーム入力手段を更に備えさせることができ、前記符号化ストリーム入力手段には、前記符号化ストリームを構成する各フレームの所定の領域のデータを取得させることができ、前記復号手段には、符号化ストリーム入力手段により入力された前記所定の領域のデータを復号させることができる。
前記所定の領域は、前記符号化ストリームを構成するフレームを、スライスを単位として分割した場合のいずれかの領域であるものとすることができる。
前記符号化ストリームの入力を受ける符号化ストリーム入力手段を更に備えさせるようにすることができ、前記符号化ストリーム入力手段には、前記符号化ストリームを構成する各フレームの供給を受け、前記フレームから前記所定の領域を抽出させるようにすることができ、前記復号手段には、符号化ストリーム入力手段により抽出された前記所定の領域のデータを復号させるようにすることができる。
前記所定の領域は、前記符号化ストリームを構成するフレームを、スライスを単位として分割した場合のいずれかの領域であるものとすることができる。
前記復号手段には、他の画像処理素子の復号処理に必要な画素データを優先して復号させるようにすることができる。
本発明の一側面の画像処理方法は、符号化ストリームを復号して出力する画像処理素子の画像処理方法であって、前記符号化ストリームを構成する各フレームの所定の領域を復号する復号ステップと、自分自身の復号処理の結果得られた画素データのうち、他の画像処理素子の復号処理に必要な画素データを前記他の画像処理素子に供給する画素データ供給ステップと、前記他の画像処理素子において実行された復号処理の結果得られた画素データのうち、自分自身の復号処理に必要な画素データを前記他の画像処理素子から取得する画素データ取得ステップとを含み、前記復号ステップの処理では、フレーム間参照符号化されたフレームの前記所定の領域を復号する場合、自分自身の復号ステップにおける処理の結果得られた画素データ、および、前記画像データ取得ステップの処理により取得された画素データを参照することにより復号処理を実行する。
本発明の一側面のプログラムおよび記録媒体に記録されているプログラムは、符号化ストリームを復号して出力する処理をコンピュータに実行させるためのプログラムであって、前記符号化ストリームを構成する各フレームの所定の領域を復号する復号ステップと、自分自身の復号処理の結果得られた画素データのうち、他のコンピュータの制御により実行される復号処理に必要な画素データの供給を制御する画素データ供給制御ステップと、前記他のコンピュータの制御により実行された復号処理の結果得られた画素データのうち、自分自身の復号処理に必要な画素データの取得を制御する画素データ取得制御ステップとを含み、前記復号ステップの処理では、フレーム間参照符号化されたフレームの前記所定の領域を復号する場合、自分自身の復号ステップにおける処理の結果得られた画素データ、および、前記画像データ取得制御ステップの処理により取得が制御された画素データを参照することにより復号処理を実行する。
本発明の一側面においては、符号化ストリームを構成する各フレームの所定の領域が復号され、自分自身の復号処理の結果得られた画素データのうち、他で実行される復号処理に必要な画素データが供給され、他で実行された復号処理の結果得られた画素データのうち、自分自身の復号処理に必要な画素データが取得され、フレーム間参照符号化されたフレームの前記所定の領域を復号する場合、自分自身の復号処理の結果得られた画素データ、および、取得された画素データを参照することにより復号処理が実行される。
以上のように、本発明の一側面によれば、符号化ストリームを復号することができ、特に、複数の復号素子において参照画素が授受されるので、１フレームを分割してそれぞれを高速にまたは高性能にデコードすることができる。
以下に本発明の実施の形態を説明するが、本発明の構成要件と、発明の詳細な説明に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、発明の詳細な説明に記載されていることを確認するためのものである。したがって、発明の詳細な説明中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
本発明の一側面の画像処理素子（例えば、図７の＃１デコードチップ７３と＃２デコードチップ７６、図２１の＃１デコードチップ２０３と＃２デコードチップ２０５と＃３デコードチップ２０７、図２４の＃１デコードチップ３０１と＃２デコードチップ３０２、図２５の＃１デコードチップ３５２と＃２デコードチップ３５３、図２８の＃１デコードチップ３８２と＃２デコードチップ３８３）は、符号化ストリームを復号して出力する画像処理素子であって、前記符号化ストリームを構成する各フレームの所定の領域を復号する復号手段（例えば、図７などのデコーダ９３、デコーダ１１３）と、自分自身の復号処理の結果得られた画素データのうち、他の画像処理素子の復号処理に必要な画素データ（例えば、図１０などにおいてαまたはβで示される領域の画素データ）を前記他の画像処理素子に供給するとともに、前記他の画像処理素子において実行された復号処理の結果得られた画素データのうち、自分自身の復号処理に必要な画素データを前記他の画像処理素子から取得する画素データ授受手段（例えば、図７などのチップ間インターフェース９６、チップ間インターフェース１１６）とを備え、前記復号手段は、自分自身の復号処理の結果得られた画素データ、および、前記画素データ授受手段により前記他の画像処理素子から取得した画素データを参照することにより復号処理を実行する。
前記復号手段による復号処理の結果得られた画素データ、または、前記画素データ授受手段により前記他の画像処理素子から取得した画素データの記憶部（例えば、図７、図２４、図２５、または、図２８のビデオバッファ７５およびビデオバッファ７８、もしくは、図２１の第１のバッファ２０４、第２のバッファ２０６、および第３のバッファ２０８）への記憶を制御する記憶制御手段（例えば、図７などのバッファ制御回路９５、バッファ制御回路１１５、または、図２４のバッファ制御回路３１１、バッファ制御回路３２１）を更に備えることができ、前記復号手段は、前記記憶制御手段により前記記憶部への記憶が制御された画素データを参照することにより復号処理を実行することができる。
前記符号化ストリームの入力を受ける符号化ストリーム入力手段（例えば、図７などのストリーム入力回路９１またはストリーム入力回路１１１）を更に備えることができ、前記符号化ストリーム入力手段は、前記符号化ストリームを構成するそれぞれのピクチャのピクチャタイプを検出することができ、前記復号手段は、検出された前記ピクチャタイプに基づいて復号処理を実行することができる。
前記復号手段は、外部（例えば、図７、図２４のコントローラ７１、図２１のコントローラ２０１、図２５のコントローラ３５１、図２８のコントローラ３８１）より前記符号化ストリームを構成するそれぞれのピクチャのピクチャタイプの通知を受け、前記ピクチャタイプに基づいて復号処理を実行することができる。
前記符号化ストリームの入力を受ける符号化ストリーム入力手段（例えば、図７などのストリーム入力回路９１またはストリーム入力回路１１１）を更に備えることができ、前記符号化ストリーム入力手段は、前記符号化ストリームを構成する各フレームの所定の領域のデータを取得することができ、前記復号手段は、符号化ストリーム入力手段により入力された前記所定の領域のデータを復号することができる。
前記符号化ストリームの入力を受ける符号化ストリーム入力手段（例えば、図７などのストリーム入力回路９１またはストリーム入力回路１１１）を更に備えることができ、前記符号化ストリーム入力手段は、前記符号化ストリームを構成する各フレームの供給を受け、前記フレームから前記所定の領域を抽出することができ、前記復号手段は、符号化ストリーム入力手段により抽出された前記所定の領域のデータを復号することができる。
前記復号手段は、他の画像処理素子の復号処理に必要な画素データ（例えば、図１０などにおいてαまたはβで示される領域の画素データ）を優先して復号することができる。
本発明の一側面の画像処理方法は、符号化ストリームを復号して出力する画像処理素子（例えば、図７の＃１デコードチップ７３と＃２デコードチップ７６、図２１の＃１デコードチップ２０３と＃２デコードチップ２０５と＃３デコードチップ２０７、図２４の＃１デコードチップ３０１と＃２デコードチップ３０２、図２５の＃１デコードチップ３５２と＃２デコードチップ３５３、図２８の＃１デコードチップ３８２と＃２デコードチップ３８３）の画像処理方法であり、本発明の一側面のプログラムおよび記録媒体に記録されているプログラムは、符号化ストリームを復号して出力する処理をコンピュータに実行させるためのプログラムであって、前記符号化ストリームを構成する各フレームの所定の領域を復号する復号ステップ（例えば、図１６のステップＳ２４，ステップＳ２９，ステップＳ３４などの処理）と、自分自身の復号処理の結果得られた画素データのうち、他の画像処理素子の復号処理に必要な画素データ（例えば、図１０などにおいてαまたはβで示される領域の画素データ）を前記他の画像処理素子に供給する画素データ供給ステップ（例えば、図１６のステップＳ２６，ステップＳ３１などの処理）と、前記他の画像処理素子において実行された復号処理の結果得られた画素データのうち、自分自身の復号処理に必要な画素データを前記他の画像処理素子から取得する画素データ取得ステップ（例えば、図１６のステップＳ２７，ステップＳ３２などの処理）とを含み、前記復号ステップの処理では、フレーム間参照符号化されたフレームの前記所定の領域を復号する場合、自分自身の復号ステップにおける処理の結果得られた画素データ、および、前記画像データ取得ステップの処理により取得された画素データを参照することにより復号処理を実行する。
以下、図を参照して、本発明の実施の形態について説明する。
図６は、例えば、MPEG2ビデオなどの方式で符号化された符号化ストリームの供給を受け、一時記憶した後、高速再生しながら復号するシステムを示すブロック図である。
符号化装置５１は、非圧縮のビデオ入力を受け、例えば、MPEG2方式を用いて符号化し、符号化ストリームを、記録再生装置５２に供給する。
記録再生装置５２は、供給された符号化ストリームを、ＨＤＤ（Hard Disk Drive）５３に記録するとともに、ＨＤＤ５３に記録されている符号化ストリームを再生し、再生ストリーム（符号化ストリーム）を復号装置５４に供給する。記録再生装置５２は、ＨＤＤ５３に記録されている符号化ストリームを、１倍速のみならず、高速再生を含む可変速で再生することができる。すなわち、記録再生装置５２から復号装置５４に供給されるストリームは、可変速再生ストリームである。
復号装置５４は、供給された可変速再生ストリームを復号して、復号されたビデオデータを出力する。復号装置５４は、供給された可変速再生ストリーム（符号化ストリーム）を、複数のデコードチップを用いて、高速再生することができるようになされている。復号装置５４の詳細な構成については後述するが、以下に示されるように、複数の構成を有することが可能である。
図７は、復号装置５４の第１の構成例である復号装置５４−１の構成を示すブロック図である。ここでは、復号装置５４−１は、MPEG2方式で符号化された符号化ストリームの供給を受け、復号して出力することができるようになされているものとして説明する。
復号装置５４−１は、コントローラ７１、ストリーム分割部７２、＃１デコードチップ７３、ストリームバッファ７４、ビデオバッファ７５、＃２デコードチップ７６、ストリームバッファ７７、ビデオバッファ７８、および、セレクタ７９で構成されている。復号装置５４−１には、３つ以上のデコードチップを備えるようにしても良いが、ここでは、＃１デコードチップ７３および＃２デコードチップ７６の２つのデコードチップが備えられているものとして説明する。
コントローラ７１は、ユーザの操作入力、または、外部の装置から供給される制御信号、または、ストリーム分割部７２から供給された情報を基に、復号装置５４−１の動作を制御するものである。
ストリーム分割部７２は、コントローラ７１の制御に基づいて、供給された符号化ストリームのシーケンス層、GOP層、ピクチャ層のデコードを行い、符号化ストリームのそれぞれのピクチャをデコードチップの個数分（ここでは２つ）に分割し、＃１デコードチップ７３および＃２デコードチップ７６に供給する。ピクチャの分割の仕方は、例えば、図８Ａに示されるように、入力ストリームに含まれるピクチャのそれぞれをスライスを単位としてデコードチップの個数分（ここでは２つ）に分割したり、図８Ｂに示されるように、入力ストリームに含まれるピクチャのそれぞれを縦にデコードチップの個数分（ここでは２つ）に分割したり、図８Ｃに示されるように、入力ストリームに含まれるピクチャのそれぞれを、斜めにデコードチップの個数分（ここでは２つ）に分割する（しかしながら、例えば、デコード方式がMPEG2などである場合には、縦や斜めの分割は、スライス単位の分割と比較して困難であるかもしれない）などの方法がある。
MPEG2ビデオストリームにおいて、スライスは同一の水平行に位置する一連のマクロブロックであることが規定されており、各スライスに対する垂直位置は、slice_start_code内に示されている。そこで、ストリーム分割部７２は、例えば、１枚のピクチャをスライスを単位としてデコードチップの個数分に分割するとき、スライススタートコードを基にして、各フレームを分割することができる。
また、ストリーム分割部７２は、供給された符号化ストリームのシーケンス層、GOP層、ピクチャ層のデコードを行った結果得られる、例えば、ピクチャタイプなどの情報を、コントローラ７１に供給する。
なお、ストリーム分割部７２は、入力ストリームに含まれるピクチャのそれぞれをデコードチップの個数より多く分割して、その複数の分割されたピクチャを備えられているデコードチップの個数に分けて、供給するようにしても良いが、図８に示したように、入力ストリームに含まれるピクチャのそれぞれをデコードチップの個数のまとまった（分離されていない）デコード単位に分割するほうが、それぞれのデコードチップにおいてデコードされる領域の中の他のデコードチップのデコードにおいて参照される画像領域の割合が少なくなるので、後述する参照部分の画素のデコードチップ間の授受の処理が複雑にならないので好適である。
なお、ピクチャの分割の方法は、等分割であっても、不等分な分割であっても良い。ストリーム分割部７２は、例えば、画像の複雑さを検出する機能を備えるようにして、ピクチャの部分によって画像の複雑さが著しく異なっているような場合、画像の複雑さ（符号化難易度）に基づいて、ピクチャの分割幅（図８Ａまたは図８Ｂにおける図中のａおよびｂ）を決定することができるようにしても良い。
＃１デコードチップ７３は、ストリーム入力回路９１、バッファ制御回路９２、デコーダ９３、動き補償回路９４、バッファ制御回路９５、チップ間インターフェース（Ｉ／Ｆ）９６、および、表示出力回路９７から構成され、コントローラ７１の制御に基づいて、ストリーム分割部７２により供給された分割後のピクチャをデコードする。このとき、＃１デコードチップ７３は、＃２デコードチップ７６のデコード処理の参照画像として必要となる可能性のある領域の画素データを＃２デコードチップ７６に供給するとともに、＃２デコードチップ７６から供給されるデコード済みの画素データをビデオバッファ７５に供給して記憶させ、必要に応じて参照することにより、デコード処理を実行する。
ストリームバッファ７４は、例えば、DRAM（Dynamic Random Access Memory）などにより構成され、＃１デコードチップ７３に供給された符号化ストリームを一時保存する。ビデオバッファ７５は、例えば、DRAMなどにより構成され、＃１デコードチップ７３においてデコードされたビデオ信号（画素データ）や、＃２デコードチップ７６から供給されたデコード済みのビデオ信号（画素データ）の供給を受けて、一時保存する。
＃２デコードチップ７６は、ストリーム入力回路１１１、バッファ制御回路１１２、デコーダ１１３、動き補償回路１１４、バッファ制御回路１１５、チップ間インターフェース（Ｉ／Ｆ）１１６、および、表示出力回路１１７から構成され、コントローラ７１の制御に基づいて、ストリーム分割部７２により供給された分割後のピクチャをデコードする。このとき、＃２デコードチップ７６は、＃１デコードチップ７３のデコード処理の参照画像として必要となる領域の画素データを＃１デコードチップ７３に供給するとともに、＃１デコードチップ７３から供給されるデコード済みの画素データをビデオバッファ７８に供給して記憶させ、必要に応じて参照することにより、デコード処理を実行する。
ストリームバッファ７７は、例えば、DRAMなどにより構成され、＃２デコードチップ７６に供給された符号化ストリームを一時保存する。ビデオバッファ７８は、例えば、DRAMなどにより構成され、＃２デコードチップ７６においてデコードされたビデオ信号（画素データ）や、＃１デコードチップ７３から供給されたデコード済みのビデオ信号（画素データ）の供給を受けて、一時保存する。
セレクタ７９は、＃１デコードチップ７３および＃２デコードチップ７６から、デコード済みの画素データの供給を受け、復号ビデオデータとして出力する。
また、復号装置５４-１は、必要に応じて、更に、ドライブ８０を設けることができる。ドライブ８０は、コントローラ７１と接続され、装着されるリムーバブルメディア８１との情報の授受が可能なようになされている。
次に、＃１デコードチップ７３の構成および動作について説明する。
ストリーム入力回路９１は、ストリーム分割部７２により分割された符号化ストリームの入力を受け、バッファ制御回路９２に供給する。バッファ制御回路９２は、図示しないクロック発生回路から供給される基本クロックに従って、入力された符号化ストリームをストリームバッファ７４に入力する。また、ストリームバッファ７４に保存されている符号化ストリームを読み出し、デコーダ９３に出力する。なお、バッファ制御回路９２は、ストリームバッファ７４に先に書き込まれたデータから順に、スライスを単位として符号化ストリームを読み出し、デコーダ９３に出力するようにしてもよいし、後述するように、所定の順番で、スライスを単位として符号化ストリームを読み出し、デコーダ９３に出力するようにしてもよい。
デコーダ９３は、入力されたストリームをMPEGシンタックスに基づいてデコードし、動き補償回路９４に供給する。具体的には、デコーダ９３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路９４に出力する。
動き補償回路９４は、デコーダ９３から出力されるマクロブロックが動き補償を使用しているか否かを基に、必要に応じて、バッファ制御回路９５を介して、ビデオバッファ７５からデコード済みの参照画素データを読み込んで動き補償を行い、画素データを、バッファ制御回路９５に供給する。
具体的には、デコーダ９３から出力されるマクロブロックが動き補償を使用していない場合、動き補償回路９４は、その画素データを、バッファ制御回路９５を介して、ビデオバッファ７５に書き込み、表示出力に備えるとともに、この画素データが、他の画像の参照データとされる場合に備える。
デコーダ９３から出力されるマクロブロックが動き補償を使用している場合、動き補償回路９４は、デコーダ９３から出力される予測ベクトルに従って、バッファ制御回路９５を介して、ビデオバッファ７５から参照画素データを読み出す。そして、動き補償回路９４は、読み出した参照画素データを、デコーダ９３から供給された画素データに加算し、動き補償を行う。動き補償回路９４は、動き補償を行った画素データを、バッファ制御回路９５を介してビデオバッファ７５に書き込み、表示出力に備えるとともに、この画素データが、参照データとされる場合に備える。
バッファ制御回路９５は、図示しないクロック発生回路から供給される基本クロックに従って、動き補償回路９４から入力された画素データを、ビデオバッファ７５に入力する。バッファ制御回路９５はまた、チップ間インターフェース９６を介して＃２デコードチップ７６から供給される画素データを、ビデオバッファ７５に入力する。バッファ制御回路９５はまた、動き補償回路９４から指定された参照画素データを、ビデオバッファ７５に保存されている画素データから読み出して、動き補償回路９４に供給する。バッファ制御回路９５はまた、ビデオバッファ７５に保存されている画素データを読み出して、表示出力回路９７に供給する。また、バッファ制御回路９５は、ビデオバッファ７５に保存されている画素データのうち、＃２デコードチップ７６のデコード処理の参照画素として用いられる領域（動きベクトルの探索範囲）の画素データを読み出し、チップ間インターフェース９６を介して、＃２デコードチップ７６に供給する。
表示出力回路９７は、デコードした画素データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路９５を介して、ビデオバッファ７５から画素データを読み出し、復号ビデオデータとして出力する。
また、＃２デコードチップ７６のストリーム入力回路１１１乃至表示出力回路１１７の機能は、基本的に、＃１デコードチップ７３のストリーム入力回路９１乃至表示出力回路９７と同一であり、＃２デコードチップ７６の動作も、基本的に＃１デコードチップ７３と同一であるので、その詳細な説明は省略する。
すなわち、ストリーム入力回路１１１は、符号化された符号化ストリームの入力を受け、バッファ制御回路１１２は、入力された符号化ストリームをストリームバッファ７７に入力するとともに、ストリームバッファ７７に保存されている符号化ストリームを読み出し、デコーダ１１３に出力する。
デコーダ１１３は、入力されたストリームをMPEGシンタックスに基づいてデコードし、動き補償回路１１４に供給する。動き補償回路１１４は、デコーダ１１３から出力されるマクロブロックが動き補償を使用しているか否かを基に、必要に応じて、バッファ制御回路１１５を介して、ビデオバッファ７８からデコード済みの参照画素データを読み込んで動き補償を行い、画素データを、バッファ制御回路１１５に供給する。
デコーダ１１３から出力されるマクロブロックが動き補償を使用している場合、動き補償回路１１４は、デコーダ１１３から出力される予測ベクトルに従って、バッファ制御回路１１５を介して、ビデオバッファ７８から参照画素データを読み出す。そして、動き補償回路１１４は、読み出した参照画素データを、デコーダ１１３から供給された画素データに加算し、動き補償を行う。動き補償回路１１４は、動き補償を行った画素データを、バッファ制御回路１１５を介してビデオバッファ７８に書き込み、表示出力に備えるとともに、この画素データが、参照データとされる場合に備える。
バッファ制御回路１１５は、入力された画素データをビデオバッファ７８に入力するとともに、チップ間インターフェース１１６を介して＃１デコードチップ７３から供給される画素データをビデオバッファ７８に入力したり、ビデオバッファ７８に保存されている画素データのうち、＃１デコードチップ７３のデコード処理の参照画素として用いられる領域（動きベクトルの探索範囲）の画素データを読み出し、チップ間インターフェース１１６を介して、＃１デコードチップ７３に供給したり、動き補償回路１１４から指定された参照画素データをビデオバッファ７８に保存されている画素データから読み出して、動き補償回路１１４に供給したり、ビデオバッファ７８に保存されている画素データのうち、出力されるデータを読み出して表示出力回路１１７に供給する。表示出力回路１１７は、バッファ制御回路１１５を介して、ビデオバッファ７８から画素データを読み出し、復号ビデオデータとして出力する。
そして、＃１デコードチップ７３のチップ間インターフェース９６と＃２デコードチップ７６のチップ間インターフェース１１６とのデータの授受は、チップ間インターフェース９６からチップ間インターフェース１１６へデータを供給する、例えば、データバスなどのインターフェースと、チップ間インターフェース１１６からチップ間インターフェース９６へデータを供給する、例えば、データバスなどのインターフェースとがそれぞれ独立したインターフェース（専用線）として、他のデータの授受に用いられないようになされていると好適である。
デコードチップ間を接続するインターフェース、すなわち、チップ間インターフェース９６からチップ間インターフェース１１６へデータを供給するインターフェースと、チップ間インターフェース１１６からチップ間インターフェース９６へデータを供給するインターフェースとが、それぞれ独立している（データバスなどのインターフェースを共有していない）場合、バッファ制御回路９５によりビデオバッファ７５から読み出された画素データは、逆方向の（すなわち、チップ間インターフェース１１６からチップ間インターフェース９６への）データの供給にかかわらず、チップ間インターフェース９６からチップ間インターフェース１１６へ送出可能であり、バッファ制御回路１１５によりビデオバッファ７８から読み出された画素データは、逆方向の（すなわち、チップ間インターフェース９６からチップ間インターフェース１１６への）データの供給にかかわらず、チップ間インターフェース１１６からチップ間インターフェース９６へ送出可能である。すなわち、このような構成においては、データの授受に伴う複雑なアドレス制御やデータバスを占有するタイミングまたはデータの授受タイミングの制御などを必要とせず、データの転送速度も、データバスなどのインターフェースを共有する場合などと比較して、低速化することが可能となる。
具体的には、データバスなどのインターフェースを共有している場合、インターフェースが他のデータの授受に用いられている場合の待ち時間が必要となるのみならず、他のデコードチップへデータを送出する前に、アドレス制御やデータバスを占有するタイミングまたはデータの授受タイミングの制御などを行うための制御信号等をデコードチップ間で授受し、授受した制御信号を基に、データの授受の各種設定を行わなければならないため、これらの処理のための時間が必要となってしまう。これに対して、データバスなどのインターフェースを共有していない場合、他のデータの授受のために待ち時間が発生しないのみならず、データの送出前の処理が必要ではないため、同量のデータを同一の時間で他のデコードチップに送出するのに、データバスなどのインターフェースを共有する場合などと比較して、データの転送速度を低速化することが可能となる。
なお、チップ間インターフェース９６とチップ間インターフェース１１６とを結ぶインターフェースは、例えば、＃１デコードチップ７３と＃２デコードチップ７６が実装されている基板上において、それぞれのチップの入出力端子をパターン接続すればよいため、それぞれのパターンを独立して用意しても、そのために必要となるハードウェアの実装上のコストは非常に安価である。
次に、図９乃至図１４を用いて、＃１デコードチップ７３と＃２デコードチップ７６とのデコード済みの画素データの授受について説明する。
ストリーム分割部７２は、供給された符号化ストリームのそれぞれのフレームを、例えば、スライスを基準として２つに分割し、＃１デコードチップ７３と＃２デコードチップ７６とのそれぞれに供給する。このとき、フレームを細分化することなく、連続した２つの領域にフレームが分割されるようにすると、ＰピクチャまたはＢピクチャのデコード時に参照画素として必要となる画素領域のうち、＃２デコードチップ７６においてデコードされる画素の領域部分が少なくなるため、好適である。
復号装置５４に供給される圧縮符号化されたストリームデータ（符号化ストリーム）のうち、Ｉピクチャは、フレーム内符号化（参照画像を有さない）されており、ＰピクチャまたはＢピクチャは、参照画像（Ｐピクチャをエンコードする場合は、直前のＩピクチャまたはＰピクチャであり、Ｂピクチャをエンコードする場合は、前後のＩピクチャまたはＰピクチャである）の対応するマクロブロックの位置を基準とした所定の領域内でマクロブロックとの誤差を最小にする参照ブロックが探索され、元のマクロブロックと参照マクロブロックの位置のずれである動きベクトルが求められ、動きベクトルと差分により、画が表現されている。
MPEGを適用した符号化処理においては、一般的に、マクロブロックとして、16×16画素単位の矩形ブロックが用いられている。なお、本発明を適用した復号装置５４はMPEG以外のフレーム間予測を適用した符号化ストリームのデコード処理を行うことができるようにしてもよく、動き補償の基準領域の大きさは、この限りではない。動き補償の基準領域は、例えば、H.264のように、16×16、16×8、8×16、8×8、8×4、4×8、4×4から選択可能なように設定するようにしてもよい。また、動き補償の基準領域をブロック単位ではなく、他の形状とすることも可能である。また、マクロブロックの参照先の画像データ（参照画）の大きさは、半画素レベルの動きベクトルをとることから、例えば、16×16、17×16、16×17、17×17、16×8、16×9、17×9、17×8などの複数の値をとる。
＃１デコードチップ７３または＃２デコードチップ７６において、ＰピクチャまたはＢピクチャに含まれる所定のマクロブロックがデコードされる場合、予めデコードされている参照画像のマクロブロックの探索範囲の情報が利用される。しかしながら、デコード対象のマクロブロックが＃１デコードチップ７３で復号する画像領域と＃２デコードチップ７６で復号する画像領域との境界部分に近い場合、その参照画像として必要となる動きベクトルの探索範囲のうちの一部は、他方のデコードチップにおいてデコードされる画像領域に含まれてしまう。具体的には、図９に示されるように、＃２デコードチップ７６においてＰピクチャまたはＢピクチャをデコードする場合、＃２デコードチップ７６で復号される画像領域（図中、垂直方向の画像範囲がｂで示される領域）のうちの＃１デコードチップ７３で復号される画像領域に近い部分のマクロブロックに対応する探索領域の一部は、＃１デコードチップ７３で復号される画像領域（図中、垂直方向の画像範囲がａで示される領域）に含まれてしまう。
そこで、＃１デコードチップ７３と＃２デコードチップ７６とのそれぞれにおいて必要となる動きベクトルの探索範囲を全て探索可能とするために、＃１デコードチップ７３と＃２デコードチップ７６とにおいてデコードされたＩピクチャおよびＰピクチャのうち、他方のデコード処理において動きベクトルの探索範囲となる可能性のある領域のデータを、予め他方のデコードチップに供給するものとする。
すなわち、図１０に示されるように、＃１デコードチップ７３においてデコードされたＩピクチャおよびＰピクチャにおいて、図中、垂直方向の画像範囲がａで示される＃１デコードチップ７３で復号される画像領域のうち、垂直方向の画像範囲がαで示される領域（＃２デコードチップ７６で復号される画像領域に近い画像領域）のデータが＃２デコードチップ７６に供給されて、垂直方向の画像範囲がｂで示される＃２デコードチップ７６で復号される画像領域とともに、ビデオバッファ７８において、蓄積ビデオデータとして保存される。また、＃２デコードチップ７６においてデコードされたＩピクチャおよびＰピクチャにおいて、図中、垂直方向の画像範囲がｂで示される＃２デコードチップ７６で復号される画像領域のうち、垂直方向の画像範囲がβで示される領域（＃１デコードチップ７３で復号される画像領域に近い画像領域）のデータが＃１デコードチップ７３に供給されて、垂直方向の画像範囲がａで示される＃１デコードチップ７３で復号される画像領域とともに、ビデオバッファ７５において、蓄積ビデオデータとして保存される。
図１０に示されるαおよびβの範囲は、上述したように、他方のデコード処理において動きベクトルの探索範囲となる可能性のある領域のデータである。動き補償における動きベクトルの探索範囲は、MPEG規定により、水平方向1920pixel垂直1080lineのインタレース方式のフレームデータにおいて、水平方向に±1920pixel（すなわち、最大画枠幅）、垂直方向に128lineであると規定されている。すなわち、復号装置５４において復号される符号化ストリームがMPEG規定により符号化された水平方向1920pixel垂直1080lineのインタレース方式のフレームデータである場合、図１０においてα、βとして示されている、他方のデコードチップに供給される（コピーされる）画像領域のライン幅は、128lineとなる。これは、MPEG規定ISO/IEC13818-2表８−８により「レベルに対するパラメータ制約」として規定されている。また、それぞれのピクチャ毎に、f_codeとして示されているので、垂直方向のf_codeで規定されるライン分を参考として、α、βを決定しても良い。
ピクチャごとのデコード処理と、＃１デコードチップ７３と＃２デコードチップ７６とのデコード処理およびデコード済みの画素データの授受の具体例について、図１１乃至図１４を用いて説明する。ここでは、それぞれのピクチャのうち、＃１デコードチップ７３で復号される画像領域を第１の領域、＃２デコードチップ７６で復号される画像領域で復号される画像領域を第２の領域と称するものとする。
まず、図１１に示されるように第１の領域と第２の領域に分割されたＩピクチャが、＃１デコードチップ７３と＃２デコードチップ７６とにそれぞれ供給される。＃１デコードチップ７３のデコーダ９３は、バッファ制御回路９２を介して供給されたＩピクチャの第１の領域に含まれる各スライスをデコードする。バッファ制御回路９５は、デコードされたＩピクチャの第１の領域の画素データを、ビデオバッファ７５に供給して保存させるとともに、デコードされたＩピクチャの第１の領域の画素データのうち、＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がαで示された領域）の画素データをチップ間インターフェース９６に供給する。チップ間インターフェース９６は、供給された画素データを、＃２デコードチップ７６のチップ間インターフェース１１６に供給する。
一方、＃２デコードチップ７６のデコーダ１１３は、バッファ制御回路１１２を介して供給されたＩピクチャの第２の領域に含まれる各スライスをデコードする。バッファ制御回路１１５は、デコードされたＩピクチャの第２の領域の画素データを、ビデオバッファ７８に供給して保存させるとともに、デコードされた第２の領域の画素データのうち、＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がβで示された領域）の画素データをチップ間インターフェース１１６に供給する。チップ間インターフェース１１６は、供給された画素データを、＃１デコードチップ７３のチップ間インターフェース９６に供給する。
＃２デコードチップ７６のチップ間インターフェース１１６は、＃１デコードチップ７３のチップ間インターフェース９６から供給された画素データ、すなわち、Ｉピクチャの第１の領域の画素データのうち、＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がαで示された領域）の画素データを、バッファ制御回路１１５に供給する。バッファ制御回路１１５は、供給された画素データをビデオバッファ７８に供給する。また、＃１デコードチップ７３のチップ間インターフェース９６は、＃２デコードチップ７６のチップ間インターフェース１１６から供給された画素データ、すなわち、Ｉピクチャの第２の領域の画素データのうち、＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がβで示された領域）の画素データを、バッファ制御回路９５に供給する。バッファ制御回路９５は、供給された画素データをビデオバッファ７５に供給する。
すなわち、ビデオバッファ７５には、Ｉピクチャの第１の領域の画素データと、第２の領域の画素データのうち、＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がβで示された領域）の画素データとが保存され、ビデオバッファ７８には、Ｉピクチャの第２の領域の画素データと、第１の領域の画素データのうち、＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がαで示された領域）の画素データとが保存される。
そして、ビデオバッファ７５に保存された画素データのうち、Ｉピクチャの第１の領域の画素データは、バッファ制御回路９５により読み出されて、表示出力回路９７を介してセレクタ７９に供給されて出力される。また、ビデオバッファ７８に保存された画素データのうち、Ｉピクチャの第２の領域の画素データは、バッファ制御回路１１５により読み出されて、表示出力回路１１７を介してセレクタ７９に供給されて出力される。
そして、Ｐピクチャがデコードされる場合、ビデオバッファ７５に保存されている、Ｉピクチャの第１の領域の画素データと、第２の領域の画素データのうち＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域の画素データとが、バッファ制御回路９５に読み出されて、動き補償回路９４による動き補償処理に用いられる。また、ビデオバッファ７８に保存されている、Ｉピクチャの第２の領域の画素データと、第１の領域の画素データのうち＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域の画素データとが、バッファ制御回路１１５に読み出されて、動き補償回路１１４による動き補償処理に用いられる。すなわち、図１２に示されるように、＃１デコードチップ７３でデコードされるＰピクチャの第１の領域に含まれる各マクロブロックの動き探索範囲は、Ｉピクチャの第１の領域と、第２の領域の画素データのうち＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域に対応し、＃２デコードチップ７６でデコードされるＰピクチャの第２の領域に含まれる各マクロブロックの動き探索範囲は、Ｉピクチャの第２の領域と、第１の領域の画素データのうち＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域に対応する。
＃１デコードチップ７３のバッファ制御回路９５は、デコードされたＰピクチャの第１の領域の画素データを、ビデオバッファ７５に供給して保存させるとともに、デコードされたＰピクチャの第１の領域の画素データのうち、＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がαで示された領域）の画素データをチップ間インターフェース９６に供給する。チップ間インターフェース９６は、供給された画素データを、＃２デコードチップ７６のチップ間インターフェース１１６に供給する。
また、＃２デコードチップ７６のバッファ制御回路１１５は、デコードされたＰピクチャの第２の領域の画素データを、ビデオバッファ７８に供給して保存させるとともに、デコードされた第２の領域の画素データのうち、＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がβで示された領域）の画素データをチップ間インターフェース１１６に供給する。チップ間インターフェース１１６は、供給された画素データを、＃１デコードチップ７３のチップ間インターフェース９６に供給する。
＃２デコードチップ７６のチップ間インターフェース１１６は、＃１デコードチップ７３のチップ間インターフェース９６から供給された画素データ、すなわち、Ｐピクチャの第１の領域の画素データのうち、＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がαで示された領域）の画素データを、バッファ制御回路１１５に供給する。バッファ制御回路１１５は、供給された画素データをビデオバッファ７８に供給する。また、＃１デコードチップ７３のチップ間インターフェース９６は、＃２デコードチップ７６のチップ間インターフェース１１６から供給された画素データ、すなわち、Ｐピクチャの第２の領域の画素データのうち、＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がβで示された領域）の画素データを、バッファ制御回路９５に供給する。バッファ制御回路９５は、供給された画素データをビデオバッファ７５に供給する。
すなわち、図１３に示されるように、ビデオバッファ７５には、Ｐピクチャの第１の領域の画素データと、第２の領域の画素データのうち、＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がβで示された領域）の画素データとが保存され、ビデオバッファ７８には、Ｐピクチャの第２の領域の画素データと、第１の領域の画素データのうち、＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がαで示された領域）の画素データとが保存される。
そして、Ｂピクチャがデコードされる場合、ビデオバッファ７５に保存されている、デコードされるＢピクチャの前後のＩまたはＰピクチャにおける第１の領域の画素データ、および、第２の領域の画素データのうち＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域の画素データが、バッファ制御回路９５に読み出されて、動き補償回路９４による動き補償処理に用いられる。また、ビデオバッファ７８に保存されている、デコードされるＢピクチャの前後のＩまたはＰピクチャにおける第２の領域の画素データ、および、第１の領域の画素データのうち＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域の画素データが、バッファ制御回路１１５に読み出されて、動き補償回路１１４による動き補償処理に用いられる。すなわち、図１４に示されるように、＃１デコードチップ７３でデコードされるＢピクチャの第１の領域に含まれる各マクロブロックの動き探索範囲は、その前後のＩまたはＰピクチャの第１の領域と、第２の領域の画素データのうち＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域に対応し、＃２デコードチップ７６でデコードされるＢピクチャの第２の領域に含まれる各マクロブロックの動き探索範囲は、その前後のＩまたはＰピクチャの第２の領域と、第１の領域の画素データのうち＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域に対応する。
＃１デコードチップ７３のバッファ制御回路９５は、デコードされたＢピクチャの第１の領域の画素データを、ビデオバッファ７５に供給して保存させる。Ｂピクチャは他のピクチャの参照画像として用いられないため、＃１デコードチップ７３においてデコードされたＢピクチャはいずれの領域も＃２デコードチップ７６に供給（コピー）されなくてもよい。
また、＃２デコードチップ７６のバッファ制御回路１１５は、デコードされたＢピクチャの第２の領域の画素データを、ビデオバッファ７８に供給して保存させる。Ｂピクチャは他のピクチャの参照画像として用いられないため、＃２デコードチップ７６においてデコードされたＢピクチャはいずれの領域も＃１デコードチップ７３に供給（コピー）されなくてもよい。
このようにして、ＩまたはＰピクチャがデコードされた後、他のデコードチップのＰまたはＢピクチャのデコード時に参照画素として用いられる領域の画素データが他のデコードチップに供給されて、ビデオバッファにコピーされるので、１フレームが２つに分割されて異なるデコードチップでそれぞれデコードされるときに、ＰまたはＢピクチャのデコード時に参照画素として用いられる領域の画素データが、予め、ビデオバッファに蓄積されて利用可能となる。
次に、図１５のフローチャートを参照して、図７を用いて説明した復号装置５４-１において実行されるデコード処理１について説明する。
ステップＳ１において、ストリーム分割部７２は、ストリームデータの供給を受ける。
ステップＳ２において、コントローラ７１は、供給されたフレームのピクチャタイプを検出し、＃１デコードチップ７３および＃２デコードチップ７６のそれぞれに通知するための制御信号を供給する。
ステップＳ３において、ストリーム分割部７２は、コントローラ７１の制御に基づいて供給されたフレームを分割し、＃１デコードチップ７３および＃２デコードチップ７６にそれぞれ供給する。
ステップＳ４において、図１６を用いて後述する分割フレームデコード処理１が実行される。
ステップＳ５において、＃１デコードチップ７３の表示出力回路９７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路９５を介して、ビデオバッファ７５にバッファリングされている画像データのうち、次に出力される画像データのデコーダ９３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がａで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。また、＃２デコードチップ７６の表示出力回路１１７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路１１５を介して、ビデオバッファ７８にバッファリングされている画像データのうち、次に出力される画像データのデコーダ１１３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がｂで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。
ステップＳ６において、セレクタ７９は、＃１デコードチップ７３および＃２デコードチップ７６からデコードされた分割フレームの画像データの供給を受け、分割されている画像データが合成されて１フレームとして表示されるように出力し、処理が終了される。
このような処理により、図７を用いて説明した復号装置５４-１は、＃１デコードチップ７３および＃２デコードチップ７６を用いて１フレームを分割してデコードすることができる。例えば、＃１デコードチップ７３のデコーダ９３および＃２デコードチップ７６のデコーダ１１３がそれぞれ１倍速に対応するデコード処理速度を有し、ストリーム分割部７２が＃１デコードチップ７３および＃２デコードチップ７６にストリームデータの１フレームをそれぞれの符号化難易度が２等分となるように分割して供給している場合、図７を用いて説明した復号装置５４-１は、２倍速のデコード処理が可能となる。
また、このような処理により、２倍速でデコード処理が可能となるばかりでなく、同等の高速復号性能においては、回路規模を削減（１つのデコードチップの処理能力を下げる）事が可能となる。また、１つのデコードチップでは対応できないようなフレーム周波数の高い符号化ストリームであっても、複数のデコードチップを用いることによりデコードすることが可能となる。具体的には、例えば、１つのデコードチップの処理能力が1920×1080/30P相当のデコードチップを２個用いることにより、1920×1080/60Pの符号化ストリームのデコードが可能となり、１つのデコードチップの処理能力が 1920×1080/60i相当のデコードチップを２個用いることにより、1920×1080/60Pの符号化ストリームを復号することが可能となり、１つのデコードチップの処理能力が1920×1080/60i相当のデコードチップを２個用いることにより、1920×1080/120iの符号化ストリームを復号することが可能となる。
更に、高速のデコード処理が可能となり、複数のデコードチップが１フレームを分割してデコードすることにより、所望のピクチャから再生を開始させるような場合、再生開始点のピクチャをデコードするために必要な参照画像が複数枚存在するようなときでも、高速で処理を行うことができるので、高速頭出し再生が実現可能となる。
次に、図１６のフローチャートを参照して、図１５のステップＳ４において実行される分割フレームデコード処理１について説明する。分割フレームデコード処理１は、＃１デコードチップ７３および＃２デコードチップ７６のそれぞれにおいて、並行して実行される。
ステップＳ２１において、＃１デコードチップ７３のストリーム入力回路９１は、ストリーム分割部７２によって分割されたデータの供給を受け、バッファ制御回路９２に供給する。バッファ制御回路９２は、供給されたデータをストリームバッファ７４にバッファリングする。また、＃２デコードチップ７６のストリーム入力回路１１１は、ストリーム分割部７２によって分割されたデータの供給を受け、バッファ制御回路１１２に供給する。バッファ制御回路１１２は、供給されたデータをストリームバッファ７７にバッファリングする。
ステップＳ２２において、バッファ制御回路９２は、ストリームバッファ７４にバッファリングされたデータを読み出してデコーダ９３に供給する。また。バッファ制御回路１１２は、ストリームバッファ７７にバッファリングされたデータを読み出してデコーダ１１３に供給する。
ステップＳ２３において、デコーダ９３およびデコーダ１１３は、コントローラ７１から供給される制御信号を基に、供給されたのはＩピクチャであるか否かを判断する。ステップＳ２３において、供給されたのはＩピクチャではないと判断された場合、処理は、後述するステップＳ２８に進む。
ステップＳ２３において、供給されたのはＩピクチャであると判断された場合、ステップＳ２４において、デコーダ９３およびデコーダ１１３は、供給されたそれぞれの符号化データに含まれるマクロブロックをデコードする。
ステップＳ２５において、バッファ制御回路９５は、デコーダ９３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１１のＩピクチャの第１の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ７５に供給する。また、バッファ制御回路１１５は、デコーダ１１３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１１のＩピクチャの第２の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ７８に供給する。
ステップＳ２６において、バッファ制御回路９５は、デコーダ９３から供給されたデコード済みのデータのうち、＃２デコードチップ７６のデコード処理に用いるために、＃２デコードチップ７６へコピーする部分（すなわち、図１０中、垂直方向の画像範囲がαで示される領域）のデータをチップ間インターフェース９６に供給する。チップ間インターフェース９６は、供給されたコピー部分の画素データを、＃２デコードチップ７６のチップ間インターフェース１１６に供給する。また、バッファ制御回路１１５は、デコーダ１１３から供給されたデコード済みのデータのうち、＃１デコードチップ７３のデコード処理に用いるために、＃１デコードチップ７３へコピーする部分（すなわち、図１０中、垂直方向の画像範囲がβで示される領域）のデータをチップ間インターフェース１１６に供給する。チップ間インターフェース１１６は、供給されたコピー部分の画素データを、＃１デコードチップ７３のチップ間インターフェース９６に供給する。
このとき、デコードチップ間を接続するインターフェース、すなわち、チップ間インターフェース９６からチップ間インターフェース１１６へデータを供給するインターフェースと、チップ間インターフェース１１６からチップ間インターフェース９６へデータを供給するインターフェースとが、それぞれ独立している（データバスなどのインターフェースを共有していない）と、データの授受に伴う複雑なアドレス制御やデータバスを占有するタイミングまたはデータの授受タイミングの制御などを必要とせず、データの転送速度も、データバスなどのインターフェースを共有する場合などと比較して、低速化することが可能となる。
なお、チップ間インターフェース９６とチップ間インターフェース１１６とを結ぶインターフェースは、例えば、＃１デコードチップ７３と＃２デコードチップ７６が実装されている基板上において、それぞれのチップの入出力端子をパターン接続すればよいため、それぞれのインターフェースを独立して用意しても、そのために必要となるハードウェアの実装上のコストは非常に安価である。
ステップＳ２７において、＃１デコードチップ７３のチップ間インターフェース９６は、＃２デコードチップ７６から供給された画素データをバッファ制御回路９５に供給する。バッファ制御回路９５は、供給された画素データをビデオバッファ７５に供給する。また。＃２デコードチップ７６のチップ間インターフェース１１６は、＃１デコードチップ７３から供給された画素データをバッファ制御回路１１５に供給する。バッファ制御回路１１５は、供給された画素データをビデオバッファ７８に供給する。すなわち、図１１を用いて説明したように、ビデオバッファ７５には、Ｉピクチャの第１の領域の画素データと、第２の領域の画素データのうち、＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がβで示された領域）の画素データとが保存され、ビデオバッファ７８には、Ｉピクチャの第２の領域の画素データと、第１の領域の画素データのうち、＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がαで示された領域）の画素データとが保存され、処理は、図１５のステップＳ４に戻り、ステップＳ５に進む。
ステップＳ２３において、供給されたのはＩピクチャではないと判断された場合、ステップＳ２８において、デコーダ９３およびデコーダ１１３は、コントローラ７１から供給される制御信号を基に、供給されたのはＰピクチャであるか否かを判断する。ステップＳ２８において、供給されたのはＰピクチャではないと判断された場合、処理は、後述するステップＳ３３に進む。
ステップＳ２８において、供給されたのはＰピクチャであると判断された場合、ステップＳ２９において、デコーダ９３およびデコーダ１１３は、参照画素データを用いて、それぞれのマクロブロックをデコードする。具体的には、Ｐピクチャに含まれるマクロブロックは、動き補償を使用しているので、デコーダ９３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路９４に出力する。動き補償回路９４は、デコーダ９３から出力される予測ベクトルに従って、バッファ制御回路９５を介して、ビデオバッファ７５から参照画素データを読み出し、読み出した参照画素データを、デコーダ９３から供給された画素データに加算し、動き補償を行う。ビデオバッファ７５には、ステップＳ２７または後述するステップＳ３２の処理により、分割されたＰピクチャのデコードに必要な参照画像が、全画素蓄積されている。また、デコーダ１１３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路１１４に出力する。動き補償回路１１４は、デコーダ１１３から出力される予測ベクトルに従って、バッファ制御回路１１５を介して、ビデオバッファ７８から参照画素データを読み出し、読み出した参照画素データを、デコーダ１１３から供給された画素データに加算し、動き補償を行う。ビデオバッファ７８には、ステップＳ２７または後述するステップＳ３２の処理により、分割されたＰピクチャのデコードに必要な参照画像が、全画素蓄積されている。
ステップＳ３０において、バッファ制御回路９５は、デコーダ９３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１３のＰピクチャの第１の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ７５に供給する。また、バッファ制御回路１１５は、デコーダ１１３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１３のＰピクチャの第２の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ７８に供給する。
ステップＳ３１において、バッファ制御回路９５は、デコーダ９３から供給されたデコード済みのデータのうち、＃２デコードチップ７６のデコード処理に用いるために、＃２デコードチップ７６へコピーする部分（すなわち、図１０中、垂直方向の画像範囲がαで示される領域）のデータをチップ間インターフェース９６に供給する。チップ間インターフェース９６は、供給されたコピー部分の画素データを、＃２デコードチップ７６のチップ間インターフェース１１６に供給する。また、バッファ制御回路１１５は、デコーダ１１３から供給されたデコード済みのデータのうち、＃１デコードチップ７３のデコード処理に用いるために、＃１デコードチップ７３へコピーする部分（すなわち、図１０中、垂直方向の画像範囲がβで示される領域）のデータをチップ間インターフェース１１６に供給する。チップ間インターフェース１１６は、供給されたコピー部分の画素データを、＃１デコードチップ７３のチップ間インターフェース９６に供給する。
ステップＳ３２において、＃１デコードチップ７３のチップ間インターフェース９６は、＃２デコードチップ７６から供給された画素データをバッファ制御回路９５に供給する。バッファ制御回路９５は、供給された画素データをビデオバッファ７５に供給する。また。＃２デコードチップ７６のチップ間インターフェース１１６は、＃１デコードチップ７３から供給された画素データをバッファ制御回路１１５に供給する。バッファ制御回路１１５は、供給された画素データをビデオバッファ７８に供給する。すなわち、図１３を用いて説明したように、ビデオバッファ７５には、Ｐピクチャの第１の領域の画素データと、第２の領域の画素データのうち、＃１デコードチップ７３のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がβで示された領域）の画素データとが保存され、ビデオバッファ７８には、Ｐピクチャの第２の領域の画素データと、第１の領域の画素データのうち、＃２デコードチップ７６のデコード処理において動きベクトルの探索範囲に含まれる領域（図１０において垂直方向の画像範囲がαで示された領域）の画素データとが保存され、処理は、図１５のステップＳ４に戻り、ステップＳ５に進む。
ステップＳ２８において、供給されたのはＰピクチャではないと判断された場合、ステップＳ３３において、デコーダ９３およびデコーダ１１３は、コントローラ７１から供給される制御信号を基に、供給されたのはＢピクチャであるか否かを判断する。ステップＳ３３において、供給されたのはＢピクチャではないと判断された場合、処理は、ステップＳ２３に戻り、それ以降の処理が繰り返される。
ステップＳ３３において、供給されたのはＢピクチャであると判断された場合、ステップＳ３４において、デコーダ９３およびデコーダ１１３は、参照画素データを用いて、それぞれのマクロブロックをデコードする。具体的には、Ｂピクチャに含まれるマクロブロックは、動き補償を使用しているので、デコーダ９３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路９４に出力する。動き補償回路９４は、デコーダ９３から出力される予測ベクトルに従って、バッファ制御回路９５を介して、ビデオバッファ７５から参照画素データを読み出し、読み出した参照画素データを、デコーダ９３から供給された画素データに加算し、動き補償を行う。ビデオバッファ７５には、ステップＳ２７またはステップＳ３２の処理により、分割されたＢピクチャのデコードに必要な参照画像が、全画素蓄積されている。また、デコーダ１１３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路１１４に出力する。動き補償回路１１４は、デコーダ１１３から出力される予測ベクトルに従って、バッファ制御回路１１５を介して、ビデオバッファ７８から参照画素データを読み出す。そして、読み出した参照画素データを、デコーダ１１３から供給された画素データに加算し、動き補償を行う。ビデオバッファ７８には、ステップＳ２７またはステップＳ３２の処理により、分割されたＢピクチャのデコードに必要な参照画像が、全画素蓄積されている。
ステップＳ３５において、バッファ制御回路９５は、デコーダ９３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１４のＢピクチャの第１の領域に対応する部分の画素データ）を、出力用の画像としてビデオバッファ７５に供給する。また、バッファ制御回路１１５は、デコーダ１１３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１４のＢピクチャの第２の領域に対応する部分の画素データ）を、出力用の画像としてビデオバッファ７８に供給し、処理は、図１５のステップＳ４に戻り、ステップＳ５に進む。
このような処理により、＃１デコードチップ７３と＃２デコードチップ７６とのそれぞれにおいて、コントローラ７１により検出されたピクチャタイプに基づいたデコード処理が実行される。また、このとき、＃１デコードチップ７３と＃２デコードチップ７６とのそれぞれにおいて、他方のデコードチップにおいて参照画像として用いられる部分の画素データを、他方のデコードチップに供給するとともに、他方のデコードチップから供給される参照画像を自分自身が参照可能なビデオバッファに供給して保存させ、参照画像として利用することができる。
なお、以上説明した処理においては、Ｉピクチャのデコードの終了後に、ＰまたはＢピクチャのデコードにおいて参照される部分の画素データを他方のデコードチップに供給し、Ｐピクチャのデコードの終了後に、ＰまたはＢピクチャのデコードにおいて参照される部分の画素データを他方のデコードチップに供給するものとして説明した。これにより、デコード済みの画素データのチップ間のコピー処理を、それぞれのピクチャがデコードされるときに実行されるようにした場合、すなわち、Ｐピクチャのデコード時に、既にデコードされてバッファリングされているＩまたはＰピクチャに対応する画素データから、Ｐピクチャのデコードにおいて参照される部分の画素データを他方のデコードチップから取得し、Ｂピクチャのデコード時に、既にデコードされてバッファリングされているＩまたはＰピクチャに対応する画素データから、Ｂピクチャのデコードにおいて参照される部分の画素データを他方のデコードチップから取得するようにした場合と比較して、それぞれのビデオバッファ（ビデオバッファ７５またはビデオバッファ７８）へのアクセス時間の合計を短くすることが可能となる。
具体的には、デコード済みの画素データのチップ間のコピー処理をそれぞれのピクチャがデコードされるときに実行されるようにした場合、図１７Ａに示されるように、Ｉピクチャのデコード時におけるビデオバッファ（ビデオバッファ７５またはビデオバッファ７８）へのアクセス時間は、Ｉピクチャに対応する復号画像の書き込み時間Ｔ１のみとなり、Ｐピクチャのデコード時におけるビデオバッファへのアクセス時間は、Ｐピクチャに対応する復号画像の書き込み時間Ｔ１に加えて、前方向の参照画の読み出し時間Ｔ２と、他方のデコードチップのデコード処理に用いられる範囲の参照画像の読み出し時間Ｔ３が必要となる。なお、参照画の読み出し時間Ｔ２は、復号画像の書き込み時間Ｔ１と略同等か、または、それ以上である。そして、Ｂピクチャのデコード時におけるビデオバッファへのアクセス時間は、Ｂピクチャに対応する復号画像の書き込み時間Ｔ１に加えて、前方向および後ろ方向の参照画の読み出し時間Ｔ２×２と、他方のデコードチップのデコード処理に用いられる範囲の前方向および後ろ方向の参照画像の読み出し時間Ｔ３×２が必要となる。
そして、Ｉピクチャのデコードの終了後にＰまたはＢピクチャのデコードにおいて参照される部分の画素データを他方のデコードチップに供給し、Ｐピクチャのデコードの終了後にＰまたはＢピクチャのデコードにおいて参照される部分の画素データを他方のデコードチップに供給するようになされている場合、図１７Ｂに示されるように、Ｉピクチャのデコード時におけるビデオバッファへのアクセス時間は、Ｉピクチャに対応する復号画像の書き込み時間Ｔ１に加えて、他方のデコードチップから供給された、後でＰまたはＢピクチャがデコードされるときに用いられる範囲の参照画像を書き込むための時間Ｔ４が必要となる。また、Ｐピクチャのデコード時におけるビデオバッファへのアクセス時間は、Ｐピクチャに対応する復号画像の書き込み時間Ｔ１と前方向の参照画の読み出し時間Ｔ２に加えて、他方のデコードチップから供給された、後でＰまたはＢピクチャがデコードされるときに用いられる範囲の参照画像を書き込むための時間Ｔ４が必要となる。そして、Ｂピクチャのデコード時におけるビデオバッファへのアクセス時間は、Ｂピクチャに対応する復号画像の書き込み時間Ｔ１と、前方向および後ろ方向の参照画の読み出し時間Ｔ２×２との合計時間となる。
すなわち、デコード済みの画素データのチップ間のコピー処理をそれぞれのピクチャがデコードされるときに実行されるようにした場合と、Ｉピクチャのデコードの終了後にＰまたはＢピクチャのデコードにおいて参照される部分の画素データを他方のデコードチップに予め供給し、Ｐピクチャのデコードの終了後にＰまたはＢピクチャのデコードにおいて参照される部分の画素データを他方のデコードチップに予め供給する場合とでは、いずれの場合においても、ビデオバッファへのアクセス時間の合計は、Ｂピクチャのデコード時に最大となるが、他のデコードチップの参照画像を予め供給しておくようにすることにより、図１７Ｂに示されるように、１ピクチャのデコードにおけるビデオバッファへの最大のアクセス時間を短縮させる（図中Ｔ５で示される時間分だけ短縮させる）ことが可能となるので、復号処理時間を短縮することができ、換言すれば、より高速に復号処理を行うことや、同一のデコード処理速度においてはデコードチップとビデオバッファとのデータ転送速度を低くすることが可能となる。
このとき、上述したように、デコードチップ間を接続するインターフェース、すなわち、チップ間インターフェース９６からチップ間インターフェース１１６へデータを供給するインターフェースと、チップ間インターフェース１１６からチップ間インターフェース９６へデータを供給するインターフェースとが、それぞれ独立している（データバスなどのインターフェースを共有していない）と、データの授受に伴う複雑なアドレス制御やデータバスを占有するタイミングまたはデータの授受タイミングの制御などを必要とせず、データの転送速度も、データバスなどのインターフェースを共有する場合などと比較して、低速化することが可能となる。
また、＃１デコードチップ７３と＃２デコードチップ７６とのそれぞれにおいて実行されるデコード処理をいずれのスライスから行うかによって、更に、復号処理時間を短縮することができ、換言すれば、より高速に復号処理を行うことが可能となる。
図１８乃至図２０を用いて、デコード処理の順番と復号処理の処理速度について説明する。
図１８は、＃１デコードチップ７３と＃２デコードチップ７６とのそれぞれにおいて実行されるデコード処理の処理順の複数のパターンを示す図である。
MPEGストリームが供給される場合、picture_headerなどに引き続き、picture_dataとして画面を構成する複数のスライスが順次供給される。この際、画面の左上部のスライスから、画面の右下部のスライスの順序で供給される。したがって、通常のデコード順では、＃１デコードチップ７３と＃２デコードチップ７６とのそれぞれにおいて、図１８の矢印１５１および矢印１５２に示されるように、各分割画面の上部から下部方向の順で復号処理が実行される。すなわち、＃１デコードチップ７３で復号されて＃２デコードチップ７６への転送が必要な、図中αで示される領域の参照画素は最後に復号される。
したがって、例えば、Ｐピクチャのデコードに続いて、Ｂピクチャがデコードされる場合、＃２デコードチップ７６においてＰピクチャの＃２デコードチップ７６でデコードする領域のデコードが終了しても、＃１デコードチップ７３で復号された図中αで示される領域の参照画素が＃２デコードチップ７６に供給されてビデオデコーダ７８に蓄積されるまで、次のＢピクチャのデコード処理を開始することができない。
このように、参照画素の他のデコードチップへのコピー（転送）にかかる時間のために発生するデコード処理の待ち時間を短縮するためには、デコードチップ間の参照画素の転送速度を速めなければならない。
そこで、本発明を適用した復号装置５４においては、＃１デコードチップ７３におけるデコード処理順を、矢印１５１に示される場合とは異なるものとすることができる。
すなわち、図７に示される復号装置５４-１において、＃１デコードチップ７３に供給される分割された符号化ストリームは、ストリームバッファ７４に蓄積されるので、バッファ制御回路９２は、図中αで示される領域の参照画素を先に読み出してデコーダ９３に供給する。具体的には、例えば、図１８の矢印１５３に示されるように、図中αで示される領域においては、右下のスライス（＃２デコードチップ７６でデコードする領域に近いスライス）から順にデコーダ９３に供給され、続いて、＃１デコードチップ７３でデコードする領域の画像のうちの残る領域においては、矢印１５４に示されるように、右下のスライスから順にデコーダ９３に供給されるようにしてもよい。また、図１８の矢印１５５に示されるように、図中αで示される領域においては、左上のスライスから順にデコーダ９３に供給され、続いて、＃１デコードチップ７３でデコードする領域の画像のうちの残る領域においても、矢印１５６に示されるように、左上のスライスから順にデコーダ９３に供給されるようにしてもよい。また、図１８の矢印１５７に示されるように、図中αで示される領域においては、右下のスライスから順にデコーダ９３に供給され、続いて、＃１デコードチップ７３でデコードする領域の画像のうちの残る領域においては、矢印１５８に示されるように、左上のスライスから順にデコーダ９３に供給されるようにしてもよい。
図中αで示される領域の参照画素が先に読み出されてデコーダ９３に供給されるようになされていれば、上述したいずれのパターンにおいても、＃２デコードチップ７６でデコードする領域のデコード処理が全て終了する前に、図中αで示される領域の参照画素はデコードされて＃２デコードチップ７６に供給されるので、他のデコードチップへのコピー（転送）にかかる時間のためにデコード処理の待ち時間が発生するのを防止することができる。
すなわち、図１８の矢印１５１および矢印１５２に示されるように、各分割画面の上部から下部方向の順で復号処理が実行された場合、図１９に示されるように、＃１デコードチップ７３で図中αで示される領域のデコード処理が開始され、復号された参照画素の＃２デコードチップ７６への供給が順次実行されても、＃２デコードチップ７６でデコードされる領域のデコード処理が終了するまでに、データの転送（図中の矢印１７２）は終了されない。すなわち、図中αで示される領域の参照画素が＃２デコードチップ７６へ供給されてビデオデコーダ７８に蓄積されるまで、次のピクチャのデコード処理を開始する（図中の矢印１７３）ことができない。
これに対して、図１８の矢印１５３乃至１５８に示されるように、図中αで示される領域の符号化ストリームが先に読み出されてデコーダ９３に供給されるようになされていれば、図２０に示されるように、＃１デコードチップ７３で図中αで示される領域のデコード処理が先に開始され、復号された参照画素の＃２デコードチップ７６への供給が順次されている間に、それ以外の領域のデコード処理が実行されるので、＃２デコードチップ７６でデコードされる領域のデコード処理が終了するまでに、データの転送（図中の矢印１８１および矢印１８２）は終了される。すなわち、＃２デコードチップ７６でデコードされる領域のデコード処理が終了した後、直ちに、次のピクチャのデコード処理を開始する（図中の矢印１８３）ことができる。
すなわち、それぞれのデコードチップにおいて他方のデコードチップに供給する領域のデコードを優先的に実行することにより、転送速度を大幅に高速化することなく他の部分のデコード処理の間に、データの転送処理を終了させることができる。
次に、図２１は、復号装置５４の第２の構成例である復号装置５４−２の構成を示すブロック図である。復号装置５４−２は、デコードチップを３つ用いて供給される符号化ストリームをデコードすることができるようになされている。
復号装置５４−２は、コントローラ２０１、ストリーム分割部２０２、＃１デコードチップ２０３、第１のバッファ２０４、＃２デコードチップ２０５、第２のバッファ２０６、＃３デコードチップ２０７、第３のバッファ２０８、および、セレクタ２０９で構成されている。復号装置５４−２には、４つ以上のデコードチップを備えるようにしても良いが、ここでは、＃１デコードチップ２０３乃至＃３デコードチップ２０７の３つのデコードチップが備えられているものとして説明する。また、第１のバッファ２０４乃至第３のバッファ２０８のそれぞれは、ストリームバッファとビデオバッファを備えている。なお、ストリームバッファとビデオバッファとが個別に設けられるようにしてもよいことは言うまでもない。
コントローラ２０１は、ユーザの操作入力、または、外部の装置から供給される制御信号、または、ストリーム分割部２０２から供給された情報を基に、復号装置５４−２の動作を制御するものである。
ストリーム分割部２０２は、コントローラ２０１の制御に基づいて、供給された符号化ストリームのシーケンス層、GOP層、ピクチャ層のデコードを行い、符号化ストリームのそれぞれのピクチャをデコードチップの個数分（ここでは３つ）に分割し、＃１デコードチップ２０３乃至＃３デコードチップ２０７にそれぞれ供給する。ピクチャの分割の仕方は、例えば、入力ストリームに含まれるピクチャのそれぞれをスライスを単位としてデコードチップの個数分（ここでは３つ）に分割したり、入力ストリームに含まれるピクチャのそれぞれを縦にデコードチップの個数分（ここでは３つ）に分割したり、入力ストリームに含まれるピクチャのそれぞれを、斜めにデコードチップの個数分（ここでは３つ）に分割する（しかしながら、例えば、デコード方式がMPEG2などである場合には、縦や斜めの分割は、スライス単位の分割と比較して困難であるかもしれない）などの方法がある。ストリーム分割部２０２は、例えば、１枚のピクチャをスライスを単位としてデコードチップの個数分に分割するとき、スライススタートコードを基にして、各フレームを分割することができる。
また、ストリーム分割部２０２は、供給された符号化ストリームのシーケンス層、GOP層、ピクチャ層のデコードを行った結果得られる、例えば、ピクチャタイプなどの情報を、コントローラ２０１に供給する。
なお、ストリーム分割部２０２は、入力ストリームに含まれるピクチャのそれぞれをデコードチップの個数より多く分割して、その複数の分割されたピクチャを備えられているデコードチップの個数に分けて、供給するようにしても良いが、入力ストリームに含まれるピクチャのそれぞれをデコードチップの個数のまとまった（分離されていない）デコード単位に分割するようにしたほうが、参照部分の画素のデコードチップ間の授受の処理が複雑にならないので好適である。
なお、ピクチャの分割の方法は、等分割であっても、不等分な分割であっても良い。ストリーム分割部２０２は、例えば、画像の複雑さを検出する機能を備えるようにして、ピクチャの部分によって画像の複雑さが著しく異なっているような場合、画像の複雑さ（符号化難易度）に基づいて、ピクチャの分割の割合を決定することができるようにしても良い。
＃１デコードチップ２０３は、コントローラ２０１の制御に基づいて、ストリーム分割部２０２により供給された分割後のピクチャをデコードする。このとき、＃１デコードチップ２０３は、＃２デコードチップ２０５のデコード処理の参照画像として必要となる可能性のある領域の画素データを＃２デコードチップ２０５に供給するとともに、＃２デコードチップ２０５から供給されるデコード済みの画素データを第１のバッファ２０４に記憶し、必要に応じて参照することにより、デコード処理を実行する。
第１のバッファ２０４は、例えば、DRAMなどにより構成され、＃１デコードチップ２０３に供給された符号化ストリーム、＃１デコードチップ２０３においてデコードされたビデオ信号（画素データ）、および、＃２デコードチップ２０５から供給されたデコード済みのビデオ信号（画素データ）の供給を受けて、これを一時保存する。
＃２デコードチップ２０５は、コントローラ２０１の制御に基づいて、ストリーム分割部２０２により供給された分割後のピクチャをデコードする。このとき、＃２デコードチップ２０５は、＃１デコードチップ２０３のデコード処理の参照画像として必要となる領域の画素データを＃１デコードチップ２０３に供給し、＃３デコードチップ２０７のデコード処理の参照画像として必要となる領域の画素データを＃３デコードチップ２０７に供給するとともに、＃１デコードチップ２０３または＃３デコードチップ２０７から供給されるデコード済みの画素データを第２のバッファ２０６に記憶し、必要に応じて参照することにより、デコード処理を実行する。
第２のバッファ２０６は、例えば、DRAMなどにより構成され、＃２デコードチップ２０５に供給された符号化ストリーム、＃２デコードチップ２０５においてデコードされたビデオ信号（画素データ）、または、＃１デコードチップ２０３から供給されたデコード済みのビデオ信号（画素データ）、または、＃３デコードチップ２０７から供給されたデコード済みのビデオ信号（画素データ）の供給を受けて、これを一時保存する。
＃３デコードチップ２０７は、コントローラ２０１の制御に基づいて、ストリーム分割部２０２により供給された分割後のピクチャをデコードする。このとき、＃３デコードチップ２０７は、＃２デコードチップ２０５のデコード処理の参照画像として必要となる領域の画素データを＃２デコードチップ２０５に供給するとともに、＃２デコードチップ２０５から供給されるデコード済みの画素データを第３のバッファ２０８に記憶し、必要に応じて参照することにより、デコード処理を実行する。
第３のバッファ２０８は、例えば、DRAMなどにより構成され、＃３デコードチップ２０７に供給された符号化ストリーム、＃３デコードチップ２０７においてデコードされたビデオ信号（画素データ）、または、＃２デコードチップ２０５から供給されたデコード済みのビデオ信号（画素データ）の供給を受けて、これを一時保存する。
セレクタ２０９は、＃１デコードチップ２０３乃至＃３デコードチップ２０７から、デコード済みの画素データの供給を受け、復号ビデオデータとして出力する。
また、復号装置５４−２は、必要に応じて、更に、ドライブ８０を設けることができる。ドライブ８０は、コントローラ２０１と接続され、装着されるリムーバブルメディア８１との情報の授受が可能なようになされている。
図２１に示されるように、＃１デコードチップ２０３乃至＃３デコードチップ２０７の３つのデコードチップを用いてデコード処理が行われる場合においても、上述した２つのデコードチップを用いたデコード処理と基本的に同様の処理が実行される。
すなわち、図２２に示されるように、＃１デコードチップ２０３でデコードされる領域（図中ａで示される領域）のうち、＃２デコードチップ２０５のデコード処理の参照画像として必要となる領域（図中αで示される領域）の画素データが＃２デコードチップ２０５に供給される。また、＃２デコードチップ２０５でデコードされる領域（図中ｂで示される領域）のうち、＃１デコードチップ２０３のデコード処理の参照画像として必要となる領域（図中βで示される領域）の画素データが＃１デコードチップ２０３に供給されるとともに、＃３デコードチップ２０７のデコード処理の参照画像として必要となる領域（図中γで示される領域）の画素データが＃３デコードチップ２０７に供給される。そして、＃３デコードチップ２０７でデコードされる領域（図中ｃで示される領域）のうち、＃２デコードチップ２０５のデコード処理の参照画像として必要となる領域（図中δで示される領域）の画素データが＃２デコードチップ２０５に供給される。
そして、＃１デコードチップ２０３乃至＃３デコードチップ２０７においては、図２３に示されるように、矢印２５１乃至矢印２５３に示されるように、ストリーム分割部２０２から供給される順番でそれぞれのスライスをデコードするようにしてもよいが、特に、＃１デコードチップ２０３および＃２デコードチップ２０５においては、矢印２６１乃至矢印２８５で示される３つのデコード順パターンのように、他のデコードチップに供給する必要のあるスライスから、デコード処理を開始するようにすると、データの転送のためにデコード処理に遅延が発生することがないので好適である。
すなわち、＃１デコードチップ２０３において、例えば、図２３の矢印２６１に示されるように、図中αで示される領域においては、右下のスライス（＃２デコードチップ２０５でデコードする領域に近いスライス）から順にデコーダに供給され、続いて、＃１デコードチップ２０３でデコードする領域の画像のうちの残る領域においては、矢印２６２に示されるように、右下のスライスから順にデコーダに供給されるようにしてもよい。また、矢印２７１に示されるように、図中αで示される領域においては、左上のスライスから順にデコーダに供給され、続いて、＃１デコードチップ２０３でデコードする領域の画像のうちの残る領域においても、矢印２７２に示されるように、左上のスライスから順にデコーダに供給されるようにしてもよい。また、矢印２８１に示されるように、図中αで示される領域においては、右下のスライスから順にデコーダに供給され、続いて、＃１デコードチップ２０３でデコードする領域の画像のうちの残る領域においては、矢印２８２に示されるように、左上のスライスから順にデコーダに供給されるようにしてもよい。
そして、＃２デコードチップ２０５において、例えば、図２３の矢印２６３に示されるように、図中γで示される領域においては、右下のスライス（＃３デコードチップ２０７でデコードする領域に近いスライス）から順にデコーダに供給され、続いて、図中βで示される領域においては、矢印２６４に示されるように、右下のスライスから順にデコーダに供給され、＃２デコードチップ２０５でデコードする領域の画像のうちの残る領域においても、矢印２６５に示されるように、右下のスライスから順にデコーダに供給されるようにしてもよい。また、矢印２７３に示されるように、図中βで示される領域においては、左上のスライス（＃１デコードチップ２０３でデコードする領域に近いスライス）から順にデコーダに供給され、続いて、図中γで示される領域においては、矢印２７４に示されるように、左上のスライスから順にデコーダに供給され、＃２デコードチップ２０５でデコードする領域の画像のうちの残る領域においても、矢印２７５に示されるように、左上のスライスから順にデコーダに供給されるようにしてもよい。また、矢印２８３に示されるように、図中βで示される領域においては、左上のスライス（＃１デコードチップ２０３でデコードする領域に近いスライス）から順にデコーダに供給され、続いて、図中γで示される領域においては、矢印２８４に示されるように、右下のスライス（＃３デコードチップ２０７でデコードする領域に近いスライス）から順にデコーダに供給され、＃２デコードチップ２０５でデコードする領域の画像のうちの残る領域においても、矢印２８５に示されるように、右下のスライスから順にデコーダに供給されるようにしてもよい。
次に、図２４は、復号装置５４の第３の構成例である復号装置５４−３の構成を示すブロック図である。
なお、図７を用いて説明した場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。
すなわち、図２４の復号装置５４−３は、＃１デコードチップ７３に代わって＃１デコードチップ３０１が設けられ、＃２デコードチップ７６に代わって＃２デコードチップ３０３が設けられ、ストリームバッファ７４およびビデオバッファ７５を含む＃１バッファ３０２、並びに、ストリームバッファ７７およびビデオバッファ７８を含む＃２バッファ３０４が設けられている以外は、基本的に、図７を用いて説明した復号装置５４−１と同様の構成を有している。また、＃１デコードチップ３０１は、バッファ制御回路９２およびバッファ制御回路９５に代わって、＃１バッファ３０２へのデータの記憶および＃１バッファ３０２からのデータの読み出しを制御するバッファ制御回路３１１が設けられている以外は、基本的に＃１デコードチップ７３と同様の構成を有し、＃２デコードチップ３０３は、バッファ制御回路１１２およびバッファ制御回路１１５に代わって、＃２バッファ３０４へのデータの記憶および＃２バッファ３０４からのデータの読み出しを制御するバッファ制御回路３２１が設けられている以外は、基本的に＃２デコードチップ７６と同様の構成を有している。
そして、図２４の復号装置５４−３は、バッファ制御回路９２およびバッファ制御回路９５が実行していた処理をバッファ制御回路３１１が実行し、バッファ制御回路１１２およびバッファ制御回路１１５が実行していた処理をバッファ制御回路３２１が実行する以外は、図１５および図１６のフローチャートを用いて説明した処理と基本的に同様の処理を実行する。更に、図２４の復号装置５４−３は、図１８または図２３を用いて説明した場合と同様に、フレーム内のデコード処理の順番を、他のデコードチップに供給される領域を優先するようにすることにより、デコード処理を高速化することが可能となる。
上述した復号装置５４−１乃至復号装置５４−３においては、供給されたストリームデータのピクチャタイプをコントローラ７１が検出し、デコードチップのそれぞれにピクチャタイプを通知するための制御信号を供給するようになされていたが、供給されたストリームデータのピクチャタイプは、デコードチップのそれぞれが検出することができるようにしてもよい。
次に、図２５は、復号装置５４の第４の構成例である復号装置５４−４の構成を示すブロック図である。復号装置５４−４においては、供給されたストリームデータのピクチャタイプをデコードチップのそれぞれが検出することができるようになされている。
なお、図７を用いて説明した場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。
すなわち、図２５の復号装置５４−４は、コントローラ７１に代わってコントローラ３５１が設けられ、＃１デコードチップ７３に代わって＃１デコードチップ３５２が設けられ、＃２デコードチップ７６に代わって＃２デコードチップ３５３が設けられている以外は、基本的に、図７を用いて説明した復号装置５４−１と同様の構成を有している。また、例えば、図２４を用いて説明したようにして、ストリームバッファ７４およびビデオバッファ７５を含む＃１バッファ３０２、並びに、ストリームバッファ７７およびビデオバッファ７８を含む＃２バッファ３０４が設けられ、それぞれのデコードチップにおいて、バッファ制御回路が１つだけ設けられている場合も、その処理は基本的に同一となるので、そのように構成されている復号装置のブロック図およびその処理の詳細な説明は省略する。
また、＃１デコードチップ３５２は、ストリーム入力回路９１に代わって、供給されたストリームデータのピクチャタイプを検出することが可能なストリーム入力回路３６１が設けられている以外は、基本的に＃１デコードチップ７３と同様の構成を有し、＃２デコードチップ３５３は、ストリーム入力回路１１１に代わって、供給されたストリームデータのピクチャタイプを検出することが可能なストリーム入力回路３７１が設けられている以外は、基本的に＃２デコードチップ７６と同様の構成を有している。
次に、図２６のフローチャートを参照して、図２５を用いて説明した復号装置５４−４において実行されるデコード処理２について説明する。
ステップＳ５１において、ストリーム分割部７２は、ストリームデータの供給を受ける。
ステップＳ５２において、ストリーム分割部７２は、コントローラ３５１の制御に基づいて供給されたフレームを分割し、＃１デコードチップ３５２および＃２デコードチップ３５３にそれぞれ供給する。
ステップＳ５３において、図２７を用いて後述する分割フレームデコード処理２が実行される。
ステップＳ５４において、＃１デコードチップ３５２の表示出力回路９７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路９５を介して、ビデオバッファ７５にバッファリングされている画像データのうち、次に出力される画像データのデコーダ９３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がａで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。また、＃２デコードチップ３５３の表示出力回路１１７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路１１５を介して、ビデオバッファ７８にバッファリングされている画像データのうち、次に出力される画像データのデコーダ１１３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がｂで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。
ステップＳ５５において、セレクタ７９は、＃１デコードチップ３５２および＃２デコードチップ３５３からデコードされた分割フレームの画像データの供給を受け、分割されている画像データが合成されて１フレームとして表示されるように出力し、処理が終了される。
このような処理により、図２５を用いて説明した復号装置５４−４は、＃１デコードチップ３５２および＃２デコードチップ３５３を用いて１フレームを分割してデコードすることができる。例えば、＃１デコードチップ３５２のデコーダ９３および＃２デコードチップ３５３のデコーダ１１３がそれぞれ１倍速に対応するデコード処理速度を有し、ストリーム分割部７２が＃１デコードチップ３５２および＃２デコードチップ３５３にストリームデータの１フレームをそれぞれの符号化難易度が２等分となるように分割して供給している場合、図２５を用いて説明した復号装置５４−４は、２倍速のデコード処理が可能となる。
また、このような処理により、２倍速でデコード処理が可能となるばかりでなく、同等の高速復号性能においては、回路規模を削減（１つのデコードチップの処理能力を下げる）事が可能となる。また、１つのデコードチップでは対応できないようなフレーム周波数の高い符号化ストリームであっても、複数のデコードチップを用いることによりデコードすることが可能となる。
更に、高速のデコード処理が可能となり、複数のデコードチップが１フレームを分割してデコードすることにより、所望のピクチャから再生を開始させるような場合、再生開始点のピクチャをデコードするために必要な参照画像が複数枚存在するようなときでも、高速で処理を行うことができるので、高速頭出し再生が実現可能となる。
次に、図２７のフローチャートを参照して、図２６のステップＳ５３において実行される分割フレームデコード処理２について説明する。分割フレームデコード処理２は、＃１デコードチップ３５２および＃２デコードチップ３５３のそれぞれにおいて、並行して実行される。
ステップＳ７１において、＃１デコードチップ３５２のストリーム入力回路３６１は、ストリーム分割部７２によって分割されたデータの供給を受け、供給されたフレームのピクチャタイプを検出する。また、＃２デコードチップ３５３のストリーム入力回路３７１は、ストリーム分割部７２によって分割されたデータの供給を受け、供給されたフレームのピクチャタイプを検出する。
ステップＳ７２において、＃１デコードチップ３５２のストリーム入力回路３６１は、供給されたフレームをバッファ制御回路９２に供給する。バッファ制御回路９２は、供給されたデータをストリームバッファ７４にバッファリングする。また、＃２デコードチップ３５３のストリーム入力回路３７１は、供給されたフレームを、バッファ制御回路１１２に供給する。バッファ制御回路１１２は、供給されたデータをストリームバッファ７７にバッファリングする。
ステップＳ７３において、バッファ制御回路９２は、ストリームバッファ７４にバッファリングされたデータを読み出してデコーダ９３に供給する。また。バッファ制御回路１１２は、ストリームバッファ７７にバッファリングされたデータを読み出してデコーダ１１３に供給する。このとき、上述したように、他のデコードチップに参照画素として供給する必要のある領域のマクロブロックからデコードが開始されるように、優先的にデコーダに供給すると好適である。
ステップＳ７４において、デコーダ９３およびデコーダ１１３は、ステップＳ７１の検出結果を基に、供給されたのはＩピクチャであるか否かを判断する。ステップＳ７４において、供給されたのはＩピクチャではないと判断された場合、処理は、後述するステップＳ７９に進む。
ステップＳ７４において、供給されたのはＩピクチャであると判断された場合、ステップＳ７５乃至ステップＳ７８において、図１６のステップＳ２４乃至ステップＳ２７と同様の処理が実行される。すなわち、供給されたそれぞれの符号化データに含まれるマクロブロックがデコードされ、デコード済みのデータが、参照画像および出力用の画像としてビデオバッファ７５に供給される。そして、デコード済みのデータのうち、他のデコードチップのデコード処理に用いるために他のデコードチップへコピーする領域（すなわち、図１０中、垂直方向の画像範囲がαまたはβで示される領域）のデータがチップ間インターフェースを介して他のチップに供給され、他のデコードチップから供給された画素データがビデオバッファに保存されて、処理は、図２６のステップＳ５３に戻り、ステップＳ５４に進む。
ステップＳ７４において、供給されたのはＩピクチャではないと判断された場合、ステップＳ７９において、デコーダ９３およびデコーダ１１３は、ステップＳ７１の検出結果を基に、供給されたのはＰピクチャであるか否かを判断する。ステップＳ７９において、供給されたのはＰピクチャではないと判断された場合、処理は、後述するステップＳ８４に進む。
ステップＳ７９において、供給されたのはＰピクチャであると判断された場合、ステップＳ８０乃至ステップＳ８３において、図１６のステップＳ２９乃至ステップＳ３２と同等の処理が実行される。すなわち、参照画素データを用いて、それぞれのマクロブロックがデコードされ、デコード済みのデータが、参照画像および出力用の画像としてビデオバッファに供給される。そして、デコード済みのデータのうち、他のデコードチップのデコード処理に用いるために、他のデコードチップへコピーする部分（すなわち、図１０中、垂直方向の画像範囲がαまたはβで示される領域）のデータがチップ間インターフェースを介して他のデコードチップに供給される。そして、他のデコードチップから供給された画素データがビデオバッファに供給されて保存され、処理は、図２６のステップＳ５３に戻り、ステップＳ５４に進む。
ステップＳ７９において、供給されたのはＰピクチャではないと判断された場合、ステップＳ８４において、デコーダ９３およびデコーダ１１３は、ステップＳ７１の検出結果を基に、供給されたのはＢピクチャであるか否かを判断する。ステップＳ８４において、供給されたのはＢピクチャではないと判断された場合、処理は、ステップＳ７４に戻り、それ以降の処理が繰り返される。
ステップＳ８４において、供給されたのはＢピクチャであると判断された場合、ステップＳ８５およびステップＳ８６において、図１６のステップＳ３４およびステップＳ３５と同様の処理が実行される。すなわち、参照画素データを用いて、それぞれのマクロブロックがデコードされ、デコード済みの画素データがビデオバッファに供給されて保存され、処理は、図２６のステップＳ５３に戻り、ステップＳ５４に進む。
このような処理により、＃１デコードチップ３５２と＃２デコードチップ３５３とのそれぞれにおいて検出されたピクチャタイプに基づいたデコード処理が実行される。また、このとき、＃１デコードチップ３５２と＃２デコードチップ３５３とのそれぞれにおいて、他方のデコードチップにおいて参照画像として用いられる部分の画素データを、他方のデコードチップに供給するとともに、他方のデコードチップから供給される参照画像を自分自身が参照可能なビデオバッファに供給して保存させ、参照画像として利用することができる。
なお、復号装置５４に設けられるデコードチップの数が３つまたは４つ以上である場合も、それぞれのデコードチップにおいてピクチャタイプを検出し、同様のデコード処理を行うことができるのは言うまでもない。
上述した復号装置５４−１乃至復号装置５４−４においては、供給されたストリームデータがストリーム分割部７２によりデコードチップの数に分割されて、それぞれのデコードチップに供給されるようになされていたが、それぞれのデコードチップに供給されたストリームデータが供給され、デコードチップは、コントローラの制御に基づいて、供給されたストリームデータのフレームの所定の一部分のみをデコードすることができるようにしてもよい。
次に、図２８は、復号装置５４の第５の構成例である復号装置５４−５の構成を示すブロック図である。復号装置５４−５においては、供給されたストリームデータはそれぞれのデコードチップに供給され、デコードチップは、コントローラの制御に基づいて、供給されたストリームデータのフレームの所定の一部分のみをデコードするようになされている。
なお、図７を用いて説明した場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。
すなわち、図２８の復号装置５４−５は、ストリーム分割部７２が省略され、コントローラ７１に代わってコントローラ３８１が設けられ、＃１デコードチップ７３に代わって＃１デコードチップ３８２が設けられ、＃２デコードチップ７６に代わって＃２デコードチップ３８３が設けられている以外は、基本的に、図７を用いて説明した復号装置５４−１と同様の構成を有している。また、例えば、図２４を用いて説明したようにして、ストリームバッファ７４およびビデオバッファ７５を含む＃１バッファ３０２、並びに、ストリームバッファ７７およびビデオバッファ７８を含む＃２バッファ３０４が設けられ、それぞれのデコードチップにおいて、バッファ制御回路が１つだけ設けられている場合も、その処理は基本的に同一となるので、そのように構成されている復号装置のブロック図およびその処理の詳細な説明は省略する。
また、＃１デコードチップ３８２は、ストリーム入力回路９１に代わって、コントローラ３８１の制御に基づいて、供給されたストリームデータのフレームのうちの所定の一部分を選択してバッファ制御回路９２に供給することが可能なストリーム入力回路３９１が設けられている以外は、基本的に＃１デコードチップ７３と同様の構成を有し、＃２デコードチップ３８３は、ストリーム入力回路１１１に代わって、コントローラ３８１の制御に基づいて、供給されたストリームデータのフレームのうちの所定の一部分を選択してバッファ制御回路１１２に供給することが可能なストリーム入力回路３９２が設けられている以外は、基本的に＃２デコードチップ７６と同様の構成を有している。
次に、図２９のフローチャートを参照して、図２８を用いて説明した復号装置５４−５において実行されるデコード処理３について説明する。
ステップＳ１１１において、復号装置５４-５は、ストリームデータの供給を受け、ステップＳ１１２において、供給されたストリームデータが＃１デコードチップ３８２および＃２デコードチップ３８３にそれぞれ供給される。
ステップＳ１１３において、図３０を用いて後述する分割フレームデコード処理３が実行される。
ステップＳ１１４において、＃１デコードチップ３８２の表示出力回路９７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路９５を介して、ビデオバッファ７５にバッファリングされている画像データのうち、次に出力される画像データのデコーダ９３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がａで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。また、＃２デコードチップ３８３の表示出力回路１１７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路１１５を介して、ビデオバッファ７８にバッファリングされている画像データのうち、次に出力される画像データのデコーダ１１３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がｂで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。
ステップＳ１１５において、セレクタ７９は、＃１デコードチップ３８２および＃２デコードチップ３８３からデコードされた分割フレームの画像データの供給を受け、分割されている画像データが合成されて１フレームとして表示されるように出力し、処理が終了される。
このような処理により、図２８を用いて説明した復号装置５４−５は、＃１デコードチップ３８２および＃２デコードチップ３８３を用いて１フレームを分割してデコードすることができる。例えば、＃１デコードチップ３８２のデコーダ９３および＃２デコードチップ３８３のデコーダ１１３がそれぞれ１倍速に対応するデコード処理速度を有し、＃１デコードチップ３８２および＃２デコードチップ３８３が、それぞれ、ストリームデータの１フレームのうちの半分を選択してデコードするようになされている場合、図２８を用いて説明した復号装置５４−５は、２倍速のデコード処理が可能となる。
また、このような処理により、２倍速でデコード処理が可能となるばかりでなく、同等の高速復号性能においては、回路規模を削減（１つのデコードチップの処理能力を下げる）事が可能となる。また、１つのデコードチップでは対応できないようなフレーム周波数の高い符号化ストリームであっても、複数のデコードチップを用いることによりデコードすることが可能となる。
更に、高速のデコード処理が可能となり、複数のデコードチップが１フレームを分割してデコードすることにより、所望のピクチャから再生を開始させるような場合、再生開始点のピクチャをデコードするために必要な参照画像が複数枚存在するようなときでも、高速で処理を行うことができるので、高速頭出し再生が実現可能となる。
次に、図３０のフローチャートを参照して、図２９のステップＳ１１３において実行される分割フレームデコード処理３について説明する。分割フレームデコード処理３は、＃１デコードチップ３８２および＃２デコードチップ３８３のそれぞれにおいて、並行して実行される。
ステップＳ１３１において、＃１デコードチップ３８２のストリーム入力回路３９１は、ストリームデータの供給を受け、供給されたフレームのピクチャタイプを検出する。また、＃２デコードチップ３８３のストリーム入力回路３９２は、ストリームデータの供給を受け、供給されたフレームのピクチャタイプを検出する。
ステップＳ１３２において、＃１デコードチップ３８２のストリーム入力回路３９１および＃２デコードチップ３８３のストリーム入力回路３９２は、コントローラ３８１の制御に基づいて、供給されたフレームのうち、例えば、図８を用いて説明したフレームの分割における場合と同様にして、デコードする範囲を選択して抽出する。
ステップＳ１３３において、＃１デコードチップ３８２のストリーム入力回路３９１は、供給されたフレームのうち、デコード範囲として抽出した部分をバッファ制御回路９２に供給する。バッファ制御回路９２は、供給されたデータをストリームバッファ７４にバッファリングする。また、＃２デコードチップ３８３のストリーム入力回路３９２は、供給されたフレームのうち、デコード範囲として抽出した部分を、バッファ制御回路１１２に供給する。バッファ制御回路１１２は、供給されたデータをストリームバッファ７７にバッファリングする。
ステップＳ１３４において、バッファ制御回路９２は、ストリームバッファ７４にバッファリングされたデータを読み出してデコーダ９３に供給する。また。バッファ制御回路１１２は、ストリームバッファ７７にバッファリングされたデータを読み出してデコーダ１１３に供給する。このとき、上述したように、他のデコードチップに参照画素として供給する必要のある領域のマクロブロックからデコードが開始されるように、優先的にデコーダに供給すると好適である。
ステップＳ１３５において、デコーダ９３およびデコーダ１１３は、ステップＳ１３１の検出結果を基に、供給されたのはＩピクチャであるか否かを判断する。ステップＳ１３５において、供給されたのはＩピクチャではないと判断された場合、処理は、後述するステップＳ１４０に進む。
ステップＳ１３５において、供給されたのはＩピクチャであると判断された場合、ステップＳ１３６乃至ステップＳ１３９において、図１６のステップＳ２４乃至ステップＳ２７と同様の処理が実行される。すなわち、供給されたそれぞれの符号化データに含まれるマクロブロックがデコードされ、デコード済みのデータが、参照画像および出力用の画像としてビデオバッファ７５に供給される。そして、デコード済みのデータのうち、他のデコードチップのデコード処理に用いるために他のデコードチップへコピーする領域（すなわち、図１０中、垂直方向の画像範囲がαまたはβで示される領域）のデータがチップ間インターフェースを介して他のチップに供給され、他のデコードチップから供給された画素データがビデオバッファに保存されて、処理は、図２９のステップＳ１１３に戻り、ステップＳ１１４に進む。
ステップＳ１３５において、供給されたのはＩピクチャではないと判断された場合、ステップＳ１４０において、デコーダ９３およびデコーダ１１３は、ステップＳ１３１の検出結果を基に、供給されたのはＰピクチャであるか否かを判断する。ステップＳ１４０において、供給されたのはＰピクチャではないと判断された場合、処理は、後述するステップＳ１４５に進む。
ステップＳ１４０において、供給されたのはＰピクチャであると判断された場合、ステップＳ１４１乃至ステップＳ１４４において、図１６のステップＳ２９乃至ステップＳ３２と同等の処理が実行される。すなわち、参照画素データを用いて、それぞれのマクロブロックがデコードされ、デコード済みのデータが、参照画像および出力用の画像としてビデオバッファに供給される。そして、デコード済みのデータのうち、他のデコードチップのデコード処理に用いるために他のデコードチップへコピーする部分（すなわち、図１０中、垂直方向の画像範囲がαまたはβで示される領域）のデータがチップ間インターフェースを介して他のデコードチップに供給される。そして、他のデコードチップから供給された画素データがビデオバッファに供給されて保存され、処理は、図２９のステップＳ１１３に戻り、ステップＳ１１４に進む。
ステップＳ１４０において、供給されたのはＰピクチャではないと判断された場合、ステップＳ１４５において、デコーダ９３およびデコーダ１１３は、ステップＳ１３１の検出結果を基に、供給されたのはＢピクチャであるか否かを判断する。ステップＳ１４５において、供給されたのはＢピクチャではないと判断された場合、処理は、ステップＳ１３５に戻り、それ以降の処理が繰り返される。
ステップＳ１４５において、供給されたのはＢピクチャであると判断された場合、ステップＳ１４６およびステップＳ１４７において、図１６のステップＳ３４およびステップＳ３５と同様の処理が実行される。すなわち、参照画素データを用いて、それぞれのマクロブロックがデコードされ、デコード済みの画素データがビデオバッファに供給されて保存され、処理は、図２９のステップＳ１１３に戻り、ステップＳ１１４に進む。
このような処理により、＃１デコードチップ３８２と＃２デコードチップ３８３とのそれぞれにストリームデータの全フレームが供給され、デコード範囲が選択されて抽出され、ピクチャタイプが検出されて、抽出されたデコード範囲のマクロブロックに対して、検出されたピクチャタイプに基づいたデコード処理が実行される。また、このとき、＃１デコードチップ３８２と＃２デコードチップ３８３とのそれぞれにおいて、他方のデコードチップにおいて参照画像として用いられる部分の画素データが、他方のデコードチップに供給されるとともに、他方のデコードチップから供給される参照画像が自分自身が参照可能なビデオバッファに供給されて保存され、参照画像として利用することができる。
なお、図２９および図３０を用いて説明した処理では、供給されたフレームのピクチャタイプを＃１デコードチップ３８２と＃２デコードチップ３８３がそれぞれ検出するものとして説明したが、供給されたフレームのピクチャタイプは、コントローラ３８１が検出することができるようにしてもよいことは言うまでもない。
また、復号装置５４に設けられるデコードチップの数が３つまたは４つ以上である場合も、それぞれのデコードチップにおいてデコードする領域を検出し、同様のデコード処理を行うことができるのは言うまでもない。
上述した復号装置５４−１乃至復号装置５４−５においては、それぞれのデコードチップが実行する処理において利用されるバッファが個別に設けられるようになされていたが、それぞれのデコードチップが実行する処理において利用されるバッファを共通のバッファとするようにしてもよい。
次に、図３１は、復号装置５４の第６の構成例である復号装置５４−６の構成を示すブロック図である。復号装置５４−６においては、それぞれのデコードチップが実行する処理において利用されるバッファは共通のバッファである。
なお、図７を用いて説明した場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。
復号装置５４−６は、ストリーム分割部７２、セレクタ７９、コントローラ４０１、＃１デコードチップ４０２、＃２デコードチップ４０３、および、バッファ４０４で構成されている。バッファ４０４は、ストリームバッファ４３１およびビデオバッファ４３２を備えている。復号装置５４−６には、３つ以上のデコードチップを備えるようにしても良いが、ここでは、＃１デコードチップ４０２および＃２デコードチップ４０３の２つのデコードチップが備えられているものとして説明する。
コントローラ４０１は、ユーザの操作入力、または、外部の装置から供給される制御信号、または、ストリーム分割部７２から供給された情報を基に、復号装置５４−６の動作を制御するものである。
ストリーム分割部７２は、コントローラ４０１の制御に基づいて、供給された符号化ストリームのシーケンス層、GOP層、ピクチャ層のデコードを行い、例えば、図８を用いて説明した場合と同様にして、符号化ストリームのそれぞれのピクチャをデコードチップの個数分（ここでは２つ）に分割し、＃１デコードチップ４０２および＃２デコードチップ４０３に供給する。
また、ストリーム分割部７２は、供給された符号化ストリームのシーケンス層、GOP層、ピクチャ層のデコードを行った結果得られる、例えば、ピクチャタイプなどの情報を、コントローラ４０１に供給する。
なお、ストリーム分割部７２は、入力ストリームに含まれるピクチャのそれぞれをデコードチップの個数より多く分割して、その複数の分割されたピクチャを備えられているデコードチップの個数に分けて、供給するようにしても良いが、図８に示したように、入力ストリームに含まれるピクチャのそれぞれをデコードチップの個数のまとまった（分離されていない）デコード単位に分割するようにしたほうが、参照部分の画素のデコードチップ間の授受の処理が複雑にならないので好適である。
なお、ピクチャの分割の方法は、等分割であっても、不等分な分割であっても良い。ストリーム分割部７２は、例えば、画像の複雑さを検出する機能を備えるようにして、ピクチャの部分によって画像の複雑さが著しく異なっているような場合、画像の複雑さ（符号化難易度）に基づいて、ピクチャの分割幅を決定することができるようにしても良い。
＃１デコードチップ４０２は、ストリーム入力回路９１、デコーダ９３、動き補償回路９４、表示出力回路９７、および、バッファ制御回路４１１から構成され、コントローラ４０１の制御に基づいて、ストリーム分割部７２により供給された分割後のピクチャをデコードする。このとき、＃１デコードチップ４０２はデコード済みの画素データをバッファ４０４のビデオバッファ４３２に供給するとともに、参照画素データをビデオバッファ４３２から読み出して参照することにより、デコード処理を実行する。
＃２デコードチップ４０３は、ストリーム入力回路１１１、デコーダ１１３、動き補償回路１１４、表示出力回路１１７、および、バッファ制御回路４２１から構成され、コントローラ４０１の制御に基づいて、ストリーム分割部７２により供給された分割後のピクチャをデコードする。このとき、＃２デコードチップ４０３は、デコード済みの画素データをバッファ４０４のビデオバッファ４３２に供給するとともに、参照画素データをビデオバッファ４３２から読み出して参照することにより、デコード処理を実行する。
バッファ４０４は、例えば、DRAMなどにより構成され、ストリームバッファ４３１およびビデオバッファ４３２の２つの記憶領域を有し、ストリームバッファ４３１は＃１デコードチップ４０２および＃２デコードチップ４０３に供給された符号化ストリームを一時保存し、ビデオバッファ４３２は、＃１デコードチップ４０２においてデコードされたビデオ信号（画素データ）や、＃２デコードチップ４０３においてデコードされたビデオ信号（画素データ）の供給を受けて、一時保存する。
セレクタ７９は、＃１デコードチップ４０２および＃２デコードチップ４０３から、デコード済みの画素データの供給を受け、復号ビデオデータとして出力する。
また、復号装置５４−６は、必要に応じて、更に、ドライブ８０を設けることができる。ドライブ８０は、コントローラ４０１と接続され、装着されるリムーバブルメディア８１との情報の授受が可能なようになされている。
次に、＃１デコードチップ４０２の構成および動作について説明する。
ストリーム入力回路９１は、符号化された符号化ストリームの入力を受け、バッファ制御回路４１１に供給する。バッファ制御回路４１１は、図示しないクロック発生回路から供給される基本クロックに従って、入力された符号化ストリームをストリームバッファ４３１に入力する。バッファ制御回路４１１はまた、ストリームバッファ４３１に保存されている符号化ストリームを、先に書き込まれたデータから順に読み出し、デコーダ９３に出力する。
デコーダ９３は、入力されたストリームをMPEGシンタックスに基づいて、デコードし、動き補償回路９４に供給する。具体的には、デコーダ９３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路９４に出力する。
動き補償回路９４は、デコーダ９３から出力されるマクロブロックが動き補償を使用しているか否かを基に、必要に応じて、バッファ制御回路４１１を介して、ビデオバッファ４３２からデコード済みの参照画素データを読み込んで動き補償を行い、画素データを、バッファ制御回路４１１に供給する。
具体的には、デコーダ９３から出力されるマクロブロックが動き補償を使用していない場合、動き補償回路９４は、その画素データを、バッファ制御回路４１１を介して、ビデオバッファ４３２に書き込み、表示出力に備えるとともに、この画素データが、他の画像の参照データとされる場合に備える。
デコーダ９３から出力されるマクロブロックが動き補償を使用している場合、動き補償回路９４は、デコーダ９３から出力される予測ベクトルに従って、バッファ制御回路４１１を介して、ビデオバッファ４３２から参照画素データを読み出す。このとき、参照画素データをビデオバッファ４３２から読み込むために、動き補償回路９４は、バッファ制御回路４１１に必要とする参照画素の画素位置とその大きさを示す情報を供給する。バッファ制御回路４１１は、必要とする参照画素の画素位置とその大きさを示す情報を基に、要求されている参照画素をビデオバッファ４３２から読み込む。ビデオバッファ４３２は、＃１デコードチップ４０２および＃２デコードチップ４０３からアクセスされるので、データの授受に伴うアドレス制御やデータバスを占有するタイミングまたはデータの授受タイミングの制御が必要となる。そして、動き補償回路９４は、読み出した参照画素データを、デコーダ９３から供給された画素データに加算し、動き補償を行う。動き補償回路９４は、動き補償を行った画素データを、バッファ制御回路４１１を介してビデオバッファ４３２に書き込み、表示出力に備えるとともに、この画素データが、参照データとされる場合に備える。
バッファ制御回路４１１はまた、ビデオバッファ４３２に保存されている画素データを読み出して、表示出力回路９７に供給する。表示出力回路９７は、デコードした画素データを出力するための同期タイミング信号を発生し、このタイミングを基に、ビデオバッファ４３２から読み出した画素データを、復号ビデオデータとして出力する。
また、＃２デコードチップ４０３のストリーム入力回路１１１乃至表示出力回路１１７およびバッファ制御回路４２１の機能は、基本的に、＃１デコードチップ４０２のストリーム入力回路９１乃至表示出力回路９７およびバッファ制御回路４１１と同一であり、＃２デコードチップ４０３の動作も、基本的に＃１デコードチップ４０２と同一であるので、その詳細な説明は省略する。
すなわち、ストリーム入力回路１１１は、符号化された符号化ストリームの入力を受け、バッファ制御回路４２１は、入力された符号化ストリームをストリームバッファ４３１に入力するとともに、ストリームバッファ４３１に保存されている符号化ストリームを、先に書き込まれたデータから順に読み出し、デコーダ１１３に出力する。
デコーダ１１３は、入力されたストリームをMPEGシンタックスに基づいて、デコードし、動き補償回路１１４に供給する。動き補償回路１１４は、デコーダ１１３から出力されるマクロブロックが動き補償を使用しているか否かを基に、必要に応じて、バッファ制御回路４２１を介して、ビデオバッファ４３２からデコード済みの参照画素データを読み込んで動き補償を行い、画素データを、バッファ制御回路４２１に供給する。このとき、参照画素データをビデオバッファ４３２から読み込むために、動き補償回路１１４は、バッファ制御回路４２１に必要とする参照画素の画素位置とその大きさを示す情報を供給する。バッファ制御回路４２１は、必要とする参照画素の画素位置とその大きさを示す情報を基に、要求されている参照画素をビデオバッファ４３２から読み込む。ビデオバッファ４３２は、＃１デコードチップ４０２および＃２デコードチップ４０３からアクセスされるので、データの授受に伴うアドレス制御やデータバスを占有するタイミングまたはデータの授受タイミングの制御が必要となる。
デコーダ１１３から出力されるマクロブロックが動き補償を使用している場合、動き補償回路１１４は、デコーダ１１３から出力される予測ベクトルに従って、バッファ制御回路４２１を介して、ビデオバッファ４３２から参照画素データを読み出し、読み出した参照画素データを、デコーダ１１３から供給された画素データに加算し、動き補償を行う。動き補償回路１１４は、動き補償を行った画素データを、バッファ制御回路４２１を介してビデオバッファ４３２に書き込み、表示出力に備えるとともに、この画素データが、参照データとされる場合に備える。
バッファ制御回路４２１はまた、ビデオバッファ４３２に保存されている画素データを読み出して、表示出力回路１１７に供給する。表示出力回路１１７は、バッファ制御回路４２１を介してビデオバッファ４３２から読み出された画素データを、復号ビデオデータとして出力する。
次に、図３２のフローチャートを参照して、図３１の復号装置５４-６において実行されるデコード処理４について説明する。
ステップＳ２０１において、ストリーム分割部７２は、ストリームデータの供給を受ける。
ステップＳ２０２において、コントローラ４０１は、供給されたフレームのピクチャタイプを検出し、＃１デコードチップ４０２および＃２デコードチップ４０３のそれぞれに通知するための制御信号を供給する。
ステップＳ２０３において、ストリーム分割部７２は、コントローラ４０１の制御に基づいて供給されたフレームを分割し、＃１デコードチップ４０２および＃２デコードチップ４０３にそれぞれ供給する。
ステップＳ２０４において、図３３を用いて後述する分割フレームデコード処理４が実行される。
ステップＳ２０５において、＃１デコードチップ４０２の表示出力回路９７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路４１１を介して、ビデオバッファ４３２にバッファリングされている画像データのうち、次に出力される画像データのデコーダ９３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がａで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。また、＃２デコードチップ４０３の表示出力回路１１７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路４２１を介して、ビデオバッファ４３２にバッファリングされている画像データのうち、次に出力される画像データのデコーダ１１３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がｂで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。
ステップＳ２０６において、セレクタ７９は、＃１デコードチップ４０２および＃２デコードチップ４０３からデコードされた分割フレームの画像データの供給を受け、分割されている画像データが合成されて１フレームとして表示されるように出力し、処理が終了される。
このような処理により、図３１を用いて説明した復号装置５４-６は、＃１デコードチップ４０２および＃２デコードチップ４０３を用いて１フレームを分割してデコードすることができる。
しかしながら、＃１デコードチップ４０２および＃２デコードチップ４０３においては、バッファが共有されているため、データの授受に伴う複雑なアドレス制御やデータバスを占有するタイミングまたはデータの授受タイミングの制御が必要となり、デコードを遅延なく高速に実行するには、＃１デコードチップ４０２および＃２デコードチップ４０３とバッファ４０４とのデータの転送速度がある程度早くなければならない。
なお、ここでは、供給されたフレームのピクチャタイプをコントローラ４０１が検出するものとして説明したが、供給されたフレームのピクチャタイプは、＃１デコードチップ４０２と＃２デコードチップ４０３がそれぞれ検出することができるようにしてもよいことは言うまでもない。
また、ここでは、ストリーム分割部７２が、供給された符号化ストリームのフレームを分割するものとして説明したが、＃１デコードチップ４０２と＃２デコードチップ４０３がそれぞれ分割されていないストリームデータの供給を受け、コントローラ４０１の制御に基づいて、デコード範囲を選択して抽出することができるようにしてもよいことは言うまでもない。
次に、図３３のフローチャートを参照して、図３２のステップＳ２０４において実行される分割フレームデコード処理４について説明する。
ステップＳ２２１において、＃１デコードチップ４０２のストリーム入力回路９１は、ストリーム分割部７２によって分割されたデータの供給を受け、バッファ制御回路４１１に供給する。バッファ制御回路４１１は、供給されたデータをストリームバッファ４３１にバッファリングする。また、＃２デコードチップ４０３のストリーム入力回路１１１は、ストリーム分割部７２によって分割されたデータの供給を受け、バッファ制御回路４２１に供給する。バッファ制御回路４２１は、供給されたデータをストリームバッファ４３１にバッファリングする。
ステップＳ２２２において、バッファ制御回路４１１は、ストリームバッファ４３１にバッファリングされたデータを読み出してデコーダ９３に供給する。また。バッファ制御回路４２１は、ストリームバッファ４３１にバッファリングされたデータを読み出してデコーダ１１３に供給する。
ステップＳ２２３において、デコーダ９３およびデコーダ１１３は、コントローラ４０１から供給される制御信号を基に、供給されたのはＩピクチャであるか否かを判断する。ステップＳ２２３において、供給されたのはＩピクチャではないと判断された場合、処理は、後述するステップＳ２２６に進む。
ステップＳ２２３において、供給されたのはＩピクチャであると判断された場合、ステップＳ２２４において、デコーダ９３およびデコーダ１１３は、供給されたそれぞれの符号化データに含まれるマクロブロックをデコードする。
ステップＳ２２５において、バッファ制御回路４１１は、デコーダ９３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１１のＩピクチャの第１の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ４３２に供給する。また、バッファ制御回路４２１は、デコーダ１１３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１１のＩピクチャの第２の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ４３２に供給し、処理は、図３２のステップＳ２０４に戻り、ステップＳ２０５に進む。
ステップＳ２２３において、供給されたのはＩピクチャではないと判断された場合、ステップＳ２２６において、デコーダ９３およびデコーダ１１３は、コントローラ４０１から供給される制御信号を基に、供給されたのはＰピクチャであるか否かを判断する。ステップＳ２２６において、供給されたのはＰピクチャではないと判断された場合、処理は、後述するステップＳ２２９に進む。
ステップＳ２２６において、供給されたのはＰピクチャであると判断された場合、ステップＳ２２７において、デコーダ９３およびデコーダ１１３は、参照画素データを用いて、それぞれのマクロブロックをデコードする。具体的には、Ｐピクチャに含まれるマクロブロックは、動き補償を使用しているので、デコーダ９３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路９４に出力する。動き補償回路９４は、デコーダ９３から出力される予測ベクトルに従って、バッファ制御回路４１１を介して、ビデオバッファ４３２から参照画素データを読み出し、読み出した参照画素データを、デコーダ９３から供給された画素データに加算し、動き補償を行う。また、デコーダ１１３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路１１４に出力する。動き補償回路１１４は、デコーダ１１３から出力される予測ベクトルに従って、バッファ制御回路４２１を介して、ビデオバッファ４３２から参照画素データを読み出し、読み出した参照画素データを、デコーダ１１３から供給された画素データに加算し、動き補償を行う。
ステップＳ２２８において、バッファ制御回路４１１は、デコーダ９３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１３のＰピクチャの第１の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ４３２に供給する。また、バッファ制御回路４２１は、デコーダ１１３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１３のＰピクチャの第２の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ４３２に供給し、処理は、図３２のステップＳ２０４に戻り、ステップＳ２０５に進む。
ステップＳ２２６において、供給されたのはＰピクチャではないと判断された場合、ステップＳ２２９において、デコーダ９３およびデコーダ１１３は、コントローラ４０１から供給される制御信号を基に、供給されたのはＢピクチャであるか否かを判断する。ステップＳ２２９において、供給されたのはＢピクチャではないと判断された場合、処理は、ステップＳ２２３に戻り、それ以降の処理が繰り返される。
ステップＳ２２９において、供給されたのはＢピクチャであると判断された場合、ステップＳ２３０において、デコーダ９３およびデコーダ１１３は、参照画素データを用いて、それぞれのマクロブロックをデコードする。具体的には、Ｂピクチャに含まれるマクロブロックは、動き補償を使用しているので、デコーダ９３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路９４に出力する。動き補償回路９４は、デコーダ９３から出力される予測ベクトルに従って、バッファ制御回路４１１を介して、ビデオバッファ４３２から参照画素データを読み出し、読み出した参照画素データを、デコーダ９３から供給された画素データに加算し、動き補償を行う。また、デコーダ１１３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路１１４に出力する。動き補償回路１１４は、デコーダ１１３から出力される予測ベクトルに従って、バッファ制御回路４２１を介して、ビデオバッファ４３２から参照画素データを読み出す。そして、読み出した参照画素データを、デコーダ１１３から供給された画素データに加算し、動き補償を行う。
ステップＳ２３１において、バッファ制御回路４１１は、デコーダ９３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１４のＢピクチャの第１の領域に対応する部分の画素データ）を出力用の画像としてビデオバッファ４３２に供給する。また、バッファ制御回路４２１は、デコーダ１１３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１４のＢピクチャの第２の領域に対応する部分の画素データ）を、出力用の画像としてビデオバッファ４３２に供給し、処理は、図３２のステップＳ２０４に戻り、ステップＳ２０５に進む。
このような処理により、＃１デコードチップ４０２と＃２デコードチップ４０３とのそれぞれにおいて、コントローラ４０１により検出されたピクチャタイプに基づいたデコード処理が実行される。また、このとき、＃１デコードチップ４０２と＃２デコードチップ４０３とのそれぞれにおいて、参照画像として用いられる画素データは、同一のビデオバッファ４３２から読み出して利用することができる。
デコードチップ数が３つであり、それぞれのデコードチップがバッファを共有するようになされている場合の復号装置５４−７の構成を、図３４に示す。
なお、上述したそれぞれの復号装置５４のうちのいずれかと対応する部分には同一の符号を付してあり、その説明は適宜省略する。
復号装置５４−７は、ストリーム分割部２０２、バッファ４０４、コントローラ４５１、＃１デコードチップ４５２、＃２デコードチップ４５３、＃３デコードチップ４５４、および、セレクタ２０９で構成されている。復号装置５４−７には、４つ以上のデコードチップを備えるようにしても良いが、ここでは、＃１デコードチップ４５２乃至＃３デコードチップ４５４の３つのデコードチップが備えられているものとして説明する。
コントローラ４５１は、ユーザの操作入力、または、外部の装置から供給される制御信号、または、ストリーム分割部２０２から供給された情報を基に、復号装置５４−７の動作を制御するものである。
ストリーム分割部２０２は、コントローラ４５１の制御に基づいて、供給された符号化ストリームのシーケンス層、GOP層、ピクチャ層のデコードを行い、符号化ストリームのそれぞれのピクチャをデコードチップの個数分（ここでは３つ）に分割し、＃１デコードチップ４５２乃至＃３デコードチップ４５４にそれぞれ供給する。
また、ストリーム分割部２０２は、供給された符号化ストリームのシーケンス層、GOP層、ピクチャ層のデコードを行った結果得られる、例えば、ピクチャタイプなどの情報を、コントローラ４５１に供給する。
なお、ピクチャの分割の方法は、等分割であっても、不等分な分割であっても良い。ストリーム分割部２０２は、例えば、画像の複雑さを検出する機能を備えるようにして、ピクチャの部分によって画像の複雑さが著しく異なっているような場合、画像の複雑さ（符号化難易度）に基づいて、ピクチャの分割の割合を決定することができるようにしても良い。
＃１デコードチップ４５２は、コントローラ４５１の制御に基づいて、ストリーム分割部２０２により供給された分割後のピクチャをデコードし、デコード済みの画素データをバッファ４０４に供給して記憶させ、必要に応じて参照することにより、デコード処理を実行する。
＃２デコードチップ４５３は、コントローラ４５１の制御に基づいて、ストリーム分割部２０２により供給された分割後のピクチャをデコードし、デコード済みの画素データをバッファ４０４に供給して記憶させ、必要に応じて参照することにより、デコード処理を実行する。
＃３デコードチップ４５４は、コントローラ４５１の制御に基づいて、ストリーム分割部２０２により供給された分割後のピクチャをデコードし、デコード済みの画素データをバッファ４０４に供給して記憶させ、必要に応じて参照することにより、デコード処理を実行する。
バッファ４０４は、例えば、DRAMなどにより構成され、＃１デコードチップ４５２乃至＃３デコードチップ４５４に供給された符号化ストリーム、＃１デコードチップ４５２乃至＃３デコードチップ４５４においてデコードされた画素データの供給を受けて、これを一時保存する。
セレクタ２０９は、＃１デコードチップ４５２乃至＃３デコードチップ４５４から、デコード済みの画素データの供給を受け、復号ビデオデータとして出力する。
また、復号装置５４−７は、必要に応じて、更に、ドライブ８０を設けることができる。ドライブ８０は、コントローラ４５１と接続され、装着されるリムーバブルメディア８１との情報の授受が可能なようになされている。
図３４に示されるように、＃１デコードチップ４５２乃至＃３デコードチップ４５４の３つのデコードチップを用いてデコード処理が行われる場合においても、図３１を用いて説明した復号装置５４−６が実行する、図３２および図３３を用いて説明したデコード処理と基本的に同様の処理が実行される。
また、それぞれのデコードチップにおいてバッファは共有されていない場合であっても、それぞれのデコードチップにおいて、予め他のデコードチップに参照画像を供給するのではなく、デコード処理において自分自身が既にデコードして得た画素データに含まれない領域の参照画像が必要となった場合、他方のデコードチップに参照画像として用いる画像領域の送出を要求することができるようにしてもよい。
次に、図３５は、復号装置５４の第８の構成例である復号装置５４−８の構成を示すブロック図である。復号装置５４−８においては、デコード処理において自分自身が既にデコードして得た画素データに含まれない領域の参照画像が必要となった場合、他方のデコードチップに参照画像として用いる画像領域の送出を要求することができるようになされている。
なお、図７を用いて説明した場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。
すなわち、図３５の復号装置５４−８は、コントローラ７１に代わってコントローラ５０１が設けられ、＃１デコードチップ７３に代わって＃１デコードチップ５０２が設けられ、＃２デコードチップ７６に代わって＃２デコードチップ５０３が設けられている以外は、基本的に、図７を用いて説明した復号装置５４−１と同様の構成を有している。また、例えば、図２４を用いて説明したようにして、ストリームバッファ７４およびビデオバッファ７５を含む＃１バッファ３０２、並びに、ストリームバッファ７７およびビデオバッファ７８を含む＃２バッファ３０４が設けられ、それぞれのデコードチップにおいて、バッファ制御回路が１つだけ設けられている場合も、その処理は基本的に同一となるので、そのように構成されている復号装置のブロック図およびその処理の詳細な説明は省略する。
また、＃１デコードチップ５０２は、バッファ制御回路９５に代わって、バッファ制御回路５１１が設けられ、チップ間インターフェース９６に代わって、チップ間インターフェース５１２が設けられている以外は、基本的に＃１デコードチップ７３と同様の構成を有し、＃２デコードチップ５０３は、バッファ制御回路１１５に代わって、バッファ制御回路５２１が設けられ、チップ間インターフェース１１６に代わって、チップ間インターフェース５２２が設けられている以外は、基本的に＃２デコードチップ７６と同様の構成を有している。
＃１デコードチップ５０２において、デコーダ９３から出力されるマクロブロックが動き補償を使用している場合、動き補償回路９４は、デコーダ９３から出力される予測ベクトルに従って、バッファ制御回路５１１を介して、ビデオバッファ７５から参照画素データを読み出すか、または、バッファ制御回路５１１およびチップ間インターフェース５１２を介して、＃２デコードチップ５０３に、参照画素データの送出を要求する。
＃２デコードチップ５０３に供給される、参照画素データの送出を要求する信号には、例えば、参照画素データの位置を示す情報やその大きさを示す情報など、送出を要求する参照画素データを指定するための情報が含まれる。
＃２デコードチップ５０３のチップ間インターフェース５２２は、＃１デコードチップ５０２から供給された参照画像の送出を要求する信号をバッファ制御回路５２１に供給する。バッファ制御回路５２１は、要求された参照画像をビデオバッファ７８から読み出し、チップ間インターフェース５２２を介して＃１デコードチップ５０２に供給する。＃１デコードチップ５０２のチップ間インターフェース５１２は、供給された参照画像をバッファ制御回路５１１に供給し、バッファ制御回路５１１は、参照画像として要求された画素データを動き補償回路９４に供給する。
そして、動き補償回路９４は、供給された参照画素データを、デコーダ９３から供給された画素データに加算し、動き補償を行う。動き補償回路９４は、動き補償を行った画素データを、バッファ制御回路５１１を介してビデオバッファ７５に書き込み、表示出力に備えるとともに、この画素データが、参照データとされる場合に備える。
また、＃２デコードチップ５０３において、デコーダ１１３から出力されるマクロブロックが動き補償を使用している場合においても同様にして、動き補償回路１１４は、バッファ制御回路５２１およびチップ間インターフェース５２２を介して、＃１デコードチップ５０２に、参照画素データの送出を要求するようになされている。
次に、図３６のフローチャートを参照して、図３５の復号装置５４−８において実行されるデコード処理５について説明する。
ステップＳ２６１において、ストリーム分割部７２は、ストリームデータの供給を受ける。
ステップＳ２６２において、コントローラ５０１は、供給されたフレームのピクチャタイプを検出し、＃１デコードチップ５０２および＃２デコードチップ５０３のそれぞれに通知するための制御信号を供給する。
ステップＳ２６３において、ストリーム分割部７２は、コントローラ５０１の制御に基づいて供給されたフレームを分割し、＃１デコードチップ５０２および＃２デコードチップ５０３にそれぞれ供給する。
ステップＳ２６４において、図３７を用いて後述する分割フレームデコード処理５が実行される。
ステップＳ２６５において、＃１デコードチップ５０２の表示出力回路９７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路５１１を介して、ビデオバッファ７５にバッファリングされている画像データのうち、次に出力される画像データのデコーダ９３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がａで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。また、＃２デコードチップ５０３の表示出力回路１１７は、デコードされた画素データにより構成される画像データを出力するための同期タイミング信号を発生し、このタイミングを基に、バッファ制御回路５２１を介して、ビデオバッファ７８にバッファリングされている画像データのうち、次に出力される画像データのデコーダ１１３においてデコードされた部分（すなわち、図１０中、垂直方向の画像範囲がｂで示される画像領域）の画像データを読み出し、復号ビデオデータとしてセレクタ７９に出力する。
ステップＳ２６６において、セレクタ７９は、＃１デコードチップ５０２および＃２デコードチップ５０３からデコードされた分割フレームの画像データの供給を受け、分割されている画像データが合成されて１フレームとして表示されるように出力し、処理が終了される。
このような処理により、図３５を用いて説明した復号装置５４−８は、＃１デコードチップ５０２および＃２デコードチップ５０３を用いて１フレームを分割してデコードすることができる。
なお、ここでは、供給されたフレームのピクチャタイプをコントローラ５０１が検出するものとして説明したが、供給されたフレームのピクチャタイプは、＃１デコードチップ５０２と＃２デコードチップ５０３がそれぞれ検出することができるようにしてもよいことは言うまでもない。
また、ここでは、ストリーム分割部７２が、供給された符号化ストリームのフレームを分割するものとして説明したが、＃１デコードチップ５０２と＃２デコードチップ５０３がそれぞれ分割されていないストリームデータの供給を受け、コントローラ５０１の制御に基づいて、デコード範囲を選択して抽出することができるようにしてもよいことは言うまでもない。
次に、図３７のフローチャートを参照して、図３６のステップＳ２６４において実行される分割フレームデコード処理５について説明する。
ステップＳ３０１において、＃１デコードチップ５０２のストリーム入力回路９１は、ストリーム分割部７２によって分割されたデータの供給を受け、バッファ制御回路９２に供給する。バッファ制御回路９２は、供給されたデータをストリームバッファ７４にバッファリングする。また、＃２デコードチップ５０３のストリーム入力回路１１１は、ストリーム分割部７２によって分割されたデータの供給を受け、バッファ制御回路１１２に供給する。バッファ制御回路１１２は、供給されたデータをストリームバッファ７７にバッファリングする。
ステップＳ３０２において、バッファ制御回路９２は、ストリームバッファ７４にバッファリングされたデータを読み出してデコーダ９３に供給する。また。バッファ制御回路１１２は、ストリームバッファ７７にバッファリングされたデータを読み出してデコーダ１１３に供給する。
ステップＳ３０３において、デコーダ９３およびデコーダ１１３は、コントローラ５０１から供給される制御信号を基に、供給されたのはＩピクチャであるか否かを判断する。ステップＳ３０３において、供給されたのはＩピクチャではないと判断された場合、処理は、後述するステップＳ３０６に進む。
ステップＳ３０３において、供給されたのはＩピクチャであると判断された場合、ステップＳ３０４において、デコーダ９３およびデコーダ１１３は、供給されたそれぞれの符号化データに含まれるマクロブロックをデコードする。
ステップＳ３０５において、バッファ制御回路５１１は、デコーダ９３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１１のＩピクチャの第１の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ７５に供給する。また、バッファ制御回路５２１は、デコーダ１１３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１１のＩピクチャの第２の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ７８に供給し、処理は、図３６のステップＳ２６４に戻り、ステップＳ２６５に進む。
ステップＳ３０３において、供給されたのはＩピクチャではないと判断された場合、ステップＳ３０６において、デコーダ９３およびデコーダ１１３は、コントローラ５０１から供給される制御信号を基に、供給されたのはＰピクチャであるか否かを判断する。ステップＳ３０６において、供給されたのはＰピクチャではないと判断された場合、処理は、後述するステップＳ３０９に進む。
ステップＳ３０６において、供給されたのはＰピクチャであると判断された場合、ステップＳ３０７において、デコーダ９３およびデコーダ１１３は、参照画素データを用いて、それぞれのマクロブロックをデコードする。
具体的には、Ｐピクチャに含まれるマクロブロックは、動き補償を使用しているので、＃１デコードチップ５０２のデコーダ９３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路９４に出力する。動き補償回路９４は、デコーダ９３から出力される予測ベクトルに従って、バッファ制御回路５１１を介して、ビデオバッファ７５から参照画素データを読み出すか、バッファ制御回路５１１およびチップ間インターフェース５１２を介して、＃２デコードチップ５０３に、ビデオバッファ７８に記憶されている参照画素データを要求する。ビデオバッファ７８に記憶されている参照画素データを要求する場合、参照画素データを指定するために、画素位置とその大きさを示す情報が、＃２デコードチップ５０３に供給される。
参照画素データを要求された場合、＃２デコードチップ５０３のチップ間インターフェース５２２は、＃１デコードチップ５０２から供給された参照画像の送出を要求する信号をバッファ制御回路５２１に供給する。バッファ制御回路５２１は、要求された参照画像をビデオバッファ７８から読み出し、チップ間インターフェース５２２を介して＃１デコードチップ５０２に供給する。＃１デコードチップ５０２のチップ間インターフェース５１２は、供給された参照画像をバッファ制御回路５１１に供給し、バッファ制御回路５１１は、参照画像として要求された画素データを動き補償回路９４に供給する。動き補償回路９４は、取得した参照画素データを、デコーダ９３から供給された画素データに加算し、動き補償を行う。
また、＃２デコードチップ５０３のデコーダ１１３および動き補償回路１１４において実行される動き補償においても、上述した場合と同様に、ビデオバッファ７８から参照画素を読み出すか、または、＃１デコードチップ５０２に参照画素を要求して、動き補償を行う。
ステップＳ３０８において、バッファ制御回路５１１は、デコーダ９３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１３のＰピクチャの第１の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ７５に供給する。また、バッファ制御回路５２１は、デコーダ１１３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１３のＰピクチャの第２の領域に対応する部分の画素データ）を、参照画像および出力用の画像としてビデオバッファ７８に供給し、処理は、図３６のステップＳ２６４に戻り、ステップＳ２６５に進む。
ステップＳ３０６において、供給されたのはＰピクチャではないと判断された場合、ステップＳ３０９において、デコーダ９３およびデコーダ１１３は、コントローラ５０１から供給される制御信号を基に、供給されたのはＢピクチャであるか否かを判断する。ステップＳ３０９において、供給されたのはＢピクチャではないと判断された場合、処理は、ステップＳ３０３に戻り、それ以降の処理が繰り返される。
ステップＳ３０９において、供給されたのはＢピクチャであると判断された場合、ステップＳ３１０において、デコーダ９３およびデコーダ１１３は、参照画素データを用いて、それぞれのマクロブロックをデコードする。
具体的には、Ｂピクチャに含まれるマクロブロックは、動き補償を使用しているので、デコーダ９３は、スライス層をマクロブロックに分離してマクロブロックをデコードし、その結果得られる予測ベクトルおよび画素を、動き補償回路９４に出力する。動き補償回路９４は、デコーダ９３から出力される予測ベクトルに従って、バッファ制御回路５１１を介して、ビデオバッファ７５から参照画素データを読み出すか、バッファ制御回路５１１およびチップ間インターフェース５１２を介して、＃２デコードチップ５０３に、ビデオバッファ７８に記憶されている参照画素データを要求する。ビデオバッファ７８に記憶されている参照画素データを要求する場合、参照画素データを指定するために、画素位置とその大きさを示す情報が、＃２デコードチップ５０３に供給される。
参照画素データを要求された場合、＃２デコードチップ５０３のチップ間インターフェース５２２は、＃１デコードチップ５０２から供給された参照画像の送出を要求する信号をバッファ制御回路５２１に供給する。バッファ制御回路５２１は、要求された参照画像をビデオバッファ７８から読み出し、チップ間インターフェース５２２を介して＃１デコードチップ５０２に供給する。＃１デコードチップ５０２のチップ間インターフェース５１２は、供給された参照画像をバッファ制御回路５１１に供給し、バッファ制御回路５１１は、参照画像として要求された画素データを動き補償回路９４に供給する。動き補償回路９４は、取得した参照画素データを、デコーダ９３から供給された画素データに加算し、動き補償を行う。
また、＃２デコードチップ５０３のデコーダ１１３および動き補償回路１１４において実行される動き補償においても、上述した場合と同様に、ビデオバッファ７８から参照画素を読み出すか、または、＃１デコードチップ５０２に参照画素を要求して、動き補償を行う。
ステップＳ３１１において、バッファ制御回路５１１は、デコーダ９３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１４のＢピクチャの第１の領域に対応する部分の画素データ）を出力用の画像としてビデオバッファ７５に供給する。また、バッファ制御回路５２１は、デコーダ１１３からデコード済みのデータの供給を受け、デコード済みの画素データ（図１４のＢピクチャの第２の領域に対応する部分の画素データ）を、出力用の画像としてビデオバッファ７８に供給し、処理は、図３６のステップＳ２６４に戻り、ステップＳ２６５に進む。
このような処理により、＃１デコードチップ５０２と＃２デコードチップ５０３とのそれぞれにおいて、コントローラ５０１により検出されたピクチャタイプに基づいたデコード処理が実行される。また、このとき、＃１デコードチップ５０２と＃２デコードチップ５０３とのそれぞれにおいて、参照画像として用いられる部分の画素データが、自分自身が既にデコードした画素データに含まれていない場合、他のデコードチップに参照画素データを要求して取得することができる。
次に、デコードチップ数が３つであり、それぞれのデコードチップにおいて、参照画像として用いられる部分の画素データを、必要な場合のみ他のデコードチップに要求するようになされている場合の復号装置５４−９の構成を、図３８に示す。
なお、上述したそれぞれの復号装置５４のうちのいずれかと対応する部分には同一の符号を付してあり、その説明は適宜省略する。
復号装置５４−９は、コントローラ５５１、ストリーム分割部２０２、＃１デコードチップ５５２、第１のバッファ２０４、＃２デコードチップ５５３、第２のバッファ２０６、＃３デコードチップ５５４、第３のバッファ２０８、および、セレクタ２０９で構成されている。復号装置５４−９には、４つ以上のデコードチップを備えるようにしても良いが、ここでは、＃１デコードチップ５５２乃至＃３デコードチップ５５４の３つのデコードチップが備えられているものとして説明する。また、第１のバッファ２０４乃至第３のバッファ２０８のそれぞれは、ストリームバッファとビデオバッファを備えている。なお、ストリームバッファとビデオバッファとが個別に設けられるようにしてもよいことは言うまでもない。
コントローラ５５１は、ユーザの操作入力、または、外部の装置から供給される制御信号、または、ストリーム分割部２０２から供給された情報を基に、復号装置５４−９の動作を制御するものである。
ストリーム分割部２０２は、コントローラ５５１の制御に基づいて、供給された符号化ストリームのシーケンス層、GOP層、ピクチャ層のデコードを行い、符号化ストリームのそれぞれのピクチャをデコードチップの個数分（ここでは３つ）に分割し、＃１デコードチップ５５２乃至＃３デコードチップ５５４にそれぞれ供給する。ピクチャの分割の仕方は、例えば、入力ストリームに含まれるピクチャのそれぞれをスライスを単位としてデコードチップの個数分（ここでは３つ）に分割したり、入力ストリームに含まれるピクチャのそれぞれを縦にデコードチップの個数分（ここでは３つ）に分割したり、入力ストリームに含まれるピクチャのそれぞれを、斜めにデコードチップの個数分（ここでは３つ）に分割する（しかしながら、例えば、デコード方式がMPEG2などである場合には、縦や斜めの分割は、スライス単位の分割と比較して困難であるかもしれない）などの方法がある。ストリーム分割部２０２は、例えば、１枚のピクチャをスライスを単位としてデコードチップの個数分に分割するとき、スライススタートコードを基にして、各フレームを分割することができる。
＃１デコードチップ５５２は、コントローラ５５１の制御に基づいて、ストリーム分割部２０２により供給された分割後のピクチャをデコードし、デコードされた画素データを第１のバッファ２０４に供給して記憶させる。このとき、＃１デコードチップ５５２は、参照画素データが第１のバッファ２０４に蓄積されていない場合、＃２デコードチップ５５３に要求して参照画素を取得することにより、デコード処理を実行する。
第１のバッファ２０４は、例えば、DRAMなどにより構成され、＃１デコードチップ５５２に供給された符号化ストリーム、＃１デコードチップ５５２においてデコードされたビデオ信号（画素データ）の供給を受けて、これを一時保存する。
＃２デコードチップ５５３は、コントローラ５５１の制御に基づいて、ストリーム分割部２０２により供給された分割後のピクチャをデコードし、デコードされた画素データを第２のバッファ２０６に供給して記憶させる。このとき、＃２デコードチップ５５３は、参照画素データが第２のバッファ２０６に蓄積されていない場合、＃１デコードチップ５５２または＃３デコードチップ５５４に要求して参照画素を取得することにより、デコード処理を実行する。
第２のバッファ２０６は、例えば、DRAMなどにより構成され、＃２デコードチップ５５３に供給された符号化ストリーム、＃２デコードチップ５５３においてデコードされたビデオ信号（画素データ）の供給を受けて、これを一時保存する。
＃３デコードチップ５５４は、コントローラ５５１の制御に基づいて、ストリーム分割部２０２により供給された分割後のピクチャをデコードし、デコードされた画素データを第３のバッファ２０８に供給して記憶させる。このとき、＃３デコードチップ５５４は、参照画素データが第３のバッファ２０８に蓄積されていない場合、＃２デコードチップ５５３に要求して参照画素を取得することにより、デコード処理を実行する。
第３のバッファ２０８は、例えば、DRAMなどにより構成され、＃３デコードチップ５５４に供給された符号化ストリーム、＃３デコードチップ５５４においてデコードされたビデオ信号（画素データ）の供給を受けて、これを一時保存する。
セレクタ２０９は、＃１デコードチップ５５２乃至＃３デコードチップ５５４から、デコード済みの画素データの供給を受け、復号ビデオデータとして出力する。
また、復号装置５４−９は、必要に応じて、更に、ドライブ８０を設けることができる。ドライブ８０は、コントローラ５５１と接続され、装着されるリムーバブルメディア８１との情報の授受が可能なようになされている。
図３８に示されるように、＃１デコードチップ５５２乃至＃３デコードチップ５５４の３つのデコードチップを用いてデコード処理が行われる場合においても、図３５乃至図３７を用いて説明した２つのデコードチップを用いたデコード処理と基本的に同様の処理が実行される。
上述した一連の処理は、ソフトウェアにより実行することもできる。そのソフトウェアは、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。
この記録媒体は、図７、図２１、図２４、図２５、図２８、図３１、図３４、図３５、または、図３８に示すように、コンピュータとは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM（Compact Disk-Read Only Memory）），DVD（Digital Versatile Disk）を含む）、光磁気ディスク（ＭＤ（Mini-Disk)（商標）を含む）、もしくは半導体メモリなどよりなるリムーバブルメディア８１などにより構成される。
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
なお、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
従来の復号装置の構成を示すブロック図である。 図１の復号装置が２倍速のデコード処理を行おうとした場合について説明する図である。 デコードチップが３つ設けられている場合の処理について説明する図である。 デコードチップが３つ設けられていても２倍速のデコードが実現できない場合の処理について説明する図である。 従来の復号装置でClosed GOPをデコードする場合の処理について説明する図である。 符号化ストリームの供給を受け、一時記憶した後、高速再生しながら復号するシステムを示すブロック図である。 本発明を適用した復号装置の第１の構成例を示すブロック図である。 フレームの分割について説明するための図である。 ２つのデコードチップにおける参照画素の授受について説明するための図である。 ２つのデコードチップにおける参照画素の授受について説明するための図である。 ２つのデコードチップにおける参照画素の授受について説明するための図である。 ２つのデコードチップにおける参照画素の授受について説明するための図である。 ２つのデコードチップにおける参照画素の授受について説明するための図である。 ２つのデコードチップにおける参照画素の授受について説明するための図である。 デコード処理１について説明するためのフローチャートである。 分割フレームデコード処理１について説明するためのフローチャートである。 ビデオバッファへのアクセス時間について説明するための図である。 デコード処理の順番と復号処理の処理速度について説明する図である。 デコード処理の順番と復号処理の処理速度について説明する図である。 デコード処理の順番と復号処理の処理速度について説明する図である。 本発明を適用した復号装置の第２の構成例を示すブロック図である。 ３つのデコードチップにおける参照画素の授受について説明するための図である。 デコード処理の順番と復号処理の処理速度について説明する図である。 本発明を適用した復号装置の第３の構成例を示すブロック図である。 本発明を適用した復号装置の第４の構成例を示すブロック図である。 デコード処理２について説明するためのフローチャートである。 分割フレームデコード処理２について説明するためのフローチャートである。 本発明を適用した復号装置の第５の構成例を示すブロック図である。 デコード処理３について説明するためのフローチャートである。 分割フレームデコード処理３について説明するためのフローチャートである。 本発明を適用した復号装置の第６の構成例を示すブロック図である。 デコード処理４について説明するためのフローチャートである。 分割フレームデコード処理４について説明するためのフローチャートである。 本発明を適用した復号装置の第７の構成例を示すブロック図である。 本発明を適用した復号装置の第８の構成例を示すブロック図である。 デコード処理５について説明するためのフローチャートである。 分割フレームデコード処理５について説明するためのフローチャートである。 本発明を適用した復号装置の第９の構成例を示すブロック図である。
符号の説明
５４ 復号装置， ７１ コントローラ，７２ ストリーム分割部， ７３ ＃１デコードチップ， ７５ ビデオバッファ， ７６ ＃２デコードチップ， ７８ ビデオバッファ， ７９ セレクタ， ９６ チップ間インターフェース， １１６ チップ間インターフェース，２０１ コントローラ，２０２ ストリーム分割部， ２０３ ＃１デコードチップ， ２０４ 第１のバッファ， ２０５ ＃２デコードチップ， ２０６ 第２のバッファ， ２０７ ＃３デコードチップ， ２０８ 第３のバッファ， ２９９ セレクタ， ３５１ コントローラ， ３５２ ＃１デコードチップ， ３５３ ＃２デコードチップ， ３８１ コントローラ， ３８２ ＃１デコードチップ， ３８３ ＃２デコードチップ

Claims (13)

  1. 符号化ストリームを復号して出力する画像処理素子において、
    前記符号化ストリームを構成する各フレームの所定の領域を復号する復号手段と、
    自分自身の復号処理の結果得られた画素データのうち、他の画像処理素子の復号処理に必要な画素データを前記他の画像処理素子に供給するとともに、前記他の画像処理素子において実行された復号処理の結果得られた画素データのうち、自分自身の復号処理に必要な画素データを前記他の画像処理素子から取得する画素データ授受手段と
    を備え、
    前記復号手段は、自分自身の復号処理の結果得られた画素データ、および、前記画素データ授受手段により前記他の画像処理素子から取得した画素データを参照することにより復号処理を実行する
    画像処理素子。
  2. 前記復号手段による復号処理の結果得られた画素データ、または、前記画素データ授受手段により前記他の画像処理素子から取得した画素データの記憶部への記憶を制御する記憶制御手段を更に備え、
    前記復号手段は、前記記憶制御手段により前記記憶部への記憶が制御された画素データを参照することにより復号処理を実行する
    請求項１に記載の画像処理素子。
  3. 前記他の画像処理素子の復号処理に必要な画素データは、前記フレームにおいて、前記他の画像処理素子により復号される他の所定の領域に含まれる動き補償の基準領域に対する動きベクトルの探索範囲に含まれる画素データであり、
    前記復号手段の復号処理に必要な画素データは、前記フレームにおいて、前記復号手段が復号する前記所定の領域に含まれる動き補償の基準領域に対する動きベクトルの探索範囲に含まれる画素データである
    請求項１に記載の画像処理装置。
  4. 前記符号化ストリームの入力を受ける符号化ストリーム入力手段を更に備え、
    前記符号化ストリーム入力手段は、前記符号化ストリームを構成するそれぞれのピクチャのピクチャタイプを検出し、
    前記復号手段は、検出された前記ピクチャタイプに基づいて復号処理を実行する
    請求項１に記載の画像処理素子。
  5. 前記復号手段は、外部より前記符号化ストリームを構成するそれぞれのピクチャのピクチャタイプの通知を受け、前記ピクチャタイプに基づいて復号処理を実行する
    請求項１に記載の画像処理素子。
  6. 前記符号化ストリームの入力を受ける符号化ストリーム入力手段を更に備え、
    前記符号化ストリーム入力手段は、前記符号化ストリームを構成する各フレームの所定の領域のデータを取得し、
    前記復号手段は、符号化ストリーム入力手段により入力された前記所定の領域のデータを復号する
    請求項１に記載の画像処理素子。
  7. 前記所定の領域は、前記符号化ストリームを構成するフレームを、スライスを単位として分割した場合のいずれかの領域である
    請求項６に記載の画像処理素子。
  8. 前記符号化ストリームの入力を受ける符号化ストリーム入力手段を更に備え、
    前記符号化ストリーム入力手段は、前記符号化ストリームを構成する各フレームの供給を受け、前記フレームから前記所定の領域を抽出し、
    前記復号手段は、符号化ストリーム入力手段により抽出された前記所定の領域のデータを復号する
    請求項１に記載の画像処理素子。
  9. 前記所定の領域は、前記符号化ストリームを構成するフレームを、スライスを単位として分割した場合のいずれかの領域である
    請求項８に記載の画像処理素子。
  10. 前記復号手段は、他の画像処理素子の復号処理に必要な画素データを優先して復号する
    請求項１に記載の画像処理素子。
  11. 符号化ストリームを復号して出力する画像処理素子の画像処理方法において、
    前記符号化ストリームを構成する各フレームの所定の領域を復号する復号ステップと、
    自分自身の復号処理の結果得られた画素データのうち、他の画像処理素子の復号処理に必要な画素データを前記他の画像処理素子に供給する画素データ供給ステップと、
    前記他の画像処理素子において実行された復号処理の結果得られた画素データのうち、自分自身の復号処理に必要な画素データを前記他の画像処理素子から取得する画素データ取得ステップと
    を含み、
    前記復号ステップの処理では、フレーム間参照符号化されたフレームの前記所定の領域を復号する場合、自分自身の復号ステップにおける処理の結果得られた画素データ、および、前記画像データ取得ステップの処理により取得された画素データを参照することにより復号処理を実行する
    画像処理方法。
  12. 符号化ストリームを復号して出力する処理をコンピュータに実行させるためのプログラムであって、
    前記符号化ストリームを構成する各フレームの所定の領域を復号する復号ステップと、
    自分自身の復号処理の結果得られた画素データのうち、他のコンピュータの制御により実行される復号処理に必要な画素データの供給を制御する画素データ供給制御ステップと、
    前記他のコンピュータの制御により実行された復号処理の結果得られた画素データのうち、自分自身の復号処理に必要な画素データの取得を制御する画素データ取得制御ステップと
    を含み、
    前記復号ステップの処理では、フレーム間参照符号化されたフレームの前記所定の領域を復号する場合、自分自身の復号ステップにおける処理の結果得られた画素データ、および、前記画像データ取得制御ステップの処理により取得が制御された画素データを参照することにより復号処理を実行する
    処理をコンピュータに実行させるプログラム。
  13. 請求項１２に記載のプログラムが記録されている記録媒体。
JP2005245743A 2005-08-26 2005-08-26 画像処理素子および画像処理方法、記録媒体、並びに、プログラム Pending JP2007060488A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005245743A JP2007060488A (ja) 2005-08-26 2005-08-26 画像処理素子および画像処理方法、記録媒体、並びに、プログラム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005245743A JP2007060488A (ja) 2005-08-26 2005-08-26 画像処理素子および画像処理方法、記録媒体、並びに、プログラム

Publications (1)

Publication Number Publication Date
JP2007060488A true JP2007060488A (ja) 2007-03-08

Family

ID=37923533

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005245743A Pending JP2007060488A (ja) 2005-08-26 2005-08-26 画像処理素子および画像処理方法、記録媒体、並びに、プログラム

Country Status (1)

Country Link
JP (1) JP2007060488A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111712A (ja) * 2007-10-30 2009-05-21 Canon Inc 映像符号化装置及び方法
JP2009296169A (ja) * 2008-06-03 2009-12-17 Fujitsu Ltd 動画像復号装置および符号化装置
WO2012035728A1 (ja) * 2010-09-16 2012-03-22 パナソニック株式会社 画像復号装置、画像符号化装置、それらの方法、プログラム、集積回路およびトランスコード装置
US8184700B2 (en) 2007-07-30 2012-05-22 Hitachi, Ltd. Image decoder
US8565315B2 (en) 2007-11-16 2013-10-22 Panasonic Corporation Image decoding device and image decoding method
WO2019039012A1 (ja) * 2017-08-23 2019-02-28 ソニーセミコンダクタソリューションズ株式会社 画像処理装置、及び画像処理方法
CN113660459A (zh) * 2021-08-02 2021-11-16 西安万像电子科技有限公司 图像数据的传输方法、装置、存储介质以及处理器

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8184700B2 (en) 2007-07-30 2012-05-22 Hitachi, Ltd. Image decoder
JP2009111712A (ja) * 2007-10-30 2009-05-21 Canon Inc 映像符号化装置及び方法
US8565315B2 (en) 2007-11-16 2013-10-22 Panasonic Corporation Image decoding device and image decoding method
JP2009296169A (ja) * 2008-06-03 2009-12-17 Fujitsu Ltd 動画像復号装置および符号化装置
JPWO2012035728A1 (ja) * 2010-09-16 2014-01-20 パナソニック株式会社 画像復号装置、画像符号化装置、それらの方法、プログラム、集積回路およびトランスコード装置
CN103098474A (zh) * 2010-09-16 2013-05-08 松下电器产业株式会社 图像解码装置、图像编码装置、及其方法、程序、集成电路以及代码转换装置
WO2012035728A1 (ja) * 2010-09-16 2012-03-22 パナソニック株式会社 画像復号装置、画像符号化装置、それらの方法、プログラム、集積回路およびトランスコード装置
US8982964B2 (en) 2010-09-16 2015-03-17 Panasonic Intellectual Property Management Co., Ltd. Image decoding device, image coding device, methods thereof, programs thereof, integrated circuits thereof, and transcoding device
US9185406B2 (en) 2010-09-16 2015-11-10 Panasonic Intellectual Property Management Co., Ltd. Image decoding device, image coding device, methods thereof, programs thereof, integrated circuits thereof, and transcoding device
CN103098474B (zh) * 2010-09-16 2016-03-02 松下电器产业株式会社 图像解码装置、图像编码装置、及其方法、集成电路以及代码转换装置
WO2019039012A1 (ja) * 2017-08-23 2019-02-28 ソニーセミコンダクタソリューションズ株式会社 画像処理装置、及び画像処理方法
US11212529B2 (en) 2017-08-23 2021-12-28 Sony Semiconductor Solutions Corporation Image processing apparatus and image processing method
CN113660459A (zh) * 2021-08-02 2021-11-16 西安万像电子科技有限公司 图像数据的传输方法、装置、存储介质以及处理器
CN113660459B (zh) * 2021-08-02 2023-11-14 西安万像电子科技有限公司 图像数据的传输方法、装置、存储介质以及处理器

Similar Documents

Publication Publication Date Title
JP4534910B2 (ja) 画像処理装置および画像処理方法、記録媒体、並びに、プログラム
US7333545B2 (en) Digital video decoding, buffering and frame-rate converting method and apparatus
US8982964B2 (en) Image decoding device, image coding device, methods thereof, programs thereof, integrated circuits thereof, and transcoding device
US8184690B2 (en) Image processing apparatus and image processing method
US8184700B2 (en) Image decoder
US20040252970A1 (en) Apparatus and method for controlling reverse-play for digital video bitstream
JP2007060488A (ja) 画像処理素子および画像処理方法、記録媒体、並びに、プログラム
JP2002359848A (ja) 画像処理装置
JPH0818953A (ja) 動画像復号表示装置
US7245821B2 (en) Image processing using shared frame memory
JPH08305860A (ja) 画像復号表示装置
JP2009111932A (ja) 動画像復号化装置
JP4218626B2 (ja) 復号化装置、復号化方法および復号化プログラム、再生システム、再生装置、再生方法および再生プログラム、ならびに、記録媒体
JP2008085617A (ja) 画像処理装置および画像処理方法、記録媒体、並びに、プログラム
US6128340A (en) Decoder system with 2.53 frame display buffer
JP2863096B2 (ja) 並列処理による画像復号装置
WO2000059218A1 (en) Digital video decoding, buffering and frame-rate converting method and apparatus
JP4906197B2 (ja) 復号装置および方法、並びに記録媒体
JPH10327416A (ja) 動画像符号化装置
US20150245060A1 (en) Encoding apparatus, encoding method, and a computer-readable recording medium
JP3191439B2 (ja) 符号化画像信号切換装置
JP2003052020A (ja) 画像処理方法とこの方法を利用可能な画像処理装置およびテレビジョン受像機
JP2005236386A (ja) 画像処理装置
JP2000032395A (ja) 復号化方法
KR100425136B1 (ko) 비디오 디코딩 시스템

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090127

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090526