JP2007059345A - Connection state monitoring device - Google Patents
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Abstract
Description
本発明は、接続状態監視装置に係り、複数の基板間をハーネスを用いて電気的に接続し、一方の基板が他方の基板を動作させる動作制御回路に用いられる、前記ハーネスの接続状態を監視する接続状態監視装置に関する。 The present invention relates to a connection state monitoring apparatus, which electrically connects a plurality of boards using a harness, and monitors the connection state of the harness used in an operation control circuit in which one board operates the other board. The present invention relates to a connection state monitoring device.
複数の電気基板間で信号を伝送する場合において、電気基板間の接続の取り外しが容易にできるように、電気基板に設けられて複数に分けられたコネクタ同士をハーネスによって接続する場合がある。このような場合においては、当該ハーネスがコネクタから外れている、または半挿しとなっている等の接続不良をより早く検出することが必要である。 When signals are transmitted between a plurality of electric boards, the connectors provided on the electric boards and divided into a plurality of parts may be connected by a harness so that the connection between the electric boards can be easily removed. In such a case, it is necessary to detect a connection failure such as the harness being disconnected from the connector or being partially inserted earlier.
これに対し、近年電子装置の複雑化により、ハーネス、及びコネクタの数が増加している。このため、ハーネスの接続不良による動作不良が問題となってきている。 On the other hand, in recent years, the number of harnesses and connectors has increased due to the complexity of electronic devices. For this reason, malfunction due to poor connection of the harness has become a problem.
前記問題を解決するために、複数対のコネクタの各一対のコネクタ間の２組の接続ピンを検出信号ライン用のピンとして設定し、他方のコネクタの２本のピンからなる検出端子を直列接続し、判別手段の入力端子に接続することにより、コネクタ抜けを検出する技術が提案されている（特許文献１参照）。 In order to solve the above problem, two pairs of connection pins between each pair of connectors of a plurality of pairs of connectors are set as detection signal line pins, and the detection terminals composed of the two pins of the other connector are connected in series. And the technique which detects connector omission by connecting to the input terminal of a discrimination means is proposed (refer to patent documents 1).
また、接続確認用の信号を２本追加し、接続不良を検出する技術が提案されている（特許文献２参照）。
しかしながら、前記特許文献１で提案されている技術では、特にＦＦＣ等の様な多数のピンがあるコネクタの場合には、ハーネスが斜めに刺さりやすい。このような場合、誤って正常と検知してしまう可能性があるという問題がある。さらに、ハーネス、及びコネクタが複数あった場合には、どのハーネスが抜けているかを検知できないという問題がある。
However, in the technique proposed in
また、前記特許文献２で提案されている技術では、本来必要である信号線の他に、接続確認用の信号線を２本追加する必要が生じる。即ち、コネクタ、信号線、及び入出力信号数を増やさなくてはいけないという問題がある。
In the technique proposed in
本発明は、上記事実を考慮し、コネクタ、信号線、及び入出力信号数を増やすことなく、接続状態を検出できる接続状態監視装置を得ることを目的とする。 An object of the present invention is to obtain a connection state monitoring device capable of detecting a connection state without increasing the number of connectors, signal lines, and input / output signals in consideration of the above facts.
第１の発明は、複数の基板間をハーネスを用いて電気的に接続し、一方の基板の出力端子から他方の基板に対して指示信号を送出することで、他方の基板に接続されるデバイスを動作させる動作制御回路に用いられる、前記ハーネスの接続状態を監視する接続状態監視装置であって、前記一方の基板の出力端子が前記指示信号を非出力としている場合に、前記一方の基板の入力端子へ監視信号を入力させる監視信号生成回路と、前記監視信号生成回路から入力した入力端子における監視信号の状態を監視する監視手段と、前記監視手段が監視する状態に基づいて前記ハーネスが正常接続されているか又は異常接続されているかを検出する検出手段と、を有することを特徴とする。 1st invention is a device connected to the other board | substrate by electrically connecting between several board | substrates using a harness and sending an instruction | indication signal with respect to the other board | substrate from the output terminal of one board | substrate. A connection state monitoring device for monitoring a connection state of the harness, which is used in an operation control circuit for operating the one of the boards, when the output terminal of the one board is not outputting the instruction signal. A monitoring signal generation circuit for inputting a monitoring signal to the input terminal, monitoring means for monitoring the state of the monitoring signal at the input terminal input from the monitoring signal generation circuit, and the harness is normal based on the state monitored by the monitoring means Detecting means for detecting whether connected or abnormally connected.
第１の発明においては、前記一方の基板の出力端子と入力端子とが共通の端子であってもよい。 In the first invention, the output terminal and the input terminal of the one substrate may be a common terminal.
また、第１の発明においては、前記監視信号生成回路は、電圧を供給する電源部と、当該電源部から供給される電圧に対して前記ハーネスの正常接続時に流れる電流と、前記ハーネスの異常接続時に流れる電流とを変化させる複数の抵抗とで構成され、前記監視信号は、電源部から供給される電圧と、前記正常接続、又は前記異常接続の各々の状態での合成抵抗により生成されることを特徴とする。 In the first invention, the monitoring signal generation circuit includes a power supply unit that supplies a voltage, a current that flows when the harness is normally connected to the voltage supplied from the power supply unit, and an abnormal connection of the harness. The monitoring signal is generated by a voltage supplied from a power supply unit and a combined resistance in each of the normal connection or the abnormal connection state. It is characterized by.
さらに、第１の発明においては、前記他方の基板に設けられた抵抗により信号がプルアップされている場合は、前記一方の基板の出力端子と接続する抵抗をプルダウン抵抗とし、前記他方の基板に設けられた抵抗により信号がプルダウンされている場合は、前記一方の基板の出力端子と接続する抵抗をプルアップ抵抗とすることを特徴とする。 Furthermore, in the first invention, when a signal is pulled up by a resistor provided on the other substrate, the resistor connected to the output terminal of the one substrate is a pull-down resistor, and the other substrate is connected to the other substrate. When the signal is pulled down by the provided resistor, the resistor connected to the output terminal of the one substrate is a pull-up resistor.
第２の発明は、一対の基板間をハーネスを用いて電気的に接続し、一方の基板が他方の基板を動作させる動作制御回路に用いられる、前記ハーネスの接続状態を監視する接続状態監視装置であって、前記ハーネスを構成する信号線に含まれ、各々容量が異なる多くとも１つのコンデンサを直列に介してグランドに接地する複数の検出用信号線と、前記コンデンサの各容量の総容量に基づく時定数を算出する算出手段と、前記検出用信号線と接続し、該検出用信号線からの入力信号を検出する検出手段と、前記検出手段の検出に基づき、前記一方の基板における電圧が所定の電圧となるまでの時間を検出する時間検出手段と、前記算出手段が算出した時定数と前記時間検出手段が検出した時間との比較により、前記ハーネスの接続状態が正常か異常かを検出する接続状態検出手段と、前記接続状態検出手段が接続状態が異常と検出した場合、前記時間検出手段が検出した時間に基づき、前記ハーネスの接続状態が異常である箇所を特定する特定手段と、を備えることを特徴とする。 A second aspect of the present invention is a connection state monitoring device for monitoring a connection state of the harness, which is used in an operation control circuit that electrically connects a pair of substrates using a harness, and one substrate operates the other substrate. A plurality of detection signal lines that are included in the signal lines constituting the harness and have at least one capacitor each having a different capacitance connected in series to the ground, and the total capacitance of the capacitors. A calculation means for calculating a time constant based on the detection signal line; a detection means for detecting an input signal from the detection signal line; and a voltage on the one substrate based on the detection by the detection means. Whether the connection state of the harness is normal by comparing a time detection unit that detects a time until a predetermined voltage is reached, and a time constant calculated by the calculation unit and a time detected by the time detection unit. When the connection state detection means for detecting normality and the connection state detection means detect that the connection state is abnormal, the location where the connection state of the harness is abnormal is specified based on the time detected by the time detection means And a specifying means.
また、第２の発明においては、前記第１の基板において、前記検出手段の検出位置とプルアップ抵抗を介した電源部との間に設けられ、２値の異なる所定の閾値が設けられて、該閾値を超えるときに、該閾値に対応した異なる一定の振幅の出力をする出力手段を更に有し、前記時間検出手段は、前記出力手段の出力に基づき検出を行うことを特徴とする。 In the second invention, the first substrate is provided between the detection position of the detection means and the power supply unit via the pull-up resistor, and a predetermined threshold having two different values is provided. When it exceeds the threshold value, it further comprises output means for outputting a different constant amplitude corresponding to the threshold value, and the time detecting means performs detection based on the output of the output means.
第３の発明は、一対の基板間をハーネスを用いて電気的に接続し、一方の基板が他方の基板を動作させる動作制御回路に用いられる、前記ハーネスの接続状態を監視する接続状態監視装置であって、前記ハーネスを構成する信号線に含まれ、各々抵抗値が異なる抵抗を直列に介してグランドと接続する複数の検出用信号線と、前記抵抗の各抵抗値の合成抵抗値に基づき、前記ハーネスの接続が正常な場合の電圧値を予め算出する算出手段と、前記検出用信号線と接続し、該検出用信号線から入力される電圧値を検出する電圧検出手段と、前記算出手段が算出した電圧値と前記電圧検出手段が検出した電圧値との比較により、前記ハーネスの接続状態が正常か異常かを検出する接続状態検出手段と、前記接続状態検出手段が接続状態が異常と検出した場合、前記電圧検出手段が検出した電圧値に基づき、前記ハーネスの接続状態が異常である箇所を特定する特定手段と、を備えることを特徴とする。 A third aspect of the invention is a connection state monitoring device for monitoring a connection state of the harness, which is used in an operation control circuit that electrically connects a pair of substrates using a harness, and one substrate operates the other substrate. And a plurality of detection signal lines included in the signal lines constituting the harness, each of which has a resistance value different from each other and connected to the ground via a series, and a combined resistance value of the resistance values of the resistances Calculating means for calculating in advance a voltage value when the harness is normally connected; voltage detecting means for detecting a voltage value connected to the detection signal line and input from the detection signal line; and the calculation A connection state detection means for detecting whether the connection state of the harness is normal or abnormal by comparing the voltage value calculated by the means and the voltage value detected by the voltage detection means; and the connection state detection means has an abnormal connection state. And If you, on the basis of a voltage value by the voltage detecting means has detected, characterized in that it comprises a specifying means for specifying the location connecting state of the harness is abnormal.
このように、本発明では、ハーネスの異常接続が検出できるだけでなく、どのハーネスにおける異常接続かの特定もできる。 As described above, according to the present invention, not only the abnormal connection of the harness can be detected but also the abnormal connection in which harness can be specified.
さらに、ハーネスが抜けてしまっている場合だけでなく、半挿しの状態であっても異常接続として検出することが可能である。 Furthermore, it is possible to detect an abnormal connection not only when the harness has been removed but also when it is half inserted.
以上説明したように、本発明は、コネクタ、信号線、及び入出力信号数を増やすことなく、接続状態を検出できる接続状態監視装置を得るという優れた効果を有する。 As described above, the present invention has an excellent effect of obtaining a connection state monitoring device that can detect a connection state without increasing the number of connectors, signal lines, and input / output signals.
以下、本発明に係る実施形態について、図面を参照して詳細に説明する。 Hereinafter, embodiments according to the present invention will be described in detail with reference to the drawings.
まず、本実施形態の回路システム１０の電気系の概略を、図１に示すブロック図を用いて説明する。
First, an outline of the electrical system of the
回路システム１０は、システム全体を制御するための基板である制御基板１２を備えている。
The
また、当該制御基板１２は、回路システム１０の状態を監視するための各種センサ（図示省略）、及びシステムを動作させるための各種モータ、ファン、ソレノイド等の負荷（図示省略）と接続されている。
The
さらに、制御基板１２は、ドライブ基板Ａ１４Ａと、ハーネス１６Ａ、１６Ｂにより接続されており、ドライブ基板Ｂ１４Ｂとはハーネス１６Ｃにより接続されている。また、表示装置１８とはハーネス１６Ｄにより接続されており、キー入力装置２０とはハーネス１６Ｅにより接続されている（以下、区別をしない場合は、単にハーネス１６と記載する）。
Further, the
ドライブ基板Ａ１４Ａ、及びドライブ基板Ｂ１４Ｂは、前記制御基板１２だけでは制御しきれない各種センサ、及び駆動装置等を接続させるものである。
The
また、表示装置１８は、回路システム１０の状態を表示し、ユーザー、及びサービスマンが必要とする情報を表示するものである。
The
さらに、キー入力装置２０は、ユーザー、及びサービスマンがシステムを操作するための装置である。
Furthermore, the
また、回路システム１０は、１００〜２２０ＶのＡＣ電源を３．３Ｖ〜２４Ｖの直流電源に変換し、制御基板１２、ドライブ基板Ａ１４Ａ、ドライブ基板Ｂ１４Ｂ、表示装置１８、及びキー入力装置２０等に対して、各々に対応した電圧を供給するＬＶＰＳ２２を備えている。
In addition, the
本実施形態は、前述したような各々を接続するハーネス１６の接続異常を検出するためのものである。 The present embodiment is for detecting a connection abnormality of the harness 16 that connects each of them as described above.
図２では、第１実施形態に係る回路システム１０の概念図を示し、第１実施形態における、第１の接続方法乃至第３の接続方法の説明を行なう。
FIG. 2 shows a conceptual diagram of the
制御基板１２とドライブ基板Ａ１４Ａは、コネクタ２４Ａ、及びコネクタ２４Ｂを介してハーネス１６Ａで接続されている。また、制御基板１２とドライブ基板Ａ１４Ａは、コネクタ２４Ｃ、及びコネクタ２４Ｄを介してハーネス１６Ｂでも接続されている。さらに、制御基板１２とドライブ基板Ｂ１４Ｂは、コネクタ２４Ｅ、及びコネクタ２４Ｆを介してハーネス１６Ｃで接続されている。
The
制御基板１２は、ＣＰＵ２６、及び該ＣＰＵ２６において動作するソフトウェア（図示省略）を含んで構成されている。
The
ＣＰＵ２６は、出力端子１３２Ａ、入力端子１３４Ａを備え、回路システム１０の制御を行なうようになっている。また、ＣＰＵバス２８を通して、拡張Ｉ／Ｏ３０等の制御を行なうようにもなっている。拡張Ｉ／Ｏ３０は、ＣＰＵ２６のみでは不足する出力端子２３２Ｂ、入力端子２３４Ｂ、又は入出力端子４６を補うものである。
The
ＣＰＵ２６に備わる出力端子１３２Ａ、及び拡張Ｉ／Ｏ３０に備わる出力端子２３２Ｂ、及び入出力端子４６は、ＣＰＵ２６において動作するソフトウェアによって、ＬＯＷ（０Ｖ）、又はＨＩＧＨ（例えば３．３Ｖ）の電圧を出力するようになっている。
The output terminal 132 </ b> A provided in the
また、ＣＰＵ２６に備わる入力端子１３２Ａ、及び拡張Ｉ／Ｏ３０に備わる入力端子２３２Ｂ、及び入出力端子４６は、電圧レベルを監視するために設けられている。そして該電圧レベルに基づいて、前記ソフトウェアがＬＯＷ、又はＨＩＧＨの検出を行なうようになっている。
An input terminal 132A provided in the
まず、第１の接続方法について説明する。 First, the first connection method will be described.
第１の接続方法では、接続確認に接続確認兼用の検出用信号線２Ａが用いられている。
In the first connection method, the
制御基板１２は、一般にオープンコレクタ、又はエミッタ接地と呼ばれている形態で接続される、ＮＰＮ型のトランジスタ１３６Ａを備えている。該トランジスタ１３６Ａは、ベースは出力端子１３４Ａに、エミッタはグランドに接続されている。
The
また、コレクタはコネクタ２４Ａ、ハーネス１６Ｂ、及びドライブ基板Ａ１４Ａに備わるコネクタ２４Ｂを介してドライバＩＣ１４０Ａ、及び電源３８Ａに接続されているプルアップ抵抗４２Ｂに接続されている。さらに、前記コレクタは、入力端子１３４Ａ、グランドに接地されているプルダウン抵抗４２Ａに接続されている。
The collector is connected to the driver IC 140A and the pull-up
前述した通り、拡張Ｉ／Ｏ３０に備わる入力端子２３４Ｂは、端子の電圧レベルを監視するために設けられており、ＣＰＵバス２８を介して、該電圧レベルからＣＰＵ２６に備わるソフトウェアがＬＯＷ、又はＨＩＧＨの検出を行なうようになっている。
As described above, the input terminal 234B provided in the expansion I /
なお、ドライバＩＣ１４０Ａは、負荷１４４Ａを駆動するためのものであり、入力端子１３４ＡがＬＯＷになると、負荷１４４Ａを駆動させるものである。 The driver IC 140A is for driving the load 144A. When the input terminal 134A becomes LOW, the driver IC 140A drives the load 144A.
また、図２では、ＮＰＮ型のトランジスタを用いて、説明を行なうが、用いるトランジスタがＮチャンネルのＦＥＴ型のトランジスタであってもよい。ＦＥＴ型のトランジスタの場合は、一般に、オープンドレイン、又はソース接地と呼ばれる形態で接続される。 In FIG. 2, the description will be made using an NPN transistor, but the transistor used may be an N-channel FET transistor. In the case of an FET type transistor, connection is generally made in a form called open drain or source ground.
次に、第２の接続方法について説明する。 Next, the second connection method will be described.
第２の接続方法では、接続確認に接続確認兼用の検出用信号線２Ｂが用いられている。
In the second connection method, the
制御基板１２は、一般にオープンコレクタ、又はエミッタ接地と呼ばれている形態で接続される、ＰＮＰ型のトランジスタ２３６Ｂを備えている。該トランジスタ２３６Ｂは、ベースは出力端子２３２Ｂに、エミッタは電源３８Ｂ１に接続されている。
The
また、コレクタはコネクタ２４Ｃ、ハーネス１６Ｂ、及びドライブ基板Ａ１４Ａに備わるコネクタ２４Ｄを介してドライバＩＣ２４０Ｂ、及びグランドに接地されているプルダウン抵抗４２Ｄに接続されている。さらに、前記コレクタは、入力端子２３４Ｂ、電源３８Ｂ２と接続するプルアップ抵抗４２Ｃに接続されている。
The collector is connected to the driver IC 240B and the pull-
前述した通り、拡張Ｉ／Ｏ３０に備わる入力端子２３４Ｂは、端子の電圧レベルを監視するために設けられており、ＣＰＵバス２８を介して、該電圧レベルからＣＰＵ２６に備わるソフトウェアがＬＯＷ、又はＨＩＧＨの検出を行なうようになっている。
As described above, the input terminal 234B provided in the expansion I /
なお、ＰＮＰ型のトランジスタを用いて説明を行っているが、用いるトランジスタがＰチャンネルのＦＥＴ型のトランジスタであってもよい。ＦＥＴ型のトランジスタの場合は、一般に、オープンドレイン、又はソース接地と呼ばれる形態で接続される。 Note that although the description is given using a PNP transistor, the transistor used may be a P-channel FET transistor. In the case of an FET type transistor, connection is generally made in a form called open drain or source ground.
なお、ドライバＩＣ２４０Ｂは、負荷２４４Ｂを駆動するためのものであり、入力端子２３４ＢがＨＩＧＨになると、負荷２４４Ｂを駆動させるものである。 The driver IC 240B is for driving the load 244B, and drives the load 244B when the input terminal 234B becomes HIGH.
また、電源３８Ｂ１、３８Ｂ２は、ＬＶＰＳ２２から電力を供給されるものであり、電圧はＶＣＣである。
The power supplies 38B1 and 38B2 are supplied with power from the
次に、第３の接続方法について説明する。 Next, the third connection method will be described.
当該第３の接続方法では、接続確認に接続確認兼用の検出用信号線２Ｃが用いられている。 In the third connection method, the detection signal line 2C also used for connection confirmation is used for connection confirmation.
拡張Ｉ／Ｏ３０に備わる入出力端子４６は、グランドに接地されているプルダウン抵抗４２Ｅに接続されている。
The input /
また、コネクタ２４Ｅ、ハーネス１６Ｃ、及びドライブ基板Ｂ１４Ｂに備わるコネクタ２４Ｆを介してドライバＩＣ３４０Ｃ、及び電源３８Ｃに接続されているプルアップ抵抗４２Ｆに接続されている。
Further, the
前述した通り、入出力端子４６は、ＣＰＵバス２８を介して前記ソフトウェアによって制御されている。当該入出力端子４６、入力モードと出力モードとの２つのモードがあり、入力モードの場合は、入力端子２３４Ｂと同様の動作を行い、出力モードの場合は、出力端子２３２Ｂと同様の動作を行うようになっている。
As described above, the input /
ドライバＩＣ３４０Ｃは、負荷３４４Ｃを駆動するためのものであり、第２の接続方法のドライバＩＣ１４０Ａと同様に、入出力端子４６がＬＯＷになると、負荷３４４Ｃを駆動させるようになっている。
The driver IC 340C is for driving the load 344C. Similarly to the driver IC 140A of the second connection method, the driver IC 340C drives the load 344C when the input /
また、電源３８Ｃは、ＬＶＰＳ２２から電力を供給されるものであり、電圧はＶＣＣである。
The
ところで、抵抗４２ＢはドライバＩＣ１４０Ａの、抵抗４２ＤはドライバＩＣ２４０Ｂの、及び抵抗４２ＦはドライバＩＣ３４０Ｃの駆動を行なうために配されている。
By the way, the
また、抵抗４２Ｂ、４２Ｄ、４２Ｆをプルダウン抵抗とするか、又はプルダウン抵抗とするかの選択、及びそれぞれの抵抗値は、ドライバＩＣ１４０Ａ、ドライバＩＣ２４０Ｂ、ドライバＩＣ３４０Ｃ、トランジスタ１３６Ａ、トランジスタ２３６Ｂ、及び入出力端子４６の特性に合わせて選択されるべきものである。
The selection of whether the
さらに、抵抗４２Ａ、４２Ｃ、４２Ｅは、接続異常検出に用いられる抵抗である。そして、抵抗４２Ａと抵抗４２Ｂ、抵抗４２Ｃと抵抗４２Ｄ、及び抵抗４２Ｅと抵抗４２Ｆは、それぞれ対となって働くようになっている。抵抗４２Ａ、４２Ｃ、４２Ｅの抵抗値は、対となる抵抗値の４〜２０倍である。抵抗４２Ｂ、４２Ｄ、４２Ｆがプルアップ抵抗である場合は、対となる抵抗４２Ａ、４２Ｃ、４２Ｅはプルダウン抵抗にする必要がある。逆に抵抗４２Ｂ、４２Ｄ、４２Ｆがプルダウン抵抗である場合は、対となる抵抗４２Ａ、４２Ｃ、４２Ｅはプルアップ抵抗にする必要がある。
Furthermore, the
次に、第１実施形態の作用を説明する。 Next, the operation of the first embodiment will be described.
出力端子１３４Ａの出力電圧がＨＩＧＨになった場合は、トランジスタ１３６ＡはＯＮになり、コレクタとエミッタとの間に電流が流れ、ドライバＩＣ１４０Ａの端子がＬＯＷになり、負荷１４４Ａが駆動する。 When the output voltage of the output terminal 134A becomes HIGH, the transistor 136A is turned on, a current flows between the collector and the emitter, the terminal of the driver IC 140A becomes LOW, and the load 144A is driven.
また、出力端子２３２Ｂの出力電圧がＬＯＷになった場合は、トランジスタ２３６ＢがＯＮになり、コレクタとエミッタとの間に電流が流れ、ドライバＩＣ２４０Ｂの端子がＨＩＧＨになり、負荷２４４Ｂが駆動する。 Further, when the output voltage of the output terminal 232B becomes LOW, the transistor 236B is turned ON, a current flows between the collector and the emitter, the terminal of the driver IC 240B becomes HIGH, and the load 244B is driven.
さらに、入出力端子４６の出力電圧が出力モードであり、且つＬＯＷを出力した場合は、ドライバＩＣ３４０Ｃの端子がＬＯＷになり、負荷３４４Ｃが駆動する。
Further, when the output voltage of the input /
第１実施形態における接続異常検出は、トランジスタ１３６Ａ、及びトランジスタ２３６ＢがＯＦＦ、即ち、出力端子３２がハイインピーダンスとなった場合、及び入出力端子４６が入力モードである場合にのみに行なわれるものである。
The connection abnormality detection in the first embodiment is performed only when the transistor 136A and the transistor 236B are OFF, that is, when the output terminal 32 becomes high impedance and when the input /
以下に、第１実施形態における作用の詳細を説明する。 Below, the detail of an effect | action in 1st Embodiment is demonstrated.
まず、図３を用いて、接続正常時の動作を示す。 First, FIG. 3 is used to show the operation when the connection is normal.
接続正常時の入力端子１３４Ａ、及びドライバＩＣ１４０Ａの入力端子の電圧（ＶＡ）は、下記の（１）式で求められる。 The voltage (VA) of the input terminal 134A at the time of normal connection and the input terminal of the driver IC 140A is obtained by the following equation (1).
ＶＡ＝（ＶＣＣ×Ｒ１）／（Ｒ１＋Ｒ２） … （１）
ここで、Ｒ１は抵抗４２Ａの抵抗値、及びＲ２は抵抗４２Ｂの抵抗値である。
VA = (VCC × R1) / (R1 + R2) (1)
Here, R1 is the resistance value of the
ＶＡは、ＶＣＣよりも小さくなるが、抵抗４２Ａが抵抗４２Ｂの４倍以上の抵抗値であれば、ＶＡ＞０．８ＶＣＣとなり、ソフトウェアは入力端子１３４ＡのレベルがＨＩＧＨであることを認識する。こうして、入力端子１３４ＡのレベルがＨＩＧＨであれば、接続正常であると判断することができる。
Although VA is smaller than VCC, if
接続正常時の入力端子２３４Ｂ、及びドライバＩＣ１４０Ｂの入力端子の電圧（ＶＢ）は、下記の（２）式で求められる。 The voltage (VB) of the input terminal 234B and the input terminal of the driver IC 140B when the connection is normal can be obtained by the following equation (2).
ＶＢ＝（ＶＣＣ×Ｒ４）／（Ｒ３＋Ｒ４） … （２）
ここで、Ｒ３は抵抗４２Ｃの抵抗値、及びＲ４は抵抗４２Ｄの抵抗値である。
VB = (VCC × R4) / (R3 + R4) (2)
Here, R3 is the resistance value of the
ＶＢは、グランドよりも電圧が高くなるが、抵抗４２Ｃが抵抗４２Ｄの４倍以上の抵抗値であれば、ＶＢ＜０．２ＶＣＣとなるので、ソフトウェアは、入力端子２３４Ｂのレベルは、ＬＯＷであると認識する。こうして、入力端子２３４ＢのレベルがＬＯＷであれば、接続正常であると判断することができる。
VB has a voltage higher than that of the ground. However, if the resistance of the
接続正常時の入出力端子４６、及びドライバＩＣ３４０Ｃの入力端子の電圧（ＶＣ）は、下記の（３）式で求められる。
The voltage (VC) at the input /
ＶＣ＝（ＶＣＣ×Ｒ５）／（Ｒ５＋Ｒ６） … （３）
ここで、Ｒ５は抵抗４２Ｅの抵抗値、及びＲ６は抵抗４２Ｆの抵抗値である。
VC = (VCC × R5) / (R5 + R6) (3)
Here, R5 is the resistance value of the
ＶＣは、ＶＣＣよりも小さくなるが、抵抗４２Ｅが抵抗４２Ｆの４倍以上の抵抗値であれば、ＶＣ＞０．８ＶＣＣとなるので、ソフトウェアは、入出力端子４６のレベルは、ＨＩＧＨであると認識する。こうして、入出力端子４６のレベルがＨＩＧＨであれば、接続正常であると判断することができる。
Although VC is smaller than VCC, if the resistance value of the
次に、図４を用いて、接続異常時の動作を示す。 Next, the operation at the time of abnormal connection will be described with reference to FIG.
ハーネス１６ＡＬがコネクタ２４Ａから、又はハーネス１６ＡＲがコネクタ２４Ｂから外れた場合は、電源３８Ａとの接続が断たれたことになる。従って、ＶＡ＝０Ｖ（グランド同電位）となる。
When the harness 16AL is disconnected from the
仮に抵抗４２Ａの抵抗値があまりに大きいと、入力端子１３４Ａからの漏電流、及びノイズ等の影響により、電圧レベルが高くなってしまう。しかし、抵抗４２Ａが抵抗４２Ｂの２０倍以下の抵抗値であれば、当該影響を考慮する必要はほとんどない。
If the resistance value of the
従って、入力端子１３４ＡのレベルがＬＯＷであれば、ソフトウェアはハーネス１６Ａの接続に異常があると判断することができる。
Therefore, if the level of the input terminal 134A is LOW, the software can determine that there is an abnormality in the connection of the
ハーネス１６ＢＬがコネクタ２４Ｃから、又はハーネス１６ＢＲがコネクタ２４Ｄから外れた場合は、グランドとの接続が断たれたことになる。従って、ＶＢ＝ＶＣＣとなる。
When the harness 16BL is disconnected from the
仮に抵抗４２Ｃの抵抗値があまりに大きいと、入力端子２３４Ｂへの漏電流、及びノイズ等の影響により、電圧レベルが低くなってしまう。しかし、抵抗４２Ｃが抵抗４２Ｄの２０倍以下の抵抗値であれば、当該影響を考慮する必要はほとんどない。
If the resistance value of the
従って、入力端子２３４ＢのレベルがＨＩＧＨであれば、ソフトウェアはハーネス１６Ｂの接続に異常があると判断することができる。
Therefore, if the level of the input terminal 234B is HIGH, the software can determine that there is an abnormality in the connection of the
ハーネス１６ＣＬがコネクタ２４Ｅから、又はハーネス１６ＣＲがコネクタ２４Ｆから外れた場合は、電源３８Ｃとの接続が断たれたことになる。従って、ＶＣ＝０Ｖ（グランド同電位）となる。
When the harness 16CL is disconnected from the
仮に抵抗４２Ｃの抵抗値があまりに大きいと、入出力端子４６からの漏電流、及びノイズ等の影響により、電圧レベルが高くなってしまう。しかし、抵抗４２Ｅが抵抗４２Ｆの２０倍以下の抵抗値であれば、当該影響を考慮する必要はほとんどない。
If the resistance value of the
従って、入出力端子４６のレベルがＬＯＷであれば、ソフトウェアはハーネス１６Ｃの接続に異常があると判断することができる。
Therefore, if the level of the input /
以上の説明のように、トランジスタ１３６Ａ、及びトランジスタ２３６ＢがＯＦＦ、及び入出力端子４６が入力モードである場合の、入力端子１３４Ａ、入力端子２３４Ｂ、及び入出力端子４６のレベルを監視することにより、ソフトウェアは、各ハーネス１６の接続が正常であるか、異常であるかを判断することができる。
As described above, by monitoring the levels of the input terminal 134A, the input terminal 234B, and the input /
また、ＣＰＵ２６が入力端子１３４Ａ、入力端子２３４Ｂ、及び入出力端子４６側でプルダウンしている場合で、入力端子１３４Ａ、入力端子２３４Ｂ、及び入出力端子４６側の電圧レベルがＨＩＧＨである場合は接続正常であり、ＬＯＷの場合は接続異常であるということになる。
Further, when the
逆に、ＣＰＵ２６が入力端子１３４Ａ、入力端子２３４Ｂ、及び入出力端子４６側でプルアップしている場合で、入力端子１３４Ａ、入力端子２３４Ｂ、及び入出力端子４６側の電圧レベルがＬＯＷである場合は接続正常であり、ＨＩＧＨの場合は接続異常であるということになる。
Conversely, when the
以下、第１実施形態における実施例を示す。 Examples of the first embodiment will be described below.
第１実施例では、前述した図２において、ＶＣＣ＝３．３Ｖ、Ｒ１＝１００ＫΩ、Ｒ３＝１００ＫΩ、Ｒ５＝１００ＫΩ、Ｒ２＝１０ＫΩ、Ｒ４＝１０ＫΩ、及びＲ６＝１０ＫΩとなっているとする。 In the first embodiment, it is assumed that VCC = 3.3V, R1 = 100KΩ, R3 = 100KΩ, R5 = 100KΩ, R2 = 10KΩ, R4 = 10KΩ, and R6 = 10KΩ in FIG.
なお、電源電圧が上記３．３Ｖと異なる電圧であったとしても、基本的には同じである。但し、制御基板１２とドライブ基板Ａ１４Ａ、及びドライブ基板Ｂ１４Ｂの電圧が異なる場合は、電圧変換用のバッファが必要となる場合もある。
Even if the power supply voltage is a voltage different from the above 3.3V, it is basically the same. However, if the voltages of the
前述の図３の説明の通り、接続正常時の入力端子１３４Ｂの電圧は前記（１）式で求められ、以下の（４）式のようになる。 As described above with reference to FIG. 3, the voltage of the input terminal 134B when the connection is normal is obtained by the above equation (1) and is represented by the following equation (4).
ＶＡ＝（３．３［Ｖ］×１００［ＫΩ］）／（１００［ＫΩ］＋１０［ＫΩ］）
＝３．０［Ｖ］ … （４）
即ち、ＣＰＵ２６に処理されるソフトウェアは、入力端子１３４ＢのレベルがＨＩＧＨであり、接続正常と認識されることになる。
VA = (3.3 [V] × 100 [KΩ]) / (100 [KΩ] +10 [KΩ])
= 3.0 [V] (4)
That is, the software processed by the
入力端子２３４Ｂに関しては、前記（２）式で求められ、以下の（５）式のようになる。 The input terminal 234B is obtained by the above equation (2) and is represented by the following equation (5).
ＶＢ＝（３．３［Ｖ］×１０［ＫΩ］）／（１００［ＫΩ］＋１０［ＫΩ］）
＝０．３［Ｖ］ … （５）
即ち、接続正常と認識されることになる。
VB = (3.3 [V] × 10 [KΩ]) / (100 [KΩ] +10 [KΩ])
= 0.3 [V] (5)
That is, it is recognized that the connection is normal.
入出力端子４６に関しては、前記（３）式で求められ、以下の（６）式のようになる。
The input /
ＶＣ＝（３．３［Ｖ］×１００［ＫΩ］）／（１００［ＫΩ］＋１０［ＫΩ］）
＝３．０［Ｖ］ … （６）
即ち、接続正常と認識されることになる。
VC = (3.3 [V] × 100 [KΩ]) / (100 [KΩ] +10 [KΩ])
= 3.0 [V] (6)
That is, it is recognized that the connection is normal.
一方、接続異常があった場合は、ドライブ基板Ａ１４Ａの電源３８Ａ（３．３［Ｖ］）と切り離されるので、ＶＡ＝０［Ｖ］となり、接続異常と判断される。
On the other hand, if there is a connection abnormality, it is disconnected from the
同様に、ＶＢ＝３．３［Ｖ］、ＶＣ＝０［Ｖ］となり、接続異常と判断される。 Similarly, VB = 3.3 [V] and VC = 0 [V], and it is determined that the connection is abnormal.
ＣＰＵ２６において動作するソフトウェアは、接続異常を検出した場合は、前述の図１で説明した表示装置１８に異常が発生した旨、及び接続異常の内容を表示させるようになっている。そして、同期させて、当該回路システム１０の制御も停止させるようになっている。
When the software operating in the
また、接続正常時に負荷１４４Ａを駆動させるためには、出力端子１３２Ａの電圧を３．３［Ｖ］にし、トランジスタ１３６ＡをＯＮに移行させて、ドライバＩＣ１４０Ａの入力端子のレベルを０［Ｖ］にする必要がある。即ち、接続異常の検出を行わない必要がある。ドライバＩＣ２４０Ｂ、及びドライバＩＣ３４０Ｃを動作させる場合も同様である。 In order to drive the load 144A when the connection is normal, the voltage of the output terminal 132A is set to 3.3 [V], the transistor 136A is turned ON, and the level of the input terminal of the driver IC 140A is set to 0 [V]. There is a need to. That is, it is necessary not to detect connection abnormality. The same applies when the driver IC 240B and the driver IC 340C are operated.
ソフトウェアの基本動作としては、電源３８をＯＮに移行させた直後に、接続確認モードに入り、入力端子１３４Ａ、入力端子２３４Ｂ、及び入出力端子４６のレベルを確認して、接続異常を検出する。
As a basic operation of the software, immediately after the power supply 38 is turned on, the connection confirmation mode is entered, and the levels of the input terminal 134A, the input terminal 234B, and the input /
全てのハーネス１６の接続が正常な場合のみ、通常制御モードに入り、その後は、接続異常を検出しない、というのが本実施形態における望ましい状態の１つである。 It is one of the desirable states in the present embodiment that the normal control mode is entered only when all the harnesses 16 are connected normally, and thereafter no connection abnormality is detected.
図５には、第２実施形態が示されている。 FIG. 5 shows a second embodiment.
なお、前記第１実施形態と基本的に同一の構成、作用については、前記第１実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as the said 1st Embodiment, the same code | symbol as the said 1st Embodiment is attached | subjected and the description is abbreviate | omitted.
第２実施形態における接続異常検出は、トランジスタ３３６Ｃ、トランジスタ４３６Ｄ、トランジスタ５３６Ｅ、及びトランジスタ６３６ＦがＯＦＦ、即ち、出力端子３２がハイインピーダンスとなった場合にのみに行なわれるものである。 The connection abnormality detection in the second embodiment is performed only when the transistor 336C, the transistor 436D, the transistor 536E, and the transistor 636F are OFF, that is, when the output terminal 32 becomes high impedance.
第２実施形態の回路システム１０は、各ハーネス１６を介し、各ドライバＩＣ４０と接続する４本の接続確認用の入力信号から、１本の信号を選択、出力するセレクター４８を備えている。該セレクター４８がどの信号を選択出力するかは、ＣＰＵ２６により制御されるようになっており、ＣＰＵ２６とセレクター４８とは、ＣＰＵ２６の制御情報を送信する選択信号線４９と接続している。
The
このように、第２実施形態においては、セレクター４８を切り換えて、４本のハーネス１６の接続異常を、１本ずつ確認していくようになっている。
As described above, in the second embodiment, the
なお、上記以外の抵抗定数や、異常判定の論理等は第１実施形態と同じである。 The resistance constants other than those described above, the abnormality determination logic, and the like are the same as those in the first embodiment.
図６には、第３実施形態が示されている。 FIG. 6 shows a third embodiment.
なお、前記第１実施形態及び前記第２実施形態と基本的に同一の構成、作用については、前記第１実施形態及び前記第２実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as the said 1st Embodiment and the said 2nd Embodiment, the same code | symbol as the said 1st Embodiment and the said 2nd Embodiment is attached | subjected, and the description is abbreviate | omitted.
第３実施形態における接続異常検出は、トランジスタ７３６Ｇ、トランジスタ８３６Ｈ、及びトランジスタ９３６ＩがＯＦＦ、即ち、出力端子３２がハイインピーダンスとなった場合にのみに行なわれるものである。 The connection abnormality detection in the third embodiment is performed only when the transistor 736G, the transistor 836H, and the transistor 936I are OFF, that is, when the output terminal 32 becomes high impedance.
第３実施形態の回路システム１０は、該回路システム１０の状態を検出するセンサー５０を備えている。該センサー５０は、通常の制御時に使用されるようになっている。
The
セレクター４８には、センサー５０からの入力信号と、各ドライバＩＣ４０と接続する３本の接続確認用からの入力信号とが接続されている。
The
第３実施形態では、セレクター４８を切り換えて、３本のハーネス１６の接続異常を、１本ずつ確認していくようになっている。異常が無い場合は、通常制御モードに移行し、その後は、センサー５０を選択して、通常の制御を行なうようになっている。
In the third embodiment, the
このように、センサー５０と接続する入力端子３３４Ｃにより、３本のハーネス１６の接続異常を検出することができる。
As described above, the connection abnormality of the three harnesses 16 can be detected by the input terminal 334 </ b> C connected to the
図７には、第４実施形態が示されている。 FIG. 7 shows a fourth embodiment.
なお、前記第１実施形態乃至前記第３実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第３実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as said 1st Embodiment thru | or 3rd Embodiment, the same code | symbol as said 1st Embodiment thru | or said 3rd Embodiment is attached | subjected, and the description is abbreviate | omitted.
第４実施形態における接続異常検出は、トランジスタ１０３６Ｊ、トランジスタ１１３６Ｋ、トランジスタ１２３６Ｌ、及びトランジスタ１３３６ＭがＯＦＦ、即ち、出力端子３２がハイインピーダンスとなった場合にのみに行なわれるものである。 The connection abnormality detection in the fourth embodiment is performed only when the transistor 1036J, the transistor 1136K, the transistor 1236L, and the transistor 1336M are OFF, that is, when the output terminal 32 becomes high impedance.
第４実施形態の回路システム１０は、ハーネス１６Ａ、及びハーネス１６Ｂから信号を入力され、入力端子５３４Ｅに出力するＡＮＤゲート５２を備えている。即ち、ハーネス１６Ａ、及びハーネス１６Ｂからの接続確認信号に対応する出力を、ＡＮＤゲート５２から入力端子５３４Ｅへ出力されるようになっている。
The
ハーネス１６Ａ、ハーネス１６Ｂの何れか一方が、接続異常となり、出力のレベルがＬＯＷになった場合は、ＡＮＤゲート５２から出力される接続確認信号もＬＯＷとなる。こうして、ハーネス１６Ａ、ハーネス１６Ｂの何れか一方、あるいは両方に接続異常が発生したことを検出することができる。
When one of the
また、ハーネス１６Ｃ、及びハーネス１６Ｄから信号を入力され、入力端子６３４Ｆに出力するＯＲゲート５４を備えている。即ち、ハーネス１６Ｃ、及びハーネス１６Ｄからの接続確認信号に対応する出力を、ＯＲゲート５４から入力端子６３４Ｆへ出力されるようになっている。
In addition, an
ハーネス１６Ｃ、ハーネス１６Ｄの接続確認信号は、レベルがＨＩＧＨの場合に接続異常となるものである。
The connection confirmation signal of the
ハーネス１６Ｃ、ハーネス１６Ｄの何れか一方が、接続異常となり、レベルがＨＩＧＨとなった場合は、ＯＲゲート５４から出力される接続確認信号もＨＩＧＨとなる。こうして、ハーネス１６Ｃ、１６Ｄの何れか一方、あるいは両方に接続異常が発生したことを検出することができる。
When either one of the
なお、第４実施形態においては、第２実施形態、及び第３実施形態とは異なり、セレクター４８制御用の信号線は不要である。
In the fourth embodiment, unlike the second and third embodiments, a signal line for controlling the
図８には、第５実施形態が示されている。 FIG. 8 shows a fifth embodiment.
なお、前記第１実施形態乃至前記第４実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第４実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as said 1st Embodiment thru | or said 4th Embodiment, the same code | symbol as said 1st Embodiment thru | or said 4th Embodiment is attached | subjected, and the description is abbreviate | omitted.
第５実施形態における接続異常検出は、トランジスタ１４３６Ｎ、トランジスタ１５３６Ｏ、トランジスタ１６３６Ｐ、及びトランジスタ１７３６ＱがＯＦＦ、即ち、出力端子３２がハイインピーダンスとなった場合にのみに行なわれるものである。 The connection abnormality detection in the fifth embodiment is performed only when the transistor 1436N, the transistor 1536O, the transistor 1636P, and the transistor 1736Q are OFF, that is, the output terminal 32 becomes high impedance.
第５実施形態は、ハーネス１６Ａ、ハーネス１６Ｂ、ハーネス１６Ｃ、及びハーネス１６Ｄから信号を入力され、入力端子７３４Ｇに出力する４入力ＡＮＤゲート５６を備えている。
The fifth embodiment includes a 4-input AND
ハーネス１６Ａ、ハーネス１６Ｂ、及びハーネス１６Ｃから送信される接続確認信号は、出力レベルがＬＯＷの場合に接続異常となるものである。当該接続確認信号は、４入力ＡＮＤゲート５６へ入力され、その出力を入力端子７３４Ｇへ入力されるようになっている。
The connection confirmation signal transmitted from the
一方、ハーネス１６Ｄ、１６Ｈの接続確認信号は、出力レベルがＨＩＧＨの場合に接続異常となるものである。該接続確認信号は、ハーネス１６Ｄと接続するインバータ５８により論理反転が行われ、４入力ＡＮＤゲート５６へ入力されるようになっている。
On the other hand, the connection confirmation signals for the
こうして、ハーネス１６Ａ、ハーネス１６Ｂ、ハーネス１６Ｃ、ハーネス１６Ｄのうちの１本でも、接続異常が発生すると、４入力ＡＮＤゲート５６の入力端子はＬＯＷとなり、出力レベルもＬＯＷとなる。このように、ハーネス１６Ａ、ハーネス１６Ｂ、ハーネス１６Ｃ、ハーネス１６Ｄの何れかに接続異常が発生したことを検出することができる。
Thus, when a connection abnormality occurs in one of the
図９には、第６実施形態が示されている。 FIG. 9 shows a sixth embodiment.
なお、前記第１実施形態乃至前記第５実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第５実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as said 1st Embodiment thru | or said 5th Embodiment, the same code | symbol as said 1st Embodiment thru | or said 5th Embodiment is attached | subjected, and the description is abbreviate | omitted.
第６実施形態における接続異常検出は、トランジスタ１８３６Ｒ、及びトランジスタ１９３６ＳがＯＦＦ、即ち、出力端子３２がハイインピーダンスとなった場合にのみに行なわれるものである。 The connection abnormality detection in the sixth embodiment is performed only when the transistor 1836R and the transistor 1936S are OFF, that is, when the output terminal 32 becomes high impedance.
第６実施形態の回路システム１０は、ハーネス１６ＡＬが枝分かれし、複数の基板と接続するものである。
In the
ハーネス１６ＡＬは、ＭＯＴ６２と一体となっておりＭＯＴ６２の駆動専用の基板であるＭＯＴ基板６０、ＦＡＮ６６と一体となっておりＦＡＮ６６の駆動専用の基板であるＦＡＮ基板６４、子基板Ａ６８Ａ、及び子基板Ｂ６８Ｂと接続している。
The harness 16AL is integrated with the
第６実施形態の回路システム１０においては、制御基板１２側のコネクタ２４Ａは１つであるが、ハーネス１６ＡＬは枝分かれし、複数のコネクタを介し、複数の基板と接続するようになっている。
In the
このような第６実施形態においても、第１実施形態乃至第５実施形態と同様に、接続の異常を検出することができる。 In the sixth embodiment as well, a connection abnormality can be detected as in the first to fifth embodiments.
続いて、第７実施形態に係る回路システム１０について説明する。
Next, the
なお、前記第１実施形態乃至前記第６実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第６実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as said 1st Embodiment thru | or 6th Embodiment, the same code | symbol as said 1st Embodiment thru | or said 6th Embodiment is attached | subjected, and the description is abbreviate | omitted.
図１０（Ａ）に示されるように、第７実施形態の回路システム１０は、ハーネス１６とコネクタ２４との一組につき、ハーネス１６の信号線のうちの離れた位置の２本を検出用信号線とし、該検出用信号線がコンデンサを介してグランドと接続するようになっている。
As shown in FIG. 10A, in the
図１０（Ａ）においては、電源７２（電圧値ＶＣＣ）の電圧がＶＣＣ＝３．３Ｖ、プルアップ抵抗７４（抵抗値Ｒ１）の抵抗値がＲ１＝１００ＫΩ、コンデンサ７０Ａ（容量Ｃ１）の容量がＣ１＝０．１μＦ、コンデンサ７０Ｂ（容量Ｃ２）の容量がＣ２＝０．２μＦ、コンデンサ７０Ｃ（容量Ｃ３）の容量がＣ３＝０．５μＦ、コンデンサ７０Ｄ（容量Ｃ４）の容量がＣ４＝１．０μＦであるとする。
In FIG. 10A, the voltage of the power source 72 (voltage value VCC) is VCC = 3.3V, the resistance value of the pull-up resistor 74 (resistance value R1) is R1 = 100 KΩ, and the capacitance of the
ハーネス１６がコネクタ２４に正常に挿入されていると、コンデンサ７０Ａ、７０Ｂ、７０Ｃ、７０Ｄの和がコンデンサの総容量となって、プルアップ抵抗７４との積が時定数となる。そして、制御基板１２の電源７２をＯＮにすると、シュミット・トリガ・バッファ７６の入力端子での電圧がＨＩＧＨ、即ち３．３Ｖにならず、下記式（７）に示されるように遅延される。
When the harness 16 is normally inserted into the connector 24, the sum of the
（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）×Ｒ１
＝（０．１μＦ＋０．２μＦ＋０．５μＦ＋１．０μＦ）×１００ＫΩ
＝１８０ｍｓｅｃ … （７）
ここで、入力端子３４Ｊとの間に介しているシュミット・トリガ・バッファ７６のスレッシュを９０％とすると、矢印１０Ａで示す点の電圧レベルがＨＩＧＨとなるタイミングは、１６２ｍｓｅｃ遅延される計算となる。
(C1 + C2 + C3 + C4) × R1
= (0.1 μF + 0.2 μF + 0.5 μF + 1.0 μF) × 100 KΩ
= 180msec (7)
Here, if the threshold of the
なお、ハーネス１６の抜け、及び半挿しがあると、概念的に、図１０（Ｂ）に示されるような状態となる。 Note that when the harness 16 is disconnected and half-inserted, the state is conceptually as shown in FIG.
図１０（Ｂ）に示される、［１］はハーネス１６ＡＬ、又はハーネス１６ＡＲが抜けていた場合、［２］はハーネス１６ＢＬ、又はハーネス１６ＢＲが抜けていた場合、［３］、及び［４］はハーネス１６ＡＬ、又はハーネス１６ＡＲが半挿しの場合、［５］、及び［６］はハーネス１６ＢＬ、又はハーネス１６ＢＲが半挿しの場合である。 As shown in FIG. 10B, [1] is when the harness 16AL or the harness 16AR is disconnected, [2] is when the harness 16BL or the harness 16BR is disconnected, [3] and [4] are When the harness 16AL or the harness 16AR is half-inserted, [5] and [6] are when the harness 16BL or the harness 16BR is half-inserted.
次に、図１１に示されるような、ハーネス１６ＡＲがコネクタ２４Ｂから抜けていた場合（図１０（Ｂ）の［１］の状態）を説明する。
Next, the case where the harness 16AR is disconnected from the
コンデンサの総容量は、コンデンサ７０Ｃとコンデンサ７０Ｄとの和となる。そして、プルアップ抵抗７４との積が時定数となり、矢印１０Ａで示す点の電圧レベルがＨＩＧＨとなるのは１３５ｍｓｅｃ遅延される計算となる。
The total capacity of the capacitor is the sum of the
また、当該回路システム１０では、半挿しも検出することができる。
The
図１２に示されるような、ハーネス１６Ｃの半挿しによりコネクタ２４Ｃの矢印１２Ｃ１で示す検出用信号線が接続異常の場合は、コンデンサの総容量は、コンデンサ７０Ａ、コンデンサ７０Ｂ、コンデンサ７０Ｄ、の和となる（図１０（Ｂ）の［５］の状態）。そして、プルアップ抵抗７４との積が時定数となり、矢印１０Ａで示す点でＨＩＧＨとなるのは１１７ｍｓｅｃ遅延される計算となる。
When the detection signal line indicated by the arrow 12C1 of the
下記表１には、各ハーネス１６とコネクタ２４との抜け、及び半挿しの全パターンの検知時間が示されている。 Table 1 below shows detection times of all patterns of disconnection and half-insertion of each harness 16 and the connector 24.
そして、図１３には、各ハーネス１６とコネクタ２４との抜け、及び半挿しの全パターンのタイミングチャートが示されている。横軸が時間であり、点線で示す幅は９ｍｓｅｃである。 FIG. 13 shows a timing chart of all patterns in which each harness 16 and connector 24 are disconnected and half-inserted. The horizontal axis is time, and the width indicated by the dotted line is 9 msec.
図１３から見て取れるように、何れも同じ遅延時間とはなっていない。また、遅延時間の最小差もＣＰＵ２６の検出範囲としては十分な９ｍｓｅｃである。このことから、全てのパターンで抜け、及び半挿しの検出ができることが分かる。
As can be seen from FIG. 13, the delay times are not the same. The minimum difference in delay time is also 9 msec, which is a sufficient detection range for the
このように、コンデンサ７０を適切な値に設定することにより、制御基板１２は、１つの入力端子３４Ｊのみを使用するだけで、ハーネス１６とコネクタ２４との抜け、及び半挿しの場所を特定することができる。
In this way, by setting the capacitor 70 to an appropriate value, the
なお、図１４（Ａ）に示されるように、制御基板１２は、２以上のドライブ基板１４と接続していてもよい。この場合、図１４（Ｂ）に示されるように、矢印１０Ａで示される点における電圧検出時間は、コンデンサ７０Ａ乃至コンデンサ７０Ｆの和とプルアップ抵抗７４の積による時定数で決定する。
As shown in FIG. 14A, the
続いて、第８実施形態に係る回路システム１０について説明する。
Next, the
なお、前記第１実施形態、及び前記第７実施形態と基本的に同一の構成、作用については、前記第１実施形態、及び前記第７実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as the said 1st Embodiment and the said 7th Embodiment, the same code | symbol as the said 1st Embodiment and the said 7th Embodiment is attached | subjected, and the description is abbreviate | omitted. .
図１５（Ａ）に示されるように、第８実施形態の回路システム１０は、ハーネス１６とコネクタ２４との一組につき、１本の検出用信号線を並列に設け、それぞれコンデンサ７０Ｇ（容量Ｃ１）、７０Ｈ（容量Ｃ２）、７０Ｉ（容量Ｃ３）を介して、グランドと接地するものである。
As shown in FIG. 15A, in the
また、図１５（Ｂ）に示されるように、矢印１０Ａで示す点における電圧検出時間は、コンデンサ７０Ｇ、７０Ｈ、７０Ｉの和とプルアップ抵抗７４の積による時定数により決定する。
As shown in FIG. 15B, the voltage detection time at the point indicated by the
ハーネス１６とコネクタ２４とが正常に挿入されていれば、コンデンサの総容量はコンデンサ７０Ｇ、７０Ｈ、７０Ｉの和がとなり、プルアップ抵抗７４との積が時定数となる。制御基板１２の電源７２をＯＮにするとシュミット・トリガ・バッファ７６の入力端子での電圧がＨＩＧＨとなるのは、下記の式（８）だけ遅延される。
If the harness 16 and the connector 24 are normally inserted, the total capacity of the capacitors is the sum of the
（Ｃ１＋Ｃ２＋Ｃ３）×Ｒ１ … （８）
また、例えば、ハーネス１６Ｂが抜けていれば、コンデンサ７０Ｇ、７０Ｉの和がコンデンサの総容量となり、下記の式（９）だけ遅延される。
(C1 + C2 + C3) × R1 (8)
For example, if the
（Ｃ１＋Ｃ３）×Ｒ１ … （９）
第８実施形態においては、上記式（８）と式（９）との遅延時間の差を比較することにより、ハーネス１６とコネクタ２４との抜けの箇所を検出することができる。
(C1 + C3) × R1 (9)
In the eighth embodiment, by comparing the difference in delay time between the formula (8) and the formula (9), it is possible to detect the location where the harness 16 and the connector 24 are disconnected.
続いて、第９実施形態に係る回路システム１０について説明する。
Subsequently, a
なお、前記第１実施形態乃至前記第８実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第８実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as the said 1st Embodiment thru | or the said 8th Embodiment, the same code | symbol as the said 1st Embodiment thru | or the said 8th Embodiment is attached | subjected, and the description is abbreviate | omitted.
図１６（Ａ）に示されるように、第９実施形態の回路システム１０は、ハーネス１６とコネクタ２４との一組につき、ハーネス１６上の離れた位置の２本の信号線を検出用信号線をとする。各々の検出用信号線はドライブ基板１４上で折り返して接続し、接続した２本の検出用信号線をコンデンサ７０を介して、グランドと接続する。さらに、一方の検出用信号線は、制御基板１２に戻し、戻ってきた検出用信号線を、コンデンサ７０を介してグランドと接続する構成である。
As shown in FIG. 16A, in the
なお、図１６（Ｂ）に示されるように、矢印１０Ａで示す点における電圧検出時間は、コンデンサ７０Ｊ（容量Ｃ１）、７０Ｋ（容量Ｃ２）、７０Ｌ（容量Ｃ３）、７０Ｍ（容量Ｃ４）、７０Ｎ（容量Ｃ５）、７０Ｏ（容量Ｃ６）の和とプルアップ抵抗７４（抵抗値Ｒ１）の積による時定数により決定する。
As shown in FIG. 16B, the voltage detection time at the point indicated by the
ハーネス１６とコネクタ２４とが正常に挿入されていれば、コンデンサの総容量はコンデンサ７０Ｊ、７０Ｋ、７０Ｌ、７０Ｍ、７０Ｎ、７０Ｏの和となり、プルアップ抵抗７４との積が時定数となる。制御基板１２の電源７２をＯＮにするとシュミット・トリガ・バッファ７６の入力端子での電圧がＨＩＧＨとなるのは、下記の式（１０）だけ遅延される。
If the harness 16 and the connector 24 are normally inserted, the total capacity of the capacitors is the sum of the
（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６）×Ｒ１ … （１０）
仮に、ハーネス１６ＡＬが抜けていれば、コンデンサ７０の総容量はコンデンサ７０Ｌ、７０Ｍ、７０Ｎ、７０Ｏの和となり、下記の式（１１）だけ遅延される。
(C1 + C2 + C3 + C4 + C5 + C6) × R1 (10)
If the harness 16AL is disconnected, the total capacity of the capacitor 70 is the sum of the
（Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６）×Ｒ１ … （１１）
また、ハーネス１６ＢＬが半挿しの状態となっており、矢印１６Ｃ１で示す信号線は正常に接続してあるが、コネクタ２４の矢印１６ＣＮで示す信号線は、接続不良の場合は、コンデンサ７０の総容量がコンデンサ７０Ｊ、７０Ｋ、７０Ｌ、７０Ｎ、７０Ｏの和がとなる。そして、下記式（１２）だけ時間が遅延される。
(C3 + C4 + C5 + C6) × R1 (11)
In addition, the harness 16BL is in a half-inserted state, and the signal line indicated by the arrow 16C1 is normally connected. However, if the signal line indicated by the arrow 16CN of the connector 24 is poorly connected, The capacity is the sum of
（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ５＋Ｃ６）×Ｒ１ … （１２）
第９実施形態においては、上記式（１０）と式（１１）との遅延時間の差、又は上記式（１０）と式（１２）との遅延時間の差を比較することにより、ハーネス１６とコネクタ２４との抜け、及び半挿し箇所が検出できる。
(C1 + C2 + C3 + C5 + C6) × R1 (12)
In the ninth embodiment, by comparing the difference in delay time between the above formula (10) and formula (11) or the difference in delay time between the above formula (10) and formula (12), the harness 16 The disconnection from the connector 24 and the half-inserted position can be detected.
続いて、第１０実施形態に係る回路システム１０について説明する。
Next, the
なお、前記第１実施形態乃至前記第９実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第９実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as said 1st Embodiment thru | or 9th Embodiment, the same code | symbol as said 1st Embodiment thru | or said 9th Embodiment is attached | subjected, and the description is abbreviate | omitted.
図１７（Ａ）に示されるように、第１０実施形態の回路システム１０は、ハーネス１６とコネクタ２４との一組につき、ハーネス１６上の離れた位置の２本の信号線を検出用信号線とする。そして、各々の検出用信号線をドライブ基板１４上で折り返して接続し、接続した２本の検出用信号線をコンデンサ７０を介して、グランドと接続する。さらに、一方の検出用信号線は、制御基板１２に戻し、戻ってきた検出用信号線を別のハーネス１６とコネクタ２４との検出用信号線と接続する。これを、ハーネス１６とコネクタ２４との数だけ繰り返す。また、最終端は、グランドに直接接続させるようになっている。
As shown in FIG. 17A, in the
なお、図１７（Ｂ）に示されるように、矢印１０Ａで示す点における電圧検出時間は、コンデンサ７０Ｐ（容量Ｃ１）、７０Ｑ（容量Ｃ２）、７０Ｒ（容量Ｃ３）、７０Ｓ（容量Ｃ４）、７０Ｔ（容量Ｃ５）の和とプルアップ抵抗７４の積による時定数により決定する。
As shown in FIG. 17B, the voltage detection time at the point indicated by the
ハーネス１６とコネクタ２４とが正常に挿入されていれば、検出用信号線はグランドと直に接続されており、制御基板１２の電源７２をＯＮにしても、シュミット・トリガ・バッファ７６の入力端子での電圧レベルはＬＯＷのままである。
If the harness 16 and the connector 24 are normally inserted, the detection signal line is directly connected to the ground, and the input terminal of the
仮に、例えばハーネス１６ＡＬ、又はハーネス１６ＡＲが抜けていれば、どのコンデンサ７０とも接続されないので、遅延されることなくＨＩＧＨとなる。 If, for example, the harness 16AL or the harness 16AR is disconnected, it is not connected to any capacitor 70, so it becomes HIGH without being delayed.
また、ハーネス１６ＢＬ、又はハーネス１６ＢＲが半挿しの状態となっており、矢印１７Ｃ１で示す信号線は正常に接続してあるが、矢印１７ＣＮで示す信号線は接続不良の場合は、コンデンサの総容量はコンデンサ７０Ｐ、７０Ｑ、７０Ｒの和となり、下記式（１３）のように遅延される。
When the harness 16BL or the harness 16BR is in a half-inserted state and the signal line indicated by the arrow 17C1 is normally connected, but the signal line indicated by the arrow 17CN is poorly connected, the total capacity of the capacitor Is the sum of
（Ｃ１＋Ｃ２＋Ｃ３）×Ｒ１ … （１３）
上述した遅延時間の差を比較することにより、ハーネス１６とコネクタ２４との抜け、及び半挿し箇所が検出できる。
(C1 + C2 + C3) × R1 (13)
By comparing the above-described difference in delay time, the disconnection between the harness 16 and the connector 24 and the half-inserted portion can be detected.
続いて、第１１実施形態に係る回路システム１０について説明する。
Next, the
なお、前記第１実施形態乃至前記第１０実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第１０実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as the said 1st Embodiment thru | or the said 10th Embodiment, the same code | symbol as the said 1st Embodiment thru | or the said 10th Embodiment is attached | subjected, and the description is abbreviate | omitted.
図１８（Ａ）に示されるように、第１１実施形態の回路システム１０は、ハーネス１６とコネクタ２４との１組につき、ハーネス１６上の離れた位置の２本の信号線を検出用信号線として並列に設け、各々の検出用信号線を抵抗７８を介してグランドと接続するものである。
As shown in FIG. 18A, in the
第１１実施形態においては、図１８（Ｂ）に示されるように、矢印１８Ａで示す点における電圧は、電源７２（電圧値ＶＣＣ）に接続するプルアップ抵抗７４（抵抗値Ｒ１）と抵抗７８Ａ（抵抗値Ｒ２）、抵抗７８Ｂ（抵抗値Ｒ３）、抵抗７８Ｃ（抵抗値Ｒ４）、抵抗７８Ｄ（抵抗値Ｒ５）、抵抗７８Ｅ（抵抗値Ｒ６）、抵抗７８Ｆ（抵抗値Ｒ７）との合成抵抗との分圧比により決定する。
In the eleventh embodiment, as shown in FIG. 18B, the voltage at the point indicated by the
図１８（Ｂ）に示される、［１］はハーネス１６ＡＬ、又はハーネス１６ＡＲが抜けていた場合、［２］はハーネス１６ＢＬ、又はハーネス１６ＢＲが抜けていた場合、［３］、及び［４］はハーネス１６ＡＬ、又はハーネス１６ＡＲが半挿しの場合、［５］、及び［６］はハーネス１６ＢＬ、又はハーネス１６ＢＲが半挿しの場合である。 As shown in FIG. 18B, [1] is when the harness 16AL or the harness 16AR is disconnected, [2] is when the harness 16BL or the harness 16BR is disconnected, [3] and [4] are When the harness 16AL or the harness 16AR is half-inserted, [5] and [6] are when the harness 16BL or the harness 16BR is half-inserted.
ここでは、ＶＣＣ＝３．３Ｖ、Ｒ１＝１．４ＫΩ、Ｒ２＝３．０ＫΩ、Ｒ３＝４．１ＫΩ、Ｒ４＝５．９ＫΩ、Ｒ５＝８．１ＫΩであるとする。 Here, it is assumed that VCC = 3.3V, R1 = 1.4 KΩ, R2 = 3.0 KΩ, R3 = 4.1 KΩ, R4 = 5.9 KΩ, and R5 = 8.1 KΩ.
ハーネス１６とコネクタ２４とが正常に挿入されていれば、抵抗７８Ａ、７８Ｂ、７８Ｃ、７８Ｄの並列の合成抵抗は、以下の式（１４）で示すようになる。
If the harness 16 and the connector 24 are normally inserted, the combined resistance of the
（（Ｒ２//Ｒ３）//Ｒ４）//Ｒ５
＝（（３．０ＫΩ//４．１ＫΩ）//５．９ＫΩ）//８．１ＫΩ
＝１．１５ＫΩ … （１４）
上記式（１５）とプルアップ抵抗７４によって分圧される制御基板１２のアナログ入力端子８０での電圧は、以下の式（１５）で示すようになる。該式（１５）で示されるのが検出電圧となる。
((R2 // R3) // R4) // R5
= ((3.0KΩ // 4.1KΩ) // 5.9KΩ) // 8.1KΩ
= 1.15KΩ (14)
The voltage at the
ＶＣＣ×１．１５ＫΩ／（１．１５ＫΩ＋Ｒ１）
＝３．３Ｖ×１．１５ＫΩ／（１．１５ＫΩ＋１．４ＫΩ）
＝１．４９Ｖ … （１５）
但し、
Ａ//Ｂ＝（Ａ×Ｂ）／（Ａ＋Ｂ）
である。
VCC × 1.15KΩ / (1.15KΩ + R1)
= 3.3V × 1.15KΩ / (1.15KΩ + 1.4KΩ)
= 1.49V (15)
However,
A // B = (A × B) / (A + B)
It is.
次に、図１９を用いて、ハーネス１６ＡＲが抜けていた場合（図１８（Ｂ）の［１］の状態）を説明する。当該場合では、抵抗７８Ｃと抵抗７８Ｄとの並列の合成抵抗と、プルアップ抵抗７４とで分圧される電圧は２．３４Ｖとなる。当該電圧が検出電圧である。
Next, a case where the harness 16AR is disconnected (state [1] in FIG. 18B) will be described with reference to FIG. In this case, the voltage divided by the combined resistance in parallel of the
当該回路システム１０では、半挿しも検出することができる。例えば、図２０に示されるように、ハーネス１６ＢＬの半挿しにより、矢印２０Ｃ１で示す検出用信号線が接続異常の場合（図１８（Ｂ）の［５］の状態）は、抵抗７８Ａ、抵抗７８Ｂ、抵抗７８Ｄの並列の合成抵抗と、プルアップ抵抗７４とで分圧される電圧は、１．６７Ｖとなる。当該電圧が検出電圧である。
In the
さらに矢印２０ＣＮで示す検出用信号線が接続異常の場合（図１８（Ｂ）の［６］の状態）、検出電圧は１．６１Ｖである。当該［５］と［６］との状態の検出電圧差が最小差となる。制御基板１２のＡＤコンバータ（図示省略）の性能は分解能ではかられるが、１０ｂｉｔだと仮定すると、１ＬＳＢ＝０．００３２Ｖである。前記［５］と［６］との差は、１６．３ＬＳＢであり、当該差は、下記表２で示されるように、検出可能な範囲内である。
Further, when the detection signal line indicated by the arrow 20CN is abnormal in connection (state [6] in FIG. 18B), the detection voltage is 1.61V. The detected voltage difference between the states [5] and [6] is the minimum difference. The performance of the AD converter (not shown) of the
このように、抵抗値を適切な値に設定することにより、制御基板１２は、１つのアナログ入力端子８０を使用するのみで、ハーネス１６とコネクタ２４との抜け、及び半挿しの場所の特定ができる。
In this way, by setting the resistance value to an appropriate value, the
なお、図２１（Ａ）に示されるように、制御基板１２は、２以上のドライブ基板１４と接続していてもよい。この場合、図１４（Ｂ）に示されるように、矢印１８Ａで示す点における電圧は、プルアップ抵抗７４（抵抗値Ｒ１）と抵抗７８Ａ（抵抗値Ｒ２）、抵抗７８Ｂ（抵抗値Ｒ３）、抵抗７８Ｃ（抵抗値Ｒ４）、抵抗７８Ｄ（抵抗値Ｒ５）、抵抗７８Ｅ（抵抗値Ｒ６）、抵抗７８Ｆ（抵抗値Ｒ７）との合成抵抗との分圧比により決定する。
As shown in FIG. 21A, the
続いて、第１２実施形態に係る回路システム１０について説明する。
Subsequently, a
なお、前記第１実施形態乃至前記第１１実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第１１実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as said 1st Embodiment thru | or 11th Embodiment, the same code | symbol as said 1st Embodiment thru | or 11th Embodiment is attached | subjected, and the description is abbreviate | omitted.
図２２（Ａ）に示されるように、第１２実施形態の回路システム１０は、ハーネス１６とコネクタ２４との１組につき、１本の検出用信号線を並列に設け、各々の検出用信号線は、抵抗７８を介してグランドと接続するものである。
As shown in FIG. 22A, in the
なお、図２２（Ｂ）に示されるように、矢印１８Ａで示す点における電圧は、プルアップ抵抗７４と抵抗７８Ｇ、抵抗７８Ｈ、抵抗７８Ｉの合成抵抗との分圧比により決定する。
As shown in FIG. 22B, the voltage at the point indicated by the
ハーネス１６とコネクタ２４とが正常に挿入されていれば、抵抗７８Ｇ、抵抗７８Ｈ、抵抗７８Ｉの並列の合成抵抗の値が下記式（１６）のようになる。
If the harness 16 and the connector 24 are normally inserted, the value of the combined resistance of the
（Ｒ２//Ｒ３）//Ｒ４ … （１６）
当該式（１６）と、プルアップ抵抗７４とによって分圧される制御基板１２のアナログ入力端子８０での電圧は、下記式（１７）のようになる。式（１７）で表されるのが検出電圧である。
(R2 // R3) // R4 (16)
The voltage at the
ＶＣＣ×（Ｒ２//Ｒ３）//Ｒ４／（（Ｒ２//Ｒ３）//Ｒ４＋Ｒ１） … （１７）
また、例えば、ハーネス１６Ｂが抜けていれば、抵抗７８Ｇ、抵抗７８Ｉの並列の合成抵抗の値とプルアップ抵抗７４によって分圧される制御基板１２のアナログ入力端子８０での電圧は、下記式（１８）のようになる。式（１８）で表されるのが検出電圧である。
VCC × (R2 // R3) // R4 / ((R2 // R3) // R4 + R1) (17)
For example, if the
ＶＣＣ×Ｒ２//Ｒ４／（Ｒ２//Ｒ４＋Ｒ１） … （１８）
上述した検出電圧を比較することにより、ハーネス１６とコネクタ２４との抜け箇所が検出できる。
VCC × R2 // R4 / (R2 // R4 + R1) (18)
By comparing the detection voltages described above, it is possible to detect a disconnection point between the harness 16 and the connector 24.
続いて、第１３実施形態に係る回路システム１０について説明する。
Subsequently, a
なお、前記第１実施形態乃至前記第１２実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第１２実施形態と同符号を付してその説明を省略する。 In addition, about the fundamentally the same structure and effect | action as the said 1st Embodiment thru | or the said 12th Embodiment, the same code | symbol as the said 1st Embodiment thru | or the said 12th Embodiment is attached | subjected, and the description is abbreviate | omitted.
図２３（Ａ）に示されるように、第１３実施形態の回路システム１０は、ハーネス１６とコネクタ２４との１組につき、ハーネス１６上の離れた位置の信号線の２本を検出用信号線として設けている。そして、各々の検知信号をドライブ基板１４上で検出用信号線を抵抗７８を介してグランドと接続するものである。
As shown in FIG. 23A, in the
なお、図２３（Ｂ）に示されるように、矢印１８Ａで示す点における電圧は、プルアップ抵抗７４と抵抗７８Ｊ（抵抗値Ｒ１）、７８Ｋ（抵抗値Ｒ２）、７８Ｌ（抵抗値Ｒ３）、７８Ｍ（抵抗値Ｒ４）、７８Ｎ（抵抗値Ｒ５）、７８Ｏ（抵抗値Ｒ６）の合成抵抗との分圧比により決定する。
As shown in FIG. 23B, the voltage at the point indicated by the
ハーネス１６とコネクタ２４とが正常に挿入されていれば、抵抗７８Ｊ、７８Ｋ、７８Ｌ、７８Ｍ、７８Ｎ、７８Ｏの並列の合成抵抗の値とプルアップ抵抗７４によって分圧される制御基板１２のアナログ入力端子８０での電圧は、下記式（１９）のようになる。式（１９）で表されるのが検出電圧である。
If the harness 16 and the connector 24 are normally inserted, the analog input of the
ＶＣＣ×（Ｒ２Ｒ７）／（Ｒ２Ｒ７＋Ｒ１） … （１９）
但し、
Ｒ２Ｒ７：抵抗値Ｒ２乃至抵抗値Ｒ７の並列の合成抵抗値
である。
VCC × (R2R7) / (R2R7 + R1) (19)
However,
R2R7: A combined resistance value in parallel of the resistance value R2 to the resistance value R7.
次に、例えばハーネス１６ＢＬ、又はハーネス１６ＢＲが抜けていれば、抵抗７８Ｊ、抵抗７８Ｋ、抵抗７８Ｎ、抵抗７８Ｏの並列の合成抵抗の値とプルアップ抵抗７４によって分圧される制御基板１２のアナログ入力端子８０での電圧は、下記式（２０）のようになる。式（２０）で表されるのが検出電圧である。
Next, for example, if the harness 16BL or the harness 16BR is disconnected, the analog input of the
ＶＣＣ×（（Ｒ２//Ｒ３）//Ｒ６）//Ｒ７／（（（Ｒ２//Ｒ３）//Ｒ６）//Ｒ７＋Ｒ１） … （２０）
また、ハーネス１６ＢＬが半挿しの状態になっており、ハーネス１６ＢＬの半挿しにより、矢印２３Ｃ１で示す検出用信号線は正常に接続されているが、矢印２３ＣＮで示す検出用信号線は接続不良の場合、抵抗７８Ｊ、７８Ｋ、７８Ｌ、７８Ｍ、７８Ｎ、７８Ｏの並列の合成抵抗値とプルアップ抵抗７４によって分圧される制御基板１２のアナログ入力端子８０での電圧は、下記式（２１）のようになる。式（２１）で表されるのが検出電圧である。
VCC × ((R2 // R3) // R6) // R7 / (((R2 // R3) // R6) // R7 + R1) (20)
Further, the harness 16BL is in a half-inserted state, and the detection signal line indicated by the arrow 23C1 is normally connected by the half-insertion of the harness 16BL, but the detection signal line indicated by the arrow 23CN is poorly connected. In this case, the combined resistance value of the
ＶＣＣ×（Ｒ２Ｒ３Ｒ４Ｒ６Ｒ７）／（Ｒ２Ｒ３Ｒ４Ｒ６Ｒ７＋Ｒ１） … （２１）
但し、
Ｒ２Ｒ３Ｒ４Ｒ６Ｒ７：抵抗値Ｒ２乃至Ｒ４、Ｒ６、Ｒ７の並列の合成抵抗値
である。
VCC × (R2R3R4R6R7) / (R2R3R4R6R7 + R1) (21)
However,
R2R3R4R6R7: The combined resistance value of the resistance values R2 to R4, R6, R7 in parallel.
上述した検出電圧を比較することにより、ハーネス１６とコネクタ２４との抜け箇所が検出できる。 By comparing the detection voltages described above, it is possible to detect a disconnection point between the harness 16 and the connector 24.
続いて、第１４実施形態に係る回路システム１０について説明する。
Subsequently, a
なお、前記第１実施形態乃至前記第１３実施形態と基本的に同一の構成、作用については、前記第１実施形態乃至前記第１３実施形態と同符号を付してその説明を省略する。 In addition, about the structure and operation | movement fundamentally the same as said 1st Embodiment thru | or 13th Embodiment, the same code | symbol as said 1st Embodiment thru | or 13th Embodiment is attached | subjected, and the description is abbreviate | omitted.
図２４（Ａ）に示されるように、第１４実施形態の回路システム１０は、ハーネス１６とコネクタ２４との１組につき、ハーネス１６上の離れた位置の信号線の２本を検出用信号線として設ける。そして、各々ドライブ基板１４上で折り返して接続し、接続した２本の検出用信号線を抵抗７８を介して、グランドと接続する。さらに、一方の検出用信号線は、制御基板１２に戻し、戻ってきた検出用信号線を別のハーネス１６とコネクタ２４との検出用信号線と接続する。これを、ハーネス１６とコネクタ２４との数だけ繰り返す。また、最終端は、グランドに直接接続させるようになっている。
As shown in FIG. 24A, in the
なお、図２４（Ｂ）に示されるように、矢印１９Ａで示す点における電圧は、プルアップ抵抗７４と抵抗７８Ｐ、７８Ｑ、７８Ｒ、７８Ｓ、７８Ｔの合成抵抗との分圧比により決定する。
As shown in FIG. 24B, the voltage at the point indicated by the arrow 19A is determined by the voltage division ratio between the pull-up
ハーネス１６とコネクタ２４とが正常に挿入されていれば、検出用信号線は、グランドと直に接続されており、制御基板１２の電源７２をＯＮにしても、制御基板１２のアナログ入力端子８０での電圧レベルはＬＯＷのままである。
If the harness 16 and the connector 24 are normally inserted, the detection signal line is directly connected to the ground. Even if the
仮に、例えばハーネス１６ＡＬが抜けていれば、どの抵抗ともグランドとも接続されないので、分圧されることなく電圧レベルはＨＩＧＨとなる。 For example, if the harness 16AL is disconnected, no resistance is connected to the ground, so that the voltage level becomes HIGH without being divided.
また、ハーネス１６ＢＬが、半挿し状態になっており、矢印２４Ｃ１で示す検出用信号線は正常に接続してあるが、矢印２４ＣＮで示す検出用信号線は接続不良の場合、抵抗７８Ｐ、抵抗７８Ｑ、抵抗７８Ｒの並列の合成抵抗値とプルアップ抵抗７４によって分圧される制御基板１２のアナログ入力端子８０での電圧は、以下の式（２２）になる。式（２２）で表されるのが検出電圧である。
Further, when the harness 16BL is in a half-inserted state and the detection signal line indicated by the arrow 24C1 is normally connected, but the detection signal line indicated by the arrow 24CN is poorly connected, the
ＶＣＣ×（Ｒ２//Ｒ３）//Ｒ４／（（Ｒ２//Ｒ３）//Ｒ４＋Ｒ１） … （２２）
上述した検出電圧を比較することにより、ハーネス１６とコネクタ２４との抜け箇所が検出できる。
VCC × (R2 // R3) // R4 / ((R2 // R3) // R4 + R1) (22)
By comparing the detection voltages described above, it is possible to detect a disconnection point between the harness 16 and the connector 24.
２Ａ、２Ｂ、２Ｃ 検出用信号線
１０ 回路システム（動作制御回路、接続状態監視装置）
１２ 制御基板（基板）
１４ ドライブ基板（基板）
１６ ハーネス
１８ 表示装置
２０ キー入力装置
２４ コネクタ
２６ ＣＰＵ（、監視手段、検出手段、算出手段、時間検出手段、電圧検出手段、接続状態検出手段、特定手段）
２８ ＣＰＵバス
３０ 拡張Ｉ／Ｏ
３２ 出力端子
３４ 入力端子
３６ トランジスタ
３８ 電源（監視信号生成回路、電源部）
４０ ドライバＩＣ
４２ 抵抗（監視信号生成回路）
４４ 負荷
４６ 入出力端子（出力端子、入力端子）
４８ セレクター
４９ 選択信号線
５０ センサー
５２ ＡＮＤゲート
５４ ＯＲゲート
５６ ４入力ＡＮＤゲート
５８ インバータ
７０ コンデンサ
７２ 電源（電源部）
７４ プルアップ抵抗
７６ シュミット・トリガ・バッファ（出力手段）
７８ 抵抗
８０ アナログ入力端子（出力手段）
2A, 2B, 2C
12 Control board (board)
14 Drive board (board)
16
28
32 Output terminal 34 Input terminal 36 Transistor 38 Power supply (monitoring signal generation circuit, power supply section)
40 Driver IC
42 Resistance (monitoring signal generation circuit)
44
48
74 Pull-up
78
Claims (7)
前記一方の基板の出力端子が前記指示信号を非出力としている場合に、前記一方の基板の入力端子へ監視信号を入力させる監視信号生成回路と、
前記監視信号生成回路から入力した入力端子における監視信号の状態を監視する監視手段と、
前記監視手段が監視する状態に基づいて前記ハーネスが正常接続されているか又は異常接続されているかを検出する検出手段と、
を有することを特徴とする接続状態監視装置。 An operation control circuit that operates a device connected to the other board by electrically connecting multiple boards using a harness and sending an instruction signal from the output terminal of one board to the other board A connection state monitoring device for monitoring the connection state of the harness,
A monitoring signal generation circuit for inputting a monitoring signal to an input terminal of the one substrate when the output signal of the one substrate is not outputting the instruction signal;
Monitoring means for monitoring the state of the monitoring signal at the input terminal input from the monitoring signal generation circuit;
Detecting means for detecting whether the harness is normally connected or abnormally connected based on a state monitored by the monitoring means;
A connection state monitoring device comprising:
前記監視信号は、電源部から供給される電圧と、前記正常接続、又は前記異常接続の各々の状態での合成抵抗により生成されることを特徴とする請求項１又は請求項２記載の接続状態監視装置。 The monitoring signal generation circuit includes a power supply unit that supplies a voltage, and a plurality of currents that flow when the harness is normally connected to the voltage supplied from the power supply unit and a current that flows when the harness is abnormally connected. Consisting of resistance,
The connection state according to claim 1, wherein the monitoring signal is generated by a voltage supplied from a power supply unit and a combined resistance in each of the normal connection and the abnormal connection. Monitoring device.
前記他方の基板に設けられた抵抗により信号がプルダウンされている場合は、前記一方の基板の出力端子と接続する抵抗をプルアップ抵抗とすることを特徴とする請求項１乃至請求項３の何れか１項記載の接続状態監視装置。 When the signal is pulled up by the resistor provided on the other substrate, the resistor connected to the output terminal of the one substrate is a pull-down resistor,
The pull-up resistor is used as a resistor connected to an output terminal of the one substrate when a signal is pulled down by a resistor provided on the other substrate. The connection state monitoring device according to claim 1.
前記ハーネスを構成する信号線に含まれ、各々容量が異なる多くとも１つのコンデンサを直列に介してグランドに接地する複数の検出用信号線と、
前記コンデンサの各容量の総容量に基づく時定数を算出する算出手段と、
前記検出用信号線と接続し、該検出用信号線からの入力信号を検出する検出手段と、
前記検出手段の検出に基づき、前記一方の基板における電圧が所定の電圧となるまでの時間を検出する時間検出手段と、
前記算出手段が算出した時定数と前記時間検出手段が検出した時間との比較により、前記ハーネスの接続状態が正常か異常かを検出する接続状態検出手段と、
前記接続状態検出手段が接続状態が異常と検出した場合、前記時間検出手段が検出した時間に基づき、前記ハーネスの接続状態が異常である箇所を特定する特定手段と、
を備えることを特徴とする接続状態監視装置。 A connection state monitoring device that monitors a connection state of the harness, which is used in an operation control circuit that electrically connects a pair of substrates using a harness, and one substrate operates the other substrate,
A plurality of detection signal lines that are included in the signal lines constituting the harness and ground to ground through at least one capacitor each having a different capacitance in series;
Calculating means for calculating a time constant based on the total capacity of the capacitors;
Detecting means connected to the detection signal line and detecting an input signal from the detection signal line;
A time detection means for detecting a time until the voltage on the one substrate becomes a predetermined voltage based on the detection by the detection means;
A connection state detection means for detecting whether the connection state of the harness is normal or abnormal by comparing the time constant calculated by the calculation means and the time detected by the time detection means;
When the connection state detection means detects that the connection state is abnormal, based on the time detected by the time detection means, a specifying means for specifying a location where the connection state of the harness is abnormal;
A connection state monitoring device comprising:
前記時間検出手段は、前記出力手段の出力に基づき検出を行うことを特徴とする請求項５記載の接続状態監視装置。 In the first substrate, a predetermined threshold having two different values is provided between the detection position of the detection means and the power supply unit via the pull-up resistor. Output means for outputting different constant amplitudes corresponding to
6. The connection state monitoring apparatus according to claim 5, wherein the time detection means performs detection based on an output of the output means.
前記ハーネスを構成する信号線に含まれ、各々抵抗値が異なる抵抗を直列に介してグランドと接続する複数の検出用信号線と、
前記抵抗の各抵抗値の合成抵抗値に基づき、前記ハーネスの接続が正常な場合の電圧値を予め算出する算出手段と、
前記検出用信号線と接続し、該検出用信号線から入力される電圧値を検出する電圧検出手段と、
前記算出手段が算出した電圧値と前記電圧検出手段が検出した電圧値との比較により、前記ハーネスの接続状態が正常か異常かを検出する接続状態検出手段と、
前記接続状態検出手段が接続状態が異常と検出した場合、前記電圧検出手段が検出した電圧値に基づき、前記ハーネスの接続状態が異常である箇所を特定する特定手段と、
を備えることを特徴とする接続状態監視装置。 A connection state monitoring device that monitors a connection state of the harness, which is used in an operation control circuit that electrically connects a pair of substrates using a harness, and one substrate operates the other substrate,
A plurality of signal lines for detection, which are included in the signal lines constituting the harness, and connected to the ground via a series of resistors each having a different resistance value;
Based on a combined resistance value of each resistance value of the resistor, a calculation means for calculating in advance a voltage value when the harness is normally connected;
Voltage detection means connected to the detection signal line and detecting a voltage value input from the detection signal line;
A connection state detection unit that detects whether the connection state of the harness is normal or abnormal by comparing the voltage value calculated by the calculation unit and the voltage value detected by the voltage detection unit;
When the connection state detection unit detects that the connection state is abnormal, based on the voltage value detected by the voltage detection unit, a specifying unit that identifies a location where the connection state of the harness is abnormal;
A connection state monitoring device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Family
ID=37922631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005246636A Pending JP2007059345A (en) | 2005-08-26 | 2005-08-26 | Connection state monitoring device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007059345A (en) |
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