JP2007053700A - Clock phase estimation device - Google Patents
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Abstract
Description
本発明は、クロック位相推定技術に関し、特に所定のサンプリングタイミングにて標本化された信号のクロック位相を推定するクロック位相推定装置に関する。 The present invention relates to a clock phase estimation technique, and more particularly to a clock phase estimation device that estimates a clock phase of a signal sampled at a predetermined sampling timing.
無線通信システムの受信装置が、受信したアナログ信号をデジタル信号に変換した後に、デジタル信号に対して復調を行う場合、デジタル信号に変換する際のクロックタイミングを送信装置におけるクロックタイミングに同期させることが要求される。このような同期は、一般的にクロック同期と称せられる。クロック同期を実現するための技術のひとつに、アナログ信号をサンプリングしたときの位相(以下、「クロック位相」という)を推定し、推定したクロック位相をもとにクロック同期を確立させる技術がある。クロック位相は、例えば、以下のように導出される。デジタル信号に2乗操作がなされることによって、クロック成分が抽出される。2乗されたデジタル信号には、DFT(Discrete Fourier Transform)がなされ、周波数領域の信号が生成される。最終的に、周波数領域の信号の位相から、クロック位相が導出される(例えば、非特許文献1参照。)。
本発明者はこうした状況下、以下の課題を認識するに至った。例えば、連続した信号を受信する受信装置において、クロック位相の推定は、受信装置の起動時に実行される。すなわち、起動時に推定されたクロック位相をもとに、クロック同期が確立される。そのため、クロック位相の推定精度は、クロック同期の精度に影響を及ぼし、さらに受信特性にも影響を及ぼす。また、無線回線を介して受信する信号は、一般的にフェージングの影響を受けている。そのため、時間の経過とともに、受信した信号の強度は変動する。例えば、信号強度の小さい状態から、信号強度の大きい状態に変動する。信号強度の小さい状態においては、雑音の影響が大きくなる。そのため、このような状態において推定されたクロック位相に対する雑音の影響も大きくなる。その結果、クロック位相の推定精度が悪化する。さらに、前述のごとく、受信特性も悪化する。 Under such circumstances, the present inventor has come to recognize the following problems. For example, in a receiving apparatus that receives a continuous signal, the estimation of the clock phase is executed when the receiving apparatus is activated. That is, clock synchronization is established based on the clock phase estimated at the time of startup. Therefore, the estimation accuracy of the clock phase affects the accuracy of clock synchronization and further affects reception characteristics. A signal received via a wireless line is generally affected by fading. Therefore, the intensity of the received signal varies with time. For example, the state changes from a low signal strength state to a high signal strength state. In the state where the signal intensity is low, the influence of noise becomes large. For this reason, the influence of noise on the estimated clock phase in such a state is also increased. As a result, the accuracy of clock phase estimation deteriorates. Furthermore, as described above, the reception characteristics also deteriorate.
本発明はこうした状況に鑑みてなされたものであり、その目的は、信号強度の変動を考慮することによって、クロック位相の推定精度を改善するクロック位相推定装置を提供することにある。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a clock phase estimation device that improves the estimation accuracy of the clock phase by considering fluctuations in signal strength.
上記課題を解決するために、本発明のある態様のクロック位相推定装置は、所定のシンボル周期を有した受信信号であって、かつ所定のサンプリングタイミングにて標本化された受信信号を順次入力する入力部と、入力部において順次入力した受信信号の2乗値に、シンボル周期に応じた周波数をもとに、周波数領域への変換を実行することによって、周波数領域の信号を生成する変換部と、変換部において生成した周波数領域の信号の大きさを計算する計算部と、計算部において計算した周波数領域の信号の大きさがしきい値よりも大きければ、変換部において生成した周波数領域の信号の位相成分を導出することによって、サンプリングタイミングにおける受信信号のクロック位相を推定する推定部と、を備える。 In order to solve the above-described problem, a clock phase estimation device according to an aspect of the present invention sequentially receives a reception signal having a predetermined symbol period and sampled at a predetermined sampling timing. An input unit, and a conversion unit that generates a frequency domain signal by performing a conversion to a frequency domain based on a frequency corresponding to a symbol period, to a square value of a reception signal sequentially input in the input unit A calculation unit that calculates the magnitude of the frequency domain signal generated by the conversion unit, and the phase of the frequency domain signal generated by the conversion unit if the magnitude of the frequency domain signal calculated by the calculation unit is greater than a threshold value. An estimator that derives a component to estimate the clock phase of the received signal at the sampling timing.
この態様によると、周波数領域の信号の大きさがしきい値よりも大きい場合に、サンプリングタイミングにおける受信信号のクロック位相を推定するので、雑音の影響を低減でき、クロック位相の推定精度を改善できる。 According to this aspect, since the clock phase of the received signal at the sampling timing is estimated when the magnitude of the frequency domain signal is larger than the threshold value, it is possible to reduce the influence of noise and improve the estimation accuracy of the clock phase.
入力部において順次入力した受信信号の2乗値をもとに、推定部におけるしきい値を決定する前段処理部をさらに備えてもよい。推定部は、前段処理部によって決定されたしきい値を使用してもよい。この場合、受信信号の状態に応じてしきい値を決定するので、無線伝送路の特性に応じて、クロック位相推定を実行できる。 A pre-processing unit that determines a threshold value in the estimation unit based on the square value of the received signals sequentially input in the input unit may be further provided. The estimation unit may use the threshold value determined by the previous processing unit. In this case, since the threshold value is determined according to the state of the received signal, clock phase estimation can be performed according to the characteristics of the wireless transmission path.
変換部は、計算部において計算した周波数領域の信号の大きさがしきい値よりも大きくなければ、周波数領域への変換を実行する際に使用すべき受信信号のシンボル数を減らしながら、新たな受信信号に対して周波数領域への変換を実行し、計算部と推定部は、処理を繰り返し実行してもよい。この場合、周波数領域への変換を実行する際に使用すべき受信信号のシンボル数を減らすので、推定期間の増加を抑制できる。 If the size of the frequency domain signal calculated by the calculation unit is not larger than the threshold value, the conversion unit reduces the number of received signal symbols to be used when performing the conversion to the frequency domain, and a new received signal. For example, the calculation unit and the estimation unit may repeatedly execute the process. In this case, since the number of received signal symbols to be used when performing the conversion to the frequency domain is reduced, an increase in the estimation period can be suppressed.
変換部は、推定部において受信信号のクロック位相が推定されれば、動作を停止してもよい。この場合、動作を停止するので、処理量を低減できる。 The conversion unit may stop the operation if the estimation unit estimates the clock phase of the received signal. In this case, since the operation is stopped, the processing amount can be reduced.
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above-described constituent elements and a conversion of the expression of the present invention between a method, an apparatus, a system, a recording medium, a computer program, etc. are also effective as an aspect of the present invention.
本発明によれば、信号強度の変動を考慮することによって、クロック位相の推定精度を改善できる。 According to the present invention, it is possible to improve the estimation accuracy of the clock phase by considering the fluctuation of the signal strength.
本発明を具体的に説明する前に、概要を述べる。本発明の実施例は、連続的な信号を受信する受信装置に関する。受信装置は、前述のごとく、起動時に、受信した信号に対するクロック位相を推定する。一方、受信装置において受信される信号は、無線伝送路を介して伝送されているので、フェージングの影響を受けている。そのため、信号強度の小さいときに推定されたクロック位相には、誤差が多く含まれている。本実施例に係る受信装置は、誤差の影響を低減するために、以下のように動作する。 Before describing the present invention in detail, an outline will be described. Embodiments described herein relate generally to a receiving apparatus that receives continuous signals. As described above, the reception apparatus estimates the clock phase for the received signal at the time of activation. On the other hand, since the signal received by the receiving device is transmitted via the wireless transmission path, it is affected by fading. Therefore, a lot of errors are included in the clock phase estimated when the signal strength is small. The receiving apparatus according to the present embodiment operates as follows in order to reduce the influence of errors.
受信装置は、受信した信号を2乗した後に、DFTを実行することによって、周波数領域の信号を生成する。また、受信信号は、周波数領域の信号の位相から、クロック位相を導出する。本実施例に係る受信装置は、さらに、周波数領域の信号の大きさを導出し、導出した大きさをしきい値と比較する。周波数領域の信号の大きさがしきい値よりも大きければ、受信装置は、導出したクロック位相を有効な値とする。一方、周波数領域の信号の大きさがしきい値よりも大きくなければ、受信装置は、クロック位相の導出処理を継続する。最終的に、受信装置は、導出したクロック位相を初期位相として、クロック同期を実行する。 The reception apparatus generates a frequency domain signal by squaring the received signal and then executing DFT. The received signal derives the clock phase from the phase of the signal in the frequency domain. The receiving apparatus according to the present embodiment further derives the magnitude of the frequency domain signal and compares the derived magnitude with a threshold value. If the magnitude of the signal in the frequency domain is larger than the threshold value, the receiver sets the derived clock phase as an effective value. On the other hand, if the magnitude of the frequency domain signal is not larger than the threshold value, the receiving apparatus continues the clock phase derivation process. Finally, the receiving apparatus executes clock synchronization using the derived clock phase as an initial phase.
図1は、本発明の実施例に係る受信装置100の構成を示す。受信装置100は、アンテナ10、RF部12、直交検波部14、AD部16、LPF部18、クロック位相推定部20、クロック再生部22、信号処理部24、制御部26を含む。
FIG. 1 shows a configuration of a receiving
RF部12は、アンテナ10を介して受信した無線周波数のアナログ信号を受信する。なお、無線周波数のアナログ信号は、図示しない送信局から送信されているものとする。また、無線周波数のアナログ信号は、連続的な信号である。RF部12は、受信した無線周波数のアナログ信号に対して、増幅処理を実行した後に、中間周波数への周波数変換処理を実行する。その結果、RF部12は、中間周波数のアナログ信号を出力する。以上の処理を実行するために、RF部12は、図示しないLNA(Low Noise Amplifier)、ミキサ、局部発振器等を含む。
The
直交検波部14は、中間周波数のアナログ信号に対して、直交検波を実行し、ベースバンドのアナログ信号を出力する。なお、ベースバンドのアナログ信号は、一般的に、同相成分と直交成分を含むので、ふたつの信号線によって示されるべきであるが、ここでは、図の明瞭化のために、ベースバンドのアナログ信号をひとつの信号線にて示す。以下においても同様である。以上の処理を実行するために、直交検波部14は、ミキサ、局部発振器、AGC(Automatic Gain Control)を含む。
The
AD部16は、ベースバンドのアナログ信号に対して、アナログ−デジタル変換を実行し、ベースバンドのデジタル信号を出力する。ここで、アナログ−デジタル変換は、同相成分と直交成分のそれぞれに対して独立に実行される。また、デジタル信号のビット数は、任意の値であり、サンプリングレートは、シンボルレートのN倍であるとする。ここでNとは2以上の整数である。
The
AD部16の後段には、LPF部18、クロック位相推定部20、クロック再生部22、信号処理部24が配置されている。このうち、受信装置100の起動時の処理(以下、「引き込み処理」という)のために、LPF部18とクロック位相推定部20が動作し、引き込み処理が終了してからの処理(以下、「定常処理」という)のために、クロック再生部22と信号処理部24が動作する。ここでは、引き込み処理から説明する。
An
LPF部18は、AD部16からのデジタル信号のうち、低域成分を通過させる。その結果、デジタル成分に含まれた雑音の影響が低減される。LPF部18は、FIR(Finite Impulse Response)型フィルタやIIR(Infinite Impulse Response)型フィルタによって構成される。これらに関しては、公知の技術であるので、説明を省略する。なお、LPF部18は、省略されてもよい。
The
クロック位相推定部20は、LPF部18からのデジタル信号を入力する。クロック位相推定部20は、AD部16においてサンプリングされたデジタル信号のクロック位相を推定し、その結果を出力する。ここで、クロック位相の推定方法は、後述するが、導出されたクロック位相は、ひとつのシンボルに相当すべき複数のサンプルのうち、シンボルタイミングに近いサンプルを示す。これは、シンボルタイミングに同期したサンプリングタイミングに相当し、すなわちクロック同期のタイミングに相当する。
The clock
クロック再生部22は、定常処理を開始する際に、クロック位相推定部20からクロック位相を受けつけ、受けつけたクロック位相を初期値としてクロックを再生する。具体的には、クロック位相が0より大きい場合、選択すべきサンプルを後ろにずらすことによって、クロックを再生する。また、クロック位相が0より小さい場合、選択すべきサンプルを前にずらすことによって、クロックを再生する。ここで、再生されたクロックは、ひとつのシンボルに相当すべき複数のサンプルのうち、選択すべきサンプルを示す信号(以下、このような信号が出力されるタイミングを「クロックタイミング」という)に相当する。すなわち、シンボル間隔にてタイミング信号が出力される。また、定常処理を実行している際に、引き込み処理にて推定されたクロックタイミングは、一般的に、最適なクロックタイミングからずれていく。このようなずれを補正するために、クロック再生部22は、信号処理部24からの出力を受けつけ、クロックタイミングを補正する。なお、クロックタイミングの補正は、公知の技術によって実現されてもよいので、ここでは、説明を省略する。
When starting the steady process, the
信号処理部24は、定常処理として、AD部16から受けつけたデジタル信号を復調する。ここで、AD部16から受けつけたデジタル信号は、ひとつのシンボルあたり複数のサンプルにて構成される。そのため、前述のクロック再生部22からのクロックタイミングをもとに、信号処理部24は、処理対象とすべきサンプルを選択する。なお、信号処理部24には、AFC、キャリア再生等の機能が備えられているが、ここでは、これらの説明を省略する。最終的に、信号処理部24は、復調した信号を出力する。
The
この構成は、ハードウエア的には、任意のコンピュータのCPU、メモリ、その他のLSIで実現でき、ソフトウエア的にはメモリにロードされた通信機能のあるプログラムなどによって実現されるが、ここではそれらの連携によって実現される機能ブロックを描いている。したがって、これらの機能ブロックがハードウエアのみ、ソフトウエアのみ、またはそれらの組合せによっていろいろな形で実現できることは、当業者には理解されるところである。 This configuration can be realized in terms of hardware by a CPU, memory, or other LSI of any computer, and in terms of software, it is realized by a program having a communication function loaded in the memory. Describes functional blocks realized by collaboration. Accordingly, those skilled in the art will understand that these functional blocks can be realized in various forms by hardware only, software only, or a combination thereof.
図2は、クロック位相推定部20の構成を示す。クロック位相推定部20は、第1−2乗計算部30、第2−2乗計算部32、加算部34、発振部36、π/2移相部38、変換部48、除算部50、計算部52、比較部54、決定部56を含む。また、変換部48は、第1乗算部40、第2乗算部42、第1積算部44、第2積算部46を含む。
FIG. 2 shows a configuration of the clock
クロック位相推定部20の構成を説明する前に、クロック位相推定部20によるクロック位相の推定原理を説明する。なお、以下の式は、非特許文献1における式と同様である。クロック位相推定部20に入力される信号は、以下のように示される。
以上のような式に対応した構成が、図2の第1−2乗計算部30から除算部50に相当する。クロック位相推定部20には、所定のシンボル周期を有したデジタル信号であって、かつ所定のサンプリングタイミングにて標本化されたデジタル信号が、順次入力される。このようなデジタル信号は、同相成分と直交成分によって構成されており、同相成分が、第1−2乗計算部30に入力され、直交成分が、第2−2乗計算部32に入力される。第1−2乗計算部30は、入力された同相成分を順次2乗し、第2−2乗計算部32は、入力された直交成分を順次2乗する。また、加算部34は、2乗した値同士を加算する。これらの処理が、デジタル信号の2乗操作に対応する。
The configuration corresponding to the above formula corresponds to the first-second
発振部36は、cosωtkに対応した正弦波を出力し、π/2移相部38は、正弦波をπ/2移相させることによって、sinωtkに対応した余弦波を出力する。なお、前述のごとく、ωは、シンボル周期に応じた周波数といえる。なお、発振部36、π/2移相部38の代わりに、メモリにデータとして予め記憶された正弦波と余弦波が出力されるような構成であってもよい。第1乗算部40は、加算部34での加算結果と正弦波を乗算し、第2乗算部42は、加算部34での加算結果と余弦波を乗算する。
The
第1積算部44は、第1乗算部40での乗算結果を所定期間にわたって積算し、第2積算部46は、第2乗算部42での乗算結果を所定期間にわたって積算する。ここで、所定期間は、256シンボルに相当した期間であるとする。以上の処理のごとく、変換部48は、シンボル周期に応じた周波数をもとに、周波数領域への変換を実行することによって、周波数領域の信号を生成する。なお、周波数領域の信号の同相成分が、第1積算部44から出力された値に相当し、周波数領域の信号の直交成分が、第2積算部46から出力された値に相当する。
The
計算部52は、第1積算部44と第2積算部46において生成された周波数領域の信号の大きさを計算する。具体的に、計算部52は、第1積算部44から出力された値の2乗と第2積算部46から出力された値の2乗との加算を実行する。なお、計算部52は、第1積算部44から出力された値の絶対値と第2積算部46から出力された値の絶対値との加算を実行してもよい。後者の場合、処理量を削減できる。比較部54は、計算部52での加算結果をしきい値と比較する。ここで、しきい値は、予め定められているものとする。
The
除算部50は、周波数領域の信号の位相成分を導出する。具体的に、除算部50は、式3のごとく、第2積算部46から出力された値に対して符号を反転させてから、第1積算部44から出力された値による除算を実行する。さらに、除算部50は、除算結果のアークタンジェントを導出する。
The
決定部56は、比較部54での比較の結果に応じて、除算部50にて導出された位相成分の採用を決定する。すなわち、加算結果がしきい値よりも大きければ、決定部56は、位相成分を採用する。一方、加算結果がしきい値よりも大きくなければ、決定部56は、位相成分を不採用にする。この場合、クロック位相推定部20は、以上の処理を繰り返し実行する。除算部50、比較部54、決定部56の処理は、周波数領域の信号の大きさがしきい値よりも大きければ、周波数領域の信号の位相成分を導出することによって、サンプリングタイミングにおけるデジタル信号のクロック位相を推定することに相当する。なお、クロック位相推定部20は、位相成分を導出した後、動作を停止する。
The
図3は、クロック位相推定部20の別の構成を示す。図3のクロック位相推定部20は、図2のクロック位相推定部20と比較して、しきい値を可変に設定する。その結果、デジタル信号の強度に応じて、しきい値が可変に設定され、デジタル信号が小さい場合であっても、クロック位相成分の推定がなされる場合がある。そのため、クロック位相成分を推定するために必要とされるデジタル信号のダイナミックレンジが、拡大される。また、デジタル信号が小さい場合であっても、クロック位相成分の推定がなされる場合があるので、処理期間が短縮される。
FIG. 3 shows another configuration of the clock
図3のクロック位相推定部20は、図2のクロック位相推定部20と比較して、平均化部58、前段処理部60をさらに含む。これら以外の構成要素は、図2と同一であるので、説明を省略する。平均化部58は、加算部34での加算結果を所定期間にわたって入力し、加算結果の平均値を導出する。前段処理部60は、平均化部58において導出された平均値の大きさに応じて、比較部54におけるしきい値を決定する。ここでは、平均値の大きさに応じて複数の段階を設け、複数の段階のそれぞれに対応するようにしきい値を定義している。
The clock
図4は、前段処理部60に記憶されたテーブルのデータ構造を示す。図示のごとく、2乗値の大きさ欄70、しきい値欄72が設けられている。前段処理部60は、2乗値の大きさ欄70に記入された値と、平均値の大きさとを比較し、平均値が満たす条件を特定する。また、前段処理部60は、特定した条件に対応したしきい値を選択する。なお、平均値の大きさが複数の条件を満たす場合、前段処理部60は、最大のしきい値を選択する。図3に戻る。前段処理部60は、選択したしきい値を比較部54に出力する。比較部54では、前段処理部60から受けつけたしきい値を使用しながら、前述の処理を実行する。
FIG. 4 shows the data structure of the table stored in the
図5(a)−(b)は、クロック位相推定部20の動作概要を示す。図5(a)は、信号強度が、低い状態から高い状態に遷移する場合を示す。しきい値が固定に設定される場合、クロック位相の推定精度をある程度高くするために、しきい値は、ある程度高い値に設定される。そのため、P2のような信号強度に回復するまで、クロック位相は推定されない。その結果、クロック位相が推定されるまでの期間が長くなる。一方、しきい値を信号強度に応じて設定する場合、図中のしきい値決定期間においてしきい値が決定される。図示のごとく、この期間における信号強度は小さいので、しきい値として、ある程度小さい値が規定される。その結果、図中のDFT期間終了後のP1において、クロック位相は推定される。すなわち、信号強度が回復途中であっても、クロック位相が推定される。なお、信号強度が回復している場合、クロック位相の推定期間中においても、信号強度は大きくなっていくので、クロック位相の推定精度は、ある程度高いといえる。以上の処理によって、クロック位相の推定期間が短縮される。
5A to 5B show an outline of the operation of the clock
図5(b)は、信号強度が、高い状態から低い状態に遷移する場合を示す。図5(a)の場合と同様に、図中のしきい値決定期間においてしきい値が決定される。図示のごとく、この期間における信号強度は大きいので、しきい値として、ある程度大きい値が規定される。その結果、図中のDFT期間終了後において、クロック位相は推定されない。すなわち、信号強度が減衰する状態において、クロック位相は推定されない。なお、信号強度が減衰している場合、クロック位相の推定期間中においても、信号強度は小さくなっていくので、クロック位相の推定精度は、高くないといえる。以上の処理によって、クロック位相の推定精度が改善される。 FIG. 5B shows a case where the signal strength transitions from a high state to a low state. As in the case of FIG. 5A, the threshold value is determined in the threshold value determination period in the figure. As shown in the figure, since the signal intensity in this period is large, a value that is somewhat large is defined as the threshold value. As a result, the clock phase is not estimated after the end of the DFT period in the figure. That is, the clock phase is not estimated in a state where the signal strength is attenuated. Note that when the signal strength is attenuated, the signal strength is reduced even during the clock phase estimation period, so that the clock phase estimation accuracy is not high. With the above processing, the accuracy of clock phase estimation is improved.
以上の構成によるクロック位相推定部20の動作を説明する。図6は、クロック位相推定部20によるクロック位相の推定手順を示すフローチャートである。なお、以下の処理において、図5(a)−(b)でのしきい値決定期間は、前段処理の期間と称せられる。当初の前段処理の期間を終了していなければ(S10のN)、平均化部58は、2乗値を平均化する(S16)。前段処理部60は、平均化された2乗値に応じて、しきい値を決定する(S18)。一方、当初の前段処理の期間を終了していれば(S10のY)、変換部48は、2乗値に対してDFTを実行し(S12)、周波数領域の信号を導出する。計算部52は、周波数領域の信号の大きさを導出する(S14)。周波数領域の信号の大きさがしきい値より大きくなければ(S20のN)、ステップ10からの処理に戻る。この場合、前段処理の期間は既に終了しているものとして、ステップ10は省略されてもよい。こうすることによって、推定期間の延長を抑制できる。一方、周波数領域の信号の大きさがしきい値より大きければ(S20のY)、除算部50、決定部56は、周波数領域の信号からクロック位相を特定する(S22)。
The operation of the clock
ここで、本実施例に係るクロック位相推定部20での追加処理を説明する。ここで、追加処理とは、図2や図3の決定部56において、クロック位相の採用が決定されなかった場合の処理に相当する。前述の説明では、再びDFTの処理を実行すると説明した。しかしながら、同様の処理を再び実行する場合、クロック位相の採用が決定されなかった回数に応じて、最初の処理期間が整数倍に延長されていく。そのため、クロック位相の推定期間が長くなってしまう。ここでは、クロック位相の採用が決定されなかった場合でも、処理期間の延長を抑制することを目的とする。なお、クロック位相推定部20の構成は、図2と図3のいずれであってもよい。
Here, an additional process in the clock
DFTを再び実行する場合、第1積算部44と第2積算部46は、新たな積算期間を最初よりも短縮する。すなわち、第1積算部44と第2積算部46は、加算すべきシンボル数を減らす。例えば、最初のDFT処理において256シンボル間にわたる積算を実行していた場合、次からのDFT処理において64シンボル間にわたる積算を実行し、その結果を最初の積算結果に順次追加する。なお、DFT処理の回数に応じて、新たな積算期間を段階的に減らしていってもよい。以上の処理は、DFTを実行する際に使用すべきデジタル信号のシンボル数を減らしながら、新たなデジタル信号に対してDFTを実行することに相当する。これ以外の部分において、クロック位相推定部20は、前述の説明と同様の処理を実行する。
When the DFT is executed again, the
図7は、クロック位相推定部20による追加処理の動作概要を示す。ここでは、左から右へ向かって、クロック位相推定部20に入力されるデジタル信号が示されている。図示のごとく、1回目のDFT処理において、256シンボルのデジタル信号が使用される。1回目のDFT処理の結果によってクロック位相の採用が決定されなかった場合、2回目のDFTにおいて64シンボルのデジタル信号が新たに追加される。また、3回目から5回目のDFT処理において、64シンボルのデジタル信号が順次追加される。例えば、2回目のDFT処理の結果をもとにクロック位相が決定される場合、3回目から5回目での新たなDFT処理を省略できる。その結果、処理量を削減できるとともに、処理期間を短縮できる。
FIG. 7 shows an outline of the operation of the additional processing by the clock
また、図5(b)を使用しながら、追加処理の動作を説明する。図5(b)のように、しきい値決定期間は、DFT期間の終了時P1’まで延長してもよい。もし、P1’においてクロック位相が採用されなかった場合、平均化部58は、P2’までの新たなDFT期間中も平均化処理を続行する。P2’でもなおクロック位相が採用されなかった場合、P3’までの新たなDFT期間中も平均化処理を続行する。以降、クロック位相が採用されるまで、以上の処理が繰り返される。すなわち、しきい値は、P1’、P2’、P3’のそれぞれのタイミングおいて更新される。その結果、信号強度が減衰から回復に転じたとき、しきい値は、ある程度小さい値に変更されているので、クロック位相の推定期間が短縮される。
Further, the operation of the addition process will be described with reference to FIG. As shown in FIG. 5B, the threshold value determination period may be extended to P1 'at the end of the DFT period. If the clock phase is not employed in P1 ', the averaging
図8は、クロック位相推定部20による追加処理の手順を示すフローチャートである。1回目の判定処理であれば(S50のY)、第1積算部44と第2積算部46は、積算期間を256シンボルに設定する(S52)。一方、1回目の判定処理でなければ(S50のN)、第1積算部44と第2積算部46は、新たな積算期間を64シンボルに設定する(S54)。
FIG. 8 is a flowchart showing a procedure of additional processing by the clock
図9の変形例を説明する。図9は、クロック位相推定部20による追加処理の別の動作概要を示す。図中において説明の便宜上、64シンボルの区間を「a」から「g」と示す。1回目のDFT処理において、図7と同様に、256シンボルのデジタル信号、すなわち区間「a」から「d」のデジタル信号が使用される。1回目のDFT処理の結果によってクロック位相の採用が決定されなかった場合、2回目のDFTにおいて区間「e」のデジタル信号が新たに追加される。しかしながら、図9では、積算結果から、区間「a」に対応した積算結果が減じられる。その結果、クロック位相推定部20では、「256」シンボルにわたる積算結果が使用される。このような処理を実現するために、クロック位相推定部20は、「64シンボル」単位の積算値を記憶する。また、図示のごとく、3回目、4回目のDFT処理も同様になされる。区間「a」から区間「g」に近づくにしたがって、積算結果に含まれる誤差が小さくなっている場合、誤差の大きい区間「a」等での積算結果を順次減じる方が、早くしきい値に到達できる。すなわち、処理を高速にできる。
A modification of FIG. 9 will be described. FIG. 9 shows another operation outline of the additional processing by the clock
本発明の実施例によれば、周波数領域の信号の大きさがしきい値よりも大きい場合に、クロック位相を推定するので、雑音の影響を低減でき、クロック位相の推定精度を改善できる。また、デジタル信号の状態に応じてしきい値を決定するので、無線伝送路の特性に応じて、クロック位相推定を実行できる。また、デジタル信号の大きさに応じて、しきい値を決定するので、クロック位相を推定するために使用すべきデジタル信号のダイナミックレンジを拡大できる。また、デジタル信号の大きさに応じて、しきい値を決定するので、信号強度が低い場合であっても、クロック位相を推定できる。 According to the embodiment of the present invention, since the clock phase is estimated when the magnitude of the signal in the frequency domain is larger than the threshold value, the influence of noise can be reduced, and the estimation accuracy of the clock phase can be improved. Further, since the threshold value is determined according to the state of the digital signal, clock phase estimation can be executed according to the characteristics of the wireless transmission path. In addition, since the threshold value is determined according to the magnitude of the digital signal, the dynamic range of the digital signal to be used for estimating the clock phase can be expanded. Further, since the threshold value is determined according to the magnitude of the digital signal, the clock phase can be estimated even when the signal strength is low.
また、信号強度が低い場合でもクロック位相を推定するので、クロック位相の推定期間を短縮できる。また、信号強度が回復する際に、クロック位相の推定期間を短縮できる。また、信号強度が減衰する際に、クロック位相の推定精度を改善できる。また、推定後、動作を停止するので、処理量を低減できる。また、動作を停止するので、消費電力の増加を抑制できる。また、DFTを繰り返し実行する場合、DFTに使用すべきデジタル信号のシンボル数を減らすので、推定期間の増加を抑制できる。 Further, since the clock phase is estimated even when the signal strength is low, the estimation period of the clock phase can be shortened. Further, when the signal strength recovers, the clock phase estimation period can be shortened. In addition, when the signal strength is attenuated, it is possible to improve the estimation accuracy of the clock phase. Moreover, since the operation is stopped after estimation, the processing amount can be reduced. Moreover, since the operation is stopped, an increase in power consumption can be suppressed. When the DFT is repeatedly executed, the number of digital signal symbols to be used for the DFT is reduced, so that an increase in the estimation period can be suppressed.
以上、本発明を実施例をもとに説明した。この実施例は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 In the above, this invention was demonstrated based on the Example. This embodiment is an exemplification, and it will be understood by those skilled in the art that various modifications can be made to the combination of each component and each processing process, and such modifications are also within the scope of the present invention. .
本発明の実施例において、受信装置100は、連続信号を受信している。しかしながらこれに限らず、受信装置100は、バースト信号を受信してもよい。すなわち、受信される信号の形式によらず、実施例の適用が可能である。
In the embodiment of the present invention, the receiving
本発明の実施例において、受信装置100にて使用される変調方式は、特に限定されていない。例えば、変調方式として、BPSK(Binary Phase Shift Keying)、QPSK(Quadrature Phase Shift Keying)、16QAM(Quadrature Amplitude Modulation)等が使用可能である。QPSKを使用する際、DFTにおいて相関のピークが発生しやすいように、I成分とQ成分とが頻繁に代わるようなデータパターン、例えば交番符号を使用することが望ましい。また、16QAM以上の多値変調方式においては、雑音の影響を受けにくくするために、16QAMにて規定される16個の信号点のうち、外側の4隅に配置される信号点だけを使用するようなデータパターンを使用することが望ましい。本変形例によれば、さまざまな変調方式に対して、本発明を適用できる。
In the embodiment of the present invention, the modulation scheme used in the receiving
30 第1−2乗計算部、 32 第2−2乗計算部、 34 加算部、 36 発振部、 38 π/2移相部、 40 第1乗算部、 42 第2乗算部、 44 第1積算部、 46 第2積算部、 48 変換部、 50 除算部、 52 計算部、 54 比較部、 56 決定部、 58 平均化部、 60 前段処理部。 30 First-second power calculation unit, 32 Second-second power calculation unit, 34 Addition unit, 36 Oscillation unit, 38 π / 2 phase shift unit, 40 First multiplication unit, 42 Second multiplication unit, 44 First integration Part, 46 second integrating part, 48 converting part, 50 dividing part, 52 calculating part, 54 comparing part, 56 determining part, 58 averaging part, 60 pre-processing part.
Claims (4)
前記入力部において順次入力した受信信号の2乗値に、シンボル周期に応じた周波数をもとに、周波数領域への変換を実行することによって、周波数領域の信号を生成する変換部と、
前記変換部において生成した周波数領域の信号の大きさを計算する計算部と、
前記計算部において計算した周波数領域の信号の大きさがしきい値よりも大きければ、前記変換部において生成した周波数領域の信号の位相成分を導出することによって、サンプリングタイミングにおける受信信号のクロック位相を推定する推定部と、
を備えることを特徴とするクロック位相推定装置。 An input unit that sequentially receives a reception signal having a predetermined symbol period and sampled at a predetermined sampling timing;
A conversion unit that generates a signal in the frequency domain by performing conversion to a frequency domain based on a frequency corresponding to a symbol period, to the square value of the received signal sequentially input in the input unit;
A calculation unit for calculating the magnitude of the frequency domain signal generated in the conversion unit;
If the magnitude of the frequency domain signal calculated by the calculation unit is larger than the threshold value, the clock phase of the received signal at the sampling timing is estimated by deriving the phase component of the frequency domain signal generated by the conversion unit. An estimation unit;
A clock phase estimation apparatus comprising:
前記推定部は、前記前段処理部によって決定されたしきい値を使用することを特徴とする請求項1に記載のクロック位相推定装置。 A pre-processing unit that determines a threshold value in the estimation unit based on the square value of the received signal sequentially input in the input unit;
The clock phase estimation apparatus according to claim 1, wherein the estimation unit uses a threshold value determined by the pre-processing unit.
前記計算部と前記推定部は、処理を繰り返し実行することを特徴とする請求項1または2に記載のクロック位相推定装置。 If the magnitude of the frequency domain signal calculated by the calculation unit is not larger than the threshold value, the transform unit reduces the number of received signal symbols to be used when performing the transform to the frequency domain, Performs frequency domain transformation on the received signal,
The clock phase estimation apparatus according to claim 1, wherein the calculation unit and the estimation unit repeatedly execute processing.
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