JP2007053355A

JP2007053355A - Semiconductor device

Info

Publication number: JP2007053355A
Application number: JP2006199839A
Authority: JP
Inventors: Masayuki Sakakura; 真之坂倉; Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-07-22
Filing date: 2006-07-21
Publication date: 2007-03-01

Abstract

<P>PROBLEM TO BE SOLVED: To provide a transistor composed of a new multi-gate structure with improved operating characteristic and reliability. <P>SOLUTION: The transistor composed of a multi-gate structure includes at least two gate electrodes, at least two channel forming areas connected in series, a source area, a drain area, and a semiconductor layer having a high concentration impurity area. The channel length of the channel forming area adjacent to the source area side is larger than the channel length of the channel forming area adjacent to the drain area side. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は薄膜トランジスタで構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子（ＥＬ：エレクトロルミネッセンス素子）を有する表示装置を部品として搭載した電子機器に関する。 The present invention relates to a semiconductor device having a circuit composed of thin film transistors. For example, the present invention relates to an electronic apparatus in which an electro-optical device typified by a liquid crystal display panel or a display device having an organic light-emitting element (EL) is mounted as a component.

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。 In recent years, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface has attracted attention. Thin film transistors are widely applied to electronic devices such as ICs and electro-optical devices, and development of switching devices for image display devices is urgently required.

特に、マトリクス状に配置された表示画素毎にトランジスタからなるスイッチング素子を設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置）が盛んに開発されている。 In particular, active matrix display devices (liquid crystal display devices and light-emitting display devices) in which a switching element formed of a transistor is provided for each display pixel arranged in a matrix have been actively developed.

また、製造コストの低減を図るために駆動回路部を画素部と同一基板上に作り込む開発も進められている。中でも、ポリシリコン膜を用いたトランジスタは、アモルファスシリコン膜を用いたトランジスタよりも電界効果移動度が高いので高速動作が可能である。 In addition, in order to reduce the manufacturing cost, development in which the drive circuit portion is formed on the same substrate as the pixel portion is also underway. In particular, a transistor using a polysilicon film has higher field effect mobility than a transistor using an amorphous silicon film, and thus can operate at high speed.

表示装置に搭載されるモジュールには、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素部を制御するための駆動回路部が一枚の基板上に形成される。 The module mounted on the display device includes a pixel unit for displaying an image for each functional block, and a drive for controlling the pixel unit such as a shift register circuit, a level shifter circuit, a buffer circuit, and a sampling circuit based on a CMOS circuit. A circuit portion is formed on a single substrate.

特に、有機発光素子をマトリクス状に配置した発光表示装置においては、１つの画素に役割の異なる複数のトランジスタが必要とされている。また、液晶表示装置においても、１つの画素にスイッチング用のトランジスタとＳＲＡＭなどの記憶素子とを形成する試みがなされている。 In particular, in a light emitting display device in which organic light emitting elements are arranged in a matrix, a plurality of transistors having different roles are required for one pixel. In liquid crystal display devices, an attempt is made to form a switching transistor and a storage element such as an SRAM in one pixel.

特許文献１には、ＥＬ表示装置において、スイッチング素子としてマルチゲート構造のトランジスタを用いることが記載されている。
特開２００１−０１３８９３号公報 Japanese Patent Application Laid-Open No. 2004-228561 describes using a multi-gate transistor as a switching element in an EL display device.
JP 2001-013893 A

一般に、トランジスタのソース領域−ドレイン領域間（チャネル形成領域）に流れる電流は、ゲート電極に印加される電圧によって制御される。チャネル長が十分に大きい場合、ゲート電極に印加される電圧がある一定の値（しきい値）以下の場合には、チャネル形成領域に電流はほとんど流れない。その後、ゲート電極に印加される電圧がしきい値を超えたところから、チャネル形成領域に流れる電流がほぼ線形に増加し始める。 In general, a current flowing between a source region and a drain region (channel formation region) of a transistor is controlled by a voltage applied to a gate electrode. When the channel length is sufficiently large, when the voltage applied to the gate electrode is a certain value (threshold) or less, almost no current flows in the channel formation region. After that, when the voltage applied to the gate electrode exceeds the threshold value, the current flowing in the channel formation region starts increasing almost linearly.

上述したように、チャネル長が十分に大きい場合はしきい値はほぼ一定であるが、チャネル長が小さくなると、ゲート電極に印加される電圧がしきい値以下でも電流が流れてしまう。これは、チャネル長が小さくなるにつれ、ドレイン電圧によってソース領域とチャネル形成領域との境界の電圧障壁が下げられることに由来する。この現象は、チャネル長が小さくなるにつれてしきい値電圧が低下することを意味し、短チャネル効果の代表的な例として知られている。 As described above, when the channel length is sufficiently large, the threshold value is substantially constant. However, when the channel length is small, current flows even when the voltage applied to the gate electrode is equal to or less than the threshold value. This is because the voltage barrier at the boundary between the source region and the channel formation region is lowered by the drain voltage as the channel length becomes smaller. This phenomenon means that the threshold voltage decreases as the channel length decreases, and is known as a typical example of the short channel effect.

上記短チャネル効果が、マルチゲート構造のトランジスタに含まれるいずれかのチャネル形成領域に起きると、トランジスタの特性に不良が生じる。特に、ソース領域に近接するチャネル形成領域に短チャネル効果が起きるとトランジスタの特性に不良が生じる。 When the short channel effect occurs in any channel formation region included in the multi-gate transistor, the characteristics of the transistor are defective. In particular, when the short channel effect occurs in the channel formation region adjacent to the source region, the transistor characteristics deteriorate.

本発明はこのような状況を鑑みてなされたものであり、動作特性および信頼性の向上した新規なマルチゲート構造のトランジスタを提供することを目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to provide a novel multi-gate transistor having improved operating characteristics and reliability.

また、信頼性を向上することを実現できる新規なアクティブマトリクス型の発光装置の構造も提供する。 In addition, a novel active matrix light-emitting device structure capable of improving reliability is also provided.

本発明は、複数あるチャネル形成領域のチャネル長の大きさを適宜調整することにより、トランジスタの特性不良の発生を防ぐものである。 The present invention prevents the occurrence of transistor characteristic defects by appropriately adjusting the channel length of a plurality of channel formation regions.

本発明は、マルチゲート構造（直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極とを有する構造）のトランジスタにおいて、複数あるチャネル形成領域のうち、ソース領域に近接するチャネル形成領域のチャネル長を、ドレイン領域に近接するチャネル形成領域のチャネル長よりも長くすることを特徴の一つとする。 The present invention provides a multi-gate structure (a structure having a semiconductor layer including at least two or more channel formation regions connected in series and at least two or more gate electrodes for applying an electric field to each channel formation region). One feature of the transistor is that the channel length of the channel formation region adjacent to the source region among the plurality of channel formation regions is longer than the channel length of the channel formation region adjacent to the drain region.

また、本発明は、少なくともソース領域に近接するチャネル形成領域のチャネル長の長さを短チャネル効果が現れない長さとすることを特徴の一つとする。 One feature of the present invention is that at least a channel length of a channel formation region adjacent to the source region is set such that a short channel effect does not appear.

本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、前記２つのゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜に設けられたコンタクトホールを介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長よりも長いことを特徴の一つとしている。 The present invention includes a semiconductor layer on a substrate having an insulating surface, two gate electrodes, a source electrode and a drain electrode, and the semiconductor layer is in contact with the source region, the drain region, and the source region. 1 channel formation region, a second channel formation region in contact with the drain region, and a high-concentration impurity region located between the first channel formation region and the second channel formation region The two gate electrodes are respectively located on the first channel formation region or the second channel formation region via a first insulating film, and the source electrode and the drain electrode are provided with a second insulation film. The first channel formation region and the second channel formation region are connected in series, and the first channel formation region is connected to the semiconductor layer through a contact hole provided in the film. Channel length is set to one of the features is longer than the channel length of the second channel forming region.

また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、前記２つのゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜に設けられたコンタクトホールを介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１のチャネル形成領域のチャネル長をＬ_１とし、前記第２のチャネル形成領域のチャネル長をＬ_２とした時、Ｌ_１≧２×Ｌ_２の関係式が成り立つことを特徴の一つとしている。 In addition, the present invention includes a semiconductor layer, two gate electrodes, a source electrode, and a drain electrode on a substrate having an insulating surface, and the semiconductor layer includes a source region, a drain region, and the source region. A first channel formation region in contact therewith, a second channel formation region in contact with the drain region, and a high concentration impurity region located between the first channel formation region and the second channel formation region. Each of the two gate electrodes is located on the first channel formation region or the second channel formation region via a first insulating film, and the source electrode and the drain electrode are second The first channel formation region and the second channel formation region are connected in series, and the first channel is connected to the semiconductor layer through a contact hole provided in the insulating film. The channel length of the forming area are L _1, when the channel length of the second channel forming region and L _2, which is one of the features that the relation L ₁ ≧ 2 × L ₂ is satisfied.

また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、２つの前記ゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長よりも長いことを特徴の一つとしている。 In addition, the present invention includes a semiconductor layer, two gate electrodes, a source electrode, and a drain electrode on a substrate having an insulating surface, and the semiconductor layer includes a source region, a drain region, and the source region. A first low-concentration impurity region in contact; a first channel formation region in contact with the first low-concentration impurity region; a second low-concentration impurity region in contact with the drain region; and the second low-concentration impurity region. A second channel formation region in contact with the first channel formation region and a high-concentration impurity region located between the first channel formation region and the second channel formation region. The source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film, and are located on the first channel forming region or the second channel forming region through one insulating film. The first channel formation region and the second channel formation region are connected in series, and the channel length of the first channel formation region is longer than the channel length of the second channel formation region. It is one.

また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、２つの前記ゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１のチャネル形成領域のチャネル長をＬ_１とし、前記第２のチャネル形成領域のチャネル長をＬ_２とした時、Ｌ_１≧２×Ｌ_２の関係式が成り立つことを特徴の一つとしている。 In addition, the present invention includes a semiconductor layer, two gate electrodes, a source electrode, and a drain electrode on a substrate having an insulating surface, and the semiconductor layer includes a source region, a drain region, and the source region. A first low-concentration impurity region in contact; a first channel formation region in contact with the first low-concentration impurity region; a second low-concentration impurity region in contact with the drain region; and the second low-concentration impurity region. A second channel formation region in contact with the first channel formation region and a high-concentration impurity region located between the first channel formation region and the second channel formation region. The source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film, and are located on the first channel forming region or the second channel forming region through one insulating film. , Said second channel forming region and the first channel forming region is connected in series, a channel length of the first channel forming region and L _1, the channel length of the second channel forming region L ₂ It is one of the features that the relational expression of L ₁ ≧ 2 × L ₂ holds.

また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、前記第１の低濃度不純物領域及び前記第２の低濃度不純物領域は前記ゲート電極と重なる部分を有し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長よりも長いことを特徴の一つとしている。 In addition, the present invention includes a semiconductor layer, two gate electrodes, a source electrode, and a drain electrode on a substrate having an insulating surface, and the semiconductor layer includes a source region, a drain region, and the source region. A first low-concentration impurity region in contact; a first channel formation region in contact with the first low-concentration impurity region; a second low-concentration impurity region in contact with the drain region; and the second low-concentration impurity region. A second channel formation region in contact with the first channel formation region, and a high concentration impurity region located between the first channel formation region and the second channel formation region, the first low concentration impurity region and The second low-concentration impurity region has a portion overlapping with the gate electrode, and the source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film, and the first channel formation region is formed. It said second channel formation region and is connected in series, a channel length of the first channel forming region is one of the features is longer than the channel length of the second channel forming region.

また、本発明は、絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、前記第１の低濃度不純物領域及び前記第２の低濃度不純物領域は前記ゲート電極と重なる部分を有し、前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１のチャネル形成領域のチャネル長をＬ_１とし、前記第２のチャネル形成領域のチャネル長をＬ_２とした時、Ｌ_１≧２×Ｌ_２の関係式が成り立つことを特徴の一つとしている。 In addition, the present invention includes a semiconductor layer, two gate electrodes, a source electrode, and a drain electrode on a substrate having an insulating surface, and the semiconductor layer includes a source region, a drain region, and the source region. A first low-concentration impurity region in contact; a first channel formation region in contact with the first low-concentration impurity region; a second low-concentration impurity region in contact with the drain region; and the second low-concentration impurity region. A second channel formation region in contact with the first channel formation region, and a high concentration impurity region located between the first channel formation region and the second channel formation region, the first low concentration impurity region and The second low-concentration impurity region has a portion overlapping with the gate electrode, and the source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film, and the first channel formation region is formed. When the second channel forming region is connected in series, a channel length of the first channel forming region and L _1, the channel length of the second channel forming region and the L ₂ and, L ₁ ≧ 2 × is one of the features that the relation L ₂ is satisfied.

また、本発明において、具体的には、前記チャネル長Ｌ_１は２μｍ以上１０μｍ以下の長さを有し、前記チャネル長Ｌ_２は１μｍ以上の長さを有し、前記チャネル長Ｌ_１よりも０．５μｍ以上小さいことも特徴の一つとする。 In the present invention, specifically, the channel length L ₁ has a length of 2 μm or more and 10 μm or less, the channel length L ₂ has a length of 1 μm or more, and is longer than the channel length L _1. One of the features is that it is smaller than 0.5 μm.

また、本発明において、前記不純物はボロン等の周期表の１３属に属するｐ型を付与する不純物であることも特徴の一つとする。 In the present invention, it is also one of the features that the impurity is an impurity imparting p-type belonging to 13 genera of the periodic table such as boron.

また、本発明において、２つのゲート電極は電気的に接続されているものとする。 In the present invention, it is assumed that the two gate electrodes are electrically connected.

なお、本発明において、前記高濃度不純物領域の濃度は、前記ソース領域又は前記ドレイン領域と同程度のものとする。また、前記第１の低濃度不純物領域及び前記第２の低濃度不純物領域の濃度は、前記ソース領域又は前記ドレイン領域よりも低いものとする。 In the present invention, the concentration of the high-concentration impurity region is approximately the same as that of the source region or the drain region. The first low-concentration impurity region and the second low-concentration impurity region are lower in concentration than the source region or the drain region.

また、薄膜トランジスタと発光素子とを備えたアクティブマトリクス型の発光装置において、製造コスト上、発光素子の第１の電極の端部を覆うように配置する隔壁の厚さを薄くすることが望まれている。隔壁の厚さを薄くしすぎると配線による段差や配線形成時に生じた残渣を隔壁が覆いきれなくなって隔壁上に形成される第２の電極と第１の電極とで短絡を起こすことがある。 In addition, in an active matrix light-emitting device including a thin film transistor and a light-emitting element, it is desired to reduce the thickness of a partition wall disposed so as to cover the end portion of the first electrode of the light-emitting element in terms of manufacturing cost. Yes. If the partition wall thickness is too thin, the partition wall may not cover the step caused by the wiring or the residue generated at the time of wiring formation, which may cause a short circuit between the second electrode and the first electrode formed on the partition wall.

そこで、本発明人らは、膜厚３００ｎｍ未満の無機絶縁膜を形成した後に隔壁を形成することで短絡を防ぐ構成を考案した。無機絶縁膜はＴＦＴと電気的に接続する配線の上端部を少なくとも覆い、無機絶縁膜上に第１の電極が形成される。 Therefore, the present inventors have devised a structure that prevents a short circuit by forming a partition wall after forming an inorganic insulating film having a thickness of less than 300 nm. The inorganic insulating film covers at least the upper end portion of the wiring electrically connected to the TFT, and the first electrode is formed on the inorganic insulating film.

本明細書で開示する本発明の他の構成は、図１０にその一例を示したように、絶縁表面を有する基板上に半導体層と、前記半導体層上にゲート絶縁膜と、前記ゲート絶縁膜上にゲート電極と、前記ゲート電極上に第１の絶縁膜と、前記第１の絶縁膜に形成された開口を介して前記第１の絶縁膜上に前記半導体層と電気的に接続する配線と、前記配線の上面の一部及び前記第１の絶縁膜上面と接する第２の絶縁膜と、前記第２の絶縁膜に形成された開口を介して前記配線と電気的に接続し、且つ、前記第２の絶縁膜上面に接する第１の電極と、前記第２の絶縁膜上に前記第１の電極の端部を覆う隔壁と、前記第１の電極上に有機化合物を有する層と、前記隔壁及び前記有機化合物を有する層上に第２の電極とを有し、前記第１の絶縁膜に形成された開口は、前記第２の絶縁膜の開口と重なる位置であることを特徴の一つとする半導体装置である。 Another structure of the present invention disclosed in this specification is, as shown in FIG. 10, for example, a semiconductor layer on a substrate having an insulating surface, a gate insulating film on the semiconductor layer, and the gate insulating film. A gate electrode, a first insulating film on the gate electrode, and a wiring electrically connected to the semiconductor layer on the first insulating film through an opening formed in the first insulating film A second insulating film in contact with a part of the upper surface of the wiring and the upper surface of the first insulating film, electrically connected to the wiring through an opening formed in the second insulating film, and A first electrode in contact with the upper surface of the second insulating film; a partition wall covering an end of the first electrode on the second insulating film; and a layer having an organic compound on the first electrode; A second electrode on the partition and the layer having the organic compound, and formed on the first insulating film. Opening is a semiconductor device according to one of the features that it is a position that overlaps with the opening of the second insulating film.

図１０に示す薄い無機絶縁膜からなる第４の層間絶縁膜７００を設けることによって配線による段差や配線形成時に生じた残渣を覆い、短絡を防ぐことで発光装置の信頼性を向上させることができる。 By providing the fourth interlayer insulating film 700 made of the thin inorganic insulating film 700 shown in FIG. 10, it is possible to cover the step caused by the wiring and the residue generated when the wiring is formed, and to improve the reliability of the light emitting device by preventing the short circuit. .

また、第１電極と電気的に接続するＴＦＴはシングルゲート構造に限定されず、ゲート絶縁膜上に複数のゲート電極を有するマルチゲート構造であってもよい。 Further, the TFT electrically connected to the first electrode is not limited to a single gate structure, and may be a multi-gate structure having a plurality of gate electrodes on a gate insulating film.

上記構成において、第１の電極は、少なくとも前記半導体層と接続する配線（即ちドレイン電極）の上面の一部で接していることを特徴の一つとしている。第２の絶縁膜の開口を覆うように第１の電極を形成すると、第１の電極の形成位置が多少ずれても、接触面積を一定にでき、製造上のマージンを広くできる利点がある。 In the above structure, one feature is that the first electrode is in contact with at least part of the upper surface of a wiring (that is, a drain electrode) connected to the semiconductor layer. When the first electrode is formed so as to cover the opening of the second insulating film, there is an advantage that the contact area can be made constant and the manufacturing margin can be widened even if the formation position of the first electrode is slightly shifted.

また、接触面積を増大させて低抵抗化を図るために、配線上面に加えて側面とも接してもよく、上記構成において、前記第１の電極は、少なくとも前記半導体層と接続する配線の側面の一部で接することも特徴の一つとしている。 Further, in order to increase the contact area and reduce the resistance, it may be in contact with the side surface in addition to the upper surface of the wiring. In the above structure, the first electrode is provided at least on the side surface of the wiring connected to the semiconductor layer. One of the features is that it touches partly.

また、接触面積が十分であれば、第１の電極が第２の絶縁膜の開口を覆う必要は特になく、覆わない場合には、第２の絶縁膜の開口で前記半導体層と接続する配線と前記隔壁が接する構造となる。 If the contact area is sufficient, the first electrode does not need to cover the opening of the second insulating film. If not, the wiring connected to the semiconductor layer through the opening of the second insulating film. And the partition come into contact with each other.

また、上記構成において、前記第１の絶縁膜は、前記半導体層上に開口を有し、該開口で前記半導体層と配線とが接しており、前記第１の絶縁膜の開口は、前記第２の絶縁膜の開口と重なっていることも特徴の一つである。前記第１の絶縁膜の開口と前記第２の絶縁膜の開口との位置を重ねることにより、ＴＦＴと発光素子の接続に係る占有面積を縮小し、発光表示装置の開口率を向上させている。また、前記第１の絶縁膜の開口と前記第２の絶縁膜の開口との位置を重ねても、その窪んだ部分は隔壁で覆うため、短絡も防止することができる。 Further, in the above structure, the first insulating film has an opening on the semiconductor layer, and the semiconductor layer and the wiring are in contact with each other through the opening. Another feature is that it overlaps the opening of the insulating film 2. By overlapping the positions of the opening of the first insulating film and the opening of the second insulating film, the area occupied by the connection between the TFT and the light emitting element is reduced, and the aperture ratio of the light emitting display device is improved. . Further, even if the opening of the first insulating film and the opening of the second insulating film are overlapped, the recessed portion is covered with a partition wall, so that a short circuit can be prevented.

また、第２の絶縁膜の膜厚は第１の絶縁膜よりも薄く、第２の絶縁膜の膜厚は、５０ｎｍ以上３００ｎｍ未満であることを特徴としている。さらに第２の絶縁膜の膜厚は、前記半導体層と接続する配線の膜厚よりも薄くすることが好ましい。 The second insulating film is thinner than the first insulating film, and the second insulating film has a thickness of 50 nm or more and less than 300 nm. Furthermore, it is preferable that the thickness of the second insulating film be smaller than the thickness of the wiring connected to the semiconductor layer.

また、第１の絶縁膜及び第２の絶縁膜は、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯ_ｘＮ_ｙ）等の無機絶縁膜である。これらの無機絶縁膜は有機絶縁膜に比べて、発光素子の劣化の原因と考えられている水分や酸素などから発光素子を保護することができる。 The first insulating film and the second insulating film are inorganic insulating films such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film (SiO _x N _y ). These inorganic insulating films can protect the light-emitting element from moisture, oxygen, and the like, which are considered to cause deterioration of the light-emitting element, as compared with the organic insulating film.

本発明により、オフ電流が低減し、トランジスタの特性が向上したマルチゲート構造のｎチャネル型トランジスタを提供することができる。さらに、このマルチゲート構造のｎチャネル型トランジスタを備える半導体装置の信頼性を向上させることができ、加えて半導体装置を備える電子機器の信頼性も向上させることができる。なお、オフ電流とは、反転層が形成されない極性の電位をトランジスタに与えたときに流れるリーク電流のことである。また、オフ電流とは、トランジスタをスイッチング素子とした場合、本来流れないはずのところで流れてしまう電流のこともいう。また、本発明により、ｐチャネル型トランジスタの特性不良（具体的にはＩｄ−Ｖｇカーブの立ち上がり領域に生じるコブ状の特性不良）を抑制することができる。 According to the present invention, an n-channel transistor having a multi-gate structure with reduced off-state current and improved transistor characteristics can be provided. Further, the reliability of a semiconductor device including the multi-gate n-channel transistor can be improved, and in addition, the reliability of an electronic device including the semiconductor device can be improved. Note that off-state current is leakage current that flows when a potential having a polarity with which an inversion layer is not formed is applied to a transistor. The off-state current also refers to a current that flows where it should not flow when a transistor is used as a switching element. Further, according to the present invention, it is possible to suppress a characteristic failure of the p-channel transistor (specifically, a hump-like characteristic failure that occurs in the rising region of the Id-Vg curve).

また、配線上端部を膜厚３００ｎｍ未満の無機絶縁膜で覆う本発明により、発光表示装置の製造において、配線形成時に生じた残渣が原因で生じる暗点とよばれる表示不良を低減することができる。なお、暗点とよばれる表示不良は、発光表示装置を表示させた際に所望の発光輝度が得られず、他の画素と比べて発光輝度が低くなった画素を指している。 In addition, according to the present invention in which the upper end portion of the wiring is covered with an inorganic insulating film having a film thickness of less than 300 nm, display defects called dark spots caused by residues generated at the time of wiring formation can be reduced in manufacturing a light emitting display device. . Note that a display defect called a dark spot indicates a pixel in which a desired light emission luminance cannot be obtained when the light emitting display device is displayed and the light emission luminance is lower than other pixels.

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記述内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals are used in common in different drawings.

（実施の形態１）
本発明は、マルチゲート構造を有するトランジスタに関するものである。以下、トランジスタはＴＦＴとする。本発明の実施の形態について、図１を用いて具体的な説明を行う。 (Embodiment 1)
The present invention relates to a transistor having a multi-gate structure. Hereinafter, the transistor is a TFT. The embodiment of the present invention will be specifically described with reference to FIG.

図１（ａ）に、本発明のマルチゲート構造を有するＴＦＴの断面図の例を示し、図１（ｂ）に上面の模式図を示す。なお、図１（ｂ）中の鎖線Ａ−Ａ’で切断した断面が、図１（ａ）の断面図に対応している。本実施の形態では、２つのゲート電極と、直列に接続された２つのチャネル形成領域を有するＴＦＴの例について説明する。 FIG. 1A shows an example of a cross-sectional view of a TFT having a multi-gate structure of the present invention, and FIG. 1B shows a schematic top view. Note that a cross section taken along a chain line A-A ′ in FIG. 1B corresponds to the cross sectional view of FIG. In this embodiment, an example of a TFT including two gate electrodes and two channel formation regions connected in series will be described.

本発明のＴＦＴは、基板１０上に第１の絶縁膜１１が形成され、第１の絶縁膜１１上には、半導体層１２が形成されている。半導体層１２上には第２の絶縁膜１３が形成され、第２の絶縁膜１３上に２つのゲート電極が形成されている。２つのゲート電極上には、層間絶縁膜として第３の絶縁膜１６、及び第４の絶縁膜１７が形成されている。 In the TFT of the present invention, a first insulating film 11 is formed on a substrate 10, and a semiconductor layer 12 is formed on the first insulating film 11. A second insulating film 13 is formed on the semiconductor layer 12, and two gate electrodes are formed on the second insulating film 13. A third insulating film 16 and a fourth insulating film 17 are formed as interlayer insulating films on the two gate electrodes.

半導体層１２は、第２の絶縁膜１３を介して２つのゲート電極の外側に位置するソース領域２４、ドレイン領域２５と、直列に接続され、且つソース領域２４とドレイン領域２５の間に位置する２つのチャネル形成領域と、２つのチャネル形成領域の間に位置する高濃度不純物領域２３と、を含んでいる。なお、高濃度不純物領域２３はソース領域２４又は前記ドレイン領域２５と同程度の濃度の不純物を含む領域である。 The semiconductor layer 12 is connected in series with the source region 24 and the drain region 25 located outside the two gate electrodes via the second insulating film 13, and is located between the source region 24 and the drain region 25. Two channel formation regions and a high concentration impurity region 23 located between the two channel formation regions are included. Note that the high-concentration impurity region 23 is a region containing impurities having a concentration similar to that of the source region 24 or the drain region 25.

本実施の形態では、２つのチャネル形成領域において、ソース領域２４に接するチャネル形成領域を第１のチャネル形成領域２１とし、ドレイン領域２５に接するチャネル形成領域を第２のチャネル形成領域２２とする。２つのゲート電極においては、第２の絶縁膜１３を介して第１のチャネル形成領域２１上に位置するゲート電極を第１のゲート電極１４とし、第２の絶縁膜１３を介して第２のチャネル形成領域２２上に位置するゲート電極を第２のゲート電極１５とする。 In this embodiment, in two channel formation regions, a channel formation region in contact with the source region 24 is a first channel formation region 21, and a channel formation region in contact with the drain region 25 is a second channel formation region 22. In the two gate electrodes, the gate electrode located on the first channel formation region 21 via the second insulating film 13 is used as the first gate electrode 14, and the second electrode is provided via the second insulating film 13. The gate electrode located on the channel formation region 22 is referred to as the second gate electrode 15.

なお、本実施の形態では２つのゲート電極は２つの導電層３１ａ、３１ｂ、及び３２ａ、３２ｂからなる積層構造としたが、本発明はこれに限らず、単層構造でも良いし、３層以上の導電層からなる積層構造としても良い。また、２つのゲート電極は、電気的に接続しているものとする。 In this embodiment, the two gate electrodes have a stacked structure including two conductive layers 31a, 31b, and 32a, 32b. However, the present invention is not limited to this, and a single-layer structure or three or more layers may be used. Alternatively, a laminated structure including the conductive layers may be used. The two gate electrodes are assumed to be electrically connected.

第２の絶縁膜１３、第３の絶縁膜１６、及び第４の絶縁膜１７には、ソース領域２４、及びドレイン領域２５のそれぞれに達するようにコンタクトホールが開口されている。そして、ソース領域２４に達するコンタクトホール部にはソース電極１８が形成され、ドレイン領域２５に達するコンタクトホール部にドレイン電極１９が形成されている。 Contact holes are opened in the second insulating film 13, the third insulating film 16, and the fourth insulating film 17 so as to reach the source region 24 and the drain region 25, respectively. A source electrode 18 is formed in the contact hole portion reaching the source region 24, and a drain electrode 19 is formed in the contact hole portion reaching the drain region 25.

なお、本発明では２つのチャネル形成領域２１、２２の間に位置する不純物領域を高濃度不純物領域２３としたが、前記高濃度不純物領域２３は第１のゲート電極１４を有するＴＦＴ（第１のＴＦＴとする）のソース領域２４に対してはドレイン領域として機能する。一方、第２のゲート電極１５を有するＴＦＴ（第２のＴＦＴ）のドレイン領域２５に対してはソース領域として機能する。また、ｎチャネル型ＴＦＴのオフ電流を低減するには、２つのチャネル形成領域２１、２２の間に位置する高濃度不純物領域２３が非常に効果的である。 In the present invention, the impurity region located between the two channel formation regions 21 and 22 is the high concentration impurity region 23. However, the high concentration impurity region 23 is a TFT having the first gate electrode 14 (first first electrode). It functions as a drain region for the source region 24 of TFT. On the other hand, the drain region 25 of the TFT having the second gate electrode 15 (second TFT) functions as a source region. Further, the high-concentration impurity region 23 located between the two channel formation regions 21 and 22 is very effective in reducing the off-current of the n-channel TFT.

本発明のＴＦＴの特徴は、第１のチャネル形成領域２１のチャネル長Ｌ_１が第２のチャネル形成領域２２のチャネル長Ｌ_２よりも大きいことである。なお、チャネル長とは、ゲート電極下にできるソース領域とドレイン領域を結ぶ電流の通路であるチャネル形成領域の長さのことを意味し、本実施の形態のＴＦＴは、ソース領域２４と高濃度不純物領域２３（ドレイン領域）との距離をチャネル長Ｌ_１、高濃度不純物領域２３（ソース領域）とドレイン領域２５との距離をチャネル長Ｌ_２とする。 A feature of the TFT of the present invention is that the channel length L ₁ of the _first channel formation region 21 is larger than the channel length L _{2 of} the second channel formation region 22. Note that the channel length means the length of a channel formation region which is a current path connecting a source region and a drain region formed under a gate electrode, and the TFT of this embodiment has a high concentration with respect to the source region 24. The distance from the impurity region 23 (drain region) is the channel length L ₁ , and the distance from the high concentration impurity region 23 (source region) to the drain region 25 is the channel length L ₂ .

また、本発明のＴＦＴは、チャネル長Ｌ_１、Ｌ_２において、Ｌ_１＞Ｌ_２（好ましくは３×Ｌ_１≧５×Ｌ_２、より好ましくはＬ_１≧２×Ｌ_２）という関係式が成り立つことも特徴の一つとしている。 The TFT of the present invention has a relational expression of L ₁ > L ₂ (preferably 3 × L ₁ ≧ 5 × L ₂ , more preferably L ₁ ≧ 2 × L ₂ ) in the channel lengths L ₁ and L ₂ . One of the features is that it is true.

なお、本願発明において、チャネル長Ｌ_１、Ｌ_２は特定の数値範囲に限定されるものではないが、少なくともチャネル長Ｌ_１は、短チャネル効果を生じない長さを有し、具体的にはＬ_１は２〜８μｍ（好ましくは４〜６μｍ）とする。また、チャネル長Ｌ_２は１μｍ以上の長さを有し、Ｌ_１よりも０．５μｍ以上短い長さとする。なお、チャネル幅は１〜５０μｍ（好ましくは５〜３０μｍ）とする。 In the present invention, the channel lengths L ₁ and L ₂ are not limited to a specific numerical range, but at least the channel length L ₁ has a length that does not cause a short channel effect. L ₁ is 2 to 8 μm (preferably 4 to 6 μm). Further, the channel length _{L 2} has a length more than 1 [mu] m, and 0.5μm or more shorter than _{L 1.} Note that the channel width is 1 to 50 μm (preferably 5 to 30 μm).

また、チャネル長Ｌ_１は第１のゲート電極１４（第１の導電層３１ａ）とほぼ同じ長さとなり、チャネル長Ｌ_２は第２のゲート電極１５（第１の導電層３１ｂ）とほぼ同じ長さとなる。したがって、本発明のＴＦＴは、第１のゲート電極１４のチャネル長方向の大きさが第２のゲート電極１５よりも大きいことも特徴の一つとしている。 The channel length _{L 1} becomes approximately the same length as the first gate electrode 14 (first conductive layer 31a), the channel length _{L 2} is approximately the same as the second gate electrode 15 (first conductive layer 31b) It becomes length. Therefore, one feature of the TFT of the present invention is that the size of the first gate electrode 14 in the channel length direction is larger than that of the second gate electrode 15.

また、本実施の形態では２つのゲート電極１４、１５と、直列に接続された２つのチャネル形成領域２１、２２を有するマルチゲート構造のＴＦＴについて説明したが、本発明はこれに限らず、３つ以上のゲート電極と、直列に接続された３つ以上のチャネル形成領域を有するマルチゲート構造のＴＦＴでも良い。なお、３つ以上のゲート電極を有する場合も、ゲート電極は電気的に接続しているものとする。 In this embodiment, a multi-gate TFT having two gate electrodes 14 and 15 and two channel formation regions 21 and 22 connected in series has been described. However, the present invention is not limited to this, and 3 It may be a multi-gate TFT having two or more gate electrodes and three or more channel formation regions connected in series. Note that even when three or more gate electrodes are provided, the gate electrodes are electrically connected.

本実施の形態は、本発明のマルチゲート構造のＴＦＴを適用することにより、ＴＦＴの特性不良を防ぐことができる。その結果、ＴＦＴの動作特性及び信頼性を向上することができる。 In this embodiment mode, a TFT having a multi-gate structure according to the present invention can be applied to prevent TFT characteristic defects. As a result, the operating characteristics and reliability of the TFT can be improved.

なお、本発明のＴＦＴはｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴのどちらにも適用することができる。ｎチャネル型ＴＦＴをマルチゲート構造とするとオフ電流を低減することができる。また、ｐチャネル型ＴＦＴをマルチゲート構造とすると特性不良（具体的にはＩｄ−Ｖｇカーブの立ち上がり領域に生じるコブ状の特性不良）の発生を防止することができる。 Note that the TFT of the present invention can be applied to both an n-channel TFT and a p-channel TFT. When the n-channel TFT has a multi-gate structure, off-state current can be reduced. In addition, when the p-channel TFT has a multi-gate structure, it is possible to prevent the occurrence of characteristic defects (specifically, bump-shaped characteristic defects that occur in the rising region of the Id-Vg curve).

（実施の形態２）
本実施の形態では、本発明のマルチゲート構造を有するＴＦＴの作製方法の一例について、図２、図３を用いて説明する。 (Embodiment 2)
In this embodiment, an example of a method for manufacturing a TFT having a multi-gate structure of the present invention will be described with reference to FIGS.

まず、絶縁表面を有する基板１００上に第１の絶縁膜１０１を形成する。絶縁表面を有する基板１００としては、透光性を有する基板、例えばガラス基板、結晶化ガラス基板、もしくはプラスチック基板（ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテルスルホン等）を用いることができる。後に形成されるＴＦＴをトップエミッション型（上方射出型）の発光表示装置に適用する場合、或いは反射型の液晶表示装置に適用する場合にはセラミックス基板、半導体基板、金属基板（タンタル、タングステン、モリブデン等）等も用いることができる。なお、少なくともプロセス中に発生する熱に耐えうる基板を使用すればよい。 First, the first insulating film 101 is formed over the substrate 100 having an insulating surface. As the substrate 100 having an insulating surface, a light-transmitting substrate such as a glass substrate, a crystallized glass substrate, or a plastic substrate (polyimide, acrylic, polyethylene terephthalate, polycarbonate, polyarylate, polyethersulfone, or the like) is used. it can. When a TFT to be formed later is applied to a top emission type (upward emission type) light emitting display device or a reflection type liquid crystal display device, a ceramic substrate, a semiconductor substrate, a metal substrate (tantalum, tungsten, molybdenum) Etc.) can also be used. Note that a substrate that can withstand at least heat generated during the process may be used.

第１の絶縁膜１０１としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯ_ｘＮ_ｙ）等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。第１の絶縁膜１０１は、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）を用いて形成すればよい。本実施の形態では第１の絶縁膜１０１を単層としているが、もちろん２以上の複数層でも構わない。 As the first insulating film 101, an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film (SiO _x N _y ) is used, and these insulating films are formed as a single layer or two or more layers. The first insulating film 101 may be formed using a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like). Although the first insulating film 101 is a single layer in this embodiment mode, it is needless to say that two or more layers may be used.

次いで、図２（ａ）に示すように、第１の絶縁膜１０１上に半導体層１０２を形成する。半導体層１０２としては、シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金等を用いることができる。まず、非晶質半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等）を用いて結晶化し、結晶質半導体膜を得る。 Next, as illustrated in FIG. 2A, the semiconductor layer 102 is formed over the first insulating film 101. As the semiconductor layer 102, silicon, silicon germanium (SiGe) alloy, or the like can be used. First, after forming an amorphous semiconductor film by a known means (sputtering method, LPCVD method, plasma CVD method, etc.), a known crystallization treatment (laser crystallization method, thermal crystallization method, nickel, etc.) A crystalline semiconductor film is obtained by crystallization using a thermal crystallization method using a catalytic element.

熱結晶化法により結晶質半導体膜を形成する場合には、加熱炉、レーザ照射、若しくはＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）、又はそれらを組み合わせて用いることができる。 In the case of forming a crystalline semiconductor film by a thermal crystallization method, a heating furnace, laser irradiation, RTA (Rapid Thermal Annealing), or a combination thereof can be used.

また、ニッケルなどの触媒元素を用いた熱結晶化法により結晶質半導体膜を形成する場合には、結晶化後にニッケルなどの触媒元素を除去するゲッタリング処理を行うことが好ましい。 In the case where a crystalline semiconductor film is formed by a thermal crystallization method using a catalyst element such as nickel, it is preferable to perform a gettering process for removing the catalyst element such as nickel after crystallization.

また、レーザー結晶化法により結晶質半導体膜を形成する場合には、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのパワー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。 In the case of forming a crystalline semiconductor film by a laser crystallization method, a continuous wave laser beam (CW laser beam) or a pulsed laser beam (pulse laser beam) can be used. The laser beam that can be used here is a gas laser such as an Ar laser, a Kr laser, or an excimer laser, single crystal YAG, YVO ₄ , forsterite (Mg ₂ SiO ₄ ), YAlO ₃ , GdVO ₄ , or polycrystalline ( Ceramic) YAG, Y ₂ O ₃ , YVO ₄ , YAlO ₃ , GdVO ₄ with one or more of Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta added as dopants A laser oscillated from one or more of laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, copper vapor laser, or gold vapor laser as a medium can be used. By irradiating the fundamental wave of such a laser beam and the second to fourth harmonic laser beams of these fundamental waves, a crystal having a large grain size can be obtained. For example, a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO ₄ laser (fundamental wave 1064 nm) can be used. In this case, a power density of the laser is about 0.01 to 100 MW / cm ² (preferably 0.1 to 10 MW / cm ²⁾ is required. Then, irradiation is performed at a scanning speed of about 10 to 2000 cm / sec.

なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。 Note that single crystal YAG, YVO ₄ , forsterite (Mg ₂ SiO ₄ ), YAlO ₃ , GdVO ₄ , or polycrystalline (ceramic) YAG, Y ₂ O ₃ , YVO ₄ , YAlO ₃ , GdVO ₄ , dopants Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta, a laser using a medium added with one or more, an Ar ion laser, or a Ti: sapphire laser should oscillate continuously It is also possible to perform pulse oscillation at an oscillation frequency of 10 MHz or more by performing Q switch operation, mode synchronization, or the like. When the laser beam is oscillated at an oscillation frequency of 10 MHz or more, the semiconductor film is irradiated with the next pulse during the period from when the semiconductor film is melted by the laser to solidification. Therefore, unlike the case of using a pulse laser having a low oscillation frequency, the solid-liquid interface can be continuously moved in the semiconductor film, so that crystal grains continuously grown in the scanning direction can be obtained.

媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。 When ceramic (polycrystal) is used as the medium, it is possible to form the medium in a free shape in a short time and at low cost. When a single crystal is used, a cylindrical medium having a diameter of several millimeters and a length of several tens of millimeters is usually used. However, when ceramic is used, a larger one can be made.

発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。 Since the concentration of dopants such as Nd and Yb in the medium that directly contributes to light emission cannot be changed greatly regardless of whether it is a single crystal or a polycrystal, there is a certain limit to improving the laser output by increasing the concentration. However, in the case of ceramic, since the size of the medium can be remarkably increased as compared with the single crystal, a great improvement in output can be expected.

さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。 Further, in the case of ceramic, a medium having a parallelepiped shape or a rectangular parallelepiped shape can be easily formed. When a medium having such a shape is used to cause oscillation light to travel in a zigzag manner inside the medium, the oscillation optical path can be made longer. As a result, amplification is increased and oscillation can be performed with high output. Further, since the laser beam emitted from the medium having such a shape has a quadrangular cross-sectional shape at the time of emission, it is advantageous for shaping into a linear beam as compared with a round beam. By shaping the emitted laser beam using an optical system, it is possible to easily obtain a linear beam having a short side length of 1 mm or less and a long side length of several mm to several m. Become. In addition, by irradiating the medium with the excitation light uniformly, the linear beam has a uniform energy distribution in the long side direction.

この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一に熱処理することが可能になる。線状ビームの両端まで均一な熱処理が必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。 By irradiating the semiconductor film with this linear beam, the entire surface of the semiconductor film can be more uniformly heat-treated. When uniform heat treatment is required up to both ends of the linear beam, it is necessary to devise such as arranging slits at both ends to shield the energy attenuating portion.

このようにして得られた強度が均一な線状ビームを用いて半導体膜を熱処理し、この半導体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である。 When a semiconductor film is heat-treated using a linear beam having a uniform intensity obtained in this manner and an electronic device is manufactured using the semiconductor film, the characteristics of the electronic device are good and uniform.

次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを、上記結晶化工程で得られた結晶質半導体膜に対して行う。ここでは、ジボラン（Ｂ_２Ｈ_６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。 Next, if necessary, a small amount of impurity element (boron or phosphorus) is doped to the crystalline semiconductor film obtained in the crystallization step in order to control the threshold value of the TFT. Here, an ion doping method in which diborane (B ₂ H ₆ ) is plasma-excited without mass separation is used.

さらに、必要があればフッ酸を含むエッチャントで、結晶質半導体膜の表面を洗浄した後に、結晶質半導体膜上に第１のレジストマスクを形成する。そして、第１のレジストマスクを用いて結晶質半導体膜を所望の形状にパターニングし、半導体層１０２を形成する。この半導体層１０２は２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さに形成すればよい。その後、第１のレジストマスクを除去する。 Further, if necessary, after cleaning the surface of the crystalline semiconductor film with an etchant containing hydrofluoric acid, a first resist mask is formed over the crystalline semiconductor film. Then, the crystalline semiconductor film is patterned into a desired shape using the first resist mask to form the semiconductor layer 102. The semiconductor layer 102 may be formed to a thickness of 25 to 80 nm (preferably 30 to 70 nm). Thereafter, the first resist mask is removed.

次いで、半導体層１０２を覆う第２の絶縁膜１０３（ゲート絶縁膜として機能する膜）を形成する。第２の絶縁膜１０３としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜を用いることができる。第２の絶縁膜１０３は、プラズマＣＶＤ法またはスパッタ法または熱酸化法を用い、１〜２００ｎｍ（好ましくは５０〜１２０ｎｍ）の厚さに形成すればよい。 Next, a second insulating film 103 (a film functioning as a gate insulating film) which covers the semiconductor layer 102 is formed. As the second insulating film 103, an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film can be used. The second insulating film 103 may be formed to a thickness of 1 to 200 nm (preferably 50 to 120 nm) by using a plasma CVD method, a sputtering method, or a thermal oxidation method.

次いで、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂを形成する。まず、図２（ｂ）に示すように、第２の絶縁膜１０３上に第１の導電層１０４と、第２の導電層１０５を積層形成する。第１の導電層１０４及び第２の導電層１０５としては、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物等の導電材料を用いることができる。なお、第１の導電層１０４及び第２の導電層１０５は同一の導電材料を用いても良いし、異なる導電材料を用いても良い。また、本実施の形態では２層の導電層の積層構造としたが、１層としても良いし、もしくは３層以上の積層構造としても良い。第１の導電層１０４及び第２の導電層１０５の作製方法としてはスパッタ法、蒸着法などの公知の方法を用い、第１の導電層１０４の膜厚は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）、第２の導電層１０５の膜厚は１００〜６００ｎｍ（好ましくは３００〜５００ｎｍ）の範囲で形成すればよい。 Next, a first gate electrode 107a and a second gate electrode 107b are formed. First, as illustrated in FIG. 2B, a first conductive layer 104 and a second conductive layer 105 are stacked over the second insulating film 103. The first conductive layer 104 and the second conductive layer 105 include a high melting point metal such as tungsten (W), chromium (Cr), tantalum (Ta), tantalum nitride (TaN), or molybdenum (Mo), or a high melting point. A conductive material such as an alloy or a compound containing a metal as a main component can be used. Note that the first conductive layer 104 and the second conductive layer 105 may be formed using the same conductive material or different conductive materials. Further, although a stacked structure of two conductive layers is used in this embodiment mode, a single layer may be used, or a stacked structure of three or more layers may be used. As a method for manufacturing the first conductive layer 104 and the second conductive layer 105, a known method such as a sputtering method or a vapor deposition method is used. The thickness of the first conductive layer 104 is 10 to 100 nm (preferably 20 to 50 nm). ), And the thickness of the second conductive layer 105 may be formed in the range of 100 to 600 nm (preferably 300 to 500 nm).

次いで、第２の導電層１０５上に第２のレジストマスク１０６ａ、１０６ｂを形成する。このとき、第２のレジストマスク１０６ａは、後に第１のゲート電極１０７ａが形成される第２の導電層１０５ａの上方に形成し、第２のレジストマスク１０６ｂは、後に第２のゲート電極１０７ｂが形成される第２の導電層１０５ｂの上方に形成する。また、第２のレジストマスク１０６ａは第２のレジストマスク１０６ｂよりも大きくなるように形成する。 Next, second resist masks 106 a and 106 b are formed over the second conductive layer 105. At this time, the second resist mask 106a is formed above the second conductive layer 105a where the first gate electrode 107a is to be formed later, and the second resist mask 106b is formed later by the second gate electrode 107b. It is formed above the second conductive layer 105b to be formed. The second resist mask 106a is formed to be larger than the second resist mask 106b.

次いで、第２のレジストマスク１０６ａ、１０６ｂを用い、第１のエッチング処理および第２のエッチング処理を行う。第１のエッチング処理で図２（ｃ）に示す形状とし、その後、第２のエッチング処理を行う。第１のエッチング処理および第２のエッチング処理に用いるエッチング法は適宜選択すれば良いが、エッチング速度を向上するにはＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）やＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合プラズマ）などの高密度プラズマ源を用いたドライエッチング装置を用いればよい。第１のエッチング処理および第２のエッチング処理のエッチング条件を適宜調節することで、第１の導電層１０４及び第２の導電層１０５の端部を所望のテーパー形状となるように形成することができる。以上の工程により、図２（ｄ）に示すように、第１の導電層１０４ａ及び第２の導電層１０５ａの積層からなる第１のゲート電極１０７ａと、第１の導電層１０４ｂ及び第２の導電層１０５ｂの積層からなる第２のゲート電極１０７ｂを形成する。その後、第２のレジストマスク１０６ａ、１０６ｂを除去する。 Next, a first etching process and a second etching process are performed using the second resist masks 106a and 106b. The shape shown in FIG. 2C is obtained by the first etching process, and then the second etching process is performed. The etching method used for the first etching process and the second etching process may be appropriately selected. However, in order to improve the etching rate, high etching rate such as ECR (Electron Cyclotron Resonance) or ICP (Inductively Coupled Plasma) is used. A dry etching apparatus using a density plasma source may be used. By appropriately adjusting the etching conditions of the first etching process and the second etching process, the end portions of the first conductive layer 104 and the second conductive layer 105 can be formed to have a desired tapered shape. it can. Through the above steps, as shown in FIG. 2D, the first gate electrode 107a formed by stacking the first conductive layer 104a and the second conductive layer 105a, the first conductive layer 104b, and the second conductive layer A second gate electrode 107b including a stack of conductive layers 105b is formed. Thereafter, the second resist masks 106a and 106b are removed.

次いで、第１のゲート電極１０７ａ及び第２のゲート電極１０７ｂをマスクとして、半導体層１０２への一導電型不純物の添加を行い、ソース領域１０８、ドレイン領域１０９、及び高濃度不純物領域１１０を形成する。このとき、図３（ａ）に示すように、一導電型不純物のイオンが添加されない領域は、チャネル形成領域となる。チャネル形成領域は半導体層１０２に複数、ここでは２つ形成される。本明細書では、第１のゲート電極１０７ａの下に位置するチャネル形成領域を第１のチャネル形成領域１１１とし、第２のゲート電極１０７ｂの下に位置するチャネル形成領域を第２のチャネル形成領域１１２とする。また、第１のチャネル形成領域１１１と第２のチャネル形成領域１１２に挟まれる一導電型不純物領域を高濃度不純物領域１１０とする。なお、添加する一導電型不純物はｐ型不純物でもｎ型不純物でも構わない。 Next, using the first gate electrode 107a and the second gate electrode 107b as a mask, one conductivity type impurity is added to the semiconductor layer 102, so that the source region 108, the drain region 109, and the high-concentration impurity region 110 are formed. . At this time, as shown in FIG. 3A, a region to which ions of one conductivity type impurity are not added becomes a channel formation region. A plurality of channel formation regions, here two, are formed in the semiconductor layer 102. In this specification, a channel formation region located below the first gate electrode 107a is referred to as a first channel formation region 111, and a channel formation region located below the second gate electrode 107b is referred to as a second channel formation region. 112. In addition, a one-conductivity type impurity region sandwiched between the first channel formation region 111 and the second channel formation region 112 is referred to as a high concentration impurity region 110. Note that the one conductivity type impurity to be added may be a p-type impurity or an n-type impurity.

ここで、本実施の形態で形成されるＴＦＴの第１のチャネル形成領域１１１のチャネル長Ｌ_１は、第２のチャネル形成領域１１２のチャネル長Ｌ_２よりも大きくなるように形成する。具体的には、チャネル長Ｌ_１、Ｌ_２において、Ｌ_１＞Ｌ_２（好ましくは３×Ｌ_１≧５×Ｌ_２、より好ましくはＬ_１≧２×Ｌ_２）という関係式が成り立つように形成すればよい。 Here, the channel length L ₁ of the first channel formation region 111 of the TFT formed in this embodiment is formed to be larger than the channel length L _{2 of} the second channel formation region 112. Specifically, in the channel lengths L ₁ and L ₂ , the relational expression L ₁ > L ₂ (preferably 3 × L ₁ ≧ 5 × L ₂ , more preferably L ₁ ≧ 2 × L ₂ ) is established. What is necessary is just to form.

また、チャネル長Ｌ_１、Ｌ_２は特定の数値範囲に限定されるものではなく、少なくともチャネル長Ｌ_１が短チャネル効果を生じない長さを有していればよい。具体的には、Ｌ_１は２〜８μｍ（代表的には４〜６μｍ）の範囲で形成するのが好ましい。また、チャネル長Ｌ_２は１μｍ以上の長さを有し、Ｌ_１よりも０．５μｍ以上短くなるように形成するのが好ましい。なお、チャネル幅は１〜５０μｍ（好ましくは５〜３０μｍ）の範囲で形成すればよい。 Further, the channel lengths L ₁ and L ₂ are not limited to a specific numerical range, and it is sufficient that at least the channel length L ₁ has a length that does not cause the short channel effect. Specifically, L ₁ is preferably formed in a range of 2 to 8 μm (typically 4 to 6 μm). Further, the channel length _{L 2} has more length 1 [mu] m, preferably formed so as to be shorter 0.5μm or more than _{L 1.} Note that the channel width may be formed in the range of 1 to 50 μm (preferably 5 to 30 μm).

また、第１のチャネル形成領域１１１のチャネル長Ｌ_１、第２のチャネル形成領域１１２のチャネル長Ｌ_２において、Ｌ_１＞Ｌ_２（好ましくは３×Ｌ_１≧５×Ｌ_２、より好ましくはＬ_１≧２×Ｌ_２）という関係式が成り立つように、予め第１の導電層１０４ａ、１０４ｂの大きさ（形状）を設計しておく必要がある。 The channel length _{L 1} of the first channel forming region 111, the channel length _{L 2} of the second channel forming region _112, L 1> _{L 2} (preferably 3 × _{L 1} ≧ 5 × _{L 2,} more preferably It is necessary to design the size (shape) of the first conductive layers 104a and 104b in advance so that the relational expression of L ₁ ≧ 2 × L ₂ holds.

また、半導体層１０２に低濃度不純物領域（以下、ＬＤＤ領域とする）を形成してもよい。ＬＤＤ領域は、第２の導電層１０５ａ、１０５ｂパターンを用いて自己整合的に形成してもよいし、新たなレジストマスクを用いて形成してもよい。 Further, a low concentration impurity region (hereinafter referred to as an LDD region) may be formed in the semiconductor layer 102. The LDD region may be formed in a self-aligned manner using the second conductive layers 105a and 105b, or may be formed using a new resist mask.

次いで、層間絶縁膜を形成する。本実施の形態では、図３（ｂ）に示すように、層間絶縁膜として、第３の絶縁膜１１３、第４の絶縁膜１１４を積層形成する。第３の絶縁膜１１３、第４の絶縁膜１１４としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯ_ｘＮ_ｙ）等の無機絶縁膜、又は低誘電率の有機樹脂膜（感光性又は非感光性の有機樹脂膜）を用いることができる。また、シロキサンを含む膜を用いてもよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基としては、有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基としてフルオロ基を用いてもよい。または置換基として、有機基と、フルオロ基とを用いてもよい。 Next, an interlayer insulating film is formed. In this embodiment mode, as shown in FIG. 3B, a third insulating film 113 and a fourth insulating film 114 are stacked as an interlayer insulating film. As the third insulating film 113 and the fourth insulating film 114, an inorganic insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film (SiO _x N _y ), or a low dielectric constant organic resin film (photosensitive film) Or non-photosensitive organic resin film) can be used. Alternatively, a film containing siloxane may be used. Siloxane is a material in which a skeleton structure is formed by a bond of silicon (Si) and oxygen (O). As the substituent, an organic group (for example, an alkyl group or an aromatic hydrocarbon) is used. Further, a fluoro group may be used as a substituent. Alternatively, an organic group and a fluoro group may be used as a substituent.

なお、第３の絶縁膜１１３、第４の絶縁膜１１４は同一の絶縁膜を用いても良いし、異なる絶縁膜を用いても良い。また、本実施の形態では層間絶縁膜を２層の積層構造としたが、１層としても良いし、もしくは３層以上の積層構造としても良い。 Note that the third insulating film 113 and the fourth insulating film 114 may be formed using the same insulating film or different insulating films. In this embodiment mode, the interlayer insulating film has a two-layer structure, but may have a single layer structure or a three-layer structure or more.

第３の絶縁膜１１３、第４の絶縁膜１１４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法、スピンコーティング法等）を用いて形成すればよく、有機樹脂膜やシロキサンを含む膜を用いる場合には塗布法を用いて形成すればよい。 The third insulating film 113 and the fourth insulating film 114 may be formed using a known method (sputtering method, LPCVD method, plasma CVD method, spin coating method, or the like), and includes an organic resin film and siloxane. In the case of using a film, it may be formed by a coating method.

次いで、不純物元素が添加された半導体層の活性化および水素化を行う。なお、ニッケルなどの触媒元素を用いた熱結晶化法により結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングを行うこともできる。具体的には、活性化を行う際の熱処理によって、チャネル形成領域に含まれるニッケルをソース領域又はドレイン領域に移動させることができる。その結果、チャネル形成領域に含まれるニッケルを低減させることができる。 Next, the semiconductor layer to which the impurity element is added is activated and hydrogenated. Note that when crystallization is performed by a thermal crystallization method using a catalytic element such as nickel, gettering for reducing nickel in a channel formation region can be performed simultaneously with activation. Specifically, nickel included in the channel formation region can be moved to the source region or the drain region by heat treatment when activation is performed. As a result, nickel contained in the channel formation region can be reduced.

次いで、第４の絶縁膜（層間絶縁膜）１１４上に第３のレジストマスクを形成する。そして、第３のレジストマスクを用いて第２の絶縁膜１０３、第３の絶縁膜１１３、及び第４の絶縁膜１１４を選択的にエッチングし、半導体層１０２（ソース領域１０８またはドレイン領域１０９）に達するコンタクトホールを形成する。その後、第３のレジストマスクを除去する。 Next, a third resist mask is formed over the fourth insulating film (interlayer insulating film) 114. Then, the second insulating film 103, the third insulating film 113, and the fourth insulating film 114 are selectively etched using the third resist mask, and the semiconductor layer 102 (the source region 108 or the drain region 109) is etched. A contact hole reaching to is formed. Thereafter, the third resist mask is removed.

次いで、図３（ｃ）に示すように、ソース電極１１５、ドレイン電極１１６を形成する。まず、第４の絶縁膜１１４（層間絶縁膜として機能する膜）上に金属積層膜を形成する。金属積層膜としては、金（Ａｇ）、銀（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、珪素（Ｓｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）等の金属又はその合金、若しくはその金属窒化物、又はこれらの積層膜を用いることができる。 Next, as shown in FIG. 3C, a source electrode 115 and a drain electrode 116 are formed. First, a metal laminated film is formed over the fourth insulating film 114 (film that functions as an interlayer insulating film). As the metal laminated film, gold (Ag), silver (Au), copper (Cu), nickel (Ni), platinum (Pt), palladium (Pd), iridium (Ir), rhodium (Rh), tungsten (W) Aluminum (Al), Tantalum (Ta), Molybdenum (Mo), Cadmium (Cd), Zinc (Zn), Iron (Fe), Titanium (Ti), Silicon (Si), Germanium (Ge), Zirconium (Zr) Further, a metal such as barium (Ba), an alloy thereof, a metal nitride thereof, or a stacked film thereof can be used.

本実施の形態では、金属積層膜を３層の積層構造とする。金属積層膜の作製方法としては、ＰＶＤ法、ＣＶＤ法、スパッタ法、蒸着法などの公知の方法を用い、積層膜全体の膜厚が５００ｎｍ〜２μｍ（好ましくは８００ｎｍ〜１μｍ）の範囲で形成すればよい。なお、好ましくは同じメタルスパッタ装置内で連続して形成するとよい。また、金属積層膜は１層又は２層としても良いし、もしくは４層以上の積層構造としても良い。 In this embodiment, the metal laminated film has a three-layer structure. As a method for manufacturing the metal laminated film, a known method such as a PVD method, a CVD method, a sputtering method, or a vapor deposition method is used, and the entire laminated film has a thickness of 500 nm to 2 μm (preferably 800 nm to 1 μm). That's fine. In addition, it is preferable to form continuously in the same metal sputtering apparatus. In addition, the metal laminated film may have one layer, two layers, or a laminated structure of four or more layers.

次いで、金属積層膜上に第４のレジストマスクを形成する。そして、第４のレジストマスクを用いて選択的に金属積層膜をエッチングし、ソース領域１０８と電気的に接続するソース電極１１５及びドレイン領域１０９と電気的に接続するドレイン電極１１６を形成する。その後、第４のレジストマスクを除去する。 Next, a fourth resist mask is formed on the metal laminated film. Then, the metal stacked film is selectively etched using the fourth resist mask, so that the source electrode 115 electrically connected to the source region 108 and the drain electrode 116 electrically connected to the drain region 109 are formed. Thereafter, the fourth resist mask is removed.

なお、ＴＦＴのソース電極１１５及びドレイン電極１１６と同時に接続電極（複数のＴＦＴ間を電気的に接続する電極）や端子電極（外部電源と接続するための電極）も第４の絶縁膜１１４上に形成することができる。 Note that a connection electrode (an electrode for electrically connecting a plurality of TFTs) and a terminal electrode (an electrode for connecting to an external power supply) are also formed over the fourth insulating film 114 simultaneously with the source electrode 115 and the drain electrode 116 of the TFT. Can be formed.

以上の工程で、マルチゲート構造を有するＴＦＴが完成する。 Through the above steps, a TFT having a multi-gate structure is completed.

（実施の形態３）
本実施の形態では、半導体層がＬＤＤ領域を含む場合について、図４を用いて説明する。半導体層以外は実施の形態１、又は実施の形態２と同じ構造であるので、説明は省略する。 (Embodiment 3)
In this embodiment, the case where a semiconductor layer includes an LDD region will be described with reference to FIGS. Since the structure other than the semiconductor layer is the same as that in Embodiment 1 or Embodiment 2, the description thereof is omitted.

本実施の形態の図４（ａ）に示すＴＦＴの半導体層は、直列に接続された２つのチャネル形成領域（第１のチャネル形成領域４０１、第２のチャネル形成領域４０２）と、２つのチャネル形成領域の間に位置する高濃度不純物領域４０３と、第２の絶縁膜を介して２つのゲート電極（第１のゲート電極、第２のゲート電極）の外側に位置するソース領域４０４、ドレイン領域４０５と、ソース領域４０４と第１のチャネル形成領域４０１との間、及び第１のチャネル形成領域４０１と高濃度不純物領域４０３との間に位置する一対の第１のＬＤＤ領域４０６ａ、４０６ｂと、ドレイン領域４０５と第２のチャネル形成領域４０２との間、及び第２のチャネル形成領域４０２と高濃度不純物領域４０３の間に位置する一対の第２のＬＤＤ領域４０７ａ、４０７ｂとを含んでいる。なお、第１のゲート電極及び第２のゲート電極は電気的に接続している。 The semiconductor layer of the TFT shown in FIG. 4A in this embodiment includes two channel formation regions (a first channel formation region 401 and a second channel formation region 402) connected in series and two channels. A high-concentration impurity region 403 located between the formation regions, a source region 404 and a drain region located outside the two gate electrodes (first gate electrode and second gate electrode) via the second insulating film 405 and a pair of first LDD regions 406a and 406b located between the source region 404 and the first channel formation region 401 and between the first channel formation region 401 and the high-concentration impurity region 403, A pair of second LDD regions 4 located between the drain region 405 and the second channel formation region 402 and between the second channel formation region 402 and the high-concentration impurity region 403. 7a, and a 407b. Note that the first gate electrode and the second gate electrode are electrically connected.

本実施の形態の図４（ａ）に示すＴＦＴにおいても、第１のチャネル形成領域４０１のチャネル長Ｌ_１は第２のチャネル形成領域４０２のチャネル長Ｌ_２よりも大きいことを特徴の一つとしている。すなわち、チャネル長Ｌ_１、Ｌ_２において、、Ｌ_１＞Ｌ_２（好ましくは３×Ｌ_１≧５×Ｌ_２、より好ましくはＬ_１≧２×Ｌ_２）という関係式が成り立つことを特徴の一つとしている。 In the TFT shown in FIG. 4A of this embodiment, _{one of the characteristics} is that the channel length L ₁ of the _first channel formation region 401 is larger than the channel length L ₂ of the second channel formation region 402. It is said. That is, in the channel lengths L ₁ and L ₂ , the relational expression L ₁ > L ₂ (preferably 3 × L ₁ ≧ 5 × L ₂ , more preferably L ₁ ≧ 2 × L ₂ ) holds. It is one.

本実施の形態の図４（ａ）に示すＴＦＴでは、チャネル長Ｌ_１は第１のゲート電極を形成する第２の導電層とほぼ同じ長さとなり、チャネル長Ｌ_２は第２のゲート電極を形成する第２の導電層とほぼ同じ長さとなっているが、この限りではない。すなわち、第１のチャネル形成領域４０１のチャネル長Ｌ_１が第２のチャネル形成領域４０２のチャネル長Ｌ_２よりも大きければよい。 In the TFT shown in FIG. 4 (a) of the present embodiment, the channel length L ₁ becomes approximately the same length as the second conductive layer forming a first gate electrode, the channel length L ₂ and the second gate electrode However, the length is not limited to this. That is, the channel length L ₁ of the _first channel formation region 401 only needs to be larger than the channel length L _{2 of} the second channel formation region 402.

さらに、本実施の形態の図４（ａ）に示すＴＦＴでは、第１のＬＤＤ領域４０６ａ、４０６ｂが第２の絶縁膜を介して第１のゲート電極に重なっている領域を有し、第２のＬＤＤ領域４０７ａ、４０７ｂが第２の絶縁膜を介して第２のゲート電極に重なっている領域を有することも特徴の一つとする。 Further, in the TFT shown in FIG. 4A of this embodiment mode, the first LDD regions 406a and 406b have a region overlapping the first gate electrode with the second insulating film interposed therebetween, and the second One of the characteristics is that the LDD regions 407a and 407b have a region overlapping with the second gate electrode with the second insulating film interposed therebetween.

また、本実施の形態の図４（ａ）に示すＴＦＴでは、第１のＬＤＤ領域４０６ａ、４０６ｂは第１のゲート電極を形成する第２の導電層と重なっていない第１の導電層部分とほぼ同じ長さとなり、第２のＬＤＤ領域４０７ａ、４０７ｂは第２のゲート電極を形成する第２の導電層と重なっていない第１の導電層部分とほぼ同じ長さとなっているが、本発明はこれに限らない。すなわち、第１のＬＤＤ領域４０６ａ、４０６ｂが第１のゲート電極と重なる領域を有し、第２のＬＤＤ領域４０７ａ、４０７ｂが第２のゲート電極と重なる領域を有していればよい。 In the TFT shown in FIG. 4A of the present embodiment, the first LDD regions 406a and 406b have a first conductive layer portion that does not overlap with the second conductive layer forming the first gate electrode. The second LDD regions 407a and 407b have almost the same length as the first conductive layer portion that does not overlap the second conductive layer forming the second gate electrode. Is not limited to this. That is, the first LDD regions 406a and 406b may have a region overlapping with the first gate electrode, and the second LDD regions 407a and 407b may have a region overlapping with the second gate electrode.

また、本実施の形態の図４（ａ）に示すＴＦＴでは、第１のチャネル形成領域４０１を挟んで一対の第１のＬＤＤ領域４０６ａ、４０６ｂを設けた場合について説明したが、本発明はこれに限らず、片側のみに設けても構わない。同様に、第２のＬＤＤ領域４０７ａ、４０７ｂにおいても片側のみに設けても構わない。 In the TFT shown in FIG. 4A of this embodiment mode, the case where the pair of first LDD regions 406a and 406b are provided with the first channel formation region 401 interposed therebetween is described. Not limited to this, it may be provided only on one side. Similarly, the second LDD regions 407a and 407b may be provided only on one side.

なお、図４（ａ）において、前記高濃度不純物領域４０３の濃度は、前記ソース領域４０４又は前記ドレイン領域４０５と同程度のものとする。また、前記第１の低濃度不純物領域４０６ａ、４０６ｂ及び前記第２の低濃度不純物領域４０７ａ、４０７ｂの濃度は、前記ソース領域４０４又は前記ドレイン領域４０５よりも低いものとする。 In FIG. 4A, the concentration of the high-concentration impurity region 403 is approximately the same as that of the source region 404 or the drain region 405. The first low-concentration impurity regions 406 a and 406 b and the second low-concentration impurity regions 407 a and 407 b are lower in concentration than the source region 404 or the drain region 405.

次に、図４（ｂ）を用いて、半導体層が２つのチャネル形成領域４１１、４１２、高濃度不純物領域４１３、ソース領域４１４、ドレイン領域４１５、第１のＬＤＤ領域４１６ａ、４１６ｂ、及び第２のＬＤＤ領域４１７ａ、４１７ｂを含む場合について説明する。図４（ｂ）は、ＬＤＤ領域を設ける位置以外は図４（ａ）と同じ構造であるので、説明は省略する。 Next, referring to FIG. 4B, the semiconductor layer has two channel formation regions 411 and 412, a high concentration impurity region 413, a source region 414, a drain region 415, a first LDD region 416a and 416b, and a second layer. A case where the LDD regions 417a and 417b are included will be described. Since FIG. 4B has the same structure as FIG. 4A except for the position where the LDD region is provided, description thereof is omitted.

図４（ｂ）では、第２の絶縁膜を介して第１のゲート電極の外側に第１のＬＤＤ領域４１６ａ、４１６ｂが位置し、同様に第２の絶縁膜を介して第２のゲート電極の外側に第２のＬＤＤ領域４１７ａ、４１７ｂが位置している。 In FIG. 4B, the first LDD regions 416a and 416b are located outside the first gate electrode through the second insulating film, and the second gate electrode is similarly inserted through the second insulating film. The second LDD regions 417a and 417b are located outside the region.

つまり、図４（ｂ）では、第１のＬＤＤ領域４１６ａ、４１６ｂが第２の絶縁膜を介して第１のゲート電極に重ならない領域を有し、第２のＬＤＤ領域４１７ａ、４１７ｂが第２の絶縁膜を介して第２のゲート電極に重ならない領域を有することを特徴の一つとしている。なお、第１のゲート電極及び第２のゲート電極は電気的に接続している。 That is, in FIG. 4B, the first LDD regions 416a and 416b have a region that does not overlap with the first gate electrode through the second insulating film, and the second LDD regions 417a and 417b are the second ones. One of the features is that it has a region which does not overlap with the second gate electrode through the insulating film. Note that the first gate electrode and the second gate electrode are electrically connected.

また、図４（ｂ）では、第１のＬＤＤ領域４１６ａ、４１６ｂは第２の絶縁膜を介して第１のゲート電極の外側に形成されるため、チャネル長Ｌ_１は第１のゲート電極（第１の導電層）とほぼ同じ長さとなる。同様に、第２のＬＤＤ領域４１７ａ、４１７ｂは第２の絶縁膜を介して第２のゲート電極の外側に形成されるため、チャネル長Ｌ_２は第２のゲート電極（第１の導電層）とほぼ同じ長さとなっている。しかしながら、本発明はこの限りではなく、第１のチャネル形成領域４１１のチャネル長Ｌ_１が第２のチャネル形成領域４１２のチャネル長Ｌ_２よりも大きければよい。すなわち、チャネル長Ｌ_１、Ｌ_２において、Ｌ_１＞Ｌ_２（好ましくは３×Ｌ_１≧５×Ｌ_２、より好ましくはＬ_１≧２×Ｌ_２）という関係式が成り立つことを特徴としていればよい。 Further, in FIG. 4 (b), the first LDD regions 416a, since 416b is formed outside the first gate electrode via a second insulating film, the channel length _{L 1} is a first gate electrode ( The first conductive layer) is almost the same length. Similarly, the second LDD regions 417a, since 417b is formed outside the second gate electrode via a second insulating film, the channel length L ₂ and the second gate electrode (first conductive layer) It is almost the same length. However, the present invention is not limited to this, and it is only necessary that the channel length L1 of the _first channel formation region 411 is larger than the channel length L2 of the _second channel formation region 412. That is, in the channel lengths L ₁ and L ₂ , the relational expression L ₁ > L ₂ (preferably 3 × L ₁ ≧ 5 × L ₂ , more preferably L ₁ ≧ 2 × L ₂ ) holds. That's fine.

また、図４（ｂ）では、第１のチャネル形成領域４１１を挟んで一対の第１のＬＤＤ領域４０６ａ、４０６ｂを設けた場合について説明したが、本発明はこれに限らず、片側のみに設けても構わない。同様に、第２のＬＤＤ領域４０７ａ、４０７ｂにおいても片側のみに設けても構わない。 4B illustrates the case where the pair of first LDD regions 406a and 406b are provided with the first channel formation region 411 interposed therebetween, the present invention is not limited to this and is provided only on one side. It doesn't matter. Similarly, the second LDD regions 407a and 407b may be provided only on one side.

なお、図４（ｂ）において、前記高濃度不純物領域４１３の濃度は、前記ソース領域４１４又は前記ドレイン領域４１５と同程度のものとする。また、前記第１の低濃度不純物領域４１６ａ、４１６ｂ及び前記第２の低濃度不純物領域４１７ａ、４１７ｂの濃度は、前記ソース領域４１４又は前記ドレイン領域４１５よりも低いものとする。 In FIG. 4B, the concentration of the high concentration impurity region 413 is approximately the same as that of the source region 414 or the drain region 415. The first low-concentration impurity regions 416a and 416b and the second low-concentration impurity regions 417a and 417b are lower in concentration than the source region 414 or the drain region 415.

（実施の形態４）
本実施の形態では、同一基板上に画素部と、駆動回路部とが形成されたアクティブマトリクス型の発光装置の構造及び作製方法について、図５〜図７を用いて説明する。 (Embodiment 4)
In this embodiment, a structure and a manufacturing method of an active matrix light-emitting device in which a pixel portion and a driver circuit portion are formed over the same substrate will be described with reference to FIGS.

また、各画素には、画素へのビデオ信号の入力・非入力を決めるスイッチング素子として機能する第１のＴＦＴ（以下、スイッチング用ＴＦＴとする）と、発光素子への電流を制御する第２のＴＦＴ（以下、駆動用ＴＦＴとする）が形成されている。さらに、駆動回路部には画素部を駆動するＴＦＴが形成されている。なお、本発明のＴＦＴは、画素部に形成される駆動用ＴＦＴに用いることも本実施の形態の特徴の一つとする。 Each pixel has a first TFT that functions as a switching element that determines whether a video signal is input to or not from the pixel (hereinafter referred to as a switching TFT) and a second TFT that controls a current to the light emitting element. A TFT (hereinafter referred to as a driving TFT) is formed. Further, a TFT for driving the pixel portion is formed in the driver circuit portion. Note that one feature of this embodiment is that the TFT of the present invention is used for a driving TFT formed in a pixel portion.

まず、基板５００上に下地絶縁膜５０１ａ、５０１ｂを形成する。基板５００側を表示面として発光を取り出す場合、基板５００としては、光透過性を有するガラス基板や石英基板を用いればよい。また、プロセス中の処理温度に耐えうる耐熱性を有する光透過性のプラスチック基板を用いてもよい。また、基板５００側とは逆の面を表示面として発光を取り出す場合、前述の基板の他にシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。少なくともプロセス中に発生する熱に耐えうる基板を用いれば良く、本実施の形態では基板５００としてガラス基板を用いる。なお、ガラス基板の屈折率は１．５５前後である。 First, base insulating films 501 a and 501 b are formed over the substrate 500. In the case where light emission is extracted using the substrate 500 side as a display surface, a light-transmitting glass substrate or quartz substrate may be used as the substrate 500. Alternatively, a light-transmitting plastic substrate having heat resistance that can withstand the processing temperature during the process may be used. In addition, in the case where light emission is extracted using a surface opposite to the substrate 500 as a display surface, a substrate in which an insulating film is formed on the surface of a silicon substrate, a metal substrate, or a stainless steel substrate in addition to the above-described substrate may be used. A substrate that can withstand at least heat generated during the process may be used. In this embodiment, a glass substrate is used as the substrate 500. The refractive index of the glass substrate is around 1.55.

下地絶縁膜５０１ａ、５０１ｂとしては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。下地絶縁膜５０１ａ、５０１ｂはスパッタ法やＬＰＣＶＤ法、プラズマＣＶＤ法等の公知の手段を用いて形成する。本実施の形態においては、下地絶縁膜５０１ａ、５０１ｂは組成比の異なる酸化窒化珪素膜の２層構造とする。１層目の下地絶縁膜５０１ａとしては、プラズマＣＶＤ法を用い、ＳｉＨ_４、ＮＨ_３、及びＮ_２Ｏを反応ガスとして酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を１４０ｎｍ形成する。続いて、２層目の下地絶縁膜５０１ｂとして、プラズマＣＶＤ法を用い、ＳｉＨ_４及びＮ_２Ｏを反応ガスとして窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を１００ｎｍで形成する。なお、本実施の形態では下地絶縁膜を２層の積層構造としているが、もちろん単層でも３層以上の複数層でも構わない。また、基板の凹凸や、基板からの不純物拡散が問題にならないのであれば、特に下地絶縁膜を形成しなくてもよい。 As the base insulating films 501a and 501b, an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is used, and these insulating films are formed as a single layer or two or more layers. The base insulating films 501a and 501b are formed using a known method such as a sputtering method, an LPCVD method, or a plasma CVD method. In this embodiment, the base insulating films 501a and 501b have a two-layer structure of silicon oxynitride films having different composition ratios. As the first base insulating film 501a, a plasma CVD method is used, and a silicon oxynitride film (composition ratio: Si = 32%, O = 27%, N = 24) using SiH ₄ , NH ₃ , and N ₂ O as reaction gases. %, H = 17%) is formed to 140 nm. Subsequently, as the second-layer base insulating film 501b, a plasma CVD method is used, and a silicon nitride oxide film (composition ratio Si = 32%, O = 59%, N = 7%, SiH ₄ and N ₂ O as a reaction gas) H = 2%) at 100 nm. Note that although the base insulating film has a two-layer structure in this embodiment mode, a single layer or a plurality of layers of three or more layers may be used. In addition, if the unevenness of the substrate and the diffusion of impurities from the substrate are not a problem, the base insulating film is not necessarily formed.

次いで、下地絶縁膜５０１ｂ上に半導体層５０２、５０３、５０４、５０５を形成する。半導体層５０２〜５０５は、まず非晶質半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等）を行って結晶化し、結晶質半導体膜を得る。その後、第１のレジストマスクを形成して、結晶質半導体膜を所望の形状にパターニングして形成する。 Next, semiconductor layers 502, 503, 504, and 505 are formed over the base insulating film 501b. The semiconductor layers 502 to 505 are formed by first forming an amorphous semiconductor film by a known means (sputtering method, LPCVD method, plasma CVD method, etc.), and then a known crystallization treatment (laser crystallization method, thermal crystallization method). Or a thermal crystallization method using a catalyst element such as nickel) to obtain a crystalline semiconductor film. Thereafter, a first resist mask is formed, and the crystalline semiconductor film is formed into a desired shape by patterning.

本実施の形態では、非晶質半導体膜の結晶化処理として、触媒元素としてニッケルを用いた熱結晶化法を用いる。以下に、ニッケルを用いた熱結晶化法により、結晶質半導体膜を形成する方法を説明する。 In this embodiment mode, a thermal crystallization method using nickel as a catalyst element is used as a crystallization process of an amorphous semiconductor film. Hereinafter, a method for forming a crystalline semiconductor film by a thermal crystallization method using nickel will be described.

まず、プラズマＣＶＤ法を用いて、下地絶縁膜上に膜厚が５０ｎｍの非晶質半導体膜を形成する。なお、プラズマＣＶＤ法を用いれば、下地絶縁膜と、非晶質半導体膜とを大気に触れることなく連続的に積層することができる。非晶質半導体膜の膜厚は、２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の範囲で形成すればよい。また、非晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などを用いればよい。 First, an amorphous semiconductor film with a thickness of 50 nm is formed over the base insulating film by plasma CVD. Note that when the plasma CVD method is used, the base insulating film and the amorphous semiconductor film can be stacked successively without being exposed to the air. The film thickness of the amorphous semiconductor film may be in the range of 25 to 80 nm (preferably 30 to 70 nm). The material of the amorphous semiconductor film is not limited, but preferably silicon or silicon germanium (SiGe) alloy may be used.

次いで、非晶質半導体膜上にスピンコーティング法やディップコート法といった塗布法により、ニッケルを含む溶液（水溶液や酢酸溶液）を塗布し、ニッケルを含む膜を形成する。なお、触媒元素はニッケルに限らず、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いても良い。ニッケルを含む膜は極めて薄いため、膜として観測できない場合もある。 Next, a solution containing nickel (an aqueous solution or an acetic acid solution) is applied onto the amorphous semiconductor film by a coating method such as a spin coating method or a dip coating method to form a film containing nickel. The catalyst element is not limited to nickel, but germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), Elements such as gold (Au) may be used. Since a film containing nickel is extremely thin, it may not be observed as a film.

また、ニッケルを含む膜を形成する方法は塗布法に限らず、プラズマＣＶＤ法、スパッタ法、および蒸着法を用いてもよい。ここでは、スピンコート法により、重量換算で１〜１００ｐｐｍ（好ましくは１０ｐｐｍ）のニッケルを含む酢酸ニッケル溶液を非晶質半導体膜上に一面に塗布する。 The method for forming a film containing nickel is not limited to the coating method, and a plasma CVD method, a sputtering method, and a vapor deposition method may be used. Here, a nickel acetate solution containing nickel of 1 to 100 ppm (preferably 10 ppm) in terms of weight is applied over the entire surface of the amorphous semiconductor film by a spin coating method.

また、酢酸ニッケル溶液を一面に塗布する前に、酸素雰囲気中での紫外光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水または過酸化水素による処理などを行い、非晶質半導体膜上に１〜５ｎｍの厚さの酸化膜を形成してもよい。このように薄い酸化膜を形成することにより、非晶質半導体膜と酢酸ニッケル溶液との濡れ性を高めることができ、ニッケルを含む水溶液を均一に非晶質半導体膜上に塗布することができる。 In addition, before applying the nickel acetate solution to the entire surface, ultraviolet light irradiation in an oxygen atmosphere, thermal oxidation, treatment with ozone water containing hydrogen radicals or hydrogen peroxide, etc. are performed on the amorphous semiconductor film. An oxide film having a thickness of 1 to 5 nm may be formed. By forming such a thin oxide film, wettability between the amorphous semiconductor film and the nickel acetate solution can be increased, and an aqueous solution containing nickel can be uniformly applied onto the amorphous semiconductor film. .

次いで、ニッケルを含む水溶液を塗布した非晶質半導体膜を加熱処理することにより結晶化し、結晶質半導体膜を形成する。加熱処理としては、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。 Next, the amorphous semiconductor film coated with an aqueous solution containing nickel is crystallized by heat treatment to form a crystalline semiconductor film. As the heat treatment, a heating furnace, laser irradiation, irradiation of light emitted from a lamp instead of laser light (hereinafter referred to as lamp annealing), or a combination thereof can be used.

ここでは、２つの加熱処理を組み合わせて結晶化することとする。まず、ＲＴＡを用いる熱結晶化法により、６５０℃、６ｍｉｎで第１の加熱処理を行う。続いて、レーザ照射により、波長３０８ｎｍの紫外線レーザを照射して、第２の加熱処理を行う。第２の加熱処理としてレーザ照射を行うことにより、結晶質半導体膜の結晶化率を高めることができる。 Here, crystallization is performed by combining two heat treatments. First, a first heat treatment is performed at 650 ° C. for 6 minutes by a thermal crystallization method using RTA. Subsequently, a second heat treatment is performed by irradiating an ultraviolet laser with a wavelength of 308 nm by laser irradiation. By performing laser irradiation as the second heat treatment, the crystallization ratio of the crystalline semiconductor film can be increased.

次いで、得られた結晶質半導体膜内に存在するニッケル（触媒元素）のゲッタリングを行う。ゲッタリングによって、結晶質半導体膜中に存在するニッケルを除去することができる。 Next, gettering of nickel (catalytic element) existing in the obtained crystalline semiconductor film is performed. By the gettering, nickel existing in the crystalline semiconductor film can be removed.

まず、得られた結晶質半導体膜上に、アルゴンを含むゲッタリング用非晶質半導体膜を、プラズマＣＶＤ法を用いて３０ｎｍの厚さで形成する。なお、本実施の形態ではゲッタリング用非晶質半導体膜にアルゴンを添加しているが、これに限らず、希ガス元素、例えばヘリウム（Ｈｅ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）といった元素を添加しても良い。 First, an amorphous semiconductor film for gettering containing argon is formed on the obtained crystalline semiconductor film with a thickness of 30 nm by plasma CVD. In this embodiment mode, argon is added to the gettering amorphous semiconductor film. However, the present invention is not limited to this, and the rare gas elements such as helium (He), neon (Ne), krypton (Kr), and xenon are used. An element such as (Xe) may be added.

また、ゲッタリング用非晶質半導体膜は、プラズマＣＶＤ法に限らず、ＬＰＣＶＤ法、スパッタ法等の公知の手段を用いて、膜厚２０〜２５０ｎｍの範囲で形成すればよい。 The amorphous semiconductor film for gettering is not limited to the plasma CVD method, and may be formed in a thickness range of 20 to 250 nm using a known means such as an LPCVD method or a sputtering method.

次いで、ＲＴＡを用いる熱結晶化法を用いて、６５０℃、３ｍｉｎの加熱処理を行い、結晶質半導体膜中のニッケル（触媒元素）をゲッタリング用非晶質半導体膜にゲッタリングさせる。なお、ゲッタリングの際の加熱処理は、ＲＴＡを用いる熱結晶化法の他、加熱炉、レーザ照射、ファーネスアニール法等の公知の加熱手段を用い、４００〜１０００℃の範囲で加熱処理を行えばよい。 Next, heat treatment is performed at 650 ° C. for 3 minutes using a thermal crystallization method using RTA, and nickel (catalytic element) in the crystalline semiconductor film is gettered to the amorphous semiconductor film for gettering. In addition to the thermal crystallization method using RTA, the heat treatment at the time of gettering is performed in a temperature range of 400 to 1000 ° C. using a known heating means such as a heating furnace, laser irradiation, or furnace annealing. Just do it.

また、ゲッタリング用非晶質半導体膜を形成する前にも、加熱処理を行ってもよい。ゲッタリング用非晶質半導体膜を形成する前に加熱処理を行うことで、結晶質半導体膜の歪みを低減させることができる。その結果、ゲッタリングの際にニッケル（触媒元素）がゲッタリングされやすくなる。 Further, heat treatment may be performed before the formation of the gettering amorphous semiconductor film. By performing heat treatment before forming the gettering amorphous semiconductor film, distortion of the crystalline semiconductor film can be reduced. As a result, nickel (catalytic element) is easily gettered during gettering.

次いで、ゲッタリング用非晶質半導体膜を選択的にエッチングして除去する。エッチングは、ＣｌＦ_３によるプラズマを用いないドライエッチング、或いはフッ酸、ヒドラジン、又はテトラメチルアンモニウムハイドロオキサイド（（ＣＨ_３）_４ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチング等で行なえばよい。 Next, the gettering amorphous semiconductor film is selectively etched and removed. Etching may be performed by dry etching without using plasma with ClF ₃ or wet etching with an alkaline solution such as an aqueous solution containing hydrofluoric acid, hydrazine, or tetramethylammonium hydroxide ((CH ₃ ) ₄ NOH).

次いで、ＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを結晶質半導体膜に対して行ってもよい。例えば、Ｐチャネル型ＴＦＴを作製する場合、ジボラン（Ｂ_２Ｈ_６）を質量分離しないでプラズマ励起したイオンドープ法を用いて、結晶質半導体膜に微量な不純物元素（ボロン）をドーピングすればよい。 Next, in order to control the threshold value of the TFT, a small amount of impurity element (boron or phosphorus) may be doped into the crystalline semiconductor film. For example, in the case of manufacturing a P-channel TFT, a small amount of impurity element (boron) may be doped into a crystalline semiconductor film by using an ion doping method in which diborane (B ₂ H ₆ ) is plasma-excited without mass separation. .

次いで、フッ酸を含むエッチャントで結晶質半導体膜表面の酸化膜を除去すると同時に結晶質半導体膜の表面を洗浄する。そして、結晶質半導体膜上に第１のレジストマスクを形成し、第１のレジストマスクを用いて所望の形状にパターニングし、半導体層５０２〜５０５を形成する。 Next, the oxide film on the surface of the crystalline semiconductor film is removed with an etchant containing hydrofluoric acid, and at the same time, the surface of the crystalline semiconductor film is washed. Then, a first resist mask is formed over the crystalline semiconductor film and patterned into a desired shape using the first resist mask, so that semiconductor layers 502 to 505 are formed.

次いで、図５（Ａ）に示すように、半導体層５０２〜５０５を覆うゲート絶縁膜５０６を形成する。ゲート絶縁膜５０６は、プラズマＣＶＤ法またはスパッタ法を用い、膜厚１〜２００ｎｍの範囲で形成する。また、膜厚１０ｎｍ〜５０ｎｍと薄くして、シリコンを含む絶縁膜の単層または積層構造を形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行って形成しても良い。本実施の形態では、プラズマＣＶＤ法を用いて、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を反応ガスとして、酸化珪素膜を８０ｎｍ形成する。 Next, as illustrated in FIG. 5A, a gate insulating film 506 that covers the semiconductor layers 502 to 505 is formed. The gate insulating film 506 is formed with a thickness of 1 to 200 nm by using a plasma CVD method or a sputtering method. Alternatively, it may be formed by thinning the film thickness to 10 nm to 50 nm to form a single layer or stacked structure of an insulating film containing silicon and then performing surface nitridation using microwave plasma. In this embodiment mode, a silicon oxide film is formed with a thickness of 80 nm by using a plasma CVD method using TEOS (Tetra-Ethyl-Ortho-Silicate) as a reaction gas.

次いで、ゲート電極を形成する。まず、ゲート絶縁膜５０６上に第１の導電層と、第２の導電層を積層形成する。第１の導電層及び第２の導電層はスパッタ法、蒸着法などの公知の方法を用いて形成すればよい。また、第１の導電層の膜厚は１０〜１００ｎｍ、第２の導電層の膜厚は１００〜６００ｎｍの範囲で形成すればよい。本実施の形態では、ゲート絶縁膜５０６上に膜厚３０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、以下に示す手順でパターニングを行って、各ＴＦＴのゲート電極及び各配線を形成する。 Next, a gate electrode is formed. First, a first conductive layer and a second conductive layer are stacked over the gate insulating film 506. The first conductive layer and the second conductive layer may be formed using a known method such as a sputtering method or a vapor deposition method. The thickness of the first conductive layer may be 10 to 100 nm, and the thickness of the second conductive layer may be 100 to 600 nm. In this embodiment mode, a 30-nm-thick tantalum nitride film and a 370-nm-thickness tungsten film are sequentially stacked over the gate insulating film 506, and patterning is performed according to the following procedure, so that the gate electrode and each wiring of each TFT are formed. Form.

なお、ここでは導電層を窒化タンタル膜とタングステン膜との積層としたが、これに限らず、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物等の導電材料を用いればよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。 Note that although the conductive layer is a stacked layer of a tantalum nitride film and a tungsten film here, it is not limited to this, but tungsten (W), chromium (Cr), tantalum (Ta), tantalum nitride (TaN), or molybdenum (Mo) A conductive material such as a refractory metal such as an alloy or a compound containing a refractory metal as a main component may be used. Further, the present invention is not limited to the two-layer structure. For example, a three-layer structure in which a 50 nm-thickness tungsten film, a 500 nm-thickness aluminum and silicon alloy (Al-Si) film, and a 30 nm-thickness titanium nitride film are sequentially stacked. Also good.

上記第１の導電層及び第２の導電層のエッチング（第１のエッチング処理および第２のエッチング処理）にはＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって、所望のテーパー形状に導電層をエッチングすることができる。 An ICP (Inductively Coupled Plasma) etching method may be used for etching the first conductive layer and the second conductive layer (first etching process and second etching process). Using the ICP etching method, by appropriately adjusting the etching conditions (the amount of power applied to the coil-type electrode, the amount of power applied to the substrate-side electrode, the electrode temperature on the substrate side, etc.), the desired taper shape is obtained. The conductive layer can be etched.

次いで、第２の導電層上に、第２のレジストマスク５０７ａ、５０７ｂ、５０７ｃ、５０７ｄ、５０７ｅ、５０７ｆを形成する。この時、後に駆動用ＴＦＴの第１のゲート電極が形成される第２の導電層の上方に第２のレジストマスク５０７ａを形成し、駆動用ＴＦＴの第２のゲート電極が形成される第２の導電層の上方に第２のレジストマスク５０７ｂを形成する。なお、第２のレジストマスク５０７ａは第２のレジストマスク５０７ｂよりも大きくなるように形成する。 Next, second resist masks 507a, 507b, 507c, 507d, 507e, and 507f are formed over the second conductive layer. At this time, the second resist mask 507a is formed above the second conductive layer on which the first gate electrode of the driving TFT will be formed later, and the second gate electrode of the driving TFT is formed. A second resist mask 507b is formed over the conductive layer. Note that the second resist mask 507a is formed to be larger than the second resist mask 507b.

次いで、第２のレジストマスク５０７ａ〜５０７ｆを用いて、第１のエッチング処理、第２のエッチング処理を行う。なお、第１のエッチング処理は、第１のエッチング条件と第２のエッチング条件で行い、第２のエッチング処理は、第３のエッチング条件と第４のエッチング条件で行う。第１〜第４のエッチング条件は適宜選択すれば良いが、エッチング速度を向上するにはＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）やＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合プラズマ）などの高密度プラズマ源を用いたドライエッチング装置を用いればよい。 Next, a first etching process and a second etching process are performed using the second resist masks 507a to 507f. Note that the first etching process is performed under the first etching condition and the second etching condition, and the second etching process is performed under the third etching condition and the fourth etching condition. The first to fourth etching conditions may be selected as appropriate. To improve the etching rate, dry etching using a high-density plasma source such as ECR (Electron Cyclotron Resonance) or ICP (Inductively Coupled Plasma) is used. An etching apparatus may be used.

本実施の形態では、第１のエッチング条件として１Ｐａの圧力でコイル型の電極に７００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、エッチング用ガスにＣＦ_４とＣｌ_２とＯ_２とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍであり、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５ｃｍの円板である。この第１のエッチング条件により、第２の導電層であるタングステン膜をエッチングして端部をテーパー形状とする。この後、第２のレジストマスク５０７ａ〜５０７ｇを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ_４とＣｌ_２とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ_４とＣｌ_２を混合した第２のエッチング条件では第２の導電層であるタングステン膜及び第１の導電層である窒化タンタル膜とも同程度にエッチングされる。第１のエッチング処理が終わった段階での断面図を図５（Ｂ）に示す。この段階の第１の導電層を５０８ａ、５０８ｂ、５０８ｃ、５０８ｄ、５０８ｅ、５０８ｆとし、第２の導電層を５０９ａ、５０９ｂ、５０９ｃ、５０９ｄ、５０９ｅ、５０９ｆとする。 In the present embodiment, 700 W RF (13.56 MHz) power is supplied to the coil-type electrode at a pressure of 1 Pa as the first etching condition, and CF ₄ , Cl _2, and O ₂ are used as etching gases. The respective gas flow ratios are set to 25:25:10 (sccm), 150 W of RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. The electrode area size on the substrate side is 12.5 cm × 12.5 cm, and the coil-type electrode area size (here, the quartz disk provided with the coil) is a disk having a diameter of 25 cm. Under this first etching condition, the tungsten film which is the second conductive layer is etched so that the end portion is tapered. Thereafter, the second resist masks 507a to 507g are changed to the second etching conditions without being removed, CF ₄ and Cl ₂ are used as etching gases, and the respective gas flow ratios are set to 30:30 (sccm). Etching is performed for about 30 seconds by applying 500 W RF (13.56 MHz) power to the coil-type electrode at a pressure of 1 Pa to generate plasma. 20 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Under the second etching condition in which CF ₄ and Cl ₂ are mixed, the tungsten film as the second conductive layer and the tantalum nitride film as the first conductive layer are etched to the same extent. FIG. 5B shows a cross-sectional view at the stage where the first etching process is completed. The first conductive layers at this stage are designated as 508a, 508b, 508c, 508d, 508e, and 508f, and the second conductive layers are designated as 509a, 509b, 509c, 509d, 509e, and 509f.

次いで、第２のレジストマスク５０７ａ〜５０７ｆを除去せずに、第２のエッチング処理を行う。ここでは、第３のエッチング条件としてエッチング用ガスにＣＦ_４とＣｌ_２とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを６０秒行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この後、第２のレジストマスクを除去せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ_４とＣｌ_２とＯ_２とを用い、それぞれのガス流量比を２０：２０：２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約２０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。 Next, a second etching process is performed without removing the second resist masks 507a to 507f. Here, CF ₄ and Cl ₂ are used as etching gases as the third etching condition, the respective gas flow ratios are set to 30:30 (sccm), and 500 W of RF (3) is applied to the coil-type electrode at a pressure of 1 Pa. .56 MHz) Electric power is applied to generate plasma, and etching is performed for 60 seconds. 20 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Thereafter, the etching condition is changed to the fourth etching condition without removing the second resist mask, and CF ₄ , Cl ₂ and O ₂ are used as etching gases, and the respective gas flow ratios are set to 20:20:20 (sccm). The plasma is generated by applying 500 W RF (13.56 MHz) power to the coil-type electrode at a pressure of 1 Pa, and etching is performed for about 20 seconds. 20 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied.

第２のエッチング処理が終わった段階での断面図を図５（Ｃ）に示す。この段階で、第１の導電層５１０ａ、５１０ｂ、５１０ｃ、５１０ｄ、５１０ｅ、５１０ｆを下層とし、第２の導電層５１１ａ、５１１ｂ、５１１ｃ、５１１ｄ、５１１ｅ、５１１ｆを上層とするゲート電極５１２ａ、５１２ｂ、５１２ｃ、５１２ｄ、５１２ｅ、５１２ｆおよび配線が形成される。また、端子部には、第１の導電層を下層とし、第２の導電層を上層とする端子電極が形成される。 A cross-sectional view after the second etching process is illustrated in FIG. At this stage, the gate electrodes 512a, 512b having the first conductive layers 510a, 510b, 510c, 510d, 510e, 510f as lower layers and the second conductive layers 511a, 511b, 511c, 511d, 511e, 511f as upper layers, 512c, 512d, 512e, 512f and wiring are formed. The terminal portion is formed with a terminal electrode having the first conductive layer as a lower layer and the second conductive layer as an upper layer.

次いで、第２のレジストマスク５０７ａ〜５０７ｆを除去した後、ｎ型を付与する不純物元素（リン、砒素等の周期表１５族に属する元素）を半導体層５０２〜５０５に添加するため、ゲート電極５１２ａ〜５１２ｆをマスクとして全面にドーピングする第１のドーピング処理を行う。第１のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０^１３ａｔｏｍｓ／ｃｍ^２とし、加速電圧を５０〜１００ｋＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。図５（Ｄ）に示すように、この第１のドーピング工程によってゲート絶縁膜５０６を介してドーピングを行い、自己整合的に第１の不純物領域５１３（ｎ⁻⁻領域）を形成する。 Next, after removing the second resist masks 507a to 507f, an impurity element imparting n-type (an element belonging to Group 15 of the periodic table such as phosphorus or arsenic) is added to the semiconductor layers 502 to 505, so that the gate electrode 512a A first doping process for doping the entire surface using ~ 512f as a mask is performed. The first doping process may be performed by an ion doping method or an ion implantation method. The conditions of the ion doping method are a dose amount of 1.5 × 10 ¹³ atoms / cm ² and an acceleration voltage of 50 to 100 kV. Typically, phosphorus (P) or arsenic (As) is used as the impurity element imparting n-type conductivity. As shown in FIG. 5D, doping is performed through the gate insulating film 506 in this first doping step, and a first impurity region 513 (n ⁻⁻ region) is formed in a self-aligning manner.

次いで、図６（Ａ）に示すように、第３のレジストマスク５１４ａ〜５１４ｄを形成した後、半導体層にｎ型を付与する不純物元素を高濃度にドープするための第２のドーピング処理を行う。第３のレジストマスク５１４ａ〜５１４ｄは、画素部の駆動用（ｐチャネル型）ＴＦＴを形成する半導体層５０２のチャネル形成領域及びその周辺の領域と、画素部のスイッチング用（ｎチャネル型）ＴＦＴの一部と、駆動回路部のｐチャネル型ＴＦＴを形成する半導体層５０５のチャネル形成領域及びその周辺の領域と、を保護するために設ける。 Next, as shown in FIG. 6A, after forming the third resist masks 514a to 514d, a second doping process for doping the semiconductor layer with an impurity element imparting n-type conductivity is performed. . The third resist masks 514a to 514d are formed in the channel formation region of the semiconductor layer 502 forming the driving (p-channel type) TFT of the pixel portion and its peripheral region, and the switching (n-channel type) TFT of the pixel portion. It is provided to protect a part and the channel formation region of the semiconductor layer 505 forming the p-channel TFT of the driver circuit portion and its peripheral region.

第２のドーピング処理のイオンドープ法の条件はドーズ量を１×１０^１３〜５×１０^１５／ｃｍ^２とし、加速電圧を６０〜１００ｋＶとして行う。この第２のドーピング工程によって、ゲート絶縁膜５０６を介してドーピングされてｎ型の不純物を高濃度に含む第２の不純物領域５１５（ｎ^＋領域）と、第１の導電層５１０及びゲート絶縁膜５０６を介してドーピングされて第１の導電層５１０と重なる第３の不純物領域５１６（ｎ⁻領域）とを形成する。なお、画素部のｎチャネル型ＴＦＴは、一部をマスクで覆ったため、チャネル形成領域と第２の不純物領域５１５との間に、ゲート電極（第１の導電層５１０）と重ならない第１の不純物領域５１３（ｎ⁻⁻領域）が形成される。また、駆動回路部のｎチャネル型ＴＦＴにおいては、自己整合的にドープされて、ゲート電極（第１の導電層５１０）と重なる第３の不純物領域５１６と第２の不純物領域５１５とが形成される。なお、第３の不純物領域５１６と第２の不純物領域５１５との境界は、第１の導電層５１０の端部と概略一致する。 The conditions of the ion doping method of the second doping treatment are a dose amount of 1 × 10 ^{13 to} 5 × 10 ¹⁵ / cm ² and an acceleration voltage of 60 to 100 kV. In this second doping step, a second impurity region 515 (n ⁺ region) which is doped through the gate insulating film 506 and contains an n-type impurity at a high concentration, the first conductive layer 510 and the gate insulating film A third impurity region 516 (n ⁻ region) which is doped through 506 and overlaps with the first conductive layer 510 is formed. Note that since the n-channel TFT in the pixel portion is partially covered with a mask, the first electrode does not overlap with the gate electrode (first conductive layer 510) between the channel formation region and the second impurity region 515. Impurity region 513 (n ⁻⁻ region) is formed. Further, in the n-channel TFT of the driver circuit portion, a third impurity region 516 and a second impurity region 515 which are doped in a self-aligned manner and overlap with the gate electrode (first conductive layer 510) are formed. The Note that the boundary between the third impurity region 516 and the second impurity region 515 substantially coincides with the end portion of the first conductive layer 510.

次いで、第３のレジストマスク５１４ａ〜５１４ｄを除去した後、新たに第４のレジストマスク５１７を形成し、半導体層５０２、５０５にｐ型を付与する不純物元素（ボロン等の周期表の１３属に属する元素）を高濃度にドープするための第３のドーピング処理を行う。図６（Ｂ）に示すように、第４のレジストマスク５１７は、画素部のｎチャネル型（スイッチング用）ＴＦＴを形成する半導体層５０３のチャネル形成領域及びその周辺の領域と、駆動回路部のｎチャネル型ＴＦＴを形成する半導体層５０４のチャネル形成領域及びその周辺の領域と、を保護するために設ける。 Next, after removing the third resist masks 514a to 514d, a fourth resist mask 517 is newly formed, and an impurity element imparting p-type conductivity to the semiconductor layers 502 and 505 (in the 13th group of the periodic table such as boron). A third doping process for doping the element to which the element belongs) to a high concentration is performed. As shown in FIG. 6B, the fourth resist mask 517 includes a channel formation region of the semiconductor layer 503 forming an n-channel type (switching) TFT in the pixel portion and a peripheral region thereof, and a driver circuit portion. It is provided to protect the channel formation region of the semiconductor layer 504 for forming the n-channel TFT and the peripheral region thereof.

この第３のドーピング工程によって、ゲート絶縁膜５０６を介してドーピングされてｐ型の不純物を高濃度に含む第４の不純物領域５１８、５１９、５２０、５２１、５２２（ｐ^＋領域）と、第１の導電層５１０及びゲート絶縁膜５０６を介してドーピングされて第１の導電層５１０と重なる第５の不純物領域５２３ａ、５２３ｂ、５２４ａ、５２４ｂ、５２５ａ、５２５ｂ（Ｐ⁻領域）を形成する。なお、第４の不純物領域５１８〜５２２、及び第５の不純物領域５２３ａ、５２３ｂ、５２４ａ、５２４ｂ、５２５ａ、５２５ｂは、先の第１のドーピング工程でリン（Ｐ）が添加された領域（ｎ⁻⁻領域）であるが、ｐ型を付与する不純物元素の濃度がその１．５〜３倍添加されていて、導電型はｐ型となっている。 In this third doping step, fourth impurity regions 518, 519, 520, 521, 522 (p ⁺ regions) doped with the gate insulating film 506 and containing p-type impurities at a high concentration, The fifth impurity regions 523a, 523b, 524a, 524b, 525a, and 525b (P ⁻ region) which are doped through the conductive layer 510 and the gate insulating film 506 and overlap with the first conductive layer 510 are formed. Note that the fourth impurity regions 518 to 522 and the fifth impurity regions 523a, 523b, 524a, 524b, 525a, and 525b are regions (n ⁻ ) to which phosphorus (P) is added in the first doping step. ^- is a region), the concentration of the impurity element imparting p-type is being added the 1.5 to 3 times, conductivity type has a p-type.

また、第１の導電層５１０ａ、５１０ｂ、又は５１０ｆと重なる第５の不純物領域と第４の不純物領域との境界は、第１の導電層の端部と概略一致する。すなわち、例えば第５の不純物領域５２３ａと第４の不純物領域５１８の境界は、第１の導電層５１０ａの端部と概略一致する。さらに、第２の導電層５１１ａ、５１１ｂ、又は５１１ｆと重なる第５の不純物領域とチャネル形成領域との境界は、第２の導電層の端部と概略一致する。すなわち、例えば第５の不純物領域５２３ａとチャネル形成領域５２６の境界は、第２の導電層５１１ａの端部と概略一致する。 In addition, the boundary between the fifth impurity region and the fourth impurity region overlapping with the first conductive layer 510a, 510b, or 510f substantially coincides with the end portion of the first conductive layer. That is, for example, the boundary between the fifth impurity region 523a and the fourth impurity region 518 substantially coincides with the end portion of the first conductive layer 510a. Further, the boundary between the fifth impurity region overlapping with the second conductive layer 511a, 511b, or 511f and the channel formation region substantially coincides with the end portion of the second conductive layer. That is, for example, the boundary between the fifth impurity region 523a and the channel formation region 526 substantially matches the end portion of the second conductive layer 511a.

以上、第３のドーピング工程までで、本発明のＴＦＴの構造を持つ駆動用ＴＦＴのソース領域（第４の不純物領域５２０）、ドレイン領域（第４の不純物領域５１８）、高濃度不純物領域（第４の不純物領域５１９）、２対のＬＤＤ領域（第５の不純物領域５２３ａ、５２３ｂ、５２４ａ、５２４ｂ）、第１のチャネル形成領域５２７、及び第２のチャネル形成領域５２６が形成される。 As described above, until the third doping step, the source region (fourth impurity region 520), drain region (fourth impurity region 518), and high-concentration impurity region (first impurity region) of the driving TFT having the TFT structure of the present invention are obtained. 4 impurity regions 519), two pairs of LDD regions (fifth impurity regions 523a, 523b, 524a, 524b), a first channel formation region 527, and a second channel formation region 526 are formed.

なお、本実施の形態において、駆動用ＴＦＴの第１のチャネル形成領域５２７のチャネル長Ｌ_１は、第２のチャネル形成領域５２６のチャネル長Ｌ_２よりも大きくなるように形成する。少なくともチャネル長Ｌ_１が短チャネル効果を生じない長さを有していれば良いが、具体的には、チャネル長Ｌ_１は２〜８μｍ（好ましくは４〜６μｍ）の範囲で形成すればよい。また、チャネル長Ｌ_２は１μｍ以上の長さを有し、Ｌ_１よりも０．５μｍ以上短かくなるように形成すればよい。また、チャネル幅は１〜５０μｍ（好ましくは５〜３０μｍ）の範囲で形成すればよい。ここでは、チャネル長Ｌ_１を３．５μｍ、チャネル長Ｌ_２を１．５μｍで形成する。また、チャネル幅を２５μｍで形成する。 Note that in this embodiment mode, the channel length L ₁ of the first channel formation region 527 of the driving TFT is formed to be larger than the channel length L _{2 of} the second channel formation region 526. It is sufficient that at least the channel length L ₁ has a length that does not cause the short channel effect. Specifically, the channel length L ₁ may be formed in a range of 2 to 8 μm (preferably 4 to 6 μm). . Further, the channel length _{L 2} has a length more than 1 [mu] m, 0.5 [mu] m may be formed so that more shorter than _{L 1.} The channel width may be formed in the range of 1 to 50 μm (preferably 5 to 30 μm). Here, forms 3.5μm channel length _{L 1,} the channel length _{L 2} at 1.5 [mu] m. Further, the channel width is formed at 25 μm.

また、本実施の形態では、チャネル長Ｌ_１、Ｌ_２において、Ｌ_１＞Ｌ_２（好ましくは３×Ｌ_１≧５×Ｌ_２、より好ましくはＬ_１≧２×Ｌ_２）という関係式が成り立つように、予め第２の導電層５１１ａ、５１１ｂの大きさ（形状）を設計しておく必要がある。 In the present embodiment, in the channel lengths L ₁ and L ₂ , the relational expression L ₁ > L ₂ (preferably 3 × L ₁ ≧ 5 × L ₂ , more preferably L ₁ ≧ 2 × L ₂ ) is established. In order to hold, it is necessary to design the size (shape) of the second conductive layers 511a and 511b in advance.

次いで、第４のレジストマスク５１７を除去する。以上までの工程で、画素部及び駆動回路部に形成されるそれぞれのＴＦＴの半導体層５０２〜５０５の一部にｎ型またはｐ型の導電型を有する不純物領域が形成される。 Next, the fourth resist mask 517 is removed. Through the above steps, an impurity region having n-type or p-type conductivity is formed in part of the semiconductor layers 502 to 505 of the TFTs formed in the pixel portion and the driver circuit portion.

次いで、層間絶縁膜を形成する。層間絶縁膜としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの無機絶縁膜、有機樹脂膜、またはシロキサンを含む膜を用いることができ、これら絶縁膜を単層又は２以上の複数層で形成すればよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基としてフルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、無機絶縁膜を形成する場合はスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、有機樹脂膜やシロキサンを含む膜を形成する場合には塗布法を用いればよい。 Next, an interlayer insulating film is formed. As the interlayer insulating film, an inorganic insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film, an organic resin film, or a film containing siloxane can be used. A layer may be formed. Siloxane is a material in which a skeleton structure is formed by a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. Further, a fluoro group may be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent. Further, when an inorganic insulating film is formed, a sputtering method, an LPCVD method, a plasma CVD method, or the like is used. When an organic resin film or a film containing siloxane is formed, a coating method may be used.

本実施の形態では、層間絶縁膜を組成比の異なる酸化窒化珪素膜の３層構造とする。第１の層間絶縁膜５２８ａとしては、プラズマＣＶＤ法を用い、ＳｉＨ_４及びＮ_２Ｏを反応ガスとして酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を８０ｎｍで形成する。続いて、第２の層間絶縁膜５２８ｂとして、プラズマＣＶＤ法を用い、ＳｉＨ_４、ＮＨ_３、及びＮ_２Ｏを反応ガスとして酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を１４０ｎｍ形成する。続いて、第３の層間絶縁膜５２８ｃとして、プラズマＣＶＤ法を用い、ＳｉＨ_４及びＮ_２Ｏを反応ガスとして窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を６７０ｎｍで形成する。なお、本実施の形態では層間絶縁膜を３層の積層構造としているが、単層又は２層としてもよいし、もしくは４層以上の積層構造としてもよい。また、第１の層間絶縁膜５２８ａの膜厚は５０ｎｍ〜１５０ｎｍ（好ましくは７０〜１００ｎｍ）、第２の層間絶縁膜５２８ｂの膜厚は１００〜２００ｎｍ（好ましくは１３０〜１６０ｎｍ）、第３の層間絶縁膜５２８ｃの膜厚は６００ｎｍ〜８００ｎｍ（好ましくは６５０〜７５０ｎｍ）の範囲で形成すればよい。 In this embodiment mode, the interlayer insulating film has a three-layer structure of silicon oxynitride films having different composition ratios. As the first interlayer insulating film 528a, a plasma CVD method is used, and a silicon oxynitride film (composition ratio: Si = 32%, O = 59%, N = 7%, H = H = SiH ₄ and N ₂ O) is used as a reaction gas. 2%) at 80 nm. Subsequently, as the second interlayer insulating film 528b, a plasma CVD method is used, and a silicon oxynitride film (composition ratio: Si = 32%, O = 27%, N) using SiH ₄ , NH ₃ , and N ₂ O as reaction gases. = 24%, H = 17%) is formed to 140 nm. Subsequently, as the third interlayer insulating film 528c, a plasma CVD method is used, and a silicon nitride oxide film (composition ratio Si = 32%, O = 59%, N = 7%, SiH ₄ and N ₂ O as a reaction gas) H = 2%) at 670 nm. Note that although the interlayer insulating film has a three-layer stacked structure in this embodiment mode, the interlayer insulating film may have a single layer or two layers, or may have a stacked structure of four or more layers. The first interlayer insulating film 528a has a thickness of 50 to 150 nm (preferably 70 to 100 nm), the second interlayer insulating film 528b has a thickness of 100 to 200 nm (preferably 130 to 160 nm), and a third interlayer The insulating film 528c may be formed with a thickness in the range of 600 nm to 800 nm (preferably 650 to 750 nm).

次いで、層間絶縁膜（第３の層間絶縁膜５２８ｃ）上に第５のレジストマスクを形成し、層間絶縁膜５２８ａ〜５２８ｃを選択的にエッチングして、半導体層５０２〜５０５にそれぞれ達するコンタクトホールを形成する。そして、第５のレジストマスクを除去する。 Next, a fifth resist mask is formed over the interlayer insulating film (third interlayer insulating film 528c), and the interlayer insulating films 528a to 528c are selectively etched to form contact holes reaching the semiconductor layers 502 to 505, respectively. Form. Then, the fifth resist mask is removed.

次いで、図６（Ｃ）に示すように、スパッタ法により金属膜を積層した後、第６のレジストマスクを形成し、選択的に金属積層膜をエッチングして、ＴＦＴのソース電極またはドレイン電極として機能する電極５２９、５３０、５３１、５３２、５３３、５３４、５３５、５３６を形成する。また、後に端子電極となる電極５６０も同時に端子部に形成する。本実施の形態においては、金属膜はＴｉ膜、Ａｌ膜、Ｔｉ膜の３層構造とする。具体的には、同じメタルスパッタ装置内でＴｉ膜１００ｎｍ、Ａｌ膜７００ｎｍ、Ｔｉ膜１００ｎｍを連続して形成する。なお、金属膜は１層又は２層としても良いし、もしくは４層以上の積層構造としても良く、積層膜全体の膜厚が５００ｎｍ〜２μｍ（好ましくは８００ｎｍ〜１μｍ）となるように形成すればよい。ここで形成される電極５３０は駆動用ＴＦＴのソース電極、電極５２９は駆動用ＴＦＴのドレイン電極となる。その後、第６のレジストマスクを除去する。 Next, as shown in FIG. 6C, after a metal film is stacked by a sputtering method, a sixth resist mask is formed, and the metal stacked film is selectively etched to form a TFT source electrode or drain electrode. Functional electrodes 529, 530, 531, 532, 533, 534, 535, and 536 are formed. In addition, an electrode 560 to be a terminal electrode later is also formed on the terminal portion at the same time. In this embodiment, the metal film has a three-layer structure of a Ti film, an Al film, and a Ti film. Specifically, a Ti film 100 nm, an Al film 700 nm, and a Ti film 100 nm are successively formed in the same metal sputtering apparatus. Note that the metal film may have one or two layers, or may have a stacked structure of four or more layers, and the total thickness of the stacked film may be 500 nm to 2 μm (preferably 800 nm to 1 μm). Good. The electrode 530 formed here is a source electrode of the driving TFT, and the electrode 529 is a drain electrode of the driving TFT. Thereafter, the sixth resist mask is removed.

なお、この電極形成工程において、ネガレジストを用いて第６のレジストマスクを形成してもよい。ネガレジストは、光、電子、又はイオンエネルギー線が照射された部分（電極パターン）が硬化し、現像後、照射されていない部分が溶解除去される。すなわち、露光された部分がレジストパターン（電極パターン）として残る。したがって、意図しないところ（例えば画素電極形成領域など）に異物等がある場合にも、異物等が原因で金属膜がエッチングされず残存してしまうような不良を低減することができる。なお、本発明はこれに限らず、ポジレジストを用いて第６のレジストマスクを形成しても構わない。 Note that in this electrode formation step, a sixth resist mask may be formed using a negative resist. In the negative resist, a portion (electrode pattern) irradiated with light, electrons, or ion energy rays is cured, and after development, a portion not irradiated is dissolved and removed. That is, the exposed part remains as a resist pattern (electrode pattern). Therefore, even when there is a foreign substance or the like in an unintended place (for example, a pixel electrode formation region), it is possible to reduce defects such that the metal film remains without being etched due to the foreign substance or the like. Note that the present invention is not limited to this, and the sixth resist mask may be formed using a positive resist.

以上の工程で、同一基板上に、画素部に配置される駆動用ＴＦＴ５３７、及びスイッチング用ＴＦＴ５３８と、駆動回路部に配置されるｎチャネル型ＴＦＴ５３９、及びｐチャネル型ＴＦＴ５４０が作製される。なお、本実施の形態では、本発明のマルチゲート構造のＴＦＴは、駆動用ＴＦＴ５３７に適用されている。 Through the above steps, the driving TFT 537 and the switching TFT 538 arranged in the pixel portion, the n-channel TFT 539 and the p-channel TFT 540 arranged in the driving circuit portion are manufactured over the same substrate. Note that in this embodiment mode, the multi-gate TFT of the present invention is applied to the driving TFT 537.

なお、本実施の形態において、画素部に形成される駆動用ＴＦＴ５３７は、２つのゲート電極と、直列に接続された２つのチャネル形成領域を有するｐチャネル型ＴＦＴとしたが、これに限らず、ｎチャネル型ＴＦＴとしてもよい。また、駆動用ＴＦＴ５３７は、上記で述べたように、第１のチャネル形成領域５２７が第２のチャネル形成領域５２６よりも大きいことを特徴としている。 Note that in this embodiment mode, the driving TFT 537 formed in the pixel portion is a p-channel TFT having two gate electrodes and two channel formation regions connected in series. An n-channel TFT may be used. The driving TFT 537 is characterized in that the first channel formation region 527 is larger than the second channel formation region 526 as described above.

さらに、本実施の形態では駆動用ＴＦＴ５３７はゲート電極と重なるＬＤＤ領域を有するＴＦＴとしたが、これに限らず、ＬＤＤ領域を有さないＴＦＴとしてもよい。 Further, in this embodiment mode, the driving TFT 537 is a TFT having an LDD region overlapping with the gate electrode. However, the present invention is not limited to this, and may be a TFT having no LDD region.

また、本実施の形態では画素部に配置されるスイッチング用ＴＦＴ５３８を、２つのゲート電極と、直列に接続された２つのチャネル形成領域を有するｎチャネル型ＴＦＴを示したが、これに限らず、シングルゲート型のＴＦＴとしてもよいし、ゲート電極を３つ以上有するマルチゲート型のＴＦＴとしてもよい。また、ｎチャネル型に限らず、ｐチャネル型としてもよい。 In this embodiment mode, the switching TFT 538 arranged in the pixel portion is an n-channel TFT having two gate electrodes and two channel formation regions connected in series. However, the present invention is not limited to this. A single-gate TFT or a multi-gate TFT having three or more gate electrodes may be used. Further, not only the n-channel type but also the p-channel type may be used.

さらに、本実施の形態ではスイッチング用ＴＦＴ５３８はゲート電極と重ならないＬＤＤ領域を有するＴＦＴとしたが、これに限らず、ＬＤＤ領域を有さないＴＦＴとしてもよい。 Further, in this embodiment mode, the switching TFT 538 is a TFT having an LDD region that does not overlap with the gate electrode. However, the present invention is not limited to this and may be a TFT having no LDD region.

また、駆動回路部５５２に配置されるｎチャネル型ＴＦＴ５３９はゲート電極と重なるＬＤＤ領域を備えたｎチャネル型ＴＦＴであり、ｐチャネル型ＴＦＴ５４０はゲート電極と重なるＬＤＤ領域を備えたｐチャネル型ＴＦＴである。いずれもシングルゲート構造のＴＦＴである。駆動回路部５５２においては、ｎチャネル型ＴＦＴ５３９とｐチャネル型ＴＦＴ５４０を相補的に接続することでＣＭＯＳ回路を構成し、様々な種類の回路を実現することができる。また、必要であれば、マルチゲート構造のＴＦＴとすることもできる。 The n-channel TFT 539 disposed in the driver circuit portion 552 is an n-channel TFT having an LDD region overlapping with the gate electrode, and the p-channel TFT 540 is a p-channel TFT having an LDD region overlapping with the gate electrode. is there. Both are single-gate TFTs. In the driver circuit portion 552, a CMOS circuit can be formed by complementary connection of the n-channel TFT 539 and the p-channel TFT 540, and various types of circuits can be realized. If necessary, a multi-gate TFT can be used.

次いで、第１の電極５４１（有機発光素子の陽極、又は陰極）を形成する。また、後に端子電極となる電極５６１も同時に形成する。第１の電極５４１、及び電極５６１としては、仕事関数の大きい材料、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、白金（Ｐｔ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、インジウム（Ｉｎ）またはモリブデン（Ｍｏ）から選ばれた元素、または前記元素を主成分とする合金材料、例えば窒化チタン（ＴｉＮ）、窒化珪素チタン（ＴｉＳｉ_ＸＮ_Ｙ）、珪化タングステン（ＷＳｉ_Ｘ）、窒化タングステン（ＷＮ_Ｘ）、窒化珪化タングステン（ＷＳｉ_ＸＮ_Ｙ）、窒化ニオブ（ＮｂＮ）を用いて、単層膜またはそれらの積層膜を総膜厚１００ｎｍ〜８００ｎｍの範囲で用いればよい。 Next, a first electrode 541 (an anode or a cathode of an organic light-emitting element) is formed. In addition, an electrode 561 to be a terminal electrode later is formed at the same time. As the first electrode 541 and the electrode 561, a material having a high work function, for example, nickel (Ni), tungsten (W), chromium (Cr), platinum (Pt), zinc (Zn), tin (Sn), An element selected from indium (In) or molybdenum (Mo), or an alloy material containing the element as a main component, for example, titanium nitride (TiN), silicon nitride titanium (TiSi _X N _Y ), tungsten silicide (WSi _X ), A single-layer film or a stacked film thereof may be used in a total film thickness range of 100 to 800 nm using tungsten nitride (WN _X ), tungsten nitride tungsten (WSi _X N _Y ), or niobium nitride (NbN).

具体的には、第１の電極５４１、及び電極５６１として、透光性を有する導電性材料からなる透明導電層を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。 Specifically, a transparent conductive layer formed using a light-transmitting conductive material may be used as the first electrode 541 and the electrode 561, and indium oxide containing tungsten oxide and indium zinc oxide containing tungsten oxide may be used. Indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, or the like can be used. Needless to say, indium tin oxide (ITO), indium zinc oxide (IZO), indium tin oxide added with silicon oxide (ITSO), or the like can also be used.

また、各透光性を有する導電性材料の、組成比例を述べる。酸化タングステンを含むインジウム酸化物の組成比は、酸化タングステン１．０ｗｔ％、インジウム酸化物９９．０ｗｔ％とすればよい。酸化タングステンを含むインジウム亜鉛酸化物の組成比は、酸化タングステン１．０ｗｔ％、酸化亜鉛０．５ｗｔ％、インジウム酸化物９８．５ｗｔ％とすればよい。酸化チタンを含むインジウム酸化物は、酸化チタン１．０ｗｔ％〜５．０ｗｔ％、インジウム酸化物９９．０ｗｔ％〜９５．０ｗｔ％とすればよい。インジウム錫酸化物（ＩＴＯ）の組成比は、酸化錫１０．０ｗｔ％、インジウム酸化物９０．０ｗｔ％とすればよい。インジウム亜鉛酸化物（ＩＺＯ）の組成比は、酸化亜鉛１０．７ｗｔ％、インジウム酸化物８９．３ｗｔ％とすればよい。酸化チタンを含むインジウム錫酸化物の組成比は、酸化チタン５．０ｗｔ％、酸化錫１０．０ｗｔ％、インジウム酸化物８５．０ｗｔ％とすればよい。上記組成比は例であり、適宜その組成比の割合は設定すればよい。 In addition, compositional proportions of each light-transmitting conductive material will be described. The composition ratio of indium oxide containing tungsten oxide may be 1.0 wt% tungsten oxide and 99.0 wt% indium oxide. The composition ratio of indium zinc oxide containing tungsten oxide may be 1.0 wt% tungsten oxide, 0.5 wt% zinc oxide, and 98.5 wt% indium oxide. The indium oxide containing titanium oxide may be 1.0 wt% to 5.0 wt% titanium oxide and 99.0 wt% to 95.0 wt% indium oxide. The composition ratio of indium tin oxide (ITO) may be 10.0 wt% tin oxide and 90.0 wt% indium oxide. The composition ratio of indium zinc oxide (IZO) may be 10.7 wt% zinc oxide and 89.3 wt% indium oxide. The composition ratio of indium tin oxide containing titanium oxide may be 5.0 wt% titanium oxide, 10.0 wt% tin oxide, and 85.0 wt% indium oxide. The above composition ratio is an example, and the ratio of the composition ratio may be set as appropriate.

次いで、塗布法により絶縁膜（例えば、有機樹脂膜）を形成し、得られた絶縁膜をパターニングして、第１の電極５４１の端部を覆う絶縁物５４２（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。 Next, an insulating film (for example, an organic resin film) is formed by a coating method, the obtained insulating film is patterned, and an insulator 542 (a bank, a partition, a barrier, a bank, or the like) that covers an end portion of the first electrode 541 Called).

次いで、有機化合物を含む層５４３を、蒸着法または塗布法などを用いて形成する。 Next, the layer 543 containing an organic compound is formed by a vapor deposition method, a coating method, or the like.

有機化合物を含む層５４３は、積層構造であり、有機化合物を含む層５４３の一層としてバッファ層を用いてもよい。バッファ層は、有機化合物と無機化合物とを含む複合材料層であり、前記無機化合物は、前記有機化合物に対して電子受容性を示す。バッファ層は、有機化合物と無機化合物とを含む複合材料であり、前記無機化合物は、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化マンガン、および酸化レニウムからなる群より選ばれるいずれか一または複数である。バッファ層は、ホール輸送性を有する有機化合物と、無機化合物とを含む複合材料層である。 The layer 543 including an organic compound has a stacked structure, and a buffer layer may be used as one layer of the layer 543 including an organic compound. The buffer layer is a composite material layer containing an organic compound and an inorganic compound, and the inorganic compound exhibits an electron accepting property with respect to the organic compound. The buffer layer is a composite material including an organic compound and an inorganic compound, and the inorganic compound includes titanium oxide, zirconium oxide, hafnium oxide, vanadium oxide, niobium oxide, tantalum oxide, chromium oxide, molybdenum oxide, tungsten oxide, and oxide. One or more selected from the group consisting of manganese and rhenium oxide. The buffer layer is a composite material layer containing an organic compound having a hole transporting property and an inorganic compound.

例えば、第１の電極５４１と第２の電極の間には有機化合物を含む積層（バッファ層と有機化合物層の積層）を設けることが好ましい。バッファ層は、金属酸化物（酸化モリブデン、酸化タングステン、酸化レニウムなど）と有機化合物（ホール輸送性を有する材料（例えば４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）、４，４’−ビス｛Ｎ−［４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル］−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）など））とを含む複合層である。また、有機化合物を含む層５４３は、例えば、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）や、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）や、α−ＮＰＤなどを用いることができる。また、有機化合物を含む層５４３は、ドーパント材料を含ませてもよく、例えば、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）や、クマリン６や、ルブレンなどを用いることができる。第１の電極と第２の電極の間に設けられる有機化合物を含む層５４３は、抵抗加熱法などの蒸着法によって形成すればよい。 For example, a stack containing an organic compound (a stack of a buffer layer and an organic compound layer) is preferably provided between the first electrode 541 and the second electrode. The buffer layer includes a metal oxide (molybdenum oxide, tungsten oxide, rhenium oxide, etc.) and an organic compound (a material having a hole transporting property (for example, 4,4′-bis [N- (3-methylphenyl) -N-phenylamino). ] Biphenyl (abbreviation: TPD), 4,4′-bis [N- (1-naphthyl) -N-phenylamino] biphenyl (abbreviation: α-NPD), 4,4′-bis {N- [4- ( N, N-di-m-tolylamino) phenyl] -N-phenylamino} biphenyl (abbreviation: DNTPD) and the like)). The layer 543 including an organic compound includes, for example, tris (8-quinolinolato) aluminum (abbreviation: Alq ₃ ), tris (4-methyl-8-quinolinolato) aluminum (abbreviation: Almq ₃ ), α-NPD, and the like. Can be used. The layer 543 containing an organic compound may contain a dopant material, and for example, N, N′-dimethylquinacridone (abbreviation: DMQd), coumarin 6, rubrene, or the like can be used. The layer 543 including an organic compound provided between the first electrode and the second electrode may be formed by an evaporation method such as a resistance heating method.

バッファ層の膜厚を調節することによって、第１の電極５４１と有機化合物を含む層５４３との距離を制御し、発光効率を高めることができる。バッファ層の膜厚を調節することによって、各発光素子からの発光色がきれいに表示された優れた映像を表示でき、低消費電力化された発光装置を実現することができる。 By adjusting the thickness of the buffer layer, the distance between the first electrode 541 and the layer 543 containing an organic compound can be controlled to increase the light emission efficiency. By adjusting the thickness of the buffer layer, it is possible to display an excellent image in which the emission color from each light emitting element is clearly displayed, and to realize a light emitting device with low power consumption.

次いで、第２の電極５４４（有機発光素子の陰極、又は陽極）を形成する。第２の電極５４４としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなどの合金、または透明導電層（ＩＴＯなど）を用いる。 Next, a second electrode 544 (a cathode or an anode of an organic light emitting element) is formed. As the second electrode 544, an alloy such as MgAg, MgIn, or AlLi, or a transparent conductive layer (ITO or the like) is used.

次いで、マスクを用いた蒸着法またはスパッタ法により保護層５４５を形成する。保護層５４５は、第２の電極５４４を保護する。保護層５４５を通過させて発光素子の発光を取り出す場合、透明な材料とすることが好ましい。なお、必要でなければ保護層５４５は設けなくともよい。 Next, the protective layer 545 is formed by an evaporation method using a mask or a sputtering method. The protective layer 545 protects the second electrode 544. In the case where light emitted from the light-emitting element is extracted through the protective layer 545, a transparent material is preferably used. Note that the protective layer 545 is not necessarily provided if not necessary.

次いで、封止基板５４８をシール材５４６で貼り合わせて発光素子を封止する。即ち、発光表示装置は、表示領域の外周をシール材５４６で囲み、基板５００及び封止基板５４８で封止される。本実施の形態では、シール材５４６を端子部に設けたが、一部が駆動回路部に掛かるように設けてもよく、少なくとも表示領域の外周を囲むように設ければよい。なお、シール材５４６で囲まれた領域には充填材５４７を充填する。或いは、シール材５４６で囲まれた領域には乾燥した不活性ガスを充填する。 Next, the sealing substrate 548 is attached with a sealant 546 to seal the light emitting element. That is, in the light-emitting display device, the outer periphery of the display region is surrounded by the sealant 546 and sealed with the substrate 500 and the sealing substrate 548. In this embodiment mode, the sealant 546 is provided in the terminal portion. However, the sealant 546 may be provided so as to partially cover the drive circuit portion, and may be provided so as to surround at least the outer periphery of the display region. Note that a region surrounded by the sealant 546 is filled with a filler 547. Alternatively, the region surrounded by the sealant 546 is filled with a dry inert gas.

最後にＦＰＣ５５０を異方性導電層５４９により公知の方法で端子部５５３の端子電極と貼りつける。（図７）なお、端子電極は、第１の電極５４１と同じ工程で得られる電極５６１を最上層に用いることが好ましく、ソース電極またはドレイン電極と同時に形成された電極５６０上に形成する。 Finally, the FPC 550 is attached to the terminal electrode of the terminal portion 553 by a known method using the anisotropic conductive layer 549. (FIG. 7) Note that as the terminal electrode, an electrode 561 obtained in the same step as the first electrode 541 is preferably used as the uppermost layer, and is formed over the electrode 560 formed simultaneously with the source electrode or the drain electrode.

また、図８は、画素部の上面図を示しており、図８中の鎖線Ｅ−Ｆで切断した断面が、図７における画素部５５１の駆動用ＴＦＴ５３７の断面構造に対応している。また、図８中の鎖線Ｍ−Ｌで切断した断面が、図７における画素部のスイッチング用ＴＦＴ５３８の断面構造に対応している。なお、図８中の６８０で示した実線は、絶縁物５４２の周縁を示している。ただし、図８においては、第２の導電層のみを図示しており、第１の導電層は図示していない。なお、図７、８については本発明の発光装置の一例を示した図であり、レイアウトにより配線等は適宜変更されるものとする。 8 shows a top view of the pixel portion, and the cross section taken along the chain line EF in FIG. 8 corresponds to the cross sectional structure of the driving TFT 537 of the pixel portion 551 in FIG. A cross section taken along a chain line ML in FIG. 8 corresponds to the cross sectional structure of the switching TFT 538 in the pixel portion in FIG. Note that the solid line indicated by 680 in FIG. 8 indicates the periphery of the insulator 542. However, in FIG. 8, only the second conductive layer is illustrated, and the first conductive layer is not illustrated. 7 and 8 are diagrams showing an example of the light-emitting device of the present invention, and the wiring and the like are appropriately changed depending on the layout.

以上の工程によって、画素部５５１と駆動回路部５５２と端子部５５３とを同一基板上に形成することができる。 Through the above steps, the pixel portion 551, the driver circuit portion 552, and the terminal portion 553 can be formed over the same substrate.

本実施の形態において、画素部の駆動用ＴＦＴ５３７、及びスイッチング用ＴＦＴ５３８をマルチゲート構造としている。 In this embodiment mode, the driving TFT 537 and the switching TFT 538 in the pixel portion have a multi-gate structure.

また、発光装置において、発光装置の発光表示面は、一面または両面であってもよい。第１の電極５４１と第２の電極５４４とを透明導電層で形成した場合、発光素子の光は、基板５００及び封止基板５４８を通過して両側に取り出される。この場合、封止基板５４８や充填材５４７は透明な材料を用いることが好ましい。 In the light emitting device, the light emitting display surface of the light emitting device may be one surface or both surfaces. In the case where the first electrode 541 and the second electrode 544 are formed using a transparent conductive layer, light from the light-emitting element passes through the substrate 500 and the sealing substrate 548 and is extracted to both sides. In this case, it is preferable to use a transparent material for the sealing substrate 548 and the filler 547.

また、第２の電極５４４を金属膜で形成し、第１の電極５４１を透明導電層で形成した場合、発光素子の光が、基板５００のみを通過して一方に取り出される構造、即ちボトムエミッション型となる。この場合、封止基板５４８や充填材５４７は透明な材料を用いなくともよい。 In the case where the second electrode 544 is formed of a metal film and the first electrode 541 is formed of a transparent conductive layer, light emitted from the light-emitting element passes through only the substrate 500 and is extracted to one side, that is, bottom emission. Become a mold. In this case, the sealing substrate 548 and the filler 547 need not use a transparent material.

また、第１の電極５４１を金属膜で形成し、第２の電極５４４を透明導電層で形成した場合、発光素子の光は、封止基板５４８のみを通過して一方に取り出される構造、即ちトップエミッション型となる。この場合、基板５００は透明な材料を用いなくともよい。 In the case where the first electrode 541 is formed using a metal film and the second electrode 544 is formed using a transparent conductive layer, light emitted from the light-emitting element passes through only the sealing substrate 548 and is extracted to one side, that is, Top emission type. In this case, the substrate 500 may not use a transparent material.

また、第１の電極５４１及び第２の電極５４４は仕事関数を考慮して材料を選択する必要がある。但し第１の電極５４１及び第２の電極５４４は、画素構成によりいずれも陽極、又は陰極となりうる。駆動用ＴＦＴ５３７の極性がｐチャネル型である場合、第１の電極５４１を陽極、第２の電極５４４を陰極とするとよい。また、駆動用ＴＦＴ５３７の極性がｎチャネル型である場合、第１の電極５４１を陰極、第２の電極５４４を陽極とすると好ましい。 In addition, it is necessary to select materials for the first electrode 541 and the second electrode 544 in consideration of a work function. Note that each of the first electrode 541 and the second electrode 544 can be an anode or a cathode depending on the pixel structure. In the case where the polarity of the driving TFT 537 is a p-channel type, the first electrode 541 may be an anode and the second electrode 544 may be a cathode. In the case where the polarity of the driving TFT 537 is an n-channel type, it is preferable that the first electrode 541 be a cathode and the second electrode 544 be an anode.

また、フルカラー表示する場合、本実施の形態の画素部における等価回路図を図９に示す。図９中のＴＦＴ９３８が図７のスイッチング用ＴＦＴ５３８に対応しており、ＴＦＴ９３７が駆動用ＴＦＴ５３７に対応している。ＴＦＴ９３８は、ゲート配線９０１とソース配線９０２の交点付近に配置される。赤色を表示する画素は、ＴＦＴ９３７のドレイン領域に赤色を発光する発光素子９０３Ｒが接続され、ソース領域にはアノード側電源線（Ｒ）９０４Ｒが設けられている。また、発光素子９０３Ｒには、カソード側電源線９００が設けられている。また、緑色を表示する画素は、ＴＦＴ９３７のドレイン領域に緑色を発光する発光素子９０３Ｇが接続され、ソース領域にはアノード側電源線（Ｇ）９０４Ｇが設けられている。また、青色を表示する画素は、駆動用ＴＦＴ９３７のドレイン領域に青色を発光する発光素子９０３Ｂが接続され、ソース領域にはアノード側電源線（Ｂ）９０４Ｂが設けられている。それぞれ色の異なる画素にはＥＬ材料に応じて異なる電圧をそれぞれ印加する。 In the case of full color display, an equivalent circuit diagram in the pixel portion of this embodiment is shown in FIG. A TFT 938 in FIG. 9 corresponds to the switching TFT 538 in FIG. 7, and a TFT 937 corresponds to the driving TFT 537. The TFT 938 is disposed near the intersection of the gate wiring 901 and the source wiring 902. In the pixel displaying red, a light emitting element 903R that emits red light is connected to a drain region of the TFT 937, and an anode power supply line (R) 904R is provided in a source region. The light emitting element 903R is provided with a cathode side power supply line 900. In the pixel displaying green, a light emitting element 903G that emits green light is connected to the drain region of the TFT 937, and an anode power supply line (G) 904G is provided in the source region. In the pixel displaying blue, a light emitting element 903B that emits blue light is connected to the drain region of the driving TFT 937, and an anode power supply line (B) 904B is provided in the source region. Different voltages are applied to the pixels of different colors depending on the EL material.

また、発光装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。 In the light emitting device, a driving method for screen display is not particularly limited, and for example, a dot sequential driving method, a line sequential driving method, a surface sequential driving method, or the like may be used. Typically, a line sequential driving method is used, and a time-division gray scale driving method or an area gray scale driving method may be used as appropriate. The video signal input to the source line of the light-emitting device may be an analog signal or a digital signal, and a drive circuit or the like may be designed in accordance with the video signal as appropriate.

さらに、ビデオ信号がデジタルの発光装置において、画素に入力されるビデオ信号が定電圧（ＣＶ）のものと、定電流（ＣＣ）のものとがある。ビデオ信号が定電圧のもの（ＣＶ）には、発光素子に印加される信号の電圧が一定のもの（ＣＶＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＶＣＣ）とがある。また、ビデオ信号が定電流のもの（ＣＣ）には、発光素子に印加される信号の電圧が一定のもの（ＣＣＣＶ）と、発光素子に印加される信号の電流が一定のもの（ＣＣＣＣ）とがある。 Further, in a light emitting device in which a video signal is digital, there are a video signal input to a pixel having a constant voltage (CV) and a constant current (CC). A video signal having a constant voltage (CV) includes a signal having a constant voltage applied to the light emitting element (CVCV) and a signal having a constant current applied to the light emitting element (CVCC). . In addition, when the video signal has a constant current (CC), the signal voltage applied to the light emitting element is constant (CCCV), and the signal applied to the light emitting element has a constant current (CCCC). There is.

また、発光装置において、静電破壊防止のための保護回路（保護ダイオードなど）を設けてもよい。 In the light emitting device, a protection circuit (such as a protection diode) for preventing electrostatic breakdown may be provided.

以上で述べたように、発光装置の駆動用のＴＦＴ５３７にマルチゲート構造のｐチャネル型ＴＦＴを適用することで、駆動用のＴＦＴ５３７の特性不良（具体的にはＩｄ−Ｖｇカーブの立ち上がり領域に生じるコブ状の特性不良）を防ぐことができる。その結果、発光装置の「黒浮き現象」を防ぐことができる。なお、「黒浮き現象」とは、黒色表示される部分（電流を流さない部分）に電流が流れ、発光してしまう現象をいう。発光装置に「黒浮き現象」が生じると、表示部分において黒色が正しく表示されないため、色のコントラスト、階調表現、色再現性全般に大きく影響を与えてしまい、正確な映像再現が困難になりうる。本明細書に開示したマルチゲート構造のＴＦＴを用いることで、色のコントラスト、階調表現、色再現性の向上した発光装置を得ることができる。 As described above, when a p-channel TFT having a multi-gate structure is applied to the driving TFT 537 of the light emitting device, a characteristic defect of the driving TFT 537 (specifically, in the rising region of the Id-Vg curve). It is possible to prevent hump-like characteristic defects). As a result, the “black floating phenomenon” of the light emitting device can be prevented. The “black floating phenomenon” refers to a phenomenon in which a current flows through a black display portion (a portion where no current flows) and light is emitted. When the “black float phenomenon” occurs in the light emitting device, the black color is not displayed correctly in the display area, greatly affecting the color contrast, gradation expression, and color reproducibility in general, making accurate video reproduction difficult. sell. By using the multi-gate TFT disclosed in this specification, a light-emitting device with improved color contrast, gradation expression, and color reproducibility can be obtained.

（実施の形態５）
本実施の形態では、他の発光装置及び作製方法の例について、図１０を用いて説明する。なお、実施の形態４の図６（Ｃ）で示した構造及び作製方法までは同じであるので、説明は省略する。 (Embodiment 5)
In this embodiment, examples of another light-emitting device and a manufacturing method will be described with reference to FIGS. Note that the structure and the manufacturing method illustrated in FIG. 6C of Embodiment Mode 4 are the same, and thus description thereof is omitted.

図１０において、層間絶縁膜５２８ａ〜５２８ｃを介して半導体層５０２〜５０５と電気的に接続され、ソース電極またはドレイン電極として機能する電極５２９〜５３６、及び端子電極となる電極５６０が形成されている。 In FIG. 10, electrodes 529 to 536 functioning as source or drain electrodes and electrodes 560 serving as terminal electrodes are formed, which are electrically connected to the semiconductor layers 502 to 505 through interlayer insulating films 528a to 528c. .

次いで、第３の層間絶縁膜５２８ｃ及び電極５２９〜５３６、５６０上に、第４の層間絶縁膜７００を形成する。第４の層間絶縁膜７００としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの無機絶縁膜を用いることができ、これらの絶縁膜を単層又は２以上の複数層で形成すればよい。また、無機絶縁膜を形成する方法としてはスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いればよい。 Next, a fourth interlayer insulating film 700 is formed over the third interlayer insulating film 528 c and the electrodes 529 to 536, 560. As the fourth interlayer insulating film 700, an inorganic insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film can be used. If these insulating films are formed of a single layer or two or more layers, Good. As a method for forming the inorganic insulating film, a sputtering method, an LPCVD method, a plasma CVD method, or the like may be used.

本実施の形態では、プラズマＣＶＤ法を用い、無機絶縁膜からなる第４の層間絶縁膜７００を１００ｎｍ〜１５０ｎｍで形成する。なお、第４の層間絶縁膜７００の膜厚は５０ｎｍ〜５００ｎｍ（好ましくは１００ｎｍ〜３００ｎｍ）の範囲で形成すればよい。図１０に示す薄い無機絶縁膜からなる第４の層間絶縁膜７００を設けることによって配線による段差や配線形成時に生じた残渣を覆い、短絡を防ぐことで発光装置の信頼性を向上させることができる。 In this embodiment mode, a fourth interlayer insulating film 700 made of an inorganic insulating film is formed with a thickness of 100 nm to 150 nm using a plasma CVD method. Note that the thickness of the fourth interlayer insulating film 700 may be formed in the range of 50 nm to 500 nm (preferably 100 nm to 300 nm). By providing the fourth interlayer insulating film 700 made of the thin inorganic insulating film 700 shown in FIG. 10, it is possible to cover the step caused by the wiring and the residue generated when the wiring is formed, and to improve the reliability of the light emitting device by preventing the short circuit. .

次いで、第４の層間絶縁膜７００上にレジストマスクを形成し、選択的にエッチングして、駆動用ＴＦＴのドレイン電極５２９、及び電極５６０に達するコンタクトホールを形成する。そして、レジストマスクを除去する。 Next, a resist mask is formed over the fourth interlayer insulating film 700 and selectively etched to form contact holes reaching the drain electrode 529 and the electrode 560 of the driving TFT. Then, the resist mask is removed.

次いで、第１の電極５４１、及び端子電極となる電極５６１を形成する。以下の発光装置の構造及び作製方法は実施の形態４と同様となる。 Next, a first electrode 541 and an electrode 561 to be a terminal electrode are formed. The structure and manufacturing method of the light emitting device below are the same as those in Embodiment Mode 4.

また、本実施の形態では、シール材７４６は一部が駆動回路部に掛かるように設けている。シール材７４６で囲まれた領域には充填材を充填してもよいし、乾燥した不活性ガスを充填してもよい。なお、シール材７４６は表示領域の外周を囲むように設ければよく、端子部のみに設けても構わない。 In this embodiment mode, the sealant 746 is provided so that a part thereof is applied to the drive circuit portion. A region surrounded by the sealant 746 may be filled with a filler, or may be filled with a dry inert gas. Note that the sealant 746 may be provided so as to surround the outer periphery of the display region, and may be provided only in the terminal portion.

本実施の形態のように、第４の層間絶縁膜７００を形成することで、駆動回路部のＴＦＴや配線等を露出することを防ぎ、保護することができる。 By forming the fourth interlayer insulating film 700 as in this embodiment mode, exposure of TFTs, wirings, and the like in the driver circuit portion can be prevented and protected.

（実施の形態６）
本実施の形態では、他の発光装置及び作製方法の例について、図１１を用いて説明する。なお、第２の層間絶縁膜の構造及び作製方法以外は実施の形態５と同じであるので、説明は省略する。なお、本実施の形態では、画素部のみを説明する。 (Embodiment 6)
In this embodiment, examples of another light-emitting device and a manufacturing method will be described with reference to FIGS. Note that the second embodiment is the same as Embodiment 5 except for the structure and manufacturing method of the second interlayer insulating film, and a description thereof will be omitted. Note that in this embodiment mode, only a pixel portion is described.

図１１において、層間絶縁膜５２８ａ〜５２８ｃを介して半導体層５０２、５０３と電気的に接続され、ソース電極またはドレイン電極として機能する電極５２９〜５３２が形成されている。 In FIG. 11, electrodes 529 to 532 which are electrically connected to the semiconductor layers 502 and 503 through the interlayer insulating films 528 a to 528 c and function as a source electrode or a drain electrode are formed.

次いで、第３の層間絶縁膜５２８ｃ及び電極５２９〜５３２上に、第４の層間絶縁膜、及び第５の層間絶縁膜を形成する。第４の層間絶縁膜８００としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの無機絶縁膜を用いることができ、これらの絶縁膜をスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いればよい。なお、第４の層間絶縁膜８００を複数層の無機絶縁膜としてもよい。 Next, a fourth interlayer insulating film and a fifth interlayer insulating film are formed over the third interlayer insulating film 528 c and the electrodes 529 to 532. As the fourth interlayer insulating film 800, an inorganic insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film can be used, and these insulating films can be formed by sputtering, LPCVD, plasma CVD, or the like. Use it. Note that the fourth interlayer insulating film 800 may be a plurality of inorganic insulating films.

次いで、第５の層間絶縁膜８０１としては、シロキサンを含む膜、または低誘電率の有機樹脂膜（感光性又は非感光性の有機樹脂膜）などを用いることができ、これらの膜を塗布法を用いて形成すればよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基としては、有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基としてフルオロ基を用いてもよい。または置換基として、有機基と、フルオロ基とを用いてもよい。 Next, as the fifth interlayer insulating film 801, a film containing siloxane, a low dielectric constant organic resin film (photosensitive or non-photosensitive organic resin film), or the like can be used. What is necessary is just to form using. Siloxane is a material in which a skeleton structure is formed by a bond of silicon (Si) and oxygen (O). As the substituent, an organic group (for example, an alkyl group or an aromatic hydrocarbon) is used. Further, a fluoro group may be used as a substituent. Alternatively, an organic group and a fluoro group may be used as a substituent.

また、第５の層間絶縁膜８０１は画素部のみに設ける。すなわち、駆動回路部及び端子部では、第４の層間絶縁膜８００のみとなる。したがって、駆動回路部及び端子部の構造は、図１０（実施の形態４）と同じとなる。 Further, the fifth interlayer insulating film 801 is provided only in the pixel portion. That is, only the fourth interlayer insulating film 800 is provided in the drive circuit portion and the terminal portion. Therefore, the structure of the drive circuit portion and the terminal portion is the same as that in FIG. 10 (Embodiment 4).

本実施の形態では、第４の層間絶縁膜８００としては、プラズマＣＶＤ法を用い、酸化窒化珪素膜を１００ｎｍ〜１５０ｎｍで形成する。第５の層間絶縁膜８０１としては、塗布法を用い、シロキサンを含む膜を８００ｎｍで形成する。なお、第４の層間絶縁膜８００の膜厚は５０ｎｍ〜５００ｎｍ（好ましくは１００ｎｍ〜３００ｎｍ）の範囲で形成すればよい。また、第５の層間絶縁膜８０１の膜厚は５００ｎｍ〜１μｍ（好ましくは７００ｎｍ〜９００ｎｍ）の範囲で形成すればよい。 In this embodiment, as the fourth interlayer insulating film 800, a silicon oxynitride film is formed with a thickness of 100 nm to 150 nm by a plasma CVD method. As the fifth interlayer insulating film 801, a film containing siloxane is formed at 800 nm by a coating method. Note that the thickness of the fourth interlayer insulating film 800 may be in the range of 50 nm to 500 nm (preferably 100 nm to 300 nm). The fifth interlayer insulating film 801 may be formed to have a thickness in the range of 500 nm to 1 μm (preferably 700 nm to 900 nm).

次いで、第５の層間絶縁膜８０１上にレジストマスクを形成し、選択的にエッチングして、駆動用ＴＦＴのドレイン電極５２９に達するコンタクトホールを形成する。そして、レジストマスクを除去する。 Next, a resist mask is formed over the fifth interlayer insulating film 801 and selectively etched to form a contact hole reaching the drain electrode 529 of the driving TFT. Then, the resist mask is removed.

次いで、第１の電極５４１を形成する。以下の発光装置の構造及び作製方法は実施の形態４、及び実施の形態５と同様となる。 Next, the first electrode 541 is formed. The structure of the light emitting device and the manufacturing method thereof are the same as those in Embodiments 4 and 5.

本実施の形態のように、シロキサンを含む膜、又は有機樹脂膜からなる第５の層間絶縁膜８０１を形成することで、ＴＦＴによる段差を平坦化することができる。後に形成される有機化合物を含む層５４３は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。したがって、有機化合物を含む層５４３をできるだけ平坦な面に形成しうるよう第１の電極５４１を形成する前に平坦化しておくことは、非常に効果的である。 By forming the fifth interlayer insulating film 801 made of a film containing siloxane or an organic resin film as in this embodiment mode, a step due to the TFT can be planarized. Since the layer 543 including an organic compound formed later is very thin, a light emission defect may occur due to the presence of a step. Therefore, it is very effective to planarize the first electrode 541 so that the layer 543 containing an organic compound can be formed as flat as possible.

（実施の形態７）
ここでは、図１２を用いて、発光表示パネルにＦＰＣや、駆動用の駆動ＩＣを実装する例について説明する。 (Embodiment 7)
Here, an example in which an FPC or a driving IC for driving is mounted on a light-emitting display panel will be described with reference to FIG.

図１２（ａ）に示す図は、ＦＰＣ１００９を４カ所の端子部１００８に貼り付けた発光装置の上面図の一例を示している。基板１０１０上には発光素子及びＴＦＴを含む画素部１００２と、ＴＦＴを含むゲート側駆動回路１００３と、ＴＦＴを含む第１の駆動回路１００１とが形成されている。ＴＦＴの活性層は結晶構造を有する半導体膜で構成されており、同一基板上にこれらの回路を形成している。従って、システムオンパネル化を実現したＥＬ表示パネルを作製することができる。 FIG. 12A illustrates an example of a top view of a light emitting device in which an FPC 1009 is attached to four terminal portions 1008. A pixel portion 1002 including a light emitting element and a TFT, a gate side driver circuit 1003 including a TFT, and a first driver circuit 1001 including a TFT are formed over the substrate 1010. The active layer of the TFT is composed of a semiconductor film having a crystal structure, and these circuits are formed on the same substrate. Therefore, an EL display panel that realizes system-on-panel can be manufactured.

なお、基板１０１０はコンタクト部以外において保護膜で覆われており、保護膜上に光触媒機能を有する物質を含む下地層が設けられている。 Note that the substrate 1010 is covered with a protective film except for the contact portion, and a base layer containing a substance having a photocatalytic function is provided over the protective film.

また、画素部を挟むように２カ所に設けられた接続領域１００７は、発光素子の第２の電極（陰極）を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極（陽極）は画素部に設けられたＴＦＴと電気的に接続している。 Further, connection regions 1007 provided at two positions so as to sandwich the pixel portion are provided in order to contact the second electrode (cathode) of the light emitting element with a lower wiring. Note that the first electrode (anode) of the light-emitting element is electrically connected to a TFT provided in the pixel portion.

また、封止基板１００４は、画素部および駆動回路を囲むシール材１００５、およびシール材１００５に囲まれた充填材料によって基板１０１０と固定されている。また、透明な乾燥剤を含む充填材料を充填する構成としてもよい。また、画素部と重ならない領域に乾燥剤を配置してもよい。 Further, the sealing substrate 1004 is fixed to the substrate 1010 with a sealant 1005 surrounding the pixel portion and the driver circuit and a filling material surrounded by the sealant 1005. Moreover, it is good also as a structure filled with the filling material containing a transparent desiccant. Further, a desiccant may be disposed in a region that does not overlap with the pixel portion.

なお、本実施の形態では、シール材１００５を一部がＴＦＴを含むゲート側駆動回路１００３と重なるように設けているが、表示領域の外周を囲むように設ければよい。すなわち、ゲート側駆動回路１００３と重ならないように設けても構わない。 Note that in this embodiment mode, the sealant 1005 is provided so as to partially overlap with the gate side driver circuit 1003 including a TFT, but may be provided so as to surround the outer periphery of the display region. That is, it may be provided so as not to overlap with the gate side driver circuit 1003.

また、図１２（ａ）に示した構造は、比較的大きなサイズ（例えば対角４．３インチ）の発光装置で好適な例を示したが、図１２（ｂ）は、狭額縁化させた小型サイズ（例えば対角１．５インチ）で好適なＣＯＧ方式を採用した例である。 In addition, the structure shown in FIG. 12A shows a suitable example of a light emitting device having a relatively large size (for example, 4.3 inches diagonal), but FIG. 12B shows a narrow frame. This is an example of adopting a COG method suitable for a small size (for example, a diagonal of 1.5 inches).

図１２（ｂ）において、基板１１１０上に駆動ＩＣ１１０１が実装され、駆動ＩＣの先に配置された端子部１１０８にＦＰＣ１１０９を実装している。実装される駆動ＩＣ１１０１は、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の基板上に複数個作り込むとよい。つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して駆動ＩＣを個別に取り出せばよい。駆動ＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５〜８０ｍｍ、短辺が１〜６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。 In FIG. 12B, a driving IC 1101 is mounted on a substrate 1110, and an FPC 1109 is mounted on a terminal portion 1108 arranged at the tip of the driving IC. A plurality of driver ICs 1101 to be mounted may be formed on a rectangular substrate having a side of 300 mm to 1000 mm or more from the viewpoint of improving productivity. That is, a plurality of circuit patterns having a drive circuit portion and an input / output terminal as one unit are formed on the substrate, and finally, the drive ICs may be taken out by dividing them. The long side of the driving IC may be formed in a rectangular shape having a long side of 15 to 80 mm and a short side of 1 to 6 mm in consideration of the length of one side of the pixel portion and the pixel pitch. Or a length obtained by adding one side of the pixel portion and one side of each driver circuit.

駆動ＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５〜８０ｍｍで形成された駆動ＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上に駆動ＩＣを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。 The advantage of the external dimensions of the driving IC over the IC chip is the length of the long side. When a driving IC having a long side of 15 to 80 mm is used, the number required for mounting corresponding to the pixel portion is obtained. This is less than when an IC chip is used, and the manufacturing yield can be improved. Further, when the driving IC is formed over the glass substrate, the shape of the substrate used as a base is not limited, and thus productivity is not impaired. This is a great advantage compared with the case where the IC chip is taken out from the circular silicon wafer.

また、ＴＡＢ方式を採用してもよく、その場合は、複数のテープを貼り付けて、該テープに駆動ＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数の駆動ＩＣを実装してもよく、この場合には、強度の問題から、駆動ＩＣを固定するための金属片等を一緒に貼り付けるとよい。 Alternatively, a TAB method may be employed. In that case, a plurality of tapes may be attached and a driving IC may be mounted on the tapes. As in the case of the COG method, a single drive IC may be mounted on a single tape. In this case, a metal piece or the like for fixing the drive IC may be attached together due to strength problems. .

また、画素部１１０２と駆動ＩＣ１１０１の間に設けられた接続領域１１０７は、発光素子の第２の電極を下層の配線とコンタクトさせるために設けている。なお、発光素子の第１の電極は画素部に設けられたＴＦＴと電気的に接続している。 A connection region 1107 provided between the pixel portion 1102 and the driver IC 1101 is provided to contact the second electrode of the light-emitting element with a lower wiring. Note that the first electrode of the light-emitting element is electrically connected to a TFT provided in the pixel portion.

また、封止基板１１０４は、画素部１１０２を囲むシール材１１０５、およびシール材に囲まれた充填材料によって基板１１１０と固定されている。 Further, the sealing substrate 1104 is fixed to the substrate 1110 with a sealing material 1105 surrounding the pixel portion 1102 and a filling material surrounded by the sealing material.

また、画素部のＴＦＴの活性層として非晶質半導体膜を用いる場合には、駆動回路を同一基板上に形成することは困難であるため、大きなサイズであっても図１２（ｂ）の構成となる。 In the case where an amorphous semiconductor film is used as the active layer of the TFT in the pixel portion, it is difficult to form a driver circuit on the same substrate, so the structure shown in FIG. It becomes.

ここで、接続領域１００７を図１３を用いて説明する。接続領域１００７以外は、実施の形態４、実施の形態５、又は実施の形態６と同じであるので、説明は省略する。 Here, the connection region 1007 will be described with reference to FIG. Except for the connection region 1007, this embodiment is the same as the fourth embodiment, the fifth embodiment, or the sixth embodiment, and thus the description thereof is omitted.

図１３において、接続領域１００７には、ゲート電極５１２ａ〜５１２ｄと同じ材料で導電層１３０１が形成されている。 In FIG. 13, a conductive layer 1301 is formed in the connection region 1007 using the same material as the gate electrodes 512a to 512d.

次いで、層間絶縁膜５２８ａ〜５２８ｃが形成された後、ソース電極またはドレイン電極として機能する電極５２９〜５３２と同じ材料で配線１３０２が形成されている。 Next, after interlayer insulating films 528a to 528c are formed, a wiring 1302 is formed using the same material as the electrodes 529 to 532 functioning as a source electrode or a drain electrode.

次いで、第３の層間絶縁膜５２８ｃ、及び配線１３０２上に、第４の層間絶縁膜１３０３を形成する。第４の層間絶縁膜１３０３としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの無機絶縁膜を用いることができ、これらの絶縁膜を単層又は２以上の複数層で形成すればよい。また、無機絶縁膜を形成する方法としてはスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いればよい。さらに、無機絶縁膜上にシロキサンを含む膜、または低誘電率の有機樹脂膜を塗布法にて形成し、積層構造としてもよい。なお、必要でなければ第４の層間絶縁膜１３０３は設けなくともよい。 Next, a fourth interlayer insulating film 1303 is formed over the third interlayer insulating film 528 c and the wiring 1302. As the fourth interlayer insulating film 1303, an inorganic insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film can be used. If these insulating films are formed as a single layer or two or more layers, Good. As a method for forming the inorganic insulating film, a sputtering method, an LPCVD method, a plasma CVD method, or the like may be used. Further, a film containing siloxane or an organic resin film having a low dielectric constant may be formed over the inorganic insulating film by a coating method to form a stacked structure. Note that the fourth interlayer insulating film 1303 is not necessarily provided if not necessary.

次いで、第４の層間絶縁膜１３０３上にレジストマスクを形成し、選択的にエッチングして、配線１３０２に達するコンタクトホールを形成する。そして、レジストマスクを除去する。 Next, a resist mask is formed over the fourth interlayer insulating film 1303 and selectively etched, so that a contact hole reaching the wiring 1302 is formed. Then, the resist mask is removed.

次いで、画素部に第１の電極を形成した後、塗布法により絶縁膜（例えば、有機樹脂膜）を形成し、得られた絶縁膜をパターニングして、第１の電極５４１の端部を覆う絶縁物１３０４（バンク、隔壁、障壁、土手などと呼ばれる）を形成する。この時、配線１３０２は露出するように絶縁膜をパターニングする。 Next, after forming the first electrode in the pixel portion, an insulating film (for example, an organic resin film) is formed by a coating method, and the obtained insulating film is patterned to cover the end portion of the first electrode 541. An insulator 1304 (referred to as a bank, partition, barrier, bank, or the like) is formed. At this time, the insulating film is patterned so that the wiring 1302 is exposed.

次いで、画素部に有機化合物を含む層５４３を形成した後、第２の電極１３０５を形成する。この時、接続領域１００７では、配線１３０２と第２の電極１３０５が電気的に接続（コンタクト）する。第２の電極１３０５としては、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉなどの合金、または透明導電層（ＩＴＯなど）を用いればよい。 Next, after a layer 543 including an organic compound is formed in the pixel portion, a second electrode 1305 is formed. At this time, in the connection region 1007, the wiring 1302 and the second electrode 1305 are electrically connected (contacted). As the second electrode 1305, an alloy such as MgAg, MgIn, or AlLi, or a transparent conductive layer (ITO or the like) may be used.

次いで、第２の電極１３０５上に、保護層１３０６を形成する。保護層１３０６を通過させて発光素子の発光を取り出す場合、透明な材料とすることが好ましい。なお、必要でなければ保護層１３０６は設けなくともよい。以下の発光装置の構造及び作製方法は、実施の形態４、実施の形態５、又は実施の形態６と同様となる。 Next, a protective layer 1306 is formed over the second electrode 1305. In the case where light emitted from the light-emitting element is extracted through the protective layer 1306, a transparent material is preferably used. Note that the protective layer 1306 is not necessarily provided if not necessary. The structure and manufacturing method of the light-emitting device described below are the same as those in Embodiment 4, Embodiment 5, or Embodiment 6.

なお、接続領域１１０７も接続領域１００７と同様となる。 Note that the connection region 1107 is similar to the connection region 1007.

なお、ここでは表示装置としてアクティブマトリクス型の発光装置の例を示したが、アクティブマトリクス型の液晶表示装置にも適用できることはいうまでもない。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、素子基板に設けられた画素電極と対向基板に設けられた対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。対向基板と素子基板は、等間隔で配置され、液晶材料が充填されている。液晶材料は、シール材を閉パターンとして気泡が入らないように減圧下で液晶の滴下を行い、両方の基板を貼り合わせる方法を用いてもよいし、開口部を有するシールパターンを設け、ＴＦＴ基板を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。 Note that although an example of an active matrix light-emitting device is described here as a display device, it is needless to say that the present invention can also be applied to an active matrix liquid crystal display device. In an active matrix liquid crystal display device, a display pattern is formed on a screen by driving pixel electrodes arranged in a matrix. Specifically, a voltage is applied between a selected pixel electrode and a counter electrode corresponding to the pixel electrode, thereby arranging the pixel electrode provided on the element substrate and the counter electrode provided on the counter substrate. The optical modulation of the liquid crystal layer is performed, and this optical modulation is recognized by the observer as a display pattern. The counter substrate and the element substrate are arranged at equal intervals and filled with a liquid crystal material. The liquid crystal material may be a method of dropping the liquid crystal under reduced pressure so that bubbles do not enter with the sealing material as a closed pattern, and bonding both substrates together, or providing a sealing pattern having an opening, and a TFT substrate Alternatively, a dip type (pumping type) in which liquid crystal is injected by using a capillary phenomenon after bonding may be used.

また、カラーフィルタを用いずに、光シャッタを行い、ＲＧＢの３色のバックライト光源を高速で点滅させるフィールドシーケンシャル方式の駆動方法を用いた液晶表示装置にも本発明は、適用できる。 The present invention can also be applied to a liquid crystal display device using a field sequential driving method in which an optical shutter is used without using a color filter and the backlight light sources of three colors of RGB blink at high speed.

以上の様に、実施の形態１乃至４のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。 As described above, various electronic devices can be completed by using any one of the manufacturing methods or structures of Embodiments 1 to 4.

（実施の形態８）
本発明の半導体装置、及び電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１４及び図１５に示す。 (Embodiment 8)
As a semiconductor device and an electronic device of the present invention, a camera such as a video camera or a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game A device, a portable information terminal (such as a mobile computer, a cellular phone, a portable game machine, or an electronic book), and an image reproducing device (specifically, a digital versatile disc (DVD)) equipped with a recording medium are reproduced. And a device provided with a display capable of displaying an image). Specific examples of these electronic devices are shown in FIGS.

図１４（ａ）はデジタルカメラであり、本体２１０１、表示部２１０２、撮像部、操作キー２１０４、アンテナ２１０５、シャッター２１０６等を含む。なお、図１４（ａ）は表示部２１０２側からの図であり、撮像部は示していない。 FIG. 14A illustrates a digital camera, which includes a main body 2101, a display unit 2102, an imaging unit, operation keys 2104, an antenna 2105, a shutter 2106, and the like. FIG. 14A is a view from the display unit 2102 side, and the imaging unit is not shown.

また、本発明のデジタルカメラは、アンテナ２１０５で映像信号や音声信号等の信号を受信することにより、テレビ受像器などの表示媒体として表示部２１０２を機能させてもよい。なお、表示媒体として機能させる場合のスピーカー、操作スイッチ等は適宜設ければよい。本発明により、高精細な表示部を有し、且つ、信頼性の高いデジタルカメラが実現できる。 In the digital camera of the present invention, the display unit 2102 may function as a display medium such as a television receiver by receiving a signal such as a video signal or an audio signal with the antenna 2105. Note that speakers, operation switches, and the like in the case of functioning as a display medium may be provided as appropriate. According to the present invention, a highly reliable digital camera having a high-definition display portion can be realized.

図１４（ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明により、高精細な表示部を有し、且つ、信頼性の高いノート型パーソナルコンピュータを実現することができる。 FIG. 14B shows a notebook personal computer, which includes a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, an external connection port 2205, a pointing mouse 2206, and the like. According to the present invention, a notebook personal computer having a high-definition display portion and high reliability can be realized.

図１４（ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、筐体２３０２、表示部Ａ２３０３、表示部Ｂ２３０４、記録媒体（ＤＶＤ等）読み込み部２３０５、操作キー２３０６、スピーカー部２３０７等を含む。表示部Ａ２３０３は主として画像情報を表示し、表示部Ｂ２３０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い画像再生装置を実現することができる。 FIG. 14C shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2301, a housing 2302, a display portion A2303, a display portion B2304, and a recording medium (DVD or the like). A reading unit 2305, operation keys 2306, a speaker unit 2307, and the like are included. A display portion A2303 mainly displays image information, and a display portion B2304 mainly displays character information. Note that an image reproducing device provided with a recording medium includes a home game machine and the like. According to the present invention, a highly reliable image reproducing device having a high-definition display portion can be realized.

また、図１４（ｄ）は表示装置であり、筐体２４０１、支持台２４０２、表示部２４０３、スピーカ２４０４、ビデオ入力端子２４０５などを含む。この表示装置は、上述した実施の形態で示した作製方法により形成した薄膜ＴＦＴをその表示部２４０３および駆動回路に用いることにより作製される。なお、表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、高精細な表示部を有し、且つ、信頼性の高い表示装置、特に２２インチ〜５０インチの大画面を有する大型の表示装置を実現することができる。 FIG. 14D shows a display device, which includes a housing 2401, a support base 2402, a display portion 2403, a speaker 2404, a video input terminal 2405, and the like. This display device is manufactured by using the thin film TFT formed by the manufacturing method described in the above embodiment for the display portion 2403 and a driver circuit. The display device includes a liquid crystal display device, a light emitting device, and the like, and specifically includes all information display devices such as a computer, a television receiver, and an advertisement display. According to the present invention, a highly reliable display device having a high-definition display portion and particularly a large display device having a large screen of 22 inches to 50 inches can be realized.

図１５で示す携帯電話機は、操作スイッチ類３００４、マイクロフォン３００５などが備えられた本体（ａ）３００１と、表示パネル（ａ）３００８、表示パネル（ｂ）３００９、スピーカ３００６などが備えられた本体（ｂ）３００２とが、蝶番３０１０で開閉可能に連結されている。表示パネル（ａ）３００８と表示パネル（ｂ）３００９は、回路基板３００７と共に本体（ｂ）３００２の筐体３００３の中に収納される。表示パネル（ａ）３００８及び表示パネル（ｂ）３００９の画素部は筐体３００３に形成された開口窓から視認できるように配置される。 The mobile phone shown in FIG. 15 includes a main body (a) 3001 provided with operation switches 3004, a microphone 3005, and the like, and a main body (including a display panel (a) 3008, a display panel (b) 3009, a speaker 3006, and the like ( b) 3002 is connected by a hinge 3010 so that it can be opened and closed. The display panel (a) 3008 and the display panel (b) 3009 are housed in the housing 3003 of the main body (b) 3002 together with the circuit board 3007. The pixel portions of the display panel (a) 3008 and the display panel (b) 3009 are arranged so as to be visible from an opening window formed in the housing 3003.

表示パネル（ａ）３００８と表示パネル（ｂ）３００９は、その携帯電話機３０００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（ａ）３００８を主画面とし、表示パネル（ｂ）３００９を副画面として組み合わせることができる。 In the display panel (a) 3008 and the display panel (b) 3009, specifications such as the number of pixels can be set as appropriate in accordance with the function of the mobile phone 3000. For example, the display panel (a) 3008 can be combined as a main screen and the display panel (b) 3009 can be combined as a sub-screen.

また、アンテナ３０１１で映像信号や音声信号等の信号を受信することにより、表示パネル（ａ）３００８をテレビ受像器などの表示媒体として機能させてもよい。 Alternatively, the display panel (a) 3008 may function as a display medium such as a television receiver by receiving a signal such as a video signal or an audio signal with the antenna 3011.

本発明により、高精細な表示部を有し、且つ、信頼性の高い携帯情報端末を実現することができる。 According to the present invention, a highly reliable portable information terminal having a high-definition display portion can be realized.

本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番３０１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類３００４、表示パネル（ａ）３００８、表示パネル（ｂ）３００９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施の形態の構成を適用しても、同様な効果を得ることができる。 The mobile phone according to the present embodiment can be transformed into various modes depending on the function and application. For example, a mobile phone with a camera may be provided by incorporating an image sensor at the hinge 3010. In addition, the above-described effects can be achieved even when the operation switches 3004, the display panel (a) 3008, and the display panel (b) 3009 are housed in one housing. Moreover, even if the configuration of the present embodiment is applied to an information display terminal having a plurality of display units, the same effect can be obtained.

以上の様に、本発明を実施する、即ち実施の形態１乃至５のいずれか一の作製方法または構成を用いて、様々な電子機器を完成させることができる。 As described above, various electronic devices can be completed using the manufacturing method or the structure according to any one of Embodiments 1 to 5 according to the present invention.

本実施例では、本発明のマルチゲート（少なくとも２つ以上のゲート電極と、直列に接続され、且つソース領域とドレイン領域との間に位置する少なくとも２つ以上のチャネル形成領域を含んだ半導体層を有する）構造を有し、第１のチャネル形成領域（ソース領域に近接するチャネル形成領域）のチャネル長が第２のチャネル形成領域（ドレイン領域に近接するチャネル形成領域）のチャネル長よりも大きいＴＦＴ（以下、Ｔｙｐｅ−Ａとする）と、マルチゲート構造を有し、第１のチャネル形成領域と第２のチャネル形成領域のチャネル長が等しいＴＦＴ（以下、Ｔｙｐｅ−Ｂとする）と、マルチゲート構造を有し、第１のチャネル形成領域のチャネル長が第２のチャネル形成領域のチャネル長よりも小さいＴＦＴ（以下Ｔｙｐｅ−Ｃとする）とについて、各々のＴＦＴの特性を比較した。 In this embodiment, the multi-gate of the present invention (a semiconductor layer including at least two or more gate electrodes and at least two or more channel formation regions connected in series and located between a source region and a drain region) The channel length of the first channel formation region (channel formation region close to the source region) is larger than the channel length of the second channel formation region (channel formation region close to the drain region) A TFT (hereinafter referred to as Type-A), a TFT (hereinafter referred to as Type-B) having a multi-gate structure and having the same channel length in the first channel formation region and the second channel formation region, A TFT having a gate structure in which the channel length of the first channel formation region is smaller than the channel length of the second channel formation region (hereinafter referred to as Type-C). That) and for, comparison of characteristics of each of the TFT.

上記Ｔｙｐｅ−Ａ、Ｔｙｐｅ−Ｂ、Ｔｙｐｅ−Ｃのマルチゲート構造のｐチャネル型ＴＦＴについて、それぞれ次のようにパラメータを設定し、ドレイン電流のゲート電圧依存性を測定した。 With respect to the p-channel type TFTs having the multi-gate structures of Type-A, Type-B, and Type-C, parameters were set as follows, and the gate voltage dependence of the drain current was measured.

Ｔｙｐｅ−ＡのＴＦＴは、２つのゲート電極と、直列に接続された２つのチャネル形成領域を有するマルチゲート構造のｐチャネル型ＴＦＴとした。Ｔｙｐｅ−Ａのマルチゲート構造のＴＦＴの有する第１のチャネル形成領域のチャネル長Ｌ_１は３．２μｍとし、第２のチャネル形成領域のチャネル長Ｌ_２は１．５μｍとした。 The Type-A TFT is a multi-gate p-channel TFT having two gate electrodes and two channel formation regions connected in series. The channel length L1 of the _first channel formation region of the Type-A multi-gate TFT is 3.2 μm, and the channel length L2 of the _second channel formation region is 1.5 μm.

Ｔｙｐｅ−ＢのＴＦＴは、２つのゲート電極と、直列に接続された２つのチャネル形成領域を有するマルチゲート構造のｐチャネル型ＴＦＴとした。Ｔｙｐｅ−Ｂのマルチゲート構造のＴＦＴの有する第１のチャネル形成領域のチャネル長Ｌ_１は２．４μｍとし、第２のチャネル形成領域のチャネル長Ｌ_２も２．４μｍとし、２つのチャネル形成領域のチャネル長は等しいものとした。 The Type-B TFT is a multi-gate p-channel TFT having two gate electrodes and two channel formation regions connected in series. The channel length L ₁ of the first channel formation region of the Type-B multi-gate TFT is 2.4 μm, the channel length L _{2 of} the second channel formation region is also 2.4 μm, and two channel formation regions Were assumed to have the same channel length.

Ｔｙｐｅ−ＣのＴＦＴは、２つのゲート電極と、直列に接続された２つのチャネル形成領域を有するマルチゲート構造のｐチャネル型ＴＦＴとした。Ｔｙｐｅ−Ｃのマルチゲート構造のＴＦＴの有する第１のチャネル形成領域のチャネル長Ｌ_１は１．５μｍとし、第２のチャネル形成領域のチャネル長Ｌ_２は３．２μｍとした。 The Type-C TFT is a p-channel TFT having a multi-gate structure having two gate electrodes and two channel formation regions connected in series. The channel length L1 of the _first channel formation region of the Type-C multi-gate TFT is 1.5 μm, and the channel length L2 of the _second channel formation region is 3.2 μm.

その他、ゲート絶縁膜、チャネル形成領域、及びドレイン電圧については以下のように設定し、上記Ｔｙｐｅ−Ａ〜Ｔｙｐｅ−ＣのＴＦＴにおいて共通のパラメータとした。ゲート絶縁膜を酸化珪素膜とし、その膜厚を１１０ｎｍとし、第１のチャネル形成領域及び第２のチャネル形成領域は、シリコン膜を用いてチャネル幅（Ｗ）を２３．７μｍとし、ドレイン電圧（Ｖｄ）を−１２Ｖにそれぞれ設定した。 In addition, the gate insulating film, the channel formation region, and the drain voltage were set as follows, and were used as parameters common to the TFTs of Type-A to Type-C. The gate insulating film is a silicon oxide film, the film thickness is 110 nm, the first channel formation region and the second channel formation region are formed using a silicon film, the channel width (W) is 23.7 μm, and the drain voltage ( Vd) was set to -12V, respectively.

図１６に、Ｔｙｐｅ−Ａ、Ｔｙｐｅ−Ｂ、Ｔｙｐｅ−Ｃのマルチゲート構造のＴＦＴについて、ドレイン電流のゲート電圧依存性を測定した結果を示す。以下、得られたドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性をＩｄ−Ｖｇカーブとする。 FIG. 16 shows the results of measuring the gate voltage dependence of the drain current for TFTs having a multi-gate structure of Type-A, Type-B, and Type-C. Hereinafter, the obtained drain current (Id) -gate voltage (Vg) characteristic is referred to as an Id-Vg curve.

図１６より、Ｔｙｐｅ−Ｂ、Ｔｙｐｅ−ＣのＴＦＴはＩｄ−Ｖｇカーブの立ち上がり領域にコブ状の特性不良が発生した。一方、本発明のＴｙｐｅ−Ａのマルチゲート構造のＴＦＴはＴｙｐｅ−Ｂ、Ｔｙｐｅ−Ｃのマルチゲート構造のＴＦＴと比較して、Ｉｄ−Ｖｇカーブの立ち上がり領域にコブ状の特性不良は発生しなかった。 As shown in FIG. 16, Type-B and Type-C TFTs had a bump-like characteristic defect in the rising region of the Id-Vg curve. On the other hand, the type-A multi-gate TFT of the present invention does not cause a hump-like characteristic defect in the rising region of the Id-Vg curve as compared with the type-B and type-C multi-gate TFTs. It was.

本発明者らは、鋭意検討を重ねた結果、Ｉｄ−Ｖｇカーブの立ち上がり領域にコブ状の特性不良が発生する理由を見出した。更に、本発明のＴｙｐｅ−Ａのマルチゲート構造のＴＦＴがＴＦＴの特性不良、具体的にはＩｄ−Ｖｇカーブの立ち上がり領域に生じるコブ状の特性不良を防ぐことを見出した。以下、Ｔｙｐｅ−Ｂのマルチゲート構造のＴＦＴを用いて、コブ状の特性不良が発生する理由を説明する。 As a result of intensive studies, the present inventors have found the reason why a hump-like characteristic defect occurs in the rising region of the Id-Vg curve. Furthermore, the present inventors have found that Type-A multi-gate TFTs of the present invention prevent TFT characteristic defects, specifically, bump-like characteristic defects that occur in the rising region of the Id-Vg curve. Hereinafter, the reason why a hump-like characteristic defect occurs using a Type-B multi-gate TFT will be described.

Ｔｙｐｅ−Ｂのマルチゲート構造のＴＦＴは、上記で説明したように、第１のチャネル形成領域のチャネル長と、第２のチャネル形成領域のチャネル長が等しいＴＦＴである。また、以下の説明では、マルチゲート構造のＴＦＴのうち、第１のチャネル形成領域を有するＴＦＴ部分を第１のＴＦＴ２０１とし、第２のチャネル形成領域を有するＴＦＴ部分を第２のＴＦＴ２０２とする。なお、第１のＴＦＴ２０１においてドレイン領域側となり、第２のＴＦＴ２０２においてはソース領域側となる不純物領域部分の電位を中間電位（ＶＭ）とする。 As described above, the Type-B multi-gate TFT is a TFT in which the channel length of the first channel formation region is equal to the channel length of the second channel formation region. In the following description, among the TFTs having a multi-gate structure, a TFT portion having a first channel formation region is referred to as a first TFT 201, and a TFT portion having a second channel formation region is referred to as a second TFT 202. Note that the potential of the impurity region which is on the drain region side in the first TFT 201 and is on the source region side in the second TFT 202 is an intermediate potential (VM).

図１７（ａ）はゲート電圧（Ｖｇ）＝＋２Ｖを掛けた場合である。この場合は、どちらのＴＦＴにも電流は流れてはいない。ただし、第２のＴＦＴ２０２にはオフ電流が流れている。 FIG. 17A shows a case where the gate voltage (Vg) = + 2V is applied. In this case, no current flows through either TFT. However, an off-current flows through the second TFT 202.

図１７（ｂ）はＶｇ＝＋１Ｖを掛けた場合である。この場合、短チャネル効果によって、第１のＴＦＴに電流が流れ始める。その結果、中間電位（ＶＭ）が変化し、第２のＴＦＴ２０２のソース領域−ドレイン領域間の電位差（Ｖｄ−ＶＭの絶対値で、以下｜Ｖｄ−ＶＭ｜と表す）が大きくなる。また、第２のＴＦＴは（ａ）と同様にオフ電流が流れている。 FIG. 17B shows a case where Vg = + 1V is applied. In this case, a current starts to flow through the first TFT due to the short channel effect. As a result, the intermediate potential (VM) changes, and the potential difference between the source region and the drain region of the second TFT 202 (absolute value of Vd−VM, hereinafter referred to as | Vd−VM |) increases. Further, an off-current flows through the second TFT as in (a).

図１７（ｃ）はＶｇ＝＋０．７５Ｖを掛けた場合である。この場合、（ｂ）と同様に、短チャネル効果により第１のＴＦＴ２０１は電流が流れている。また、第２のＴＦＴ２０２のＶｇｓ（＝Ｖｇ−ＶＭ）が大きくなり、ソース領域−ドレイン領域間に掛かる電圧（｜Ｖｄ−ＶＭ｜）が大きくなると、第２のＴＦＴ２０２に流れているオフ電流が上昇する。この場合、短チャネル効果によって第１のＴＦＴに流れている電流と、第２のＴＦＴ２０２に流れているオフ電流との関係がある一定の条件を満たすと、本来流れないはずのところでドレイン電流が流れてしまう。その結果、Ｉｄ−Ｖｇカーブの立ち上がり領域にコブ状の不良が発生する。 FIG. 17C shows a case where Vg = + 0.75V is applied. In this case, as in (b), current flows through the first TFT 201 due to the short channel effect. Further, when Vgs (= Vg−VM) of the second TFT 202 increases and the voltage (| Vd−VM |) applied between the source region and the drain region increases, the off-current flowing through the second TFT 202 increases. To do. In this case, if a certain condition is satisfied between the current flowing in the first TFT due to the short channel effect and the off-current flowing in the second TFT 202, the drain current flows where it should not originally flow. End up. As a result, a hump-like defect occurs in the rising region of the Id-Vg curve.

図１７（ｄ）はＶｇ＝＋０．５Ｖを掛けた場合である。この場合、第２のＴＦＴ２０２は第１のＴＦＴ２０１と同様に短チャネル効果により電流が流れる。 FIG. 17D shows a case where Vg = + 0.5 V is applied. In this case, a current flows through the second TFT 202 due to the short channel effect in the same manner as the first TFT 201.

図１７（ｅ）はＶｇ＝０Ｖの場合である。この場合、第１のＴＦＴ２０１は、ドレイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）特性における線形領域で電流が流れる。また、第２のＴＦＴは、Ｖｄ−Ｉｄ特性における飽和領域で電流が流れる。 FIG. 17E shows the case where Vg = 0V. In this case, a current flows through the first TFT 201 in a linear region in the drain voltage (Vd) -drain current (Id) characteristic. In the second TFT, a current flows in a saturation region in the Vd-Id characteristic.

以上より、マルチゲート構造のＴＦＴを構成する第１のＴＦＴ２０１、第２のＴＦＴ２０２それぞれにおいて短チャネル化が進んだことで、第１のＴＦＴ２０１に短チャネル効果が強くなることにより流れ始める電流と、第２のＴＦＴ２０２に流れているオフ電流との釣り合いが取れてしまう結果、本来流れないはずのところでドレイン電流が流れてしまうことがわかった。その結果、Ｉｄ−Ｖｇカーブの立ち上がり領域にコブ状の不良が発生することがわかった。 As described above, since the first TFT 201 and the second TFT 202 constituting the multi-gate TFT each have a shorter channel, the first TFT 201 starts to flow due to the stronger short channel effect. As a result of the balance with the off-current flowing through the second TFT 202, it was found that the drain current flows where it should not flow. As a result, it was found that a hump-like defect occurred in the rising region of the Id-Vg curve.

Ｔｙｐｅ−Ａのマルチゲート構造のＴＦＴでは、第１のチャネル形成領域のチャネル長を第２のチャネル形成領域のチャネル長より長くすることで、ソース側ＴＦＴが短チャネル効果により電流が流れることを抑制することができる。その結果、（ｂ）、（ｃ）で見られる、第２のＴＦＴ２０２に流れるオフ電流との関係で、本来流れないはずのところでドレイン電流が流れてしまうという現象を抑制することができる。したがって、Ｉｄ−Ｖｇカーブの立ち上がり領域の不良を防ぐことができ、ＴＦＴの特性不良を防ぐことができる。 In the Type-A multi-gate TFT, the channel length of the first channel formation region is made longer than the channel length of the second channel formation region, thereby suppressing current from flowing through the source side TFT due to the short channel effect. can do. As a result, it is possible to suppress the phenomenon that the drain current flows where it should not originally flow because of the relationship with the off-current flowing through the second TFT 202, as seen in (b) and (c). Accordingly, it is possible to prevent a defect in the rising region of the Id-Vg curve and to prevent a defect in TFT characteristics.

図１０では、電極５２９の端面を覆うように薄い無機絶縁膜からなる第４の層間絶縁膜７００を設け、電極５２９の上面の一部で第１の電極５４１と接続させた例を示したが、特に限定されず、端面と第１の電極５４１とが接する接続構造としてもよい。 FIG. 10 shows an example in which a fourth interlayer insulating film 700 made of a thin inorganic insulating film is provided so as to cover the end face of the electrode 529 and is connected to the first electrode 541 at a part of the upper surface of the electrode 529. There is no particular limitation, and a connection structure in which the end surface is in contact with the first electrode 541 may be employed.

電極５２９と第１の電極５４１の電気的な接続を確認するため、積層構造がほぼ同じＴＥＧを作製した後、電気的な接続を電気測定で確認し、接続部分周辺の断面ＳＴＥＭ写真を撮影した。図１８（Ａ）に断面の模式図を示し、図１８（Ｂ）にその断面ＳＴＥＭ写真を示す。 In order to confirm the electrical connection between the electrode 529 and the first electrode 541, a TEG having substantially the same laminated structure was manufactured, and then the electrical connection was confirmed by electrical measurement, and a cross-sectional STEM photograph around the connection portion was taken. . FIG. 18A shows a schematic cross-sectional view, and FIG. 18B shows a cross-sectional STEM photograph.

図１８（Ａ）に示すように第１層間絶縁膜３０１には開口が形成され、その上に配線３０２が形成されている。模式図では示していないが、第１層間絶縁膜３０１の開口を介して配線３０２は半導体層と接している。なお、配線３０２は、図１８（Ａ）では簡略化のため、単層で示しているが、図１８（Ｂ）に示すようにチタン膜とアルミニウム膜とチタン膜の３層構造としている。配線３０２の端面を覆うように膜厚１５０ｎｍの第２層間絶縁膜３０３が形成され、第１層間絶縁膜３０１の開口と重なるように第２層間絶縁膜３０３にも開口を形成している。第２層間絶縁膜３０３の開口を介して第１の電極３０４が形成され、その第１の電極及び第２層間絶縁膜を覆うように隔壁となる有機樹脂膜３０５を形成している。スピンコート法によって形成する有機樹脂膜３０５の膜厚設定を１μｍとしたため、配線の端面の上方においては有機樹脂膜が１μｍよりも薄くなっている。なお、有機樹脂膜３０５は、スピンコート法などの塗布法で形成される絶縁膜であればよく、シロキサンを含む膜を用いてもよい。 As shown in FIG. 18A, an opening is formed in the first interlayer insulating film 301, and a wiring 302 is formed thereon. Although not shown in the schematic diagram, the wiring 302 is in contact with the semiconductor layer through the opening of the first interlayer insulating film 301. Note that the wiring 302 is illustrated as a single layer in FIG. 18A for simplicity, but has a three-layer structure of a titanium film, an aluminum film, and a titanium film as illustrated in FIG. A second interlayer insulating film 303 having a thickness of 150 nm is formed so as to cover the end face of the wiring 302, and an opening is also formed in the second interlayer insulating film 303 so as to overlap with the opening of the first interlayer insulating film 301. A first electrode 304 is formed through the opening of the second interlayer insulating film 303, and an organic resin film 305 serving as a partition is formed so as to cover the first electrode and the second interlayer insulating film. Since the film thickness of the organic resin film 305 formed by spin coating is set to 1 μm, the organic resin film is thinner than 1 μm above the end face of the wiring. Note that the organic resin film 305 may be an insulating film formed by a coating method such as a spin coating method, or a film containing siloxane may be used.

また、図１９（Ａ）に図１８（Ａ）とは接続構造の異なるＴＥＧを作製した例を示す。図１９（Ａ）に断面の模式図を示し、図１９（Ｂ）にその断面ＳＴＥＭ写真を示す。なお、図１８（Ａ）と同じ部分には同じ符号を用いて説明する。図１９（Ａ）に示す構造は、配線の端面の上方において膜厚の薄膜化を抑える構造である。第１の電極３０４と配線３０２とが接する部分において、第２層間絶縁膜を形成しないため、図１８（Ａ）に示す構造よりも有機樹脂膜の膜厚を厚くすることができる。従って、図１９（Ａ）の構造においては、第１層間絶縁膜と第１の電極とが接する部分がある。 FIG. 19A shows an example in which a TEG having a connection structure different from that in FIG. FIG. 19A shows a schematic cross-sectional view, and FIG. 19B shows a cross-sectional STEM photograph. Note that the same portions as those in FIG. 18A are described using the same reference numerals. The structure shown in FIG. 19A is a structure that suppresses a reduction in film thickness above the end face of the wiring. Since the second interlayer insulating film is not formed in the portion where the first electrode 304 and the wiring 302 are in contact with each other, the thickness of the organic resin film can be made thicker than the structure shown in FIG. Accordingly, in the structure of FIG. 19A, there is a portion where the first interlayer insulating film is in contact with the first electrode.

また、図２０（Ａ）に図１８（Ａ）及び図１９（Ａ）とは接続構造の異なるＴＥＧを作製した例を示す。図２０（Ａ）に断面の模式図を示し、図２０（Ｂ）にその断面ＳＴＥＭ写真を示す。なお、図１８（Ａ）と同じ部分には同じ符号を用いて説明する。図２０（Ａ）の構造は、第１の電極３０４の端面が第２層間絶縁膜の開口の内部に位置する例である。従って図２０（Ａ）の構造では配線と第１の電極との界面が第１の電極の形成のためのエッチング時に露呈する。この構造は、界面、即ちチタン膜とＩＴＳＯ膜との界面からエッチングが進行しやすいため、図２０（Ｂ）の断面写真では第１の電極の端部が逆テーパ形状となっていることが確認できる。即ち、図２０（Ａ）の構造を作製する際、第１の電極が過剰にエッチングされやすいため、配線と重なる第１の電極が消失してしまい、電気的な接続が困難となる可能性がある。これらのことから、製造プロセス上は図２０（Ａ）の接続構造よりも図１８（Ａ）の接続構造のほうが好ましい。 FIG. 20A shows an example in which a TEG having a connection structure different from that in FIGS. 18A and 19A is manufactured. FIG. 20A shows a schematic cross-sectional view, and FIG. 20B shows a cross-sectional STEM photograph. Note that the same portions as those in FIG. 18A are described using the same reference numerals. The structure in FIG. 20A is an example in which the end face of the first electrode 304 is located inside the opening of the second interlayer insulating film. Therefore, in the structure of FIG. 20A, the interface between the wiring and the first electrode is exposed during the etching for forming the first electrode. In this structure, since etching is likely to proceed from the interface, that is, the interface between the titanium film and the ITSO film, it is confirmed that the end portion of the first electrode has a reverse taper shape in the cross-sectional photograph of FIG. it can. That is, when the structure of FIG. 20A is manufactured, the first electrode is likely to be excessively etched, so that the first electrode that overlaps with the wiring disappears and electrical connection may be difficult. is there. For these reasons, the connection structure shown in FIG. 18A is preferable to the connection structure shown in FIG.

ただし、図１９（Ａ）の構造でも図２０（Ａ）の構造でも図１８（Ａ）の構造と同様に電気的な接続が確認できたため、この実験結果から、いずれの構造としてもよいと言える。 However, since the electrical connection was confirmed in both the structure of FIG. 19A and the structure of FIG. 20A in the same manner as the structure of FIG. 18A, it can be said that any structure can be used from this experimental result. .

本発明の半導体装置の例を示す断面図Sectional drawing which shows the example of the semiconductor device of this invention 本発明の半導体装置を作製する方法の一例を示す断面図Sectional drawing which shows an example of the method of manufacturing the semiconductor device of this invention 本発明の半導体装置を作製する方法の一例を示す断面図Sectional drawing which shows an example of the method of manufacturing the semiconductor device of this invention 本発明の半導体装置の例を示す断面図Sectional drawing which shows the example of the semiconductor device of this invention 本発明の半導体装置を作製する方法の一例を示す図4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置を作製する方法の一例を示す図4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の発光装置の例を示す断面図Sectional drawing which shows the example of the light-emitting device of this invention 本発明の発光装置の画素部の上面図The top view of the pixel part of the light-emitting device of this invention 発光装置の画素部の等価回路の例を示す図FIG. 11 is a diagram illustrating an example of an equivalent circuit of a pixel portion of a light-emitting device. 本発明の発光装置の例を示す断面図Sectional drawing which shows the example of the light-emitting device of this invention 本発明の発光装置の例を示す断面図Sectional drawing which shows the example of the light-emitting device of this invention 本発明のモジュールの例を示す図The figure which shows the example of the module of this invention 本発明のモジュールの例を示す断面図Sectional drawing which shows the example of the module of this invention 電子機器の一例を示す図FIG. 7 illustrates an example of an electronic device 電子機器の一例を示す図FIG. 7 illustrates an example of an electronic device 本発明の半導体装置のドレイン電流のゲート電圧依存性の一例を示す図The figure which shows an example of the gate voltage dependence of the drain current of the semiconductor device of this invention 特性不良の計算結果の一例を示す図Diagram showing an example of calculation results of characteristic defects 発光素子の第１の電極と、配線との接続部分の断面模式図と断面ＳＴＥＭ写真。The cross-sectional schematic diagram and cross-sectional STEM photograph of the connection part of the 1st electrode of a light emitting element, and wiring. 発光素子の第１の電極と、配線との接続部分の断面模式図と断面ＳＴＥＭ写真。The cross-sectional schematic diagram and cross-sectional STEM photograph of the connection part of the 1st electrode of a light emitting element, and wiring. 発光素子の第１の電極と、配線との接続部分の断面模式図と断面ＳＴＥＭ写真。The cross-sectional schematic diagram and cross-sectional STEM photograph of the connection part of the 1st electrode of a light emitting element, and wiring.

符号の説明Explanation of symbols

１０基板
１１第１の絶縁膜
１２半導体層
１３第２の絶縁膜
１４ゲート電極
１５ゲート電極
１６第３の絶縁膜
１７第４の絶縁膜
１８ソース電極
１９ドレイン電極
２１チャネル形成領域
２２チャネル形成領域
２３高濃度不純物領域
２４ソース領域
２５ドレイン領域
３１ａ導電層
３１ｂ導電層
３２ａ導電層
３２ｂ導電層
１００基板
１０１第１の絶縁膜
１０２半導体層
１０３第２の絶縁膜
１０４第１の導電層
１０５第２の導電層
１０６ａ第２のレジストマスク
１０６ｂ第２のレジストマスク
１０７ａ第１のゲート電極
１０７ｂ第２のゲート電極
１０８ソース領域
１０９ドレイン領域
１１０高濃度不純物領域
１１１第１のチャネル形成領域
１１２第２のチャネル形成領域
１１３第３の絶縁膜
１１４第４の絶縁膜
１１５ソース電極
１１６ドレイン電極
２０１第１のＴＦＴ
２０２第２のＴＦＴ
３０１第１層間絶縁膜
３０２配線
３０３第２層間絶縁膜
３０４第１の電極
３０５有機樹脂膜
４０１第１のチャネル形成領域
４０２第２のチャネル形成領域
４０３高濃度不純物領域
４０４ソース領域
４０５ドレイン領域
４０６ａ第１のＬＤＤ領域
４０６ｂ第１のＬＤＤ領域
４０７ａ第２のＬＤＤ領域
４０７ｂ第２のＬＤＤ領域
４１１第１のチャネル形成領域
４１２第２のチャネル形成領域
４１３高濃度不純物領域
４１４ソース領域
４１５ドレイン領域
４１６ａ第１のＬＤＤ領域
４１６ｂ第１のＬＤＤ領域
４１７ａ第２のＬＤＤ領域
４１７ｂ第２のＬＤＤ領域
５００基板
５０１ａ下地絶縁膜
５０１ｂ下地絶縁膜
５０２、５０３、５０４、５０５半導体層
５０６ゲート絶縁膜
５０７ａ、５０７ｂ、５０７ｃ、５０７ｄ、５０７ｅ、５０７ｆ第２のレジストマスク
５０８ａ、５０８ｂ、５０８ｃ、５０８ｄ、５０８ｅ、５０８ｆ第１の導電層
５０９ａ、５０９ｂ、５０９ｃ、５０９ｄ、５０９ｅ、５０９ｆ第２の導電層
５１０ａ、５１０ｂ、５１０ｃ、５１０ｄ、５１０ｅ、５１０ｆ第１の導電層
５１１ａ、５１１ｂ、５１１ｃ、５１１ｄ、５１１ｅ、５１１ｆ第２の導電層
５１２ａ、５１２ｂ、５１２ｃ、５１２ｄ、５１２ｅ、５１２ｆゲート電極
５１３第１の不純物領域
５１４ａ、５１４ｂ、５１４ｃ、５１４ｄ第３のレジストマスク
５１５第２の不純物領域
５１６第３の不純物領域
５１７第４のレジストマスク
５１８、５１９、５２０、５２１、５２２第４の不純物領域
５２３ａ、５２３ｂ、５２４ａ、５２４ｂ、５２５ａ、５２５ｂ第５の不純物領域
５２６第２のチャネル形成領域
５２７第１のチャネル形成領域
５２８ａ第１の層間絶縁膜
５２８ｂ第２の層間絶縁膜
５２８ｃ第３の層間絶縁膜
５２９、５３０、５３１、５３２、５３３、５３４、５３５、５３６電極
５３７駆動用ＴＦＴ
５３８スイッチング用ＴＦＴ
５３９ｎチャネル型ＴＦＴ
５４０ｐチャネル型ＴＦＴ
５４１第１の電極
５４２絶縁物
５４３有機化合物を含む層
５４４第２の電極
５４５保護層
５４６シール材
５４７充填材
５４８封止基板
５４９異方性導電層
５５０ＦＰＣ
５５１画素部
５５２駆動回路部
５５３端子部
５６０電極
５６１電極
６８０絶縁物の周縁
７００第４の層間絶縁膜
７４６シール材
８００第４の層間絶縁膜
８０１第５の層間絶縁膜
９００カソード側電源線
９０１ゲート配線
９０２ソース配線
９０３Ｒ赤色を発光する発光素子
９０４Ｒアノード側電源線（Ｒ）
９０３Ｇ緑色を発光する発光素子
９０４Ｇアノード側電源線（Ｇ）
９０３Ｂ青色を発光する発光素子
９０４Ｂアノード側電源線（Ｂ）
９３７ＴＦＴ
９３８ＴＦＴ
１００１第１の駆動回路
１００２画素部
１００３ゲート側駆動回路
１００４封止基板
１００５シール材
１００７接続領域
１００８端子部
１００９ＦＰＣ
１０１０基板
１１０１駆動ＩＣ
１１０２画素部
１１０４封止基板
１１０５シール材
１１０７接続領域
１１０８端子部
１１０９ＦＰＣ
１１１０基板
１３０１導電層
１３０２配線
１３０３第４の層間絶縁膜
１３０４絶縁物
１３０５第２の電極
１３０６保護層
２１０１本体
２１０２表示部
２１０４操作キー
２１０５アンテナ
２１０６シャッター
２２０１本体
２２０２筐体
２２０３表示部
２２０４キーボード
２２０５外部接続ポート
２２０６ポインティングマウス
２３０１本体
２３０２筐体
２３０３表示部Ａ
２３０４表示部Ｂ
２３０５記録媒体読み込み部
２３０６操作キー
２３０７スピーカー部
２４０１筐体
２４０２支持台
２４０３表示部
２４０４スピーカ
２４０５ビデオ入力端子
３０００携帯電話機
３００１本体（ａ）
３００２本体（ｂ）
３００３筐体
３００４操作スイッチ類
３００５マイクロフォン
３００６スピーカ
３００７回路基板
３００８表示パネル（ａ）
３００９表示パネル（ｂ）
３０１０蝶番
３０１１アンテナ 10 substrate 11 first insulating film 12 semiconductor layer 13 second insulating film 14 gate electrode 15 gate electrode 16 third insulating film 17 fourth insulating film 18 source electrode 19 drain electrode 21 channel forming region 22 channel forming region 23 High concentration impurity region 24 Source region 25 Drain region 31a Conductive layer 31b Conductive layer 32a Conductive layer 32b Conductive layer 100 Substrate 101 First insulating film 102 Semiconductor layer 103 Second insulating film 104 First conductive layer 105 Second conductive Layer 106a second resist mask 106b second resist mask 107a first gate electrode 107b second gate electrode 108 source region 109 drain region 110 high-concentration impurity region 111 first channel formation region 112 second channel formation region 113 Third insulating film 114 Fourth insulating film 115 Source power Electrode 116 Drain electrode 201 First TFT
202 2nd TFT
301 first interlayer insulating film 302 wiring 303 second interlayer insulating film 304 first electrode 305 organic resin film 401 first channel forming region 402 second channel forming region 403 high concentration impurity region 404 source region 405 drain region 406a first 1 LDD region 406b 1st LDD region 407a 2nd LDD region 407b 2nd LDD region 411 1st channel formation region 412 2nd channel formation region 413 High concentration impurity region 414 Source region 415 Drain region 416a 1st LDD region 416b First LDD region 417a Second LDD region 417b Second LDD region 500 Substrate 501a Base insulating film 501b Base insulating film 502, 503, 504, 505 Semiconductor layer 506 Gate insulating films 507a, 507b, 507c, 507d, 507e 507f Second resist masks 508a, 508b, 508c, 508d, 508e, 508f First conductive layers 509a, 509b, 509c, 509d, 509e, 509f Second conductive layers 510a, 510b, 510c, 510d, 510e, 510f First conductive layer 511a, 511b, 511c, 511d, 511e, 511f Second conductive layer 512a, 512b, 512c, 512d, 512e, 512f Gate electrode 513 First impurity region 514a, 514b, 514c, 514d Third Resist mask 515 Second impurity region 516 Third impurity region 517 Fourth resist mask 518, 519, 520, 521, 522 Fourth impurity region 523a, 523b, 524a, 524b, 525a, 525b Fifth impurity region 5 26 Second channel forming region 527 First channel forming region 528a First interlayer insulating film 528b Second interlayer insulating film 528c Third interlayer insulating film 529, 530, 531, 532, 533, 534, 535, 536 Electrode 537 Driving TFT
538 TFT for switching
539 n-channel TFT
540 p-channel TFT
541 First electrode 542 Insulator 543 Layer 544 containing an organic compound Second electrode 545 Protective layer 546 Sealing material 547 Filling material 548 Sealing substrate 549 Anisotropic conductive layer 550 FPC
551 Pixel portion 552 Drive circuit portion 553 Terminal portion 560 Electrode 561 Electrode 680 Insulator peripheral edge 700 Fourth interlayer insulating film 746 Sealing material 800 Fourth interlayer insulating film 801 Fifth interlayer insulating film 900 Cathode side power supply line 901 Gate Wiring 902 Source wiring 903R Light emitting element 904R that emits red light Anode-side power line (R)
903G Green light emitting element 904G Anode side power line (G)
903B Light emitting element 904B emitting blue light Anode side power line (B)
937 TFT
938 TFT
1001 First driver circuit 1002 Pixel portion 1003 Gate side driver circuit 1004 Sealing substrate 1005 Sealing material 1007 Connection region 1008 Terminal portion 1009 FPC
1010 Substrate 1101 Drive IC
1102 Pixel portion 1104 Sealing substrate 1105 Sealing material 1107 Connection region 1108 Terminal portion 1109 FPC
1110 Substrate 1301 Conductive layer 1302 Wiring 1303 Fourth interlayer insulating film 1304 Insulator 1305 Second electrode 1306 Protective layer 2101 Main body 2102 Display unit 2104 Operation key 2105 Antenna 2106 Shutter 2201 Main body 2202 Housing 2203 Display unit 2204 Keyboard 2205 External connection Port 2206 Pointing mouse 2301 Main body 2302 Case 2303 Display unit A
2304 Display B
2305 Recording medium reading unit 2306 Operation key 2307 Speaker unit 2401 Case 2402 Support base 2403 Display unit 2404 Speaker 2405 Video input terminal 3000 Mobile phone 3001 Main body (a)
3002 Body (b)
3003 Case 3004 Operation switches 3005 Microphone 3006 Speaker 3007 Circuit board 3008 Display panel (a)
3009 Display panel (b)
3010 Hinge 3011 Antenna

Claims

絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、
前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、
前記２つのゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、
前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長よりも大きい半導体装置。 Having a semiconductor layer, two gate electrodes, a source electrode and a drain electrode on a substrate having an insulating surface;
The semiconductor layer includes a source region, a drain region, a first channel formation region in contact with the source region, a second channel formation region in contact with the drain region, the first channel formation region, and the second channel A high concentration impurity region located between the channel formation region and
The two gate electrodes are respectively located on the first channel formation region or the second channel formation region via a first insulating film,
The source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film,
The first channel formation region and the second channel formation region are connected in series, and the channel length of the first channel formation region is larger than the channel length of the second channel formation region.

絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、
前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、
前記２つのゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、
前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、
前記第１のチャネル形成領域のチャネル長をＬ_１とし、前記第２のチャネル形成領域のチャネル長をＬ_２とした時、Ｌ_１≧２×Ｌ_２の関係式が成り立つ半導体装置。 Having a semiconductor layer, two gate electrodes, a source electrode and a drain electrode on a substrate having an insulating surface;
The semiconductor layer includes a source region, a drain region, a first channel formation region in contact with the source region, a second channel formation region in contact with the drain region, the first channel formation region, and the second channel A high concentration impurity region located between the channel formation region and
The two gate electrodes are respectively located on the first channel formation region or the second channel formation region via a first insulating film,
The source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film,
The first channel formation region and the second channel formation region are connected in series,
A semiconductor device in which a relational expression of L ₁ ≧ 2 × L ₂ is established, where L ₁ is a channel length of the _first channel formation region and L ₂ is a channel length of the second channel formation region.

絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、
前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、
２つの前記ゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、
前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長よりも大きい半導体装置。 Having a semiconductor layer, two gate electrodes, a source electrode and a drain electrode on a substrate having an insulating surface;
The semiconductor layer includes a source region, a drain region, a first low-concentration impurity region in contact with the source region, a first channel formation region in contact with the first low-concentration impurity region, and a first region in contact with the drain region. 2 low concentration impurity regions, a second channel formation region in contact with the second low concentration impurity region, and a high concentration impurity located between the first channel formation region and the second channel formation region An area, and
The two gate electrodes are respectively positioned on the first channel formation region or the second channel formation region via a first insulating film,
The source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film,
The first channel formation region and the second channel formation region are connected in series, and the channel length of the first channel formation region is larger than the channel length of the second channel formation region.

絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、
前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、
２つの前記ゲート電極は、それぞれ第１の絶縁膜を介して前記第１のチャネル形成領域又は前記第２のチャネル形成領域上に位置し、
前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、
前記第１のチャネル形成領域のチャネル長をＬ_１とし、前記第２のチャネル形成領域のチャネル長をＬ_２とした時、Ｌ_１≧２×Ｌ_２の関係式が成り立つ半導体装置。 Having a semiconductor layer, two gate electrodes, a source electrode and a drain electrode on a substrate having an insulating surface;
The semiconductor layer includes a source region, a drain region, a first low-concentration impurity region in contact with the source region, a first channel formation region in contact with the first low-concentration impurity region, and a first region in contact with the drain region. 2 low concentration impurity regions, a second channel formation region in contact with the second low concentration impurity region, and a high concentration impurity located between the first channel formation region and the second channel formation region An area, and
The two gate electrodes are respectively positioned on the first channel formation region or the second channel formation region via a first insulating film,
The source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film,
The first channel formation region and the second channel formation region are connected in series,
A semiconductor device in which a relational expression of L ₁ ≧ 2 × L ₂ is established, where L ₁ is a channel length of the _first channel formation region and L ₂ is a channel length of the second channel formation region.

絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、
前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、
前記第１の低濃度不純物領域及び前記第２の低濃度不純物領域は前記ゲート電極と重なる部分を有し、
前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、前記第１のチャネル形成領域のチャネル長は前記第２のチャネル形成領域のチャネル長よりも大きい半導体装置。 Having a semiconductor layer, two gate electrodes, a source electrode and a drain electrode on a substrate having an insulating surface;
The semiconductor layer includes a source region, a drain region, a first low-concentration impurity region in contact with the source region, a first channel formation region in contact with the first low-concentration impurity region, and a first region in contact with the drain region. 2 low concentration impurity regions, a second channel formation region in contact with the second low concentration impurity region, and a high concentration impurity located between the first channel formation region and the second channel formation region An area, and
The first low-concentration impurity region and the second low-concentration impurity region have a portion overlapping the gate electrode;
The source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film,
The first channel formation region and the second channel formation region are connected in series, and the channel length of the first channel formation region is larger than the channel length of the second channel formation region.

絶縁表面を有する基板上に半導体層と、２つのゲート電極と、ソース電極及びドレイン電極と、を有し、
前記半導体層はソース領域と、ドレイン領域と、前記ソース領域と接する第１の低濃度不純物領域と、前記第１の低濃度不純物領域と接する第１のチャネル形成領域と、前記ドレイン領域と接する第２の低濃度不純物領域と、前記第２の低濃度不純物領域と接する第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域との間に位置する高濃度不純物領域と、を有し、
前記第１の低濃度不純物領域及び前記第２の低濃度不純物領域は前記ゲート電極と重なる部分を有し、
前記ソース電極及び前記ドレイン電極は、第２の絶縁膜を介して前記半導体層と接続し、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は直列に接続し、
前記第１のチャネル形成領域のチャネル長をＬ_１とし、前記第２のチャネル形成領域のチャネル長をＬ_２とした時、Ｌ_１≧２×Ｌ_２の関係式が成り立つ半導体装置。 Having a semiconductor layer, two gate electrodes, a source electrode and a drain electrode on a substrate having an insulating surface;
The semiconductor layer includes a source region, a drain region, a first low-concentration impurity region in contact with the source region, a first channel formation region in contact with the first low-concentration impurity region, and a first region in contact with the drain region. 2 low concentration impurity regions, a second channel formation region in contact with the second low concentration impurity region, and a high concentration impurity located between the first channel formation region and the second channel formation region An area, and
The first low-concentration impurity region and the second low-concentration impurity region have a portion overlapping the gate electrode;
The source electrode and the drain electrode are connected to the semiconductor layer through a second insulating film,
The first channel formation region and the second channel formation region are connected in series,
A semiconductor device in which a relational expression of L ₁ ≧ 2 × L ₂ is established, where L ₁ is a channel length of the _first channel formation region and L ₂ is a channel length of the second channel formation region.

請求項２、請求項４、または請求項６のいずれか一において、前記チャネル長Ｌ_１は２μｍ以上１０μｍ以下の長さを有し、
前記チャネル長Ｌ_２は１μｍ以上の長さを有し、前記チャネル長Ｌ_１よりも０．５μｍ以上小さい半導体装置。 Claim 2, in claim 4 or any one of claims 6, wherein the channel length L ₁ has a length of less than 10μm more than 2 [mu] m,
The channel length _{L 2} has more length 1 [mu] m, smaller semiconductor devices or 0.5μm than the channel length _{L 1.}

請求項１乃至請求項７のいずれか一において、前記不純物はボロン等のｐ型を付与する不純物である半導体装置。 8. The semiconductor device according to claim 1, wherein the impurity is a p-type impurity such as boron.

絶縁表面を有する基板上に半導体層と、
前記半導体層上にゲート絶縁膜と、
前記ゲート絶縁膜上にゲート電極と、
前記ゲート電極上に第１の絶縁膜と、
前記第１の絶縁膜に形成された開口を介して前記第１の絶縁膜上に前記半導体層と電気的に接続する配線と、
前記配線の上面の一部及び前記第１の絶縁膜上面と接する第２の絶縁膜と、
前記第２の絶縁膜に形成された開口を介して前記配線と電気的に接続し、且つ、前記第２の絶縁膜上面に接する第１の電極と、
前記第２の絶縁膜上に前記第１の電極の端部を覆う隔壁と、
前記第１の電極上に有機化合物を有する層と、
前記隔壁及び前記有機化合物を有する層上に第２の電極とを有し、
前記第１の絶縁膜に形成された開口は、前記第２の絶縁膜の開口と重なる位置である半導体装置。 A semiconductor layer over a substrate having an insulating surface;
A gate insulating film on the semiconductor layer;
A gate electrode on the gate insulating film;
A first insulating film on the gate electrode;
A wiring electrically connected to the semiconductor layer on the first insulating film through an opening formed in the first insulating film;
A second insulating film in contact with a part of the upper surface of the wiring and the upper surface of the first insulating film;
A first electrode electrically connected to the wiring through the opening formed in the second insulating film and in contact with the upper surface of the second insulating film;
A partition wall covering an end of the first electrode on the second insulating film;
A layer having an organic compound on the first electrode;
A second electrode on the partition and the layer having the organic compound;
The semiconductor device according to claim 1, wherein the opening formed in the first insulating film overlaps with the opening of the second insulating film.

請求項９において、前記第１の絶縁膜は無機絶縁膜である半導体装置。 10. The semiconductor device according to claim 9, wherein the first insulating film is an inorganic insulating film.

請求項９または請求項１０において、前記第２の絶縁膜は、前記第１の絶縁膜より薄い半導体装置。 11. The semiconductor device according to claim 9, wherein the second insulating film is thinner than the first insulating film.

請求項９乃至１１のいずれか一において、前記第１の電極は、少なくとも前記配線の上面の一部で接している半導体装置。 12. The semiconductor device according to claim 9, wherein the first electrode is in contact with at least part of the upper surface of the wiring.

請求項９乃至１２のいずれか一において、前記第１の電極は、少なくとも前記配線の側面の一部で接している半導体装置。 The semiconductor device according to claim 9, wherein the first electrode is in contact with at least a part of a side surface of the wiring.

請求項９乃至１２のいずれか一において、前記第２の絶縁膜の開口で前記配線と前記隔壁が接する半導体装置。 13. The semiconductor device according to claim 9, wherein the wiring and the partition wall are in contact with each other through an opening of the second insulating film.