JP2007053336A - Semiconductor device and manufacturing method therefor - Google Patents
Semiconductor device and manufacturing method therefor Download PDFInfo
- Publication number
- JP2007053336A JP2007053336A JP2006115869A JP2006115869A JP2007053336A JP 2007053336 A JP2007053336 A JP 2007053336A JP 2006115869 A JP2006115869 A JP 2006115869A JP 2006115869 A JP2006115869 A JP 2006115869A JP 2007053336 A JP2007053336 A JP 2007053336A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- gate electrode
- semiconductor device
- region
- lattice constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
本発明は半導体装置の構造およびその製造方法に関し、特にMISFET(Metal Insulator Semiconductor Field Effect Transistor)の駆動力を向上させることができる半導体装置及びその製造方法に関する。 The present invention relates to a structure of a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device and a manufacturing method thereof capable of improving the driving force of a MISFET (Metal Insulator Semiconductor Field Effect Transistor).
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、MISFETのチャネル領域に積極的にストレスを印加し移動度を向上する技術が提案されている。 2. Description of the Related Art In recent years, as semiconductor integrated circuit devices are highly integrated, highly functional, and speeded up, a technique has been proposed that positively applies stress to the channel region of a MISFET to improve mobility.
図11(a)は、Nチャネル型MISFETにおけるキャリアの移動度を向上させるストレスの方向と種類を示す斜視図であり、図11(b)は、Pチャネル型MISFETにおけるキャリアの移動度を向上させるストレスの方向と種類を示す斜視図である。 FIG. 11A is a perspective view showing the direction and type of stress that improves carrier mobility in an N-channel MISFET, and FIG. 11B improves carrier mobility in a P-channel MISFET. It is a perspective view which shows the direction and kind of stress.
図11(a)に示すNチャネル型MISFETは、<110>チャネル方位(チャネル方向が<110>方向であることを意味する)のP型半導体領域を有する基板201と、基板201上に形成されたゲート絶縁膜202と、ゲート絶縁膜202上に形成されたゲート電極203と、基板201のうちゲート電極203の両側方に位置する領域に形成されたN型ソース・ドレイン領域204とを有している。そして、同図に示すように、Nチャネル型MISFETの移動度を向上させるのは、チャネル領域へのストレスのうち、チャネル方向に加わる伸張ストレス205、ゲート幅方向に加わる伸張ストレス206、および基板法線方向に加わる圧縮ストレス207である。
The N-channel MISFET shown in FIG. 11A is formed on a
一方、図11(b)に示す<110>チャネル方位のPチャネル型MISFETは、N型半導体領域を有する基板301と、基板301上に形成されたゲート絶縁膜302と、ゲート絶縁膜302上に形成されたゲート電極303と、基板301のうちゲート電極303の両側方に位置する領域に形成されたP型ソース・ドレイン領域304とを有している。そして、同図に示すように、Pチャネル型MISFETにおいてキャリアの移動度を向上させるのは、チャネル領域に加わるストレスのうち、チャネル方向に加わる圧縮ストレス305、ゲート幅方向に加わる伸張ストレス306、および基板法線方向に加わる伸張ストレス307である。なお、本明細書において「チャネル方向」とはチャネル領域でキャリアが走行する方向(ゲート長方向)を、「ゲート幅方向」とは、チャネル方向と直交し、MISFET内でゲート電極が延びる方向をそれぞれ意味するものとする。
On the other hand, a <110> channel orientation P-channel MISFET shown in FIG. 11B includes a
これらのストレスの印加手法の1つとして、Nチャネル型MISFETのチャネル層をエピタキシャル成長させたSiGeで構成することによって伸張させることで、Nチャネル型MISFETのチャネル領域にチャネル方向及びゲート幅方向の伸張ストレスを印加する方法が知られている。しかし、この方法は、従来の製造プロセスに比べ工程が複雑になりすぎるという短所を有している(非特許文献1参照)。 As one of the methods for applying these stresses, the channel layer of the N channel MISFET is stretched by being composed of epitaxially grown SiGe, so that the tensile stress in the channel direction and the gate width direction is applied to the channel region of the N channel MISFET. A method of applying a voltage is known. However, this method has a disadvantage that the process becomes too complicated as compared with the conventional manufacturing process (see Non-Patent Document 1).
なお、図12は、<100>チャネル方位(チャネル方向が<100>方向であることを意味する)のNチャネル型MISFETを示す斜視図であり、当該シリコン基板を用いた場合に、MISFETの移動度が向上するチャネルへのストレス方向も記載している。同図に示すように、<100>チャネル方位のNチャネル型MISFETの場合、キャリアの移動度を向上させるのは、チャネルに対し、チャネル方向に加わる伸長ストレス、ゲート幅方向に加わる圧縮ストレス、および基板法線方向に加わる圧縮ストレスである。図11に示す場合とは移動度を向上させるゲート幅方向のストレスの向きが異なっている。また、<100>チャネル方位のPチャネル型MISFETではチャネルに加わるストレスはキャリアの移動度に大きな影響を与えない。 FIG. 12 is a perspective view showing an N-channel MISFET having a <100> channel orientation (meaning that the channel direction is the <100> direction). When the silicon substrate is used, the movement of the MISFET is shown. It also describes the direction of stress on the channel where the degree of improvement increases. As shown in the figure, in the case of an N-channel MISFET with a <100> channel orientation, the carrier mobility is improved with respect to the channel by extension stress applied in the channel direction, compression stress applied in the gate width direction, and This is compressive stress applied in the normal direction of the substrate. The direction of stress in the gate width direction for improving mobility is different from that shown in FIG. Further, in a P-channel MISFET with a <100> channel orientation, stress applied to the channel does not significantly affect the carrier mobility.
図13は、従来のNチャネル型MISFETを示す図であり、(a)は上面図、(b)は図13(a)のX−X箇所における断面図である。 13A and 13B are diagrams showing a conventional N-channel MISFET, where FIG. 13A is a top view and FIG. 13B is a cross-sectional view taken along the line XX in FIG.
図13に示すNチャネル型MISFETは、P型半導体領域を有する基板101と、基板101に形成されたSTI(Shallow Trench Isolation)103と、STI103に囲まれた基板101からなる活性領域102と、活性領域102上に形成されたゲート絶縁膜104と、ゲート絶縁膜104上に形成されたゲート電極105と、活性領域102のうちゲート電極105の両側方に位置する領域に形成されたN型ソース・ドレイン領域106とを有している。同図に示すように、STI103及び活性領域102の上に形成されているゲート電極105の全体に、キャリア生成に直接影響しない不純物を均一にドープするという比較的簡便な手法で、ゲート電極105全体に膜内圧縮ストレス107を含有させる。このゲート電極105に含有する膜内圧縮ストレス107は圧縮ストレスを開放しようとするため、外部に対して伸張作用が生じる。このため、ゲート絶縁膜104を介して基板101内のチャネル領域に対して基板法線方向の圧縮ストレス108を印加し、チャネル方向及びゲート幅方向には伸張ストレスを印加する方法が知られている(非特許文献2)。
しかしながら、従来の製造方法は、キャリア生成に直接影響しない多量の不純物がチャネル領域上のゲート電極にドープされるためにゲート絶縁膜が劣化するという課題を有している。 However, the conventional manufacturing method has a problem that the gate insulating film is deteriorated because a large amount of impurities that do not directly affect carrier generation are doped in the gate electrode on the channel region.
そのため、本発明は、ゲート絶縁膜を劣化させることなくキャリアの移動度を向上させたMISFETを備えた半導体装置およびその製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a semiconductor device including a MISFET in which carrier mobility is improved without deteriorating a gate insulating film, and a manufacturing method thereof.
前記の目的を達成するため、本発明に係る第1の半導体装置は、基板に形成された素子分離領域と、素子分離領域に囲まれた基板からなる活性領域と、活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜の上から素子分離領域の上に亘って設けられたゲート電極と、活性領域のうちゲート電極の両側方に位置する領域に形成され、導電型を有する第1の不純物を含む不純物拡散領域とを備え、ゲート電極は、素子分離領域上に位置する第1の部分と活性領域上に位置する第2の部分を有し、ゲート電極の第1の部分は、ゲート電極の第2の部分に比べて大きなストレスを含んでいる。 In order to achieve the above object, a first semiconductor device according to the present invention is formed on an active region formed by an element isolation region formed in a substrate, an active region formed of a substrate surrounded by the element isolation region, and A gate insulating film, a gate electrode provided from above the gate insulating film to the element isolation region, and a first conductivity type formed in a region located on both sides of the gate electrode in the active region. The gate electrode has a first portion located on the element isolation region and a second portion located on the active region, the first portion of the gate electrode being a gate Compared with the second part of the electrode, it contains a greater stress.
この構成により、ゲート電極のうち素子分離領域上に位置する第1の部分に圧縮ストレス又は伸張ストレスを任意に含有させることができ、MISFETの導電型に応じてキャリアの移動度が向上する方向のストレスをチャネル領域に印加することが可能になる。また、ゲート電極の第1の部分は、素子分離領域上に位置するため、ゲート絶縁膜に影響を与えることなく、第1の部分のストレス強度を任意に設定することができる。 With this configuration, the first portion of the gate electrode located on the element isolation region can arbitrarily contain compressive stress or tensile stress, and the carrier mobility is improved in accordance with the conductivity type of the MISFET. Stress can be applied to the channel region. Further, since the first part of the gate electrode is located on the element isolation region, the stress intensity of the first part can be arbitrarily set without affecting the gate insulating film.
前記第1の半導体装置において、ゲート電極の第1の部分は、ゲート電極の格子定数を変化させる第2の不純物を含んでいる。 In the first semiconductor device, the first portion of the gate electrode includes a second impurity that changes a lattice constant of the gate electrode.
この構成では、ゲート電極の第1の部分は、素子分離領域上に位置するため、高濃度の第2の不純物を導入してもゲート絶縁膜が劣化しないので、品質の劣化を気にすることなくチャネルに強いストレスを印加することができる。 In this configuration, since the first portion of the gate electrode is located on the element isolation region, the gate insulating film is not deteriorated even when a high-concentration second impurity is introduced. Therefore, a strong stress can be applied to the channel.
前記第1の半導体装置において、ゲート電極の第2の部分は、ゲート電極の第1の部分よりも低濃度の第2の不純物を含んでいる。 In the first semiconductor device, the second portion of the gate electrode contains a second impurity having a lower concentration than the first portion of the gate electrode.
前記第1の半導体装置において、第2の不純物は導電型を有さない不純物である。 In the first semiconductor device, the second impurity is an impurity having no conductivity type.
前記第1の半導体装置において、第1の不純物はn型の不純物であり、第2の不純物はゲート電極の格子定数を大きくさせる不純物である。 In the first semiconductor device, the first impurity is an n-type impurity, and the second impurity is an impurity that increases the lattice constant of the gate electrode.
前記第1の半導体装置において、ゲート電極はポリシリコンで構成されており、第2の不純物はゲルマニウムである。 In the first semiconductor device, the gate electrode is made of polysilicon, and the second impurity is germanium.
前記第1の半導体装置において、第1の不純物はn型の不純物であり、第2の不純物は第1の不純物と同じ導電型の不純物である。 In the first semiconductor device, the first impurity is an n-type impurity, and the second impurity is an impurity having the same conductivity type as the first impurity.
前記第1の半導体装置において、第1の不純物はp型の不純物であり、第2の不純物はゲート電極の格子定数を小さくさせる不純物である。 In the first semiconductor device, the first impurity is a p-type impurity, and the second impurity is an impurity that decreases the lattice constant of the gate electrode.
前記第1の半導体装置において、ゲート電極はポリシリコンで構成されており、第2の不純物は炭素である。 In the first semiconductor device, the gate electrode is made of polysilicon, and the second impurity is carbon.
本発明の第2の半導体装置は、活性領域が形成された基板と、前記基板に形成され、前記活性領域を囲む素子分離領域と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成され、導電型を有する第1の不純物を含む不純物拡散領域と、前記基板の上または上方に設けられ、前記不純物拡散領域の一方を挟んで前記ゲート電極に対向し、構成材料本来の格子定数を変化させる第2の不純物を含むダミーゲート電極とをさらに備えている。 A second semiconductor device of the present invention includes a substrate on which an active region is formed, an element isolation region formed on the substrate and surrounding the active region, a gate insulating film formed on the active region, and the gate A gate electrode provided on the insulating film; an impurity diffusion region including a first impurity having a conductivity type formed in a region of the active region located on both sides of the gate electrode; Alternatively, it further includes a dummy gate electrode including a second impurity which is provided above and faces the gate electrode with one of the impurity diffusion regions interposed therebetween and which changes a lattice constant inherent in the constituent material.
この構成により、ダミーゲート電極に圧縮ストレス又は伸張ストレスを任意に含有させることができ、MISFETの導電型に応じてキャリアの移動度が向上する方向のストレスをチャネル領域に印加することが可能になる。また、ダミーゲート電極はMISFETのゲート絶縁膜から離れて設けられているので、ゲート電極に不純物を導入する場合に比べて高濃度の第2の不純物をダミーゲート電極に導入することができる。そのため、MISFETのチャネル領域により強いストレスを印加することが可能となり、キャリア移動度をさらに向上させることができる。 With this configuration, the dummy gate electrode can arbitrarily contain a compressive stress or an extension stress, and it is possible to apply a stress in a direction in which the carrier mobility is improved according to the conductivity type of the MISFET to the channel region. . Further, since the dummy gate electrode is provided apart from the gate insulating film of the MISFET, the second impurity having a higher concentration can be introduced into the dummy gate electrode than when the impurity is introduced into the gate electrode. Therefore, it becomes possible to apply a stronger stress to the channel region of the MISFET, and the carrier mobility can be further improved.
本発明の第1の半導体装置の製造方法は、基板に素子分離領域を形成する工程(a)と、素子分離領域に囲まれた基板からなる活性領域上にゲート絶縁膜を形成する工程(b)と、ゲート絶縁膜の上から素子分離領域の上に亘ってゲート電極を形成する工程(c)と、ゲート電極のうち素子分離領域上に位置する第1の部分に、ゲート電極のうち活性領域上に位置する第2の部分に比べて大きなストレスを含有させる工程(d)と、活性領域のうちゲート電極の両側方に位置する領域に、導電型を有する第1の不純物を含む不純物拡散領域を形成する工程(e)とを備えている。 In the first method for manufacturing a semiconductor device of the present invention, a step (a) of forming an element isolation region on a substrate and a step of forming a gate insulating film on an active region made of a substrate surrounded by the element isolation region (b) ), A step (c) of forming a gate electrode from above the gate insulating film to the element isolation region, and a first portion of the gate electrode located on the element isolation region is activated in the gate electrode. Impurity diffusion including a first impurity having a conductivity type in the step (d) of adding a larger stress than the second portion located on the region and the region located on both sides of the gate electrode in the active region And (e) forming a region.
この方法により、ゲート電極のうち素子分離領域上に位置する第1の部分に圧縮ストレス又は伸張ストレスを任意に含有させることができ、MISFETの導電型に応じてキャリアの移動度が向上する方向のストレスがチャネル領域に印加されたMISFET製造することができる。 By this method, a compressive stress or an extension stress can be arbitrarily contained in the first portion of the gate electrode located on the element isolation region, and the carrier mobility is improved in accordance with the conductivity type of the MISFET. A MISFET in which stress is applied to the channel region can be manufactured.
前記第1の半導体装置の製造方法において、工程(d)では、ゲート電極の第1の部分に、ゲート電極の格子定数を変化させる第2の不純物を選択的に注入することによって、ゲート電極の第2の部分に比べて大きなストレスを含有させる。 In the first method of manufacturing a semiconductor device, in step (d), a second impurity that changes the lattice constant of the gate electrode is selectively implanted into the first portion of the gate electrode, thereby forming the gate electrode. A larger stress is contained than in the second part.
前記第1の半導体装置の製造方法において、工程(c)において、パターニングされたゲート電極には、工程(d)で注入される第2の不純物のドーズ量よりも小さいドーズ量の第2の不純物が注入されている。 In the first method for fabricating a semiconductor device, in the step (c), a second impurity having a dose amount smaller than the dose amount of the second impurity implanted in the step (d) is applied to the patterned gate electrode. Has been injected.
前記第1の半導体装置の製造方法において、第2の不純物は、導電型を有さない不純物である。 In the first method for manufacturing a semiconductor device, the second impurity is an impurity having no conductivity type.
前記第1の半導体装置の製造方法において、第1の不純物はn型の不純物であり、第2の不純物はゲート電極の格子定数を大きくさせる不純物である。 In the first method for fabricating a semiconductor device, the first impurity is an n-type impurity, and the second impurity is an impurity that increases the lattice constant of the gate electrode.
前記第1の半導体装置の製造方法において、第1の不純物はp型の不純物であり、第2の不純物はゲート電極の格子定数を小さくさせる不純物である。 In the first method for fabricating a semiconductor device, the first impurity is a p-type impurity, and the second impurity is an impurity that decreases the lattice constant of the gate electrode.
本発明の第2の半導体装置の製造方法は、活性領域を有する基板に、前記活性領域を囲む素子分離領域を形成する工程(a)と、前記活性領域上にゲート絶縁膜およびゲート電極を形成する工程(b)と、少なくとも前記活性領域の一部の上または上方であって前記ゲート電極の側方に、構成材料本来の格子定数を変化させる第1の不純物を含むダミーゲート電極を形成する工程(c)と、前記活性領域のうち、前記ゲート電極と前記ダミーゲート電極の間の領域を含む前記ゲート電極の両側方に位置する領域に、導電型を有する第2の不純物を含む不純物拡散領域を形成する工程(d)とを備えている。 According to a second method of manufacturing a semiconductor device of the present invention, a step (a) of forming an element isolation region surrounding the active region on a substrate having an active region, and forming a gate insulating film and a gate electrode on the active region And forming a dummy gate electrode including a first impurity that changes the lattice constant of the constituent material at least above or above a part of the active region and on the side of the gate electrode. And (d) impurity diffusion including a second impurity having a conductivity type in a region located on both sides of the gate electrode including a region between the gate electrode and the dummy gate electrode in the active region. And (d) forming a region.
この方法によれば、ダミーゲート電極に圧縮ストレス又は伸張ストレスを任意に含有させることができ、MISFETの導電型に応じてキャリアの移動度が向上する方向のストレスをチャネル領域に印加することが可能になる。また、ダミーゲート電極はMISFETのゲート絶縁膜から離れて設けられているので、ゲート電極に不純物を導入する場合に比べて高濃度の第2の不純物をダミーゲート電極に導入することができる。 According to this method, the dummy gate electrode can arbitrarily contain compressive stress or tensile stress, and it is possible to apply stress in the direction in which the carrier mobility is improved according to the conductivity type of the MISFET to the channel region. become. Further, since the dummy gate electrode is provided apart from the gate insulating film of the MISFET, the second impurity having a higher concentration can be introduced into the dummy gate electrode than when the impurity is introduced into the gate electrode.
本発明に係る半導体装置およびその製造方法よると、ゲート絶縁膜の劣化を抑えて、キャリアの移動度が向上する方向のストレスをチャネル領域にを印加することができる。なお、キャリアの移動度が向上するストレスは、Nチャネル型MISFETでは基板法線方向の圧縮ストレスであり、Pチャネル型MISFETでは基板法線方向の伸張ストレスである。 According to the semiconductor device and the manufacturing method thereof according to the present invention, it is possible to apply the stress in the direction of improving the carrier mobility to the channel region while suppressing the deterioration of the gate insulating film. The stress that improves carrier mobility is compressive stress in the substrate normal direction in the N-channel type MISFET and tensile stress in the substrate normal direction in the P-channel type MISFET.
(第1の実施形態)
以下、本発明の第1の実施形態に係るNチャネル型MISFETを備えた半導体装置について、図面を参照しながら説明する。
(First embodiment)
Hereinafter, a semiconductor device including an N-channel MISFET according to a first embodiment of the present invention will be described with reference to the drawings.
図1は、本発明の第1の実施形態に係るNチャネル型MISFETを示す図であり、(a)は上面図、(b)は図1(a)のA−A箇所における断面図、(c)は斜視図である。 1A and 1B are diagrams showing an N-channel MISFET according to a first embodiment of the present invention, where FIG. 1A is a top view, FIG. 1B is a cross-sectional view taken along a line AA in FIG. c) is a perspective view.
図1に示すNチャネル型MISFETは、P型半導体領域(図示せず)を有する基板1と、基板1に形成されたSTIからなる素子分離領域3と、素子分離領域3に囲まれた基板1からなる活性領域2と、活性領域2上に設けられたゲート絶縁膜4と、ゲート絶縁膜4の上から素子分離領域3の上に亘って設けられたゲート電極5と、活性領域2のうちゲート電極5の両側方に位置する領域に設けられ、n型不純物を含む不純物拡散領域(ソース領域またはドレイン領域)6aとを備えている。なお、不純物拡散領域6aは、LDD領域又はエクステンション領域であってもよい。
1 includes a
ゲート電極5は例えばn型不純物を含むポリシリコンで構成されている。また、基板1はシリコンなどの半導体から構成されている。ゲート電極5のうち、素子分離領域3上に設けられた部分25aには、ゲート電極5を構成する材料(シリコン)よりも格子定数が大きく、且つキャリアの生成に影響を与えないゲルマニウム(Ge)やスズ(Sn)などが導入されている。一方、ゲート電極5のうち、活性領域2上に設けられた部分25bにはGeが導入されていない。
The
また、ゲート絶縁膜4はSiO2あるいはその他の絶縁体からなり、厚さは例えば2nm程度である。ゲート絶縁膜4は通常非常に薄いので、ゲート電極5から基板法線方向に加わるストレスをそのままチャネル領域に伝える。
The
本実施形態のNチャネル型MISFETでは、上述のようにゲート電極5のうち素子分離領域3上に位置する部分25aに格子定数を大きくさせる物質としてGeやSnが導入されている。そのため、図1(b)、(c)に示すように、GeやSnが導入されたゲート電極5の部分25a内には、膜内圧縮ストレス27が発生する。この膜内圧縮ストレス27を有する部分25aは、素子分離領域3やゲート電極5のうち活性領域2上に設けられた部分25b(格子定数を大きくさせる物質が導入されていない部分)などに対して圧縮ストレスを加える。ゲート電極5の部分25bは両側の部分25aから圧縮ストレスを受けて歪み、チャネル領域に対して基板法線方向の圧縮ストレス29を印加する。この圧縮ストレス29によって、Nチャネル型である本実施形態のMISFETのキャリア移動度は大きく向上する。なお、上述のチャネル領域とは、基板1のうち2つの不純物拡散領域(ソース領域およびドレイン領域)6aに挟まれるとともにゲート電極5の直下に位置する領域のことを意味する。
In the N-channel MISFET of this embodiment, Ge or Sn is introduced as a substance for increasing the lattice constant in the
また、図1(c)に示すように、圧縮ストレス29がチャネル領域に印加されると、チャネル領域において、チャネル方向の伸張ストレス31およびゲート幅方向の伸張ストレス33が生じる。<110>チャネル方位のMISFETでは、この伸張ストレス31、33は、共にNチャネル型MISFETのキャリア移動度を向上させるので、本実施形態のMISFETでは、非常に大きな移動度が得られる。また、<100>チャネル方位のMISFETでは伸張ストレス31がキャリア移動度を向上させることができる。
As shown in FIG. 1C, when a
加えて、本実施形態のNチャネル型MISFETでは、ゲート電極5のうちゲート絶縁膜4の直上に位置する部分25bには格子定数を変化させるGeやSnなどの不純物が導入されていない。そのため、本実施形態のNチャネル型MISFETでは、図13のようにゲート電極全体にGeを導入する場合に問題となるゲート絶縁膜の劣化を起こすことがない。また、ゲート絶縁膜4の劣化を気にすることなくゲート電極5のうち素子分離領域3上に位置する部分25aに含まれるGeやSnなどの不純物の濃度を高くすることができるので、チャネル領域により強い圧縮ストレス29を印加することができる。
In addition, in the N-channel MISFET of this embodiment, impurities such as Ge and Sn that change the lattice constant are not introduced into the
GeやSnなどの不純物は例えばイオン注入によってゲート電極5のうち部分25aのみに選択的に導入することができる。ポリシリコンからなるゲート電極にGeを注入する場合のドーズ量は、例えば1×1015cm-2以上とすることができる。
Impurities such as Ge and Sn can be selectively introduced only into the
なお、ゲート電極5のうち部分25aに導入する不純物はGeやSnに限らず、ゲート電極5の格子定数を大きくし得る物質であればよい。特に、ゲート電極の材料と周期律表で同族の物質であればキャリアの生成に影響を与えないので好ましい。
The impurity introduced into the
(第2の実施形態)
図2は、本発明の第2の実施形態に係るPチャネル型MISFETを示す図であり、(a)は上面図、(b)は図2(a)のB−B箇所における断面図、(c)は斜視図である。
(Second Embodiment)
2A and 2B are diagrams showing a P-channel MISFET according to a second embodiment of the present invention, in which FIG. 2A is a top view, FIG. 2B is a cross-sectional view taken along the line BB in FIG. c) is a perspective view.
図2に示すPチャネル型MISFETは、N型半導体領域(図示せず)を有する基板1と、基板1に形成されたSTIからなる素子分離領域3と、素子分離領域3に囲まれた基板1からなる活性領域2と、活性領域2上に設けられたゲート絶縁膜4と、ゲート絶縁膜4の上から素子分離領域3の上に亘って設けられたゲート電極5と、活性領域2のうちゲート電極5の両側方に位置する領域に設けられ、p型不純物を含む不純物拡散領域(ソース領域またはドレイン領域)6bとを備えている。なお、不純物拡散領域6bは、LDD領域であってもよいし、エクステンション領域であってもよい。
A P-channel MISFET shown in FIG. 2 includes a
ゲート電極5は、例えばp型不純物を含むポリシリコンで構成されている。また、基板1はシリコンなどの半導体から構成されている。ゲート電極5のうち、素子分離領域3上に設けられた部分41aには、ゲート電極5を構成する材料(シリコン)よりも格子定数が小さく、且つキャリアの生成に影響を与えない炭素(C)などが導入されている。一方、ゲート電極5のうち、活性領域2上に設けられた部分41bには炭素が導入されていない。
The
本実施形態のPチャネル型MISFETでは、上述のようにゲート電極5のうち素子分離領域3上に位置する部分41aに格子定数を小さくさせる物質として炭素が導入されている。そのため、図2(b)、(c)に示すように、ゲート電極5の部分41a内には膜内伸張ストレス43が発生する。この膜内伸張ストレス43を有する部分41aは、素子分離領域3やゲート電極5のうち活性領域2上に設けられた部分41b(格子定数を小さくさせる物質が導入されていない部分)などに対して伸張ストレスを加える。ゲート電極5の部分41bは両側の部分41aから伸張ストレスを受けて歪み、チャネル領域に対して基板法線方向の伸張ストレス45を印加する。例えば<110>チャネル方位のMISFETでは、この伸張ストレス45によってPチャネル型である本実施形態のMISFETのキャリア移動度は大きく向上する。
In the P-channel MISFET of this embodiment, carbon is introduced as a substance for reducing the lattice constant in the
また、図2(c)に示すように、伸張ストレス45がチャネル領域に印加されると、チャネル領域において、チャネル方向の圧縮ストレス47およびゲート幅方向の圧縮ストレス49が生じる。この二つの圧縮ストレスのうち、チャネル方向の圧縮ストレス47は移動度の向上に寄与する。そのため、本実施形態のPチャネル型MISFETは、チャネル領域にストレスを加えない場合のPチャネル型MISFETに比べキャリアの移動度を大きく向上させることができる。
As shown in FIG. 2C, when the
加えて、本実施形態のPチャネル型MISFETでは、ゲート電極5のうちゲート絶縁膜4の直上に位置する部分41bには格子定数を変化させる炭素などの不純物が導入されていない。そのため、本実施形態のPチャネル型MISFETでは、ゲート電極全体に炭素を導入する場合に問題となるゲート絶縁膜の劣化を起こすことがない。また、ゲート絶縁膜4の劣化を気にすることなくゲート電極5のうち素子分離領域3上に位置する部分41aに含まれる炭素などの不純物の濃度を高くすることができるので、チャネル領域により強い伸張ストレス45を印加することができる。
In addition, in the P-channel type MISFET of this embodiment, impurities such as carbon that change the lattice constant are not introduced into the
炭素などの不純物は、例えばイオン注入によってゲート電極5の部分41aのみに選択的に導入することができる。ポリシリコンからなるゲート電極に炭素を注入する場合のドーズ量は、例えば1×1015cm-2以上とすることができる。
Impurities such as carbon can be selectively introduced only into the
なお、ゲート電極5のうち部分41aに導入する不純物は炭素に限らず、ゲート電極5の格子定数を小さくし得る物質であればよい。特に、ゲート電極の材料と周期律表で同族の物質であればキャリアの生成に影響を与えないので好ましい。
The impurity introduced into the
(第3の実施形態)
図3は、本発明の第3の実施形態に係るNチャネル型MISFETを示す図であり、(a)は上面図、(b)は図3(a)のC−C箇所における断面図、(c)は斜視図である。
(Third embodiment)
3A and 3B are diagrams showing an N-channel MISFET according to a third embodiment of the present invention, in which FIG. 3A is a top view, FIG. 3B is a cross-sectional view taken along the line CC in FIG. c) is a perspective view.
図3に示すように、本実施形態のNチャネル型MISFETは、P型半導体領域(図示せず)を有する基板1と、基板1に形成されたSTIからなる素子分離領域3と、素子分離領域3に囲まれた基板1からなる活性領域2と、活性領域2上に設けられたゲート絶縁膜4と、ゲート絶縁膜4の上から素子分離領域3の上に亘って設けられたゲート電極5と、活性領域2のうちゲート電極5の両側方に位置する領域に設けられ、n型不純物を含む不純物拡散領域6aとを備えている。
As shown in FIG. 3, the N-channel MISFET of this embodiment includes a
ゲート電極5のうち素子分離領域3上に設けられた部分51aには、ゲート電極5を構成する材料(シリコン)よりも格子定数が大きく、且つキャリアの生成に影響を与えないGeやSnなどが導入されている。さらに、第1の実施形態のNチャネル型MISFETと異なり、ゲート電極5のうち、活性領域2上に設けられた部分51bには部分51aよりも低濃度でGeやSnなどの不純物が導入されている。このため、ゲート電極5の部分51a内では強い膜内圧縮ストレス54が生じ、部分51b内では部分51a内よりも弱い膜内圧縮ストレス55が生じる。そのため、ゲート電極5の部分51aの膜内圧縮ストレス54及び部分51bの膜内圧縮ストレス55によってチャネル領域に対して基板法線方向の圧縮ストレス29が加わる。従って、図1に示す第1の実施形態の構成に比べて、本実施形態の構成では、ゲート電極5の部分51bの膜内圧縮ストレス55がさらに加わるため、大きな圧縮ストレス29を印加することができる。そして、チャネル領域では、図3(c)に示すように、圧縮ストレス29によってチャネル方向の伸張ストレス31およびゲート幅方向の伸張ストレス33が生じる。圧縮ストレス29、伸張ストレス31、33は<110>チャネル方位のNチャネル型MISFETでは、いずれもNチャネル型MISFETのキャリア移動度を向上させるストレスである。そのため、本実施形態のNチャネル型MISFETでは、チャネル領域にストレスが印加されない場合に比べてキャリアの移動度が非常に大きくなっている。
In the
なお、ゲート電極5のうち活性領域2上に設けられた部分51bには格子定数を大きくさせる不純物がゲート絶縁膜4を劣化させない程度だけ導入されている。イオン注入で部分51bにGeを導入する場合、ドーズ量は約1×1014cm-2以下とすることが好ましい。これに対し、ゲート電極5のうち素子分離領域3上に設けられた部分51aには部分51bより1オーダー多い1×1015cm-2程度のドーズ量でGeをイオン注入する。
An impurity that increases the lattice constant is introduced into the
ゲート電極の格子定数を変える不純物は、物質によって多少異なるものの1×1015cm-2程度以下のドーズ量でイオン注入すればゲート絶縁膜を劣化させないと考えられる。本実施形態のNチャネル型MISFETは、Geなどのドーズ量を1×1015cm-2以下にして作製されるので、キャリアの移動度を向上させつつゲート絶縁膜4の劣化が防がれている。
Impurities that change the lattice constant of the gate electrode, although slightly different depending on the material, are considered not to deteriorate the gate insulating film if ion implantation is performed at a dose of about 1 × 10 15 cm −2 or less. Since the N-channel MISFET of this embodiment is manufactured with a dose amount of Ge or the like of 1 × 10 15 cm −2 or less, deterioration of the
また、キャリアが基板のうちゲート絶縁膜との界面近傍を走行する表面チャネルトランジスタや、チャネルが基板内に埋め込まれた埋め込みチャネルトランジスタでは、ゲート電極に対して、それぞれ、ドナー(n型不純物)あるいはアクセプター(p型不純物)を導入させる必要がある。その際に、ドナーやアクセプターの混入量や種類を調整することでチャネル領域に加わるストレスの大きさを調整することができる。具体的には、ゲート電極5がn+Siからなる場合は、活性領域2上に設けられた部分51bにはリン(P)濃度を大きくしてヒ素(As)濃度を小さく抑える。AsはSiに比べて格子定数が大きく、Geと同様にゲート電極5に導入することで導入部分の格子定数を大きくすることができる。これに対し、ゲート電極5のうち素子分離領域3上に設けられた部分51aでは、As濃度を大きくしてP濃度を小さくするなどの手法が考えられる。このように、アクセプタあるいはドナーとして働く不純物の量や種類を調節する方法を、格子定数を大きくし得る元素を混入する手法とをあわせて用いてもよい。
In a surface channel transistor in which carriers run in the vicinity of the interface with the gate insulating film in the substrate or a buried channel transistor in which the channel is embedded in the substrate, the donor (n-type impurity) or It is necessary to introduce an acceptor (p-type impurity). At that time, the magnitude of stress applied to the channel region can be adjusted by adjusting the amount and type of the donor and acceptor mixed therein. Specifically, when the
(第4の実施形態)
本発明の第4の実施形態として、第1の実施形態に係るNチャネル型MISFETの製造方法を説明する。図4(a)〜(d)は、第4の実施形態に係るNチャネル型MISFETの製造方法を示す断面図である。
(Fourth embodiment)
As a fourth embodiment of the present invention, a method for manufacturing an N-channel MISFET according to the first embodiment will be described. 4A to 4D are cross-sectional views illustrating a method for manufacturing an N-channel MISFET according to the fourth embodiment.
まず、図4(a)に示すように、p型半導体基板からなる基板1(または基板1上に設けられたp型半導体層)にボロン(B)などのp型不純物をイオン注入し、基板1内にp型ウェル7を形成する。この際には、注入エネルギーを300keV、ドーズ量を1×1013cm-2とする。次いで、p型ウェル7の一部にp型不純物(Bなど)を注入エネルギー150keV、ドーズ量1×1013cm-2でイオン注入してパンチスルーストッパを形成する。また、基板1のうちチャネル領域となる部分にp型不純物(Bなど)の注入を注入エネルギー20keV、ドーズ量5×1012cm-2行う。次いで、基板1(p型ウェル7)に、基板1からなる活性領域2(図1(a)に示す活性領域2)を囲むSTIからなる素子分離領域3を公知の方法で形成する。
First, as shown in FIG. 4A, a p-type impurity such as boron (B) is ion-implanted into a
次に、図4(b)に示すように、熱酸化によって基板1(p型ウェル7)上に厚さ2nmのゲート絶縁膜4を形成した後、素子分離領域3及びゲート絶縁膜4上に厚さ150nmのポリシリコン膜を形成する。そして、ポリシリコン膜に注入エネルギー10keV、ドーズ量5×1015cm-2の条件でPをイオン注入する。続いて、レジストを用いたエッチングによってポリシリコン膜のパターニングを行い、ゲート絶縁膜4上から素子分離領域3上に亘るゲート電極5を形成する。
Next, as shown in FIG. 4B, a
次に、図4(c)に示すように、ゲート電極5のうち素子分離領域3の直上に位置する部分25a上に開口を有し、ゲート電極5のうち活性領域2の直上に位置する部分25bを覆うレジスト20を基板上に形成する。その後、レジスト20を注入マスクにして、注入エネルギー200keV、ドーズ量1×1015cm-2の条件でゲート電極5の部分25aにGeを注入する。Geの注入に用いるレジスト20を形成する際に、位置合わせのマージンを取るために活性領域端から素子分離領域3に多少入り込んだ部分までレジストで覆うことにより、レジストの位置合わせにズレが生じても活性領域2内にGeが注入されないようにすることができる。このようにすれば、Geを比較的高いエネルギーで注入できるようになる。
Next, as shown in FIG. 4C, the
次に、図4(d)に示すように、基板1の活性領域2のうちゲート電極5の両側方に位置する領域に、n型不純物であるAsを、注入エネルギー30keV、ドーズ量5×1015cm-2の条件で注入し、N型不純物拡散領域(図1(a)、(c)に示すN型不純物拡散領域6a)を形成する。このN型不純物拡散領域は、LDD領域、又は、エクステンション領域、あるいは、ソース領域及びドレイン領域となる。
Next, as shown in FIG. 4D, As that is an n-type impurity is implanted into a region located on both sides of the
以上の方法により、比較的簡単に第1の実施形態に係るNチャネル型MISFETを製造することができる。 By the above method, the N-channel MISFET according to the first embodiment can be manufactured relatively easily.
なお、図4(c)に示すイオン注入工程において、Geの不純物分布を部分25a内で均一にするために複数のエネルギー条件でGeを複数回注入してもよい。また、Geに代えてAsあるいはSnを注入しても部分25a内で膜内圧縮ストレス27を生じさせることができる。このAs注入とGe注入とSn注入のうち少なくとも2つを組み合わせてもよい。また、ゲート電極5の部分25aへのGe注入は、ポリシリコン膜をパターニングした後に実施しているが、ポリシリコン膜をパターニングする前でも良く、例えばポリシリコン膜形成直後、又は、ポリシリコン膜にP注入した後に行ってもよい。
In the ion implantation step shown in FIG. 4C, Ge may be implanted a plurality of times under a plurality of energy conditions in order to make the impurity distribution of Ge uniform within the
(第5の実施形態)
本発明の第5の実施形態として、第3の実施形態に係るNチャネル型MISFETの製造方法を説明する。図5(a)〜(d)は、第5の実施形態に係るNチャネル型MISFETの製造方法を示す断面図である。
(Fifth embodiment)
As a fifth embodiment of the present invention, a method for manufacturing an N-channel MISFET according to the third embodiment will be described. 5A to 5D are cross-sectional views showing a method for manufacturing an N-channel MISFET according to the fifth embodiment.
まず、図5(a)に示すように、第4の実施形態と同様の方法で、基板1にp型ウェル7、素子分離領域3およびパンチスルーストッパを形成した後、チャネル領域へのBの注入を行う。
First, as shown in FIG. 5A, after the p-
次に、図5(b)に示すように、熱酸化によって基板1(p型ウェル7)上に厚さ2nmのゲート絶縁膜4を形成した後、素子分離領域3及びゲート絶縁膜4上に厚さ150nmのポリシリコン膜を形成する。そして、ポリシリコン膜に注入エネルギー10keV、ドーズ量5×1015cm-2の条件でPをイオン注入する。続いて、注入エネルギー100keV、ドーズ量1×1014cm-2の条件でポリシリコン膜にGeを注入する。その後、レジストを用いたエッチングによってポリシリコン膜のパターニングを行い、ゲート電極5を形成する。
Next, as shown in FIG. 5B, a
次に、図5(c)に示すように、ゲート電極5のうち素子分離領域3の直上に位置する部分51aに開口を有し、ゲート電極5のうち活性領域2の直上に位置する部分51bを覆うレジスト20を基板上に形成する。その後、レジスト20を注入マスクにして、注入エネルギー200keV、1×1015cm-2の条件でゲート電極5の部分51aにGeを注入する。これにより、低濃度のGeを含むゲート電極5の部分51bでは小さい膜内圧縮ストレス55が生じ、高濃度のGeを含むゲート電極5の部分51aでは大きい膜内圧縮ストレス54が生じる。この膜内圧縮ストレス55及び膜内圧縮ストレス54の作用によって、チャネル領域に基板法線方向の圧縮ストレス29が加わる。
Next, as shown in FIG. 5C, the
次に、図5(d)に示すように、基板1の活性領域2のうちゲート電極5の両側方に位置する領域に、n型不純物であるAsを、注入エネルギー30keV、ドーズ量5×1015cm-2の条件で注入し、N型不純物拡散領域(図3(a)、(c)に示すN型不純物拡散領域6a)を形成する。このN型不純物拡散領域は、LDD領域、又は、エクステンション領域、あるいは、ソース領域及びドレイン領域となる。
Next, as shown in FIG. 5D, n, which is an n-type impurity, is implanted into the
以上の方法により、比較的簡単に第3の実施形態に係るNチャネル型MISFETを製造することができる。 With the above method, the N-channel MISFET according to the third embodiment can be manufactured relatively easily.
なお、図5(c)に示す工程において、Geの代わりにAsまたはSnを注入してもよく、Geの注入とAsの注入とSnの注入のうち少なくとも2つを組み合わせてもよい。 In the step shown in FIG. 5C, As or Sn may be implanted instead of Ge, and at least two of Ge implantation, As implantation, and Sn implantation may be combined.
また、ゲート電極5の部分51aへのGe注入は、ポリシリコン膜をパターニングした後に実施しているが、ポリシリコン膜をパターニングする前でも良く、例えばポリシリコン膜を形成直後、又は、ポリシリコン膜にP注入した後に行ってもよい。
Further, Ge implantation into the
(第6の実施形態)
図6(a)は、第6の実施形態に係る半導体装置を示す斜視図であり、(b)および(c)は、本実施形態の半導体装置のうちダミートランジスタの上面図、およびD−D箇所における断面図である。本実施形態の半導体装置は、ゲート電極に対向し、格子定数を変化させる不純物を含んだダミーゲート電極を備えている。
(Sixth embodiment)
FIG. 6A is a perspective view showing a semiconductor device according to the sixth embodiment. FIGS. 6B and 6C are a top view of a dummy transistor in the semiconductor device of this embodiment, and DD. It is sectional drawing in a location. The semiconductor device of this embodiment includes a dummy gate electrode that includes an impurity that opposes the gate electrode and changes the lattice constant.
図6(a)〜(c)に示すように、本実施形態の半導体装置は、Nチャネル型のMISFET90と、このMISFET90に隣接して設けられたダミーゲート電極15とを備えている。図6に示す例では、不純物拡散領域6aを挟んでMISFET90のゲート電極5に対向するダミーゲート電極15を有するダミートランジスタ95が、MISFET90の両側に配置されている。
As shown in FIGS. 6A to 6C, the semiconductor device of this embodiment includes an N-
すなわち、本実施形態の半導体装置は、P型半導体領域(図示せず)を有する基板1に形成されたSTIからなる素子分離領域3と、素子分離領域3に囲まれた基板1からなる活性領域2と、活性領域2上に設けられたゲート絶縁膜4と、ゲート絶縁膜4の上から素子分離領域3の上に亘って設けられたゲート電極5と、活性領域2のうちゲート電極5の両側方に位置する領域に設けられ、n型不純物を含む不純物拡散領域(ソース領域またはドレイン領域)6aと、少なくとも一部が活性領域2上に設けられたダミーゲート絶縁膜4aと、ダミーゲート絶縁膜4aのそれぞれの上から素子分離領域3上に亘って設けられたダミーゲート電極15とを備えている。
That is, the semiconductor device of this embodiment includes an
ゲート電極5およびダミーゲート電極15は例えばn型不純物を含むポリシリコンで構成されている。また、シリコンなどの半導体から構成されている。
The
本実施形態の半導体装置の特徴は、ダミーゲート電極15に、ダミーゲート電極15を構成する材料の格子定数を小さくさせ、且つキャリアの生成に影響を与えない物質が導入されていることにある。一方、ゲート電極5には当該物質が導入されていない。ダミーゲート電極15に導入される物質として、例えばカーボン(C)が好ましく用いられるが、上述の条件を満たせば他の物質を用いてもよい。なお、「ダミーゲート電極15を構成する材料の格子定数を小さくさせる」とは、「ダミーゲート電極15の格子定数を、不純物が導入されない場合より小さくさせる」ことを意味する。
A feature of the semiconductor device of this embodiment is that a substance that does not affect carrier generation is introduced into the
本実施形態のMISFETでは、ダミーゲート電極15に、その格子定数を小さくさせる物質が導入されている。そのため、図6(a)に示すように、ダミーゲート電極15内に膜内伸張ストレス70が発生し、基板1からダミーゲート電極15に向かって基板法線方向の伸張ストレス45が印加される。この伸張ストレス45によって、基板1のうちダミーゲート電極15の下方に位置する部分には圧縮ストレス72が加わる。圧縮ストレス72は、見方を変えればMISFET90のチャネルに印加されるチャネル方向の伸張ストレス71である。従って、Nチャネル型であるMISFET90のキャリア移動度は大きく向上する。
In the MISFET of this embodiment, a substance for reducing the lattice constant is introduced into the
さらに、本実施形態の半導体装置では、MISFET90のゲート電極5には格子定数を変化させるCなどの不純物が導入されていない。そのため、本実施形態の半導体装置では、ゲート電極に不純物を導入する場合に問題となるゲート絶縁膜の劣化を起こすことがない。また、ゲート電極5のうち素子分離領域3上に設けられた部分に不純物を導入する第1の実施形態と比べても導入する不純物のゲート絶縁膜4への影響を小さくすることができる。そのため、ゲート絶縁膜4の劣化を気にすることなくダミーゲート電極15に含まれるCなどの不純物の濃度を高くすることができ、チャネル領域により強いチャネル方向の伸張ストレス71を印加することができる。
Furthermore, in the semiconductor device of this embodiment, impurities such as C that change the lattice constant are not introduced into the
Cなどの不純物は例えばイオン注入でダミーゲート電極15に導入することができる。ポリシリコンからなるダミーゲート電極15にCを注入する場合のドーズ量は、例えば1×1015cm-2以上とすることができる。
Impurities such as C can be introduced into the
なお、ダミーゲート電極15に導入する不純物はCに限らず、ダミーゲート電極15の格子定数を小さくし得る物質であればよい。特に、ゲート電極の材料と周期律表で同族の物質であればMISFET90でのキャリアの生成に影響を与えないので好ましい。
The impurity introduced into the
また、ダミーゲート絶縁膜4aおよびダミーゲート電極15は少なくとも一部が活性領域2上に設けられていればよく、一部が素子分離領域3上に設けられ、不純物拡散領域6aがダミーゲート電極15の片側にのみ形成されている場合でもMISFET90のチャネルに伸張ストレス71を印加することができる。
The dummy
また、図6ではダミーゲート電極15がMISFET90から見てチャネル方向(ゲート長方向)に対向するよう設けられている例を示したが、MISFET90が見て片側のみに対向するダミーゲート電極15が設けられていてもよい。
6 shows an example in which the
なお、本実施形態の半導体装置では、MISFET90のチャネルに対してゲート長方向の伸長ストレスを加えるため、<110>チャネル方位、<100>チャネル方位などのMISFETの移動度を向上させることができる。
In the semiconductor device according to the present embodiment, since the extension stress in the gate length direction is applied to the channel of the
本実施形態の半導体装置においては、Cなどの不純物をダミーゲート電極15のみに導入してもよいが、MISFET90の不純物拡散領域のうちダミーゲート電極15の近傍に位置する部分にも不純物を導入してもよい。この際には、導電型を有さない不純物が用いられることが好ましい。この場合には、不純物が注入された部分に膜内伸張ストレスが発生し、MISFET90のチャネルに対してチャネル方向の伸張ストレスを印加することになるのでキャリア移動度をさらに向上させることができる。このように、ダミーゲート電極15へのCの導入する際にはその近傍の不純物拡散領域にCが導入されてもよいので、マスク合わせを厳密に行う必要がなくなり、製造が容易になっている。
In the semiconductor device of this embodiment, an impurity such as C may be introduced only into the
なお、本実施形態の半導体装置においては、ゲート電極5のうち素子分離領域3上に設けられた部分にポリシリコンの格子定数を大きくさせるGeやSnなどの不純物をさらに導入してもよい。
In the semiconductor device of this embodiment, an impurity such as Ge or Sn that increases the lattice constant of polysilicon may be further introduced into the portion of the
(第7の実施形態)
本発明の第7の実施形態として、第6の実施形態に係る半導体装置の製造方法を説明する。図7(a)〜(e)は、第7の実施形態に係るMISFETの製造方法を示す断面図である。
(Seventh embodiment)
As a seventh embodiment of the present invention, a method for manufacturing a semiconductor device according to a sixth embodiment will be described. 7A to 7E are cross-sectional views showing a method for manufacturing a MISFET according to the seventh embodiment.
まず、図7(a)に示すように、p型の基板1(または基板1上に設けられたp型半導体層)にボロン(B)などのp型不純物をイオン注入し、基板1内にp型ウェル7を形成する。この際には、注入エネルギーを例えば300keV、ドーズ量を1×1013cm-2とする。次いで、p型ウェル7の一部にp型不純物を注入エネルギー150keV、ドーズ量1×1013cm-2でイオン注入してパンチスルーストッパを形成するまた、基板1のうちチャネル領域となる部分にp型不純物(Bなど)の注入を注入エネルギー20keV、ドーズ量5×1012cm-2で行う。次いで、活性領域(図示せず)を囲む素子分離領域3を公知の方法で形成する。
First, as shown in FIG. 7A, p-type impurities such as boron (B) are ion-implanted into a p-type substrate 1 (or a p-type semiconductor layer provided on the substrate 1). A p-
次に、図7(b)に示すように、熱酸化によって基板1(p型ウェル7)上に厚さ2nmのゲート絶縁膜4を形成した後、基板1上に厚さ150nmのポリシリコン膜(ゲート材料膜)18を形成する。そして、ポリシリコン膜18に注入エネルギー10keV、ドーズ量5×1015cm-2の条件でPをイオン注入する。
Next, as shown in FIG. 7B, a
続いて、図7(c)に示すように、レジストを用いたエッチングによってポリシリコン膜18およびゲート絶縁膜4のパターニングを行い、ゲート絶縁膜4上から素子分離領域3上に亘るゲート電極5と、ゲート電極5の両側方に配置されたダミーゲート電極15を形成する。また、ゲート絶縁膜4のうちゲート電極5の下に位置する部分を残すとともに、ダミーゲート電極15の下に位置する部分をダミーゲート絶縁膜4aとして残す。
Subsequently, as shown in FIG. 7C, the
次いで、少なくともダミーゲート電極15を開口するレジスト20を基板上に形成した後、注入エネルギー200keV、ドーズ量1×1015cm-2の条件でダミートランジスタ95のダミーゲート電極15にCを注入する。
Next, after forming at least a resist 20 opening the
次に、図7(d)に示すように、注入エネルギー30keV、ドーズ量5×1015cm-2の条件で基板1のうちゲート電極5の両側方に位置する領域にAsをイオン注入し、不純物拡散領域6aを形成する。
Next, as shown in FIG. 7 (d), As is ion-implanted into regions located on both sides of the
以上の方法によれば、図7(e)に示すように、ダミーゲート電極15内に膜内伸張ストレス70を発生させ、ダミーゲート電極15に基板法線方向の伸張ストレス45を印加することができる。その結果、MISFETのチャネル領域にチャネル方向の伸張ストレスを印加することができる。このように、本実施形態の製造方法によれば、第6の実施形態で説明したMISFETを比較的容易に製造することができる。なお、ポリシリコン膜18の格子定数を小さくするC以外の不純物を導入する場合も上述の方法と同様にすればよい。
According to the above method, as shown in FIG. 7E, the in-
なお、図7(c)に示すイオン注入工程において、Cの分布をダミーゲート電極15内で均一にするために複数の条件でCを注入してもよい。また、本実施形態ではCの注入を、ポリシリコン膜18のパターニング後に実施しているが、ポリシリコン膜18のパターニング前に行ってもよいし、ポリシリコン膜18へのPイオン注入の前に行ってもよい。
In the ion implantation step shown in FIG. 7C, C may be implanted under a plurality of conditions in order to make the C distribution uniform within the
−本実施形態の第1の変形例−
本発明の第7の実施形態の第1の変形例として、パターニング前のポリシリコン膜18にCイオンを注入する方法を説明する。
-First modification of this embodiment-
As a first modification of the seventh embodiment of the present invention, a method of implanting C ions into the
図8(a)〜(e)は、第7の実施形態の第1の変形例に係る半導体装置の製造方法を示す断面図である。 8A to 8E are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a first modification of the seventh embodiment.
まず、図8(a)、(b)に示すように、第7の実施形態と同様の方法によって基板1上にゲート絶縁膜4およびポリシリコン膜18を順次し、ポリシリコン膜18にPをイオン注入する。
First, as shown in FIGS. 8A and 8B, the
次いで、図8(c)に示すように、少なくともポリシリコン膜18のうち少なくともダミーゲート電極15となる部分を開口するレジスト20をポリシリコン膜18上に形成した後、注入エネルギー200keV、ドーズ量1×1015cm-2の条件でポリシリコン膜18の露出部にCを注入する。この際に、レジスト20の配置ズレなどを考慮して、レジスト20に形成される開口はダミーゲート電極15として形成される部分よりも大きめにしておくことが好ましい。
Next, as shown in FIG. 8C, after a resist 20 is formed on the
次に、図8(d)に示すように、レジスト20を除去した後に別のレジストをポリシリコン膜18上に形成し、このレジストを用いてゲート電極5およびゲート絶縁膜4と、ゲート電極5の両側方に配置されたダミーゲート電極15およびダミーゲート絶縁膜4aとを形成する。次いで、ゲート電極5およびダミーゲート電極15をマスクとしてAsをイオン注入し、不純物拡散領域6aを形成する。
Next, as shown in FIG. 8D, after the resist 20 is removed, another resist is formed on the
以上のような手順によっても第6の実施形態に係る半導体装置を作製することができる。 The semiconductor device according to the sixth embodiment can also be manufactured by the procedure as described above.
−本実施形態の第2の変形例−
図9(a)〜(e)は、第7の実施形態の第2の変形例に係る半導体装置の製造方法を示す断面図である。本変形例では、ダミーゲート電極15だけでなくMISFETの不純物拡散領域6aの一部にもCが導入された半導体装置の製造方法について説明する。
-Second modification of this embodiment-
9A to 9E are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a second modification of the seventh embodiment. In this modification, a method for manufacturing a semiconductor device in which C is introduced not only into the
まず、図9(a)、(b)に示すように、第7の実施形態と同様の方法によって基板1上にゲート絶縁膜4およびポリシリコン膜18を順次し、ポリシリコン膜18にPをイオン注入する。
First, as shown in FIGS. 9A and 9B, the
次に、図9(c)に示すように、レジストを用いたエッチングによってポリシリコン膜18およびゲート絶縁膜4のパターニングを行い、ゲート電極5と、所定の形状のゲート絶縁膜4と、ダミーゲート電極15と、ダミーゲート絶縁膜4aとを形成する。続いて、基板1上にダミーゲート電極15と、基板1のうちゲート電極5とダミーゲート電極15との間であってダミーゲート電極15の近い部分とを開口するレジスト20を基板1上に形成する。そして、レジスト20を用いてCのイオン注入を行い、ダミーゲート電極15と、基板1のうちダミーゲート電極15の近傍(側下方)に位置する領域とにCを導入する。ここで、基板1のうちCを含む部分をテンサイル(tensile)不純物領域66と呼ぶ。
Next, as shown in FIG. 9C, the
次いで、図9(d)に示すように、レジスト20を除去した後、ゲート電極5をマスクとしてAsのイオン注入を行い、基板1のうちゲート電極5の両側方に位置する領域に不純物拡散領域6aを形成する。なお、不純物拡散領域6aのうちダミーゲート電極15の側下方に設けられたテンサイル不純物領域66は不純物拡散領域6aの一部となっている。
Next, as shown in FIG. 9D, after removing the resist 20, As ions are implanted using the
以上のようにして作製された半導体装置においては、図9(e)に示すように、テンサイル不純物領域66が、不純物の熱拡散後のMISFETのチャネル領域に伸張ストレスを印加している。そのため、本変形例に係る方法によれば、キャリア移動度が向上したNチャネル型MISFETを作製することができる。
In the semiconductor device manufactured as described above, as shown in FIG. 9E, the
(第8の実施形態)
図10(a)は、第8の実施形態に係る半導体装置を示す斜視図であり、(b)および(c)は、本実施形態の半導体装置のうちダミートランジスタの上面図、およびE−E箇所における断面図である。本実施形態の半導体装置は、Pチャネル型のMISFET90と、MISFET90の両側方に配置され、ストレスを生じさせる不純物が導入されたダミーゲート電極を有するダミートランジスタとを備えている。
(Eighth embodiment)
FIG. 10A is a perspective view showing a semiconductor device according to the eighth embodiment, and FIGS. 10B and 10C are a top view of a dummy transistor in the semiconductor device of this embodiment, and EE. It is sectional drawing in a location. The semiconductor device according to the present embodiment includes a P-
Pチャネル型MISFET90は、ゲート絶縁膜4と、p型不純物を含むゲート電極5と、基板1のうちゲート電極5の両側方に位置する領域に形成されたp型不純物を含む不純物拡散領域6bとを有している。
The P-
本実施形態の半導体装置は、基本的には第6の実施形態に係る半導体装置と同じ構成を有しているが、以下の特徴を有している。 The semiconductor device of this embodiment basically has the same configuration as the semiconductor device according to the sixth embodiment, but has the following characteristics.
ダミートランジスタ95およびMISFET90の基板1としては、<110>チャネル方位、<100>チャネル方位などが用いられる。
As the
ダミートランジスタ95は、少なくとも一部が活性領域2上に設けられたダミーゲート絶縁膜4bと、ダミーゲート絶縁膜4bの上に設けられたダミーゲート電極15とを有している。そして、ダミーゲート電極15には、ダミーゲート電極15の材料(例えばポリシリコン)の格子定数を増加させ、且つMISFET90でのキャリア生成に影響を与えない物質が導入されている。ここで、ダミーゲート電極15に導入される不純物としては、GeまたはSnが特に好ましいが、AsやGaなどその他の物質が用いられてもよい。
The
このため、ダミーゲート電極15の内部では膜内圧縮ストレス80が生じている。膜内圧縮ストレス80は、基板1のうちダミーゲート電極15の下方に位置する領域に基板法線方向の圧縮ストレス39を生じさせ、MISFET90のチャネル領域にチャネル方向の圧縮ストレス73(ダミートランジスタ95から見た場合の伸張ストレス74と同じもの)を生じさせる。
Therefore, an in-film
この圧縮ストレス73は、基板1が例えば(100)面以外の結晶面を主面とするシリコン基板である場合にはキャリア移動度を増加させる。従って、本実施形態の半導体装置では、MISFET90においてキャリア移動度が向上し、性能が向上している。
The
以上説明したように、本発明のMISFETは各種電子機器に用いられる。 As described above, the MISFET of the present invention is used in various electronic devices.
1 基板
2 活性領域
3 素子分離領域
4 ゲート絶縁膜
4a、4b ダミーゲート絶縁膜
5 ゲート電極
6a n型不純物を含む不純物拡散領域
6b p型不純物を含む不純物拡散領域
7 p型ウェル
15 ダミーゲート電極
18 ポリシリコン膜
20 レジスト
25a、41a、51a ゲート電極のうち素子分離領域上に位置する部分
25b、41b、51b ゲート電極のうち活性領域上に位置する部分
27、54、55 膜内圧縮ストレス
29、39、47、49、71、73 圧縮ストレス
31、33、45、74 伸張ストレス
43、70 膜内伸張ストレス
66 テンサイル不純物領域
90 MISFET
95 ダミートランジスタ
DESCRIPTION OF
95 Dummy transistor
Claims (32)
前記基板に形成され、前記活性領域を囲む素子分離領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上から前記素子分離領域の上に亘って設けられたゲート電極と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成され、導電型を有する第1の不純物を含む不純物拡散領域とを備え、
前記ゲート電極は、前記素子分離領域上に位置する第1の部分と前記活性領域上に位置する第2の部分を有し、
前記ゲート電極の前記第1の部分は、前記ゲート電極の前記第2の部分に比べて大きなストレスを含んでいる半導体装置。 A substrate on which an active region is formed;
An element isolation region formed on the substrate and surrounding the active region;
A gate insulating film formed on the active region;
A gate electrode provided from above the gate insulating film to the element isolation region;
An impurity diffusion region including a first impurity having a conductivity type formed in a region located on both sides of the gate electrode in the active region,
The gate electrode has a first portion located on the element isolation region and a second portion located on the active region,
The semiconductor device in which the first portion of the gate electrode includes a greater stress than the second portion of the gate electrode.
前記第2の不純物は前記ゲート電極の格子定数を大きくさせる不純物であることを特徴とする請求項2〜4のうちいずれか1つに記載の半導体装置。 The first impurity is an n-type impurity;
The semiconductor device according to claim 2, wherein the second impurity is an impurity that increases a lattice constant of the gate electrode.
前記第2の不純物はゲルマニウムであることを特徴とする請求項2〜5のうちいずれか1つに記載の半導体装置。 The gate electrode is made of polysilicon,
6. The semiconductor device according to claim 2, wherein the second impurity is germanium.
前記第2の不純物は前記第1の不純物と同じ導電型の不純物であることを特徴とする請求項2〜4のうちいずれか1つに記載の半導体装置。 The first impurity is an n-type impurity;
The semiconductor device according to claim 2, wherein the second impurity is an impurity having the same conductivity type as the first impurity.
前記第2の不純物は前記ゲート電極の格子定数を小さくさせる不純物であることを特徴とする請求項2〜4のうちいずれか1つに記載の半導体装置。 The first impurity is a p-type impurity;
The semiconductor device according to claim 2, wherein the second impurity is an impurity that reduces a lattice constant of the gate electrode.
前記第2の不純物は炭素であることを特徴とする請求項2〜4、8のうちいずれか1つに記載の半導体装置。 The gate electrode is made of polysilicon,
9. The semiconductor device according to claim 2, wherein the second impurity is carbon.
前記第3の不純物は前記ダミーゲート電極の格子定数を小さくさせる不純物であることを特徴とする請求項10に記載の半導体装置。 The first impurity is an n-type impurity;
The semiconductor device according to claim 10, wherein the third impurity is an impurity that reduces a lattice constant of the dummy gate electrode.
前記第3の不純物は炭素であることを特徴とする請求項11に記載の半導体装置。 The dummy gate electrode is made of polysilicon,
The semiconductor device according to claim 11, wherein the third impurity is carbon.
前記第3の不純物は前記ダミーゲート電極の格子定数を大きくさせる不純物であることを特徴とする請求項10に記載の半導体装置。 The first impurity is a p-type impurity;
The semiconductor device according to claim 10, wherein the third impurity is an impurity that increases a lattice constant of the dummy gate electrode.
前記第3の不純物はゲルマニウムまたはスズであることを特徴とする請求項13に記載の半導体装置。 The dummy gate electrode is made of polysilicon,
The semiconductor device according to claim 13, wherein the third impurity is germanium or tin.
前記基板に形成され、前記活性領域を囲む素子分離領域と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成され、導電型を有する第1の不純物を含む不純物拡散領域と、
前記基板の上または上方に設けられ、前記不純物拡散領域の一方を挟んで前記ゲート電極に対向し、構成材料本来の格子定数を変化させる第2の不純物を含むダミーゲート電極とをさらに備えている半導体装置。 A substrate on which an active region is formed;
An element isolation region formed on the substrate and surrounding the active region;
A gate insulating film formed on the active region;
A gate electrode provided on the gate insulating film;
An impurity diffusion region formed in a region located on both sides of the gate electrode in the active region and including a first impurity having a conductivity type;
A dummy gate electrode provided on or above the substrate, facing the gate electrode across one of the impurity diffusion regions, and including a second impurity that changes the original lattice constant of the constituent material; Semiconductor device.
前記第2の不純物は前記ダミーゲート電極の格子定数を小さくさせる不純物であることを特徴とする請求項17に記載の半導体装置。 The first impurity is an n-type impurity;
The semiconductor device according to claim 17, wherein the second impurity is an impurity that reduces a lattice constant of the dummy gate electrode.
前記第2の不純物は前記ダミーゲート電極の格子定数を大きくさせる不純物であることを特徴とする請求項17に記載の半導体装置。 The first impurity is a p-type impurity;
The semiconductor device according to claim 17, wherein the second impurity is an impurity that increases a lattice constant of the dummy gate electrode.
前記素子分離領域に囲まれた前記基板からなる活性領域上にゲート絶縁膜を形成する工程(b)と、
前記ゲート絶縁膜の上から前記素子分離領域の上に亘ってゲート電極を形成する工程(c)と、
前記ゲート電極のうち前記素子分離領域上に位置する第1の部分に、前記ゲート電極のうち前記活性領域上に位置する第2の部分に比べて大きなストレスを含有させる工程(d)と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に、導電型を有する第1の不純物を含む不純物拡散領域を形成する工程(e)と
を備えている半導体装置の製造方法。 A step (a) of forming an element isolation region on the substrate;
Forming a gate insulating film on the active region made of the substrate surrounded by the element isolation region;
Forming a gate electrode from above the gate insulating film over the element isolation region;
A step (d) of adding a larger stress to the first portion of the gate electrode located on the element isolation region than the second portion of the gate electrode located on the active region;
And (e) forming an impurity diffusion region containing a first impurity having a conductivity type in a region located on both sides of the gate electrode in the active region.
前記第2の不純物は前記ゲート電極の格子定数を大きくさせる不純物であることを特徴とする請求項21〜23のうちいずれか1つに記載の半導体装置の製造方法。 The first impurity is an n-type impurity;
24. The method of manufacturing a semiconductor device according to claim 21, wherein the second impurity is an impurity that increases a lattice constant of the gate electrode.
前記第2の不純物は前記ゲート電極の格子定数を小さくさせる不純物であることを特徴とする請求項21〜23のうちいずれか1つに記載の半導体装置の製造方法。 The first impurity is a p-type impurity;
24. The method of manufacturing a semiconductor device according to claim 21, wherein the second impurity is an impurity that reduces a lattice constant of the gate electrode.
前記工程(e)では、前記ダミーゲート電極と前記ゲート電極の間に前記不純物拡散領域を形成することを特徴とする請求項20〜25のうちいずれか1つに記載の半導体装置の製造方法。 A step (f) of forming a dummy gate electrode including a third impurity that changes a lattice constant inherent to the constituent material on a side of the gate electrode;
26. The method of manufacturing a semiconductor device according to claim 20, wherein in the step (e), the impurity diffusion region is formed between the dummy gate electrode and the gate electrode.
前記活性領域上にゲート絶縁膜およびゲート電極を形成する工程(b)と、
少なくとも前記活性領域の一部の上または上方であって前記ゲート電極の側方に、構成材料本来の格子定数を変化させる第1の不純物を含むダミーゲート電極を形成する工程(c)と、
前記活性領域のうち、前記ゲート電極と前記ダミーゲート電極の間の領域を含む前記ゲート電極の両側方に位置する領域に、導電型を有する第2の不純物を含む不純物拡散領域を形成する工程(d)とを備えている半導体装置の製造方法。 Forming an element isolation region surrounding the active region on a substrate having the active region (a);
A step (b) of forming a gate insulating film and a gate electrode on the active region;
Forming a dummy gate electrode including a first impurity that changes a lattice constant of a constituent material at least above or above a part of the active region and on a side of the gate electrode; and
Forming an impurity diffusion region containing a second impurity having a conductivity type in a region located on both sides of the gate electrode including a region between the gate electrode and the dummy gate electrode in the active region ( and d) a semiconductor device manufacturing method.
前記基板の上方にゲート材料膜を形成する工程(c1)と、
前記ゲート材料膜をパターニングして前記ゲート電極の側方に前記ダミーゲート電極を形成する工程(c2)と、
少なくとも前記ダミーゲート電極に、前記ゲート材料膜の格子定数を変化させる前記第1の不純物を導入する工程(c3)とを含んでおり、
前記工程(c2)は前記工程(b)と同時に行われることを特徴とする請求項27に記載の半導体装置の製造方法。 The step (c)
Forming a gate material film above the substrate (c1);
Patterning the gate material film to form the dummy gate electrode on the side of the gate electrode (c2);
A step (c3) of introducing the first impurity that changes the lattice constant of the gate material film into at least the dummy gate electrode,
28. The method of manufacturing a semiconductor device according to claim 27, wherein the step (c2) is performed simultaneously with the step (b).
前記工程(d)では、前記テンサイル不純物領域を含む前記活性領域に前記不純物拡散領域を形成することを特徴とする請求項28に記載の半導体装置の製造方法。 In the step (c3), the first impurity is also introduced into a portion of the active region that is located between the gate electrode and the dummy gate electrode and in the vicinity of the dummy gate electrode, thereby forming a tensil impurity region. Forming,
29. The method of manufacturing a semiconductor device according to claim 28, wherein in the step (d), the impurity diffusion region is formed in the active region including the tensil impurity region.
前記基板の上方にゲート材料膜を形成する工程(c4)と、
前記ゲート材料膜の一部に、前記ゲート材料膜の格子定数を変化させる前記第1の不純物を導入する工程(c5)と、
前記ゲート材料膜をパターニングして前記第1の不純物を含む前記ダミーゲート電極を形成する工程(c6)とを含んでおり、
前記工程(c6)は前記工程(b)と同時に行われ、且つ前記工程(b)で形成される前記ゲート電極は、前記ゲート材料膜のうち前記工程(c5)において前記第1の不純物が注入されない部分からなることを特徴とする請求項27に記載の半導体装置の製造方法。 The step (c)
Forming a gate material film above the substrate (c4);
Introducing the first impurity that changes the lattice constant of the gate material film into a part of the gate material film (c5);
Patterning the gate material film to form the dummy gate electrode containing the first impurity (c6),
The step (c6) is performed simultaneously with the step (b), and the gate electrode formed in the step (b) is implanted with the first impurity in the step (c5) of the gate material film. 28. The method of manufacturing a semiconductor device according to claim 27, wherein the method comprises a portion that is not provided.
前記第1の不純物は、前記ゲート材料膜の格子定数を小さくさせる不純物であることを特徴とする請求項27〜30のうちいずれか1つに記載の半導体装置の製造方法。 The second impurity is an n-type impurity;
31. The method of manufacturing a semiconductor device according to claim 27, wherein the first impurity is an impurity that reduces a lattice constant of the gate material film.
前記第1の不純物は、前記ゲート材料膜の格子定数を大きくさせる不純物であることを特徴とする請求項27〜30のうちいずれか1つに記載の半導体装置の製造方法。 The second impurity is a p-type impurity;
31. The method of manufacturing a semiconductor device according to claim 27, wherein the first impurity is an impurity that increases a lattice constant of the gate material film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006115869A JP4486056B2 (en) | 2005-07-20 | 2006-04-19 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005209594 | 2005-07-20 | ||
JP2006115869A JP4486056B2 (en) | 2005-07-20 | 2006-04-19 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007053336A true JP2007053336A (en) | 2007-03-01 |
JP4486056B2 JP4486056B2 (en) | 2010-06-23 |
Family
ID=37917555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006115869A Expired - Fee Related JP4486056B2 (en) | 2005-07-20 | 2006-04-19 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4486056B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007103729A (en) * | 2005-10-05 | 2007-04-19 | Toyota Motor Corp | Silicon carbide semiconductor device |
US9825096B2 (en) | 2014-09-17 | 2017-11-21 | Toshiba Memory Corporation | Resistance change memory, method of manufacturing resistance change memory, and FET |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002043151A1 (en) * | 2000-11-22 | 2002-05-30 | Hitachi, Ltd | Semiconductor device and method for fabricating the same |
JP2003100899A (en) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
JP2004172389A (en) * | 2002-11-20 | 2004-06-17 | Renesas Technology Corp | Semiconductor device and method for manufacturing the same |
JP2006013322A (en) * | 2004-06-29 | 2006-01-12 | Fujitsu Ltd | Semiconductor device |
-
2006
- 2006-04-19 JP JP2006115869A patent/JP4486056B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002043151A1 (en) * | 2000-11-22 | 2002-05-30 | Hitachi, Ltd | Semiconductor device and method for fabricating the same |
JP2003100899A (en) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
JP2004172389A (en) * | 2002-11-20 | 2004-06-17 | Renesas Technology Corp | Semiconductor device and method for manufacturing the same |
JP2006013322A (en) * | 2004-06-29 | 2006-01-12 | Fujitsu Ltd | Semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007103729A (en) * | 2005-10-05 | 2007-04-19 | Toyota Motor Corp | Silicon carbide semiconductor device |
US9825096B2 (en) | 2014-09-17 | 2017-11-21 | Toshiba Memory Corporation | Resistance change memory, method of manufacturing resistance change memory, and FET |
Also Published As
Publication number | Publication date |
---|---|
JP4486056B2 (en) | 2010-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8120065B2 (en) | Tensile strained NMOS transistor using group III-N source/drain regions | |
US7473608B2 (en) | N-channel MOSFETs comprising dual stressors, and methods for forming the same | |
US7825477B2 (en) | Semiconductor device with localized stressor | |
JP5206668B2 (en) | Manufacturing method of semiconductor device | |
KR101436129B1 (en) | Stressed field effect transistor and method for its fabrication | |
TWI411106B (en) | Method and apparatus for performance enhancement in an asymmetrical semiconductor device | |
JP5367955B2 (en) | Semiconductor device including analog transistor with improved operating characteristics and flicker noise characteristics, and manufacturing method thereof | |
US7449753B2 (en) | Write margin improvement for SRAM cells with SiGe stressors | |
US8253177B2 (en) | Strained channel transistor | |
JP4426988B2 (en) | Method for manufacturing p-channel MOS transistor | |
US9159629B2 (en) | High performance CMOS device design | |
US7754571B2 (en) | Method for forming a strained channel in a semiconductor device | |
US7612364B2 (en) | MOS devices with source/drain regions having stressed regions and non-stressed regions | |
US20080179636A1 (en) | N-fets with tensilely strained semiconductor channels, and method for fabricating same using buried pseudomorphic layers | |
US20040212035A1 (en) | Strained-channel transistor and methods of manufacture | |
US8067291B2 (en) | MOS field-effect transistor and manufacturing method thereof | |
US20060033155A1 (en) | Method of making and structure for LDMOS transistor | |
US20080048217A1 (en) | Semiconductor device and method of fabricating the same | |
CN101431101A (en) | Method for fabricating a semiconductor device | |
US20090065807A1 (en) | Semiconductor device and fabrication method for the same | |
US20070018251A1 (en) | Semiconductor device and method for fabricating the same | |
JP2008053638A (en) | Semiconductor element and its manufacturing method | |
JP4486056B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2004214457A (en) | Semiconductor device and manufacturing method thereof | |
JP2009016423A (en) | Semiconductor device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090925 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091215 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100205 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100302 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100325 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |