JP2007052884A

JP2007052884A - Semiconductor storage device

Info

Publication number: JP2007052884A
Application number: JP2005238864A
Authority: JP
Inventors: Kazuyuki Yamazaki; 和之山崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-08-19
Filing date: 2005-08-19
Publication date: 2007-03-01
Anticipated expiration: 2025-08-19
Also published as: JP4569416B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor storage device which avoids falling in an error correction efficiency even when a column failure occurs. <P>SOLUTION: The semiconductor storage device comprises: a memory cell array 101; a redundancy cell 118 for replacing a defective cell; an error-correcting circuit 110 for performing error correction of a data of a memory cell; an error-corrected cell row coordinate information storage register 119 and an error-corrected cell column coordinate information storage register 120 which store a row coordinate and a column coordinate of a memory cell error-corrected by the error-correcting circuit 110; an ECC correction number detecting circuit 128 for detecting whether or not the number of error correction bits on one column line exceeds a predetermined value from error correction information from the error-correcting circuit 110; and a redundancy change-over circuit 127 which replaces the one column line by a redundancy cell when the number of error corrections exceeds the predetermined value. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体記憶装置に関し、ＥＣＣ（Error Correcting Code）訂正回路を有した半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having an ECC (Error Correcting Code) correction circuit.

Ｆｌａｓｈメモリ等の電気的に消去及び書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）は、メモリセルの特性がＷｒｉｔｅ（書込み）やＥｒａｓｅ（消去）動作によって、劣化していくため、ある規定回数以上書込み／消去を実行した場合、セル動作不良として見えてくる。かかるセル動作の不良対策として、誤り訂正符号（ＥＣＣ）により、不良セルの誤り訂正を行うことで、メモリセルの書込み／消去の規定回数を増やすような手法が用いられている。 An electrically erasable and rewritable nonvolatile semiconductor memory device (EEPROM) such as a flash memory has a memory cell characteristic that is deteriorated by a write (erase) or erase (erase) operation. When / erasure is executed, it appears as a cell operation failure. As a countermeasure against such a defective cell operation, a method is used in which error cell correction is performed using an error correction code (ECC) to increase the prescribed number of memory cell write / erase operations.

ＥＣＣにより誤り訂正を行う技術（「ＥＣＣ訂正技術」という）を使用する場合、以下に例を挙げるように、データ（情報ビット）格納用のメモリセル領域に加え、検査ビット（パリティビット）格納用のパリティセル領域が必要になる。パリティセルの数を増やすことで、誤り訂正が可能なビット数は増えるが、その分、チップサイズが増える。このため、製品コストとの兼合いから、現在は、１ビット誤り訂正を採用する場合が多い。誤り訂正ビットとパリティの関係について説明すると、６４ビット中の１ビットエラーを訂正する場合、６４ビット毎に、７ビットのパリティセルが必要である。６４ビット中の２ビットエラーを訂正する場合、６４ビット毎に１２ビットのパリティセルが必要である。 When using a technique for error correction by ECC (referred to as “ECC correction technique”), as shown below, in addition to a memory cell area for storing data (information bits), for storing check bits (parity bits) Parity cell areas are required. Increasing the number of parity cells increases the number of bits that can be corrected, but increases the chip size accordingly. For this reason, in consideration of the product cost, 1-bit error correction is often employed at present. The relationship between the error correction bit and the parity will be described. When a 1-bit error in 64 bits is corrected, a 7-bit parity cell is required for every 64 bits. When correcting a 2-bit error in 64 bits, a 12-bit parity cell is required for every 64 bits.

図４に、ＥＣＣの符号化と復号を行うエンコード回路とデコード回路と、誤り訂正回路を備えた半導体記憶装置の典型的な構成例を示しておく（特許文献５、６等参照）。なお、特許文献５には、ＥＣＣ誤り訂正回路を備えたＤＲＡＭが開示され、特許文献６には、オンチップのＥＣＣ誤り訂正回路を備えたＳＤＲＡＭ（Synchronous DRAM）が開示されている。図４において、１０１は、データを保持するメインセルのメモリセルアレイ、１０２は、パリティデータを格納するパリティセル用のメモリセルアレイ（パリティセルアレイ）、１０３は、メモリセルアレイ１０１のカラム線を選択するカラムセレクタ、１０４は、パリティセルアレイ１０２のカラム線を選択するカラムセレクタ、１０５はロウデコーダ、１０６は、メインセルの書込み回路、１０７はメインセルの読み出し回路、１０８はパリティセルの読み出し回路、１０９はパリティセルの書込み回路、１１０は誤り訂正回路、１１１は誤り訂正符号を復号するパリティデコード回路、１１２は誤り訂正符号を生成するパリティエンコード回路、１１３は入出力バッファ、１１４はロウ選択線、１１５はメインセルのカラム選択線、１１６はパリティセルのカラム選択線、１１７はアドレスデコーダである。 FIG. 4 shows a typical configuration example of a semiconductor memory device including an encoding circuit and a decoding circuit that perform ECC encoding and decoding, and an error correction circuit (see Patent Documents 5 and 6). Patent Document 5 discloses a DRAM having an ECC error correction circuit, and Patent Document 6 discloses an SDRAM (Synchronous DRAM) having an on-chip ECC error correction circuit. In FIG. 4, 101 is a memory cell array of a main cell that holds data, 102 is a memory cell array for parity cells that stores parity data (parity cell array), and 103 is a column selector that selects a column line of the memory cell array 101. , 104 are column selectors for selecting column lines of the parity cell array 102, 105 is a row decoder, 106 is a main cell write circuit, 107 is a main cell read circuit, 108 is a parity cell read circuit, and 109 is a parity cell. Write circuit, 110 is an error correction circuit, 111 is a parity decode circuit that decodes an error correction code, 112 is a parity encode circuit that generates an error correction code, 113 is an input / output buffer, 114 is a row selection line, and 115 is a main cell Column selection line, 1 6 is a column selection line of the parity cell, 117 is an address decoder.

入出力バッファ１１３から入力された書込みデータに対して、パリティエンコード回路１１２が、ハミング符号等に基づくパリティ検査符号（パリティビット）を生成し、書込み回路１０９からパリティセル用のカラムセレクタ１０４で選択されたカラムと、ロウ選択線１１４で選択されたパリティセルに、パリティビットを書き込む。書込みデータは、書込み回路１０６からカラムセレクタ１０３で選択されたカラムと、ロウ選択線１１４で選択されたセルに書き込まれる。 For the write data input from the input / output buffer 113, the parity encode circuit 112 generates a parity check code (parity bit) based on a Hamming code or the like and is selected by the column selector 104 for the parity cell from the write circuit 109. The parity bit is written in the selected column and the parity cell selected by the row selection line 114. Write data is written from the write circuit 106 to the column selected by the column selector 103 and the cell selected by the row selection line 114.

データの読み出し時、メモリセルアレイ１０１からカラムセレクタ１０３を介して読み出し回路１０７で読み出されたセルデータと、パリティセルからカラムセレクタ１０４を介して読み出し回路１０８で読み出されたパリティをパリティデコード回路１１１が受けて復号し、誤り訂正回路１１０に復号結果を渡す。誤り訂正回路１１０は、メモリセルアレイのセルデータに誤りがある場合、これを訂正し、訂正したデータを入出力バッファ１１３を介して読み出しデータとして出力する。 At the time of reading data, the parity decode circuit 111 converts cell data read from the memory cell array 101 via the column selector 103 by the read circuit 107 and parity read from the parity cell via the column selector 104 by the read circuit 108. Is received and decoded, and the decoding result is passed to the error correction circuit 110. If there is an error in the cell data of the memory cell array, the error correction circuit 110 corrects this and outputs the corrected data as read data via the input / output buffer 113.

次に、不揮発性半導体記憶装置における書込み（Ｗｒｉｔｅ）／消去（Ｅｒａｓｅ）の繰返し実行による不良発生のメカニズムについて説明しておく。不良原因としては、大きく分けて、
・書込み／消去の繰返し実行によるトンネル酸化膜劣化と、
・書込み／消去時のメモリセル高電圧印加による配線ショート、
の２つがあげられる。 Next, a mechanism of occurrence of a defect due to repetitive execution of write / erase in the nonvolatile semiconductor memory device will be described. The causes of defects can be broadly divided into
・ Degradation of tunnel oxide film due to repeated execution of programming / erasing,
・ Short wiring due to high voltage applied to memory cells during programming / erasing
There are two.

まず、書込み／消去の繰返し実行によるトンネル酸化膜劣化について説明する。図５は、Ｆｌａｓｈメモリ用のメモリセルの断面構成を模式的に示す図である。フローティングゲート方式のＦｌａｓｈメモリのセルでは、フローティングゲート１４に蓄積された電子の数によって、メモリセルの閾値Ｖｔをコントロールしている。図５を参照して、セルの消去・書込み動作の一例を説明する。 First, tunnel oxide film deterioration due to repeated execution of write / erase will be described. FIG. 5 is a diagram schematically showing a cross-sectional configuration of a memory cell for a flash memory. In a floating gate type flash memory cell, the threshold Vt of the memory cell is controlled by the number of electrons accumulated in the floating gate 14. With reference to FIG. 5, an example of cell erase / write operation will be described.

消去時は、コントロールゲート電極１９をＬＯＷレベル、ウェル１０の電位を高電圧にして、フローティングゲート１４とウェル１０間にかかる高電界によってフローティングゲート１４内の電子を引き抜く（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング）。 At the time of erasing, the control gate electrode 19 is set to the LOW level, the potential of the well 10 is set to a high voltage, and electrons in the floating gate 14 are extracted by a high electric field applied between the floating gate 14 and the well 10 (Fowler-Nordheim tunneling).

書込み時は、コントロールゲート電極１９を高電圧、ソース電極１７をＬＯＷレベルの状態で、ドレイン電極１８に高電圧を印加することによってセルをオン状態とし、ソース１１からドレイン１２へ電子が移動する状態を作る。この時、コントロールゲート電極１９に高電圧がかかっているため、フローティングゲート１４に電子が注入される（ＣＨＥチャネルホットエレクトロン注入）。 At the time of writing, the cell is turned on by applying a high voltage to the drain electrode 18 while the control gate electrode 19 is at a high voltage, the source electrode 17 is at a LOW level, and electrons move from the source 11 to the drain 12 make. At this time, since a high voltage is applied to the control gate electrode 19, electrons are injected into the floating gate 14 (CHE channel hot electron injection).

消去と書込みを一回ずつ行うと、電子がトンネル酸化膜１３を一回往復することになる。トンネル酸化膜１３は、電子の往復回数の増加とともに劣化し、最終的にはビット不良となって見えてくる。以上は、標準的なテキストの記載（当業者には周知の内容）に基づくものである（例えば非特許文献１）。 When erasing and writing are performed once, electrons reciprocate once through the tunnel oxide film 13. The tunnel oxide film 13 deteriorates with an increase in the number of electron reciprocations, and finally appears as a bit failure. The above is based on standard text descriptions (contents well known to those skilled in the art) (for example, Non-Patent Document 1).

次に、書込み、消去時のメモリセル高電圧印加による配線ショートについて説明する。 Next, a wiring short circuit due to application of a high voltage to the memory cell during writing and erasing will be described.

Ｆｌａｓｈメモリでは、消去及び書込み時に、高電圧を、メモリセルの特定の電極に印加する。例えば、書込み動作では、メモリセルのドレイン電極１８、及びコントロールゲート電極１９に高電圧を印加し、ソース電極１７はＧＮＤレベルになる状態が想定される。例えばメモリ製造時の拡散工程での異物等が、メモリセルのドレイン電極１８とソース電極１７の間に付着していた場合、書込みによる電界ストレスが複数回印加されることにより、ドレイン電極１８とソース電極１７がエレクトロマイグレーション等の現象によりショートする場合がある。 In a flash memory, a high voltage is applied to a specific electrode of a memory cell during erasing and writing. For example, in the write operation, it is assumed that a high voltage is applied to the drain electrode 18 and the control gate electrode 19 of the memory cell and the source electrode 17 is at the GND level. For example, when a foreign substance or the like in a diffusion process at the time of memory manufacture is adhered between the drain electrode 18 and the source electrode 17 of the memory cell, an electric field stress due to writing is applied a plurality of times, whereby the drain electrode 18 and the source The electrode 17 may be short-circuited due to a phenomenon such as electromigration.

メモリセルのドレイン電極１８とソース電極１７がエレクトロマイグレーション等の現象によりショートしてしまうと、メモリセルアレイのカラム方向の全てのメモリセルのアクセスができなくなり、カラム不良のモードとして認識される。 If the drain electrode 18 and the source electrode 17 of the memory cell are short-circuited due to a phenomenon such as electromigration, it becomes impossible to access all the memory cells in the column direction of the memory cell array, which is recognized as a column failure mode.

なお、不良セルの救済のためのリダンダンシセル（冗長セル）を備えた半導体メモリとして、例えば特許文献１乃至４等の記載も参照される。このうち、特許文献１には、Ｉ／Ｏ単位に不良の発生したセルプレート置換するリダンダンシ機能を有する半導体メモリ装置において、組み立て後にリダンダンシ使用の有無の確認を容易に行うことができるロールコール回路を有する半導体メモリ装置が開示されている。特許文献２には、リダンダンシヒューズとリダンダンシドライバの配線長が最短となるように配置され配線遅延を最小とする構成が開示されている。特許文献３には、メモリセルアレイの不良情報を格納するフェイルメモリと、特定のメモリセルから出力された値と期待値が異なる場合、特性のメモリセルを不良ビットと検出する比較判定回路を備え、フェイルメモリの情報から同一ロウライン上に不良が基準値以上発生した不良ローラインを検出する不良ロウライン検知回路を備えた構成が開示されている。 For example, Patent Documents 1 to 4 are also referred to as semiconductor memories including redundancy cells (redundant cells) for repairing defective cells. Among these, Patent Document 1 discloses a roll call circuit that can easily check whether or not redundancy is used after assembly in a semiconductor memory device having a redundancy function of replacing a cell plate in which a defect occurs in an I / O unit. A semiconductor memory device having the same is disclosed. Patent Document 2 discloses a configuration in which the wiring lengths of the redundancy fuse and the redundancy driver are arranged to be the shortest to minimize the wiring delay. Patent Document 3 includes a fail memory that stores defect information of a memory cell array, and a comparison determination circuit that detects a memory cell having a characteristic as a defective bit when a value output from a specific memory cell is different from an expected value, There is disclosed a configuration including a defective row line detection circuit that detects a defective row line in which a defect has occurred on the same row line or more on the same row line from information in the fail memory.

特開平１０−９７７９８号公報JP-A-10-97798 特開平９−１１５２９７号公報JP-A-9-115297 特開２００５−０１１４６４号公報Japanese Patent Laid-Open No. 2005-011464 特開２００３−０５９２８９号公報JP 2003-059289 A 特開昭６３−１７５２９９号公報JP-A 63-175299 特開２００２−２６９９９５号公報JP 2002-269995 A 岸野正剛，小柳光正著、「ＶＬＳＩデバイスの物理」、第１８２−１８９頁、丸善株式会社、１９８６年Masayoshi Kishino, Mitsumasa Koyanagi, “Physics of VLSI devices”, pp. 182-189, Maruzen Co., Ltd., 1986

前述したように、メモリセルのドレイン電極とソース電極が、エレクトロマイグレーション（例えば書込みによる電界ストレスによる）等の現象によりショートしてしまうと、メモリセルアレイ上のカラム線が１本全て読めなくなってしまう不良モードであるカラム不良が生じる。このカラム不良は、バーンイン工程において初期不良としてスクリーニング（選別）されるべきであるが、異物の形状、大きさなどでバーンイン工程を抜けてしまい（不良としてスクリーニングされない）、この結果、残留不良として、出荷後のユーザー使用時に不良となる場合がある。 As described above, when the drain electrode and the source electrode of the memory cell are short-circuited due to a phenomenon such as electromigration (for example, due to electric field stress due to writing), all the column lines on the memory cell array cannot be read. A column defect that is a mode occurs. This column defect should be screened (screened) as an initial defect in the burn-in process, but it escapes the burn-in process due to the shape, size, etc. of the foreign matter (not screened as a defect). It may become defective during user use after shipment.

前述の通り、書込み／消去の繰返し実行による不良モードは、ビット性の不良とカラム不良がある。例えば、１ビット誤り訂正機能を搭載したメモリにおいて、書込み／消去の実行中に、カラム不良が発生した場合、カラム不良が発生した付近のメモリセル領域は、ＥＣＣによる誤り訂正が行われる確率が高くなる（なお、誤り訂正は、図４の構成において、読み出しデータとパリティに基づきパリティデコード回路１１１で算出されたシンドローム１３２に基づき、誤り訂正回路１１０で行われる）。 As described above, failure modes due to repeated execution of writing / erasing include a bit property failure and a column failure. For example, in a memory equipped with a 1-bit error correction function, when a column failure occurs during execution of write / erase, a memory cell region near the column failure has a high probability of error correction by ECC. (Error correction is performed by the error correction circuit 110 based on the syndrome 132 calculated by the parity decode circuit 111 based on read data and parity in the configuration of FIG. 4).

誤り訂正の行われる確率が高くなると、他の原因により、１ビットでも不良が発生すると、ＥＣＣ誤り訂正機能がオーバーフローしてしまい、その結果、当該半導体記憶装置が不良品となる可能性が高くなる。 When the probability of error correction increases, if a failure occurs even for one bit due to another cause, the ECC error correction function overflows, and as a result, the semiconductor memory device is more likely to become a defective product. .

上記の如く、ＥＣＣを用いて誤り訂正を行う半導体記憶装置においては、不良が一定の領域に集中してしまうカラム不良などに対しては、誤り訂正の効果を得られない場合がある。 As described above, in a semiconductor memory device that performs error correction using ECC, the error correction effect may not be obtained for a column defect in which defects are concentrated in a certain area.

したがって、本発明の主たる目的は、例えばカラム不良が発生した場合にも、誤り訂正効率の低下を回避する装置を提供することにある。本発明は、書込み／消去回数を増加可能とする不揮発性半導体記憶装置を提供することも、その目的としている。 Accordingly, a main object of the present invention is to provide an apparatus that avoids a decrease in error correction efficiency even when, for example, a column defect occurs. Another object of the present invention is to provide a nonvolatile semiconductor memory device that can increase the number of times of writing / erasing.

本願で開示される発明は、上記課題を解決するため、概略以下のような構成とされる。 In order to solve the above problems, the invention disclosed in the present application is generally configured as follows.

本発明の１つのアスペクト（側面）に係る半導体記憶装置は、
データ格納用のセルと、パリティ格納用のセルとを含むセルアレイと、
不良セルを置換するためのリダンダンシセルと、
前記セルのデータの誤り訂正を行う誤り訂正回路と、
前記誤り訂正回路で誤り訂正されたセルのロウ座標とカラム座標を記憶保持する誤り訂正セル座標記憶部と、
前記誤り訂正セル座標記憶部に記憶保持される情報に基づき、同一カラム線上で誤り訂正されたセルの数があらかじめ定められた値を超えたことが検出された場合、前記カラム線をリダンダンシセルで置換するように切替えるリダンダンシ切替回路と、
を備えている。 A semiconductor memory device according to one aspect of the present invention is as follows.
A cell array including cells for data storage and cells for parity storage;
A redundancy cell to replace the defective cell;
An error correction circuit for performing error correction of the data of the cell;
An error correction cell coordinate storage unit that stores and holds the row coordinate and column coordinate of the cell that has been error-corrected by the error correction circuit;
Based on the information stored and held in the error correction cell coordinate storage unit, when it is detected that the number of cells corrected for errors on the same column line exceeds a predetermined value, the column line is replaced with a redundancy cell. A redundancy switching circuit for switching to replace,
It has.

本発明において、前記データ格納用のセル、前記パリティ格納用のセル、及び前記リダンダンシセルは、電気的に消去及び書込み可能な不揮発性のセルよりなる。 In the present invention, the data storage cell, the parity storage cell, and the redundancy cell are electrically erasable and writable nonvolatile cells.

本発明において、前記データ格納用のセル、前記パリティ格納用のセル、及び前記リダンダンシセルの少なくとも１つは、未使用時はセル閾値が低いオンセル状態とし、書込みにより、セル閾値が高いオフセル状態になり、消去でオンセル状態になる、構成としてもよい。 In the present invention, at least one of the data storage cell, the parity storage cell, and the redundancy cell is set to an on-cell state with a low cell threshold when not in use, and is set to an off-cell state with a high cell threshold by writing. Thus, a configuration may be adopted in which an on-cell state is obtained by erasing.

本発明において、前記誤り訂正セル座標記憶部は、前記誤り訂正されたセルのロウ座標を記憶する誤り訂正セルロウ座標格納レジスタと、前記誤り訂正されたセルのカラム座標を記憶する誤り訂正セルカラム座標格納レジスタと、を備えた、構成としてもよい。 In the present invention, the error correction cell coordinate storage unit stores an error correction cell row coordinate storage register that stores the row coordinate of the error-corrected cell, and an error correction cell column coordinate storage that stores the column coordinate of the error-corrected cell. It is good also as a structure provided with the register | resistor.

本発明において、前記誤り訂正セルロウ座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのロウ選択線に対応した位置のビットにマーキング情報が書き込まれ、前記誤り訂正セルカラム座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのカラム選択線に対応した位置のビットにマーキング情報が書き込まれる、構成としてもよい。 In the present invention, in the error correction cell row coordinate storage register, marking information is written in a bit at a position corresponding to a row selection line of a cell error-corrected by the error correction circuit, and the error correction cell column coordinate storage register The marking information may be written in the bit at the position corresponding to the column selection line of the cell whose error has been corrected by the error correction circuit.

本発明において、前記データ格納用のセルからの読み出しデータと、前記データ格納用のセルに対応した前記パリティ格納用のセルからのパリティ情報から、シンドロームを計算するパリティデコード回路と、アドレスデコーダでデコードされたロウアドレスデコード信号とカラムアドレスデコード信号と前記シンドロームとから、不良ビットのロウ座標とカラム座標を特定するエラー位置検出回路と、を備えた、構成としてもよい。 In the present invention, a parity decoding circuit for calculating a syndrome from read data from the data storage cell and parity information from the parity storage cell corresponding to the data storage cell, and decoding by an address decoder An error position detection circuit that identifies the row coordinate and column coordinate of the defective bit from the row address decode signal, the column address decode signal, and the syndrome may be provided.

本発明において、消去時には、前記データ格納用のセルよりデータが読み出され、前記データ格納用のセルに対応した前記パリティ格納用のセルよりパリティ情報が読み出され、前記パリティデコード回路で計算されたシンドロームから不良が検出された場合、前記エラー位置検出回路は、不良ビットのロウ座標とカラム座標を特定し、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタの対応するビットに、マーキングする、構成としてもよい。 In the present invention, at the time of erasing, data is read from the data storage cell, parity information is read from the parity storage cell corresponding to the data storage cell, and calculated by the parity decoding circuit. When a defect is detected from the syndrome, the error position detection circuit identifies the row coordinate and column coordinate of the defective bit, and marks the corresponding bit in the correction cell row coordinate storage register and the correction cell column coordinate storage register. It is good also as a structure.

本発明において、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出す訂正数検出回路を備え、消去時に、前記訂正数検出回路は前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出し、前記マーキング情報のパターンからカラム不良と推定された場合、前記リダンダンシ切替回路は、前記カラム線をリダンダンシセルと置き換える、構成としてもよい。 In the present invention, a correction number detection circuit for reading marking information of the correction cell row coordinate storage register and the correction cell column coordinate storage register is provided, and at the time of erasure, the correction number detection circuit stores the correction cell row coordinate storage register and the correction cell column coordinate storage. When the marking information of the register is read and it is estimated that the column is defective from the pattern of the marking information, the redundancy switching circuit may replace the column line with a redundancy cell.

本発明の他のアスペクト（側面）に係る装置は、上記半導体記憶装置を備えた携帯型等の端末装置よりなる。 A device according to another aspect (side surface) of the present invention includes a portable terminal device including the semiconductor memory device.

本発明によれば、書込み／消去等に起因するカラム不良発生時にも、ＥＣＣ誤り訂正回路の誤り訂正効率の低下を回避することができる。 According to the present invention, it is possible to avoid a decrease in error correction efficiency of the ECC error correction circuit even when a column defect occurs due to writing / erasing or the like.

上記した本発明について更に詳細に説述すべく、添付図面を参照して以下に説明する。本発明は、メモリセルのリード時に、ＥＣＣ訂正が行われたメモリセルのロウ（Ｒｏｗ）座標及びカラム（Ｃｏｌｕｍｎ）座標を格納する訂正セル座標格納レジスタ（図１の１１９、１２０）を備え、メモリセルの消去時に、訂正セル座標格納レジスタの情報を読み出し、不良のモードを検出し、同一のカラム上に不良が予め定められた数以上発生していることが検出された場合には、該カラムをカラム不良と認識し、リダンダンシ切替回路（図１の１２７）で、該カラムをリダンダンシセル（図１の１１８）と置換する。すなわち、不良カラムが選択された場合、該不良カラムに対応するリダンダンシセルのカラム選択線がリダンダンシ用のカラムセレクタ（図１の１２２）により選択され、該カラム選択線と、メインセルアレイのロウ選択線とで選択されるリダンダンシセルのアクセスが行われる。 In order to describe the present invention described above in more detail, it will be described below with reference to the accompanying drawings. The present invention includes a correction cell coordinate storage register (119, 120 in FIG. 1) that stores a row coordinate and a column coordinate of a memory cell that has been subjected to ECC correction when the memory cell is read. When erasing a cell, the information in the corrected cell coordinate storage register is read, the failure mode is detected, and if it is detected that a predetermined number or more of defects have occurred on the same column, the column Is recognized as a column failure, and the redundancy switching circuit (127 in FIG. 1) replaces the column with the redundancy cell (118 in FIG. 1). That is, when a defective column is selected, the column selection line of the redundancy cell corresponding to the defective column is selected by the redundancy column selector (122 in FIG. 1), and the column selection line and the row selection line of the main cell array are selected. The redundancy cell selected by the above is accessed.

本発明によれば、書込み／消去動作の繰返しに起因する劣化で発生した不良カラム線は、自動的に、リダンダンシセルに置き換えられる構成とされているため、誤り訂正がオーバーフローするまでの時間が延び、その結果、メモリの品質を向上させることができる。 According to the present invention, since the defective column line generated due to the deterioration due to the repetition of the write / erase operation is automatically replaced with the redundancy cell, the time until the error correction overflows is increased. As a result, the quality of the memory can be improved.

リダンダンシセルとリダンダンシ置換回路の構成については、公知の回路構成が用いられる（例えば特許文献１、２等参照）。なお、特許文献１、２等は、ＤＲＡＭの冗長回路が開示されており、テスト工程によるフェイルマップ情報等に基づき、不良セルのリダンダンシセルへの置換を、レーザ照射によるヒューズ溶断（ヒューズＲＯＭ）により、製品出荷前に行っている。これに対して、本発明の場合、製品出荷後のカラム不良のリダンダンシセルへの置き換えを行うため、リダンダンシ切替回路（図１の１２７）は、アドレス切替情報(リダンダンシセルに切り替えるアドレス情報)を、ヒューズＲＯＭではなく、電気的に書き換え可能なＥＥＰＲＯＭ等で用いて行うようにしてもよい。以下、実施例に即して説明する。 As the configurations of the redundancy cell and the redundancy replacement circuit, known circuit configurations are used (see, for example, Patent Documents 1 and 2). Patent Documents 1 and 2 disclose a redundant circuit of DRAM, and replacement of a defective cell with a redundancy cell based on fail map information and the like by a test process is performed by fuse blown (fuse ROM) by laser irradiation. , Done before product shipment. On the other hand, in the case of the present invention, the redundancy switching circuit (127 in FIG. 1) performs address switching information (address information for switching to the redundancy cell) in order to replace the defective column with a defective column after product shipment. Instead of the fuse ROM, an electrically rewritable EEPROM or the like may be used. In the following, description will be made in accordance with examples.

図１は、本発明の一実施例の電気的に消去及び書込み可能な不揮発性半導体記憶装置構成を示す図である。図１において、図４と同一の要素には同一の参照符号が付されている。図１を参照すると、本実施例は、図４の構成に、図５に示した構成のメモリセルよりなるリダンダンシセル１１８、訂正セルロウ座標格納レジスタ１１９、訂正セルカラム座標格納レジスタ１２０、リダンダンシ用のカラムセレクタ１２２、訂正セルカラム座標格納レジスタ用のカラムセレクタ１２３、リダンダンシ用の書込み回路１２４、リダンダンシ用の読み出し回路１２５、訂正セル座標格納レジスタの書込み回路１２６、リダンダンシ切替回路１２７、訂正セル座標格納レジスタの情報を読み出し１カラム当たり誤り訂正が行われた数を検出するＥＣＣ訂正数検出回路１２８、及び、エラー位置検出回路１２９をさらに備えて構成されている。 FIG. 1 is a diagram showing a configuration of an electrically erasable and writable nonvolatile semiconductor memory device according to an embodiment of the present invention. In FIG. 1, the same elements as those in FIG. 4 are denoted by the same reference numerals. Referring to FIG. 1, in the present embodiment, the redundancy cell 118, the correction cell row coordinate storage register 119, the correction cell column coordinate storage register 120, and the redundancy column are configured by the memory cell having the configuration shown in FIG. Information of selector 122, column selector 123 for correction cell column coordinate storage register, redundancy write circuit 124, redundancy read circuit 125, correction cell coordinate storage register write circuit 126, redundancy switching circuit 127, and correction cell coordinate storage register Are further provided with an ECC correction number detection circuit 128 that detects the number of error corrections per column and an error position detection circuit 129.

本実施例の不揮発性半導体記憶装置において、未使用時（出荷時）のメインセル用のメモリアレイ１０１（「メインセルアレイ」ともいう）、パリティセル用のメモリセルアレイ１０２（「パリティセルアレイ」ともいう）、リダンダンシセル１１８は、全てセル閾値が低いオンセル状態とし、書込みにより、セル閾値が高いオフセル状態になり、消去でオンセル状態になるものとする。 In the nonvolatile semiconductor memory device of this embodiment, a memory array 101 for main cells (also referred to as “main cell array”) and a memory cell array 102 for parity cells (also referred to as “parity cell array”) when not used (shipped). The redundancy cells 118 are all set to an on-cell state with a low cell threshold, and are set to an off-cell state with a high cell threshold by writing and to an on-cell state by erasing.

メインセルアレイ１０１のメインセルにデータ書込み時は、外部から入力されたアドレス情報によって、ロウデコーダ（ＲｏｗＤｅｃｏｄｅｒ）１０５と、カラムセレクタ（カラムＳｅｌｅｃｔｏｒ）１０３によって選択されるメインセル（ロウ選択線１１４とカラム選択線１１５で選択されるセル）に対して、外部から入出力バッファ１１３に入力された書込みデータを、書込み回路１０６によって書込むとともにに、該書込みデータを入力するパリティエンコード回路１１２はパリティ（検査ビット）を生成し、パリティエンコード回路１１２で生成されたパリティは、パリティセル用の書込み回路１０９を介して、パリティセルアレイ１０２に書込む。なお、パリティビットは、パリティセルアレイ１０２において、メインセルアレイ１０１と同一のロウ選択線１１４（ワード線）と、パリティセル用のカラムセレクタ１０４で選択されたカラム選択線１１６で選択されるパリティセルに書き込まれる。 When data is written to the main cell of the main cell array 101, main cells (row selection line 114 and column) selected by a row decoder 105 and a column selector 103 by address information input from outside. The write data input from the outside to the input / output buffer 113 is written to the cell selected by the selection line 115 by the write circuit 106, and the parity encode circuit 112 that inputs the write data has a parity (check) The parity generated by the parity encoding circuit 112 is written into the parity cell array 102 via the parity cell write circuit 109. In the parity cell array 102, the parity bit is written in the parity cell selected by the same row selection line 114 (word line) as the main cell array 101 and the column selection line 116 selected by the column selector 104 for parity cells. It is.

次に、データの読み出しについて説明する。アドレスデコーダ１１７によって選択されるメインセルアレイ１０１のメインセル（ロウ選択線１１４(選択されたワード線)とカラム選択線１１５（選択されたビット線）で選択されるセル）と、パリティセルアレイ１０２のパリティセル（ロウ選択線１１４とパリティ用のカラム選択線１１６で選択されるセル）の情報を、それぞれ、メインセル用の読み出し回路１０７とパリティセル用の読み出し回路１０８で読み出し、メインセルアレイ１０１とパリティセルアレイ１０２からそれぞれ読み出されたデータはパリティデコード回路１１１に入力され、パリティデコード回路１１１はシンドローム１３２を生成する。シンドローム１３２は、不良ビットの有無と不良ビットの位置を表し、不良があるビットのみに、”１”が立つ（不良が無い場合には、全て”０”）。 Next, data reading will be described. Main cells of the main cell array 101 selected by the address decoder 117 (cells selected by the row selection line 114 (selected word line) and the column selection line 115 (selected bit line)), and the parity of the parity cell array 102. Information of the cells (cells selected by the row selection line 114 and the column selection line 116 for parity) is read by the read circuit 107 for the main cell and the read circuit 108 for the parity cell, respectively, and the main cell array 101 and the parity cell array are read. The data read from each of the data 102 is input to the parity decode circuit 111, which generates a syndrome 132. The syndrome 132 indicates the presence / absence of a defective bit and the position of the defective bit, and “1” is set only for the defective bit (“0” when there is no defect).

パリティデコード回路１１１からのシンドローム１３２を受ける誤り訂正回路１１０では、不良が検出された場合には、シンドローム１３２を基に、不良ビットのデータを反転させて訂正を行う。 In the error correction circuit 110 that receives the syndrome 132 from the parity decoding circuit 111, when a defect is detected, the data of the defective bit is inverted and corrected based on the syndrome 132.

次に、消去について説明する。メインセルの消去時には、メインセルアレイ１０１のセル（メインセル）の不良の有無を調べるため、メインセルアレイ１０１全セル領域の読み出しを実行する。その際、メインセルの読み出し時に、該メインセルに対応したパリティセルからもパリティ情報が読み出され、メインセルデータとパリティ情報から、パリティデコード回路１１１にてシンドローム１３２が生成される。 Next, erasing will be described. At the time of erasing the main cell, reading of the entire cell area of the main cell array 101 is executed in order to check whether or not a cell (main cell) in the main cell array 101 is defective. At this time, when reading the main cell, the parity information is also read from the parity cell corresponding to the main cell, and the syndrome 132 is generated by the parity decoding circuit 111 from the main cell data and the parity information.

シンドローム１３２で不良が検出された場合、エラー位置検出回路１２９において、ロウアドレスデコード信号１３０と、カラムアドレスデコード信号１３１と、シンドローム信号１３２とから、不良ビットのロウ座標とカラム座標を特定し、訂正セルロウ座標格納レジスタ１１９、及び、訂正セルカラム座標格納レジスタ１２０の対応するビットに、マーキングする。なお、訂正セルロウ座標格納レジスタ１１９は、メインセルアレイ１０１、パリティセルアレイ１０２と同一のロウ選択線で選択される不揮発性のセル群で構成してもよい。訂正セルカラム座標格納レジスタ１２０は、メインセルアレイ１０１、パリティセルアレイ１０２と同一のカラム選択線で選択される不揮発性のセル群で構成してもよい。あるいは、本実施例において、訂正セルロウ座標格納レジスタ１１９、及び、訂正セルカラム座標格納レジスタ１２０は、消去時の全セル読み出し時に不良セルの位置をマーキングするためのものであり、記憶素子であれば、フリップフロップ、あるいは揮発性メモリであってもよい。 When a defect is detected in the syndrome 132, the error position detection circuit 129 identifies the row coordinate and column coordinate of the defective bit from the row address decode signal 130, the column address decode signal 131, and the syndrome signal 132, and corrects them. The corresponding bits of the cell row coordinate storage register 119 and the correction cell column coordinate storage register 120 are marked. The correction cell row coordinate storage register 119 may be configured by a nonvolatile cell group selected by the same row selection line as the main cell array 101 and the parity cell array 102. The correction cell column coordinate storage register 120 may be configured by a nonvolatile cell group selected by the same column selection line as the main cell array 101 and the parity cell array 102. Alternatively, in this embodiment, the correction cell row coordinate storage register 119 and the correction cell column coordinate storage register 120 are for marking the position of a defective cell at the time of reading all cells at the time of erasing, and if it is a storage element, It may be a flip-flop or a volatile memory.

図２に、本発明の一実施例における、不良ビットと、訂正セルロウ座標格納レジスタ１１９、及び訂正セルカラム座標格納レジスタ１２０のマーキングの関係の一例を示す。 FIG. 2 shows an example of the relationship between a defective bit and the markings of the correction cell row coordinate storage register 119 and the correction cell column coordinate storage register 120 in one embodiment of the present invention.

図２に示す例では、訂正セルロウ座標格納レジスタ１１９は、メインセルアレイ１０１、パリティセルアレイ１０２の共通のロウ座標（ワード線）に対応してマーキング情報を記憶するためのセルを備え、訂正セルカラム座標格納レジスタ１２０は、メインセルアレイ１０１、リダンダンシセル１１８、パリティセルアレイ１０２の各カラム線に対応して、マーキング情報を記憶するためのセルを備えている。 In the example shown in FIG. 2, the correction cell row coordinate storage register 119 includes cells for storing marking information corresponding to the common row coordinates (word lines) of the main cell array 101 and the parity cell array 102, and stores correction cell column coordinates. The register 120 includes cells for storing marking information corresponding to the column lines of the main cell array 101, the redundancy cell 118, and the parity cell array 102.

エラー位置検出回路１２９で、図２のメインセルアレイ１０１の不良ビットＡ、不良ビットＢに不良が検出された場合、
・不良ビットＡのロウ選択線に対応する訂正セルロウ座標格納レジスタ１１９（マーキングＲＡ）と、
・不良ビットＡのカラム選択線に対応する訂正セルカラム座標格納用レジスタ１２０（マーキングＣＡＢ）と、
にマーキングする（不揮発性のメモリのセルトランジスタに情報を書き込む）。 When the error position detection circuit 129 detects a failure in the defective bit A and the defective bit B of the main cell array 101 in FIG.
A corrected cell row coordinate storage register 119 (marking RA) corresponding to the row selection line of the defective bit A;
A correction cell column coordinate storage register 120 (marking CAB) corresponding to the column selection line of the defective bit A;
(Write information to the cell transistor of the non-volatile memory).

同様に、不良ビットＢに対しては、不良ビットＢのロウ選択線に対応する訂正セルロウ座標格納レジスタ（マーキングＲＢ）と、不良ビットＢのカラム選択線に対応する訂正セルカラム座標格納用レジスタ（マーキングＣＡＢ）にマーキングする。 Similarly, for the defective bit B, a correction cell row coordinate storage register (marking RB) corresponding to the row selection line of the defective bit B and a correction cell column coordinate storage register (marking) corresponding to the column selection line of the defective bit B are marked. Mark CAB).

図２に示すように、不良ビットＡ、Ｂのロウ選択線１１４とそれぞれ同一行の訂正セルロウ座標格納レジスタ１１９に、マーキングＲＡ、ＲＢが書き込まれる。不良ビットＡ、Ｂのカラム選択線とそれぞれ同一列の訂正セルカラム座標格納レジスタ１２０に、マーキングＣＡＢが書き込まれる。 As shown in FIG. 2, the markings RA and RB are written in the correction cell row coordinate storage register 119 in the same row as the row selection lines 114 of the defective bits A and B, respectively. The marking CAB is written in the correction cell column coordinate storage register 120 in the same column as the column selection lines of the defective bits A and B, respectively.

全メモリ領域（メインセルアレイ１０１のメモリセル）の読み出しを実行することで、全不良ビットのロウ座標とカラム座標が、訂正セルロウ座標格納レジスタ１１９、訂正セルカラム座標格納レジスタ１２０に、マーキングされる。 By reading out all memory areas (memory cells of the main cell array 101), the row coordinates and column coordinates of all defective bits are marked in the correction cell row coordinate storage register 119 and the correction cell column coordinate storage register 120.

訂正セルロウ座標格納レジスタ１１９、訂正セルカラム座標格納レジスタ１２０のマーキング情報は、メモリセルの消去時にＥＣＣ訂正数検出回路１２８によって読み出され、該マーキングのパターンから、不良モードを推定し、ＥＣＣ訂正のオーバー・フローの可能性が高いカラム不良が推定される場合、そのカラム線をリダンダンシセルと置き換える。 The marking information in the correction cell row coordinate storage register 119 and the correction cell column coordinate storage register 120 is read out by the ECC correction number detection circuit 128 at the time of erasing the memory cell.・ If a column failure with a high possibility of flow is estimated, replace the column line with a redundancy cell.

図３は、ＥＣＣ誤り訂正のオーバーフローの例を模式的に示す説明図である。図３を参照して、誤り訂正のオーバーフローを説明する。１ビット誤り訂正回路は、一回の読み出し動作で同時に選択されるメモリセル単位内に１ビット不良が発生した場合、不良位置を検出し、自動的に不良を訂正する。 FIG. 3 is an explanatory diagram schematically showing an example of overflow of ECC error correction. The error correction overflow will be described with reference to FIG. The 1-bit error correction circuit detects a defective position and automatically corrects a defect when a 1-bit defect occurs in a memory cell unit selected simultaneously by one read operation.

例えば図３において、符号１４０を、１回の読み出し動作で同時選択されるカラム線群とし、ロウ選択線１１４_０（ｎ_０）をＨＩＧＨレベルにした場合（すなわち選択ワード線を活性化）、ロウ選択線１１４_０（ｎ_０）とカラム線群１４０が交差する部分のメモリセルが同時に選択される。同時に選択されるメモリセル群に、１ビット不良が発生した場合には、ＥＣＣによる誤り訂正により不良が訂正されるが、２ビット不良が発生した場合は、不良が正しく訂正されない（すなわちオーバーフローとなる）。 For example, in FIG. 3, when reference numeral 140 denotes a column line group that is simultaneously selected in one read operation and the row selection line 114 ₀ (n ₀ ) is set to the HIGH level (that is, the selected word line is activated), The memory cells in the portion where the selection line 114 ₀ (n ₀ ) and the column line group 140 intersect are selected at the same time. If a 1-bit failure occurs in the memory cell group selected at the same time, the failure is corrected by error correction by ECC. However, if a 2-bit failure occurs, the failure is not correctly corrected (that is, overflow occurs). ).

書込み、消去時のメモリセル高電圧印加による配線ショートによって、カラム不良（図３の１４１）が発生したとする。この場合、カラム線群１４０の選択時の読み出し動作は、必ず１ビット不良の訂正が実行される状態になる。 It is assumed that a column defect (141 in FIG. 3) occurs due to a wiring short circuit due to application of a high voltage to the memory cell during writing and erasing. In this case, the read operation when the column line group 140 is selected is in a state in which correction of 1-bit defect is always executed.

ここで、従来の１ビット訂正ＥＣＣ回路では、１４１のカラム不良に加え、書込み／消去の繰返し実行によるトンネル酸化膜劣化によって、１４２の位置に、ビット不良が発生すると、ロウ選択線１１４_ｍ−１（ｎ_ｍ−１）とカラム線群１４０の交差部分のメモリセル群を選択しリードした場合、２ビット不良になり、ＥＣＣオーバーフローにより、不良訂正が正しく行われない。 Here, in the conventional 1-bit correction ECC circuit, when a bit defect occurs at the position 142 due to tunnel oxide film deterioration due to repeated execution of write / erase in addition to the column defect of 141, the row selection line 114 _m−1. When the memory cell group at the intersection of (n _m-1 ) and the column line group 140 is selected and read, a 2-bit failure occurs, and failure correction is not performed correctly due to ECC overflow.

本実施例によれば、メモリセルの消去時に、訂正セルロウ座標格納レジスタ１１９、及び訂正セルカラム座標格納レジスタ１２０のマーキングを読み出し、その情報から、カラム線不良を検出し、不良カラム線を、リダンダンシセル１１８と、カラム線ごと置換してしまう。メインセルアレイ１０１の不良カラム線が選択された場合、リダンダンシ切替回路１２７の制御のもと、リダンダンシ用カラムセレクタ１２２により選択されたリダンダンシセル１８のカラムとロウ選択線１１４で選択されたセルに、リダンダンシ用の書込み回路１２４、又は読み出し回路１２５から、書込み又は読み出しが行われる。かかる構成により、ＥＣＣオーバーフローの発生確率を下げ、その結果、製品としての書込み／消去回数制限を伸ばすことが可能である。 According to the present embodiment, when the memory cell is erased, the markings of the correction cell row coordinate storage register 119 and the correction cell column coordinate storage register 120 are read, the column line defect is detected from the information, and the defective column line is replaced with the redundancy cell. 118 and the entire column line are replaced. When the defective column line of the main cell array 101 is selected, the redundancy switching circuit 127 controls the redundancy cell 18 selected by the redundancy column selector 122 and the cell selected by the row selection line 114 to the redundancy. Writing or reading is performed from the writing circuit 124 or the reading circuit 125. With such a configuration, it is possible to reduce the occurrence probability of ECC overflow, and as a result, increase the number of write / erase times as a product.

本実施例によれば、ＥＣＣ回路のみの場合に比べ、ＥＣＣ誤り訂正のオーバーフローの頻度が確実に低くなるため、書込み／消去の保証回数を伸ばすことが可能である。 According to this embodiment, since the frequency of overflow of ECC error correction is reliably reduced as compared with the case of only the ECC circuit, it is possible to increase the guaranteed number of write / erase times.

本発明は、携帯端末装置等の電子装置等に組み込んで好適とされる。すなわち、上記した実施例の不揮発性半導体メモリを出荷後、あるいは、携帯端末装置等の電子装置等へ不揮発性半導体メモリデバイス組み込み後に、書込み／消去に起因するカラム不良が生じた場合にも、書込み／消去の保証回数を伸ばすことを可能としており、製品寿命の延長に貢献する。以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成に制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 The present invention is preferably incorporated into an electronic device such as a portable terminal device. That is, even when a column defect caused by writing / erasing occurs after shipment of the nonvolatile semiconductor memory of the above-described embodiment or after incorporation of the nonvolatile semiconductor memory device into an electronic device such as a portable terminal device, the writing is performed. / It is possible to extend the guaranteed number of deletions and contribute to extending the product life. Although the present invention has been described with reference to the above embodiments, the present invention is not limited to the configurations of the above embodiments, and various modifications that can be made by those skilled in the art within the scope of the present invention. Of course, modifications are included.

本発明の一実施例の構成を示す図である。It is a figure which shows the structure of one Example of this invention. 本発明の一実施例のメモリセル構成を示す図である。It is a figure which shows the memory cell structure of one Example of this invention. 本発明の一実施例における誤り訂正オーバーフローを説明する図である。It is a figure explaining the error correction overflow in one Example of this invention. 従来の誤り訂正回路を備えた半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device provided with the conventional error correction circuit. 不揮発性メモリの断面を模式的に示す図である。It is a figure which shows typically the cross section of a non-volatile memory.

符号の説明Explanation of symbols

１０ウェル
１１ソース（拡散領域）
１２ドレイン（拡散領域）
１３トンネル酸化膜
１４フローティングゲート
１５絶縁膜（キャパシタ）
１６コントロールゲート
１７ソース電極
１８ドレイン電極
１９コントロールゲート電極
１０１メモリセルアレイ（メインセル用）
１０２メモリセルアレイ（パリティセル用）
１０３カラムセレクタ（メインセル用）
１０４カラムセレクタ（パリティセル用）
１０５ロウデコーダ
１０６書込み回路（メインセル用）
１０７読み出し回路（メインセル用）
１０８読み出し回路（パリティセル用）
１０９書込み回路（パリティセル用）
１１０誤り訂正回路
１１１パリティデコード回路
１１２パリティエンコード回路
１１３入出力バッファ
１１４ロウ選択線
１１５カラム選択線（メインセル用）
１１６カラム選択線（パリティセル用）
１１７アドレスデコーダ
１１８リダンダンシセル
１１９訂正セルロウ座標格納レジスタ
１２０訂正セルカラム座標格納レジスタ
１２１カラム選択線（リダンダンシ用）
１２２カラムセレクタ（リダンダンシ用）
１２３訂正セルカラム座標格納レジスタ用のカラムセレクタ
１２４リダンダンシ用の書込み回路
１２５リダンダンシ用の読み出し回路
１２６訂正セル座標格納レジスタの書込み回路
１２７リダンダンシ切替回路
１２８ＥＣＣ訂正数検出回路
１２９エラー位置検出回路
１３０ロウアドレスデコード信号
１３１カラムアドレスデコード信号
１３２シンドローム
１４０カラム線群
１４１カラム不良
１４２ビット不良 10 well 11 source (diffusion region)
12 Drain (diffusion region)
13 Tunnel oxide film 14 Floating gate 15 Insulating film (capacitor)
16 Control gate 17 Source electrode 18 Drain electrode 19 Control gate electrode 101 Memory cell array (for main cell)
102 Memory cell array (for parity cell)
103 Column selector (for main cell)
104 Column selector (for parity cell)
105 Row decoder 106 Write circuit (for main cell)
107 Read circuit (for main cell)
108 Read circuit (for parity cell)
109 Write circuit (for parity cell)
110 Error Correction Circuit 111 Parity Decoding Circuit 112 Parity Encoding Circuit 113 Input / Output Buffer 114 Row Selection Line 115 Column Selection Line (for Main Cell)
116 Column selection line (for parity cell)
117 Address decoder 118 Redundancy cell 119 Correction cell row coordinate storage register 120 Correction cell column coordinate storage register 121 Column selection line (for redundancy)
122 Column selector (for redundancy)
123 Column selector for correction cell column coordinate storage register 124 Redundancy write circuit 125 Redundancy read circuit 126 Correction cell coordinate storage register write circuit 127 Redundancy switching circuit 128 ECC correction number detection circuit 129 Error position detection circuit 130 Row address decoding Signal 131 Column address decode signal 132 Syndrome 140 Column line group 141 Column failure 142 Bit failure

Claims

データ格納用のセルと、パリティ格納用のセルとを含むセルアレイと、
不良セルを置換するためのリダンダンシセルと、
前記セルのデータの誤り訂正を行う誤り訂正回路と、
前記誤り訂正回路で誤り訂正されたセルのロウ座標とカラム座標を記憶保持する誤り訂正セル座標記憶部と、
前記誤り訂正セル座標記憶部に記憶保持される情報に基づき、同一カラム線上で誤り訂正されたセルの数があらかじめ定められた値を超えたことが検出された場合、前記カラム線をリダンダンシセルで置換するように切替える手段と、
を備えている、ことを特徴とする半導体記憶装置。 A cell array including cells for data storage and cells for parity storage;
A redundancy cell to replace the defective cell;
An error correction circuit for performing error correction of the data of the cell;
An error correction cell coordinate storage unit that stores and holds the row coordinate and column coordinate of the cell that has been error-corrected by the error correction circuit;
Based on the information stored and held in the error correction cell coordinate storage unit, when it is detected that the number of cells corrected for errors on the same column line exceeds a predetermined value, the column line is replaced with a redundancy cell. Means for switching to replace;
A semiconductor memory device comprising:

前記データ格納用のセル、前記パリティ格納用のセル、及び前記リダンダンシセルは、電気的に消去及び書き込み可能な不揮発性のセルよりなる、ことを特徴とする請求項１記載の半導体記憶装置。 2. The semiconductor memory device according to claim 1, wherein the data storage cell, the parity storage cell, and the redundancy cell are electrically erasable and writable nonvolatile cells.

前記データ格納用のセル、前記パリティ格納用のセル、及び前記リダンダンシセルの少なくとも１つは、未使用時はセル閾値が低いオンセル状態とし、書込みにより、セル閾値が高いオフセル状態になり、消去でオンセル状態になる、ことを特徴とする請求項２記載の半導体記憶装置。 At least one of the cell for storing data, the cell for storing parity, and the redundancy cell is in an on-cell state with a low cell threshold when not in use, and enters an off-cell state with a high cell threshold by writing. 3. The semiconductor memory device according to claim 2, wherein the semiconductor memory device is in an on-cell state.

前記誤り訂正セル座標記憶部は、前記誤り訂正されたセルのロウ座標を記憶する誤り訂正セルロウ座標格納レジスタと、
前記誤り訂正されたセルのカラム座標を記憶する誤り訂正セルカラム座標格納レジスタと、
を備えている、ことを特徴とする請求項１記載の半導体記憶装置。 The error correction cell coordinate storage unit includes an error correction cell row coordinate storage register that stores a row coordinate of the error-corrected cell;
An error correction cell column coordinate storage register for storing the column coordinates of the error corrected cell;
The semiconductor memory device according to claim 1, further comprising:

前記誤り訂正セルロウ座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのロウ選択線に対応した位置のビットにマーキング情報が書き込まれ、
前記誤り訂正セルカラム座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのカラム選択線に対応した位置のビットにマーキング情報が書き込まれる、ことを特徴とする請求項４記載の半導体記憶装置。 In the error correction cell row coordinate storage register, marking information is written in a bit at a position corresponding to a row selection line of a cell that has been error corrected by the error correction circuit,
5. The semiconductor memory device according to claim 4, wherein in the error correction cell column coordinate storage register, marking information is written in a bit at a position corresponding to a column selection line of a cell that has been error-corrected by the error correction circuit.

前記データ格納用のセルからの読み出しデータと、前記データ格納用のセルに対応した前記パリティ格納用のセルからのパリティ情報から、シンドロームを計算するパリティデコード回路と、
アドレスデコーダでデコードされたロウアドレスデコード信号とカラムアドレスデコード信号と前記シンドロームとから、不良ビットのロウ座標とカラム座標をを特定するエラー位置検出回路と、
を備えている、ことを特徴とする請求項４記載の半導体記憶装置。 A parity decoding circuit for calculating a syndrome from read data from the data storage cell and parity information from the parity storage cell corresponding to the data storage cell;
An error position detection circuit for identifying a row coordinate and a column coordinate of a defective bit from a row address decode signal decoded by an address decoder, a column address decode signal, and the syndrome;
The semiconductor memory device according to claim 4, further comprising:

消去時には、前記データ格納用のセルよりデータが読み出され、前記データ格納用のセルに対応した前記パリティ格納用のセルよりパリティ情報が読み出され、前記パリティデコード回路で計算されたシンドロームから不良が検出された場合、前記エラー位置検出回路は、不良ビットのロウ座標とカラム座標を特定し、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタの対応するビットに、マーキングする、ことを特徴とする請求項６記載の半導体記憶装置。 At the time of erasure, data is read from the data storage cell, parity information is read from the parity storage cell corresponding to the data storage cell, and a failure is detected from the syndrome calculated by the parity decoding circuit. Is detected, the error position detection circuit identifies the row coordinate and the column coordinate of the defective bit, and marks the corresponding bit in the correction cell row coordinate storage register and the correction cell column coordinate storage register. The semiconductor memory device according to claim 6.

前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出す訂正数検出回路を備え、
消去時に、前記訂正数検出回路は、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出し、前記マーキング情報のパターンからカラム不良と推定された場合に、前記カラム線が前記リダンダンシセルと置換えられる、ことを特徴とする請求項４記載の半導体記憶装置。 A correction number detection circuit for reading marking information of the correction cell row coordinate storage register and the correction cell column coordinate storage register;
At the time of erasure, the correction number detection circuit reads the marking information in the correction cell row coordinate storage register and the correction cell column coordinate storage register, and if the column information is estimated as a column defect from the pattern of the marking information, the redundancy is detected. The semiconductor memory device according to claim 4, wherein the semiconductor memory device is replaced with a cell.

請求項１乃至８のいずれか一記載の前記半導体記憶装置を備えた端末装置。 A terminal device comprising the semiconductor memory device according to claim 1.