JP2007052884A - Semiconductor storage device - Google Patents
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Abstract
Description
本発明は、半導体記憶装置に関し、ECC(Error Correcting Code)訂正回路を有した半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having an ECC (Error Correcting Code) correction circuit.
Flashメモリ等の電気的に消去及び書き換え可能な不揮発性半導体記憶装置(EEPROM)は、メモリセルの特性がWrite(書込み)やErase(消去)動作によって、劣化していくため、ある規定回数以上書込み/消去を実行した場合、セル動作不良として見えてくる。かかるセル動作の不良対策として、誤り訂正符号(ECC)により、不良セルの誤り訂正を行うことで、メモリセルの書込み/消去の規定回数を増やすような手法が用いられている。 An electrically erasable and rewritable nonvolatile semiconductor memory device (EEPROM) such as a flash memory has a memory cell characteristic that is deteriorated by a write (erase) or erase (erase) operation. When / erasure is executed, it appears as a cell operation failure. As a countermeasure against such a defective cell operation, a method is used in which error cell correction is performed using an error correction code (ECC) to increase the prescribed number of memory cell write / erase operations.
ECCにより誤り訂正を行う技術(「ECC訂正技術」という)を使用する場合、以下に例を挙げるように、データ(情報ビット)格納用のメモリセル領域に加え、検査ビット(パリティビット)格納用のパリティセル領域が必要になる。パリティセルの数を増やすことで、誤り訂正が可能なビット数は増えるが、その分、チップサイズが増える。このため、製品コストとの兼合いから、現在は、1ビット誤り訂正を採用する場合が多い。誤り訂正ビットとパリティの関係について説明すると、64ビット中の1ビットエラーを訂正する場合、64ビット毎に、7ビットのパリティセルが必要である。64ビット中の2ビットエラーを訂正する場合、64ビット毎に12ビットのパリティセルが必要である。 When using a technique for error correction by ECC (referred to as “ECC correction technique”), as shown below, in addition to a memory cell area for storing data (information bits), for storing check bits (parity bits) Parity cell areas are required. Increasing the number of parity cells increases the number of bits that can be corrected, but increases the chip size accordingly. For this reason, in consideration of the product cost, 1-bit error correction is often employed at present. The relationship between the error correction bit and the parity will be described. When a 1-bit error in 64 bits is corrected, a 7-bit parity cell is required for every 64 bits. When correcting a 2-bit error in 64 bits, a 12-bit parity cell is required for every 64 bits.
図4に、ECCの符号化と復号を行うエンコード回路とデコード回路と、誤り訂正回路を備えた半導体記憶装置の典型的な構成例を示しておく(特許文献5、6等参照)。なお、特許文献5には、ECC誤り訂正回路を備えたDRAMが開示され、特許文献6には、オンチップのECC誤り訂正回路を備えたSDRAM(Synchronous DRAM)が開示されている。図4において、101は、データを保持するメインセルのメモリセルアレイ、102は、パリティデータを格納するパリティセル用のメモリセルアレイ(パリティセルアレイ)、103は、メモリセルアレイ101のカラム線を選択するカラムセレクタ、104は、パリティセルアレイ102のカラム線を選択するカラムセレクタ、105はロウデコーダ、106は、メインセルの書込み回路、107はメインセルの読み出し回路、108はパリティセルの読み出し回路、109はパリティセルの書込み回路、110は誤り訂正回路、111は誤り訂正符号を復号するパリティデコード回路、112は誤り訂正符号を生成するパリティエンコード回路、113は入出力バッファ、114はロウ選択線、115はメインセルのカラム選択線、116はパリティセルのカラム選択線、117はアドレスデコーダである。
FIG. 4 shows a typical configuration example of a semiconductor memory device including an encoding circuit and a decoding circuit that perform ECC encoding and decoding, and an error correction circuit (see Patent Documents 5 and 6). Patent Document 5 discloses a DRAM having an ECC error correction circuit, and Patent Document 6 discloses an SDRAM (Synchronous DRAM) having an on-chip ECC error correction circuit. In FIG. 4, 101 is a memory cell array of a main cell that holds data, 102 is a memory cell array for parity cells that stores parity data (parity cell array), and 103 is a column selector that selects a column line of the
入出力バッファ113から入力された書込みデータに対して、パリティエンコード回路112が、ハミング符号等に基づくパリティ検査符号(パリティビット)を生成し、書込み回路109からパリティセル用のカラムセレクタ104で選択されたカラムと、ロウ選択線114で選択されたパリティセルに、パリティビットを書き込む。書込みデータは、書込み回路106からカラムセレクタ103で選択されたカラムと、ロウ選択線114で選択されたセルに書き込まれる。
For the write data input from the input /
データの読み出し時、メモリセルアレイ101からカラムセレクタ103を介して読み出し回路107で読み出されたセルデータと、パリティセルからカラムセレクタ104を介して読み出し回路108で読み出されたパリティをパリティデコード回路111が受けて復号し、誤り訂正回路110に復号結果を渡す。誤り訂正回路110は、メモリセルアレイのセルデータに誤りがある場合、これを訂正し、訂正したデータを入出力バッファ113を介して読み出しデータとして出力する。
At the time of reading data, the
次に、不揮発性半導体記憶装置における書込み(Write)/消去(Erase)の繰返し実行による不良発生のメカニズムについて説明しておく。不良原因としては、大きく分けて、
・書込み/消去の繰返し実行によるトンネル酸化膜劣化と、
・書込み/消去時のメモリセル高電圧印加による配線ショート、
の2つがあげられる。
Next, a mechanism of occurrence of a defect due to repetitive execution of write / erase in the nonvolatile semiconductor memory device will be described. The causes of defects can be broadly divided into
・ Degradation of tunnel oxide film due to repeated execution of programming / erasing,
・ Short wiring due to high voltage applied to memory cells during programming / erasing
There are two.
まず、書込み/消去の繰返し実行によるトンネル酸化膜劣化について説明する。図5は、Flashメモリ用のメモリセルの断面構成を模式的に示す図である。フローティングゲート方式のFlashメモリのセルでは、フローティングゲート14に蓄積された電子の数によって、メモリセルの閾値Vtをコントロールしている。図5を参照して、セルの消去・書込み動作の一例を説明する。
First, tunnel oxide film deterioration due to repeated execution of write / erase will be described. FIG. 5 is a diagram schematically showing a cross-sectional configuration of a memory cell for a flash memory. In a floating gate type flash memory cell, the threshold Vt of the memory cell is controlled by the number of electrons accumulated in the
消去時は、コントロールゲート電極19をLOWレベル、ウェル10の電位を高電圧にして、フローティングゲート14とウェル10間にかかる高電界によってフローティングゲート14内の電子を引き抜く(Fowler−Nordheimトンネリング)。
At the time of erasing, the
書込み時は、コントロールゲート電極19を高電圧、ソース電極17をLOWレベルの状態で、ドレイン電極18に高電圧を印加することによってセルをオン状態とし、ソース11からドレイン12へ電子が移動する状態を作る。この時、コントロールゲート電極19に高電圧がかかっているため、フローティングゲート14に電子が注入される(CHE チャネルホットエレクトロン注入)。
At the time of writing, the cell is turned on by applying a high voltage to the drain electrode 18 while the
消去と書込みを一回ずつ行うと、電子がトンネル酸化膜13を一回往復することになる。トンネル酸化膜13は、電子の往復回数の増加とともに劣化し、最終的にはビット不良となって見えてくる。以上は、標準的なテキストの記載(当業者には周知の内容)に基づくものである(例えば非特許文献1)。
When erasing and writing are performed once, electrons reciprocate once through the
次に、書込み、消去時のメモリセル高電圧印加による配線ショートについて説明する。 Next, a wiring short circuit due to application of a high voltage to the memory cell during writing and erasing will be described.
Flashメモリでは、消去及び書込み時に、高電圧を、メモリセルの特定の電極に印加する。例えば、書込み動作では、メモリセルのドレイン電極18、及びコントロールゲート電極19に高電圧を印加し、ソース電極17はGNDレベルになる状態が想定される。例えばメモリ製造時の拡散工程での異物等が、メモリセルのドレイン電極18とソース電極17の間に付着していた場合、書込みによる電界ストレスが複数回印加されることにより、ドレイン電極18とソース電極17がエレクトロマイグレーション等の現象によりショートする場合がある。
In a flash memory, a high voltage is applied to a specific electrode of a memory cell during erasing and writing. For example, in the write operation, it is assumed that a high voltage is applied to the drain electrode 18 and the
メモリセルのドレイン電極18とソース電極17がエレクトロマイグレーション等の現象によりショートしてしまうと、メモリセルアレイのカラム方向の全てのメモリセルのアクセスができなくなり、カラム不良のモードとして認識される。 If the drain electrode 18 and the source electrode 17 of the memory cell are short-circuited due to a phenomenon such as electromigration, it becomes impossible to access all the memory cells in the column direction of the memory cell array, which is recognized as a column failure mode.
なお、不良セルの救済のためのリダンダンシセル(冗長セル)を備えた半導体メモリとして、例えば特許文献1乃至4等の記載も参照される。このうち、特許文献1には、I/O単位に不良の発生したセルプレート置換するリダンダンシ機能を有する半導体メモリ装置において、組み立て後にリダンダンシ使用の有無の確認を容易に行うことができるロールコール回路を有する半導体メモリ装置が開示されている。特許文献2には、リダンダンシヒューズとリダンダンシドライバの配線長が最短となるように配置され配線遅延を最小とする構成が開示されている。特許文献3には、メモリセルアレイの不良情報を格納するフェイルメモリと、特定のメモリセルから出力された値と期待値が異なる場合、特性のメモリセルを不良ビットと検出する比較判定回路を備え、フェイルメモリの情報から同一ロウライン上に不良が基準値以上発生した不良ローラインを検出する不良ロウライン検知回路を備えた構成が開示されている。
For example,
前述したように、メモリセルのドレイン電極とソース電極が、エレクトロマイグレーション(例えば書込みによる電界ストレスによる)等の現象によりショートしてしまうと、メモリセルアレイ上のカラム線が1本全て読めなくなってしまう不良モードであるカラム不良が生じる。このカラム不良は、バーンイン工程において初期不良としてスクリーニング(選別)されるべきであるが、異物の形状、大きさなどでバーンイン工程を抜けてしまい(不良としてスクリーニングされない)、この結果、残留不良として、出荷後のユーザー使用時に不良となる場合がある。 As described above, when the drain electrode and the source electrode of the memory cell are short-circuited due to a phenomenon such as electromigration (for example, due to electric field stress due to writing), all the column lines on the memory cell array cannot be read. A column defect that is a mode occurs. This column defect should be screened (screened) as an initial defect in the burn-in process, but it escapes the burn-in process due to the shape, size, etc. of the foreign matter (not screened as a defect). It may become defective during user use after shipment.
前述の通り、書込み/消去の繰返し実行による不良モードは、ビット性の不良とカラム不良がある。例えば、1ビット誤り訂正機能を搭載したメモリにおいて、書込み/消去の実行中に、カラム不良が発生した場合、カラム不良が発生した付近のメモリセル領域は、ECCによる誤り訂正が行われる確率が高くなる(なお、誤り訂正は、図4の構成において、読み出しデータとパリティに基づきパリティデコード回路111で算出されたシンドローム132に基づき、誤り訂正回路110で行われる)。
As described above, failure modes due to repeated execution of writing / erasing include a bit property failure and a column failure. For example, in a memory equipped with a 1-bit error correction function, when a column failure occurs during execution of write / erase, a memory cell region near the column failure has a high probability of error correction by ECC. (Error correction is performed by the
誤り訂正の行われる確率が高くなると、他の原因により、1ビットでも不良が発生すると、ECC誤り訂正機能がオーバーフローしてしまい、その結果、当該半導体記憶装置が不良品となる可能性が高くなる。 When the probability of error correction increases, if a failure occurs even for one bit due to another cause, the ECC error correction function overflows, and as a result, the semiconductor memory device is more likely to become a defective product. .
上記の如く、ECCを用いて誤り訂正を行う半導体記憶装置においては、不良が一定の領域に集中してしまうカラム不良などに対しては、誤り訂正の効果を得られない場合がある。 As described above, in a semiconductor memory device that performs error correction using ECC, the error correction effect may not be obtained for a column defect in which defects are concentrated in a certain area.
したがって、本発明の主たる目的は、例えばカラム不良が発生した場合にも、誤り訂正効率の低下を回避する装置を提供することにある。本発明は、書込み/消去回数を増加可能とする不揮発性半導体記憶装置を提供することも、その目的としている。 Accordingly, a main object of the present invention is to provide an apparatus that avoids a decrease in error correction efficiency even when, for example, a column defect occurs. Another object of the present invention is to provide a nonvolatile semiconductor memory device that can increase the number of times of writing / erasing.
本願で開示される発明は、上記課題を解決するため、概略以下のような構成とされる。 In order to solve the above problems, the invention disclosed in the present application is generally configured as follows.
本発明の1つのアスペクト(側面)に係る半導体記憶装置は、
データ格納用のセルと、パリティ格納用のセルとを含むセルアレイと、
不良セルを置換するためのリダンダンシセルと、
前記セルのデータの誤り訂正を行う誤り訂正回路と、
前記誤り訂正回路で誤り訂正されたセルのロウ座標とカラム座標を記憶保持する誤り訂正セル座標記憶部と、
前記誤り訂正セル座標記憶部に記憶保持される情報に基づき、同一カラム線上で誤り訂正されたセルの数があらかじめ定められた値を超えたことが検出された場合、前記カラム線をリダンダンシセルで置換するように切替えるリダンダンシ切替回路と、
を備えている。
A semiconductor memory device according to one aspect of the present invention is as follows.
A cell array including cells for data storage and cells for parity storage;
A redundancy cell to replace the defective cell;
An error correction circuit for performing error correction of the data of the cell;
An error correction cell coordinate storage unit that stores and holds the row coordinate and column coordinate of the cell that has been error-corrected by the error correction circuit;
Based on the information stored and held in the error correction cell coordinate storage unit, when it is detected that the number of cells corrected for errors on the same column line exceeds a predetermined value, the column line is replaced with a redundancy cell. A redundancy switching circuit for switching to replace,
It has.
本発明において、前記データ格納用のセル、前記パリティ格納用のセル、及び前記リダンダンシセルは、電気的に消去及び書込み可能な不揮発性のセルよりなる。 In the present invention, the data storage cell, the parity storage cell, and the redundancy cell are electrically erasable and writable nonvolatile cells.
本発明において、前記データ格納用のセル、前記パリティ格納用のセル、及び前記リダンダンシセルの少なくとも1つは、未使用時はセル閾値が低いオンセル状態とし、書込みにより、セル閾値が高いオフセル状態になり、消去でオンセル状態になる、構成としてもよい。 In the present invention, at least one of the data storage cell, the parity storage cell, and the redundancy cell is set to an on-cell state with a low cell threshold when not in use, and is set to an off-cell state with a high cell threshold by writing. Thus, a configuration may be adopted in which an on-cell state is obtained by erasing.
本発明において、前記誤り訂正セル座標記憶部は、前記誤り訂正されたセルのロウ座標を記憶する誤り訂正セルロウ座標格納レジスタと、前記誤り訂正されたセルのカラム座標を記憶する誤り訂正セルカラム座標格納レジスタと、を備えた、構成としてもよい。 In the present invention, the error correction cell coordinate storage unit stores an error correction cell row coordinate storage register that stores the row coordinate of the error-corrected cell, and an error correction cell column coordinate storage that stores the column coordinate of the error-corrected cell. It is good also as a structure provided with the register | resistor.
本発明において、前記誤り訂正セルロウ座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのロウ選択線に対応した位置のビットにマーキング情報が書き込まれ、前記誤り訂正セルカラム座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのカラム選択線に対応した位置のビットにマーキング情報が書き込まれる、構成としてもよい。 In the present invention, in the error correction cell row coordinate storage register, marking information is written in a bit at a position corresponding to a row selection line of a cell error-corrected by the error correction circuit, and the error correction cell column coordinate storage register The marking information may be written in the bit at the position corresponding to the column selection line of the cell whose error has been corrected by the error correction circuit.
本発明において、前記データ格納用のセルからの読み出しデータと、前記データ格納用のセルに対応した前記パリティ格納用のセルからのパリティ情報から、シンドロームを計算するパリティデコード回路と、アドレスデコーダでデコードされたロウアドレスデコード信号とカラムアドレスデコード信号と前記シンドロームとから、不良ビットのロウ座標とカラム座標を特定するエラー位置検出回路と、を備えた、構成としてもよい。 In the present invention, a parity decoding circuit for calculating a syndrome from read data from the data storage cell and parity information from the parity storage cell corresponding to the data storage cell, and decoding by an address decoder An error position detection circuit that identifies the row coordinate and column coordinate of the defective bit from the row address decode signal, the column address decode signal, and the syndrome may be provided.
本発明において、消去時には、前記データ格納用のセルよりデータが読み出され、前記データ格納用のセルに対応した前記パリティ格納用のセルよりパリティ情報が読み出され、前記パリティデコード回路で計算されたシンドロームから不良が検出された場合、前記エラー位置検出回路は、不良ビットのロウ座標とカラム座標を特定し、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタの対応するビットに、マーキングする、構成としてもよい。 In the present invention, at the time of erasing, data is read from the data storage cell, parity information is read from the parity storage cell corresponding to the data storage cell, and calculated by the parity decoding circuit. When a defect is detected from the syndrome, the error position detection circuit identifies the row coordinate and column coordinate of the defective bit, and marks the corresponding bit in the correction cell row coordinate storage register and the correction cell column coordinate storage register. It is good also as a structure.
本発明において、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出す訂正数検出回路を備え、消去時に、前記訂正数検出回路は前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出し、前記マーキング情報のパターンからカラム不良と推定された場合、前記リダンダンシ切替回路は、前記カラム線をリダンダンシセルと置き換える、構成としてもよい。 In the present invention, a correction number detection circuit for reading marking information of the correction cell row coordinate storage register and the correction cell column coordinate storage register is provided, and at the time of erasure, the correction number detection circuit stores the correction cell row coordinate storage register and the correction cell column coordinate storage. When the marking information of the register is read and it is estimated that the column is defective from the pattern of the marking information, the redundancy switching circuit may replace the column line with a redundancy cell.
本発明の他のアスペクト(側面)に係る装置は、上記半導体記憶装置を備えた携帯型等の端末装置よりなる。 A device according to another aspect (side surface) of the present invention includes a portable terminal device including the semiconductor memory device.
本発明によれば、書込み/消去等に起因するカラム不良発生時にも、ECC誤り訂正回路の誤り訂正効率の低下を回避することができる。 According to the present invention, it is possible to avoid a decrease in error correction efficiency of the ECC error correction circuit even when a column defect occurs due to writing / erasing or the like.
上記した本発明について更に詳細に説述すべく、添付図面を参照して以下に説明する。本発明は、メモリセルのリード時に、ECC訂正が行われたメモリセルのロウ(Row)座標及びカラム(Column)座標を格納する訂正セル座標格納レジスタ(図1の119、120)を備え、メモリセルの消去時に、訂正セル座標格納レジスタの情報を読み出し、不良のモードを検出し、同一のカラム上に不良が予め定められた数以上発生していることが検出された場合には、該カラムをカラム不良と認識し、リダンダンシ切替回路(図1の127)で、該カラムをリダンダンシセル(図1の118)と置換する。すなわち、不良カラムが選択された場合、該不良カラムに対応するリダンダンシセルのカラム選択線がリダンダンシ用のカラムセレクタ(図1の122)により選択され、該カラム選択線と、メインセルアレイのロウ選択線とで選択されるリダンダンシセルのアクセスが行われる。 In order to describe the present invention described above in more detail, it will be described below with reference to the accompanying drawings. The present invention includes a correction cell coordinate storage register (119, 120 in FIG. 1) that stores a row coordinate and a column coordinate of a memory cell that has been subjected to ECC correction when the memory cell is read. When erasing a cell, the information in the corrected cell coordinate storage register is read, the failure mode is detected, and if it is detected that a predetermined number or more of defects have occurred on the same column, the column Is recognized as a column failure, and the redundancy switching circuit (127 in FIG. 1) replaces the column with the redundancy cell (118 in FIG. 1). That is, when a defective column is selected, the column selection line of the redundancy cell corresponding to the defective column is selected by the redundancy column selector (122 in FIG. 1), and the column selection line and the row selection line of the main cell array are selected. The redundancy cell selected by the above is accessed.
本発明によれば、書込み/消去動作の繰返しに起因する劣化で発生した不良カラム線は、自動的に、リダンダンシセルに置き換えられる構成とされているため、誤り訂正がオーバーフローするまでの時間が延び、その結果、メモリの品質を向上させることができる。 According to the present invention, since the defective column line generated due to the deterioration due to the repetition of the write / erase operation is automatically replaced with the redundancy cell, the time until the error correction overflows is increased. As a result, the quality of the memory can be improved.
リダンダンシセルとリダンダンシ置換回路の構成については、公知の回路構成が用いられる(例えば特許文献1、2等参照)。なお、特許文献1、2等は、DRAMの冗長回路が開示されており、テスト工程によるフェイルマップ情報等に基づき、不良セルのリダンダンシセルへの置換を、レーザ照射によるヒューズ溶断(ヒューズROM)により、製品出荷前に行っている。これに対して、本発明の場合、製品出荷後のカラム不良のリダンダンシセルへの置き換えを行うため、リダンダンシ切替回路(図1の127)は、アドレス切替情報(リダンダンシセルに切り替えるアドレス情報)を、ヒューズROMではなく、電気的に書き換え可能なEEPROM等で用いて行うようにしてもよい。以下、実施例に即して説明する。
As the configurations of the redundancy cell and the redundancy replacement circuit, known circuit configurations are used (see, for example,
図1は、本発明の一実施例の電気的に消去及び書込み可能な不揮発性半導体記憶装置構成を示す図である。図1において、図4と同一の要素には同一の参照符号が付されている。図1を参照すると、本実施例は、図4の構成に、図5に示した構成のメモリセルよりなるリダンダンシセル118、訂正セルロウ座標格納レジスタ119、訂正セルカラム座標格納レジスタ120、リダンダンシ用のカラムセレクタ122、訂正セルカラム座標格納レジスタ用のカラムセレクタ123、リダンダンシ用の書込み回路124、リダンダンシ用の読み出し回路125、訂正セル座標格納レジスタの書込み回路126、リダンダンシ切替回路127、訂正セル座標格納レジスタの情報を読み出し1カラム当たり誤り訂正が行われた数を検出するECC訂正数検出回路128、及び、エラー位置検出回路129をさらに備えて構成されている。
FIG. 1 is a diagram showing a configuration of an electrically erasable and writable nonvolatile semiconductor memory device according to an embodiment of the present invention. In FIG. 1, the same elements as those in FIG. 4 are denoted by the same reference numerals. Referring to FIG. 1, in the present embodiment, the
本実施例の不揮発性半導体記憶装置において、未使用時(出荷時)のメインセル用のメモリアレイ101(「メインセルアレイ」ともいう)、パリティセル用のメモリセルアレイ102(「パリティセルアレイ」ともいう)、リダンダンシセル118は、全てセル閾値が低いオンセル状態とし、書込みにより、セル閾値が高いオフセル状態になり、消去でオンセル状態になるものとする。
In the nonvolatile semiconductor memory device of this embodiment, a
メインセルアレイ101のメインセルにデータ書込み時は、外部から入力されたアドレス情報によって、ロウデコーダ(Row Decoder)105と、カラムセレクタ(カラム Selector)103によって選択されるメインセル(ロウ選択線114とカラム選択線115で選択されるセル)に対して、外部から入出力バッファ113に入力された書込みデータを、書込み回路106によって書込むとともにに、該書込みデータを入力するパリティエンコード回路112はパリティ(検査ビット)を生成し、パリティエンコード回路112で生成されたパリティは、パリティセル用の書込み回路109を介して、パリティセルアレイ102に書込む。なお、パリティビットは、パリティセルアレイ102において、メインセルアレイ101と同一のロウ選択線114(ワード線)と、パリティセル用のカラムセレクタ104で選択されたカラム選択線116で選択されるパリティセルに書き込まれる。
When data is written to the main cell of the
次に、データの読み出しについて説明する。アドレスデコーダ117によって選択されるメインセルアレイ101のメインセル(ロウ選択線114(選択されたワード線)とカラム選択線115(選択されたビット線)で選択されるセル)と、パリティセルアレイ102のパリティセル(ロウ選択線114とパリティ用のカラム選択線116で選択されるセル)の情報を、それぞれ、メインセル用の読み出し回路107とパリティセル用の読み出し回路108で読み出し、メインセルアレイ101とパリティセルアレイ102からそれぞれ読み出されたデータはパリティデコード回路111に入力され、パリティデコード回路111はシンドローム132を生成する。シンドローム132は、不良ビットの有無と不良ビットの位置を表し、不良があるビットのみに、”1”が立つ(不良が無い場合には、全て”0”)。
Next, data reading will be described. Main cells of the
パリティデコード回路111からのシンドローム132を受ける誤り訂正回路110では、不良が検出された場合には、シンドローム132を基に、不良ビットのデータを反転させて訂正を行う。
In the
次に、消去について説明する。メインセルの消去時には、メインセルアレイ101のセル(メインセル)の不良の有無を調べるため、メインセルアレイ101全セル領域の読み出しを実行する。その際、メインセルの読み出し時に、該メインセルに対応したパリティセルからもパリティ情報が読み出され、メインセルデータとパリティ情報から、パリティデコード回路111にてシンドローム132が生成される。
Next, erasing will be described. At the time of erasing the main cell, reading of the entire cell area of the
シンドローム132で不良が検出された場合、エラー位置検出回路129において、ロウアドレスデコード信号130と、カラムアドレスデコード信号131と、シンドローム信号132とから、不良ビットのロウ座標とカラム座標を特定し、訂正セルロウ座標格納レジスタ119、及び、訂正セルカラム座標格納レジスタ120の対応するビットに、マーキングする。なお、訂正セルロウ座標格納レジスタ119は、メインセルアレイ101、パリティセルアレイ102と同一のロウ選択線で選択される不揮発性のセル群で構成してもよい。訂正セルカラム座標格納レジスタ120は、メインセルアレイ101、パリティセルアレイ102と同一のカラム選択線で選択される不揮発性のセル群で構成してもよい。あるいは、本実施例において、訂正セルロウ座標格納レジスタ119、及び、訂正セルカラム座標格納レジスタ120は、消去時の全セル読み出し時に不良セルの位置をマーキングするためのものであり、記憶素子であれば、フリップフロップ、あるいは揮発性メモリであってもよい。
When a defect is detected in the
図2に、本発明の一実施例における、不良ビットと、訂正セルロウ座標格納レジスタ119、及び訂正セルカラム座標格納レジスタ120のマーキングの関係の一例を示す。
FIG. 2 shows an example of the relationship between a defective bit and the markings of the correction cell row coordinate storage register 119 and the correction cell column coordinate
図2に示す例では、訂正セルロウ座標格納レジスタ119は、メインセルアレイ101、パリティセルアレイ102の共通のロウ座標(ワード線)に対応してマーキング情報を記憶するためのセルを備え、訂正セルカラム座標格納レジスタ120は、メインセルアレイ101、リダンダンシセル118、パリティセルアレイ102の各カラム線に対応して、マーキング情報を記憶するためのセルを備えている。
In the example shown in FIG. 2, the correction cell row coordinate storage register 119 includes cells for storing marking information corresponding to the common row coordinates (word lines) of the
エラー位置検出回路129で、図2のメインセルアレイ101の不良ビットA、不良ビットBに不良が検出された場合、
・不良ビットAのロウ選択線に対応する訂正セルロウ座標格納レジスタ119(マーキングRA)と、
・不良ビットAのカラム選択線に対応する訂正セルカラム座標格納用レジスタ120(マーキングCAB)と、
にマーキングする(不揮発性のメモリのセルトランジスタに情報を書き込む)。
When the error
A corrected cell row coordinate storage register 119 (marking RA) corresponding to the row selection line of the defective bit A;
A correction cell column coordinate storage register 120 (marking CAB) corresponding to the column selection line of the defective bit A;
(Write information to the cell transistor of the non-volatile memory).
同様に、不良ビットBに対しては、不良ビットBのロウ選択線に対応する訂正セルロウ座標格納レジスタ(マーキングRB)と、不良ビットBのカラム選択線に対応する訂正セルカラム座標格納用レジスタ(マーキングCAB)にマーキングする。 Similarly, for the defective bit B, a correction cell row coordinate storage register (marking RB) corresponding to the row selection line of the defective bit B and a correction cell column coordinate storage register (marking) corresponding to the column selection line of the defective bit B are marked. Mark CAB).
図2に示すように、不良ビットA、Bのロウ選択線114とそれぞれ同一行の訂正セルロウ座標格納レジスタ119に、マーキングRA、RBが書き込まれる。不良ビットA、Bのカラム選択線とそれぞれ同一列の訂正セルカラム座標格納レジスタ120に、マーキングCABが書き込まれる。
As shown in FIG. 2, the markings RA and RB are written in the correction cell row coordinate storage register 119 in the same row as the
全メモリ領域(メインセルアレイ101のメモリセル)の読み出しを実行することで、全不良ビットのロウ座標とカラム座標が、訂正セルロウ座標格納レジスタ119、訂正セルカラム座標格納レジスタ120に、マーキングされる。
By reading out all memory areas (memory cells of the main cell array 101), the row coordinates and column coordinates of all defective bits are marked in the correction cell row coordinate storage register 119 and the correction cell column coordinate
訂正セルロウ座標格納レジスタ119、訂正セルカラム座標格納レジスタ120のマーキング情報は、メモリセルの消去時にECC訂正数検出回路128によって読み出され、該マーキングのパターンから、不良モードを推定し、ECC訂正のオーバー・フローの可能性が高いカラム不良が推定される場合、そのカラム線をリダンダンシセルと置き換える。
The marking information in the correction cell row coordinate storage register 119 and the correction cell column coordinate
図3は、ECC誤り訂正のオーバーフローの例を模式的に示す説明図である。図3を参照して、誤り訂正のオーバーフローを説明する。1ビット誤り訂正回路は、一回の読み出し動作で同時に選択されるメモリセル単位内に1ビット不良が発生した場合、不良位置を検出し、自動的に不良を訂正する。 FIG. 3 is an explanatory diagram schematically showing an example of overflow of ECC error correction. The error correction overflow will be described with reference to FIG. The 1-bit error correction circuit detects a defective position and automatically corrects a defect when a 1-bit defect occurs in a memory cell unit selected simultaneously by one read operation.
例えば図3において、符号140を、1回の読み出し動作で同時選択されるカラム線群とし、ロウ選択線1140(n0)をHIGHレベルにした場合(すなわち選択ワード線を活性化)、ロウ選択線1140(n0)とカラム線群140が交差する部分のメモリセルが同時に選択される。同時に選択されるメモリセル群に、1ビット不良が発生した場合には、ECCによる誤り訂正により不良が訂正されるが、2ビット不良が発生した場合は、不良が正しく訂正されない(すなわちオーバーフローとなる)。 For example, in FIG. 3, when reference numeral 140 denotes a column line group that is simultaneously selected in one read operation and the row selection line 114 0 (n 0 ) is set to the HIGH level (that is, the selected word line is activated), The memory cells in the portion where the selection line 114 0 (n 0 ) and the column line group 140 intersect are selected at the same time. If a 1-bit failure occurs in the memory cell group selected at the same time, the failure is corrected by error correction by ECC. However, if a 2-bit failure occurs, the failure is not correctly corrected (that is, overflow occurs). ).
書込み、消去時のメモリセル高電圧印加による配線ショートによって、カラム不良(図3の141)が発生したとする。この場合、カラム線群140の選択時の読み出し動作は、必ず1ビット不良の訂正が実行される状態になる。 It is assumed that a column defect (141 in FIG. 3) occurs due to a wiring short circuit due to application of a high voltage to the memory cell during writing and erasing. In this case, the read operation when the column line group 140 is selected is in a state in which correction of 1-bit defect is always executed.
ここで、従来の1ビット訂正ECC回路では、141のカラム不良に加え、書込み/消去の繰返し実行によるトンネル酸化膜劣化によって、142の位置に、ビット不良が発生すると、ロウ選択線114m−1(nm−1)とカラム線群140の交差部分のメモリセル群を選択しリードした場合、2ビット不良になり、ECCオーバーフローにより、不良訂正が正しく行われない。
Here, in the conventional 1-bit correction ECC circuit, when a bit defect occurs at the
本実施例によれば、メモリセルの消去時に、訂正セルロウ座標格納レジスタ119、及び訂正セルカラム座標格納レジスタ120のマーキングを読み出し、その情報から、カラム線不良を検出し、不良カラム線を、リダンダンシセル118と、カラム線ごと置換してしまう。メインセルアレイ101の不良カラム線が選択された場合、リダンダンシ切替回路127の制御のもと、リダンダンシ用カラムセレクタ122により選択されたリダンダンシセル18のカラムとロウ選択線114で選択されたセルに、リダンダンシ用の書込み回路124、又は読み出し回路125から、書込み又は読み出しが行われる。かかる構成により、ECCオーバーフローの発生確率を下げ、その結果、製品としての書込み/消去回数制限を伸ばすことが可能である。
According to the present embodiment, when the memory cell is erased, the markings of the correction cell row coordinate storage register 119 and the correction cell column coordinate
本実施例によれば、ECC回路のみの場合に比べ、ECC誤り訂正のオーバーフローの頻度が確実に低くなるため、書込み/消去の保証回数を伸ばすことが可能である。 According to this embodiment, since the frequency of overflow of ECC error correction is reliably reduced as compared with the case of only the ECC circuit, it is possible to increase the guaranteed number of write / erase times.
本発明は、携帯端末装置等の電子装置等に組み込んで好適とされる。すなわち、上記した実施例の不揮発性半導体メモリを出荷後、あるいは、携帯端末装置等の電子装置等へ不揮発性半導体メモリデバイス組み込み後に、書込み/消去に起因するカラム不良が生じた場合にも、書込み/消去の保証回数を伸ばすことを可能としており、製品寿命の延長に貢献する。以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成に制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 The present invention is preferably incorporated into an electronic device such as a portable terminal device. That is, even when a column defect caused by writing / erasing occurs after shipment of the nonvolatile semiconductor memory of the above-described embodiment or after incorporation of the nonvolatile semiconductor memory device into an electronic device such as a portable terminal device, the writing is performed. / It is possible to extend the guaranteed number of deletions and contribute to extending the product life. Although the present invention has been described with reference to the above embodiments, the present invention is not limited to the configurations of the above embodiments, and various modifications that can be made by those skilled in the art within the scope of the present invention. Of course, modifications are included.
10 ウェル
11 ソース(拡散領域)
12 ドレイン(拡散領域)
13 トンネル酸化膜
14 フローティングゲート
15 絶縁膜(キャパシタ)
16 コントロールゲート
17 ソース電極
18 ドレイン電極
19 コントロールゲート電極
101 メモリセルアレイ(メインセル用)
102 メモリセルアレイ(パリティセル用)
103 カラムセレクタ(メインセル用)
104 カラムセレクタ(パリティセル用)
105 ロウデコーダ
106 書込み回路(メインセル用)
107 読み出し回路(メインセル用)
108 読み出し回路(パリティセル用)
109 書込み回路(パリティセル用)
110 誤り訂正回路
111 パリティデコード回路
112 パリティエンコード回路
113 入出力バッファ
114 ロウ選択線
115 カラム選択線(メインセル用)
116 カラム選択線(パリティセル用)
117 アドレスデコーダ
118 リダンダンシセル
119 訂正セルロウ座標格納レジスタ
120 訂正セルカラム座標格納レジスタ
121 カラム選択線(リダンダンシ用)
122 カラムセレクタ(リダンダンシ用)
123 訂正セルカラム座標格納レジスタ用のカラムセレクタ
124 リダンダンシ用の書込み回路
125 リダンダンシ用の読み出し回路
126 訂正セル座標格納レジスタの書込み回路
127 リダンダンシ切替回路
128 ECC訂正数検出回路
129 エラー位置検出回路
130 ロウアドレスデコード信号
131 カラムアドレスデコード信号
132 シンドローム
140 カラム線群
141 カラム不良
142 ビット不良
10 well 11 source (diffusion region)
12 Drain (diffusion region)
13
16 Control gate 17 Source electrode 18
102 Memory cell array (for parity cell)
103 Column selector (for main cell)
104 Column selector (for parity cell)
105
107 Read circuit (for main cell)
108 Read circuit (for parity cell)
109 Write circuit (for parity cell)
110
116 Column selection line (for parity cell)
117
122 Column selector (for redundancy)
123 Column selector for correction cell column coordinate storage register 124
Claims (9)
不良セルを置換するためのリダンダンシセルと、
前記セルのデータの誤り訂正を行う誤り訂正回路と、
前記誤り訂正回路で誤り訂正されたセルのロウ座標とカラム座標を記憶保持する誤り訂正セル座標記憶部と、
前記誤り訂正セル座標記憶部に記憶保持される情報に基づき、同一カラム線上で誤り訂正されたセルの数があらかじめ定められた値を超えたことが検出された場合、前記カラム線をリダンダンシセルで置換するように切替える手段と、
を備えている、ことを特徴とする半導体記憶装置。 A cell array including cells for data storage and cells for parity storage;
A redundancy cell to replace the defective cell;
An error correction circuit for performing error correction of the data of the cell;
An error correction cell coordinate storage unit that stores and holds the row coordinate and column coordinate of the cell that has been error-corrected by the error correction circuit;
Based on the information stored and held in the error correction cell coordinate storage unit, when it is detected that the number of cells corrected for errors on the same column line exceeds a predetermined value, the column line is replaced with a redundancy cell. Means for switching to replace;
A semiconductor memory device comprising:
前記誤り訂正されたセルのカラム座標を記憶する誤り訂正セルカラム座標格納レジスタと、
を備えている、ことを特徴とする請求項1記載の半導体記憶装置。 The error correction cell coordinate storage unit includes an error correction cell row coordinate storage register that stores a row coordinate of the error-corrected cell;
An error correction cell column coordinate storage register for storing the column coordinates of the error corrected cell;
The semiconductor memory device according to claim 1, further comprising:
前記誤り訂正セルカラム座標格納レジスタは、前記誤り訂正回路で誤り訂正されたセルのカラム選択線に対応した位置のビットにマーキング情報が書き込まれる、ことを特徴とする請求項4記載の半導体記憶装置。 In the error correction cell row coordinate storage register, marking information is written in a bit at a position corresponding to a row selection line of a cell that has been error corrected by the error correction circuit,
5. The semiconductor memory device according to claim 4, wherein in the error correction cell column coordinate storage register, marking information is written in a bit at a position corresponding to a column selection line of a cell that has been error-corrected by the error correction circuit.
アドレスデコーダでデコードされたロウアドレスデコード信号とカラムアドレスデコード信号と前記シンドロームとから、不良ビットのロウ座標とカラム座標をを特定するエラー位置検出回路と、
を備えている、ことを特徴とする請求項4記載の半導体記憶装置。 A parity decoding circuit for calculating a syndrome from read data from the data storage cell and parity information from the parity storage cell corresponding to the data storage cell;
An error position detection circuit for identifying a row coordinate and a column coordinate of a defective bit from a row address decode signal decoded by an address decoder, a column address decode signal, and the syndrome;
The semiconductor memory device according to claim 4, further comprising:
消去時に、前記訂正数検出回路は、前記訂正セルロウ座標格納レジスタと前記訂正セルカラム座標格納レジスタのマーキング情報を読み出し、前記マーキング情報のパターンからカラム不良と推定された場合に、前記カラム線が前記リダンダンシセルと置換えられる、ことを特徴とする請求項4記載の半導体記憶装置。 A correction number detection circuit for reading marking information of the correction cell row coordinate storage register and the correction cell column coordinate storage register;
At the time of erasure, the correction number detection circuit reads the marking information in the correction cell row coordinate storage register and the correction cell column coordinate storage register, and if the column information is estimated as a column defect from the pattern of the marking information, the redundancy is detected. The semiconductor memory device according to claim 4, wherein the semiconductor memory device is replaced with a cell.
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Application Number | Priority Date | Filing Date | Title |
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