JP2007052596A - Soft error detection circuit - Google Patents
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Abstract
Description
本発明は、ソフトエラー検出回路に関し、特にα線の入射などにより記憶素子に発生するレベル反転のソフトエラーを検出するソフトエラー検出回路に関する。 The present invention relates to a soft error detection circuit, and more particularly, to a soft error detection circuit that detects a soft error of level inversion that occurs in a storage element due to incidence of α rays or the like.
近年の半導体集積回路チップでは、論理動作回路にＤＲＡＭやＳＲＡＭなどのメモリ回路を混載することが多くなっている。このようなメモリセルの記憶ノードのキャパシタに電荷を保持することによってデータを記憶するメモリ回路では、α線の入射により記憶ノードのキャパシタの電荷が変動し、メモリ回路が誤動作するソフトエラーの発生が従来から知られている。このソフトエラーは、記憶ノードのキャパシタの容量値が小さいほど発生しやすい。 In recent semiconductor integrated circuit chips, memory circuits such as DRAMs and SRAMs are often mounted in a logic operation circuit. In such a memory circuit that stores data by holding electric charge in the storage node capacitor of the memory cell, the electric charge of the storage node capacitor fluctuates due to the incidence of α-rays, and a soft error occurs that causes the memory circuit to malfunction. Conventionally known. This soft error is more likely to occur as the capacitance value of the storage node capacitor is smaller.
また、半導体集積回路チップには、チップの固体識別や混載のメモリ回路のリダンダンシ情報のプログラムなどのために、フューズ素子を混載することが多い。フューズ素子が切断されているかいないかの情報（フューズデータ）は、半導体集積回路チップの電源投入時に専用ラッチに書き込まれる。 In addition, a fuse element is often mounted on a semiconductor integrated circuit chip in order to identify the individual chip and program redundancy information for a mixed memory circuit. Information about whether or not the fuse element is cut (fuse data) is written to the dedicated latch when the semiconductor integrated circuit chip is powered on.
このフューズデータの専用ラッチへの書き込みは電源投入時にだけ行なわれるため、チップ面積の利用効率上、フューズデータの専用ラッチは、チップ内のほかのラッチに比べ小面積で形成される。そのため、フューズデータを書き込む記憶ノードのキャパシタの容量値も小さく、チップ内の通常のラッチ、レジスタに比べて、ソフトエラーが発生しやすい。そこで、この専用ラッチへ書き込まれたデータは、直ちにチップ内のレジスタへ転送され、このチップ内のレジスタに記憶するようにされている。 Since writing of the fuse data into the dedicated latch is performed only when the power is turned on, the fuse data dedicated latch is formed in a smaller area than other latches in the chip in terms of chip area utilization efficiency. For this reason, the capacitance value of the capacitor of the storage node to which fuse data is written is small, and a soft error is likely to occur compared to a normal latch or register in the chip. Therefore, the data written in the dedicated latch is immediately transferred to the register in the chip and stored in the register in the chip.
従来、このような半導体集積回路チップ内の記憶素子で発生したソフトエラーを検出する回路として、通常動作に使用されるレジスタファイルを利用して、そのレジスタファイルのメモリセルが非選択の状態であるときのメモリセル内の記憶ノードをモニタし、データ反転が生じたような場合は、データ反転の有無と回数を記憶保持し、ソフトエラーが発生したステータスをチップ外へ出力する回路が提案されていた（例えば、特許文献１参照。）。 Conventionally, as a circuit for detecting a soft error generated in a storage element in such a semiconductor integrated circuit chip, a register file used for normal operation is used, and a memory cell of the register file is in a non-selected state. When a memory node in a memory cell is monitored and data inversion occurs, a circuit that stores and holds the presence / absence and number of data inversion and outputs the status where a soft error has occurred has been proposed. (For example, refer to Patent Document 1).
しかし、このような通常動作に使用されるレジスタファイルを利用する場合、ソフトエラーを検出できる期間が、そのレジスタファイルのメモリセルが非選択である期間に限られるという問題があった。
そこで、本発明の目的は、特定の期間に検出期間が限られることなく、回路動作中に発生するソフトエラーを検出することのできるソフトエラー検出回路を提供することにある。 Therefore, an object of the present invention is to provide a soft error detection circuit that can detect a soft error that occurs during circuit operation without limiting the detection period to a specific period.
本発明の一態様によれば、ラッチ信号が入力されたときに、フューズの状態を読み込むラッチと、前記ラッチから転送されたデータを書き込むレジスタと、前記ラッチに保持されたデータと前記レジスタに保持されたデータをビットごとに比較し、入力データ間の値の不一致を検出する比較器と、前記比較器により不一致が検出された場合、アラート信号を出力するアラート信号生成部とを備えたことを特徴とするソフトエラー検出回路が提供される。 According to one aspect of the present invention, when a latch signal is input, a latch that reads the state of a fuse, a register that writes data transferred from the latch, data held in the latch, and held in the register A comparator that compares the received data bit by bit and detects a mismatch between values of input data, and an alert signal generator that outputs an alert signal when a mismatch is detected by the comparator. A featured soft error detection circuit is provided.
また、本発明の別の一態様によれば、記憶ノードのキャパシタの容量値が所定のビットごとに段階的に大きくなるラッチであって、ラッチ信号が入力されたときに、フューズの状態を読み込むラッチと、前記ラッチから転送されたデータを書き込むレジスタと、前記ラッチに保持されたデータと前記レジスタに保持されたデータを前記所定のビットずつに分けて比較し、入力データ間の値の不一致を検出する複数の比較器と、前記比較器により不一致が検出された場合、アラート信号を出力するアラート信号生成部とを備えたことを特徴とするソフトエラー検出回路が提供される。 According to another aspect of the present invention, the capacitance of the capacitor of the storage node is increased stepwise for each predetermined bit, and the fuse state is read when a latch signal is input. The latch, the register to which the data transferred from the latch is written, the data held in the latch and the data held in the register are compared for each predetermined bit, and a mismatch between the input data is detected. A soft error detection circuit comprising a plurality of comparators to be detected and an alert signal generator for outputting an alert signal when a mismatch is detected by the comparators is provided.
本発明によれば、特定の期間に限られることなく、回路動作中に発生するソフトエラーを検出することができる。 According to the present invention, it is possible to detect a soft error that occurs during circuit operation without being limited to a specific period.
本発明の実施の形態では、従来、フューズデータを読み込むために半導体集積回路チップの電源投入時にのみ使用されていたラッチを通常動作時にも使用することにより、ソフトエラーの検出を行なう。 In the embodiment of the present invention, a soft error is detected by using a latch that has been conventionally used only at the time of power-on of a semiconductor integrated circuit chip in order to read fuse data.
フューズデータを読み込むためのラッチは、チップ内のほかのラッチに比べ小面積で形成されているため、ソフトエラーが発生しやすい。換言すれば、フューズデータを読み込むためのラッチは、ソフトエラーに対する感度が高い。そこで、本実施の形態では、フューズデータを読み込むラッチのソフトエラーに対する感度の高さを利用して、ソフトエラーの発生を検出する回路を構成する。 Since the latch for reading the fuse data is formed in a smaller area than other latches in the chip, a soft error is likely to occur. In other words, the latch for reading fuse data is highly sensitive to soft errors. Therefore, in the present embodiment, a circuit that detects the occurrence of a soft error is configured using the high sensitivity to the soft error of the latch that reads the fuse data.
以下、本発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図１は、本発明の実施例１に係るソフトエラー検出回路の構成の例を示すブロック図である。 FIG. 1 is a block diagram illustrating an example of the configuration of a soft error detection circuit according to the first embodiment of the present invention.
本実施例のソフトエラー検出回路１は、プリセット信号でプリセットされ、ラッチ信号が入力されたときに、フューズ群１０００に含まれるｎ個のフューズ１００１のそれぞれのデータを読み込むｎビットラッチ１１と、ロード信号が入力されたときに、ｎビットラッチ１１から転送されたｎビットのデータを書き込むｎビットレジスタ１２と、ソフトエラー検知モードであることを示すモニタ信号が入力されたときに、ｎビットラッチ１１に保持されたｎビットのデータＱ１とｎビットレジスタ１２に保持されたｎビットのデータＱ２をビットごとに比較する比較器１３と、モニタ信号が入力されたときに、比較器１３で不一致が検出されたビットの数を計数するカウンタ１４と、カウンタ１４の計数値に応じてアラートレベルの異なるアラート信号を出力するアラート信号生成部１５とを有する。
The soft
図２は、ｎ個のラッチからなるｎビットラッチ１１の個々のラッチをラッチ１１Ａとして、その回路構成の例を示す回路図である。
FIG. 2 is a circuit diagram showing an example of a circuit configuration in which each latch of the n-
ラッチ１１Ａは、電源端子と記憶ノードＮＤとの間に接続されるＰチャネルＭＯＳＦＥＴＴＰ１と、記憶ノードＮＤとフューズ１００１との間に接続されるＮチャネルＭＯＳＦＥＴＴＮ１と、記憶ノードＮＤに接続されるインバータＩＶ１と、インバータＩＶ１の出力に接続されるインバータＩＶ２と、電源端子と記憶ノードＮＤとの間に接続されるＰチャネルＭＯＳＦＥＴＴＰ２と、記憶ノードＮＤと接地端子との間に直列に接続されるＮチャネルＭＯＳＦＥＴＴＮ２およびＮチャネルＭＯＳＦＥＴＴＮ３とからなり、記憶ノードＮＤには記憶ノードのキャパシタＣが形成される。
The latch 11A includes a P-channel MOSFET TP1 connected between the power supply terminal and the storage node ND, an N-channel MOSFET TN1 connected between the storage node ND and the
ＰチャネルＭＯＳＦＥＴＴＰ１のゲート端子には、記憶ノードＮＤの初期状態を‘１’にプリセットするプリセット信号が入力され、ＮチャネルＭＯＳＦＥＴＴＮ１のゲート端子には、ラッチ１００１のデータの読み込みを行なうためのラッチ信号が入力される。
A preset signal for presetting the initial state of the storage node ND to “1” is input to the gate terminal of the P-channel MOSFET TP1, and a latch signal for reading data in the
また、ＰチャネルＭＯＳＦＥＴＴＰ２およびＮチャネルＭＯＳＦＥＴＴＮ２のゲート端子には、インバータＩＶ１の出力信号が入力され、ＮチャネルＭＯＳＦＥＴＴＮ３のゲート端子には、プリセット信号が入力される。 Further, the output signal of the inverter IV1 is input to the gate terminals of the P channel MOSFET TP2 and the N channel MOSFET TN2, and the preset signal is input to the gate terminal of the N channel MOSFET TN3.
インバータＩＶ２の出力がラッチ１１Ａの出力Ｑ１となる。 The output of the inverter IV2 becomes the output Q1 of the latch 11A.
図３は、図２に示したラッチ１１Ａの動作の例を示す波形図である。 FIG. 3 is a waveform diagram showing an example of the operation of the latch 11A shown in FIG.
図３（ａ）は、ラッチ１１ＡのＮチャネルＭＯＳＦＥＴＴＮ１に接続されるフューズ１００１が切断されているときのラッチ１１Ａの動作を示す波形図である。
FIG. 3A is a waveform diagram showing the operation of the latch 11A when the
ラッチ信号を‘０’として、プリセット信号に‘０’を入力すると、記憶ノードＮＤはＰチャネルＭＯＳＦＥＴＴＰ１を介して電源端子に接続され、記憶ノードのキャパシタＣは‘１’レベルに充電される。すなわち、ラッチ信号が‘０’のときにプリセット信号を‘０’にすることにより、ラッチ１１Ａの記憶ノードＮＤは‘１’にプリセットされる。 When the latch signal is set to “0” and “0” is input to the preset signal, the storage node ND is connected to the power supply terminal via the P-channel MOSFET TP1, and the capacitor C of the storage node is charged to the “1” level. That is, by setting the preset signal to “0” when the latch signal is “0”, the storage node ND of the latch 11A is preset to “1”.
次に、プリセット信号を‘１’に変化させ、ラッチ信号を‘１’に変化させると、ＰチャネルＭＯＳＦＥＴＴＰ１はオフし、ＮチャネルＭＯＳＦＥＴＴＮ１がオンする。これにより、ＮチャネルＭＯＳＦＥＴＴＮ１を介してフューズ１００１の状態がラッチ１１Ａに読み込まれる。
Next, when the preset signal is changed to “1” and the latch signal is changed to “1”, the P-channel MOSFET TP1 is turned off and the N-channel MOSFET TN1 is turned on. As a result, the state of the
このとき、フューズ１００１が切断されている場合、ＮチャネルＭＯＳＦＥＴＴＮ１のソース端子の電位が不定になり、ＮチャネルＭＯＳＦＥＴＴＮ１はハイインピーダンス状態になる。すなわち、ＰチャネルＭＯＳＦＥＴＴＰ１、ＮチャネルＭＯＳＦＥＴＴＮ１がともにハイインピーダンス状態になるため、記憶ノードＮＤのレベルは記憶ノードのキャパシタＣに保持されている‘１’レベルとなる。
At this time, when the
この記憶ノードのキャパシタＣに保持されている‘１’は、インバータＩＶ１、ＰチャネルＭＯＳＦＥＴＴＰ２およびＮチャネルＭＯＳＦＥＴＴＮ２で形成されるフィードバック回路で保持される。 '1' held in the capacitor C of the storage node is held in a feedback circuit formed by the inverter IV1, the P-channel MOSFET TP2, and the N-channel MOSFET TN2.
その後、ラッチ信号を‘０’に変化させてＮチャネルＭＯＳＦＥＴＴＮ１をオフにすることにより、記憶ノードのキャパシタＣのレベルはそのまま保持される。 Thereafter, the level of the capacitor C at the storage node is maintained as it is by changing the latch signal to ‘0’ to turn off the N-channel MOSFET TN <b> 1.
図３（ｂ）は、ラッチ１１ＡのＮチャネルＭＯＳＦＥＴＴＮ１に接続されるフューズ１００１が切断されていないときのラッチ１１Ａの動作を示す波形図である。
FIG. 3B is a waveform diagram showing the operation of the latch 11A when the
この場合、ラッチ１１Ａを‘１’にプリセットした後、プリセット信号を‘１’に変化させ、ラッチ信号を‘１’に変化させると、ＰチャネルＭＯＳＦＥＴＴＰ１はオフし、ＮチャネルＭＯＳＦＥＴＴＮ１がオンする。これにより、ＮチャネルＭＯＳＦＥＴＴＮ１を介してフューズ１００１の状態がラッチ１１Ａに読み込まれる。
In this case, after presetting the latch 11A to “1”, changing the preset signal to “1” and changing the latch signal to “1”, the P-channel MOSFET TP1 is turned off and the N-channel MOSFET TN1 is turned on. As a result, the state of the
このとき、フューズ１００１が切断されていない場合、ＮチャネルＭＯＳＦＥＴＴＮ１のソース端子は接地端子に接続される。これにより、記憶ノードＮＤのレベルは‘０’に変化する。この記憶ノードのレベル‘０’は、インバータＩＶ１、ＰチャネルＭＯＳＦＥＴＴＰ２およびＮチャネルＭＯＳＦＥＴＴＮ２で形成される回路により、記憶ノードのキャパシタＣにフィードバックされる。
At this time, when the
その後、ラッチ信号を‘０’に変化させてＮチャネルＭＯＳＦＥＴＴＮ１をオフにすることにより、記憶ノードのキャパシタＣのレベルはそのまま保持される。 Thereafter, the level of the capacitor C at the storage node is maintained as it is by changing the latch signal to ‘0’ to turn off the N-channel MOSFET TN <b> 1.
上述したように、ラッチ１１Ａに読み込まれたフューズ１００１の状態は、記憶ノードのキャパシタＣに保持される。この記憶ノードのキャパシタＣは、インバータＩＶ１のゲート容量や配線容量、ＰチャネルＭＯＳＦＥＴＴＰ１、ＴＰ２、ＮチャネルＭＯＳＦＥＴＴＮ１、ＴＮ２それぞれのソース−ドレイン間容量などで形成される。
As described above, the state of the
通常、フューズのデータを読み込むラッチは、電源投入直後しか使用されないため、チップ面積効率などを考慮して、小さなサイズのトランジスタで形成される。本実施例のラッチ１１Ａも、小さなサイズのトランジスタで形成されている。そのため、記憶ノードのキャパシタＣの容量も小さなものとなる、したがって、ラッチ１１Ａの記憶ノードのキャパシタＣはα線入射による電荷量変動の影響を受けやすく、時間の経過とともにソフトエラーの発生確率が高くなる。 Normally, a latch for reading fuse data is used only immediately after power is turned on, and is formed of a small-sized transistor in consideration of chip area efficiency and the like. The latch 11A of this embodiment is also formed of a small size transistor. Therefore, the capacitance of the storage node capacitor C is also small. Therefore, the storage node capacitor C of the latch 11A is easily affected by fluctuations in the amount of charge due to the incidence of α-rays, and the probability of occurrence of soft errors increases with time. Become.
そこで、図１に示すように、ラッチ１１Ａで構成されるｎビットラッチ１１のデータは、チップ内の通常サイズのトランジスタで構成されるｎビットレジスタ１２へ転送される。このとき、ｎビットラッチ１１へのフューズデータの読み込み終了直後にｎビットレジスタ１２へロード信号を入力し、ｎビットレジスタ１２への書き込みを行なう。これにより、ソフトエラー発生前のデータをｎビットレジスタ１２に保持することができる。
Therefore, as shown in FIG. 1, the data of the n-
そのまま、時間が経過し、ｎビットラッチ１１にソフトエラーが発生すると、ｎビットラッチ１１に保持されているデータとｎビットレジスタ１２のデータに不一致が生じる。
If the time elapses and a soft error occurs in the n-
そこで、比較器１３により、ｎビットラッチ１１の出力Ｑ１とｎビットレジスタ１２の出力Ｑ２の値をビットごとに比較する。ただし、ラッチ信号およびロード信号が入力されている期間は比較動作の対象外とする必要があるため、モニタ信号を入力して、比較動作を行なう期間を指定する。例えば、モニタ信号に‘１’が入力されたときに比較器１３が比較動作を行うようにする。
Therefore, the
α線の入射量が多い場合、ｎビットラッチ１１の多くのビットでソフトエラーが発生するものと考えられる。
When the incident amount of α rays is large, it is considered that a soft error occurs in many bits of the n-
そこで、カウンタ１４により、比較器１３の比較により不一致の発生したビットの数を計数する。このカウンタ１４にもモニタ信号を入力し、モニタ信号に‘１’が入力されたときに計数動作を行なうようにする。その後、モニタ信号が‘０’に変化したときに、カウント値をクリアする。
Therefore, the
モニタ信号に‘０’が入力されている期間に、再びプリセット信号を入力し、さらにラッチ信号を入力して、再度フューズデータのｎビットラッチ１１への読み込みを行なうと、ソフトエラーが発生した後でも、ｎビットラッチ１１のデータを元のデータに戻すことができる。これにより、新たなソフトエラーの発生を検出できるようになる。
If a preset signal is input again during the period when “0” is input to the monitor signal, a latch signal is input again, and the fuse data is read into the n-
図４は、ソフトエラー検出回路１へ入力される信号の相互の関係を示す波形図である。
FIG. 4 is a waveform diagram showing the mutual relationship between signals input to the soft
まず、プリセット信号‘０’を入力する。これにより、ｎビットラッチ１１の記憶ノードに‘１’がプリセットされる。なお、このときモニタ信号は‘０’にしておく。
First, a preset signal “0” is input. As a result, “1” is preset in the storage node of the n-
その後、プリセット信号を‘１’にした後、ラッチ信号を入力する。これにより、フューズ群１０００のｎ個のフューズ１００１のデータがｎビットラッチ１１に読み込まれる。
Thereafter, the preset signal is set to ‘1’, and then the latch signal is input. As a result, the data of n fuses 1001 in the fuse group 1000 is read into the n-
その後、ロード信号を入力する。これにより、ｎビットラッチ１１のデータがｎビットレジスタ１２へ転送される。
Thereafter, a load signal is input. As a result, the data in the n-
転送が終了すると、ソフトエラー検知対象期間となる。このソフトエラー検知対象期間に発生したソフトエラーの数が計数される。そのために、ロード信号の入力から一定時間経過後、モニタ信号を‘１’にする。モニタ信号が‘１’の間に、比較器１３によるｎビットラッチ１１の出力Ｑ１とｎビットレジスタ１２の出力Ｑ２の値のビットごとの比較およびカウンタ１４による不一致発生ビット数の計数が行なわれ、ソフトエラーの発生数が計数される。
When the transfer ends, it becomes a soft error detection target period. The number of soft errors that occurred during the soft error detection target period is counted. For this purpose, the monitor signal is set to ‘1’ after a predetermined time has elapsed from the input of the load signal. While the monitor signal is “1”, the
ソフトエラー発生数の計数後、モニタ信号を‘０’にし、プリセット信号‘０’を入力することにより、ｎビットラッチ１１の記憶ノードを再度‘１’にプリセットする。その後、ラッチ信号を入力すると、ｎビットラッチ１１のデータは元のデータに戻る。
After counting the number of occurrences of soft errors, the monitor signal is set to ‘0’ and the preset signal ‘0’ is input to preset the storage node of the n-
あるいは、ソフトエラーの発生がなくても一定期間ごとにモニタ信号およびプリセット信号を‘０’にし、その後ラッチ信号を入力することにより、ｎビットラッチ１１にフューズ群１０００のデータを定期的に書き直すようにしてもよい。
Alternatively, even if no soft error occurs, the monitor signal and the preset signal are set to “0” at regular intervals, and then the latch signal is input so that the data of the fuse group 1000 is periodically rewritten in the n-
図５は、カウンタ１４のカウント値とアラートレベルとの関係を示す図である。
FIG. 5 is a diagram showing the relationship between the count value of the
カウンタ１４のカウント値が大きいほど、ｎビットラッチ１１においてソフトエラーの発生したラッチが多いことを意味し、それだけα線の入射量が多いことを意味する。そこで、カウンタ１４のカウント値が一定値を超えるごとにアラートレベルを強くするようにする。
The larger the count value of the
アラート信号生成部１５は、カウンタ１４のカウント値が各アラートレベルの境界を超えるごとに、どのアラートレベルを超えたかがわかるようなアラート信号を出力する。
Each time the count value of the
例えば、アラートレベルを弱、中、強の３段階に分けたとき、カウンタ１４のカウント値がそれぞれのレベルの設定値を超えるごとに、アラート信号生成部１５は、順次、アラート弱信号、アラート中信号、アラート強信号を出力する。
For example, when the alert level is divided into three levels of weak, medium and strong, every time the count value of the
このようなアラート信号の利用法の一例として、半導体集積回路チップに内蔵されるＤＲＡＭのリフレッシュレートの制御に利用することが挙げられる。例えば、アラート中信号が出力されるほどアラートレベルが上がったときはリフレッシュレートを通常より上げ、その後アラートレベルが下がったことを示すアラート弱信号が出力されたときはリフレッシュレートを通常に戻すようにリフレッシュレートを制御する。これにより、ＤＲＡＭに発生するソフトエラーを一定のレベル以下に抑えることができる。 One example of a method of using such an alert signal is to use it for controlling the refresh rate of a DRAM built in a semiconductor integrated circuit chip. For example, when the alert level increases so that the alert signal is output, the refresh rate is increased from the normal level, and when the alert weak signal indicating that the alert level has decreased is output, the refresh rate is returned to the normal level. Control the refresh rate. Thereby, a soft error occurring in the DRAM can be suppressed to a certain level or less.
また、アラート強信号が出力されたときは、半導体集積回路チップを強制的にシャットダウンさせるようにする。これにより、半導体集積回路チップに致命的な誤動作が発生することを防ぐことができる。 Further, when the alert strong signal is output, the semiconductor integrated circuit chip is forcibly shut down. This can prevent a fatal malfunction from occurring in the semiconductor integrated circuit chip.
なお、比較器１４で不一致が検出された場合、カウンタ１４を用いずに、比較器１４の出力をアラート信号生成部１５で受け、アラート信号を出力するようにしてもよい。この場合、アラートレベルの異なるアラート信号は出せないが、比較器１４で不一致が検出されたら、ＤＲＡＭのリフレッシュレートを変化させたり、半導体集積回路チップを強制的にシャットダウンさせたりするような処理を行うことはできる。
If a mismatch is detected by the
このような本実施例によれば、回路動作中に発生するソフトエラーを常に検出することができる。また、α線の入射量に応じたアラートレベルのアラート信号を出力することができる。 According to this embodiment, it is possible to always detect a soft error that occurs during circuit operation. Further, an alert signal having an alert level corresponding to the incident amount of α rays can be output.
図６は、本発明の実施例２に係るソフトエラー検出回路の構成の例を示すブロック図である。 FIG. 6 is a block diagram showing an example of the configuration of the soft error detection circuit according to the second embodiment of the present invention.
本実施例のソフトエラー検出回路２は、入射するα線の強度に応じてアラートレベルが段階的に異なるアラート信号を出力するソフトエラー検出回路である。 The soft error detection circuit 2 according to the present embodiment is a soft error detection circuit that outputs alert signals having different alert levels in stages according to the intensity of incident α rays.
一般的にメモリ素子の記憶ノードのキャパシタの容量が大きいほどα線の強度が高くてもソフトエラーが発生しにくいといわれている。このことは、記憶ノードのキャパシタの容量を段階的に大きくした複数のメモリ素子が、α線の強度を検出するセンサとなることを示している。 In general, it is said that a soft error is less likely to occur even if the intensity of α rays is higher as the capacitance of the capacitor of the storage node of the memory element is larger. This indicates that a plurality of memory elements in which the capacity of the capacitor of the storage node is increased step by step serves as a sensor for detecting the intensity of α rays.
そこで、本実施例のソフトエラー検出回路２では、フューズ群１０００のｎ個のフューズ１００１のデータを読み込むｎビットラッチをｋ個のｍビットラッチ２１１〜２１ｋに分割し、記憶ノードのキャパシタの容量をｍビットラッチ２１１からｍビットラッチ２１ｋに向かって段階的に大きくし、ｍビットラッチごとにｋ段階の容量を有するようにする。これにより、ｍビットラッチ２１１〜２１ｋは、α線の強度をｋ段階で検出するセンサとなる。なお、記憶ノードのキャパシタの容量をｍビットずつ同じにするのは、ソフトエラーの検出精度を高めるためである。
Therefore, in the soft error detection circuit 2 of the present embodiment, the n-bit latch that reads the data of the n fuses 1001 in the fuse group 1000 is divided into k m-bit latches 211 to 21k, and the capacitance of the capacitor of the storage node is increased. The size is gradually increased from the m-
図６に示す本実施例のソフトエラー検出回路２は、プリセット信号でプリセットされ、ラッチ信号が入力されたときに、フューズ群１０００のｎ個のフューズ１００１のデータをｍビットずつ読み込むｋ個のｍビットラッチ２１１、２１２、・・・、２１ｋと、ロード信号が入力されたときに、ｍビットラッチ２１１、２１２、・・・、２１ｋから転送されたｎビットのデータを書き込むｎビットレジスタ２２と、ソフトエラー検出モードであることを示すモニタ信号が入力されたときに、ｍビットラッチ２１１、２１２、・・・、２１ｋに保持されたｍビットずつのデータＱ２１１、Ｑ２１２、・・・、Ｑ２１ｋとｎビットレジスタ２２に保持されたｎビットのデータをｍビットずつに分割したＱ２２１、Ｑ２２２、・・・、Ｑ２２ｋをｍビット単位でビットごとに比較するｋ個の比較器２３１、２３２、・・・、２３ｋと、モニタ信号が入力されたときに、比較器２３１、２３２、・・・、２３ｋのそれぞれで不一致が検出されたビットの数を計数するｋ個のカウンタ２４１、２４２、・・・、２４ｋと、カウンタ２４１、２４２、・・・、２４ｋの計数値に応じてアラートレベルの異なるアラート信号を出力するアラート信号生成部２５とを有する。
The soft error detection circuit 2 of the present embodiment shown in FIG. 6 reads k pieces of m bits of data of n fuses 1001 of the fuse group 1000 when preset by a preset signal and a latch signal is inputted. , 21k, and an n-bit register 22 for writing n-bit data transferred from the m-bit latches 211, 212,..., 21k when a load signal is input, When the monitor signal indicating the soft error detection mode is input, the m bits of data Q211, Q212,..., Q21k and n held in the m bit latches 211, 212,. Q221, Q222,..., Q22k obtained by dividing the n-bit data held in the bit register 22 into m bits. .., 23k that compares bit by bit in units of bits and when the monitor signal is input, the
図７に、ｍビットラッチ２１ｉ（ｉ=１〜ｋ）を構成するラッチ２１ｉＡの回路構成を示す。ラッチ２１ｉＡの回路構成は、図２に示した実施例１のラッチ１１Ａの回路構成と同じである。異なるのは、それぞれの記憶ノードのキャパシタの容量の大きさである。 FIG. 7 shows a circuit configuration of the latch 21iA that constitutes the m-bit latch 21i (i = 1 to k). The circuit configuration of the latch 21iA is the same as the circuit configuration of the latch 11A according to the first embodiment illustrated in FIG. The difference is the magnitude of the capacitance of the capacitor of each storage node.
ｍビットラッチ２１１を構成するラッチ２１１Ａの記憶ノードのキャパシタＣ１の容量値をＣ１、ｍビットラッチ２１２を構成するラッチ２１２Ａの記憶ノードのキャパシタＣ２の容量値をＣ２、ｍビットラッチ２１ｋを構成するラッチ２１ｋＡの記憶ノードのキャパシタＣｋの容量値をＣｋとすると、各容量値の間には、Ｃ１＜Ｃ２＜・・・＜Ｃｋの関係がある。
The capacitance value of the capacitor C1 of the storage node of the latch 211A that constitutes the m-
したがって、ラッチ２１１Ａのみでしかソフトエラーが発生しないときはα線の強度が低く、ラッチ２１ｋＡにおいてもソフトエラーが発生するような場合はα線の強度がかなり高いということになる。 Therefore, when the soft error occurs only in the latch 211A, the intensity of the α ray is low, and when the soft error occurs also in the latch 21kA, the intensity of the α ray is considerably high.
そこで、図６に示す比較器２３１とカウンタ２４１の組み合わせ、比較器２３２とカウンタ２４２の組み合わせ、・・・、比較器２３ｋとカウンタ２４ｋの組み合わせで、ｍビットラッチ２１１、２１２、・・・、２１ｋのそれぞれでソフトエラーが発生しているビット数を計数する。
Therefore, the combination of the
アラート信号生成部２５は、カウンタ２４１、２４２、・・・、２４ｋのカウント値にもとづいて、入射するα線の強度に応じたアラートレベル、例えば、弱、中、強の３段階のアラートレベルに対応した、アラート弱信号、アラート中信号、アラート強信号を出力する。
Based on the count values of the
このような本実施例によれば、入射したα線の強度に応じたアラートレベルのアラート信号を出力することができる。 According to such a present Example, the alert signal of the alert level according to the intensity | strength of the incident alpha ray can be output.
図８は、本発明の実施例３に係るソフトエラー検出回路の構成の例を示すブロック図である。 FIG. 8 is a block diagram showing an example of the configuration of the soft error detection circuit according to the third embodiment of the present invention.
本実施例のソフトエラー検出回路１Ａは、図１に示した実施例１のソフトエラー検出回路１にタイミング制御部３００を追加したものである。そこで、図８において、図１と同じブロックには図１と同じ符号を付し、ここではその詳細な説明を省略する。
The soft error detection circuit 1A of this embodiment is obtained by adding a
タイミング制御部３００は、プリセット信号、ラッチ信号、ロード信号、モニタ信号を出力する回路であり、その出力タイミングが、入力信号の検出感度調整信号により変えられる回路である。
The
半導体集積回路チップは、その使用される環境によりα線の入射頻度が異なる。α線の入射頻度が低い場合は、ソフトエラー検出感度が低くてもよい。しかし、α線の入射頻度が高い場合は、ソフトエラー検出感度を高める必要がある。 The incidence frequency of α rays varies depending on the environment in which the semiconductor integrated circuit chip is used. When the incidence of α rays is low, the soft error detection sensitivity may be low. However, when the incidence of α rays is high, it is necessary to increase the soft error detection sensitivity.
そこで、本実施例のソフトエラー検出回路１Ａでは、検出感度調整信号によりソフトエラー検出感度を調整する。ソフトエラー検出感度を高くしたいときは、タイミング制御部３００から出力されるプリセット信号、ラッチ信号、モニタ信号の出力間隔を短くする。これにより、ソフトエラーの発生をきめ細かく検出することができる。
Therefore, in the soft error detection circuit 1A of the present embodiment, the soft error detection sensitivity is adjusted by the detection sensitivity adjustment signal. To increase the soft error detection sensitivity, the output interval of the preset signal, latch signal, and monitor signal output from the
例えば、半導体集積回路チップに内蔵されるＤＲＡＭのリフレッシュレートよりもプリセット信号、ラッチ信号、モニタ信号の出力間隔を短く設定し、アラート信号生成部１５から出力されるアラート信号のレベルによりＤＲＡＭのリフレッシュレートを制御するようにすれば、ソフトエラーによるＤＲＡＭの誤動作を防止することができる。
For example, the output interval of the preset signal, latch signal, and monitor signal is set shorter than the refresh rate of the DRAM built in the semiconductor integrated circuit chip, and the refresh rate of the DRAM is determined according to the level of the alert signal output from the
図９に、検出感度調整信号の調整により、タイミング制御部３００から出力されるプリセット信号、ラッチ信号、モニタ信号の出力間隔が変化する様子を示す。
FIG. 9 illustrates how the output intervals of the preset signal, the latch signal, and the monitor signal output from the
図９（ａ）を、ソフトエラー検出感度が低くてもよい場合のプリセット信号、ラッチ信号、ロード信号、モニタ信号の出力波形とする。 FIG. 9A shows output waveforms of a preset signal, a latch signal, a load signal, and a monitor signal when the soft error detection sensitivity may be low.
これに対して、図９（ｂ）は、ソフトエラー検出感度を高くしたい場合のプリセット信号、ラッチ信号、ロード信号、モニタ信号の出力波形である。図９（ａ）に比べて、プリセット信号、ラッチ信号、モニタ信号の出力間隔が短くなっている。これにより、α線の入射頻度が高くてソフトエラーの発生頻度が高い場合にも、ソフトエラーの発生を十分に検出することができる。 On the other hand, FIG. 9B shows output waveforms of a preset signal, a latch signal, a load signal, and a monitor signal when it is desired to increase the soft error detection sensitivity. Compared to FIG. 9A, the output intervals of the preset signal, the latch signal, and the monitor signal are shorter. Thereby, even when the incidence frequency of α rays is high and the occurrence frequency of soft errors is high, the occurrence of soft errors can be sufficiently detected.
このような本実施例によれば、ソフトエラーを検出する感度を任意に調整することができる。 According to such a present Example, the sensitivity which detects a soft error can be adjusted arbitrarily.
なお、本実施例のタイミング調整部３００を図６に示した実施例２のソフトエラー検出回路２に追加することも可能である。その場合、本実施例と同様、検出感度調整信号の調整により、実施例２のソフトエラー検出回路２のソフトエラー検出感度を任意に調整することができる。
Note that the
１、１Ａ、２ ソフトエラー検出回路
１１ ｎビットラッチ、
２１１〜２１ｋ ｍビットラッチ
１２、２２ ｎビットレジスタ
１３、２３１〜２３ｋ 比較器
１４、２４１〜２４ｋ カウンタ
１５、２５ アラート信号生成部
３００ タイミング制御部
ＴＰ１、ＴＰ２ ＰチャネルＭＯＳＦＥＴ
ＴＮ１、ＴＮ２、ＴＮ３ ＮチャネルＭＯＳＦＥＴ
ＩＶ１、ＩＶ２ インバータ
ＮＤ 記憶ノード
Ｃ、Ｃｉ 記憶ノードのキャパシタ
1, 1A, 2 soft error detection circuit 11 n-bit latch,
211-21k m-
TN1, TN2, TN3 N-channel MOSFET
IV1, IV2 Inverter ND Storage node C, Ci Storage node capacitor
Claims (5)
前記ラッチから転送されたデータを書き込むレジスタと、
前記ラッチに保持されたデータと前記レジスタに保持されたデータをビットごとに比較し、入力データ間の値の不一致を検出する比較器と、
前記比較器により不一致が検出された場合、アラート信号を出力するアラート信号生成部と
を備えたことを特徴とするソフトエラー検出回路。 When a latch signal is input, a latch that reads the fuse state,
A register for writing data transferred from the latch;
A comparator that compares the data held in the latch with the data held in the register bit by bit and detects a mismatch of values between input data;
A soft error detection circuit, comprising: an alert signal generation unit that outputs an alert signal when a mismatch is detected by the comparator.
前記ラッチから転送されたデータを書き込むレジスタと、
前記ラッチに保持されたデータと前記レジスタに保持されたデータを前記所定のビットずつに分けて比較し、入力データ間の値の不一致を検出する複数の比較器と、
前記比較器により不一致が検出された場合、アラート信号を出力するアラート信号生成部と
を備えたことを特徴とするソフトエラー検出回路。 A latch in which the capacitance value of the capacitor of the storage node is increased stepwise for each predetermined bit, and when the latch signal is input, the latch that reads the fuse state;
A register for writing data transferred from the latch;
A plurality of comparators for comparing the data held in the latch and the data held in the register by dividing the data into predetermined bits and detecting a mismatch of values between input data;
A soft error detection circuit, comprising: an alert signal generation unit that outputs an alert signal when a mismatch is detected by the comparator.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008282516A (en) * | 2007-03-21 | 2008-11-20 | Internatl Business Mach Corp <Ibm> | Programmable sensing device, and method and dram array (programmable heavy-ion sensing device for accelerated dram soft error) detection for detecting soft errors |
| JP2010231417A (en) * | 2009-03-26 | 2010-10-14 | Denso Corp | Controller equipped with soft error detection circuit |
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2005
- 2005-08-17 JP JP2005236764A patent/JP2007052596A/en active Pending
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