JP2007047721A - Data driver, organic light emitting display device using the same, and method of driving the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a data driver capable of displaying images with uniform brightness, an organic light emitting display device using the same, and a method of driving the same. <P>SOLUTION: The data driver includes: a plurality of current sink units for controlling predetermined currents to flow through data lines; a plurality of voltage generators for resetting values of gray scale voltages using compensation voltages generated when the predetermined currents flow; a plurality of digital-to-analog converters for selecting one gray scale voltage among the gray scale voltages as a data signal in response to bit values of the data supplied from the outside; and a plurality of switching units for supplying the data signal to the data lines. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明はデータ駆動回路とこれを利用した発光表示装置及びその駆動方法に関し、特に均一な輝度の映像を表示するようにしたデータ駆動回路とこれを利用した発光表示装置及びその駆動方法に関する。   The present invention relates to a data driving circuit, a light emitting display device using the same, and a driving method thereof, and more particularly, to a data driving circuit configured to display an image with uniform brightness, a light emitting display device using the same, and a driving method thereof.

最近、陰極線管Cathode Ray Tubeの短所である重さと嵩を減らすことができる各種平板表示装置が開発されている。平板表示装置としては液晶表示装置(Liquid Crystal Display)、電界放出表示装置(Field Emission Display)、プラズマ表示パネル(Plasma Display Panel)及び発光表示装置(Light Emitting Display)などがある。   Recently, various flat panel displays that can reduce the weight and bulk of the cathode ray tube have been developed. Examples of the flat panel display include a liquid crystal display, a field emission display, a plasma display panel, and a light emitting display.

平板表示装置の中で発光表示装置は、電子と正孔の再結合によって光を発生する発光素子を利用して映像を表示する。このような、発光表示装置は早い応答速度を持つと共に、同時に低い消費電力に駆動される長所がある。   Among flat panel display devices, a light emitting display device displays an image using a light emitting element that generates light by recombination of electrons and holes. Such a light emitting display device has an advantage that it has a high response speed and is simultaneously driven with low power consumption.

図1は従来の発光表示装置を表す図面である。   FIG. 1 illustrates a conventional light emitting display device.

図1を参照すれば、従来の発光表示装置は走査線S1ないしSn及びデータ線D1ないしDmと接続された複数の画素40を含む画素部30と、走査線S1ないしSnを駆動するための走査駆動部10と、データ線D1ないしDmを駆動するためのデータ駆動部20と、走査駆動部10及びデータ駆動部20を制御するためのタイミング制御部50とを備える。   Referring to FIG. 1, a conventional light emitting display device includes a pixel unit 30 including a plurality of pixels 40 connected to scan lines S1 to Sn and data lines D1 to Dm, and a scan for driving the scan lines S1 to Sn. The driving unit 10 includes a data driving unit 20 for driving the data lines D1 to Dm, and a timing control unit 50 for controlling the scanning driving unit 10 and the data driving unit 20.

タイミング制御部50は、外部から供給される同期信号に対応してデータ駆動制御信号DCS及び走査駆動制御信号SCSを生成する。タイミング制御部50で生成されたデータ駆動制御信号DCSはデータ駆動部20に供給されて、走査駆動制御信号SCSは走査駆動部10に供給される。そして、タイミング制御部50は外部から供給されるデータをデータ駆動部20に供給する。   The timing controller 50 generates a data drive control signal DCS and a scan drive control signal SCS in response to a synchronization signal supplied from the outside. The data drive control signal DCS generated by the timing controller 50 is supplied to the data driver 20, and the scan drive control signal SCS is supplied to the scan driver 10. Then, the timing controller 50 supplies data supplied from the outside to the data driver 20.

走査駆動部10は、タイミング制御部50から走査駆動制御信号SCSの供給を受ける。走査駆動制御信号SCSの供給を受けた走査駆動部10は走査信号を生成し、生成された走査信号を走査線S1ないしSnに順次供給する。   The scan driver 10 receives the scan drive control signal SCS from the timing controller 50. Upon receiving the scan drive control signal SCS, the scan driver 10 generates a scan signal and sequentially supplies the generated scan signal to the scan lines S1 to Sn.

データ駆動部20は、タイミング制御部50からデータ駆動制御信号DCSの供給を受ける。データ駆動制御信号DCSの供給を受けたデータ駆動部20はデータ信号を生成し、生成されたデータ信号を走査信号と同期されるようにデータ線D1ないしDmに供給する。   The data driver 20 receives a data drive control signal DCS from the timing controller 50. The data driver 20 having received the data drive control signal DCS generates a data signal and supplies the generated data signal to the data lines D1 to Dm so as to be synchronized with the scanning signal.

画素部30は、外部から第1電源ELVDD及び第2電源ELVSSの供給を受けてそれぞれの画素40に供給する。第1電源ELVDD及び第2電源ELVSSの供給を受けた画素40のそれぞれはデータ信号に対応して第1電源ELVDDから発光素子を経由して第2電源ELVSSに流れる電流を制御することでデータ信号に対応される光を生成する。   The pixel unit 30 receives the supply of the first power ELVDD and the second power ELVSS from the outside and supplies them to the respective pixels 40. Each pixel 40 supplied with the first power supply ELVDD and the second power supply ELVSS controls the data signal by controlling the current flowing from the first power supply ELVDD to the second power supply ELVSS via the light emitting element corresponding to the data signal. The light corresponding to is generated.

すなわち、従来の発光表示装置で画素40のそれぞれはデータ信号に対応されて所定輝度の光を生成する。しかし、従来には画素40のそれぞれに含まれるトランジスターのしきい値電圧のバラ付き及び電子移動度の偏差によって所望の輝度の映像を表示することができない問題点がある。   That is, in the conventional light emitting display device, each of the pixels 40 generates light having a predetermined luminance corresponding to the data signal. However, conventionally, there is a problem that an image having a desired luminance cannot be displayed due to variations in threshold voltages of transistors included in each pixel 40 and deviations in electron mobility.

実際に、画素40のそれぞれに含まれるトランジスターのしきい値電圧は、画素40に含まれる画素回路の構造を制御することで、ある程度補償することができるが、電子移動度の偏差は補償されることができない。よって、電子移動度の偏差と無関係に均一な画像を表示することができる発光表示装置が要求されている。   Actually, the threshold voltage of the transistor included in each of the pixels 40 can be compensated to some extent by controlling the structure of the pixel circuit included in the pixel 40, but the deviation in electron mobility is compensated. I can't. Therefore, there is a demand for a light emitting display device that can display a uniform image regardless of the deviation in electron mobility.

一方、前記従来のデータ駆動回路とこれを利用した発光表示装置及びその駆動方法に関する技術を記載した文献としては、下記特許文献１等がある。
米国特許第6,859,193号明細書 On the other hand, as a document describing the conventional data driving circuit, a light-emitting display device using the data driving circuit, and a technique related to the driving method, there is Patent Document 1 below.
U.S. Patent 6,859,193

したがって、本発明の目的は均一な輝度の映像を表示するようにしたデータ駆動回路とこれを利用した発光表示装置及びその駆動方法を提供することである。   Accordingly, an object of the present invention is to provide a data driving circuit configured to display an image with uniform luminance, a light emitting display device using the data driving circuit, and a driving method thereof.

前記目的を果たすために、本発明の第1側面は、データ線のそれぞれより所定の電流が流れるように制御する複数の電流シンク部と、前記所定の電流が流れる時生成される補償電圧を利用して階調電圧の電圧値を再設定する複数の電圧生成部と、外部から供給されるデータのビット値に対応して前記階調電圧の中のいずれか一つの階調電圧をデータ信号として選択する複数のデジタルアナログ変換器と、前記データ信号を前記データ線に供給するための複数のスイッチング部とを備えるデータ駆動回路を提供する。   In order to achieve the above object, the first aspect of the present invention uses a plurality of current sinks that control a predetermined current to flow from each of the data lines, and a compensation voltage generated when the predetermined current flows. A plurality of voltage generators for resetting the voltage value of the gradation voltage, and one of the gradation voltages corresponding to the bit value of the data supplied from the outside as a data signal There is provided a data driving circuit including a plurality of digital-to-analog converters to be selected and a plurality of switching units for supplying the data signals to the data lines.

望ましくは、前記電流シンク部のそれぞれは前記データ線に接続された画素から前記所定の電流の供給を受ける。前記電流シンク部のそれぞれは水平期間の一部期間の第1期間の間前記所定の電流の供給を受ける。前記所定の電流の電流値は前記画素が最大輝度に発光される時流れる電流と同じに設定される。   Preferably, each of the current sinks is supplied with the predetermined current from a pixel connected to the data line. Each of the current sinks is supplied with the predetermined current during a first period of a partial period of the horizontal period. The current value of the predetermined current is set to be the same as the current that flows when the pixel emits light at maximum brightness.

本発明の第2側面は、データ線に接続された画素にフリーチャージング電圧を供給するための少なくとも一つのフリーチャージング部と、前記画素から所定の電流の供給を受ける少なくとも一つの電流シンク部と、前記所定の電流が流れる時生成される補償電圧を利用して階調電圧の電圧値を再設定する少なくとも一つの電圧生成部と、外部から供給されるデータのビット値に対応して前記階調電圧の中のいずれか一つの階調電圧をデータ信号として選択する少なくとも一つのデジタル-アナログ変換器と、前記データ信号を前記データ線に供給するための少なくとも一つのスイッチング部とを備える。   According to a second aspect of the present invention, there is provided at least one free charging unit for supplying a free charging voltage to a pixel connected to a data line, and at least one current sink unit receiving a predetermined current from the pixel. And at least one voltage generator that resets the voltage value of the grayscale voltage using a compensation voltage generated when the predetermined current flows, and the bit value of the data supplied from the outside And at least one digital-analog converter that selects any one of the grayscale voltages as a data signal, and at least one switching unit that supplies the data signal to the data line.

望ましくは、前記フリーチャージング部は前記デジタル-アナログ変換器と前記スイッチング部との間に位置される。   Preferably, the free charging unit is located between the digital-analog converter and the switching unit.

本発明の第3側面は、(a)画素のそれぞれと接続されたデータ線に所定の電流が流れるように制御する段階と、(b)前記所定の電流に対応される補償電圧が生成される段階と、(c)前記補償電圧を利用して階調電圧の電圧値を再設定する段階と、(d)外部から供給されるデータのビット値に対応して前記階調電圧の中のいずれか一つの電圧を選択して前記データ線に供給する段階とを含む。   According to a third aspect of the present invention, (a) a step of controlling a predetermined current to flow through a data line connected to each of the pixels, and (b) a compensation voltage corresponding to the predetermined current is generated. (C) resetting the voltage value of the gradation voltage using the compensation voltage; and (d) any of the gradation voltages corresponding to the bit value of the data supplied from the outside. Selecting one voltage and supplying it to the data line.

本発明の第4側面は、走査信号によって選択された画素に所定のフリーチャージング電圧を供給する段階と、前記フリーチャージング電圧が供給された画素からデータ駆動回路で所定の電流が供給される段階と、前記所定の電流が供給される時生成される補償電圧を利用して階調電圧の電圧値を再設定する段階と、外部から供給されるデータのビット値に対応して前記階調電圧の中のいずれか一つの階調電圧をデータ信号として選択して前記画素に供給する段階とを含む。   According to a fourth aspect of the present invention, a predetermined free charging voltage is supplied to a pixel selected by a scanning signal, and a predetermined current is supplied from a pixel to which the free charging voltage is supplied by a data driving circuit. A step of resetting a voltage value of a gradation voltage using a compensation voltage generated when the predetermined current is supplied, and the gradation corresponding to a bit value of data supplied from outside Selecting any one of the voltages as a data signal and supplying it to the pixel.

上述したように、本発明の実施形態によるデータ駆動回路とこれを利用した発光表示装置及びその駆動方法によれば、画素から電流をシンクする時に発生する補償電圧を利用して電圧生成部で生成される階調電圧の電圧値を再設定し、再設定された階調電圧を電流がシンクされた画素に供給するからトランジスターの移動度と無関係に均一な画像を表示することができる。そして、本発明によれば、電流をシンクする前にフリーチャージング電圧を、まず供給することで、電流をシンクする時間を短縮させることができ、これによって安定的に駆動されることができる。   As described above, according to the data driving circuit, the light emitting display device using the data driving circuit and the driving method thereof according to the embodiment of the present invention, the voltage generating unit generates the voltage using the compensation voltage generated when sinking the current from the pixel. Since the voltage value of the gradation voltage to be reset is reset and the reset gradation voltage is supplied to the pixel from which the current is sunk, a uniform image can be displayed regardless of the mobility of the transistor. According to the present invention, the free charging voltage is first supplied before the current is sinked, so that the time for sinking the current can be shortened, and the driving can be stably performed.

以下、本発明の属する技術分野において通常の知識を有する者が本発明を容易に実施することができる望ましい実施形態を添付された図2ないし図14を参照して詳しく説明する。   Hereinafter, preferred embodiments in which a person having ordinary knowledge in the technical field of the present invention can easily practice the present invention will be described in detail with reference to FIGS. 2 to 14.

図2は本発明の実施形態による発光表示装置を表す図面である。図2を参照すれば、本発明の実施形態による発光表示装置は走査線S1ないしSn、発光制御線E1ないしEn及びデータ線D1ないしDmと接続される複数の画素140を含む画素部130と、走査線S1ないしSn及び発光制御線E1ないしEnを駆動するための走査駆動部110と、データ線D1ないしDmを駆動するためのデータ駆動部120と、走査駆動部110及びデータ駆動部120を制御するためのタイミング制御部150とを備える。   FIG. 2 is a view illustrating a light emitting display device according to an embodiment of the present invention. Referring to FIG. 2, a light emitting display device according to an embodiment of the present invention includes a pixel unit 130 including a plurality of pixels 140 connected to scan lines S1 to Sn, light emission control lines E1 to En, and data lines D1 to Dm. Controls the scan driver 110 for driving the scan lines S1 to Sn and the light emission control lines E1 to En, the data driver 120 for driving the data lines D1 to Dm, and the scan driver 110 and the data driver 120. And a timing control unit 150.

画素部130は走査線S1ないしSn、発光制御線E1ないしEn及びデータ線D1ないしDmによって区画された領域に形成される画素140を備える。画素140は外部から第1電源ELVDD、第2電源ELVSS及び基準電源Vrefの供給を受ける。基準電源Vrefの供給を受けた画素140のそれぞれは基準電源Vrefと第1電源ELVDDとの差値を利用して第1電源ELVDDの電圧降下を補償する。そして、画素140のそれぞれはデータ信号に対応して第1電源ELVDDから発光素子(図示せず)を経由して第2電源ELVSSに所定の電流を供給する。このため、画素140のそれぞれは図3または図5のように構成することができる。図3または図5に図示された画素140の詳細な構造は後述する。   The pixel unit 130 includes pixels 140 formed in regions partitioned by the scanning lines S1 to Sn, the light emission control lines E1 to En, and the data lines D1 to Dm. The pixel 140 is supplied with the first power supply ELVDD, the second power supply ELVSS, and the reference power supply Vref from the outside. Each pixel 140 supplied with the reference power supply Vref compensates for a voltage drop of the first power supply ELVDD using a difference value between the reference power supply Vref and the first power supply ELVDD. Each pixel 140 supplies a predetermined current from the first power supply ELVDD to the second power supply ELVSS via a light emitting element (not shown) corresponding to the data signal. Therefore, each of the pixels 140 can be configured as shown in FIG. 3 or FIG. A detailed structure of the pixel 140 illustrated in FIG. 3 or 5 will be described later.

タイミング制御部150は、外部から供給される同期信号に対応してデータ駆動制御信号DCS及び走査駆動制御信号SCSを生成する。タイミング制御部150で生成されたデータ駆動制御信号DCSはデータ駆動部120に供給され、走査駆動制御信号SCSは走査駆動部110に供給される。そして、タイミング制御部150は外部から供給されるデータをデータ駆動部120に供給する。   The timing controller 150 generates a data drive control signal DCS and a scan drive control signal SCS in response to a synchronization signal supplied from the outside. The data drive control signal DCS generated by the timing controller 150 is supplied to the data driver 120, and the scan drive control signal SCS is supplied to the scan driver 110. The timing controller 150 supplies data supplied from the outside to the data driver 120.

走査駆動部110は、走査駆動制御信号SCSの供給を受ける。走査駆動制御信号SCSの供給を受けた走査駆動部110は走査線S1ないしSnに走査信号を順次供給する。そして、走査駆動制御信号SCSの供給を受けた走査駆動部110は発光制御線E1ないしEnで発光制御信号を順次供給する。ここで、発光制御信号は2個の走査信号と重畳されるように供給される。このため、発光制御信号の幅は走査信号の幅と同じかまたは広く設定される。   The scan driver 110 receives the scan drive control signal SCS. Upon receiving the scan drive control signal SCS, the scan driver 110 sequentially supplies scan signals to the scan lines S1 to Sn. The scan driver 110 that has received the scan drive control signal SCS sequentially supplies the light emission control signals through the light emission control lines E1 to En. Here, the light emission control signal is supplied so as to be superimposed on the two scanning signals. For this reason, the width of the light emission control signal is set to be the same as or wider than the width of the scanning signal.

データ駆動部120は、タイミング制御部150からデータ駆動制御信号DCSの供給を受ける。データ駆動制御信号DCSの供給を受けたデータ駆動部120はデータ信号を生成し、生成されたデータ信号をデータ線D1ないしDmに供給する。ここで、データ駆動部120は1水平期間1H中第1期間の間データ線D1ないしDmに所定の電流を供給し、1水平期間1H中第1期間以後の第2期間の間データ線D1ないしDmに所定の電圧データ信号を供給する。このため、データ駆動部120は少なくとも一つのデータ駆動回路200を備える。   The data driver 120 receives the data drive control signal DCS from the timing controller 150. The data driver 120 that receives the data drive control signal DCS generates a data signal and supplies the generated data signal to the data lines D1 to Dm. Here, the data driver 120 supplies a predetermined current to the data lines D1 to Dm during the first period during one horizontal period 1H, and the data lines D1 through D1 during the second period after the first period during one horizontal period 1H. A predetermined voltage data signal is supplied to Dm. Therefore, the data driver 120 includes at least one data driver circuit 200.

図3は、図2に図示された画素の一例を表す図面である。図3では説明の便宜性のために第mデータ線Dm、第n-1及び第n走査線Sn-1、Sn及び第n発光制御線Enと接続された画素を図示する。   FIG. 3 is a diagram illustrating an example of the pixel illustrated in FIG. For convenience of explanation, FIG. 3 illustrates pixels connected to the mth data line Dm, the (n−1) th and nth scan lines Sn−1, Sn, and the nth light emission control line En.

図3を参照すれば、本発明の画素140は発光素子OLED、発光素子OLEDに電流を供給するための画素回路142を備える。   Referring to FIG. 3, the pixel 140 of the present invention includes a light emitting element OLED and a pixel circuit 142 for supplying current to the light emitting element OLED.

発光素子OLEDは、画素回路142から供給される電流に対応して所定色の光を生成する。画素回路142は第n-1走査線Sn-1（以前の走査線）に走査信号が供給される時第1電源ELVDDの電圧降下と第4トランジスターM4のしきい値電圧を補償し、第n走査線Sn（現在の走査線）に走査信号が供給される時データ信号に対応される電圧を充電する。このため、画素回路142は第1ないし第6トランジスターM1ないしM6と、第1キャパシタC1及び第2キャパシタC2とを備える。   The light emitting element OLED generates light of a predetermined color corresponding to the current supplied from the pixel circuit 142. The pixel circuit 142 compensates for the voltage drop of the first power supply ELVDD and the threshold voltage of the fourth transistor M4 when the scan signal is supplied to the (n-1) th scan line Sn-1 (previous scan line), and the nth scan line Sn-1 (previous scan line). When a scanning signal is supplied to the scanning line Sn (current scanning line), a voltage corresponding to the data signal is charged. Therefore, the pixel circuit 142 includes first to sixth transistors M1 to M6, and a first capacitor C1 and a second capacitor C2.

第1トランジスターM1の第1電極は、データ線Dmに接続されて第2電極は第1ノードN1に接続される。そして、第1トランジスターM1のゲート電極は第n走査線Snに接続される。このような第1トランジスターM1は第n走査線Snに走査信号が供給される時ターンオンされてデータ線Dmと第1ノードN1とを電気的に接続させる。   The first electrode of the first transistor M1 is connected to the data line Dm, and the second electrode is connected to the first node N1. The gate electrode of the first transistor M1 is connected to the nth scanning line Sn. The first transistor M1 is turned on when the scan signal is supplied to the nth scan line Sn to electrically connect the data line Dm and the first node N1.

第2トランジスターM2の第1電極は、データ線Dmに接続されて第2電極は第4トランジスターM4の第2電極に接続される。そして、第2トランジスターM2のゲート電極は第n走査線Snに接続される。このような第2トランジスターM2は第n走査線Snで走査信号が供給される時ターンオンされてデータ線Dmと第4トランジスターM4の第2電極とを電気的に接続させる。   The first electrode of the second transistor M2 is connected to the data line Dm, and the second electrode is connected to the second electrode of the fourth transistor M4. The gate electrode of the second transistor M2 is connected to the nth scanning line Sn. The second transistor M2 is turned on when the scan signal is supplied through the nth scan line Sn, and electrically connects the data line Dm and the second electrode of the fourth transistor M4.

第3トランジスターM3の第1電極は、基準電源Vrefに接続されて第2電極は第1ノードN1に接続される。そして、第3トランジスターM3のゲート電極は第n-1走査線Sn-1に接続される。このような第3トランジスターM3は第n-1走査線Sn-1で走査信号が供給される時ターンオンされて基準電源Vrefと第1ノードN1とを電気的に接続させる。   The first electrode of the third transistor M3 is connected to the reference power supply Vref, and the second electrode is connected to the first node N1. The gate electrode of the third transistor M3 is connected to the (n-1) th scanning line Sn-1. The third transistor M3 is turned on when the scan signal is supplied through the (n-1) th scan line Sn-1, and electrically connects the reference power source Vref and the first node N1.

第4トランジスターM4の第1電極は、第1電源ELVDDに接続されて第2電極は第6トランジスターM6の第1電極に接続される。そして、第4トランジスターM4のゲート電極は第2ノードN2に接続される。このような第4トランジスターM4は第2ノードN2に印加される電圧、すなわち、第1キャパシタC1及び第2キャパシタC2に充電された電圧に対応される電流を第6トランジスターM6の第1電極に供給する。   The first electrode of the fourth transistor M4 is connected to the first power supply ELVDD, and the second electrode is connected to the first electrode of the sixth transistor M6. The gate electrode of the fourth transistor M4 is connected to the second node N2. The fourth transistor M4 supplies the first electrode of the sixth transistor M6 with a voltage corresponding to the voltage applied to the second node N2, that is, the voltage charged in the first capacitor C1 and the second capacitor C2. To do.

第5トランジスターM5の第2電極は、第2ノードN2に接続されて第1電極は第4トランジスターM4の第2電極に接続される。そして、第5トランジスターM5のゲート電極は第n-1走査線Sn-1に接続される。このような第5トランジスターM5は第n-1走査線Sn-1に走査信号が供給される時ターンオンされて第4トランジスターM4をダイオード形態で接続させる。   The second electrode of the fifth transistor M5 is connected to the second node N2, and the first electrode is connected to the second electrode of the fourth transistor M4. The gate electrode of the fifth transistor M5 is connected to the (n-1) th scanning line Sn-1. The fifth transistor M5 is turned on when the scan signal is supplied to the (n-1) th scan line Sn-1, and connects the fourth transistor M4 in a diode form.

第6トランジスターM6の第1電極は、第4トランジスターM4の第2電極に接続されて第2電極は発光素子OLEDのアノード電極に接続される。そして、第6トランジスターM6のゲート電極は第n発光制御線Enに接続される。このような第6トランジスターM6は第n発光制御線Enに発光制御信号が供給される時ターンオフされて、発光制御信号が供給されない時ターンオンされる。ここで、第n発光制御線Enに供給される発光制御信号は第n-1走査線Sn-1及び第n走査線Snに供給される走査信号と重畳されるように供給される。   The first electrode of the sixth transistor M6 is connected to the second electrode of the fourth transistor M4, and the second electrode is connected to the anode electrode of the light emitting element OLED. The gate electrode of the sixth transistor M6 is connected to the nth light emission control line En. The sixth transistor M6 is turned off when the light emission control signal is supplied to the nth light emission control line En, and is turned on when the light emission control signal is not supplied. Here, the light emission control signal supplied to the nth light emission control line En is supplied so as to be superimposed on the scanning signal supplied to the (n−1) th scanning line Sn−1 and the nth scanning line Sn.

したがって、第6トランジスターM6は第n-1走査線Sn-1及び第n走査線Snで走査信号が供給されて第1キャパシタC1及び第2キャパシタC2に所定の電圧が充電される時ターンオフされ、その他の場合にターンオンされて第4トランジスターM4と発光素子OLEDとを電気的に接続させる。一方、図3では説明の便宜性のためにトランジスターM1ないしM6をPMOSPMOSタイプに図示したが、本発明はこれに限定されるのではない。   Accordingly, the sixth transistor M6 is turned off when a scan signal is supplied to the (n-1) th scan line (Sn-1) and the (nth) scan line (Sn) and the first capacitor (C1) and the second capacitor (C2) are charged with a predetermined voltage. In other cases, the fourth transistor M4 is turned on to electrically connect the light emitting element OLED. On the other hand, in FIG. 3, the transistors M1 to M6 are illustrated as PMOSPMOS type for convenience of explanation, but the present invention is not limited to this.

そして、図3に図示された画素に基準電源Vrefは発光素子OLEDに電流を供給しない。すなわち、基準電源Vrefは画素140で電流を供給しないから電圧降下が発生せず、これによって画素140の位置と無関係に同じ電圧値を維持することができる。ここで、基準電源Vrefの電圧値は第1電源ELVDDと同じに設定されるか、相異なるように設定することができる。   In addition, the reference power supply Vref does not supply current to the light emitting element OLED in the pixel shown in FIG. That is, since the reference power supply Vref does not supply current to the pixel 140, no voltage drop occurs, and the same voltage value can be maintained regardless of the position of the pixel 140. Here, the voltage value of the reference power supply Vref can be set to be the same as or different from the first power supply ELVDD.

図4は図3に図示された画素の駆動方法を表す波形図である。   FIG. 4 is a waveform diagram illustrating a driving method of the pixel illustrated in FIG.

図4から1水平期間1Hは第1期間及び第2期間に分けて駆動される。第1期間の間データ線D1ないしDmでは所定の電流PCが流れ、第2期間の間データ線D1ないしDmではデータ信号DSが供給される。ここで、所定の電流PCは画素140からデータ駆動回路200にシンクされる電流を意味する(Current Sink)。   From FIG. 4, one horizontal period 1H is driven by being divided into a first period and a second period. A predetermined current PC flows in the data lines D1 to Dm during the first period, and a data signal DS is supplied to the data lines D1 to Dm during the second period. Here, the predetermined current PC means a current sunk from the pixel 140 to the data driving circuit 200 (Current Sink).

そして、データ信号DSはデータ駆動回路200から画素140に供給される所定の電圧を意味する。以後、説明の便宜性のために基準電源Vrefと第1電源ELVDDの初期電圧値とが同じに設定されると仮定する。   The data signal DS means a predetermined voltage supplied from the data driving circuit 200 to the pixel 140. Hereinafter, for convenience of explanation, it is assumed that the initial voltage values of the reference power source Vref and the first power source ELVDD are set to be the same.

図3及び図4を参照して動作過程を詳しく説明すれば、まず、第n-1走査線Sn-1に走査信号が供給される。第n-1走査線Sn-1に走査信号が供給されれば第3トランジスターM3及び第5トランジスターM5がターンオンされる。第5トランジスターM5がターンオンされれば第4トランジスターM4がダイオード形態で接続される。第4トランジスターM4がダイオード形態で接続されれば第2ノードN2には第1電源ELVDDに第4トランジスターM4のしきい値電圧を差し引いた電圧値が印加される。   The operation process will be described in detail with reference to FIGS. 3 and 4. First, a scan signal is supplied to the (n-1) th scan line Sn-1. If the scan signal is supplied to the (n-1) th scan line Sn-1, the third transistor M3 and the fifth transistor M5 are turned on. If the fifth transistor M5 is turned on, the fourth transistor M4 is connected in a diode form. If the fourth transistor M4 is connected in a diode form, a voltage value obtained by subtracting the threshold voltage of the fourth transistor M4 from the first power supply ELVDD is applied to the second node N2.

そして、第3トランジスターM3がターンオンされれば基準電源Vrefの電圧が第1ノードN1に印加される。この時、第2キャパシタC2は第1ノードN1と第2ノードN2との差に対応される電圧を充電する。この場合、基準電源Vrefと第1電源ELVDDとの電圧値が同じだと仮定すれば第2キャパシタC2には第4トランジスターM4のしきい値電圧に対応される電圧が充電される。   When the third transistor M3 is turned on, the voltage of the reference power source Vref is applied to the first node N1. At this time, the second capacitor C2 is charged with a voltage corresponding to the difference between the first node N1 and the second node N2. In this case, assuming that the voltage values of the reference power supply Vref and the first power supply ELVDD are the same, the second capacitor C2 is charged with a voltage corresponding to the threshold voltage of the fourth transistor M4.

そして、第1電源ELVDDで所定の電圧降下が発生すると、第2キャパシタC2には第4トランジスターM4のしきい値電圧及び第1電源ELVDDの電圧降下電圧が充電される。すなわち、本発明では第n-1走査線Sn-1に走査信号が供給される期間の間第1電源ELVDDの電圧降下電圧及び第4トランジスターM4のしきい値電圧が第2キャパシタC2に充電され、これによって第1電源ELVDDの電圧降下を補償することができる。   When a predetermined voltage drop occurs in the first power supply ELVDD, the second capacitor C2 is charged with the threshold voltage of the fourth transistor M4 and the voltage drop voltage of the first power supply ELVDD. That is, in the present invention, the voltage drop voltage of the first power supply ELVDD and the threshold voltage of the fourth transistor M4 are charged in the second capacitor C2 during the period when the scanning signal is supplied to the (n-1) th scanning line Sn-1. Thus, the voltage drop of the first power supply ELVDD can be compensated.

第2キャパシタC2に所定の電圧が充電された後、第n走査線Snに走査信号が供給される。第n走査線Snに走査信号が供給されれば第1トランジスターM1及び第2トランジスターM2がターンオンされる。第2トランジスターM2がターンオンされれば、1水平期間の第1期間の間所定の電流PCが画素140からデータ線Dmを経由してデータ駆動回路200に供給される。実際に、所定の電流PCは第1電源ELVDD、第4トランジスターM4、第2トランジスターM2及びデータ線Dmを経由してデータ駆動回路200に供給される。この時、第1キャパシタC1及び第2キャパシタC2には所定の電流PCに対応して所定の電圧が充電される。   After the second capacitor C2 is charged with a predetermined voltage, a scanning signal is supplied to the nth scanning line Sn. If the scan signal is supplied to the nth scan line Sn, the first transistor M1 and the second transistor M2 are turned on. When the second transistor M2 is turned on, a predetermined current PC is supplied from the pixel 140 to the data driving circuit 200 via the data line Dm during the first period of one horizontal period. Actually, the predetermined current PC is supplied to the data driving circuit 200 via the first power supply ELVDD, the fourth transistor M4, the second transistor M2, and the data line Dm. At this time, the first capacitor C1 and the second capacitor C2 are charged with a predetermined voltage corresponding to the predetermined current PC.

一方、データ駆動回路200は所定の電流PCがシンクされる時に発生する所定の電圧値(以後"補償電圧"という)を利用してガンマ電圧部(図示せず)の電圧を再調整し、再調整されたガンマ電圧部の電圧を利用してデータ信号DSを生成する。以後、1水平期間の第2期間の間データ信号DSが第1トランジスターM1を経由して第1ノードN1に供給される。   On the other hand, the data driving circuit 200 uses a predetermined voltage value (hereinafter referred to as “compensation voltage”) generated when the predetermined current PC is sinked to readjust the voltage of the gamma voltage unit (not shown). The data signal DS is generated using the adjusted voltage of the gamma voltage section. Thereafter, the data signal DS is supplied to the first node N1 through the first transistor M1 during the second period of one horizontal period.

すると、第1キャパシタC1にはデータ信号DSと第1電源ELVDD1との差値に対応する電圧が充電される。この時、第2ノードN2はフローティング状態に設定されるから第2キャパシタC2は以前に充電された電圧を維持する。   Then, the voltage corresponding to the difference value between the data signal DS and the first power supply ELVDD1 is charged in the first capacitor C1. At this time, since the second node N2 is set in a floating state, the second capacitor C2 maintains the previously charged voltage.

すなわち、本発明では以前の走査線に走査信号が供給される期間の間第2キャパシタC2に第4トランジスターM4のしきい値電圧及び第1電源ELVDDの電圧降下に対応する電圧を充電することで、第1電源ELVDDの電圧降下及び第4トランジスターM4のしきい値電圧を補償することができる。そして、本発明では現在の走査線に走査信号が供給される期間の間画素140に含まれたトランジスターの移動度などが補償されるようにガンマ電圧部の電圧を再設定し、再設定されたガンマ電圧を利用して生成されたデータ信号を供給する。   That is, in the present invention, the second capacitor C2 is charged with a voltage corresponding to the threshold voltage of the fourth transistor M4 and the voltage drop of the first power supply ELVDD during the period in which the scanning signal is supplied to the previous scanning line. The voltage drop of the first power supply ELVDD and the threshold voltage of the fourth transistor M4 can be compensated. In the present invention, the voltage of the gamma voltage unit is reset and reset so that the mobility of the transistor included in the pixel 140 is compensated during the period in which the scan signal is supplied to the current scan line. A data signal generated using a gamma voltage is supplied.

したがって、本発明ではトランジスターのしきい値電圧、移動度などのバラ付きを補償して均一な画像を表示することができる。ガンマ電圧部の電圧が再設定される過程は後述する。   Therefore, in the present invention, a uniform image can be displayed by compensating for variations in the threshold voltage and mobility of the transistor. The process of resetting the voltage of the gamma voltage unit will be described later.

図5は図2に図示された画素の他の例を表す図面である。図5は第1キャパシタC1が第2ノードN2と第1電源ELVDDとの間に設置されることを除き、図3と同じ構成に設定される。   FIG. 5 is a diagram illustrating another example of the pixel illustrated in FIG. FIG. 5 is set to the same configuration as FIG. 3 except that the first capacitor C1 is installed between the second node N2 and the first power supply ELVDD.

図4及び図5を参照して動作過程を詳しく説明すれば、まず、第n-1走査線Sn-1で走査信号が供給される。第n-1走査線Sn-1で走査信号が供給されれば第3トランジスターM3及び第5トレンジトM5がターンオンされる。第5トランジスターM5がターンオンされれば第4トランジスターM4がダイオード形態で接続される。   The operation process will be described in detail with reference to FIGS. 4 and 5. First, a scan signal is supplied through the (n-1) th scan line Sn-1. If the scanning signal is supplied through the (n-1) th scanning line Sn-1, the third transistor M3 and the fifth range M5 are turned on. If the fifth transistor M5 is turned on, the fourth transistor M4 is connected in a diode form.

第4トランジスターM4がダイオード形態で接続されれば第2ノードN2には第1電源ELVDDに第4トランジスターM4のしきい値電圧を差し引いた電圧値が印加される。すると、第1キャパシタC1には第4トランジスターM4のしきい値電圧に対応される電圧が充電される。   If the fourth transistor M4 is connected in a diode form, a voltage value obtained by subtracting the threshold voltage of the fourth transistor M4 from the first power supply ELVDD is applied to the second node N2. Then, the first capacitor C1 is charged with a voltage corresponding to the threshold voltage of the fourth transistor M4.

そして、第3トランジスターM3がターンオンされれば基準電源Vrefの電圧が第1ノードN1に印加される。すると、第2キャパシタC2は第1ノードN1と第2ノードN2の車に対応される電圧が充電される。ここで、第n-1走査線Sn-1に走査信号が供給される期間の間第1トランジスターM1及び第2トランジスターM2がターンオフされるからデータ信号DSは画素140に供給されない。   When the third transistor M3 is turned on, the voltage of the reference power source Vref is applied to the first node N1. Then, the voltage corresponding to the car of the first node N1 and the second node N2 is charged in the second capacitor C2. Here, since the first transistor M1 and the second transistor M2 are turned off during the period in which the scan signal is supplied to the (n-1) th scan line Sn-1, the data signal DS is not supplied to the pixel 140.

以後、第n走査線Snに走査信号が供給されて第1トランジスターM1及び第2トランジスターM2がターンオンされる。第2トランジスターM2がターンオンされれば、1水平期間の第1期間の間所定の電流PCが画素140からデータ線Dmを経由してデータ駆動回路200に供給される。   Thereafter, the scan signal is supplied to the nth scan line Sn, and the first transistor M1 and the second transistor M2 are turned on. When the second transistor M2 is turned on, a predetermined current PC is supplied from the pixel 140 to the data driving circuit 200 via the data line Dm during the first period of one horizontal period.

実際に、所定の電流PCは第1電源ELVDD、第4トランジスターM4、第2トランジスターM2及びデータ線Dmを経由してデータ駆動回路200に供給される。この時、第1キャパシタC1及び第2キャパシタC2には第1データ信号DS1に対応して所定の電圧が充電される。   Actually, the predetermined current PC is supplied to the data driving circuit 200 via the first power supply ELVDD, the fourth transistor M4, the second transistor M2, and the data line Dm. At this time, the first capacitor C1 and the second capacitor C2 are charged with a predetermined voltage corresponding to the first data signal DS1.

一方、データ駆動回路200は所定の電流PCに対応して印加される補償電圧を利用してガンマ電圧部(図示せず)の電圧を再調整し、再調整されたガンマ電圧部の電圧を利用してデータ信号DSを生成する。以後、1水平期間の第2期間の間データ信号DSが第1ノードN1に供給される。すると、第1キャパシタC1及び第2キャパシタC2にはデータ信号DSに対応して所定の電圧が充電される。   Meanwhile, the data driving circuit 200 uses the compensation voltage applied corresponding to the predetermined current PC to readjust the voltage of the gamma voltage unit (not shown), and uses the readjusted voltage of the gamma voltage unit. Thus, the data signal DS is generated. Thereafter, the data signal DS is supplied to the first node N1 during the second period of one horizontal period. Then, the first capacitor C1 and the second capacitor C2 are charged with a predetermined voltage corresponding to the data signal DS.

実際に、データ信号DSが供給されれば第1ノードN1の電圧が基準電源Vrefからデータ信号DSの電圧に下降される。この時、第2ノードN2がフローティングされているから第1ノードN1の電圧下降量に対応されて第2ノードN2の電圧値も下降される。この場合、第2ノードN2から下降される電圧値は、第1キャパシタC1及び第2キャパシタC2の容量によって決まる。   Actually, if the data signal DS is supplied, the voltage of the first node N1 is lowered from the reference power supply Vref to the voltage of the data signal DS. At this time, since the second node N2 is in a floating state, the voltage value of the second node N2 also decreases corresponding to the voltage decrease amount of the first node N1. In this case, the voltage value dropped from the second node N2 is determined by the capacitances of the first capacitor C1 and the second capacitor C2.

第2ノードN2の電圧が下降されれば、第1キャパシタC1には第2ノードN2の電圧値に対応して所定の電圧が充電される。ここで、基準電源Vrefの電圧値は固定されているから第1キャパシタC1に充電される電圧はデータ信号DSによって決まる。つまり、図5に図示された画素140は基準電源Vrefとデータ信号DSによってキャパシタC1、C2に充電される電圧値が決まるから第1電源ELVDDの電圧降下に無関係に所望の電圧を充電することができる。   When the voltage at the second node N2 is lowered, the first capacitor C1 is charged with a predetermined voltage corresponding to the voltage value at the second node N2. Here, since the voltage value of the reference power supply Vref is fixed, the voltage charged in the first capacitor C1 is determined by the data signal DS. That is, since the voltage value charged in the capacitors C1 and C2 is determined by the reference power supply Vref and the data signal DS, the pixel 140 illustrated in FIG. 5 can be charged with a desired voltage regardless of the voltage drop of the first power supply ELVDD. it can.

そして、本発明では画素140に含まれたトランジスターの移動度などが補償されるようにガンマ電圧部の電圧を再設定し、再設定されたガンマ電圧を利用して生成されたデータ信号を供給する。よって、本発明ではトランジスターのしきい値電圧、移動度などのバラ付きを補償して均一な画像を表示することができる。   In the present invention, the voltage of the gamma voltage unit is reset so that the mobility of the transistor included in the pixel 140 is compensated, and a data signal generated using the reset gamma voltage is supplied. . Therefore, in the present invention, a uniform image can be displayed by compensating for variations in the threshold voltage and mobility of the transistor.

図6は図2に図示されたデータ駆動回路の一例を表すブロック図である。図6では説明の便宜性のためにデータ駆動回路200がj(jは2以上の自然数)個のチャンネルを持つと仮定する。   FIG. 6 is a block diagram illustrating an example of the data driving circuit illustrated in FIG. In FIG. 6, it is assumed that the data driving circuit 200 has j (j is a natural number of 2 or more) channels for convenience of explanation.

図6を参照すれば、本発明の実施形態によるデータ駆動回路200は、シフトレジスター部210、サンプリングラッチ部220、ホルディングラッチ部230、ガンマ電圧部240、デジタル-アナログ変換部(以下、"DAC部"とする)250、第1バッファー部270、第2バッファー部260、電流供給部280及び選択部290を備える。   Referring to FIG. 6, a data driving circuit 200 according to an embodiment of the present invention includes a shift register unit 210, a sampling latch unit 220, a holding latch unit 230, a gamma voltage unit 240, a digital-analog conversion unit (hereinafter referred to as “DAC”). A first buffer unit 270, a second buffer unit 260, a current supply unit 280, and a selection unit 290.

シフトレジスター部210は、タイミング制御部150からソースシフトクロックSSC及びソーススタートパルスSSPの供給を受ける。タイミング制御部150からソースシフトクロックSSC及びソーススタートパルスSSPの供給を受けたシフトレジスター部210は、ソースシフトクロックSSCの1周期ごとにソーススタートパルスSSPをシフトさせながら順次j個のサンプリング信号を生成する。このため、シフトレジスター部210はj個のシフトレジスター2101ないし210jを備える。   The shift register unit 210 receives the source shift clock SSC and the source start pulse SSP from the timing control unit 150. The shift register unit 210 that receives the source shift clock SSC and the source start pulse SSP from the timing control unit 150 sequentially generates j sampling signals while shifting the source start pulse SSP for each period of the source shift clock SSC. To do. Therefore, the shift register unit 210 includes j shift registers 2101 to 210j.

サンプリングラッチ部220は、シフトレジスター部210から順次供給されるサンプリング信号に応答してデータを順次保存する。ここで、サンプリングラッチ部220はj個のデータを保存するためにj個のサンプリングラッチ2201ないし220jを備える。   The sampling latch unit 220 sequentially stores data in response to the sampling signals sequentially supplied from the shift register unit 210. Here, the sampling latch unit 220 includes j sampling latches 2201 to 220j in order to store j data.

そして、それぞれのサンプリングラッチ2201ないし220jは、データのビット数に対応される大きさを持つ。例えば、データがkビットで構成される場合、サンプリングラッチ2201ないし220iのそれぞれはkビットの大きさに設定される。   Each sampling latch 2201 to 220j has a size corresponding to the number of bits of data. For example, when the data is composed of k bits, each of the sampling latches 2201 to 220i is set to a size of k bits.

ホルディングラッチ部230は、ソース出力イネーブルSOE信号が入力される時サンプリングラッチ部220からデータの入力を受けて保存する。そして、ホルディングラッチ部230はソース出力イネーブルSOEが入力される時、自分に保存されたデータをDAC部250に供給する。ここで、ホルディングラッチ部230はj個のデータを保存するためにj個のホルディングラッチ2301ないし230jを備える。   The holding latch unit 230 receives and stores data from the sampling latch unit 220 when the source output enable SOE signal is input. The holding latch unit 230 supplies the data stored therein to the DAC unit 250 when the source output enable SOE is input. Here, the holding latch unit 230 includes j holding latches 2301 to 230j in order to store j pieces of data.

そして、それぞれのホルディングラッチ2301ないし230jはデータのビット数に対応される大きさを持つ。例えば、ホルディングラッチ2301ないし230jのそれぞれはデータが保存されるようにkビットに設定される。   Each holding latch 2301 to 230j has a size corresponding to the number of bits of data. For example, each of the holding latches 2301 to 230j is set to k bits so that data is stored.

ガンマ電圧部240は、kビットのデータに対応して所定の階調電圧を生成するためのj個の電圧生成部2401ないし240jを備える。それぞれの電圧生成部2401ないし240jは、図8に図示されたように複数の分圧抵抗R1ないしRlで構成されて2k個の階調電圧を生成する。ここで、電圧生成部2401ないし240jのそれぞれは第2バッファー部260から供給される補償電圧を利用して階調電圧の電圧値を再設定し、再設定された階調電圧をDAC2501ないし250jに供給する。   The gamma voltage unit 240 includes j voltage generation units 2401 to 240j for generating a predetermined gradation voltage corresponding to k-bit data. Each of the voltage generators 2401 to 240j includes a plurality of voltage dividing resistors R1 to Rl as shown in FIG. 8, and generates 2k gray scale voltages. Here, each of the voltage generators 2401 to 240j resets the voltage value of the grayscale voltage using the compensation voltage supplied from the second buffer unit 260, and the reset grayscale voltage is transferred to the DACs 2501 to 250j. Supply.

DAC部250は、データのビット値に対応してデータ信号DSを生成するj個のDAC2501ないし250jを備える。DAC2501ないし250jのそれぞれはホルディングラッチ部230から供給されるデータのビット値に対応して複数の階調電圧の中のいずれか一つを選択して第2データ信号DS2を生成する。   The DAC unit 250 includes j DACs 2501 to 250j that generate the data signal DS corresponding to the bit value of the data. Each of the DACs 2501 to 250j selects any one of a plurality of grayscale voltages corresponding to the bit value of data supplied from the holding latch unit 230 and generates the second data signal DS2.

第1バッファー部270は、DAC部250から供給されるデータ信号DSを選択部290に供給する。このため、第1バッファー部270はj個の第1バッファー2701ないし270jを備える。   The first buffer unit 270 supplies the data signal DS supplied from the DAC unit 250 to the selection unit 290. Therefore, the first buffer unit 270 includes j first buffers 2701 to 270j.

選択部290は、データ線D1ないしDjと第1バッファー2701ないし270jとの電気的連結を制御する。実際に、選択部290は1水平期間の第2期間の間のみ、データ線D1ないしDjと第1バッファー2701ないし270jとを電気的に接続させ、その外にはデータ線D1ないしDjと第1バッファー2701ないし270jとを接続させない。このために、選択部290はj個のスイッチング部2901ないし290jを備える。   The selection unit 290 controls electrical connection between the data lines D1 to Dj and the first buffers 2701 to 270j. Actually, the selection unit 290 electrically connects the data lines D1 to Dj and the first buffers 2701 to 270j only during the second period of one horizontal period, and besides the data lines D1 to Dj and the first line Do not connect buffers 2701 to 270j. For this purpose, the selection unit 290 includes j switching units 2901 to 290j.

電流供給部280は、1水平期間の第1期間の間データ線D1ないしDjと接続された画素140から所定の電流PCをシンクする。実際に、電流供給部280はそれぞれの画素140に流れることができるマキシマム電流、すなわち画素140が最大輝度に発光される時発光素子OLEDに供給されなければならない電流をシンクする。そして、電流供給部280は電流がシンクされる時に発生する所定の補償電圧を第2バッファー部260に供給する。このために、電流供給部280はj個の電流シンク部2801ないし280jを備える。   The current supply unit 280 sinks a predetermined current PC from the pixels 140 connected to the data lines D1 to Dj during the first period of one horizontal period. In practice, the current supply unit 280 sinks the maximum current that can flow to each pixel 140, that is, the current that must be supplied to the light emitting device OLED when the pixel 140 emits light at the maximum luminance. The current supply unit 280 supplies a predetermined compensation voltage generated when the current is sunk to the second buffer unit 260. For this, the current supply unit 280 includes j current sink units 2801 to 280j.

第2バッファー部260は、電流供給部280から供給される補償電圧をガンマ電圧部240に供給する。このために、第2バッファー部260はj個の第2バッファー2601ないし260jを備える。   The second buffer unit 260 supplies the compensation voltage supplied from the current supply unit 280 to the gamma voltage unit 240. For this, the second buffer unit 260 includes j second buffers 2601 to 260j.

一方、本発明のデータ駆動回路200は、図7のようにホルディングラッチ部230の次の段にレベルシフタ部310をさらに含むことができる。レベルシフタ部310はホルディングラッチ部230から供給されるデータの電圧レベルを上昇させてDAC部250に供給する。   Meanwhile, the data driving circuit 200 of the present invention may further include a level shifter unit 310 at the next stage of the holding latch unit 230 as shown in FIG. The level shifter unit 310 increases the voltage level of data supplied from the holding latch unit 230 and supplies it to the DAC unit 250.

外部システムからデータ駆動回路200に高い電圧レベルを持つデータが供給されれば電圧レベルに対応されて高い耐圧を持つ回路部品が設置されなければならないため、製造費用が増加される。したがって、データ駆動回路200の外部では低い電圧レベルを持つデータを供給し、この低い電圧レベルを持つデータをレベルシフタ部310で高い電圧レベルに昇圧させる。   If data having a high voltage level is supplied from the external system to the data driving circuit 200, circuit components having a high withstand voltage corresponding to the voltage level must be installed, which increases the manufacturing cost. Therefore, data having a low voltage level is supplied outside the data driving circuit 200, and the data having the low voltage level is boosted to a high voltage level by the level shifter unit 310.

図8は、特定チャンネルに設置される電圧生成部、DAC、第1バッファー、第2バッファー、スイッチング部、電流シンク部及び画素の連結関係を表す図面である。図8では説明の便宜性のためにj番目チャンネルを図示し、データ線Djが図3に図示された画素140と接続されると仮定する。   FIG. 8 is a diagram illustrating a connection relationship among a voltage generation unit, a DAC, a first buffer, a second buffer, a switching unit, a current sink unit, and a pixel installed in a specific channel. In FIG. 8, for convenience of explanation, the j-th channel is illustrated, and it is assumed that the data line Dj is connected to the pixel 140 illustrated in FIG.

図8を参照すれば、電圧生成部240jは複数の分圧抵抗R1ないしRlを備える。分圧抵抗R1ないしRlは基準電源Vrefと第2バッファー260jとの間に位置されて電圧を分圧する。実際に、分圧抵抗R1ないしRlは、基準電源Vrefと第2バッファー260jから供給される補償電圧との間の電圧を分圧して複数の階調電圧V0ないしV2k-1を生成し、生成された階調電圧V0ないしV2k-1をDAC250jに供給する。 Referring to FIG. 8, the voltage generator 240j includes a plurality of voltage dividing resistors R1 to Rl. The voltage dividing resistors R1 to Rl are located between the reference power source Vref and the second buffer 260j to divide the voltage. Indeed, to no dividing resistors R1 Rl is to no more gray scale voltages V0 by dividing the voltage between the reference power source Vref and the compensation voltage supplied from the second buffer 260j generates V2 k -1, generated The gradation voltages V0 to V2 k −1 thus supplied are supplied to the DAC 250j.

DAC250jは、データのビット値に応答して階調電圧V0ないしV2k-1の中のいずれか一つの階調電圧を選択し、選択された階調電圧を第1バッファー270jに供給する。ここで、DAC250jから選択された階調電圧は、データ信号DSとして利用される。第1バッファー270jは、DAC250jから供給されるデータ信号DSをスイッチング部290jに伝達する。 The DAC 250j selects any one of the gradation voltages V0 to V2 k −1 in response to the data bit value, and supplies the selected gradation voltage to the first buffer 270j. Here, the gradation voltage selected from the DAC 250j is used as the data signal DS. The first buffer 270j transmits the data signal DS supplied from the DAC 250j to the switching unit 290j.

スイッチング部290jは、第11トランジスターM11を備える。このような第11トランジスターM11は、図9に図示された第1制御信号CS1によって制御される。すなわち、第11トランジスターM11は、1水平期間1Hの第2期間の間ターンオンされて第1期間の間ターンオフされる。したがって、データ信号DSは1水平期間1H中第2期間の間データ線Djに供給され、その他の期間の間には供給されない。   The switching unit 290j includes an eleventh transistor M11. The eleventh transistor M11 is controlled by the first control signal CS1 illustrated in FIG. That is, the eleventh transistor M11 is turned on during the second period of one horizontal period 1H and turned off during the first period. Therefore, the data signal DS is supplied to the data line Dj during the second period during one horizontal period 1H, and is not supplied during the other periods.

電流シンク部280jは、第2制御信号CS2によって制御される第12トランジスターM12及び第13トランジスターM13と、第13トランジスターM13の第1電極に接続される電流源Imaxと、第3ノードN3と基底電圧源GNDとの間に接続される第3キャパシタC3とを備える。   The current sink unit 280j includes a twelfth transistor M12 and a thirteenth transistor M13 controlled by the second control signal CS2, a current source Imax connected to the first electrode of the thirteenth transistor M13, a third node N3, and a base voltage. And a third capacitor C3 connected to the source GND.

第12トランジスターM12のゲート電極は、第13トランジスターM13のゲート電極に接続され、第2電極は第13トランジスターM13の第2電極とデータ線Djに接続される。そして、第12トランジスターM12の第1電極は第2バッファー260jに接続される。このような第12トランジスターM12は、第2制御信号CS2によって1水平期間1Hの第1期間の間ターンオンされて第2期間の間ターンオフされる。   The gate electrode of the twelfth transistor M12 is connected to the gate electrode of the thirteenth transistor M13, and the second electrode is connected to the second electrode of the thirteenth transistor M13 and the data line Dj. The first electrode of the twelfth transistor M12 is connected to the second buffer 260j. The twelfth transistor M12 is turned on during the first period of one horizontal period 1H and turned off during the second period by the second control signal CS2.

第13トランジスターM13のゲート電極は、第12トランジスターM12のゲート電極に接続され、第2電極はデータ線Djに接続される。そして、第13トランジスターM13の第1電極は電流源Imaxに接続される。このような第13トランジスターM13は、第2制御信号CS2によって1水平期間1Hの第1期間の間ターンオンされて第2期間の間ターンオフされる。   The gate electrode of the thirteenth transistor M13 is connected to the gate electrode of the twelfth transistor M12, and the second electrode is connected to the data line Dj. The first electrode of the thirteenth transistor M13 is connected to the current source Imax. The thirteenth transistor M13 is turned on during the first period of one horizontal period 1H and turned off during the second period by the second control signal CS2.

電流源Imaxは、画素140が最大輝度に発光される時発光素子OLEDに供給されなければならない電流を第12トランジスターM12及び第13トランジスターM13がターンオンされる第1期間の間画素140から供給を受ける。   The current source Imax is supplied with current from the pixel 140 during a first period in which the twelfth transistor M12 and the thirteenth transistor M13 are turned on when the pixel 140 emits light with maximum brightness. .

第3キャパシタC3は、電流源Imaxによって画素140から電流がシンクされる時第3ノードN3に印加される補償電圧を保存する。実際に、第3キャパシタC3は第1期間の間第3ノードN3に印加される補償電圧を充電し、第12トランジスターM13及び第13トランジスターM13がターンオフされても第3ノードN3の補償電圧を一定に維持する。   The third capacitor C3 stores a compensation voltage applied to the third node N3 when current is sunk from the pixel 140 by the current source Imax. Actually, the third capacitor C3 charges the compensation voltage applied to the third node N3 during the first period, and the compensation voltage of the third node N3 is constant even when the twelfth transistor M13 and the thirteenth transistor M13 are turned off. To maintain.

第2バッファー260jは、第3ノードN3に印加される補償電圧、すなわち、第3キャパシタC3に充電された電圧を電圧生成部240jに供給する。すると、電圧生成部240jは基準電源Vrefと第2バッファー260jから供給される補償電圧との間の電圧を分圧するようになる。ここで、第3ノードN3に印加される補償電圧は、画素140に含まれたトランジスターの移動度などによって画素140ごとに同一または相異なるように設定される。実際に、j個の電圧生成部2401ないし240jにそれぞれ供給される補償電圧は現在接続された画素140によって決まる。   The second buffer 260j supplies the compensation voltage applied to the third node N3, that is, the voltage charged in the third capacitor C3, to the voltage generator 240j. Then, the voltage generator 240j divides the voltage between the reference power source Vref and the compensation voltage supplied from the second buffer 260j. Here, the compensation voltage applied to the third node N3 is set to be the same or different for each pixel 140 depending on the mobility of the transistor included in the pixel 140 and the like. Actually, the compensation voltage supplied to each of the j voltage generators 2401 to 240j is determined by the currently connected pixel 140.

一方、j個の電圧生成部2401ないし240jに互いに異なる補償電圧が供給されたらj個のチャンネルごとに設置されるDAC2501ないし250jに供給される階調電圧V0ないしV2k-1の電圧値も相異なるように設定される。ここで、階調電圧V0ないしV2k-1はそれぞれのデータ線D1ないしDjが現在接続された画素140によって制御されるから画素140に含まれたトランジスターの移動度などがバラ付いても画素部130では均一な画像を表示することができる。 On the other hand, when different compensation voltages are supplied to the j voltage generators 2401 to 240j, the voltage values of the grayscale voltages V0 to V2 k− 1 supplied to the DACs 2501 to 250j installed for each of the j channels are also compared. Set differently. Here, since the gradation voltages V0 to V2 k −1 are controlled by the pixels 140 to which the respective data lines D1 to Dj are currently connected, even if the mobility of the transistors included in the pixels 140 varies, the pixel portion In 130, a uniform image can be displayed.

図9は図8に図示されたスイッチング部、電流シンク部及び画素に供給される駆動波形を表す図面である。   FIG. 9 is a diagram illustrating driving waveforms supplied to the switching unit, the current sink unit, and the pixel illustrated in FIG.

図8及び図9を参照して画素140に供給されるデータ信号DSの電圧値を詳しく説明する。まず、第n-1走査線Sn-1に走査信号が供給される。第n-1走査線Sn-1に走査信号が供給されれば第3トランジスターM3及び第5トランジスターM5がターンオンされる。すると、第2ノードN2には第1電源ELVDDから第4トランジスターM4のしきい値電圧を差し引いた電圧値が印加され、第1ノードN1には基準電源Vrefの電圧が印加される。この時、第2キャパシタC2には第1電源ELVDDの電圧降下電圧及び第4トランジスターM4のしきい値電圧に対応される電圧が充電される。   The voltage value of the data signal DS supplied to the pixel 140 will be described in detail with reference to FIGS. First, a scanning signal is supplied to the (n-1) th scanning line Sn-1. If the scan signal is supplied to the (n-1) th scan line Sn-1, the third transistor M3 and the fifth transistor M5 are turned on. Then, a voltage value obtained by subtracting the threshold voltage of the fourth transistor M4 from the first power supply ELVDD is applied to the second node N2, and the voltage of the reference power supply Vref is applied to the first node N1. At this time, the second capacitor C2 is charged with a voltage corresponding to the voltage drop voltage of the first power supply ELVDD and the threshold voltage of the fourth transistor M4.

実際に、第1ノードN1及び第2ノードN2のそれぞれに印加される電圧は数式(1)のように表現することができる。   Actually, the voltage applied to each of the first node N1 and the second node N2 can be expressed as Equation (1).

Figure 2007047721
Figure 2007047721

数式(1)で、VN1は第1ノードN1に印加される電圧、VN2は第2ノードN2に印加される電圧、VthM4は第4トランジスターM4のしきい値電圧を表す。   In Equation (1), VN1 represents a voltage applied to the first node N1, VN2 represents a voltage applied to the second node N2, and VthM4 represents a threshold voltage of the fourth transistor M4.

一方、第n-1走査線Sn-1に供給される走査信号がオフされる時点と第n走査線Snで走査信号が供給される時点との間の期間の間第1ノードN1及び第2ノードN2はフローティング状態に設定される。したがって、第2キャパシタC2に充電される電圧値は変化されない。   Meanwhile, the first node N1 and the second node during the period between the time when the scanning signal supplied to the (n-1) th scanning line Sn-1 is turned off and the time when the scanning signal is supplied to the nth scanning line Sn. Node N2 is set in a floating state. Accordingly, the voltage value charged in the second capacitor C2 is not changed.

以後、第n走査線Snで走査信号が供給されて第1トランジスターM1及び第2トランジスターM2がターンオンされる。そして、第n走査線Snに走査信号が供給される期間中第1期間の間第12トランジスターM12及び第13トランジスターM13がターンオンされる。   Thereafter, the scan signal is supplied through the nth scan line Sn to turn on the first transistor M1 and the second transistor M2. The twelfth transistor M12 and the thirteenth transistor M13 are turned on during the first period during which the scan signal is supplied to the nth scan line Sn.

第12トランジスターM12及び第13トランジスターM13がターンオンされれば第1電源ELVDD、第4トランジスターM4、第2トランジスターM2、データ線Dj及び第13トランジスターM13を経由して電流源Imaxに対応される電流がシンクされる。この時、第4トランジスターM4には電流源Imaxの電流が流れるから数式(2)のように表現することができる。   If the twelfth transistor M12 and the thirteenth transistor M13 are turned on, a current corresponding to the current source Imax is generated through the first power ELVDD, the fourth transistor M4, the second transistor M2, the data line Dj, and the thirteenth transistor M13. Be synced. At this time, since the current of the current source Imax flows through the fourth transistor M4, it can be expressed as Equation (2).

Figure 2007047721
Figure 2007047721

数式(2)で、uは移動度を現わし、Coxは酸化層の容量、Wはチャンネル幅、Lはチャンネルの長さを表す。数式(2)のような電流が第4トランジスターM4に流れる時第2ノードN2に印加される電圧は数式(3)のように表現することができる。   In Equation (2), u represents mobility, Cox represents the capacitance of the oxide layer, W represents the channel width, and L represents the channel length. A voltage applied to the second node N2 when a current such as Equation (2) flows through the fourth transistor M4 can be expressed as Equation (3).

Figure 2007047721
Figure 2007047721

そして、第2キャパシタC2のカップリングによって第1ノードN1に印加される電圧は数式(4)のように表現することができる。   The voltage applied to the first node N1 by the coupling of the second capacitor C2 can be expressed as Equation (4).

Figure 2007047721
Figure 2007047721

ここで、第1ノードN1に印加される電圧VN1は理想的に第3ノードN3に印加される電圧VN3及び第4ノードN4に印加される電圧VN4と同じに設定される。すなわち、電流源Imaxによって電流がシンクされる時第4ノードN4には数式(4)のような電圧が印加される。一方、数式(4)に図示されたように第3ノードN3及び第4ノードN4に印加される電圧は現在電流がシンクされる画素140に含まれたトランジスターの移動度などの影響を受けるようになる。したがって、電流源Imaxによって電流がシンクされる時第3ノードN3及び第4ノードN4に印加される電圧値は、それぞれの画素1409ごとに相異なるように決まる(移動度が異なる場合)。   Here, the voltage VN1 applied to the first node N1 is ideally set to be the same as the voltage VN3 applied to the third node N3 and the voltage VN4 applied to the fourth node N4. That is, when the current is sinked by the current source Imax, a voltage as expressed by Equation (4) is applied to the fourth node N4. Meanwhile, as illustrated in Equation (4), the voltage applied to the third node N3 and the fourth node N4 is affected by the mobility of the transistor included in the pixel 140 to which the current current is sunk. Become. Therefore, when the current is sinked by the current source Imax, the voltage values applied to the third node N3 and the fourth node N4 are determined to be different for each pixel 1409 (when the mobility is different).

一方、数式(4)によって具現された電圧が第4ノードN4に印加される時電圧生成部240jの電圧Vdiffは数式(5)のように表現することができる。   On the other hand, the voltage Vdiff of the voltage generator 240j when the voltage embodied by Equation (4) is applied to the fourth node N4 can be expressed as Equation (5).

Figure 2007047721
Figure 2007047721

そして、DAC250jからデータに対応してf(fは自然数)個の階調電圧の中のh(hはf以下の自然数)番目階調電圧を選択したら第1バッファー270jに供給される電圧Vbは数式(6)のように表現することができる。   Then, the voltage Vb supplied to the first buffer 270j is selected when the h (h is a natural number equal to or less than f) gray scale voltage among f (f is a natural number) gray scale voltages corresponding to data from the DAC 250j. It can be expressed as Equation (6).

Figure 2007047721
Figure 2007047721

一方、第1期間の間電流がシンクされて第3キャパシタC3に数式(4)のような電圧が充電された後、第2期間の間第12トランジスターM12及び第13トランジスターM13がオフされ、第11トランジスターM11がターンオンされる。この時、第3キャパシタC3は自分に充電された電圧値を維持する。よって、第3ノードN3の電圧値は数式(4)のように維持することができる。   On the other hand, after the current is sunk during the first period and the third capacitor C3 is charged with a voltage such as Equation (4), the twelfth transistor M12 and the thirteenth transistor M13 are turned off during the second period, 11 Transistor M11 is turned on. At this time, the third capacitor C3 maintains the voltage value charged by itself. Therefore, the voltage value of the third node N3 can be maintained as in Expression (4).

そして、第2期間の間第11トランジスターM11がターンオンされるため、第1バッファー270jに供給された電圧は第11トランジスターM11、データ線Dj及び第1トランジスターM1を経由して第1ノードN1に供給される。すなわち、第1ノードN1には数式(6)のような電圧が供給される。そして、第2キャパシタC2のカップリングによって第2ノードN2に印加される電圧は数式(7)のように表現することができる。   Since the eleventh transistor M11 is turned on during the second period, the voltage supplied to the first buffer 270j is supplied to the first node N1 via the eleventh transistor M11, the data line Dj, and the first transistor M1. Is done. That is, a voltage as expressed by Equation (6) is supplied to the first node N1. The voltage applied to the second node N2 due to the coupling of the second capacitor C2 can be expressed as Equation (7).

Figure 2007047721
Figure 2007047721

この時、第4トランジスターM4を経由して流れる電流は数式(8)のように表現することができる。   At this time, the current flowing through the fourth transistor M4 can be expressed as Equation (8).

Figure 2007047721
Figure 2007047721

数式(8)を参照すれば、本発明において第4トランジスターM4に流れる電流は、電圧生成部240jから生成された階調電圧によって決まる。すなわち、本発明では第4トランジスターM4のしきい値電圧、移動度などに関係なく階調電圧によって決まる電流が第4トランジスターM4に流れることができ、これによって均一な画像を表示することができる。   Referring to Equation (8), in the present invention, the current flowing through the fourth transistor M4 is determined by the grayscale voltage generated from the voltage generator 240j. That is, in the present invention, a current determined by the grayscale voltage can flow through the fourth transistor M4 regardless of the threshold voltage, mobility, etc. of the fourth transistor M4, thereby displaying a uniform image.

一方、本発明において、スイッチング部290jの構成は多様に設定することができる。例えば、スイッチング部290jは図10のように第11トランジスターM11及び第14トランジスターM14がトランスミッションゲート形態で接続されることができる。   Meanwhile, in the present invention, the configuration of the switching unit 290j can be variously set. For example, in the switching unit 290j, the eleventh transistor M11 and the fourteenth transistor M14 may be connected in the form of a transmission gate as shown in FIG.

PMOSタイプに形成された第14トランジスターM14は第2制御信号CS2の供給を受け、NMOSタイプに形成された第11トランジスターM11は第1制御信号CS1の供給を受ける。ここで、第1制御信号CS1及び第2制御信号CS2は、互いに反対の極性を持つため、第11トランジスターM11及び第14トランジスターM14は同じ時間にターンオン及びターンオフされる。   The fourteenth transistor M14 formed in the PMOS type is supplied with the second control signal CS2, and the eleventh transistor M11 formed in the NMOS type is supplied with the first control signal CS1. Here, since the first control signal CS1 and the second control signal CS2 have opposite polarities, the eleventh transistor M11 and the fourteenth transistor M14 are turned on and off at the same time.

一方、第11トランジスターM11及び第14トランジスターM14がトランスミッションゲート形態で接続されれば電圧-電流特性曲線がおおよそ直線形態に設定されるからスイッチングエラーを最小化することができる。   On the other hand, if the eleventh transistor M11 and the fourteenth transistor M14 are connected in the form of a transmission gate, the voltage-current characteristic curve is set in a substantially linear form, so that the switching error can be minimized.

図11は、特定チャンネルに設置される電圧生成部、DAC、第1バッファー、第2バッファー、スイッチング部、電流シンク部及び画素の連結関係を表す他の例である。   FIG. 11 is another example illustrating a connection relationship among a voltage generation unit, a DAC, a first buffer, a second buffer, a switching unit, a current sink unit, and a pixel installed in a specific channel.

図11ではデータ線Djに接続された画素140のみが変更され、その他の構造は図8と同じに設定される。よって、画素140に供給される電圧についてのみを説明する。   In FIG. 11, only the pixel 140 connected to the data line Dj is changed, and other structures are set to be the same as those in FIG. Therefore, only the voltage supplied to the pixel 140 will be described.

図9及び図11を参照すれば、まず、第n-1走査線Sn-1に走査信号が供給される時第1ノードN1及び第2ノードN2には数式(1)に記載された電圧が印加される。そして、第n走査線Snに走査信号が供給され、第12トランジスターM12及び第13トランジスターM13がターンオンされる第1期間の間第4トランジスターM4に流れる電流は数式(2)のように表現され、第2ノードN2に印加される電圧は数式(3)のように表現される。そして、第2キャパシタC2のカップリングによって第1ノードN1に印加される電圧は数式(9)のように表現することができる。   Referring to FIGS. 9 and 11, first, when a scanning signal is supplied to the (n-1) th scanning line Sn-1, the voltages described in Equation (1) are applied to the first node N1 and the second node N2. Applied. Then, a current that flows through the fourth transistor M4 during the first period in which the scanning signal is supplied to the nth scanning line Sn and the twelfth transistor M12 and the thirteenth transistor M13 are turned on is expressed as Equation (2). The voltage applied to the second node N2 is expressed as Equation (3). The voltage applied to the first node N1 by the coupling of the second capacitor C2 can be expressed as Equation (9).

Figure 2007047721
Figure 2007047721

そして、第1ノードN1に印加される電圧は第3ノードN3及び第4ノードN4に供給されるから電圧生成部240jの電圧Vdiffは数式(10)のように表現することができる。   Since the voltage applied to the first node N1 is supplied to the third node N3 and the fourth node N4, the voltage Vdiff of the voltage generator 240j can be expressed as Equation (10).

Figure 2007047721
Figure 2007047721

そして、DAC250jからf個の階調電圧の中のh番目階調電圧を選択したら第1バッファー270jに供給される電圧Vbは数式(11)のように表現することができる。   When the h-th gradation voltage among the f gradation voltages is selected from the DAC 250j, the voltage Vb supplied to the first buffer 270j can be expressed as Equation (11).

Figure 2007047721
Figure 2007047721

第1バッファー270jに供給される電圧は第1ノードN1に供給される。この時、第2ノードN2に印加される電圧は数式(7)のように表現することができる。したがって、第4トランジスターM4を経由して流れる電流は、数式(8)のように表すことができる。すなわち、本発明で第4トランジスターM4を経由して発光素子OLEDに供給される電流は、第4トランジスターM4のしきい値電圧、移動度などと無関係に階調電圧によって決まるから均一な画像を表示することができる。   The voltage supplied to the first buffer 270j is supplied to the first node N1. At this time, the voltage applied to the second node N2 can be expressed as Equation (7). Therefore, the current flowing through the fourth transistor M4 can be expressed as Equation (8). In other words, the current supplied to the light emitting element OLED via the fourth transistor M4 in the present invention is determined by the grayscale voltage regardless of the threshold voltage, mobility, etc. of the fourth transistor M4, so that a uniform image is displayed. can do.

一方、図5に図示されたような画素140は、第1ノードN1の電圧が大きく変わっても第2ノードN2の電圧が鈍感に変化される(すなわち、C1+C2/C2)。したがって、図5に図示された画素140が適用されれば図3に図示された画素140が適用される場合より電圧生成部240jの電圧範囲を広く設定することができる。このように、電圧生成部240jの電圧範囲が広く設定されれば第11トランジスターM11及び第1トランジスターM1などのスイッチングエラーによる影響を減らすことができるという長所がある。   On the other hand, in the pixel 140 as shown in FIG. 5, even if the voltage at the first node N1 changes significantly, the voltage at the second node N2 changes insensitively (that is, C1 + C2 / C2). Therefore, if the pixel 140 illustrated in FIG. 5 is applied, the voltage range of the voltage generator 240j can be set wider than when the pixel 140 illustrated in FIG. 3 is applied. As described above, if the voltage range of the voltage generator 240j is set to be wide, there is an advantage that the influence of the switching errors of the eleventh transistor M11 and the first transistor M1 can be reduced.

図12は図2に図示されたデータ駆動回路の他の例を表すブロック図である。   FIG. 12 is a block diagram showing another example of the data driving circuit shown in FIG.

図12を参照すれば、本発明の他の実施形態によるデータ駆動回路は、図6に比べる時第1バッファー部270とDAC部250との間に設置される電圧供給部300をさらに備える。   Referring to FIG. 12, the data driving circuit according to another exemplary embodiment of the present invention further includes a voltage supply unit 300 installed between the first buffer unit 270 and the DAC unit 250 when compared with FIG.

電圧供給部300は、各水平期間ごとにフリーチャージング電圧Vpを第1バッファー部270に供給する。このために、各水平期間は図14に図示されたように第0期間、第1期間及び第2期間に分けられる。ここで、電圧供給部300は各水平期間の第0期間ごとにフリーチャージング電圧Vpを第1バッファー部270に供給する。すなわち、電圧供給部300は所定の電流PCがシンクされる以前にフリーチャージング電圧を供給し、これによって所定の電流PCがシンクされる時間を短縮することができる。   The voltage supply unit 300 supplies the free charging voltage Vp to the first buffer unit 270 for each horizontal period. For this purpose, each horizontal period is divided into a 0th period, a first period, and a second period as shown in FIG. Here, the voltage supply unit 300 supplies the free charging voltage Vp to the first buffer unit 270 every 0th period of each horizontal period. That is, the voltage supply unit 300 supplies the free charging voltage before the predetermined current PC is sunk, thereby shortening the time during which the predetermined current PC is sunk.

一方、電圧供給部300は各水平期間の第2期間中DAC部250と第1バッファー部270とを電気的に接続させる。このために、電圧供給部300はj個のフリーチャージング部3001ないし300jを備える。   Meanwhile, the voltage supply unit 300 electrically connects the DAC unit 250 and the first buffer unit 270 during the second period of each horizontal period. For this, the voltage supply unit 300 includes j free charging units 3001 to 300j.

第1バッファー部270は、フリーチャージング部3001ないし300jから供給されるフリーチャージング電圧及びDAC部250から供給されるデータ信号DSを選択部290jに供給する。   The first buffer unit 270 supplies the free charging voltage supplied from the free charging units 3001 to 300j and the data signal DS supplied from the DAC unit 250 to the selection unit 290j.

選択部290は、データ線D1ないしDjと第1バッファー2701ないし270jとの電気的連結を制御する。実際に、選択部290はフリーチャージング電圧Vpが供給される第0期間及びデータ信号DSが供給される第2期間の間第1バッファー2701ないし270jとデータ線D1ないしDjとを接続させ、その外には第1バッファー2701ないし270jとデータ線D1ないしDjとを接続させない。   The selection unit 290 controls electrical connection between the data lines D1 to Dj and the first buffers 2701 to 270j. In practice, the selection unit 290 connects the first buffers 2701 to 270j and the data lines D1 to Dj during the 0 period in which the free charging voltage Vp is supplied and the second period in which the data signal DS is supplied. The first buffers 2701 to 270j and the data lines D1 to Dj are not connected to the outside.

図13は図12に図示されたデータ駆動回路の特定チャンネルに設置される電圧生成部、DAC、フリーチャージング部、第1バッファー、第2バッファー、スイッチング部、電流シンク部及び画素の連結関係を表す図面である。   FIG. 13 shows the connection relationship between the voltage generator, DAC, free charging unit, first buffer, second buffer, switching unit, current sink unit, and pixels installed in a specific channel of the data driving circuit shown in FIG. FIG.

図13を参照すれば、電圧生成部240jは複数の分圧抵抗R1ないしRlを備える。分圧抵抗R1ないしRlは基準電源Vrefと第2バッファー260jとの間に位置されて電圧を分圧する。実際に、分圧抵抗R1ないしRlは基準電源Vrefと第2バッファー260jから供給される補償電圧との間の電圧を分圧して複数の階調電圧V0ないしV2k-1を生成し、生成された階調電圧V0ないしV2k-1をDAC250jに供給する。   Referring to FIG. 13, the voltage generator 240j includes a plurality of voltage dividing resistors R1 to Rl. The voltage dividing resistors R1 to Rl are located between the reference power source Vref and the second buffer 260j to divide the voltage. Actually, the voltage dividing resistors R1 to Rl generate a plurality of grayscale voltages V0 to V2k-1 by dividing the voltage between the reference power supply Vref and the compensation voltage supplied from the second buffer 260j. The gradation voltages V0 to V2k-1 are supplied to the DAC 250j.

DAC250jは、データのビット値に対応して階調電圧V0ないしV2k-1の中のいずれか一つの階調電圧を選択し、選択された階調電圧をフリーチャージング部300jに供給する。ここで、DAC250jから選択された階調電圧はデータ信号DSとして利用される。   The DAC 250j selects any one of the gradation voltages V0 to V2k-1 corresponding to the data bit value, and supplies the selected gradation voltage to the free charging unit 300j. Here, the gradation voltage selected from the DAC 250j is used as the data signal DS.

フリーチャージング部300jは、第14トランジスターM14及び第15トランジスターM15を備える。第14トランジスターM14は、DAC250jと第1バッファー270jとの間に設置されて図14に図示された第3制御信号CS3によって制御される。すなわち、第14トランジスターM14は水平期間の第2期間にターンオンされてDAC250jから供給されるデータ信号DSを第1バッファー270jに供給する。   The free charging unit 300j includes a fourteenth transistor M14 and a fifteenth transistor M15. The fourteenth transistor M14 is installed between the DAC 250j and the first buffer 270j, and is controlled by the third control signal CS3 illustrated in FIG. That is, the fourteenth transistor M14 is turned on in the second period of the horizontal period and supplies the data signal DS supplied from the DAC 250j to the first buffer 270j.

第15トランジスターM15は、フリーチャージング電圧源Vpと第1バッファー270jとの間に設置されて第4制御信号CS4によって制御される。すなわち、第15トランジスターM15は水平期間の第0期間にターンオンされてフリーチャージング電圧Vpを第1バッファー270jに供給する。   The fifteenth transistor M15 is installed between the free charging voltage source Vp and the first buffer 270j and controlled by the fourth control signal CS4. That is, the fifteenth transistor M15 is turned on in the zero period of the horizontal period to supply the free charging voltage Vp to the first buffer 270j.

第1バッファー270jは、フリーチャージング部300jから供給されるフリーチャージング電圧Vp及びデータ信号DSをスイッチング部290jに伝達する。   The first buffer 270j transmits the free charging voltage Vp and the data signal DS supplied from the free charging unit 300j to the switching unit 290j.

スイッチング部290jは、第11トランジスターM11を備える。このような第11トランジスターM11は第1制御信号CS1によって制御される。すなわち、第11トランジスターM11は水平期間の第0期間及び第2期間にターンオンされてフリーチャージング電圧Vp及びデータ信号DSをデータ線Djに供給する。   The switching unit 290j includes an eleventh transistor M11. The eleventh transistor M11 is controlled by the first control signal CS1. That is, the eleventh transistor M11 is turned on in the 0th and 2nd periods of the horizontal period to supply the free charging voltage Vp and the data signal DS to the data line Dj.

電流シンク部280jは、第2制御信号CS2によって制御される第12トランジスターM12及び第13トランジスターM13と、第13トランジスターM13の第1電極に接続される電流源Imaxと、第3ノードN3と基底電圧源GNDとの間に接続される第3キャパシタC3とを備える。   The current sink unit 280j includes a twelfth transistor M12 and a thirteenth transistor M13 controlled by the second control signal CS2, a current source Imax connected to the first electrode of the thirteenth transistor M13, a third node N3, and a base voltage. And a third capacitor C3 connected to the source GND.

第12トランジスターM12のゲート電極は、第13トランジスターM13のゲート電極に接続され、第2電極は第13トランジスターM13の第2電極とデータ線Djに接続される。そして、第12トランジスターM12の第1電極は第2バッファー260jに接続される。このような第12トランジスターM12は第2制御信号CS2によって水平期間の第1期間の間ターンオンされる。   The gate electrode of the twelfth transistor M12 is connected to the gate electrode of the thirteenth transistor M13, and the second electrode is connected to the second electrode of the thirteenth transistor M13 and the data line Dj. The first electrode of the twelfth transistor M12 is connected to the second buffer 260j. The twelfth transistor M12 is turned on during the first period of the horizontal period by the second control signal CS2.

第13トランジスターM13のゲート電極は、第12トランジスターM12のゲート電極に接続され、第2電極はデータ線Djに接続される。そして、第13トランジスターM13の第1電極は電流源Imaxに接続される。このような第13トランジスターM13は第2制御信号CS2によって1水平期間1Hの第1期間の間ターンオンされる。   The gate electrode of the thirteenth transistor M13 is connected to the gate electrode of the twelfth transistor M12, and the second electrode is connected to the data line Dj. The first electrode of the thirteenth transistor M13 is connected to the current source Imax. The thirteenth transistor M13 is turned on during the first period of one horizontal period 1H by the second control signal CS2.

電流源Imaxは、画素140が最大輝度に発光される時発光素子OLEDに供給されなければならない電流を第12トランジスターM12及び第13トランジスターM13がターンオンされる第2期間の間画素140から供給を受ける。   The current source Imax is supplied with current from the pixel 140 during a second period in which the twelfth transistor M12 and the thirteenth transistor M13 are turned on when the pixel 140 emits light with the maximum luminance. .

第3キャパシタC3は、電流源Imaxによって画素140から電流がシンクされる時第3ノードN3に印加される補償電圧を保存する。実際に、第3キャパシタC3は第2期間の間第3ノードN3に印加される補償電圧を充電し、第12トランジスターM13及び第13トランジスターM13がターンオフされても第3ノードN3の補償電圧を一定に維持する。   The third capacitor C3 stores a compensation voltage applied to the third node N3 when current is sunk from the pixel 140 by the current source Imax. Actually, the third capacitor C3 charges the compensation voltage applied to the third node N3 during the second period, and the compensation voltage of the third node N3 is constant even when the twelfth transistor M13 and the thirteenth transistor M13 are turned off. To maintain.

第2バッファー260jは、第3ノードN3に印加される補償電圧、すなわち、第3キャパシタC3に充電された電圧を電圧生成部240jに供給する。すると、電圧生成部240jは基準電源Vrefと第2バッファー260jから供給される補償電圧との間の電圧を分圧するようになる。ここで、第3ノードN3に印加される補償電圧は画素140に含まれたトランジスターの移動度などによって画素140ごとに同一または相異なるように設定される。実際に、j個の電圧生成部2401ないし240jにそれぞれ供給される補償電圧は現在接続された画素140によって決まる。   The second buffer 260j supplies the compensation voltage applied to the third node N3, that is, the voltage charged in the third capacitor C3, to the voltage generator 240j. Then, the voltage generator 240j divides the voltage between the reference power source Vref and the compensation voltage supplied from the second buffer 260j. Here, the compensation voltage applied to the third node N3 is set to be the same or different for each pixel 140 depending on the mobility of the transistor included in the pixel 140 and the like. Actually, the compensation voltage supplied to each of the j voltage generators 2401 to 240j is determined by the currently connected pixel 140.

一方、j個の電圧生成部2401ないし240jで互いに異なる補償電圧が供給されたらj個のチャンネルごとに設置されるDAC2501ないし250jに供給される階調電圧V0ないしV2k-1の電圧値も相異なるように設定される。ここで、階調電圧V0ないしV2k-1はそれぞれのデータ線D1ないしDjが現在接続された画素140によって制御されるから画素140に含まれたトランジスターの移動度などがバラ付いても画素部130では均一な画像を表示することができる。 On the other hand, when different compensation voltages are supplied from the j voltage generators 2401 to 240j, the voltage values of the gradation voltages V0 to V2 k− 1 supplied to the DACs 2501 to 250j installed for each of the j channels are also compared. Set differently. Here, since the gradation voltages V0 to V2 k −1 are controlled by the pixels 140 to which the respective data lines D1 to Dj are currently connected, even if the mobility of the transistors included in the pixels 140 varies, the pixel portion In 130, a uniform image can be displayed.

図14は、図13に図示されたスイッチング部、電流シンク部、フリーチャージング部及び画素に供給される駆動波形を表す図面である。   FIG. 14 is a diagram illustrating driving waveforms supplied to the switching unit, the current sink unit, the free charging unit, and the pixel illustrated in FIG.

図13及び図14を参照して画素140に供給されるデータ信号DSの電圧値を詳しく説明する。まず、第n-1走査線Sn-1に走査信号が供給される。第n-1走査線Sn-1に走査信号が供給されれば第3トランジスターM3及び第5トランジスターM5がターンオンされる。すると、第2ノードN2には第1電源ELVDDで第4トランジスターM4のしきい値電圧を差し引いた電圧値が印加され、第1ノードN1には基準電源Vrefの電圧が印加される。この時、第2キャパシタC2には第1電源ELVDDの電圧降下電圧及び第4トランジスターM4のしきい値電圧に対応される電圧が充電される。   The voltage value of the data signal DS supplied to the pixel 140 will be described in detail with reference to FIG. 13 and FIG. First, a scanning signal is supplied to the (n-1) th scanning line Sn-1. If the scan signal is supplied to the (n-1) th scan line Sn-1, the third transistor M3 and the fifth transistor M5 are turned on. Then, the voltage value obtained by subtracting the threshold voltage of the fourth transistor M4 from the first power supply ELVDD is applied to the second node N2, and the voltage of the reference power supply Vref is applied to the first node N1. At this time, the second capacitor C2 is charged with a voltage corresponding to the voltage drop voltage of the first power supply ELVDD and the threshold voltage of the fourth transistor M4.

実際に、第1ノードN1及び第2ノードN2のそれぞれに印加される電圧は数式(1)のように表現することができる。   Actually, the voltage applied to each of the first node N1 and the second node N2 can be expressed as Equation (1).

一方、第n-1走査線Sn-1に供給される走査信号がオフされる時点と第n走査線Snに走査信号が供給される時点との間の期間の間第1ノードN1及び第2ノードN2はフローティング状態に設定される。したがって、第2キャパシタC2に充電される電圧値は変化されない。   Meanwhile, the first node N1 and the second node during the period between the time when the scanning signal supplied to the (n-1) th scanning line Sn-1 is turned off and the time when the scanning signal is supplied to the nth scanning line Sn. Node N2 is set in a floating state. Accordingly, the voltage value charged in the second capacitor C2 is not changed.

以後、第n走査線Snに走査信号が供給されて第1トランジスターM1及び第2トランジスターM2がターンオンされる。そして、第n走査線Snに走査信号が供給される期間の中で第0期間の間第15トランジスターM15及び第11トランジスターM11がターンオンされる。   Thereafter, the scan signal is supplied to the nth scan line Sn, and the first transistor M1 and the second transistor M2 are turned on. The fifteenth transistor M15 and the eleventh transistor M11 are turned on during the zero period during the period in which the scan signal is supplied to the nth scan line Sn.

第15トランジスターM15及び第11トランジスターM11がターンオンされればフリーチャージング電圧Vpが第15トランジスターM15、第1バッファー270j、第11トランジスターM11、データ線Dj及び第1トランジスターM1を経由して第1ノードN1に供給される。この時、第1キャパシタC1にはフリーチャージング電圧Vpに対応する電圧が充電される。ここで、フリーチャージング電圧Vpの電圧値は電流源Imaxの電流値に対応されて決まる。   If the fifteenth transistor M15 and the eleventh transistor M11 are turned on, the free charging voltage Vp becomes the first node via the fifteenth transistor M15, the first buffer 270j, the eleventh transistor M11, the data line Dj, and the first transistor M1. Supplied to N1. At this time, the first capacitor C1 is charged with a voltage corresponding to the free charging voltage Vp. Here, the voltage value of the free charging voltage Vp is determined corresponding to the current value of the current source Imax.

実際に、第4トランジスターM4から電流源Imaxに対応する電圧が流れるようにフリーチャージング電圧Vpの電圧値が設定される。つまり、フリーチャージング電圧Vpの電圧値は第4トランジスターM4から画素140が最大輝度に発光される時の電流が流れるように設定される。   Actually, the voltage value of the free charging voltage Vp is set so that the voltage corresponding to the current source Imax flows from the fourth transistor M4. That is, the voltage value of the free charging voltage Vp is set such that a current flows when the pixel 140 emits light with the maximum luminance from the fourth transistor M4.

以後、水平期間の第1期間の間第12トランジスターM12及び第13トランジスターM13がターンオンされる。第12トランジスターM12及び第13トランジスターM13がターンオンされれば第1電源ELVDD、第4トランジスターM4、第2トランジスターM2、データ線Dj及び第13トランジスターM13を経由して電流源Imaxに対応される電流がシンクされる。   Thereafter, the twelfth transistor M12 and the thirteenth transistor M13 are turned on during the first period of the horizontal period. If the twelfth transistor M12 and the thirteenth transistor M13 are turned on, a current corresponding to the current source Imax is generated through the first power ELVDD, the fourth transistor M4, the second transistor M2, the data line Dj, and the thirteenth transistor M13. Be synced.

この時、第4トランジスターM4には電流源Imaxの電流が流れるから数式(2)のように表現することができる。数式(2)のような電流が第4トランジスターM4に流れる時第2ノードN2に印加される電圧は数式(3)のように表現することができる。そして、第2キャパシタC2のカップリングによって第1ノードN1に印加される電圧は数式(4)のように表現することができる。   At this time, since the current of the current source Imax flows through the fourth transistor M4, it can be expressed as Equation (2). A voltage applied to the second node N2 when a current such as Equation (2) flows through the fourth transistor M4 can be expressed as Equation (3). The voltage applied to the first node N1 by the coupling of the second capacitor C2 can be expressed as Equation (4).

ここで、第1ノードN1に印加される電圧VN1は理想的に第3ノードN3に印加される電圧VN3及び第4ノードN4に印加される電圧VN4と同じに設定される。すなわち、電流源Imaxによって電流がシンクされる時第4ノードN4には数式(4)のような電圧が印加される。   Here, the voltage VN1 applied to the first node N1 is ideally set to be the same as the voltage VN3 applied to the third node N3 and the voltage VN4 applied to the fourth node N4. That is, when the current is sinked by the current source Imax, a voltage as expressed by Equation (4) is applied to the fourth node N4.

一方、第0期間の間フリーチャージング電圧Vpによって第1キャパシタC1に所定の電圧が充電されたので、第4ノードN4に数式(4)のような電圧が印加される時間を最小化することができる。   On the other hand, since the predetermined voltage is charged in the first capacitor C1 by the free charging voltage Vp during the zero period, it is possible to minimize the time during which the voltage represented by Equation (4) is applied to the fourth node N4. Can do.

そして、数式(4)に図示されたように第3ノードN3及び第4ノードN4に印加される電圧は現在電流がシンクされる画素140に含まれたトランジスターの移動度などの影響を受けるようになる。したがって、電流源Imaxによって電流がシンクされる時第3ノードN3及び第4ノードN4に印加される電圧値はそれぞれの画素1409ごとに相異なるように決まる(移動度が相異なっている場合)。   As shown in Equation (4), the voltage applied to the third node N3 and the fourth node N4 is affected by the mobility of the transistor included in the pixel 140 to which the current current is sunk. Become. Therefore, when the current is sinked by the current source Imax, the voltage values applied to the third node N3 and the fourth node N4 are determined to be different for each pixel 1409 (when the mobility is different).

一方、数式(4)によって具現された電圧が第4ノードN4に印加される時電圧生成部240jの電圧Vdiffは数式(5)のように表現することができる。そして、DAC250jからデータに対応してf(fは自然数)個の階調電圧の中のh(hはf以下の自然数)番目階調電圧を選択したら第1バッファー270jに供給される電圧Vbは数式(6)のように表現することができる。   On the other hand, the voltage Vdiff of the voltage generator 240j when the voltage embodied by Equation (4) is applied to the fourth node N4 can be expressed as Equation (5). Then, the voltage Vb supplied to the first buffer 270j is selected when the h (h is a natural number equal to or less than f) gray scale voltage among f (f is a natural number) gray scale voltages corresponding to data from the DAC 250j. It can be expressed as Equation (6).

一方、第1期間の間電流がシンクされて第3キャパシタC3に数式(4)のような電圧が充電された後、第3期間の間第12トランジスターM12及び第13トランジスターM13がオフされ、第14トランジスターM14及び第11トランジスターM11がターンオンされる。この時、第3キャパシタC3は自分に充電された電圧値を維持する。したがって、第3ノードN3の電圧値は数式(4)のように維持することができる。   On the other hand, after the current is sunk during the first period and the third capacitor C3 is charged with a voltage such as Equation (4), the twelfth transistor M12 and the thirteenth transistor M13 are turned off during the third period, The 14th transistor M14 and the 11th transistor M11 are turned on. At this time, the third capacitor C3 maintains the voltage value charged by itself. Therefore, the voltage value of the third node N3 can be maintained as in Expression (4).

水平期間の第2期間の間第14トランジスターM14及び第11トランジスターM11がターンオンされれば、DAC250jから選択されたデータ信号が第1バッファー270j、データ線Dj及び第1トランジスターM1を経由して第1ノードN1に供給される。すなわち、第1ノードN1には数式(6)のような電圧が供給される。そして、第2キャパシタC2のカップリングによって第2ノードN2に印加される電圧は数式(7)のように表現することができる。この時、第4トランジスターM4を経由して流れる電流は数式(8)のように表すことができる。   If the fourteenth transistor M14 and the eleventh transistor M11 are turned on during the second period of the horizontal period, the data signal selected from the DAC 250j is transmitted through the first buffer 270j, the data line Dj, and the first transistor M1. Supplied to node N1. That is, a voltage as expressed by Equation (6) is supplied to the first node N1. The voltage applied to the second node N2 due to the coupling of the second capacitor C2 can be expressed as Equation (7). At this time, the current flowing through the fourth transistor M4 can be expressed as Equation (8).

数式(8)を参照すれば、本発明において第4トランジスターM4に流れる電流は、電圧生成部240jから生成された階調電圧によって決まる。すなわち、本発明では第4トランジスターM4のしきい値電圧、移動度などに無関係に階調電圧によって決まる電流が第4トランジスターM4に流れることができ、これによって均一な画像を表示することができる。そして、本発明では第0期間の間フリーチャージング電圧Vpを画素140に供給するから電流がシンクされる第1期間の駆動時間を短縮させることができる。   Referring to Equation (8), in the present invention, the current flowing through the fourth transistor M4 is determined by the grayscale voltage generated from the voltage generator 240j. In other words, in the present invention, a current determined by the grayscale voltage can flow through the fourth transistor M4 regardless of the threshold voltage, mobility, etc. of the fourth transistor M4, whereby a uniform image can be displayed. In the present invention, since the free charging voltage Vp is supplied to the pixel 140 during the zero period, the driving time in the first period during which current is sunk can be shortened.

本発明は添付された図面に図示された実施形態を参照して説明されたが、これは例示的なものに過ぎず、当該技術分野における通常の知識を有する者であれば、多様な変形及び均等な他の実施形態が可能であるということを理解することができる。   Although the present invention has been described with reference to the embodiments illustrated in the accompanying drawings, this is merely exemplary, and various modifications and variations will occur to those of ordinary skill in the art. It can be appreciated that other equivalent embodiments are possible.

従来の発光表示装置を表す図面である。1 is a diagram illustrating a conventional light emitting display device. 本発明の実施形態による発光表示装置を表す図面である。1 is a view illustrating a light emitting display device according to an embodiment of the present invention. 図2に図示された画素の一例を表す回路図である。FIG. 3 is a circuit diagram illustrating an example of a pixel illustrated in FIG. 図3に図示された画素の駆動方法を表す波形図である。FIG. 4 is a waveform diagram illustrating a driving method of the pixel illustrated in FIG. 図2に図示された画素の他の例を表す回路図である。FIG. 3 is a circuit diagram illustrating another example of the pixel illustrated in FIG. 図2に図示されたデータ駆動回路の一例を表すブロック図である。FIG. 3 is a block diagram illustrating an example of a data driving circuit illustrated in FIG. 図2に図示されたデータ駆動回路の他の例を表すブロック図である。FIG. 3 is a block diagram illustrating another example of the data driving circuit illustrated in FIG. 電圧生成部、デジタル-アナログ変換器、第1バッファー、第2バッファー、スイッチング部、電流シンク部及び画素の連結関係の一例を表す図面である。5 is a diagram illustrating an example of a connection relationship among a voltage generation unit, a digital-analog converter, a first buffer, a second buffer, a switching unit, a current sink unit, and a pixel. 図8に図示された画素、スイッチング部及び電流シンク部の駆動方法を表す波形図である。FIG. 9 is a waveform diagram illustrating a driving method of the pixel, the switching unit, and the current sink unit illustrated in FIG. 図8に図示されたスイッチング部の他の例を表す図面である。FIG. 9 illustrates another example of the switching unit illustrated in FIG. 電圧生成部、デジタル-アナログ変換器、第1バッファー、第2バッファー、スイッチング部、電流シンク部及び画素の連結関係の他の例を表す図面である。6 is a diagram illustrating another example of a connection relationship among a voltage generation unit, a digital-analog converter, a first buffer, a second buffer, a switching unit, a current sink unit, and a pixel. 図2に図示されたデータ駆動回路のまた他の例を表すブロック図である。FIG. 3 is a block diagram illustrating still another example of the data driving circuit illustrated in FIG. 図12に図示された電圧生成部、デジタル-アナログ変換器、第1バッファー、第2バッファー、スイッチング部、電流シンク部及び画素の連結関係を表す図面である。13 is a diagram illustrating a connection relationship among a voltage generation unit, a digital-analog converter, a first buffer, a second buffer, a switching unit, a current sink unit, and a pixel illustrated in FIG. 図13に図示された電圧生成部、スイッチング部及び電流シンク部の駆動方法を表す波形図である。FIG. 14 is a waveform diagram illustrating a driving method of the voltage generation unit, the switching unit, and the current sink unit illustrated in FIG.

符号の説明Explanation of symbols

110；走査駆動部
120；データ駆動部
130；画素部
140；画素
142；画素回路
150；タイミング制御部
200；データ駆動回路
210；シフトレジスター部
220；サンプリングラッチ部
230；ホルディングラッチ部
240；ガンマ電圧部
250；デジタル-アナログ変換部
260、270；バファー部
280；電流供給部
290；選択部
300；レベルシフタ部 110; Scan driver
120; Data driver
130; Pixel part
140; pixel
142; Pixel circuit
150; Timing controller
200; Data drive circuit
210; Shift register section
220; Sampling latch
230; Holding latch
240; Gamma voltage section
250: Digital-analog converter
260, 270; buffer
280; Current supply unit
290; selection part
300: Level shifter

Claims (44)

データ線のそれぞれより所定の電流が流れるように制御する複数の電流シンク部と、
前記所定の電流が流れる時生成される補償電圧を利用して階調電圧の電圧値を再設定する複数の電圧生成部と、
外部から供給されるデータのビット値に対応して前記階調電圧の中のいずれか一つの階調電圧をデータ信号として選択する複数のデジタルアナログ変換器と、
前記データ信号を前記データ線に供給するための複数のスイッチング部とを備えることを特徴とするデータ駆動回路。 A plurality of current sinks for controlling a predetermined current to flow from each of the data lines;
A plurality of voltage generators for resetting a voltage value of the grayscale voltage using a compensation voltage generated when the predetermined current flows;
A plurality of digital-to-analog converters that select any one of the gradation voltages as a data signal corresponding to a bit value of data supplied from the outside;
A data driving circuit comprising: a plurality of switching units for supplying the data signal to the data line. 前記電流シンク部のそれぞれは、
前記データ線に接続された画素から前記所定の電流の供給を受けることを特徴とする請求項1に記載のデータ駆動回路。 Each of the current sinks is
2. The data driving circuit according to claim 1, wherein the predetermined current is supplied from a pixel connected to the data line. 前記電流シンク部のそれぞれは、
水平期間の一部期間の第1期間の間前記所定の電流の供給を受けることを特徴とする請求項2に記載のデータ駆動回路。 Each of the current sinks is
3. The data driving circuit according to claim 2, wherein the predetermined current is supplied during a first period of a partial period of the horizontal period. 前記所定の電流の電流値は、
前記画素が最大輝度に発光される時流れる電流と同じに設定されることを特徴とする請求項2に記載のデータ駆動回路。 The current value of the predetermined current is:
3. The data driving circuit according to claim 2, wherein the data driving circuit is set to be equal to a current that flows when the pixel emits light at a maximum luminance. 前記電流シンク部のそれぞれは、
前記所定の電流の供給を受けるための電流源と、
前記データ線と前記電圧生成部との間に設置されて前記第1期間の間ターンオンされる第1トランジスターと、
前記データ線と前記電流源との間に設置されて前記第1期間の間ターンオンされる第2トランジスターと、
前記データ線に所定の電流が流れる時前記第1トランジスターに印加される前記補償電圧を充電するためのキャパシタとを備えることを特徴とする請求項3に記載のデータ駆動回路。 Each of the current sinks is
A current source for receiving a supply of the predetermined current;
A first transistor installed between the data line and the voltage generator and turned on during the first period;
A second transistor installed between the data line and the current source and turned on during the first period;
4. The data driving circuit according to claim 3, further comprising a capacitor for charging the compensation voltage applied to the first transistor when a predetermined current flows through the data line. 前記スイッチング部のそれぞれは、
前記水平期間の中の前記第1期間以後の第2期間の間前記データ線とデジタルアナログ変換器とを接続させることを特徴とする請求項3に記載のデータ駆動回路。 Each of the switching units is
4. The data driving circuit according to claim 3, wherein the data line and the digital-analog converter are connected during a second period after the first period in the horizontal period. 前記スイッチング部のそれぞれは、
前記第2期間の間ターンオンされる少なくとも一つのトランジスターを備えることを特徴とする請求項6に記載のデータ駆動回路。 Each of the switching units is
7. The data driving circuit according to claim 6, further comprising at least one transistor that is turned on during the second period. 前記スイッチング部のそれぞれは、
2個のトランジスターを具備し、前記2個のトランジスターはトランスミッションゲート形態に接続されることを特徴とする請求項7に記載のデータ駆動回路。 Each of the switching units is
8. The data driving circuit according to claim 7, further comprising two transistors, wherein the two transistors are connected in a transmission gate configuration. 前記電圧生成部のそれぞれは、
前記階調電圧を生成するために第1側端子と第2側端子との間に接続される複数の分圧抵抗を備えることを特徴とする請求項1に記載のデータ駆動回路。 Each of the voltage generators is
2. The data driving circuit according to claim 1, further comprising a plurality of voltage dividing resistors connected between a first side terminal and a second side terminal to generate the gradation voltage. 前記第1側端子は、
基準電源の供給を受け、前記第2側端子は前記補償電圧の供給を受けることを特徴とする請求項9に記載のデータ駆動回路。 The first side terminal is
10. The data driving circuit according to claim 9, wherein a reference power supply is supplied, and the second terminal receives the compensation voltage. 前記デジタルアナログ変換器と前記スイッチング部との間にそれぞれ設置される第1バッファーと、
前記電流シンク部と前記電圧生成部との間にそれぞれ設置される第2バッファーとを備えることを特徴とする請求項1に記載のデータ駆動回路。 A first buffer installed between the digital-analog converter and the switching unit,
2. The data driving circuit according to claim 1, further comprising: a second buffer provided between the current sink unit and the voltage generation unit. 順次サンプリングパルスを生成するためのシフトレジスターを含むシフトレジスター部と;
前記サンプリングパルスに応答して前記データの供給を受けるための複数のサンプリングラッチを含むサンプリングラッチ部と;
前記サンプリングラッチに保存されたデータの供給を受け、自分に保存されたデータを前記デジタルアナログ変換器に供給するためのホルディングラッチを含むホルディングラッチ部とを備えることを特徴とする請求項1に記載のデータ駆動回路。 A shift register unit including a shift register for generating sequential sampling pulses;
A sampling latch unit including a plurality of sampling latches for receiving the data in response to the sampling pulse;
2. A holding latch unit including a holding latch for receiving data stored in the sampling latch and supplying the data stored in the sampling latch to the digital-analog converter. The data drive circuit described in 1. 前記ホルディングラッチ部に保存された前記データの電圧レベルを上昇させて前記デジタルアナログ変換器に供給するためのレベルシフタ部をさらに備えることを特徴とする請求項12に記載のデータ駆動回路。   13. The data driving circuit according to claim 12, further comprising a level shifter for raising the voltage level of the data stored in the holding latch and supplying the data to the digital-analog converter. 前記第1期間以前の第0期間の間前記データ線に接続された画素にフリーチャージング電圧を供給するための少なくとも一つのフリーチャージング部をさらに備えることを特徴とする請求項3に記載のデータ駆動回路。   The method of claim 3, further comprising at least one free charging unit for supplying a free charging voltage to the pixels connected to the data line during a zero period before the first period. Data drive circuit. データ線に接続された画素にフリーチャージング電圧を供給するための少なくとも一つのフリーチャージング部と；
前記画素から所定の電流の供給を受ける少なくとも一つの電流シンク部と；
前記所定の電流が流れる時生成される補償電圧を利用して階調電圧の電圧値を再設定する少なくとも一つの電圧生成部と；
外部から供給されるデータのビット値に対応して前記階調電圧の中のいずれか一つの階調電圧をデータ信号として選択する少なくとも一つのデジタル-アナログ変換器と；
前記データ信号を前記データ線に供給するための少なくとも一つのスイッチング部とを備えることを特徴とするデータ駆動回路。 At least one free charging unit for supplying a free charging voltage to pixels connected to the data line;
At least one current sink that receives a predetermined current from the pixel;
At least one voltage generator that resets the voltage value of the grayscale voltage using a compensation voltage generated when the predetermined current flows;
At least one digital-analog converter that selects any one of the gradation voltages as a data signal corresponding to a bit value of data supplied from outside;
A data driving circuit comprising: at least one switching unit for supplying the data signal to the data line. 前記フリーチャージング部は、
前記デジタル-アナログ変換器と前記スイッチング部との間に位置されることを特徴とする請求項15に記載のデータ駆動回路。 The free charging unit
16. The data driving circuit of claim 15, wherein the data driving circuit is located between the digital-analog converter and the switching unit. 前記フリーチャージング部は、
フリーチャージング電圧源と前記スイッチング部との間に設置されて各水平期間の第0期間の間ターンオンされる第1トランジスターと；
前記デジタル-アナログ変換器と前記スイッチング部との間に設置されて各水平期間の第2期間の間ターンオンされる第2トランジスターとを備えることを特徴とする請求項16に記載のデータ駆動回路。 The free charging unit
A first transistor installed between a free charging voltage source and the switching unit and turned on during a zero period of each horizontal period;
17. The data driving circuit according to claim 16, further comprising a second transistor that is installed between the digital-analog converter and the switching unit and is turned on during a second period of each horizontal period. 前記フリーチャージング電圧源の電圧値は、
前記画素に前記所定の電流が流れるように設定されることを特徴とする請求項17に記載のデータ駆動回路。 The voltage value of the free charging voltage source is:
18. The data driving circuit according to claim 17, wherein the data driving circuit is set so that the predetermined current flows through the pixel. 前記電流シンク部は、
各水平期間で前記第0期間及び第2期間の間の第2期間の間前記所定の電流の供給を受けることを特徴とする請求項17に記載のデータ駆動回路。 The current sink is
18. The data driving circuit according to claim 17, wherein the predetermined current is supplied during a second period between the zeroth period and the second period in each horizontal period. 前記所定の電流の電流値は、
前記画素が最大輝度に発光される時流れる電流と同じに設定されることを特徴とする請求項19に記載のデータ駆動回路。 The current value of the predetermined current is:
20. The data driving circuit according to claim 19, wherein the data driving circuit is set to be equal to a current that flows when the pixel emits light at a maximum luminance. 前記スイッチング部は、
第0期間及び第2期間の間前記データ線と前記フリーチャージング部とを接続させるための少なくとも一つのトランジスターを備えることを特徴とする請求項17に記載のデータ駆動回路。 The switching unit is
18. The data driving circuit according to claim 17, further comprising at least one transistor for connecting the data line and the free charging unit during a zero period and a second period. 走査線、データ線及び発光制御線に接続されるように位置される複数の画素を含む画素部と;
前記走査線に走査信号を順次供給し、前記発光制御線に発光制御信号を順次供給するための走査駆動部と;
それぞれの水平期間の一部期間の間前記データ線に所定の電流を供給することで発生する補償電圧を利用して階調電圧の電圧値を再設定し、前記再設定された階調電圧を利用してデータ信号を生成する少なくとも一つのデータ駆動回路とを備えることを特徴とする発光表示装置。 A pixel portion including a plurality of pixels positioned to be connected to the scan line, the data line, and the light emission control line;
A scanning driver for sequentially supplying scanning signals to the scanning lines and sequentially supplying light emission control signals to the light emission control lines;
The voltage value of the gradation voltage is reset using a compensation voltage generated by supplying a predetermined current to the data line during a part of each horizontal period, and the reset gradation voltage is A light emitting display device comprising: at least one data driving circuit that generates a data signal using the data driving circuit. 前記画素のそれぞれは
第1電源と；
前記第1電源から所定の電流の供給を受ける発光素子と；
前記データ線に接続されて現在の走査線に走査信号が供給される時ターンオンされる第1トランジスター及び第2トランジスターと；
前記第1トランジスターの第2電極と基準電源との間に接続されて以前の走査線に走査信号が供給される時ターンオンされる第3トランジスターと；
前記発光素子に供給される電流量を制御するための第4トランジスターと；
前記第4トランジスターのゲート電極と第2電極との間に接続されて前記以前の走査線に走査信号が供給される時ターンオンされて第4トランジスターをダイオード形態で接続させるための第5トランジスターとを備えることを特徴とする請求項22に記載の発光表示装置。 Each of the pixels has a first power source;
A light emitting element that receives a predetermined current from the first power source;
A first transistor and a second transistor connected to the data line and turned on when a scan signal is supplied to a current scan line;
A third transistor connected between the second electrode of the first transistor and a reference power source and turned on when a scan signal is supplied to a previous scan line;
A fourth transistor for controlling the amount of current supplied to the light emitting element;
A fifth transistor connected between the gate electrode and the second electrode of the fourth transistor and turned on when a scan signal is supplied to the previous scan line to connect the fourth transistor in the form of a diode; 23. The light emitting display device according to claim 22, further comprising: 前記画素のそれぞれは、
前記第1トランジスターの第2電極と前記第1電源との間に接続される第1キャパシタと；
前記第1トランジスターの第2電極と前記第4トランジスターのゲート電極との間に接続される第2キャパシタとを備えることを特徴とする請求項23に記載の発光表示装置。 Each of the pixels
A first capacitor connected between the second electrode of the first transistor and the first power source;
24. The light emitting display device according to claim 23, further comprising a second capacitor connected between the second electrode of the first transistor and the gate electrode of the fourth transistor. 前記画素のそれぞれは、
前記第4トランジスターのゲート電極と前記第1電源との間に接続される第1キャパシタと；
前記第1トランジスターの第2電極と前記第4トランジスターのゲート電極との間に接続される第2キャパシタとを備えることを特徴とする請求項23に記載の発光表示装置。 Each of the pixels
A first capacitor connected between a gate electrode of the fourth transistor and the first power source;
24. The light emitting display device according to claim 23, further comprising a second capacitor connected between the second electrode of the first transistor and the gate electrode of the fourth transistor. 前記第4トランジスターの第2電極と前記発光素子との間に接続されて前記発光制御信号が供給される時ターンオフされ、その他の期間の間ターンオンされる第6トランジスターをさらに備えることを特徴とする請求項23に記載の発光表示装置。   And a sixth transistor connected between the second electrode of the fourth transistor and the light emitting device, turned off when the light emission control signal is supplied, and turned on during the other period. 24. A light emitting display device according to claim 23. 前記データ駆動回路のそれぞれは、
前記水平期間の第1期間の間前記画素から前記所定の電流の供給を受けるための複数の電流シンク部と；
前記所定の電流が流れる時生成される前記補償電圧を利用して前記階調電圧の電圧値を再設定する複数の電圧生成部と；
外部から供給されるデータのビット値に対応して前記階調電圧の中のいずれか一つの階調電圧を前記データ信号として選択する複数のデジタルアナログ変換器と；
前記水平期間の中の前記第1期間を除いた第2期間の間前記データ信号を前記データ線に供給するための複数のスイッチング部とを備えることを特徴とする請求項23に記載の発光表示装置。 Each of the data driving circuits includes:
A plurality of current sinks for receiving supply of the predetermined current from the pixel during a first period of the horizontal period;
A plurality of voltage generators that reset the voltage value of the grayscale voltage using the compensation voltage generated when the predetermined current flows;
A plurality of digital-to-analog converters that select any one of the gradation voltages as the data signal corresponding to a bit value of data supplied from outside;
24. The light emitting display according to claim 23, further comprising: a plurality of switching units for supplying the data signal to the data line during a second period excluding the first period in the horizontal period. apparatus. 前記電流シンク部のそれぞれは、
前記画素から前記発光素子に供給されうる最大電流値の供給を受けることを特徴とする請求項27に記載の発光表示装置。 Each of the current sinks is
28. The light-emitting display device according to claim 27, wherein a maximum current value that can be supplied from the pixel to the light-emitting element is supplied. 前記電流シンク部のそれぞれは、
前記所定の電流の供給を受けるための電流源と；
前記データ線と前記電圧生成部との間に設置されて前記第1期間の間ターンオンされる第12トランジスターと；
前記データ線と前記電流源との間に設置されて前記第1期間の間ターンオンされる第13トランジスターと；
前記データ線に所定の電流が流れる時前記第12トランジスターに印加される前記補償電圧を充電するためのキャパシタとを備えることを特徴とする請求項27に記載の発光表示装置。 Each of the current sinks is
A current source for receiving a supply of the predetermined current;
A twelfth transistor installed between the data line and the voltage generator and turned on during the first period;
A thirteenth transistor installed between the data line and the current source and turned on during the first period;
28. The light emitting display device according to claim 27, further comprising a capacitor for charging the compensation voltage applied to the twelfth transistor when a predetermined current flows through the data line. 前記スイッチング部のそれぞれは、
前記第2期間の間ターンオンされる少なくとも一つのトランジスターを備えることを特徴とする請求項27に記載の発光表示装置。 Each of the switching units is
28. The light emitting display device according to claim 27, comprising at least one transistor turned on during the second period. 前記スイッチング部のそれぞれは、
2個のトランジスターを具備し、前記2個のトランジスターはトランスミッションゲート形態に接続されることを特徴とする請求項30に記載の発光表示装置。 Each of the switching units is
32. The light emitting display device according to claim 30, further comprising two transistors, wherein the two transistors are connected in a transmission gate configuration. 前記電圧生成部のそれぞれは、
前記階調電圧を生成するために第1側端子と第2側端子との間に接続される複数の分圧抵抗を備えることを特徴とする請求項27に記載の発光表示装置。 Each of the voltage generators is
28. The light emitting display device according to claim 27, further comprising a plurality of voltage dividing resistors connected between a first side terminal and a second side terminal to generate the gradation voltage. 前記第1側端子は、
前記基準電源の供給を受け、前記第2側端子は前記補償電圧の供給を受けることを特徴とする請求項32に記載の発光表示装置。 The first side terminal is
33. The light emitting display device according to claim 32, wherein the reference power supply is supplied and the second terminal is supplied with the compensation voltage. 前記デジタルアナログ変換器と前記スイッチング部との間にそれぞれ設置される第1バッファーと；
前記電流シンク部と前記電圧生成部との間にそれぞれ設置される第2バッファーとを備えることを特徴とする請求項27に記載の発光表示装置。 First buffers respectively installed between the digital-analog converter and the switching unit;
28. The light emitting display device according to claim 27, further comprising: a second buffer provided between the current sink unit and the voltage generation unit. 前記第1期間以前の第0期間の間前記データ線に接続された画素にフリーチャージング電圧を供給するための少なくとも一つのフリーチャージング部をさらに備えることを特徴とする請求項27に記載の発光表示装置。   28. The method according to claim 27, further comprising at least one free charging unit for supplying a free charging voltage to a pixel connected to the data line during a zero period before the first period. Luminescent display device. (a)画素のそれぞれに接続されたデータ線に所定の電流が流れるように制御する段階と； (b)前記所定の電流に対応される補償電圧が生成される段階と；
(c)前記補償電圧を利用して階調電圧の電圧値を再設定する段階と；
(d)外部から供給されるデータのビット値に対応して前記階調電圧の中のいずれか一つの電圧を選択して前記データ線に供給する段階とを含むことを特徴とする発光表示装置の駆動方法。 (a) controlling a predetermined current to flow through a data line connected to each of the pixels; (b) generating a compensation voltage corresponding to the predetermined current;
(c) resetting the voltage value of the gradation voltage using the compensation voltage;
and (d) selecting one of the grayscale voltages corresponding to a bit value of data supplied from the outside and supplying the selected voltage to the data line. Driving method. 前記(c)段階では、
それぞれのチャンネルごとに位置される電圧生成部が前記階調電圧を再設定することを特徴とする請求項36に記載の発光表示装置の駆動方法。 In step (c),
37. The driving method of the light emitting display device according to claim 36, wherein a voltage generation unit positioned for each channel resets the gradation voltage. 前記(d)段階では、
前記それぞれのチャンネルごとに位置されるデジタル-アナログ変換器により前記データに対応して自分に供給される前記階調電圧の中のいずれか一つを選択することを特徴とする請求項37に記載の発光表示装置の駆動方法。 In step (d),
38. The method according to claim 37, wherein any one of the gray scale voltages supplied to the data corresponding to the data is selected by a digital-analog converter located for each of the channels. Driving method of the light emitting display device. 前記(a)段階では、
データ駆動回路で前記画素が最大輝度で発光する時流れる電流と同じ電流の供給を受けることを特徴とする請求項36に記載の発光表示装置の駆動方法。 In step (a),
37. The driving method of the light emitting display device according to claim 36, wherein the data driving circuit receives a current that is the same as a current that flows when the pixel emits light at maximum brightness. 前記補償電圧は、
それぞれバッファーを経由して前記電圧生成部に供給されることを特徴とする請求項37に記載の発光表示装置の駆動方法。 The compensation voltage is
38. The driving method of the light emitting display device according to claim 37, wherein each of the voltage generation units is supplied via a buffer. 前記データ線に供給される階調電圧は、
バッファーを経由して供給されることを特徴とする請求項36に記載の発光表示装置の駆動方法。 The gradation voltage supplied to the data line is
37. The driving method of the light emitting display device according to claim 36, wherein the light emitting display device is supplied via a buffer. 走査信号によって選択された画素に所定のフリーチャージング電圧を供給する段階と；
前記フリーチャージング電圧が供給された画素からデータ駆動回路に所定の電流が供給される段階と；
前記所定の電流が供給される時生成される補償電圧を利用して階調電圧の電圧値を再設定する段階と；
外部から供給されるデータのビット値に対応して前記階調電圧の中のいずれか一つの階調電圧をデータ信号として選択して前記画素に供給する段階とを含むことを特徴とする発光表示装置の駆動方法。 Supplying a predetermined free charging voltage to a pixel selected by a scanning signal;
A predetermined current is supplied from the pixel supplied with the free charging voltage to the data driving circuit;
Resetting the voltage value of the gray scale voltage using a compensation voltage generated when the predetermined current is supplied;
And a step of selecting one of the gradation voltages as a data signal corresponding to a bit value of data supplied from the outside as a data signal and supplying the data signal to the pixel. Device driving method. 前記所定の電流は、
前記画素が最大輝度で発光する時流れる電流と同じ電流値に設定されることを特徴とする請求項42に記載の発光表示装置の駆動方法。 The predetermined current is:
43. The driving method of the light emitting display device according to claim 42, wherein the current value is set to be the same as a current that flows when the pixel emits light with maximum luminance. 前記フリーチャージング電圧の電圧値は、
前記画素に所定の電流が流れるように設定されることを特徴とする請求項43に記載の発光表示装置の駆動方法。
The voltage value of the free charging voltage is
44. The driving method of the light emitting display device according to claim 43, wherein a predetermined current flows through the pixel.
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