JP2007042760A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can provide a large pn junction area in a pn junction diode and a bipolar transistor even if a thinner SOI layer is formed in an SOI device. <P>SOLUTION: In this semiconductor device, a MOS transistor 10N and a pn junction diode 30 are formed on an SOI substrate where an embedded oxide film layer 2 and a semiconductor film 3P are sequentially laminated on a p-type semiconductor substrate 1. Moreover, the pn junction diode 30 is formed by forming a p-type high concentration diffusing layer 32P and an n-type high concentration diffusing layer 33N are formed in an epitaxial layer grown on a region above the semiconductor substrate 1 obtained by removing the embedded oxide film layer 2 and the semiconductor film 3P. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、ダイオードやバイポーラ素子を有するＳＯＩ（Silicon On Insulator）を用いたアナログＬＳＩ（Large Scale Integrated circuit）デバイスで使用される半導体装置に関するものである。   The present invention relates to a semiconductor device used in an analog LSI (Large Scale Integrated circuit) device using an SOI (Silicon On Insulator) having a diode or a bipolar element.

ＳＯＩデバイスでは、低電圧のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ素子以外に、ＥＳＤ（Electrostatic Discharge）保護用のＰＮ接合ダイオード（以下、単にダイオードという）やバンドキャップレファレンス回路用のバイポーラトランジスタなどのアナログ素子が同一チップに集積して用いられることが多い。図１３は、ＭＯＳトランジスタとダイオードが集積された従来のＳＯＩデバイスの断面構造を模式的に示す図である。この図１３に示されるＳＯＩデバイスは、埋込み酸化膜層３０２が形成されたＰ型シリコン基板３０１上の所定の領域に、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）３１０とダイオード３３０が形成され、これらの素子間は素子分離絶縁膜３０４によってそれぞれ電気的に分離されている。   In SOI devices, in addition to low-voltage MOS (Metal-Oxide-Semiconductor) transistor elements, analog devices such as PN junction diodes (hereinafter simply referred to as diodes) for ESD (Electrostatic Discharge) protection and bipolar transistors for band-cap reference circuits In many cases, elements are integrated on the same chip. FIG. 13 is a diagram schematically showing a cross-sectional structure of a conventional SOI device in which MOS transistors and diodes are integrated. In the SOI device shown in FIG. 13, an N-channel MOS transistor (hereinafter referred to as NMOS transistor) 310 and a diode 330 are formed in a predetermined region on a P-type silicon substrate 301 on which a buried oxide film layer 302 is formed. These elements are electrically isolated from each other by an element isolation insulating film 304.

ＮＭＯＳトランジスタ３１０は、埋込み酸化膜層３０２上のＰ型シリコン層（以下、Ｐ型ＳＯＩ層という）３０３Ｐ−Ａ上にゲート構造３１１が形成され、このＰ型ＳＯＩ層３０３Ｐ−Ａを挟んだ両側の領域にはソース／ドレイン領域となる高濃度Ｎ型拡散層３１６Ｎ−Ａ，３１６Ｎ−Ｂが形成される構造を有する。また、Ｐ型ＳＯＩ層３０３Ｐ−Ａの高濃度Ｎ型拡散層３１６Ｎ−Ａ，３１６Ｎ−Ｂと隣接する領域には、Ｎ型エクステンション層３１５Ｎ−Ａ，３１５Ｎ−Ｂが形成されている。ゲート構造３１１は、ゲート絶縁膜３１２とポリシリコンからなるゲート電極３１３の積層体の側面部に絶縁膜サイドウォール３１４が形成される構造を有する。そして、ゲート電極３１３、高濃度Ｎ型拡散層３１６Ｎ−Ａ，３１６Ｎ−Ｂには、電極のコンタクトと配線３０５Ａ〜３０５Ｃが接合される。   In the NMOS transistor 310, a gate structure 311 is formed on a P-type silicon layer (hereinafter referred to as a P-type SOI layer) 303P-A on the buried oxide film layer 302, and on both sides of the P-type SOI layer 303P-A. The region has a structure in which high-concentration N-type diffusion layers 316N-A and 316N-B serving as source / drain regions are formed. Further, N-type extension layers 315N-A and 315N-B are formed in regions adjacent to the high-concentration N-type diffusion layers 316N-A and 316N-B of the P-type SOI layer 303P-A. The gate structure 311 has a structure in which an insulating film sidewall 314 is formed on a side surface of a stacked body of a gate insulating film 312 and a gate electrode 313 made of polysilicon. Then, electrode contacts and wirings 305A to 305C are joined to the gate electrode 313 and the high-concentration N-type diffusion layers 316N-A and 316N-B.

一方のダイオード３３０は、埋込み酸化膜層３０２上にＰ型ＳＯＩ層３３１Ｐが形成され、このＰ型ＳＯＩ層３３１Ｐの中心部を挟んだ両側の領域には高濃度Ｐ型拡散層３３２Ｐと高濃度Ｎ型拡散層３３３Ｎが形成される。Ｐ型ＳＯＩ層３３１Ｐ上とこのＰ型ＳＯＩ層３３１Ｐに隣接する高濃度Ｐ型拡散層３３２Ｐと高濃度Ｎ型拡散層３３３Ｎの一部上には、絶縁膜３３４が形成される。そして、高濃度Ｐ型拡散層３３２Ｐと高濃度Ｎ型拡散層３３３Ｎには、電極のコンタクトと配線３０５Ｄ，３０５Ｅが接合される。   In one diode 330, a P-type SOI layer 331P is formed on a buried oxide film layer 302, and a high-concentration P-type diffusion layer 332P and a high-concentration N are formed in regions on both sides of the central portion of the P-type SOI layer 331P. A mold diffusion layer 333N is formed. An insulating film 334 is formed on the P-type SOI layer 331P and on part of the high-concentration P-type diffusion layer 332P and the high-concentration N-type diffusion layer 333N adjacent to the P-type SOI layer 331P. Electrode contacts and wirings 305D and 305E are joined to the high concentration P type diffusion layer 332P and the high concentration N type diffusion layer 333N.

このようなＳＯＩデバイスにおいて、ダイオード３３０は、Ｐ型拡散層３３１Ｐと高濃度Ｎ型拡散層３３３Ｎとの接合界面に形成される。図に示されるように、このダイオード３３０の実効的な接合は、Ｐ型ＳＯＩ層３３１Ｐと高濃度Ｎ型拡散層３３３Ｎとが接する側面のみとなっている（たとえば、非特許文献１参照）。   In such an SOI device, the diode 330 is formed at the junction interface between the P-type diffusion layer 331P and the high-concentration N-type diffusion layer 333N. As shown in the figure, the effective junction of the diode 330 is only on the side surface where the P-type SOI layer 331P and the high-concentration N-type diffusion layer 333N are in contact (see, for example, Non-Patent Document 1).

C.Putnam, et al., "An Investigation of ESD Protection Diode Options in SOI", 2004 IEEE International SOI Conference Proceedings, pp24-26.C. Putnam, et al., "An Investigation of ESD Protection Diode Options in SOI", 2004 IEEE International SOI Conference Proceedings, pp24-26.

従来のＳＯＩデバイスでは、スケールの微細化に伴って、ＳＯＩ膜厚が薄くなり、その厚さは１００ｎｍ以下になってきている。ところが、図１３に示されるように、ダイオード３３０の接合面積は、Ｐ型ＳＯＩ層３３１Ｐと高濃度Ｎ型拡散層３３３Ｎとが接合している側面のみで決まるため、ＳＯＩの薄膜化とともに接合面積が減少することとなる。そこで、所望の接合面積を確保するためには、紙面垂直方向に接合面を延ばした構造にすることが必要になり、ダイオード３３０のサイズが大きくなってしまうという問題点があった。   In a conventional SOI device, as the scale becomes finer, the SOI film thickness becomes thinner, and the thickness has become 100 nm or less. However, as shown in FIG. 13, the junction area of the diode 330 is determined only by the side surface where the P-type SOI layer 331P and the high-concentration N-type diffusion layer 333N are joined. Will decrease. Therefore, in order to secure a desired bonding area, it is necessary to have a structure in which the bonding surface extends in the direction perpendicular to the paper surface, and there is a problem in that the size of the diode 330 increases.

また、図示していないが、バルクＭＯＳトランジスタで用いていた寄生バイポーラトランジスタについても、ＳＯＩ基板では、同様に、縦方向の接合が形成できなくなり、側面での接合を用いて形成するため、そのサイズが肥大化してしまうという問題点もあった。   Although not shown in the figure, the parasitic bipolar transistor used in the bulk MOS transistor also has a size in the SOI substrate because it cannot be formed in the vertical direction and is formed by using the junction on the side surface. There was also a problem that it became enlarged.

この発明は、上記に鑑みてなされたもので、ＳＯＩデバイスにおいて、ＳＯＩ層が薄膜化されてもＰＮ接合ダイオードやバイポーラトランジスタにおけるＰＮ接合面積を大きくすることができる半導体装置を得ることを目的とする。また、ＳＯＩ−ＭＯＳトランジスタとともに耐圧の高いＭＯＳトランジスタを同一のＳＯＩ基板に形成することができる半導体装置を得ることも目的とする。   The present invention has been made in view of the above, and an object of the present invention is to obtain a semiconductor device capable of increasing the PN junction area of a PN junction diode or a bipolar transistor even if the SOI layer is thinned in an SOI device. . It is another object of the present invention to obtain a semiconductor device capable of forming a MOS transistor having a high breakdown voltage together with an SOI-MOS transistor on the same SOI substrate.

上記目的を達成するため、この発明にかかる半導体装置は、半導体基板上に埋込み酸化膜層と半導体膜が順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタとＰＮ接合ダイオードが形成される半導体装置であって、前記ＰＮ接合ダイオードは、前記埋込み酸化膜層と前記半導体膜を除去して得られる前記半導体基板上の領域に、所定の導電型の高濃度拡散層を形成してなることを特徴とする。   In order to achieve the above object, a semiconductor device according to the present invention is a semiconductor device in which a MOS transistor and a PN junction diode are formed on an SOI substrate in which a buried oxide film layer and a semiconductor film are sequentially stacked on a semiconductor substrate. The PN junction diode is formed by forming a high-concentration diffusion layer of a predetermined conductivity type in a region on the semiconductor substrate obtained by removing the buried oxide film layer and the semiconductor film. .

この発明によれば、ＳＯＩ層を除去した半導体基板上に高濃度拡散層の底面が接するように半導体装置のＰＮ接合ダイオードを形成したので、高濃度拡散層と半導体基板との接合面が、高濃度拡散層の底面と側面の広範囲に渡り、ＳＯＩ層の膜厚の薄膜化と無関係にダイオードの面積を決定することができる。その結果、バルクＭＯＳデバイスと同等の面積にＰＮ接合ダイオードを収めることができるという効果を有する。   According to the present invention, the PN junction diode of the semiconductor device is formed on the semiconductor substrate from which the SOI layer has been removed so that the bottom surface of the high concentration diffusion layer is in contact with the semiconductor substrate. The area of the diode can be determined regardless of the reduction in the thickness of the SOI layer over a wide range of the bottom surface and the side surface of the concentration diffusion layer. As a result, the PN junction diode can be accommodated in the same area as the bulk MOS device.

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。   Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. However, the cross-sectional views of the semiconductor devices used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thicknesses of the layers, and the like are different from the actual ones.

実施の形態１．
図１は、この発明にかかる半導体装置の実施の形態１の構造の一例を模式的に示す一部断面図である。この半導体装置は、Ｐ型シリコン基板１上の埋込み酸化膜層２が形成された側の面上に、ＭＯＳトランジスタ１０ＮとＰＮ接合ダイオード３０が形成され、これらの素子間は素子分離絶縁膜４によってそれぞれ電気的に分離されている。 Embodiment 1 FIG.
FIG. 1 is a partial cross-sectional view schematically showing an example of the structure of the semiconductor device according to the first embodiment of the present invention. In this semiconductor device, a MOS transistor 10N and a PN junction diode 30 are formed on the surface of the P-type silicon substrate 1 on the side where the buried oxide film layer 2 is formed. Each is electrically separated.

ＮチャネルＭＯＳトランジスタ１０Ｎは、埋込み酸化膜層２上のＰ型シリコン膜（以下、Ｐ型ＳＯＩ層という）３Ｐ−Ａ上にゲート構造１１が形成され、このゲート構造１１を挟んだＰ型ＳＯＩ層３Ｐ−Ａの両側の領域にはソース／ドレイン領域となる高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂが形成される。また、Ｐ型ＳＯＩ層３Ｐ−Ａの高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂと隣接する領域には、Ｎ型エクステンション層１５Ｎ−Ａ，１５Ｎ−Ｂが形成される。ゲート構造１１は、Ｐ型ＳＯＩ層３Ｐ−Ａ上に積層されたゲート絶縁膜１２とポリシリコンからなるゲート電極１３とが所定の形状にされ、その側面部を絶縁膜サイドウォール１４で覆った構造を有する。そして、ゲート電極１３、高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂには、それぞれ電極のコンタクトと配線５Ａ〜５Ｃが接合される。   An N channel MOS transistor 10N includes a gate structure 11 formed on a P-type silicon film (hereinafter referred to as a P-type SOI layer) 3P-A on a buried oxide film layer 2, and a P-type SOI layer sandwiching the gate structure 11 High-concentration N-type diffusion layers 16N-A and 16N-B serving as source / drain regions are formed in regions on both sides of 3P-A. Also, N-type extension layers 15N-A and 15N-B are formed in regions adjacent to the high-concentration N-type diffusion layers 16N-A and 16N-B of the P-type SOI layer 3P-A. The gate structure 11 has a structure in which a gate insulating film 12 and a gate electrode 13 made of polysilicon laminated on a P-type SOI layer 3P-A are formed in a predetermined shape, and the side surfaces thereof are covered with insulating film sidewalls 14. Have Then, electrode contacts and wirings 5A to 5C are joined to the gate electrode 13 and the high-concentration N-type diffusion layers 16N-A and 16N-B, respectively.

一方のダイオード３０は、素子分離絶縁膜４によって囲まれる領域中の埋込み酸化膜層２が除去され、Ｐ型シリコン基板１が露出した領域に形成された低濃度のＰ型シリコンのエピタキシャル成長層（以下、Ｐ型シリコンエピ層という）３１Ｐに形成される。このＰ型シリコンエピ層３１Ｐの中心部を挟んだ両側の領域には、高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎが形成される。   One diode 30 has a low-concentration P-type silicon epitaxial growth layer (hereinafter referred to as a p-type silicon epitaxial growth layer) formed in a region where the buried oxide film layer 2 in the region surrounded by the element isolation insulating film 4 is removed and the P-type silicon substrate 1 is exposed. (Referred to as a P-type silicon epilayer). A high-concentration P-type diffusion layer 32P and a high-concentration N-type diffusion layer 33N are formed in regions on both sides of the central portion of the P-type silicon epi layer 31P.

Ｐ型シリコンエピ層３１Ｐ上とこのＰ型シリコンエピ層３１Ｐに形成される高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎの一部上には、絶縁膜３４が形成される。そして、Ｐ型シリコンエピ層３１Ｐと高濃度Ｎ型拡散層３３Ｎとの間にＰＮ接合が形成され、ダイオード３０のアノード側コンタクトを高濃度Ｐ型拡散層３２Ｐでとることによって、半導体装置表面で配線することが可能な構成となる。すなわち、高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎには、電極のコンタクトと配線５Ｄ，５Ｅが形成される。   An insulating film 34 is formed on the P-type silicon epilayer 31P and on part of the high-concentration P-type diffusion layer 32P and the high-concentration N-type diffusion layer 33N formed on the P-type silicon epilayer 31P. Then, a PN junction is formed between the P-type silicon epilayer 31P and the high-concentration N-type diffusion layer 33N, and the anode-side contact of the diode 30 is taken by the high-concentration P-type diffusion layer 32P. It becomes the structure which can do. That is, electrode contacts and wirings 5D and 5E are formed in the high concentration P-type diffusion layer 32P and the high concentration N-type diffusion layer 33N.

このようなダイオード３０において、高濃度Ｎ型拡散層３３Ｎは、Ｐ型シリコンエピ層３１Ｐ上に形成されるため、側面部分のみならず底面部分までもＰ型シリコンエピ層３１Ｐと接することになり、両者の接合面を広く取ることができる。また、この実施の形態１では、ダイオード３０のＰ型シリコンエピ層３１Ｐの表面がＭＯＳトランジスタ１０ＮのＰ型ＳＯＩ層３Ｐ−Ａの表面とほぼ同一の高さとなるようにしているので、後工程でのコンタクト形成や配線をスムーズに行うことが可能である。   In such a diode 30, since the high concentration N type diffusion layer 33N is formed on the P type silicon epi layer 31P, not only the side surface portion but also the bottom surface portion is in contact with the P type silicon epi layer 31P. The joint surface of both can be taken widely. In the first embodiment, the surface of the P-type silicon epi layer 31P of the diode 30 is set to be substantially the same height as the surface of the P-type SOI layer 3P-A of the MOS transistor 10N. It is possible to smoothly perform contact formation and wiring.

ここで、このような構造を有する半導体装置の製造方法について説明する。図２−１〜図２−１１は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、低濃度Ｐ型シリコン基板１上に埋込み酸化膜層２、Ｐ型ＳＯＩ層３Ｐを順に積層させたＳＯＩ基板を用意する（図２−１）。ついで、ＭＯＳトランジスタ１０Ｎとダイオード３０を形成する領域（以下、それぞれＭＯＳトランジスタ形成領域、ダイオード形成領域という）にＰ型ＳＯＩ層３Ｐ−Ａ，３Ｐ−Ｂを残し、それ以外の領域に、素子分離絶縁膜４を形成し（図２−２）、表面に新たな酸化膜１０１を堆積させる（図２−３）。   Here, a method for manufacturing a semiconductor device having such a structure will be described. 2-1 to 2-11 are cross-sectional views schematically showing the procedure of the method of manufacturing a semiconductor device according to the present invention. First, an SOI substrate is prepared in which a buried oxide film layer 2 and a P-type SOI layer 3P are sequentially laminated on a low-concentration P-type silicon substrate 1 (FIG. 2-1). Next, the P-type SOI layers 3P-A and 3P-B are left in the region where the MOS transistor 10N and the diode 30 are formed (hereinafter referred to as the MOS transistor formation region and the diode formation region, respectively), and the isolation region is isolated in the other regions. A film 4 is formed (FIG. 2-2), and a new oxide film 101 is deposited on the surface (FIG. 2-3).

ついで、フォトリソグラフィ技術により、酸化膜１０１上にフォトレジスト１０２を形成し、ダイオード形成領域のみをエッチングするようにフォトレジストパターンを形成する。その後、エッチング技術により、フォトレジストパターンにしたがって、ダイオード形成領域の酸化膜１０１、Ｐ型ＳＯＩ層３Ｐ−Ｂをエッチングし、さらにエッチングされた領域の側面と底面部の埋込み酸化膜層２と素子分離絶縁膜４を異方性エッチングで除去することで、Ｐ型シリコン基板１を露出させる（図２−４）。   Next, a photoresist 102 is formed on the oxide film 101 by a photolithography technique, and a photoresist pattern is formed so as to etch only the diode formation region. Thereafter, the oxide film 101 in the diode formation region and the P-type SOI layer 3P-B are etched according to the photoresist pattern by an etching technique, and further, the device is separated from the buried oxide film layer 2 on the side and bottom portions of the etched region. The P-type silicon substrate 1 is exposed by removing the insulating film 4 by anisotropic etching (FIGS. 2-4).

フォトレジスト１０２を除去した後、選択エピタキシャル成長技術により、露出したＰ型シリコン基板１の表面のみにＰ型シリコンエピ層３１Ｐをエピタキシャル成長させる。なお、このＰ型シリコンエピ層３１Ｐの表面は、Ｐ型ＳＯＩ層３Ｐ−Ａ表面とほぼ同じ高さとする（図２−５）。   After removing the photoresist 102, the P-type silicon epi layer 31P is epitaxially grown only on the exposed surface of the P-type silicon substrate 1 by a selective epitaxial growth technique. Note that the surface of the P-type silicon epi layer 31P has substantially the same height as the surface of the P-type SOI layer 3P-A (FIG. 2-5).

その後、標準的なＭＯＳトランジスタの製造工程にしたがって、ＭＯＳトランジスタ１０ＮをＭＯＳトランジスタ形成領域に形成する。つまり、酸化膜１０１を除去し、酸化膜などからなるＭＯＳトランジスタ１０Ｎのゲート絶縁膜１２をＳＯＩ基板表面に形成し、さらに、ポリシリコンを堆積させた後、ポリシリコンを所望の形状に加工してゲート電極１３を形成する（図２−６）。ついで、イオン注入によって、Ｐ型ＳＯＩ層３Ｐ−Ａのゲート電極１３を挟んだ両側のソース／ドレイン領域にＮ型エクステンション層１５Ｎ−Ａ，１５Ｎ−Ｂを形成する。その後、ＳＯＩ基板上にサイドウォールを形成するための酸化膜を堆積させ、リソグラフィ技術とエッチング技術により、ゲート電極１３の側面を覆うように絶縁膜サイドウォール１４を形成する（図２−７）。   Thereafter, the MOS transistor 10N is formed in the MOS transistor formation region in accordance with a standard MOS transistor manufacturing process. That is, the oxide film 101 is removed, the gate insulating film 12 of the MOS transistor 10N made of an oxide film or the like is formed on the surface of the SOI substrate, polysilicon is further deposited, and then the polysilicon is processed into a desired shape. The gate electrode 13 is formed (FIGS. 2-6). Next, N-type extension layers 15N-A and 15N-B are formed in the source / drain regions on both sides of the gate electrode 13 of the P-type SOI layer 3P-A by ion implantation. Thereafter, an oxide film for forming a sidewall is deposited on the SOI substrate, and an insulating film sidewall 14 is formed so as to cover the side surface of the gate electrode 13 by a lithography technique and an etching technique (FIG. 2-7).

ついで、ダイオード形成領域の高濃度Ｐ型拡散層３２Ｐを形成する領域に高濃度のＰ型不純物を注入するために、フォトレジストマスク１０３を形成し、硼素などのＰ型不純物をイオン注入する（図２−８）。同様にダイオード形成領域の高濃度Ｎ型拡散層３３Ｎを形成する領域と、ＭＯＳトランジスタ形成領域のソース／ドレイン領域にＮ型不純物を注入するように、フォトレジストマスク１０４を形成し、砒素などのＮ型不純物をイオン注入する（図２−９）。フォトレジストマスク１０４を除去した後、熱処理によってイオン注入された不純物を活性化して、ソース／ドレイン領域とカソード拡散層に高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂ，３３Ｎを形成し、アノード拡散層に高濃度Ｐ型拡散層３２Ｐを形成する（図２−１０）。   Next, a photoresist mask 103 is formed and a P-type impurity such as boron is ion-implanted in order to inject a high-concentration P-type impurity into the region where the high-concentration P-type diffusion layer 32P in the diode formation region is formed (FIG. 2-8). Similarly, a photoresist mask 104 is formed so as to inject N-type impurities into the region where the high-concentration N-type diffusion layer 33N is formed in the diode formation region and the source / drain regions of the MOS transistor formation region, and N such as arsenic is formed. A type impurity is ion-implanted (FIG. 2-9). After removing the photoresist mask 104, the ion-implanted impurities are activated by heat treatment to form high-concentration N-type diffusion layers 16N-A, 16N-B, and 33N in the source / drain regions and the cathode diffusion layer, and the anode A high concentration P-type diffusion layer 32P is formed in the diffusion layer (FIG. 2-10).

その後、表面に絶縁膜３４を堆積後、ダイオード３０のＰＮ接合部表面を覆うようにフォトレジスト１０５を形成し、エッチング技術により、その領域にのみ絶縁膜３４を残し、ダイオード３０のコンタクト領域を露出させる（図２−１１）。そして、各素子のシリコン表面にコンタクト抵抗の小さな図示しないシリサイド層を形成し、その表面に図示しない絶縁保護膜を形成した後、各高濃度Ｎ型拡散層１６Ｎ−Ａ，１６Ｎ−Ｂ，３３Ｎと高濃度Ｐ型拡散層３２Ｐやゲート電極１３へのコンタクト開口と金属配線５Ａ〜５Ｅ（いずれも、図では模式的に描いている）が施され、図１に示される半導体装置が完成する。   After that, after depositing an insulating film 34 on the surface, a photoresist 105 is formed so as to cover the surface of the PN junction of the diode 30, and the etching film is used to leave the insulating film 34 only in that region and expose the contact region of the diode 30. (Fig. 2-11). Then, a silicide layer (not shown) having a small contact resistance is formed on the silicon surface of each element, and an insulating protective film (not shown) is formed on the surface, and then each of the high-concentration N-type diffusion layers 16N-A, 16N-B, 33N and Contact openings to the high-concentration P-type diffusion layer 32P and the gate electrode 13 and metal wirings 5A to 5E (all are schematically illustrated in the figure) are performed, and the semiconductor device shown in FIG. 1 is completed.

なお、上述した例では、Ｐ型シリコン基板１に素子としてＮチャネルＭＯＳトランジスタ１０Ｎとダイオード３０を形成する場合を示したが、半導体基板に任意の素子を形成する広く一般的な場合にこの発明を適用することができる。これは、以下に示す実施の形態でも同様である。   In the above-described example, the case where the N-channel MOS transistor 10N and the diode 30 are formed as elements on the P-type silicon substrate 1 is shown. However, the present invention is applied to a wide general case where arbitrary elements are formed on the semiconductor substrate. Can be applied. The same applies to the embodiments described below.

この実施の形態１によれば、Ｐ型シリコンエピ層３１Ｐ上に高濃度Ｎ型拡散層３３Ｎを形成して、半導体装置のダイオード３０を構成したので、高濃度Ｎ型拡散層３３ＮとＰ型シリコンエピ層３１Ｐ（場合によっては基板１も含む）との接合面が、高濃度Ｎ型拡散層３３Ｎの底面と側面の広範囲に渡り、Ｐ型ＳＯＩ層３Ｐ−Ａの膜厚の薄膜化と無関係にダイオード３０の面積を決定することができる。その結果、バルクＭＯＳデバイスと同等の面積にダイオード３０を収めることができるという効果を有する。また、プロセス的にも高濃度Ｐ型拡散層３２ＰはＰＭＯＳトランジスタのソース／ドレイン領域の形成と同一工程で形成でき、高濃度Ｎ型拡散層３３ＮはＮＭＯＳトランジスタのソース／ドレイン領域の形成と同一工程で形成することができ、できる限り少ない工程の追加で、ＰＮ接合面の大きなダイオード３０を有する半導体装置を得ることができるという効果を有する。   According to the first embodiment, since the high-concentration N-type diffusion layer 33N is formed on the P-type silicon epi layer 31P to constitute the diode 30 of the semiconductor device, the high-concentration N-type diffusion layer 33N and the P-type silicon are formed. The junction surface with the epi layer 31P (including the substrate 1 in some cases) covers a wide range of the bottom surface and side surface of the high-concentration N-type diffusion layer 33N, regardless of the thin film thickness of the P-type SOI layer 3P-A. The area of the diode 30 can be determined. As a result, the diode 30 can be accommodated in the same area as the bulk MOS device. Also, in terms of process, the high concentration P-type diffusion layer 32P can be formed in the same process as the formation of the source / drain region of the PMOS transistor, and the high concentration N-type diffusion layer 33N is the same process as the formation of the source / drain region of the NMOS transistor. The semiconductor device having the diode 30 having a large PN junction surface can be obtained by adding as few steps as possible.

さらに、Ｐ型ＳＯＩ層３Ｐ−Ａ表面とダイオード３０を形成するＰ型シリコンエピ層３１Ｐの表面がほぼ同一の高さにあるので、リソグラフィを容易に実施することができ、パターンの精度を向上させることができるとともに、コンタクトの深さが一様になり、加工が容易になるというプロセス上の効果も有する。   Furthermore, since the surface of the P-type SOI layer 3P-A and the surface of the P-type silicon epilayer 31P forming the diode 30 are substantially at the same height, lithography can be easily performed and the pattern accuracy is improved. In addition, the contact depth can be uniform, and the process can be easily processed.

実施の形態２．
実施の形態１では、ダイオード３０のアノード（高濃度Ｐ型拡散層３２Ｐ）はＰ型シリコン基板１と繋がっており、その電位はグランドに固定されていた。しかし、ダイオード３０の使い方として基板と異なる電位にしたい場合もある。そこで、この実施の形態２では、ダイオードのカソードとアノードの電位を任意に設定できる構造を有する半導体装置について説明する。 Embodiment 2. FIG.
In the first embodiment, the anode (high-concentration P-type diffusion layer 32P) of the diode 30 is connected to the P-type silicon substrate 1, and the potential thereof is fixed to the ground. However, there is a case where it is desired to set the diode 30 to a potential different from that of the substrate. Therefore, in the second embodiment, a semiconductor device having a structure in which the potentials of the cathode and anode of the diode can be arbitrarily set will be described.

図３は、この発明にかかる半導体装置の実施の形態２の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態１において、ダイオード３０のアノードと接続される高濃度Ｐ型拡散層３２Ｐと、カソードと接続される高濃度Ｎ型拡散層３３Ｎが、Ｎ型シリコンのエピタキシャル成長層（以下、Ｎ型シリコンエピ層という）３１Ｎ上に形成される。つまり、Ｎ型シリコンエピ層３１ＮがＮウェル層の役目を果たし、ダイオード３０がＮウェル層の中に形成される構成となっている。このように、ダイオード３０をＮウェル層の中に形成することによって、カソードとアノードともに任意の電位で使用することが可能となる。なお、その他の構造は、実施の形態１と同様の構造を有しているので、実施の形態１と同一の構成には同一の符号を付してその説明を省略している。   FIG. 3 is a partial cross-sectional view schematically showing an example of the structure of the semiconductor device according to the second embodiment of the present invention. In the semiconductor device according to the first embodiment, a high-concentration P-type diffusion layer 32P connected to the anode of the diode 30 and a high-concentration N-type diffusion layer 33N connected to the cathode are formed by epitaxial growth layers (hereinafter referred to as N-type silicon). (Referred to as an N-type silicon epilayer). That is, the N-type silicon epi layer 31N serves as an N well layer, and the diode 30 is formed in the N well layer. Thus, by forming the diode 30 in the N well layer, both the cathode and the anode can be used at an arbitrary potential. Since other structures have the same structure as that of the first embodiment, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

ここで、このような構造を有する半導体装置の製造方法について説明する。ただし、製造工程のほとんどの部分は、実施の形態１と同様であるので、実施の形態１と異なる部分のみを説明する。図４−１〜図４−２は、この発明による半導体装置の製造方法の手順の一部を模式的に示す断面図である。   Here, a method for manufacturing a semiconductor device having such a structure will be described. However, since most parts of the manufacturing process are the same as in the first embodiment, only the parts different from the first embodiment will be described. FIGS. 4-1 to 4-2 are cross-sectional views schematically showing a part of the procedure of the semiconductor device manufacturing method according to the present invention.

実施の形態１の図２−１〜図２−５に示されるように、ＳＯＩ基板上の酸化膜１０１、Ｐ型ＳＯＩ層３Ｐ−Ｂ、埋込み酸化膜層２を除去したダイオード形成領域に、選択エピタキシャル成長技術によってシリコン膜（以下、シリコンエピ層という）３１を成長させた後に、Ｎ型不純物を導入するためのマスクをフォトレジスト１０６で形成する。そして、イオン注入により、シリコンエピ層３１にリンなどのＮ型不純物を注入し（図４−１）、熱処理を行ってＮ型拡散層３１Ｎを形成することによって、Ｎウェル層が形成される（図４−２）。その後は、実施の形態１の図２−６以降に示される手順と同様の手順を実行することによって、図３に示される半導体装置を得ることができる。   As shown in FIGS. 2-1 to 2-5 of the first embodiment, the diode formation region from which the oxide film 101, the P-type SOI layer 3P-B, and the buried oxide film layer 2 on the SOI substrate are removed is selected. After a silicon film (hereinafter referred to as a silicon epilayer) 31 is grown by an epitaxial growth technique, a mask for introducing an N-type impurity is formed with a photoresist 106. Then, an N-type impurity such as phosphorus is implanted into the silicon epi layer 31 by ion implantation (FIG. 4A), and heat treatment is performed to form the N-type diffusion layer 31N, thereby forming an N-well layer ( Fig. 4-2). Thereafter, the same procedure as that shown in FIGS. 2-6 and thereafter of the first embodiment is executed, whereby the semiconductor device shown in FIG. 3 can be obtained.

なお、図４−１〜図４−２は一例であり、たとえば、選択エピタキシャル成長時に、Ｎ型の不純物をドーパントとして用いることで、イオン注入工程を行うことなくＮウェル層を形成することができる。   FIG. 4A to FIG. 4B are examples. For example, an N well layer can be formed without performing an ion implantation process by using an N-type impurity as a dopant during selective epitaxial growth.

また、図示していないが、Ｐ型シリコン基板１にイオン注入によってＮウェル層を形成することによって、実施の形態１と同様にＰ型シリコン基板１に基板と電気的に分離されたダイオード３０を形成することもできる。   Although not shown, by forming an N well layer in the P-type silicon substrate 1 by ion implantation, the diode 30 electrically separated from the substrate is formed on the P-type silicon substrate 1 as in the first embodiment. It can also be formed.

この実施の形態２によれば、実施の形態１の効果に加えて、第１の導電型の半導体基板上に形成されるダイオードが、第２の導電型のウェルの中に形成されるようにしたので、半導体基板とは電気的に分離されており、カソードとアノードとも任意の電位で使用することができるという効果を有する。   According to the second embodiment, in addition to the effects of the first embodiment, the diode formed on the semiconductor substrate of the first conductivity type is formed in the well of the second conductivity type. Therefore, the semiconductor substrate is electrically separated, and both the cathode and the anode can be used at an arbitrary potential.

実施の形態３．
実施の形態１，２では、ダイオード３０の表面の絶縁膜３４を高濃度拡散層３２Ｐ，３３Ｎの形成後に形成していた。このため、高濃度拡散層３２Ｐ，３３Ｎに対して絶縁膜３４のマスクずれを考慮して広いマージンを取る必要があり、その分、素子面積が大きくなっていた。そこで、この実施の形態３では、高濃度拡散層３２Ｐ，３３Ｎに対して絶縁膜３４のマスクずれを考慮した上記マージンをとる必要のない構造を有する半導体装置について説明する。 Embodiment 3 FIG.
In the first and second embodiments, the insulating film 34 on the surface of the diode 30 is formed after the high concentration diffusion layers 32P and 33N are formed. For this reason, it is necessary to take a wide margin with respect to the high-concentration diffusion layers 32P and 33N in consideration of the mask displacement of the insulating film 34, and the element area is increased accordingly. Therefore, in the third embodiment, a semiconductor device having a structure that does not require the above margin considering the mask displacement of the insulating film 34 with respect to the high concentration diffusion layers 32P and 33N will be described.

図５は、この発明にかかる半導体装置の実施の形態３の構造の一例を模式的に示す一部断面図である。この半導体装置は、ＳＯＩシリコン基板上にＭＯＳトランジスタ１０Ｎが形成され、ＳＯＩ基板を構成するＰ型シリコン基板１の表面上にダイオード３０が形成され、これらの素子間は素子分離絶縁膜４によってそれぞれ電気的に分離される構造を有する。なお、ＭＯＳトランジスタ１０Ｎは、実施の形態１の構造と同一であるので、その詳細な説明を省略する。   FIG. 5 is a partial cross-sectional view schematically showing an example of the structure of the semiconductor device according to the third embodiment of the present invention. In this semiconductor device, a MOS transistor 10N is formed on an SOI silicon substrate, a diode 30 is formed on the surface of a P-type silicon substrate 1 constituting the SOI substrate, and an electric field is electrically connected between these elements by an element isolation insulating film 4. The structure is separated. Since MOS transistor 10N has the same structure as that of the first embodiment, detailed description thereof is omitted.

ダイオード３０は、素子分離絶縁膜４によって囲まれ、埋込み酸化膜層２が除去されてＰ型シリコン基板１が露出した領域上に形成される。Ｐ型シリコン基板１中のダイオード形成領域は、Ｎウェル層３５Ｎとなっており、このＮウェル層３５Ｎの中心部付近に埋込み酸化膜層２と素子分離絶縁膜４が積層された側面に酸化膜によって囲まれた絶縁膜サイドウォール３６が形成された積層膜が残されている。この積層膜を挟んだ両側の領域に高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎが形成される。また、ダイオード形成領域を囲む埋込み酸化膜層２と素子分離絶縁膜４の側面にも酸化膜によって囲まれる絶縁膜サイドウォール３６が形成される。高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎには、それぞれアノードとカソードの電極のコンタクトと配線５Ｄ，５Ｅが形成される。   The diode 30 is surrounded by the element isolation insulating film 4 and is formed on a region where the buried oxide film layer 2 is removed and the P-type silicon substrate 1 is exposed. The diode forming region in the P-type silicon substrate 1 is an N well layer 35N, and an oxide film is formed on the side surface where the buried oxide film layer 2 and the element isolation insulating film 4 are laminated near the center of the N well layer 35N. The laminated film in which the insulating film side wall 36 surrounded by is formed is left. A high-concentration P-type diffusion layer 32P and a high-concentration N-type diffusion layer 33N are formed in regions on both sides of the laminated film. Insulating film side walls 36 surrounded by the oxide film are also formed on the side surfaces of the buried oxide film layer 2 and the element isolation insulating film 4 surrounding the diode formation region. In the high-concentration P-type diffusion layer 32P and the high-concentration N-type diffusion layer 33N, anode and cathode electrode contacts and wirings 5D and 5E are formed, respectively.

このようなダイオード３０において、その形成領域に、埋込み酸化膜層２、素子分離絶縁膜４および絶縁膜サイドウォール３６からなる積層膜を残すようにしたので、このパターンがマスクとなって、高濃度拡散層３２Ｐ，３３Ｎの位置を決めることが可能になる。   In such a diode 30, a laminated film composed of the buried oxide film layer 2, the element isolation insulating film 4, and the insulating film side wall 36 is left in its formation region. The positions of the diffusion layers 32P and 33N can be determined.

ここで、このような構造を有する半導体装置の製造方法について説明する。図６−１〜図６−７は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、実施の形態１の図２−１と同様に、ＳＯＩ基板上にＭＯＳトランジスタ形成領域とダイオード形成領域を区分するように素子分離絶縁膜４を形成する。この実施の形態３では、ダイオード形成領域のカソードに接続される高濃度Ｎ型拡散層３３Ｎの形成領域とアノードに接続される高濃度Ｐ型拡散層３２Ｐの形成領域との間を分離するように素子分離絶縁膜４を形成する。なお、図５におけるカソードに接続される高濃度Ｎ型拡散層３３Ｎの形成領域とアノードに接続される高濃度Ｐ型拡散層３２Ｐの形成領域との間隔よりも広い間隔となるようにダイオード形成領域中の素子分離絶縁膜４を残す。以上の工程により、３つのＰ型ＳＯＩ層３Ｐ−Ａ〜３Ｐ−Ｃが形成される（図６−１）。   Here, a method for manufacturing a semiconductor device having such a structure will be described. 6-1 to 6-7 are cross-sectional views schematically showing the procedure of the method of manufacturing the semiconductor device according to the present invention. First, as in FIG. 2A of the first embodiment, the element isolation insulating film 4 is formed on the SOI substrate so as to separate the MOS transistor formation region and the diode formation region. In the third embodiment, the formation region of the high concentration N type diffusion layer 33N connected to the cathode of the diode formation region and the formation region of the high concentration P type diffusion layer 32P connected to the anode are separated. An element isolation insulating film 4 is formed. In FIG. 5, the diode forming region is wider than the space between the forming region of the high concentration N-type diffusion layer 33N connected to the cathode and the forming region of the high concentration P-type diffusion layer 32P connected to the anode. The element isolation insulating film 4 inside is left. Through the above steps, three P-type SOI layers 3P-A to 3P-C are formed (FIG. 6-1).

ついで、ＳＯＩ基板表面上に、厚いフォトレジスト１０６を形成し、ダイオード形成領域にのみＮ型の不純物イオンがイオン注入されるように、フォトレジスト１０６をパターニングする。その後、このフォトレジスト１０６をマスクにして、その飛程がＰ型シリコン基板１中になるような高いエネルギでリンなどのＮ型不純物をイオン注入する（図６−２）。   Next, a thick photoresist 106 is formed on the surface of the SOI substrate, and the photoresist 106 is patterned so that N-type impurity ions are ion-implanted only in the diode formation region. Thereafter, using this photoresist 106 as a mask, N-type impurities such as phosphorus are ion-implanted with high energy such that the range is in the P-type silicon substrate 1 (FIG. 6-2).

その後、フォトレジスト１０６を除去し、新たなフォトレジスト１０７をＳＯＩ基板表面上に形成し、ダイオード形成領域中の高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎの形成領域のみがマスクされないようにフォトレジスト１０７をパターニングする。ついで、このフォトレジスト１０７をマスクにして、Ｐ型シリコン基板１が露出するように、Ｐ型ＳＯＩ層３Ｐ−Ｂ，３Ｐ−Ｃとフォトレジスト１０７から露出している素子分離絶縁膜４と埋込み酸化膜層２をエッチングして除去する（図６−３）。フォトレジスト１０７を除去した後、Ｐ型シリコン基板１中に注入されたＮ型不純物を熱処理によって拡散、活性化してＮウェル層３５Ｎを形成する（図６−４）。   Thereafter, the photoresist 106 is removed and a new photoresist 107 is formed on the surface of the SOI substrate, and only the formation regions of the high concentration P type diffusion layer 32P and the high concentration N type diffusion layer 33N in the diode formation region are not masked. Thus, the photoresist 107 is patterned. Next, with the photoresist 107 as a mask, the P-type SOI layers 3P-B and 3P-C and the element isolation insulating film 4 exposed from the photoresist 107 and the buried oxide are exposed so that the P-type silicon substrate 1 is exposed. The film layer 2 is removed by etching (FIG. 6-3). After removing the photoresist 107, N-type impurities implanted into the P-type silicon substrate 1 are diffused and activated by heat treatment to form an N well layer 35N (FIG. 6-4).

その後、標準的なＭＯＳトランジスタのプロセスフローにしたがって、ゲート絶縁膜１２、ゲート電極１３、Ｎ型エクステンション層１５Ｎ−Ａ，１５Ｎ−Ｂ、絶縁膜サイドウォール１４をＭＯＳトランジスタ形成領域に形成する。なお、このときダイオード形成領域の開口部に残された埋込み酸化膜層２と素子分離絶縁膜４の側面にも同時に絶縁膜サイドウォール３６を形成する（図６−５）。   Thereafter, the gate insulating film 12, the gate electrode 13, the N-type extension layers 15N-A and 15N-B, and the insulating film sidewalls 14 are formed in the MOS transistor formation region in accordance with a standard MOS transistor process flow. At this time, insulating film side walls 36 are also formed on the side surfaces of the buried oxide film layer 2 and the element isolation insulating film 4 left in the openings of the diode formation region (FIGS. 6-5).

ついで、ＳＯＩ基板上にフォトレジスト１０８を形成し、ダイオード形成領域の高濃度Ｐ型拡散層３２Ｐを形成する領域にＰ型不純物をイオン注入するためのパターニングを行う。このとき、フォトレジスト１０８のエッジは、ダイオード形成領域の素子分離絶縁膜４の中央付近にしているが、その素子分離絶縁膜４もマスクとして働くため、注入領域はＰ型シリコン基板１表面が露出している部分（アノード部分）のみとなる。そして、このダイオード形成領域のアノード部分に、Ｐ型不純物である硼素などをイオン注入する（図６−６）。   Next, a photoresist 108 is formed on the SOI substrate, and patterning is performed for ion-implanting P-type impurities into a region where the high-concentration P-type diffusion layer 32P is formed in the diode formation region. At this time, the edge of the photoresist 108 is located near the center of the element isolation insulating film 4 in the diode formation region. However, since the element isolation insulating film 4 also functions as a mask, the surface of the P-type silicon substrate 1 is exposed in the implantation region. It is only the part (anode part) which is doing. Then, boron, which is a P-type impurity, is ion-implanted into the anode portion of the diode formation region (FIGS. 6-6).

その後、フォトレジスト１０８を除去し、ダイオード形成領域の高濃度Ｎ型拡散層３３Ｎの形成領域（カソード部分）とＭＯＳトランジスタ形成領域のソース／ドレイン領域に、Ｎ型不純物をイオン注入するために同様の処理を行う。つまり、Ｐ型シリコン基板１上のダイオード形成領域のカソード部分とＭＯＳトランジスタ形成領域のソース／ドレイン領域にＮ型不純物をイオン注入するようにパターニングされたフォトレジスト１０９をマスクとして、砒素などのＮ型不純物イオンをイオン注入する（図６−７）。フォトレジスト１０９を除去した後に、熱処理によって注入した不純物を拡散、活性化して高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎ，１６Ｎ−Ａ，１６Ｎ−Ｂを形成する。そして、ＭＯＳトランジスタ１０Ｎとダイオード３０のシリコン表面にコンタクト抵抗の小さな図示しないシリサイド層を形成し、その表面に図示しない絶縁保護膜を形成した後、各拡散層３２Ｐ，３３Ｎ，１６Ｎ−Ａ，１６Ｎ−Ｂやゲート電極１３へのコンタクト開口と金属配線（いずれも、図では模式的に描いている）が施され、図５に示される半導体装置が完成する。   Thereafter, the photoresist 108 is removed, and a similar process is performed to ion-implant N-type impurities into the formation region (cathode portion) of the high-concentration N-type diffusion layer 33N in the diode formation region and the source / drain regions of the MOS transistor formation region. Process. That is, N-type such as arsenic is formed using a photoresist 109 patterned so as to ion-implant N-type impurities into the cathode portion of the diode formation region and the source / drain region of the MOS transistor formation region on the P-type silicon substrate 1. Impurity ions are implanted (FIGS. 6-7). After removing the photoresist 109, the impurity implanted by heat treatment is diffused and activated to form the high-concentration P-type diffusion layer 32P and the high-concentration N-type diffusion layers 33N, 16N-A, and 16N-B. Then, a silicide layer (not shown) having a small contact resistance is formed on the silicon surface of the MOS transistor 10N and the diode 30, and an insulating protective film (not shown) is formed on the surface. Then, the diffusion layers 32P, 33N, 16N-A, 16N- A contact opening to B and the gate electrode 13 and metal wiring (both are schematically illustrated in the figure) are applied, and the semiconductor device shown in FIG. 5 is completed.

なお、図６−１〜図６−７で示した半導体装置の製造方法は一例であり、他の方法によっても製造することができる。図７−１〜図７−２は、この実施の形態３の半導体装置の他の製造方法の手順の一部の一例を模式的に示す断面図である。たとえば、上記の方法では、図６−２におけるＰ型シリコン基板１へのＮ型不純物注入と、図６−３におけるダイオード形成領域における素子分離絶縁膜４と埋込み酸化膜層２の開口に２種類のマスク（フォトレジスト１０６，１０７）を必要としていた。そこで、図６−１の状態から、素子分離絶縁膜４を形成したＰ型シリコン基板１上にフォトレジスト１０７を厚く形成し、ダイオード形成領域中の高濃度Ｐ型拡散層３２Ｐと高濃度Ｎ型拡散層３３Ｎの形成領域のみがマスクされないようにフォトレジスト１０７をパターニングする。そして、このフォトレジスト１０７をマスクにして斜め注入法により、高エネルギのリンなどのＮ型不純物のイオン注入を行う（図７−１）。ついで、同じフォトレジスト１０７をマスクにして、Ｐ型シリコン基板１の表面が露出するように、Ｐ型ＳＯＩ層３Ｐ−Ｂ，３Ｐ−Ｃとフォトレジスト１０７から露出している素子分離絶縁膜４と埋込み酸化膜層２をエッチングして除去する（図７−２）。その後は、上述した図６−４以降の手順と同様の手順によって、この実施の形態３による半導体装置が製造される。   Note that the method for manufacturing the semiconductor device shown in FIGS. 6-1 to 6-7 is an example, and can be manufactured by other methods. 7-1 to 7-2 are cross-sectional views schematically showing an example of part of the procedure of another method for manufacturing the semiconductor device of the third embodiment. For example, in the above method, there are two types of N-type impurity implantation into the P-type silicon substrate 1 in FIG. 6-2 and the openings of the element isolation insulating film 4 and the buried oxide film layer 2 in the diode formation region in FIG. Mask (photoresist 106, 107). Therefore, from the state of FIG. 6A, a thick photoresist 107 is formed on the P-type silicon substrate 1 on which the element isolation insulating film 4 is formed, and the high-concentration P-type diffusion layer 32P and the high-concentration N-type in the diode formation region. The photoresist 107 is patterned so that only the formation region of the diffusion layer 33N is not masked. Then, ion implantation of N-type impurities such as high energy phosphorus is performed by the oblique implantation method using the photoresist 107 as a mask (FIG. 7-1). Next, using the same photoresist 107 as a mask, the P-type SOI layers 3P-B and 3P-C and the element isolation insulating film 4 exposed from the photoresist 107 are exposed so that the surface of the P-type silicon substrate 1 is exposed. The buried oxide film layer 2 is removed by etching (FIG. 7-2). Thereafter, the semiconductor device according to the third embodiment is manufactured by the same procedure as that described above with reference to FIGS.

この実施の形態３によれば、実施の形態１の効果に加えて、ダイオード３０のアノードに接続される高濃度Ｐ型拡散層（コンタクト拡散層）とカソードに接続される高濃度Ｎ型拡散層（コンタクト拡散層）との間の距離が、製造工程の初期に形成した素子分離絶縁膜４の幅で決定されるため、高濃度拡散層３２Ｐ，３３Ｎの形成マスクの重ねずれマージンを考える必要がない。その結果、その重ねずれマージンの分だけ、素子面積を縮小することができるという効果を有する。   According to the third embodiment, in addition to the effects of the first embodiment, a high concentration P-type diffusion layer (contact diffusion layer) connected to the anode of the diode 30 and a high concentration N-type diffusion layer connected to the cathode. Since the distance to the (contact diffusion layer) is determined by the width of the element isolation insulating film 4 formed in the initial stage of the manufacturing process, it is necessary to consider the overlay deviation margin of the mask for forming the high concentration diffusion layers 32P and 33N. Absent. As a result, the element area can be reduced by the overlap margin.

実施の形態４．
図８は、この発明にかかる半導体装置の実施の形態４の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態３の半導体装置のダイオード３０のさらに左側に、埋込み酸化膜層２と素子分離絶縁膜４の周囲を絶縁膜サイドウォール５６で囲んだ積層膜を挟んで、Ｐ型シリコン基板１上に高濃度Ｐ型拡散層５５Ｐが形成される構造を有している。つまり、実施の形態３でダイオード３０としていた部分が、そのダイオードとその左側に形成された高濃度Ｐ型拡散層５５Ｐとで、ＰＮＰ型バイポーラトランジスタ５０を構成している。ここでは、高濃度Ｐ型拡散層５３Ｐがエミッタ、Ｎウェル層５２Ｎがベース、Ｐ型シリコン基板１がコレクタとして働く。このときのベースコンタクトは高濃度Ｎ型拡散層５４Ｎとなり、コレクタコンタクトは高濃度Ｐ型拡散層５５Ｐとなり、それぞれＳＯＩ基板表面から接続できる構造となっている。なお、このＰＮＰ型バイポーラトランジスタ５０の構造以外は、実施の形態３と同一であるので、同一の符号を付してその説明を省略している。このような構造によって、ＳＯＩ基板上に形成される寄生バイポーラトランジスタについても、エミッタ／ベース接合をエミッタ底面部に形成することができる。 Embodiment 4 FIG.
FIG. 8 is a partial sectional view schematically showing an example of the structure of the semiconductor device according to the fourth embodiment of the present invention. In this semiconductor device, on the further left side of the diode 30 of the semiconductor device of the third embodiment, a laminated film in which the periphery of the buried oxide film layer 2 and the element isolation insulating film 4 is surrounded by an insulating film side wall 56 is sandwiched between the P type. A high-concentration P-type diffusion layer 55P is formed on the silicon substrate 1. In other words, the portion which is the diode 30 in the third embodiment constitutes the PNP bipolar transistor 50 with the diode and the high-concentration P-type diffusion layer 55P formed on the left side thereof. Here, the high-concentration P-type diffusion layer 53P serves as an emitter, the N-well layer 52N serves as a base, and the P-type silicon substrate 1 serves as a collector. At this time, the base contact is a high-concentration N-type diffusion layer 54N, and the collector contact is a high-concentration P-type diffusion layer 55P, which can be connected from the surface of the SOI substrate. Since the structure other than the structure of the PNP bipolar transistor 50 is the same as that of the third embodiment, the same reference numerals are used and description thereof is omitted. With such a structure, an emitter / base junction can be formed on the bottom surface of the emitter of the parasitic bipolar transistor formed on the SOI substrate.

このＭＯＳトランジスタ１０Ｎとバイポーラトランジスタ５０を備える半導体装置の製造方法は、実施の形態３で説明した製造手順において、高濃度Ｐ型拡散層５５Ｐの形成領域の素子分離絶縁膜４と埋込み酸化膜層２を開口しておき、この開口部について、ＰチャネルＭＯＳトランジスタにおけるソース／ドレイン領域への高濃度Ｐ型不純物注入プロセスを行うようにすればよい。   In the method of manufacturing the semiconductor device including the MOS transistor 10N and the bipolar transistor 50, the element isolation insulating film 4 and the buried oxide film layer 2 in the region where the high-concentration P-type diffusion layer 55P is formed in the manufacturing procedure described in the third embodiment. And a high-concentration P-type impurity implantation process into the source / drain region of the P-channel MOS transistor may be performed on the opening.

この実施の形態４によれば、バイポーラトランジスタ５０のエミッタ／ベース接合がエミッタ底面部にできるため、ＰＮ接合ダイオードの場合と同様に、バルクと同じサイズで所望のコレクタ電流を流すことができる。また、ＳＯＩ膜内に形成されるバイポーラトランジスタでは、エミッタとベースとの間の側面部の接合しか利用できないのに比べ、底面部の接合も利用できるため、小さい領域にバイポーラトランジスタを形成することにより、素子を微細化することがきるという効果を有する。   According to the fourth embodiment, since the emitter / base junction of the bipolar transistor 50 can be formed on the bottom surface of the emitter, a desired collector current can be made to flow in the same size as the bulk as in the case of the PN junction diode. In addition, since the bipolar transistor formed in the SOI film can use only the junction of the side surface portion between the emitter and the base, the junction of the bottom surface portion can also be used. Therefore, by forming the bipolar transistor in a small region, This has the effect that the element can be miniaturized.

実施の形態５．
図９は、この発明にかかる半導体装置の実施の形態５の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態４の半導体装置のバイポーラトランジスタ形成領域におけるＰ型シリコン基板１に低濃度Ｎ型深ウェル層５１Ｎが形成され、この低濃度Ｎ型深ウェル層５１Ｎ中に高濃度Ｎ型拡散層５５ＮとＰウェル層５２Ｐが形成され、Ｐウェル層５２Ｐにさらに高濃度Ｐ型拡散層５３Ｐと高濃度Ｎ型拡散層５４Ｎが形成される構成を有する。つまり、実施の形態４では、ＰＮＰ型バイポーラトランジスタとなっていた領域がＮＰＮ型バイポーラトランジスタ５０となっている。この場合、高濃度Ｎ型拡散層５４Ｎがエミッタ、Ｐウェル層５２Ｐがベース、低濃度Ｎ型深ウェル層５１Ｎがコレクタとして働く。このとき、ベースコンタクトは高濃度Ｐ型拡散層５３Ｐとなり、コレクタコンタクトは高濃度Ｎ型拡散層５５Ｎとなり、それぞれＳＯＩ基板表面から接続できる構成となっている。なお、この構造以外は、実施の形態３，４と同一であるので、同一の符号を付してその説明を省略している。 Embodiment 5. FIG.
FIG. 9 is a partial sectional view schematically showing an example of the structure of the semiconductor device according to the fifth embodiment of the present invention. In this semiconductor device, a low-concentration N-type deep well layer 51N is formed on the P-type silicon substrate 1 in the bipolar transistor formation region of the semiconductor device of the fourth embodiment, and a high-concentration N-type is formed in the low-concentration N-type deep well layer 51N. A type diffusion layer 55N and a P well layer 52P are formed, and a high concentration P type diffusion layer 53P and a high concentration N type diffusion layer 54N are further formed in the P well layer 52P. That is, in the fourth embodiment, the NPN bipolar transistor 50 is a region that has been a PNP bipolar transistor. In this case, the high-concentration N-type diffusion layer 54N serves as an emitter, the P-well layer 52P serves as a base, and the low-concentration N-type deep well layer 51N serves as a collector. At this time, the base contact becomes the high-concentration P-type diffusion layer 53P, and the collector contact becomes the high-concentration N-type diffusion layer 55N, which can be connected from the surface of the SOI substrate. In addition, since it is the same as Embodiment 3 and 4 except this structure, the same code | symbol is attached | subjected and the description is abbreviate | omitted.

このＭＯＳトランジスタ１０Ｎとバイポーラトランジスタ５０を備える半導体装置の製造方法は、実施の形態３で説明した製造手順において、Ｎウェル層３５Ｎを形成する代わりに、高エネルギのイオン注入と熱処理による拡散で低濃度Ｎ型深ウェル層５１Ｎを形成した後に、同様な高エネルギのイオン注入と熱処理による拡散でＰウェル層５２Ｐを形成すればよい。また、高濃度Ｎ型拡散層５５Ｎの形成領域の素子分離絶縁膜４と埋込み酸化膜層２をＰ型シリコン基板１が露出するまで開口しておき、この開口部について、ＮチャネルＭＯＳトランジスタにおけるソース／ドレイン領域への高濃度Ｎ型不純物注入プロセスを行うようにすればよい。   The manufacturing method of the semiconductor device including the MOS transistor 10N and the bipolar transistor 50 is a low concentration by diffusion by high energy ion implantation and heat treatment instead of forming the N well layer 35N in the manufacturing procedure described in the third embodiment. After the N-type deep well layer 51N is formed, the P well layer 52P may be formed by similar high energy ion implantation and diffusion by heat treatment. Further, the element isolation insulating film 4 and the buried oxide film layer 2 in the formation region of the high-concentration N-type diffusion layer 55N are opened until the P-type silicon substrate 1 is exposed, and this opening is the source in the N-channel MOS transistor. / A high concentration N-type impurity implantation process may be performed in the drain region.

この実施の形態５によれば、実施の形態４の効果に加えて、バイポーラトランジスタのコレクタと基板とがＰＮ接合で分離されているため、基板と異なるコレクタ電位をとることができるという効果を有する。   According to the fifth embodiment, in addition to the effect of the fourth embodiment, since the collector of the bipolar transistor and the substrate are separated by the PN junction, the collector potential different from that of the substrate can be obtained. .

実施の形態６．
図１０は、この発明にかかる半導体装置の実施の形態６の構造の一例を模式的に示す一部断面図である。この半導体装置は、Ｐ型シリコン基板１のＰ型ＳＯＩ層３Ｐ−Ａ上にＮチャネルＭＯＳトランジスタ１０Ｎと、Ｐ型シリコン基板１上にＩ／Ｏ用の耐圧の高いＮＭＯＳトランジスタ（以下、Ｉ／Ｏ用ＮＭＯＳトランジスタという）７０Ｎとを有し、それぞれが素子分離絶縁膜４によって分離される構造を有している。なお、ＮチャネルＭＯＳトランジスタ（以下、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎと区別するために、ＮチャネルＳＯＩ−ＭＯＳトランジスタという）１０Ｎの構造は、上述した実施の形態１の構造と同一であるので、同一の符号を付してその詳細な説明を省略する。また、ＮチャネルＳＯＩ−ＭＯＳトランジスタ１０Ｎは、特許請求の範囲における第１のＭＯＳトランジスタに相当し、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎは、同じく第２のＭＯＳトランジスタに相当する。 Embodiment 6 FIG.
FIG. 10 is a partial cross-sectional view schematically showing an example of the structure of the semiconductor device according to the sixth embodiment of the present invention. This semiconductor device includes an N-channel MOS transistor 10N on a P-type SOI layer 3P-A of a P-type silicon substrate 1 and an NMOS transistor (hereinafter referred to as I / O) having a high I / O breakdown voltage on the P-type silicon substrate 1. 70N), each of which is isolated by the element isolation insulating film 4. The structure of the N-channel MOS transistor (hereinafter referred to as an N-channel SOI-MOS transistor for distinguishing from the I / O NMOS transistor 70N) 10N is the same as the structure of the first embodiment described above. The detailed description is abbreviate | omitted. The N-channel SOI-MOS transistor 10N corresponds to the first MOS transistor in the claims, and the I / O NMOS transistor 70N also corresponds to the second MOS transistor.

Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎは、埋込み酸化膜層２と素子分離絶縁膜４を除去して露出したＰ型シリコン基板１上に形成されたＰ型シリコンエピ層７５Ｐ上に、ＮＭＯＳトランジスタ１０Ｎのゲート絶縁膜１２よりも厚いゲート絶縁膜７２を有するゲート構造７１が形成され、その両側にソース／ドレイン領域が形成される構造を有する。ゲート構造７１は、Ｐ型シリコンエピ層７５Ｐ上にゲート絶縁膜７２とポリシリコンからなるゲート電極７３が所定の形状に形成され、その側面の周囲を覆うように絶縁膜サイドウォール７４が形成される構造を有する。また、ソース／ドレイン領域には、高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂが形成され、そのゲート構造７１付近にはＮ型エクステンション層７６Ｎ−Ａ，７６Ｎ−Ｂが形成されている。そして、ゲート電極７３、高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂには、電極のコンタクトと配線５Ｊ〜５Ｋが接合される。   The I / O NMOS transistor 70N includes a gate of the NMOS transistor 10N on the P-type silicon epilayer 75P formed on the P-type silicon substrate 1 exposed by removing the buried oxide film layer 2 and the element isolation insulating film 4. A gate structure 71 having a gate insulating film 72 thicker than the insulating film 12 is formed, and a source / drain region is formed on both sides thereof. In the gate structure 71, a gate insulating film 72 and a gate electrode 73 made of polysilicon are formed in a predetermined shape on a P-type silicon epi layer 75P, and an insulating film sidewall 74 is formed so as to cover the periphery of the side surface. It has a structure. Further, high-concentration N-type diffusion layers 77N-A and 77N-B are formed in the source / drain regions, and N-type extension layers 76N-A and 76N-B are formed in the vicinity of the gate structure 71. Then, electrode contacts and wirings 5J to 5K are joined to the gate electrode 73 and the high-concentration N-type diffusion layers 77N-A and 77N-B.

また，このＩ／Ｏ用ＮＭＯＳトランジスタ７０Ｎに素子分離絶縁膜４を挟んで、Ｐ型シリコン基板１の電位を固定するための電位固定部９０が形成される。この電位固定部９０は、埋込み酸化膜層２と素子分離絶縁膜４が除去され、Ｐ型シリコン基板１が露出した領域に形成されたＰ型シリコンエピ層にＰ型不純物を高濃度に注入した高濃度Ｐ型拡散層９１Ｐによって形成される。そして、高濃度Ｐ型拡散層９１Ｐには、電極のコンタクトと配線５Ｌが接合される。   Further, a potential fixing portion 90 for fixing the potential of the P-type silicon substrate 1 is formed by sandwiching the element isolation insulating film 4 between the I / O NMOS transistor 70N. In this potential fixing portion 90, the buried oxide film layer 2 and the element isolation insulating film 4 are removed, and a P-type impurity is implanted at a high concentration into a P-type silicon epilayer formed in a region where the P-type silicon substrate 1 is exposed. A high concentration P-type diffusion layer 91P is formed. The electrode contact and the wiring 5L are joined to the high concentration P-type diffusion layer 91P.

このＮＭＯＳトランジスタ１０ＮとＩ／Ｏ用ＮＭＯＳトランジスタ７０Ｎを備える半導体装置の製造方法は、実施の形態１の製造方法における図２−５において、Ｐ型シリコンエピ層３１Ｐの素子分離絶縁膜４を挟んださらに左側にもＰ型シリコンエピ層を形成し、その後、標準的なデュアルゲートプロセスを用いて、図の右側部には薄いゲート絶縁膜１２を形成し、左側には厚いゲート絶縁膜７２を形成したＮチャネルＭＯＳトランジスタ１０Ｎ，７０Ｎをそれぞれ形成すればよい。また、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎの左側に電位固定部９０用の高濃度Ｐ型拡散層９１Ｐを形成すればよい。   The manufacturing method of the semiconductor device including the NMOS transistor 10N and the I / O NMOS transistor 70N sandwiches the element isolation insulating film 4 of the P-type silicon epilayer 31P in FIG. 2-5 in the manufacturing method of the first embodiment. Further, a P-type silicon epi layer is formed on the left side, and then a thin gate insulating film 12 is formed on the right side of the figure and a thick gate insulating film 72 is formed on the left side using a standard dual gate process. N channel MOS transistors 10N and 70N may be formed. Further, a high-concentration P-type diffusion layer 91P for the potential fixing portion 90 may be formed on the left side of the I / O NMOS transistor 70N.

この実施の形態６によれば、ＬＳＩ内部のＭＯＳトランジスタはＳＯＩで構成され、低寄生容量のメリットを生かして低電圧で高速動作を実現することができ、一方、基板の電位を高濃度拡散層で構成される電位固定部９０でしっかりと固定できる構造になっているため、Ｉ／Ｏ用のＭＯＳトランジスタは、ソース／ドレイン間の耐圧を高くすることができるという効果を有する。これにより、外部とのインタフェースとなるＩ／Ｏ部のＭＯＳトランジスタでは、ＳＯＩデバイスのボディの電位がフローティングになり易いという影響を排除することができる。   According to the sixth embodiment, the MOS transistor in the LSI is composed of SOI, and can realize a high-speed operation at a low voltage by taking advantage of a low parasitic capacitance. Therefore, the MOS transistor for I / O has an effect that the breakdown voltage between the source and the drain can be increased. As a result, in the MOS transistor of the I / O section that serves as an interface with the outside, it is possible to eliminate the influence that the potential of the body of the SOI device tends to float.

実施の形態７．
図１１は、この発明にかかる半導体装置の実施の形態７の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態６において、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０ＮがＰ型シリコン基板１上に形成されるとともに、ＮチャネルＳＯＩ−ＭＯＳトランジスタがＰチャネルＳＯＩ−ＭＯＳトランジスタ１０Ｐとなっており、体積膨張した埋込み酸化膜層２ＡによってＰチャネルＳＯＩ−ＭＯＳトランジスタ１０ＰのＮ型ＳＯＩ層３Ｎ−Ａの端部が盛り上がった構造を有している。 Embodiment 7 FIG.
FIG. 11 is a partial cross-sectional view schematically showing an example of the structure of the semiconductor device according to the seventh embodiment of the present invention. In the semiconductor device according to the sixth embodiment, an I / O NMOS transistor 70N is formed on a P-type silicon substrate 1, and an N-channel SOI-MOS transistor is a P-channel SOI-MOS transistor 10P. The end portion of the N-type SOI layer 3N-A of the P-channel SOI-MOS transistor 10P is raised by the volume-expanded buried oxide film layer 2A.

ＰチャネルＳＯＩ−ＭＯＳトランジスタ１０Ｐは、埋込み酸化膜層２ＡのＮ型ＳＯＩ層３Ｎ−Ａ上にゲート構造１１が形成され、このゲート構造１１を挟んだＮ型ＳＯＩ層３Ｎ−Ａの両側の領域にはソース／ドレイン領域となる高濃度Ｐ型拡散層１５Ｐ−Ａ，１５Ｐ−Ｂが形成される構造を有する。また、Ｎ型ＳＯＩ層３Ｎ−Ａの高濃度Ｐ型拡散層１５Ｐ−Ａ，１５Ｐ−Ｂと隣接する領域には、Ｐ型エクステンション層１５Ｐ−Ａ，１５Ｐ−Ｂが形成されている。ゲート構造１１は、Ｎ型ＳＯＩ層３Ｎ−Ａ上に積層されたゲート絶縁膜１２とポリシリコンからなるゲート電極１３とが所定の形状にされ、その側面部を絶縁膜サイドウォール１４で覆った構造を有する。そして、ゲート電極１３、高濃度Ｐ型拡散層１６Ｐ−Ａ，１６Ｐ−Ｂには、電極のコンタクトと配線５Ａ〜５Ｃが接合される。なお、ＰチャネルＳＯＩ−ＭＯＳトランジスタ形成領域の周縁部付近で、埋込み酸化膜層２Ａが体積膨張をしており、これによりＮ型ＳＯＩ層３Ｎ−Ａは、ゲート構造１１が形成される中心部付近で表面が低く、素子分離絶縁膜４との境界付近で表面が高くなるように歪んだ構造となっている。   In the P-channel SOI-MOS transistor 10P, a gate structure 11 is formed on an N-type SOI layer 3N-A of the buried oxide film layer 2A, and in both regions of the N-type SOI layer 3N-A sandwiching the gate structure 11 Has a structure in which high-concentration P-type diffusion layers 15P-A and 15P-B serving as source / drain regions are formed. P-type extension layers 15P-A and 15P-B are formed in regions adjacent to the high-concentration P-type diffusion layers 15P-A and 15P-B of the N-type SOI layer 3N-A. The gate structure 11 has a structure in which a gate insulating film 12 and a gate electrode 13 made of polysilicon laminated on an N-type SOI layer 3N-A are formed in a predetermined shape, and the side surfaces thereof are covered with insulating film sidewalls 14. Have Then, electrode contacts and wirings 5A to 5C are joined to the gate electrode 13 and the high concentration P-type diffusion layers 16P-A and 16P-B. Note that the buried oxide film layer 2A has undergone volume expansion in the vicinity of the peripheral portion of the P channel SOI-MOS transistor formation region, so that the N-type SOI layer 3N-A is in the vicinity of the central portion where the gate structure 11 is formed. The surface is low and the structure is distorted so that the surface becomes high near the boundary with the element isolation insulating film 4.

一方のＩ／Ｏ用ＮチャネルＭＯＳトランジスタ７０Ｎは、素子分離絶縁膜４によって囲まれる領域中の埋込み酸化膜層２Ａと素子分離絶縁膜４が除去されたＰ型シリコン基板１上に形成される。素子分離絶縁膜４で囲まれる領域の中央付近にゲート構造７１が形成され、その両側にソース／ドレイン領域が形成される。ゲート構造７１は、Ｐ型シリコン基板１上に、ＰチャネルＳＯＩ−ＭＯＳトランジスタ１０Ｐのゲート絶縁膜１２よりも厚いゲート絶縁膜７２とポリシリコンからなるゲート電極７３が所定の形状に形成され、その側面を絶縁膜サイドウォール７４によって覆われた構造を有する。また、ソース／ドレイン領域は、ゲート構造７１を挟んだ両側のＰ型シリコン基板１上の領域に高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂを形成し、この高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂとゲート構造７１との境界付近にＮ型エクステンション層７６Ｎ−Ａ，７６Ｎ−Ｂが形成される構造となっている。また、高濃度Ｎ型拡散層７７Ｎ−Ａに隣接して、Ｐ型シリコン基板１の電位を固定するための電位固定部９０が形成される。この電位固定部９０は、埋込み酸化膜層２Ａと素子分離絶縁膜４が除去され、Ｐ型シリコン基板１が露出した領域にＰ型不純物を高濃度に注入した高濃度Ｐ型拡散層９２Ｐによって形成される。そして、ゲート電極７３、高濃度Ｎ型拡散層７７Ｎ−Ａ，７７Ｎ−Ｂおよび高濃度Ｐ型拡散層９２Ｐには、電極のコンタクトと配線５Ｊ〜５Ｌが接合される。   One I / O N-channel MOS transistor 70N is formed on the P-type silicon substrate 1 from which the buried oxide film layer 2A and the element isolation insulating film 4 in the region surrounded by the element isolation insulating film 4 have been removed. A gate structure 71 is formed near the center of the region surrounded by the element isolation insulating film 4, and source / drain regions are formed on both sides thereof. In the gate structure 71, a gate insulating film 72 thicker than the gate insulating film 12 of the P-channel SOI-MOS transistor 10P and a gate electrode 73 made of polysilicon are formed in a predetermined shape on the P-type silicon substrate 1, and the side surfaces thereof are formed. Is covered with an insulating film side wall 74. In the source / drain regions, high-concentration N-type diffusion layers 77N-A and 77N-B are formed in regions on the P-type silicon substrate 1 on both sides of the gate structure 71, and the high-concentration N-type diffusion layer 77N. N-type extension layers 76N-A and 76N-B are formed in the vicinity of the boundary between -A and 77N-B and the gate structure 71. A potential fixing portion 90 for fixing the potential of the P-type silicon substrate 1 is formed adjacent to the high concentration N-type diffusion layer 77N-A. The potential fixing portion 90 is formed by a high-concentration P-type diffusion layer 92P in which the buried oxide film layer 2A and the element isolation insulating film 4 are removed and a P-type impurity is implanted at a high concentration in a region where the P-type silicon substrate 1 is exposed. Is done. Electrode contacts and wirings 5J to 5L are joined to gate electrode 73, high concentration N type diffusion layers 77N-A and 77N-B, and high concentration P type diffusion layer 92P.

ここで、このような構造を有する半導体装置の製造方法について説明する。図１２−１〜図１２−４は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、実施の形態１の図２−１〜図２−２で説明したように、Ｐ型ＳＯＩ基板に、ＰチャネルＳＯＩ−ＭＯＳトランジスタ１０ＰとＩ／Ｏ用ＮＭＯＳトランジスタ７０Ｎを形成する領域以外に、素子分離絶縁膜４を形成する。このとき、たとえば、トレンチ分離法によって素子分離膜４を形成するときに使用した窒化膜１１０をそのまま残した状態とする（図１２−１）。   Here, a method for manufacturing a semiconductor device having such a structure will be described. 12A to 12D are cross-sectional views schematically showing the procedure of the semiconductor device manufacturing method according to the present invention. First, as described with reference to FIGS. 2-1 to 2-2 of the first embodiment, in addition to the region where the P-channel SOI-MOS transistor 10P and the I / O NMOS transistor 70N are formed on the P-type SOI substrate, An element isolation insulating film 4 is formed. At this time, for example, the nitride film 110 used when the element isolation film 4 is formed by the trench isolation method is left as it is (FIG. 12-1).

ついで、Ｐ型ＳＯＩ基板表面にフォトレジストを形成し、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎと電位固定部９０の形成領域をエッチングするようにフォトレジストをパターニングする。このフォトレジストパターンを用いて、上記それぞれの領域の窒化膜１１０、Ｐ型ＳＯＩ層３Ｐ−Ａ，３Ｐ−Ｂ、および埋込み酸化膜層２をそれぞれ除去してＰ型シリコン基板１を露出させる（図１２−２）。その後、熱酸化によりＰ型ＳＯＩ層３Ｐ−Ａの底端部を酸化する（図１２−３）。これにより、埋込み酸化膜層２はＰ型ＳＯＩ層３Ｐ−Ａの素子分離絶縁膜４と接する領域で体積膨張した埋込み酸化膜層２Ａとなる。そして、埋込み酸化膜層２Ａの体積膨張した部分の上位に形成されたＰ型ＳＯＩ層３Ｐ−Ａと窒化膜１１０は上方へと持ち上げられる構造となる。また、熱酸化により、Ｉ／Ｏ用ＮＭＯＳトランジスタ７０Ｎと電位固定部９０が形成される領域に露出させたＰ型シリコン基板１の表面には酸化膜１１１が形成される。このＰ型シリコン基板１の表面に形成された酸化膜１１１と、ＰチャネルＳＯＩ−ＭＯＳトランジスタ形成領域上に残された窒化膜１１０とをウエットエッチングなどにより除去する（図１２−４）。   Next, a photoresist is formed on the surface of the P-type SOI substrate, and the photoresist is patterned so as to etch the formation region of the I / O NMOS transistor 70N and the potential fixing unit 90. Using this photoresist pattern, nitride film 110, P-type SOI layers 3P-A and 3P-B, and buried oxide film layer 2 in each of the above regions are removed to expose P-type silicon substrate 1 (FIG. 12-2). Thereafter, the bottom end portion of the P-type SOI layer 3P-A is oxidized by thermal oxidation (FIG. 12-3). As a result, the buried oxide film layer 2 becomes a buried oxide film layer 2A having a volume expansion in a region in contact with the element isolation insulating film 4 of the P-type SOI layer 3P-A. Then, the P-type SOI layer 3P-A and the nitride film 110 formed above the volume-expanded portion of the buried oxide film layer 2A are lifted upward. Further, an oxide film 111 is formed on the surface of the P-type silicon substrate 1 exposed in the region where the I / O NMOS transistor 70N and the potential fixing unit 90 are formed by thermal oxidation. The oxide film 111 formed on the surface of the P-type silicon substrate 1 and the nitride film 110 left on the P-channel SOI-MOS transistor formation region are removed by wet etching or the like (FIG. 12-4).

その後、ＰチャネルＳＯＩ−ＭＯＳトランジスタ形成領域にＮウェル層を形成するためのイオン注入とアニール処理を行う。そして、標準的なデュアルゲートプロセスにしたがって、図の右側のＰチャネルＳＯＩ−ＭＯＳトランジスタ形成領域には薄いゲート絶縁膜１２を形成し、左側のＩ／Ｏ用ＮＭＯＳトランジスタ形成領域には厚いゲート絶縁膜７２を形成し、それぞれＰチャネルＭＯＳトランジスタ１０ＰとＮチャネルトランジスタ７０Ｎを形成することで、図１１に示される半導体装置が得られる。   Thereafter, ion implantation and annealing are performed to form an N well layer in the P channel SOI-MOS transistor formation region. Then, in accordance with a standard dual gate process, a thin gate insulating film 12 is formed in the P channel SOI-MOS transistor forming region on the right side of the figure, and a thick gate insulating film is formed on the left I / O NMOS transistor forming region. 11 is formed, and the P-channel MOS transistor 10P and the N-channel transistor 70N are formed, respectively, so that the semiconductor device shown in FIG. 11 is obtained.

この実施の形態７によれば、ＳＯＩ層表面が歪むことによって、ＳＯＩ層上に形成されるＭＯＳトランジスタのチャネル部に圧縮応力がかかり、モビリティが向上する。その結果、ＳＯＩ−ＭＯＳトランジスタの動作速度が向上するという効果を有する。一方、シリコン基板上に形成されたＩ／Ｏ用やアナログ用途のＭＯＳトランジスタは、歪を有するＳＯＩ層上には形成されないので、ばらつき増加の原因となる歪は発生しない。このように、速度性能を重視したトランジスタとばらつき低減を考慮したトランジスタを同一基板上で形成することができるという効果を有する。   According to the seventh embodiment, when the SOI layer surface is distorted, compressive stress is applied to the channel portion of the MOS transistor formed on the SOI layer, and mobility is improved. As a result, the operation speed of the SOI-MOS transistor is improved. On the other hand, MOS transistors for I / O and analog applications formed on a silicon substrate are not formed on a strained SOI layer, so that no strain that causes an increase in variation occurs. As described above, there is an effect that a transistor in which speed performance is important and a transistor in which variation is considered can be formed on the same substrate.

以上のように、この発明にかかる半導体装置は、ＰＮ接合ダイオード、バイポーラトランジスタ、Ｉ／Ｏ用やアナログ用途のＭＯＳトランジスタと、ＳＯＩ−ＭＯＳトランジスタを含むアナログＬＳＩデバイスに有用である。   As described above, the semiconductor device according to the present invention is useful for analog LSI devices including PN junction diodes, bipolar transistors, MOS transistors for I / O and analog use, and SOI-MOS transistors.

この発明による半導体装置の実施の形態１の構造の一例を模式的に示す一部断面図である。It is a partial cross section figure which shows typically an example of the structure of Embodiment 1 of the semiconductor device by this invention. この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 1). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 2). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 3). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 4). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 5). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 6). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その７）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 7). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その８）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 8). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その９）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 9). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１０）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 10). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 11). この発明による半導体装置の実施の形態２の構造の一例を模式的に示す一部断面図である。It is a partial cross section figure which shows typically an example of the structure of Embodiment 2 of the semiconductor device by this invention. この発明による半導体装置の製造方法の手順の一部を模式的に示す断面図である（その１）。It is sectional drawing which shows typically a part of procedure of the manufacturing method of the semiconductor device by this invention (the 1). この発明による半導体装置の製造方法の手順の一部を模式的に示す断面図である（その２）。It is sectional drawing which shows a part of procedure of the manufacturing method of the semiconductor device by this invention typically (the 2). この発明による半導体装置の実施の形態３の構造の一例を模式的に示す一部断面図である。It is a partial cross section figure which shows typically an example of the structure of Embodiment 3 of the semiconductor device by this invention. この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 1). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 2). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 3). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 4). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 5). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 6). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その７）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 7). この実施の形態２の半導体装置の他の製造方法の手順の一例を模式的に示す断面図である（その１）。It is sectional drawing which shows typically an example of the procedure of the other manufacturing method of the semiconductor device of this Embodiment 2 (the 1). この実施の形態２の半導体装置の他の製造方法の手順の一例を模式的に示す断面図である（その２）。It is sectional drawing which shows typically an example of the procedure of the other manufacturing method of the semiconductor device of this Embodiment 2 (the 2). この発明による半導体装置の実施の形態４の構造の一例を模式的に示す一部断面図である。It is a partial cross section figure which shows typically an example of the structure of Embodiment 4 of the semiconductor device by this invention. この発明による半導体装置の実施の形態５の構造の一例を模式的に示す一部断面図である。It is a partial cross section figure which shows typically an example of the structure of Embodiment 5 of the semiconductor device by this invention. この発明による半導体装置の実施の形態６の構造の一例を模式的に示す一部断面図である。It is a partial cross section figure which shows typically an example of the structure of Embodiment 6 of the semiconductor device by this invention. この発明による半導体装置の実施の形態７の構造の一例を模式的に示す一部断面図である。It is a partial cross section figure which shows typically an example of the structure of Embodiment 7 of the semiconductor device by this invention. この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 1). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 2). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 3). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 4). ＭＯＳトランジスタとダイオードが集積された従来のＳＯＩデバイスの断面構造を模式的に示す図である。It is a figure which shows typically the cross-section of the conventional SOI device with which the MOS transistor and the diode were integrated.

符号の説明Explanation of symbols

１ Ｐ型シリコン基板
２，２Ａ 埋込み酸化膜層
３Ｎ−Ａ Ｎ型ＳＯＩ層
３Ｐ−Ａ，３Ｐ−Ｂ，Ｃ Ｐ型ＳＯＩ層
４ 素子分離絶縁膜
５Ａ〜５Ｌ 配線
１０Ｎ ＮチャネルＭＯＳトランジスタ
１０Ｐ ＰチャネルＭＯＳトランジスタ
１１，７１ ゲート構造
１２，７２ ゲート絶縁膜
１３，７３ ゲート電極
１４，３６，５６，７４ 絶縁膜サイドウォール
１５Ｎ−Ａ，１５Ｎ−Ｂ，７６Ｎ−Ａ，７６Ｎ−Ｂ Ｎ型エクステンション層（Ｎ型拡散層）
１５Ｐ−Ａ，１５Ｐ−Ｂ Ｐ型エクステンション層（Ｐ型拡散層）
１６Ｎ−Ａ，１６Ｎ−Ｂ，３３Ｎ，５４Ｎ，５５Ｎ，７７Ｎ−Ａ，７７Ｎ−Ｂ 高濃度Ｎ型拡散層
３０ ダイオード
３１ シリコンエピ層
３１Ｎ Ｎ型シリコンエピ層
３１Ｐ Ｐ型シリコンエピ層
３２Ｐ，５３Ｐ，５５Ｐ，９１Ｐ，９２Ｐ 高濃度Ｐ型拡散層
３４ 絶縁膜
３５Ｎ，３７Ｎ Ｎウェル層
５０ バイポーラトランジスタ
５１Ｎ Ｎ型深ウェル層
５２Ｎ Ｎウェル層
５２Ｐ Ｐウェル層
７０ Ｉ／Ｏ用ＭＯＳトランジスタ
９０ 電位固定部 DESCRIPTION OF SYMBOLS 1 P type silicon substrate 2,2A Embedded oxide film layer 3N-A N type SOI layer 3P-A, 3P-B, CP P type SOI layer 4 Element isolation insulating film 5A-5L Wiring 10N N channel MOS transistor 10P P channel MOS Transistors 11, 71 Gate structures 12, 72 Gate insulating films 13, 73 Gate electrodes 14, 36, 56, 74 Insulating film sidewalls 15N-A, 15N-B, 76NA, 76N-B N-type extension layer (N-type) Diffusion layer)
15P-A, 15P-B P-type extension layer (P-type diffusion layer)
16N-A, 16N-B, 33N, 54N, 55N, 77N-A, 77N-B High-concentration N-type diffusion layer 30 Diode 31 Silicon epilayer 31N N-type silicon epilayer 31P P-type silicon epilayers 32P, 53P, 55P , 91P, 92P High-concentration P-type diffusion layer 34 Insulating film 35N, 37N N-well layer 50 Bipolar transistor 51N N-type deep well layer 52N N-well layer 52P P-well layer 70 I / O MOS transistor 90 Potential fixing portion

Claims (11)

半導体基板上に埋込み酸化膜層と半導体膜が順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタとＰＮ接合ダイオードが形成される半導体装置であって、
前記ＰＮ接合ダイオードは、前記埋込み酸化膜層と前記半導体膜を除去して得られる前記半導体基板上の領域に、所定の導電型の高濃度拡散層を形成してなることを特徴とする半導体装置。 A semiconductor device in which a MOS transistor and a PN junction diode are formed on an SOI substrate in which a buried oxide film layer and a semiconductor film are sequentially stacked on a semiconductor substrate,
The PN junction diode is formed by forming a high-concentration diffusion layer of a predetermined conductivity type in a region on the semiconductor substrate obtained by removing the buried oxide film layer and the semiconductor film. . 前記ＰＮ接合ダイオードは、
前記埋込み酸化膜層と前記半導体膜を除去した領域に形成した前記半導体基板と同一の導電型で同一の材料からなるエピタキシャル層と、
前記エピタキシャル層中に形成された前記エピタキシャル層とは異なる導電型の高濃度拡散層と、
を備えることを特徴とする請求項１に記載の半導体装置。 The PN junction diode is
An epitaxial layer made of the same material with the same conductivity type as the semiconductor substrate formed in the region where the buried oxide layer and the semiconductor film are removed;
A high-concentration diffusion layer having a conductivity type different from that of the epitaxial layer formed in the epitaxial layer;
The semiconductor device according to claim 1, comprising: 前記ＰＮ接合ダイオードは、前記半導体基板の導電型と異なるウェル層中に形成されることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the PN junction diode is formed in a well layer having a conductivity type different from that of the semiconductor substrate. 前記ＰＮ接合ダイオードは、所定の形状に前記半導体基板が露出するように前記埋込み酸化膜層を除去した２つの領域が所定の幅の埋込み酸化膜層を挟んで形成され、それぞれの領域に異なる導電型の高濃度拡散層を形成して構成されることを特徴とする請求項１に記載の半導体装置。   In the PN junction diode, two regions from which the buried oxide film layer is removed so as to expose the semiconductor substrate in a predetermined shape are formed with a buried oxide film layer having a predetermined width sandwiched between them, and different regions are provided in different regions. 2. The semiconductor device according to claim 1, wherein a high concentration diffusion layer of a mold is formed. 半導体基板上に埋込み酸化膜層と半導体膜が順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタとバイポーラトランジスタが形成される半導体装置であって、
前記バイポーラトランジスタは、前記埋込み酸化膜層と前記半導体膜を除去して露出した前記半導体基板に所定の導電型の高濃度拡散層を形成することによって構成されることを特徴とする半導体装置。 A semiconductor device in which a MOS transistor and a bipolar transistor are formed on an SOI substrate in which a buried oxide film layer and a semiconductor film are sequentially stacked on a semiconductor substrate,
The bipolar transistor is constituted by forming a high-concentration diffusion layer of a predetermined conductivity type on the semiconductor substrate exposed by removing the buried oxide film layer and the semiconductor film. 前記バイポーラトランジスタは、前記半導体基板が露出するように前記埋込み酸化膜層を除去した３つの所定の形状の領域が所定の幅の前記埋込み酸化膜層を挟んで並列に形成され、それぞれの領域に、前記バイポーラトランジスタのエミッタ、ベース、コレクタの層またはそのコンタクト層となる所定の導電型の高濃度拡散層を、前記エミッタ層またはそのコンタクト層と、ベースのコンタクト層またはベース層が隣接するように形成してなることを特徴とする請求項５に記載の半導体装置。   In the bipolar transistor, three regions having a predetermined shape from which the buried oxide film layer is removed so that the semiconductor substrate is exposed are formed in parallel with the buried oxide film layer having a predetermined width interposed therebetween. A high-concentration diffusion layer of a predetermined conductivity type serving as an emitter, base, collector layer or contact layer thereof of the bipolar transistor, so that the emitter layer or contact layer thereof is adjacent to a base contact layer or base layer. 6. The semiconductor device according to claim 5, wherein the semiconductor device is formed. 前記バイポーラトランジスタは、前記エミッタ層またはそのコンタクト層となる高濃度拡散層を、前記半導体基板とＰＮ接合を用いて分離可能なウェル層内に形成されることを特徴とする請求項５または６に記載の半導体装置。   7. The bipolar transistor according to claim 5, wherein a high-concentration diffusion layer serving as the emitter layer or its contact layer is formed in a well layer separable from the semiconductor substrate using a PN junction. The semiconductor device described. 半導体基板上に埋込み酸化膜層と半導体膜が順に積層されたＳＯＩ基板と、
前記ＳＯＩ基板上に形成される第１のＭＯＳトランジスタと、
前記埋込み酸化膜層と前記半導体膜を除去して得られる前記半導体基板上の領域に形成される前記第１のＭＯＳトランジスタよりも耐圧の高い第２のＭＯＳトランジスタと、
前記半導体基板の電位を固定する、前記半導体基板と同一の導電型の高濃度拡散層を有する電位固定部と、
を備えることを特徴とする半導体装置。 An SOI substrate in which a buried oxide film layer and a semiconductor film are sequentially laminated on a semiconductor substrate;
A first MOS transistor formed on the SOI substrate;
A second MOS transistor having a higher breakdown voltage than the first MOS transistor formed in a region on the semiconductor substrate obtained by removing the buried oxide film layer and the semiconductor film;
A potential fixing unit having a high-concentration diffusion layer of the same conductivity type as that of the semiconductor substrate, which fixes the potential of the semiconductor substrate;
A semiconductor device comprising: 前記第２のＭＯＳトランジスタと前記電位固定部は、前記埋込み酸化膜層と前記半導体膜を除去した領域に形成した前記半導体基板と同一の導電型で同一の材料からなるエピタキシャル層に形成されることを特徴とする請求項８に記載の半導体装置。   The second MOS transistor and the potential fixing portion are formed in an epitaxial layer made of the same material with the same conductivity type as the semiconductor substrate formed in the region where the buried oxide film layer and the semiconductor film are removed. The semiconductor device according to claim 8. 前記第２のＭＯＳトランジスタと前記電位固定部は、前記埋込み酸化膜層と前記半導体膜を除去して露出した前記半導体基板上に形成されることを特徴とする請求項８に記載の半導体装置。   9. The semiconductor device according to claim 8, wherein the second MOS transistor and the potential fixing portion are formed on the semiconductor substrate exposed by removing the buried oxide film layer and the semiconductor film. 前記第１のＭＯＳトランジスタは、前記半導体膜の周縁部の膜厚が厚くなるように体積膨張させた前記埋込み酸化膜に積層された前記半導体膜上に形成されることを特徴とする請求項８に記載の半導体装置。   9. The first MOS transistor is formed on the semiconductor film stacked on the buried oxide film that has been volume-expanded so that a film thickness of a peripheral portion of the semiconductor film is increased. A semiconductor device according to 1.
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