JP2007041571A - Semiconductor device, display device, and electronic equipment - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 137
- 239000003990 capacitor Substances 0.000 claims description 133
- 239000011159 matrix material Substances 0.000 claims description 13
- 239000010408 film Substances 0.000 description 212
- 239000010410 layer Substances 0.000 description 165
- 239000000758 substrate Substances 0.000 description 141
- 239000000463 material Substances 0.000 description 90
- 108091006146 Channels Proteins 0.000 description 60
- 230000006870 function Effects 0.000 description 41
- 238000000034 method Methods 0.000 description 37
- 150000002894 organic compounds Chemical class 0.000 description 28
- 239000012535 impurity Substances 0.000 description 26
- 229910021417 amorphous silicon Inorganic materials 0.000 description 25
- 238000005401 electroluminescence Methods 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- 230000002093 peripheral effect Effects 0.000 description 23
- 239000011521 glass Substances 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 239000012212 insulator Substances 0.000 description 21
- 239000011229 interlayer Substances 0.000 description 21
- 239000002585 base Substances 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 17
- 229910052782 aluminium Inorganic materials 0.000 description 16
- 238000007789 sealing Methods 0.000 description 16
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 230000007547 defect Effects 0.000 description 14
- 239000010409 thin film Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 230000009467 reduction Effects 0.000 description 12
- 239000011575 calcium Substances 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 11
- 150000001875 compounds Chemical class 0.000 description 10
- 230000005525 hole transport Effects 0.000 description 9
- 239000004033 plastic Substances 0.000 description 9
- 229920003023 plastic Polymers 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- 239000010453 quartz Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 239000002356 single layer Substances 0.000 description 8
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 8
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 229910052744 lithium Inorganic materials 0.000 description 7
- 239000003566 sealing material Substances 0.000 description 7
- 229910017073 AlLi Inorganic materials 0.000 description 6
- 229910017911 MgIn Inorganic materials 0.000 description 6
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000012788 optical film Substances 0.000 description 6
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 6
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 5
- 229910004261 CaF 2 Inorganic materials 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910052791 calcium Inorganic materials 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 230000002441 reversible effect Effects 0.000 description 5
- 239000000565 sealant Substances 0.000 description 5
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 230000005236 sound signal Effects 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 239000004925 Acrylic resin Substances 0.000 description 4
- 229920000178 Acrylic resin Polymers 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- -1 porphyrin compounds Chemical class 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000011701 zinc Substances 0.000 description 4
- UOCMXZLNHQBBOS-UHFFFAOYSA-N 2-(1,3-benzoxazol-2-yl)phenol zinc Chemical compound [Zn].Oc1ccccc1-c1nc2ccccc2o1.Oc1ccccc1-c1nc2ccccc2o1 UOCMXZLNHQBBOS-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- UHOVQNZJYSORNB-UHFFFAOYSA-N Benzene Chemical group C1=CC=CC=C1 UHOVQNZJYSORNB-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000002041 carbon nanotube Substances 0.000 description 3
- 229910021393 carbon nanotube Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000003086 colorant Substances 0.000 description 3
- 150000004696 coordination complex Chemical class 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- IYZMXHQDXZKNCY-UHFFFAOYSA-N 1-n,1-n-diphenyl-4-n,4-n-bis[4-(n-phenylanilino)phenyl]benzene-1,4-diamine Chemical compound C1=CC=CC=C1N(C=1C=CC(=CC=1)N(C=1C=CC(=CC=1)N(C=1C=CC=CC=1)C=1C=CC=CC=1)C=1C=CC(=CC=1)N(C=1C=CC=CC=1)C=1C=CC=CC=1)C1=CC=CC=C1 IYZMXHQDXZKNCY-UHFFFAOYSA-N 0.000 description 2
- DHDHJYNTEFLIHY-UHFFFAOYSA-N 4,7-diphenyl-1,10-phenanthroline Chemical compound C1=CC=CC=C1C1=CC=NC2=C1C=CC1=C(C=3C=CC=CC=3)C=CN=C21 DHDHJYNTEFLIHY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 2
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000007983 Tris buffer Substances 0.000 description 2
- 150000001408 amides Chemical class 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- UFVXQDWNSAGPHN-UHFFFAOYSA-K bis[(2-methylquinolin-8-yl)oxy]-(4-phenylphenoxy)alumane Chemical compound [Al+3].C1=CC=C([O-])C2=NC(C)=CC=C21.C1=CC=C([O-])C2=NC(C)=CC=C21.C1=CC([O-])=CC=C1C1=CC=CC=C1 UFVXQDWNSAGPHN-UHFFFAOYSA-K 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- XJHCXCQVJFPJIK-UHFFFAOYSA-M caesium fluoride Chemical compound [F-].[Cs+] XJHCXCQVJFPJIK-UHFFFAOYSA-M 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 239000011152 fibreglass Substances 0.000 description 2
- 239000007850 fluorescent dye Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 150000002484 inorganic compounds Chemical class 0.000 description 2
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Chemical compound [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 2
- IBHBKWKFFTZAHE-UHFFFAOYSA-N n-[4-[4-(n-naphthalen-1-ylanilino)phenyl]phenyl]-n-phenylnaphthalen-1-amine Chemical group C1=CC=CC=C1N(C=1C2=CC=CC=C2C=CC=1)C1=CC=C(C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C3=CC=CC=C3C=CC=2)C=C1 IBHBKWKFFTZAHE-UHFFFAOYSA-N 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 229920002620 polyvinyl fluoride Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- POILWHVDKZOXJZ-ARJAWSKDSA-M (z)-4-oxopent-2-en-2-olate Chemical compound C\C([O-])=C\C(C)=O POILWHVDKZOXJZ-ARJAWSKDSA-M 0.000 description 1
- UHXOHPVVEHBKKT-UHFFFAOYSA-N 1-(2,2-diphenylethenyl)-4-[4-(2,2-diphenylethenyl)phenyl]benzene Chemical group C=1C=C(C=2C=CC(C=C(C=3C=CC=CC=3)C=3C=CC=CC=3)=CC=2)C=CC=1C=C(C=1C=CC=CC=1)C1=CC=CC=C1 UHXOHPVVEHBKKT-UHFFFAOYSA-N 0.000 description 1
- VFMUXPQZKOKPOF-UHFFFAOYSA-N 2,3,7,8,12,13,17,18-octaethyl-21,23-dihydroporphyrin platinum Chemical compound [Pt].CCc1c(CC)c2cc3[nH]c(cc4nc(cc5[nH]c(cc1n2)c(CC)c5CC)c(CC)c4CC)c(CC)c3CC VFMUXPQZKOKPOF-UHFFFAOYSA-N 0.000 description 1
- SNTWKPAKVQFCCF-UHFFFAOYSA-N 2,3-dihydro-1h-triazole Chemical compound N1NC=CN1 SNTWKPAKVQFCCF-UHFFFAOYSA-N 0.000 description 1
- FQJQNLKWTRGIEB-UHFFFAOYSA-N 2-(4-tert-butylphenyl)-5-[3-[5-(4-tert-butylphenyl)-1,3,4-oxadiazol-2-yl]phenyl]-1,3,4-oxadiazole Chemical compound C1=CC(C(C)(C)C)=CC=C1C1=NN=C(C=2C=C(C=CC=2)C=2OC(=NN=2)C=2C=CC(=CC=2)C(C)(C)C)O1 FQJQNLKWTRGIEB-UHFFFAOYSA-N 0.000 description 1
- YLYPIBBGWLKELC-RMKNXTFCSA-N 2-[2-[(e)-2-[4-(dimethylamino)phenyl]ethenyl]-6-methylpyran-4-ylidene]propanedinitrile Chemical compound C1=CC(N(C)C)=CC=C1\C=C\C1=CC(=C(C#N)C#N)C=C(C)O1 YLYPIBBGWLKELC-RMKNXTFCSA-N 0.000 description 1
- OGGKVJMNFFSDEV-UHFFFAOYSA-N 3-methyl-n-[4-[4-(n-(3-methylphenyl)anilino)phenyl]phenyl]-n-phenylaniline Chemical group CC1=CC=CC(N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=C(C)C=CC=2)=C1 OGGKVJMNFFSDEV-UHFFFAOYSA-N 0.000 description 1
- 125000004860 4-ethylphenyl group Chemical group [H]C1=C([H])C(=C([H])C([H])=C1*)C([H])([H])C([H])([H])[H] 0.000 description 1
- 229920001621 AMOLED Polymers 0.000 description 1
- 229920002799 BoPET Polymers 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- 229920000298 Cellophane Polymers 0.000 description 1
- 241000284156 Clerodendrum quadriloculare Species 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000005041 Mylar™ Substances 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- ZCQWOFVYLHDMMC-UHFFFAOYSA-N Oxazole Chemical compound C1=COC=N1 ZCQWOFVYLHDMMC-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- FZWLAAWBMGSTSO-UHFFFAOYSA-N Thiazole Chemical compound C1=CSC=N1 FZWLAAWBMGSTSO-UHFFFAOYSA-N 0.000 description 1
- 206010047571 Visual impairment Diseases 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- CUJRVFIICFDLGR-UHFFFAOYSA-N acetylacetonate Chemical compound CC(=O)[CH-]C(C)=O CUJRVFIICFDLGR-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052783 alkali metal Inorganic materials 0.000 description 1
- 229910000272 alkali metal oxide Inorganic materials 0.000 description 1
- 150000001340 alkali metals Chemical class 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 150000004982 aromatic amines Chemical class 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- WZJYKHNJTSNBHV-UHFFFAOYSA-N benzo[h]quinoline Chemical group C1=CN=C2C3=CC=CC=C3C=CC2=C1 WZJYKHNJTSNBHV-UHFFFAOYSA-N 0.000 description 1
- GQVWHWAWLPCBHB-UHFFFAOYSA-L beryllium;benzo[h]quinolin-10-olate Chemical compound [Be+2].C1=CC=NC2=C3C([O-])=CC=CC3=CC=C21.C1=CC=NC2=C3C([O-])=CC=CC3=CC=C21 GQVWHWAWLPCBHB-UHFFFAOYSA-L 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- XZCJVWCMJYNSQO-UHFFFAOYSA-N butyl pbd Chemical compound C1=CC(C(C)(C)C)=CC=C1C1=NN=C(C=2C=CC(=CC=2)C=2C=CC=CC=2)O1 XZCJVWCMJYNSQO-UHFFFAOYSA-N 0.000 description 1
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 1
- 229910001634 calcium fluoride Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- XCJYREBRNVKWGJ-UHFFFAOYSA-N copper(II) phthalocyanine Chemical compound [Cu+2].C12=CC=CC=C2C(N=C2[N-]C(C3=CC=CC=C32)=N2)=NC1=NC([C]1C=CC=CC1=1)=NC=1N=C1[C]3C=CC=CC3=C2[N-]1 XCJYREBRNVKWGJ-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- RBTKNAXYKSUFRK-UHFFFAOYSA-N heliogen blue Chemical compound [Cu].[N-]1C2=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=NC([N-]1)=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=N2 RBTKNAXYKSUFRK-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- UEEXRMUCXBPYOV-UHFFFAOYSA-N iridium;2-phenylpyridine Chemical compound [Ir].C1=CC=CC=C1C1=CC=CC=N1.C1=CC=CC=C1C1=CC=CC=N1.C1=CC=CC=C1C1=CC=CC=N1 UEEXRMUCXBPYOV-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 239000003446 ligand Substances 0.000 description 1
- FUJCRWPEOMXPAD-UHFFFAOYSA-N lithium oxide Chemical compound [Li+].[Li+].[O-2] FUJCRWPEOMXPAD-UHFFFAOYSA-N 0.000 description 1
- 229910001947 lithium oxide Inorganic materials 0.000 description 1
- 125000000040 m-tolyl group Chemical group [H]C1=C([H])C(*)=C([H])C(=C1[H])C([H])([H])[H] 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- DCZNSJVFOQPSRV-UHFFFAOYSA-N n,n-diphenyl-4-[4-(n-phenylanilino)phenyl]aniline Chemical group C1=CC=CC=C1N(C=1C=CC(=CC=1)C=1C=CC(=CC=1)N(C=1C=CC=CC=1)C=1C=CC=CC=1)C1=CC=CC=C1 DCZNSJVFOQPSRV-UHFFFAOYSA-N 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 150000004866 oxadiazoles Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- IZMLNVKXKFSCDB-UHFFFAOYSA-N oxoindium;oxotin Chemical compound [In]=O.[Sn]=O IZMLNVKXKFSCDB-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 150000005041 phenanthrolines Chemical class 0.000 description 1
- IEQIEDJGQAUEQZ-UHFFFAOYSA-N phthalocyanine Chemical compound N1C(N=C2C3=CC=CC=C3C(N=C3C4=CC=CC=C4C(=N4)N3)=N2)=C(C=CC=C2)C2=C1N=C1C2=CC=CC=C2C4=N1 IEQIEDJGQAUEQZ-UHFFFAOYSA-N 0.000 description 1
- 229920000172 poly(styrenesulfonic acid) Polymers 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229940005642 polystyrene sulfonic acid Drugs 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 125000002943 quinolinyl group Chemical group N1=C(C=CC2=CC=CC=C12)* 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- GWDUZCIBPDVBJM-UHFFFAOYSA-L zinc;2-(2-hydroxyphenyl)-3h-1,3-benzothiazole-2-carboxylate Chemical compound [Zn+2].OC1=CC=CC=C1C1(C([O-])=O)SC2=CC=CC=C2N1.OC1=CC=CC=C1C1(C([O-])=O)SC2=CC=CC=C2N1 GWDUZCIBPDVBJM-UHFFFAOYSA-L 0.000 description 1
- QEPMORHSGFRDLW-UHFFFAOYSA-L zinc;2-(2-hydroxyphenyl)-3h-1,3-benzoxazole-2-carboxylate Chemical compound [Zn+2].OC1=CC=CC=C1C1(C([O-])=O)OC2=CC=CC=C2N1.OC1=CC=CC=C1C1(C([O-])=O)OC2=CC=CC=C2N1 QEPMORHSGFRDLW-UHFFFAOYSA-L 0.000 description 1
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Abstract
Description
本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り、信号によって輝度が変化する電流駆動型表示素子で形成された画素や、その画素を駆動させる信号線駆動回路や走査線駆動回路を含む表示装置に関する。また、その駆動方法に関する。また、その表示装置を表示部に有する電子機器に関する。 The present invention relates to a semiconductor device provided with a function of controlling a current supplied to a load with a transistor, and includes a pixel formed of a current-driven display element whose luminance changes according to a signal, a signal line driving circuit for driving the pixel, The present invention relates to a display device including a scan line driver circuit. Further, the present invention relates to the driving method. The present invention also relates to an electronic device having the display device in a display portion.
液晶などの表示素子で形成した表示装置である液晶ディスプレイ（ＬＣＤ）が広く普及している。しかし、近年、画素を発光ダイオード（ＬＥＤ）などの表示素子で形成した、いわゆる自発光型の表示装置、つまり、発光装置が注目を浴びている。このような自発光型の表示装置に用いられる表示素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。ＯＬＥＤなどの表示素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。なお、表示素子の輝度は、そこを流れる電流値によって制御されるものが多い。 A liquid crystal display (LCD), which is a display device formed with a display element such as a liquid crystal, is widely used. However, in recent years, a so-called self-luminous display device in which a pixel is formed of a display element such as a light emitting diode (LED), that is, a light emitting device has attracted attention. As a display element used in such a self-luminous display device, an organic light-emitting diode (also referred to as an organic light emitting diode (OLED), an organic EL element, or an electroluminescence (EL) element) attracts attention. It has been used for EL displays and the like. Since a display element such as an OLED is a self-luminous type, there are advantages such that the visibility of pixels is higher than that of a liquid crystal display, a backlight is unnecessary, and a response speed is high. Note that the luminance of the display element is often controlled by the value of a current flowing therethrough.
このような表示装置の階調を表現する駆動方式として、アナログ階調方式とデジタル階調方式がある。デジタル階調方式はデジタル制御で表示素子をオンオフさせ、階調を表現している。デジタル階調方式の場合、画素毎の輝度の均一性に優れているが、発光・非発光の２状態しかないため、このままでは、２階調しか表現できない。そこで、別の手法を組み合わせて、多階調化を図ることが行われている。多階調化のための手法としては、画素の発光面積に重みをつけてその選択により階調表示を行う面積階調方式と、発光時間に重みをつけてその選択により階調表示を行う時間階調方式とがある。そして、デジタル階調方式の場合には、高精細化にも適している時間階調法が用いられることが多い。一方、アナログ方式には、表示素子の発光強度をアナログ制御する方式と表示素子の発光時間をアナログ制御する方式がある。アナログ階調方式においては表示素子の発光強度をアナログ制御する方式がよく用いられている。そして、発光強度をアナログ制御する方式としては、画素毎の薄膜トランジスタ（以下ＴＦＴともいう）の特性のバラツキの影響を受けにくい電流入力電流駆動方式が用いられることが多い。 There are an analog gradation method and a digital gradation method as drive methods for expressing the gradation of such a display device. In the digital gradation method, the display element is turned on and off by digital control to express gradation. In the case of the digital gradation method, the luminance uniformity of each pixel is excellent, but since there are only two states of light emission and non-light emission, only two gradations can be expressed as it is. In view of this, multi-gradation is being achieved by combining different methods. As a method for multi-gradation, there are an area gradation method in which gradation display is performed by weighting the light emitting area of the pixel and selection is performed, and a time in which gradation display is performed by weighting the light emission time and selected. There is a gradation method. In the case of a digital gradation method, a time gradation method that is suitable for high definition is often used. On the other hand, the analog method includes a method of analog control of the light emission intensity of the display element and a method of analog control of the light emission time of the display element. In the analog gradation method, a method of analog control of the light emission intensity of the display element is often used. As a method for analog control of light emission intensity, a current input current driving method that is not easily affected by variations in characteristics of thin film transistors (hereinafter also referred to as TFTs) for each pixel is often used.
そして、単極性、つまりＰチャネル型またはＮチャネル型のいずれか一つの極性のトランジスタで構成される電流入力電流駆動型の画素が特許文献１や非特許文献１に開示されている。
特許文献１や非特許文献１では、表示素子に電流を供給する電源線の電位を一行ずつ変化させ、画素への信号書き込み時に表示素子へ電流が流れてしまうのを防いでいる。なぜなら、信号書き込み動作時に表示素子に電流が流れてしまうと、正しい信号が画素に入力できなくなってしまう。そのため、表示不良を起こしてしまう。
In
ところで、電源線からは発光素子へ大きな電流を供給する必要がある。よって、電源線の電位を一行ずつ変化させながら、かつ大きな電流を供給するためには、大きな電流を制御できるスイッチを配置する必要がある。そのため、回路のトランジスタサイズを大きくしなければならないという問題がある。トランジスタサイズを大きくすると、トランジスタでの消費電力が大きくなってしまう。 By the way, it is necessary to supply a large current from the power supply line to the light emitting element. Therefore, in order to supply a large current while changing the potential of the power supply line for each row, it is necessary to provide a switch capable of controlling the large current. Therefore, there is a problem that the transistor size of the circuit must be increased. When the transistor size is increased, the power consumption of the transistor increases.
また、非特許文献１や特許文献１のような従来の構成では、信号書き込み動作時には表示素子を駆動するトランジスタは、Ｖｄｓ＝Ｖｇｓとなり、発光動作時にはＶｄｓ＞Ｖｇｓとなる。よって、トランジスタの飽和領域での定電流特性（電流のフラット性）が悪くなると、信号書き込み動作時と発光動作時とで電流値が大きく異なってしまう。
In the conventional configuration such as Non-Patent
そこで本発明は、表示素子へ電流を供給する電源線の電位を一行ずつ変化させずに、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことが可能な表示装置を提供することを課題とする。 Accordingly, the present invention provides a display device capable of preventing current from flowing to a display element during a signal writing operation without changing the potential of a power supply line that supplies current to the display element line by line. Let it be an issue.
本発明は、トランジスタに所定の電流を流してトランジスタのゲートソース間電圧を設定する際、トランジスタのソース端子に接続された負荷に電流がながれないようにするため、トランジスタのゲート端子の電位を調整する。そのため、トランジスタのゲート端子に接続された配線とトランジスタのドレイン端子に接続された配線とを異なる電位にする。 The present invention adjusts the potential of the gate terminal of the transistor in order to prevent the current from flowing to the load connected to the source terminal of the transistor when setting a voltage between the gate and source of the transistor by passing a predetermined current through the transistor. To do. For this reason, the wiring connected to the gate terminal of the transistor and the wiring connected to the drain terminal of the transistor have different potentials.
つまり、トランジスタのゲート端子の電位をトランジスタのドレイン端子の電位より高く又は低くすることにより、トランジスタのソース端子の電位を調整し、負荷に電流が流れないようにする。 That is, by setting the potential of the gate terminal of the transistor higher or lower than the potential of the drain terminal of the transistor, the potential of the source terminal of the transistor is adjusted so that no current flows to the load.
以下に具体的な構成を示す。 A specific configuration is shown below.
本発明の半導体装置は、トランジスタと、第１のスイッチと、第２のスイッチと、容量素子と、第１の配線と、第２の配線と、第３の配線と、負荷と、を有し、トランジスタは、第１端子が第１のスイッチを介して第１の配線と接続され、第２端子が第２の配線と接続され、ゲート端子が第２のスイッチを介して第３の配線と接続され、容量素子はトランジスタのゲート端子と第１端子との間に接続され、負荷はトランジスタの第１端子に接続されている。 A semiconductor device of the present invention includes a transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, a third wiring, and a load. The transistor has a first terminal connected to the first wiring through the first switch, a second terminal connected to the second wiring, and a gate terminal connected to the third wiring through the second switch. The capacitive element is connected between the gate terminal and the first terminal of the transistor, and the load is connected to the first terminal of the transistor.
また、本発明の半導体装置は、上記構成において、第２の配線及び第３の配線には所定の電位が入力されていることを特徴とする半導体装置。 In the semiconductor device of the invention having the above structure, a predetermined potential is input to the second wiring and the third wiring.
また、本発明の半導体装置は、トランジスタと、第１のスイッチと、第２のスイッチと、容量素子と、第１の配線と、第２の配線と、第３の配線と、負荷と、を有し、トランジスタは、第１端子が第１のスイッチを介して第１の配線と接続され、第２端子が第２の配線と接続され、ゲート端子が第２のスイッチを介して第３の配線と接続され、容量素子はトランジスタのゲート端子と第１端子との間に接続され、負荷はトランジスタの第１端子に接続され、第３の配線の電位は第２の配線の電位よりも低い。 In addition, a semiconductor device of the present invention includes a transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, a third wiring, and a load. The transistor has a first terminal connected to the first wiring through the first switch, a second terminal connected to the second wiring, and a gate terminal connected to the third wiring through the second switch. The capacitor is connected between the gate terminal and the first terminal of the transistor, the load is connected to the first terminal of the transistor, and the potential of the third wiring is lower than the potential of the second wiring. .
また、本発明の半導体装置は、トランジスタと、第１のスイッチと、第２のスイッチと、容量素子と、第１の配線と、第２の配線と、第３の配線と、負荷と、を有し、トランジスタは、第１端子が第１のスイッチを介して第１の配線と接続され、第２端子が第２の配線と接続され、ゲート端子が第２のスイッチを介して第３の配線と接続され、容量素子はトランジスタのゲート端子と第１端子との間に接続され、負荷はトランジスタの第１端子に接続され、第２の配線及び第３の配線には所定の電位が入力され、第１のスイッチ及び第２のスイッチがオンし、且つ第１の配線に電流が流れるとき、トランジスタには電流が流れ、負荷には電流が流れず、第１のスイッチ及び第２のスイッチがオフすると、前記トランジスタ及び前記負荷に電流が流れる。 In addition, a semiconductor device of the present invention includes a transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, a third wiring, and a load. The transistor has a first terminal connected to the first wiring through the first switch, a second terminal connected to the second wiring, and a gate terminal connected to the third wiring through the second switch. The capacitor is connected between the gate terminal and the first terminal of the transistor, the load is connected to the first terminal of the transistor, and a predetermined potential is input to the second wiring and the third wiring. When the first switch and the second switch are turned on and a current flows through the first wiring, a current flows through the transistor and a current does not flow through the load. The first switch and the second switch Is turned off, current flows into the transistor and the load. It flows.
また、本発明の半導体装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、負荷と、を有し、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が第３の配線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が第１の配線に接続され、第１端子が第２の配線と接続され、第３のトランジスタは、ゲート端子が第１の配線に接続され、第２端子が第４の配線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、負荷は第１のトランジスタの第１端子に接続されている。 The semiconductor device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, The first transistor has a first terminal connected to the second terminal of the second transistor, a second terminal connected to the third wiring, and a gate terminal connected to the first terminal. The second transistor has a gate terminal connected to the first wiring, the first terminal connected to the second wiring, and the third transistor has a gate terminal connected to the first terminal of the third transistor. 1 is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitor is connected between the gate terminal and the first terminal of the first transistor, and the load is the first terminal of the first transistor. It is connected to the.
また、本発明の半導体装置は、上記構成において、第３の配線及び第４の配線には所定の電位が入力されている。 In the semiconductor device of the present invention having the above structure, a predetermined potential is input to the third wiring and the fourth wiring.
また、本発明の半導体装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、負荷と、を有し、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が第３の配線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が第１の配線に接続され、第１端子が第２の配線と接続され、第３のトランジスタは、ゲート端子が第１の配線に接続され、第２端子が第４の配線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、負荷は第１のトランジスタの第１端子に接続され、第４の配線の電位は第３の配線の電位よりも低い。 The semiconductor device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, The first transistor has a first terminal connected to the second terminal of the second transistor, a second terminal connected to the third wiring, and a gate terminal connected to the first terminal. The second transistor has a gate terminal connected to the first wiring, the first terminal connected to the second wiring, and the third transistor has a gate terminal connected to the first terminal of the third transistor. 1 is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitor is connected between the gate terminal and the first terminal of the first transistor, and the load is the first terminal of the first transistor. And the potential of the fourth wiring is lower than the potential of the third wiring. .
また、本発明の半導体装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、負荷と、を有し、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が第３の配線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が第１の配線に接続され、第１端子が第２の配線と接続され、第３のトランジスタは、ゲート端子が第１の配線に接続され、第２端子が第４の配線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、負荷は第１のトランジスタの第１端子に接続され、第１の配線に入力される信号により第２のトランジスタ及び第３のトランジスタがオンし、且つ第１の配線に電流が流れるとき、第１のトランジスタには電流が流れ、負荷には電流が流れず、第２のトランジスタ及び第３のトランジスタがオフすると、前記第１のトランジスタ及び前記負荷に電流が流れる。 The semiconductor device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, The first transistor has a first terminal connected to the second terminal of the second transistor, a second terminal connected to the third wiring, and a gate terminal connected to the first terminal. The second transistor has a gate terminal connected to the first wiring, the first terminal connected to the second wiring, and the third transistor has a gate terminal connected to the first terminal of the third transistor. 1 is connected to the first wiring, the second terminal is connected to the fourth wiring, the capacitor is connected between the gate terminal and the first terminal of the first transistor, and the load is the first terminal of the first transistor. Is connected to the first wiring and the second traffic is input by a signal input to the first wiring. When the register and the third transistor are turned on and a current flows through the first wiring, the current flows through the first transistor, the current does not flow through the load, and the second transistor and the third transistor are turned off. Then, a current flows through the first transistor and the load.
また、本発明の表示装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極との間に発光層を有する発光素子と、を有し、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が第３の配線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が第１の配線に接続され、第１端子が第２の配線と接続され、第３のトランジスタは、ゲート端子が第１の配線に接続され、第２端子が第４の配線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、発光素子は画素電極が第１のトランジスタの第１端子に接続されている。 The display device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, 4 and a light emitting element having a light emitting layer between the pixel electrode and the counter electrode, the first transistor has a first terminal connected to a second terminal of the second transistor, The terminal is connected to the third wiring, the gate terminal is connected to the first terminal of the third transistor, the second transistor has the gate terminal connected to the first wiring, and the first terminal is connected to the second wiring. The third transistor has a gate terminal connected to the first wiring, a second terminal connected to the fourth wiring, and a capacitor between the gate terminal and the first terminal of the first transistor. The pixel electrode of the light emitting element is connected to the first end of the first transistor. It is connected to.
また、本発明の表示装置は、上記構成において、第３の配線及び第４の配線には所定の電位が入力されている。 In the display device of the invention having the above structure, a predetermined potential is input to the third wiring and the fourth wiring.
また、本発明の表示装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極との間に発光層を有する発光素子と、を有し、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が第３の配線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が第１の配線に接続され、第１端子が第２の配線と接続され、第３のトランジスタは、ゲート端子が第１の配線に接続され、第２端子が第４の配線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、発光素子は画素電極が第１のトランジスタの第１端子に接続され、第４の配線の電位は第３の配線の電位よりも低い。 The display device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, 4 and a light emitting element having a light emitting layer between the pixel electrode and the counter electrode, the first transistor has a first terminal connected to a second terminal of the second transistor, The terminal is connected to the third wiring, the gate terminal is connected to the first terminal of the third transistor, the second transistor has the gate terminal connected to the first wiring, and the first terminal is connected to the second wiring. The third transistor has a gate terminal connected to the first wiring, a second terminal connected to the fourth wiring, and a capacitor between the gate terminal and the first terminal of the first transistor. The pixel electrode of the light emitting element is connected to the first end of the first transistor. Is connected to the potential of the fourth wiring is lower than the potential of the third wiring.
また、本発明の表示装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極との間に発光層を有する発光素子と、を有し、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が第３の配線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が第１の配線に接続され、第１端子が第２の配線と接続され、第３のトランジスタは、ゲート端子が第１の配線に接続され、第２端子が第４の配線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、発光素子は画素電極が第１のトランジスタの第１端子に接続され、第１の配線に入力される信号により第２のトランジスタ及び第３のトランジスタがオンし、且つ第１の配線に電流が流れるとき、第１のトランジスタには電流が流れ、発光素子には電流が流れず、第２のトランジスタ及び第３のトランジスタがオフすると、前記第１のトランジスタ及び前記発光素子に電流が流れる。 The display device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, 4 and a light emitting element having a light emitting layer between the pixel electrode and the counter electrode, the first transistor has a first terminal connected to a second terminal of the second transistor, The terminal is connected to the third wiring, the gate terminal is connected to the first terminal of the third transistor, the second transistor has the gate terminal connected to the first wiring, and the first terminal is connected to the second wiring. The third transistor has a gate terminal connected to the first wiring, a second terminal connected to the fourth wiring, and a capacitor between the gate terminal and the first terminal of the first transistor. The pixel electrode of the light emitting element is connected to the first end of the first transistor. When the second transistor and the third transistor are turned on by a signal input to the first wiring and a current flows through the first wiring, a current flows through the first transistor, and the light-emitting element No current flows through the transistor, and when the second transistor and the third transistor are turned off, a current flows through the first transistor and the light emitting element.
また、本発明の表示装置は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極との間に発光層を有する発光素子と、を有し、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が第３の配線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が第１の配線に接続され、第１端子が第２の配線と接続され、第３のトランジスタは、ゲート端子が第１の配線に接続され、第２端子が第４の配線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、発光素子は画素電極が第１のトランジスタの第１端子に接続され、第４の配線の電位は対向電極の電位と等しい。 The display device of the present invention includes a first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, 4 and a light emitting element having a light emitting layer between the pixel electrode and the counter electrode, the first transistor has a first terminal connected to a second terminal of the second transistor, The terminal is connected to the third wiring, the gate terminal is connected to the first terminal of the third transistor, the second transistor has the gate terminal connected to the first wiring, and the first terminal is connected to the second wiring. The third transistor has a gate terminal connected to the first wiring, a second terminal connected to the fourth wiring, and a capacitor between the gate terminal and the first terminal of the first transistor. The pixel electrode of the light emitting element is connected to the first end of the first transistor. Is connected to the potential of the fourth wiring is equal to the potential of the counter electrode.
また、本発明の表示装置は、走査線駆動回路と、信号線駆動回路と、画素部と、を有し、画素部には、走査線駆動回路から伸張して配置された複数の走査線と、信号線駆動回路から伸張して配置された複数の信号線と、走査線と信号線とに対応してマトリクスに配置された複数の画素と、を備え、画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、走査線と、信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が電源線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が走査線に接続され、第１端子が信号線と接続され、第３のトランジスタは、ゲート端子が走査線に接続され、第２端子がバイアス線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、発光素子は画素電極が第１のトランジスタの第１端子に接続されている。
In addition, the display device of the present invention includes a scan line driver circuit, a signal line driver circuit, and a pixel portion, and the pixel portion includes a plurality of scan lines arranged extending from the scan line driver circuit. A plurality of signal lines arranged extending from the signal line driver circuit, and a plurality of pixels arranged in a matrix corresponding to the scanning lines and the signal lines, wherein the pixels include a first transistor, A second transistor, a third transistor, a capacitor, a scanning line, a signal line, a power supply line, a bias line, and a light-emitting element having a light-emitting layer between a pixel electrode and a counter electrode, The first transistor has a first terminal connected to the second terminal of the second transistor, a second terminal connected to the power supply line, a gate terminal connected to the first terminal of the third transistor, In the
また、本発明の表示装置は、走査線駆動回路と、信号線駆動回路と、画素部と、を有し、画素部には、走査線駆動回路から伸張して配置された複数の走査線と、信号線駆動回路から伸張して配置された複数の信号線と、走査線と信号線とに対応してマトリクスに配置された複数の画素と、を備え、画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、走査線と、信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が電源線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が走査線に接続され、第１端子が信号線と接続され、第３のトランジスタは、ゲート端子が走査線に接続され、第２端子がバイアス線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、発光素子は画素電極が第１のトランジスタの第１端子に接続され、バイアス線の電位は電源線の電位よりも低い。
In addition, the display device of the present invention includes a scan line driver circuit, a signal line driver circuit, and a pixel portion, and the pixel portion includes a plurality of scan lines arranged extending from the scan line driver circuit. A plurality of signal lines arranged extending from the signal line driver circuit, and a plurality of pixels arranged in a matrix corresponding to the scanning lines and the signal lines, wherein the pixels include a first transistor, A second transistor, a third transistor, a capacitor, a scanning line, a signal line, a power supply line, a bias line, and a light-emitting element having a light-emitting layer between a pixel electrode and a counter electrode, The first transistor has a first terminal connected to the second terminal of the second transistor, a second terminal connected to the power supply line, a gate terminal connected to the first terminal of the third transistor, In the
また、本発明の表示装置は、走査線駆動回路と、信号線駆動回路と、画素部と、を有し、画素部には、走査線駆動回路から伸張して配置された複数の走査線と、信号線駆動回路から伸張して配置された複数の信号線と、走査線と信号線とに対応してマトリクスに配置された複数の画素と、を備え、画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、走査線と、信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が電源線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が走査線に接続され、第１端子が信号線と接続され、第３のトランジスタは、ゲート端子が走査線に接続され、第２端子がバイアス線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、走査線に入力される信号により第２のトランジスタ及び第３のトランジスタがオンし、且つ信号線に信号電流が流れるとき、第１のトランジスタには電流が流れ、発光素子には電流が流れず、第２のトランジスタ及び第３のトランジスタがオフすると、前記第１のトランジスタ及び前記発光素子に電流が流れる。
In addition, the display device of the present invention includes a scan line driver circuit, a signal line driver circuit, and a pixel portion, and the pixel portion includes a plurality of scan lines arranged extending from the scan line driver circuit. A plurality of signal lines arranged extending from the signal line driver circuit, and a plurality of pixels arranged in a matrix corresponding to the scanning lines and the signal lines, wherein the pixels include a first transistor, A second transistor, a third transistor, a capacitor, a scanning line, a signal line, a power supply line, a bias line, and a light-emitting element having a light-emitting layer between a pixel electrode and a counter electrode, The first transistor has a first terminal connected to the second terminal of the second transistor, a second terminal connected to the power supply line, a gate terminal connected to the first terminal of the third transistor, In the
また、本発明の表示装置は、走査線駆動回路と、信号線駆動回路と、画素部と、を有し、画素部には、走査線駆動回路から伸張して配置された複数の走査線と、信号線駆動回路から伸張して配置された複数の信号線と、走査線と信号線とに対応してマトリクスに配置された複数の画素と、を備え、画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、走査線と、信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、第１のトランジスタは、第１端子が第２のトランジスタの第２端子と接続され、第２端子が電源線と接続され、ゲート端子が第３のトランジスタの第１端子と接続され、第２のトランジスタは、ゲート端子が走査線に接続され、第１端子が信号線と接続され、第３のトランジスタは、ゲート端子が走査線に接続され、第２端子がバイアス線に接続され、容量素子は第１のトランジスタのゲート端子と第１端子との間に接続され、発光素子は画素電極が第１のトランジスタの第１端子に接続され、バイアス線の電位は対向電極の電位と等しい。
In addition, the display device of the present invention includes a scan line driver circuit, a signal line driver circuit, and a pixel portion, and the pixel portion includes a plurality of scan lines arranged extending from the scan line driver circuit. A plurality of signal lines arranged extending from the signal line driver circuit, and a plurality of pixels arranged in a matrix corresponding to the scanning lines and the signal lines, wherein the pixels include a first transistor, A second transistor, a third transistor, a capacitor, a scanning line, a signal line, a power supply line, a bias line, and a light-emitting element having a light-emitting layer between a pixel electrode and a counter electrode, The first transistor has a first terminal connected to the second terminal of the second transistor, a second terminal connected to the power supply line, a gate terminal connected to the first terminal of the third transistor, The
また、本発明の表示装置は、上記構成において、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタがＮチャネル型トランジスタである。 In the display device of the invention having the above structure, the first transistor, the second transistor, and the third transistor are N-channel transistors.
また、本発明の表示装置は、上記構成において、Ｎチャネル型トランジスタの半導体層に非晶質半導体膜が用いられている。 In the display device of the invention having the above structure, an amorphous semiconductor film is used as a semiconductor layer of the N-channel transistor.
なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、スイッチを介して出力する電圧（つまりスイッチへの入力電圧）が、出力電圧に対して、高かったり、低かったりして、状況が変化する場合においても、適切に動作させることが出来る。 Note that various types of switches can be used as a switch shown in the present invention, and examples thereof include an electrical switch and a mechanical switch. In other words, any device can be used as long as it can control the flow of current, and it is not limited to a specific device, and various devices can be used. For example, a transistor, a diode (a PN diode, a PIN diode, a Schottky diode, a diode-connected transistor, or the like), or a logic circuit that is a combination thereof may be used. Therefore, when a transistor is used as a switch, the transistor operates as a mere switch, and thus the polarity (conductivity type) of the transistor is not particularly limited. However, when it is desirable that the off-state current is small, it is desirable to use a transistor having a polarity with a small off-state current. As a transistor with low off-state current, there are a transistor provided with an LDD region and a transistor having a multi-gate structure. Further, when the transistor operated as a switch operates at a source terminal potential close to a low potential power source (Vss, GND, 0 V, etc.), the N-channel type is used. On the contrary, the source terminal potential is a high potential. When operating in a state close to the side power supply (Vdd or the like), it is desirable to use a P-channel type. This is because the absolute value of the voltage between the gate and the source can be increased, so that it can easily operate as a switch. Note that both N-channel and P-channel switches may be used as CMOS switches. When a CMOS switch is used, the voltage output through the switch (that is, the input voltage to the switch) is high or low with respect to the output voltage, so that the switch operates properly even when the situation changes. I can do it.
なお、本発明において、接続されているとは、電気的に接続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が配置されていてもよい。あるいは、間に他の素子を挟まずに、直接接続されて、配置されていてもよい。なお、電気的な接続を可能とする他の素子を間に介さずに接続されていて、直接接続されている場合のみを含む場合であって、電気的に接続されている場合を含まない場合には、直接接続されている、と記載するものとする。なお、電気的に接続されている、と記載する場合は、電気的に接続されている場合と直接接続されている場合とを含むものとする。 Note that in the present invention, the term “connected” includes the case of being electrically connected and the case of being directly connected. Therefore, in the configuration disclosed by the present invention, in addition to a predetermined connection relationship, other elements (for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, etc.) that can be electrically connected are arranged. May be. Alternatively, they may be arranged directly connected without interposing another element therebetween. In addition, it is a case where it is connected without interposing other elements that enable electrical connection, and includes only the case where it is directly connected, and does not include the case where it is electrically connected Shall be described as being directly connected. Note that the description of being electrically connected includes the case of being electrically connected and the case of being directly connected.
なお、表示素子は、様々な形態を用いることが出来る。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物材料び無機材料を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、光回折素子、放電素子、微少鏡面素子（ＤＭＤ：Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、圧電素子、カーボンナノチューブなど、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いたＥＬパネル方式の表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ：Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた液晶パネル方式の表示装置としては液晶ディスプレイ、電子インクを用いたデジタルペーパー方式の表示装置としては電子ペーパー、光回折素子を用いた表示装置としてはグレーティングライトバルブ（ＧＬＶ）方式のディスプレイ、放電素子を用いたＰＤＰ（Ｐｌａｚｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）方式のディスプレイとしてはプラズマディスプレイ、微少鏡面素子を用いたＤＭＤパネル方式の表示装置としてはデジタル・ライト・プロセッシング（ＤＬＰ）方式の表示装置、圧電素子を用いた表示装置としては圧電セラミックディスプレイ、カーボンナノチューブを用いた表示装置としてはナノ放射ディスプレイ（ＮＥＤ：Ｎａｎｏ Ｅｍｉｓｓｉｖｅ Ｄｉｓｐｌａｙ）、などがある。 Note that various forms of display elements can be used. For example, EL elements (organic EL elements, inorganic EL elements or EL elements including organic materials and inorganic materials), electron-emitting elements, liquid crystal elements, electronic ink, light diffraction elements, discharge elements, micromirror devices (DMD: Digital Micromirror Device) ), A display medium whose contrast is changed by an electromagnetic action, such as a piezoelectric element or a carbon nanotube, can be applied. An EL panel type display device using an EL element is used as an EL display, and a display device using an electron-emitting device is used as a field emission display (FED: Field Emission Display) or an SED type flat display (SED: Surface-conduction). Electron-emitter Display) and the like, a liquid crystal panel type display device using a liquid crystal element, a liquid crystal display, a digital paper type display device using electronic ink, an electronic paper, and a display device using an optical diffraction element as a grating. A light bulb (GLV) type display, a plasma display panel (PDP) type display using a discharge element, a plasma display, A DMD panel type display device using few mirror elements is a digital light processing (DLP) type display device, a display device using piezoelectric elements is a piezoelectric ceramic display, and a display device using carbon nanotubes is nano. There is a radiation display (NED: Nano Emissive Display).
なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。 Note that in the present invention, various types of transistors can be used as a transistor. Thus, there is no limitation on the type of applicable transistor. Therefore, a thin film transistor (TFT) using a non-single crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, a MOS transistor formed using a semiconductor substrate or SOI substrate, a junction transistor, a bipolar transistor, ZnO A transistor using a compound semiconductor such as a-InGaZnO, a transistor using an organic semiconductor or a carbon nanotube, or another transistor can be used. Note that the non-single-crystal semiconductor film may contain hydrogen or halogen. In addition, various types of substrates on which the transistor is arranged can be used, and the substrate is not limited to a specific type. Therefore, for example, it can be disposed on a single crystal substrate, an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a paper substrate, a cellophane substrate, a stone substrate, a stainless steel substrate, a stainless steel substrate, a foil substrate, or the like. Alternatively, a transistor may be formed using a certain substrate, and then the transistor may be moved to another substrate and placed on another substrate.
なお、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってサブスレッショルド係数（Ｓ値）をよくしたりすることができる。また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。 Note that the structure of the transistor can take a variety of forms. It is not limited to a specific configuration. For example, a multi-gate structure having two or more gates may be used. The multi-gate structure reduces the off current, improves the breakdown voltage of the transistor to improve reliability, and even when the drain-source voltage changes when operating in the saturation region. The inter-current does not change so much, and a flat characteristic can be obtained. Alternatively, a structure in which gate electrodes are arranged above and below the channel may be employed. By adopting a structure in which gate electrodes are arranged above and below the channel, the channel region increases, so that the current value is increased, and a depletion layer is easily formed to improve the subthreshold coefficient (S value). Can do. Further, a structure in which a gate electrode is disposed above a channel, a structure in which a gate electrode is disposed below a channel, a normal staggered structure, or an inverted staggered structure may be employed. The channel region may be divided into a plurality of regions, may be connected in parallel, or may be connected in series. In addition, a source electrode or a drain electrode may overlap with the channel (or a part thereof). By using a structure in which a source electrode or a drain electrode overlaps with a channel (or part of it), it is possible to prevent electric charges from being accumulated in part of the channel and unstable operation. There may also be an LDD region. By providing an LDD region, the off-current can be reduced, the breakdown voltage of the transistor can be improved to improve reliability, or the drain-source voltage can be changed even when the drain-source voltage changes when operating in the saturation region. The current does not change so much, and a flat characteristic can be obtained.
なお、すでに述べたように、本発明におけるトランジスタは、様々なタイプを用いることができ、様々な基板上に形成させることができる。したがって、回路の全てが、ガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。回路の全てが形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にトランジスタを用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。 Note that as described above, various types of transistors in the present invention can be used and can be formed over various substrates. Therefore, the entire circuit may be formed on a glass substrate, may be formed on a plastic substrate, may be formed on a single crystal substrate, or may be formed on an SOI substrate. Alternatively, it may be formed on any substrate. Since all the circuits are formed, the number of parts can be reduced to reduce the cost, and the number of connection points with circuit parts can be reduced to improve the reliability. Alternatively, a part of the circuit may be formed on a certain substrate, and another part of the circuit may be formed on another substrate. That is, all of the circuits may not be formed on the same substrate. For example, part of a circuit is formed using a transistor over a glass substrate, another part of the circuit is formed over a single crystal substrate, and the IC chip is connected with COG (Chip On Glass) to form a glass. You may arrange | position on a board | substrate. Alternatively, the IC chip may be connected to the glass substrate using TAB (Tape Auto Bonding) or a printed board. As described above, since a part of the circuit is formed on the same substrate, the number of parts can be reduced to reduce the cost, and the number of connection points with the circuit parts can be reduced to improve the reliability. In addition, since the power consumption increases in a portion where the drive voltage is high or a portion where the drive frequency is high, an improvement in power consumption can be prevented if such a portion is not formed on the same substrate.
なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）や、ＲＧＢに、イエロー、シアン、マゼンダを追加したものなどがある。また、別の例としては、１つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とする。よって、一例としては、面積階調を行う場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。よって、その場合は、一つの色要素は、複数の画素で構成されることとなる。また、その場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素につき複数ある、明るさを制御する領域において、つまり、一つの色要素を構成する複数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。 In the present invention, one pixel represents one element whose brightness can be controlled. Therefore, as an example, one pixel represents one color element, and brightness is expressed by one color element. Therefore, at that time, in the case of a color display device composed of R (red), G (green), and B (blue) color elements, the minimum unit of an image is an R pixel, a G pixel, and a B pixel. It is assumed to be composed of three pixels. Note that the color elements are not limited to three colors and may be more than that, for example, RGBW (W is white), or RGB with yellow, cyan, and magenta added. As another example, in the case where brightness is controlled using a plurality of areas for one color element, one area corresponds to one pixel. Therefore, as an example, when performing area gradation, there are a plurality of areas for controlling the brightness for each color element, and the gradation is expressed as a whole. One portion is defined as one pixel. Therefore, in that case, one color element is composed of a plurality of pixels. In that case, the size of the region contributing to the display may be different depending on the pixel. Further, in a plurality of brightness control areas for one color element, that is, in a plurality of pixels constituting one color element, a signal supplied to each is slightly different to widen the viewing angle. You may do it.
なお、本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでいる。ここで、画素がマトリクスに配置（配列）されているとは、縦縞と横縞を組み合わせたいわゆる格子状にストライプ配置されている場合を含んでいる。そして、三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、三つの色要素のドットがいわゆるデルタ配置されている場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。なお、色要素は、三色に限定されず、それ以上でもよく、色要素のドット毎にその発光領域の大きさが異なっていてもよい。 In the present invention, the case where the pixels are arranged (arranged) in a matrix is included. Here, the pixel being arranged (arranged) in a matrix includes the case where the pixels are arranged in a so-called lattice pattern in which vertical stripes and horizontal stripes are combined. When full color display is performed with three color elements (for example, RGB), the case where the dots of the three color elements are arranged in a so-called delta arrangement is also included. Furthermore, the case where a Bayer is arranged is also included. The color elements are not limited to three colors, but may be more than that, and the size of the light emitting area may be different for each dot of the color element.
なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有する。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。 Note that a transistor is an element having at least three terminals including a gate, a drain, and a source, and has a channel region between the drain region and the source region. Here, since the source and the drain vary depending on the structure and operating conditions of the transistor, it is difficult to limit which is the source or the drain. Therefore, in the present invention, a region functioning as a source and a drain may not be called a source or a drain. In that case, as an example, there are cases where they are referred to as a first terminal and a second terminal, respectively.
なお、ゲートとは、ゲート電極とゲート配線（ゲート線またはゲート信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域やＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは、各画素のゲート電極の間を接続したり、ゲート電極と別の配線とを接続したりするための配線のことを言う。 Note that a gate refers to the whole or part of a gate electrode and a gate wiring (also referred to as a gate line or a gate signal line). A gate electrode refers to a conductive film which overlaps with a semiconductor that forms a channel region, an LDD (Lightly Doped Drain) region, and the like with a gate insulating film interposed therebetween. The gate wiring refers to wiring for connecting between the gate electrodes of each pixel or connecting the gate electrode to another wiring.
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。 However, there is a portion that functions as a gate electrode and also functions as a gate wiring. Such a region may be called a gate electrode or a gate wiring. That is, there is a region where the gate electrode and the gate wiring cannot be clearly distinguished. For example, when there is a channel region that overlaps with an extended gate wiring, the region functions as a gate wiring, but also functions as a gate electrode. Therefore, such a region may be called a gate electrode or a gate wiring.
また、ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながっている領域も、ゲート配線と呼んでも良い。このような領域は、厳密な意味では、チャネル領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなかったりする場合がある。しかし、製造マージンなどの関係で、ゲート電極やゲート配線と同じ材料で形成され、ゲート電極やゲート配線とつながっている領域がある。よって、そのような領域もゲート電極やゲート配線と呼んでも良い。 A region formed of the same material as the gate electrode and connected to the gate electrode may also be called a gate electrode. Similarly, a region formed of the same material as the gate wiring and connected to the gate wiring may be called a gate wiring. In a strict sense, such a region may not overlap with the channel region or may not have a function of being connected to another gate electrode. However, there is a region that is formed of the same material as the gate electrode and the gate wiring and connected to the gate electrode and the gate wiring because of a manufacturing margin. Therefore, such a region may also be called a gate electrode or a gate wiring.
また、例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのトランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、ゲート電極やゲート配線と呼んでも良い。
また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
For example, in a multi-gate transistor, the gate electrode of one transistor and the gate electrode of another transistor are often connected by a conductive film formed using the same material as the gate electrode. Such a region is a region for connecting the gate electrode and the gate electrode, and may be referred to as a gate wiring. However, a multi-gate transistor can be regarded as a single transistor, and thus the gate electrode You can call it. That is, what is formed of the same material as the gate electrode and the gate wiring and is connected to the gate electrode and the gate wiring may be called a gate electrode and a gate wiring.
For example, a portion of the conductive film where the gate electrode and the gate wiring are connected may be called a gate electrode or a gate wiring.
なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域について、その一部分のことを言う。 Note that a gate terminal refers to a part of a region of a gate electrode or a region electrically connected to the gate electrode.
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続したり、ソース電極と別の配線とを接続したりするための配線のことを言う。 Note that a source refers to the whole or part of a source region, a source electrode, and a source wiring (also referred to as a source line, a source signal line, or the like). The source region refers to a semiconductor region containing a large amount of P-type impurities (such as boron and gallium) and N-type impurities (such as phosphorus and arsenic). Therefore, a region containing a little P-type impurity or N-type impurity, that is, a so-called LDD (Lightly Doped Drain) region is not included in the source region. A source electrode refers to a portion of a conductive layer which is formed using a material different from that of a source region and is electrically connected to the source region. However, the source electrode may be referred to as a source electrode including the source region. The source wiring is a wiring for connecting between the source electrodes of each pixel or connecting the source electrode and another wiring.
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。 However, there is a portion that functions as a source electrode and also functions as a source wiring. Such a region may be called a source electrode or a source wiring. That is, there is a region where the source electrode and the source wiring cannot be clearly distinguished. For example, when there is a source region that overlaps with an extended source wiring, the region functions as a source wiring, but also functions as a source electrode. Therefore, such a region may be called a source electrode or a source wiring.
また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、製造マージンなどの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。 A region formed of the same material as the source electrode and connected to the source electrode, or a portion connecting the source electrode and the source electrode may also be referred to as a source electrode. A portion overlapping with the source region may also be called a source electrode. Similarly, a region formed of the same material as the source wiring and connected to the source wiring may be called a source wiring. In a strict sense, such a region may not have a function of connecting to another source electrode. However, there is a region formed of the same material as the source electrode and the source wiring and connected to the source electrode and the source wiring because of a manufacturing margin. Therefore, such a region may also be called a source electrode or a source wiring.
また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。 Further, for example, a conductive film in a portion where the source electrode and the source wiring are connected to each other may be referred to as a source electrode or a source wiring.
なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。 Note that a source terminal refers to a part of a source region, a source electrode, or a region electrically connected to the source electrode.
なお、ドレインについては、ソースと同様である。 The drain is the same as the source.
なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいても良い。さらに、バックライト（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含んでいても良い。また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。 Note that in the present invention, a semiconductor device refers to a device having a circuit including a semiconductor element (such as a transistor or a diode). In addition, any device that can function by utilizing semiconductor characteristics may be used. A display device refers to a device having a display element (such as a liquid crystal element or a light-emitting element). Note that a display panel body in which a plurality of pixels including a display element such as a liquid crystal element or an EL element and a peripheral driver circuit for driving these pixels are formed over a substrate may be used. Furthermore, a device to which a flexible printed circuit (FPC) or a printed wiring board (PWB) is attached (such as an IC, a resistor, a capacitor, an inductor, or a transistor) may also be included. Furthermore, an optical sheet such as a polarizing plate or a retardation plate may be included. Furthermore, a backlight (which may include a light guide plate, a prism sheet, a diffusion sheet, a reflection sheet, or a light source (such as an LED or a cold cathode tube)) may be included. A light-emitting device refers to a display device including a self-luminous display element such as an EL element or an element used in an FED. A liquid crystal display device refers to a display device having a liquid crystal element.
なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。 In addition, in the present invention, it is formed on a certain object, or is formed on the top. It is not limited to being in direct contact with. This includes cases where they are not in direct contact, that is, cases where another object is sandwiched between them. Therefore, for example, when the layer B is formed on the layer A (or on the layer A), the case where the layer B is formed in direct contact with the layer A and the case where the layer B is formed In which another layer (for example, layer C or layer D) is formed in direct contact with layer B and layer B is formed in direct contact therewith. The same applies to the description of “above”, and it is not limited to being in direct contact with a certain object, and includes a case where another object is sandwiched therebetween. Therefore, for example, when the layer B is formed above the layer A, the case where the layer B is formed in direct contact with the layer A and the case where another layer is formed in direct contact with the layer A. (For example, the layer C or the layer D) is formed, and the layer B is formed in direct contact therewith. It should be noted that the same applies to the case of below or below, and includes the case of direct contact and the case of no contact.
本発明は、表示素子へ電流を供給する電源線の電位を一行ずつ変化させずに、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことが可能な表示装置を提供することができる。 The present invention can provide a display device capable of preventing current from flowing to a display element during a signal writing operation without changing the potential of a power supply line that supplies current to the display element line by line. .
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.
本発明は、ＥＬ素子などを有する画素だけでなく、電流源を有する様々なアナログ回路に適用することが出来る。そこでまず、本実施の形態では、本発明の基本原理について述べる。 The present invention can be applied not only to a pixel having an EL element but also to various analog circuits having a current source. First, in this embodiment, the basic principle of the present invention will be described.
まず、図２１に、本発明の基本原理に基づく半導体装置の構成について示す。トランジスタ２１０１、第１のスイッチ２１０２、第２のスイッチ２１０３、容量素子２１０４、負荷２１０５、第１の配線２１０６、第２の配線２１０７及び第３の配線２１０８を有する。なお、トランジスタ２１０１はＮチャネル型トランジスタである。
First, FIG. 21 shows a configuration of a semiconductor device based on the basic principle of the present invention. A
まず、半導体装置の接続構造について説明する。 First, a connection structure of a semiconductor device will be described.
トランジスタ２１０１は、第１端子（ソース端子又はドレイン端子）が負荷２１０５に接続され、第２端子（ソース端子又はドレイン端子）が第２の配線２１０７に接続され、ゲート端子が第２のスイッチ２１０３を介して第３の配線２１０８と接続されている。つまり、第２のスイッチ２１０３がオンしているとき、トランジスタ２１０１のゲート端子と第３の配線２１０８とが導通しており、第２のスイッチ２１０３がオフしているとき、トランジスタ２１０１のゲート端子と第３の配線２１０８とが非導通となっている。
The
また、トランジスタ２１０１の第１端子は、第１のスイッチ２１０２を介して第１の配線２１０６と接続されている。つまり、第１のスイッチ２１０２がオンしているとき、トランジスタ２１０１の第１端子と第１の配線２１０６とが導通しており、第１のスイッチ２１０２がオフしているとき、トランジスタ２１０１の第１端子と第１の配線２１０６とが非導通となっている。
The first terminal of the
また、トランジスタ２１０１のゲート端子と第１端子の間に容量素子２１０４が接続されている。つまり、容量素子２１０４の第１電極がトランジスタ２１０１のゲート端子に接続され、第２電極がトランジスタ２１０１の第１端子に接続されている。なお、容量素子２１０４は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、トランジスタ２１０１のゲート容量を用いて省略することもできる。
In addition, the
なお、第２の配線２１０７や、第３の配線２１０８にはそれぞれ所定の電位が入力されている。
Note that a predetermined potential is input to each of the
続いて半導体装置の動作について説明する。 Next, the operation of the semiconductor device will be described.
設定動作時には第１のスイッチ２１０２及び第２のスイッチ２１０３をオンにする。
During the setting operation, the
すると、容量素子２１０４に電荷が蓄積され、トランジスタ２１０１に電流が流れる。このとき流れる電流は第１の配線２１０６に設定された電流である。
Then, electric charge is accumulated in the
そして、容量素子２１０４への電荷の蓄積が完了したら、第１のスイッチ２１０２と第２のスイッチ２１０３をオフにする。すると、トランジスタ２１０１のゲートソース間電圧が容量素子２１０４で保持される。また、このとき第３の配線２１０８の電位を調整することにより負荷２１０５には電流を流れなくすることができる。
Then, when charge accumulation in the
なお、このときのトランジスタ２１０１のゲートソース間電圧は、第１の配線２１０６に流れる電流と同じだけの電流をトランジスタ２１０１に流すための電圧となる。
Note that the gate-source voltage of the
そして、出力動作時には、第１のスイッチ２１０２と第２のスイッチ２１０３をオフにする。すると、トランジスタ２１０１のゲート端子はフローティングとなる。そして、トランジスタ２１０１のゲートソース間電圧は容量素子２１０４で保持されている。よって、設定動作時に第１の配線２１０６に流れた電流が、第２の配線２１０７からトランジスタ２１０１を介して負荷２１０５に流れる。
Then, during the output operation, the
このとき、トランジスタ２１０１の第１端子がソース端子であり、第１端子の電位が高くなる。そしてトランジスタ２１０１のドレイン・ソース間電圧は設定動作時よりも小さくなる。しかし、トランジスタ２１０１を飽和領域で動作させるので、設定動作時に第１の配線２１０６に流れた電流とほぼ等しい電流を負荷２１０５に流すことができる。
At this time, the first terminal of the
なお、トランジスタ２１０１にはＮチャネル型トランジスタを用いているが、Ｐチャネル型トランジスタであってもよい。その場合には電流の向きは逆方向となる。
Note that an N-channel transistor is used as the
（実施の形態１）
本実施の形態において、本発明を画素に適用した場合の基本的な画素構成を説明する。
(Embodiment 1)
In this embodiment mode, a basic pixel configuration when the present invention is applied to a pixel will be described.
本実施の形態に示す画素は、トランジスタ１０１、第１のスイッチ１０２、第２のスイッチ１０３、容量素子１０４、表示素子１０５、第１の配線１０６、第２の配線１０７、第３の配線１０８及び第４の配線１０９を有する。なお、トランジスタ１０１はＮチャネル型のトランジスタである。
The pixel described in this embodiment includes a
まず、画素の接続構造について説明する。 First, a pixel connection structure will be described.
トランジスタ１０１は、第１端子（ソース端子又はドレイン端子）が表示素子１０５の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が第３の配線１０８に接続され、ゲート端子が第２のスイッチ１０３を介して第４の配線１０９と接続されている。つまり、第２のスイッチ１０３がオンしているとき、トランジスタ１０１のゲート端子と第４の配線１０９とが導通しており、第２のスイッチ１０３がオフしているとき、トランジスタ１０１のゲート端子と第４の配線１０９とが非導通となっている。
The
また、トランジスタ１０１の第１端子は、第１のスイッチ１０２を介して第２の配線１０７と接続されている。つまり、第１のスイッチ１０２がオンしているとき、トランジスタ１０１の第１端子と第２の配線１０７とが導通しており、第１のスイッチ１０２がオフしているとき、トランジスタ１０１の第１端子と第２の配線１０７とが非導通となっている。
The first terminal of the
また、トランジスタ１０１のゲート端子と第１端子の間に容量素子１０４が接続されている。つまり、容量素子１０４の第１電極がトランジスタ１０１のゲート端子に接続され、第２電極がトランジスタ１０１の第１端子に接続されている。なお、容量素子１０４は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、トランジスタ１０１のゲート容量を用いて省略することもできる。
Further, the
なお、表示素子１０５の対向電極１１０や、第３の配線１０８や第４の配線１０９にはそれぞれ所定の電位が入力されている。
Note that a predetermined potential is input to each of the
また、第１の配線１０６に信号を入力することにより、第１のスイッチ１０２と第２のスイッチ１０３のオンオフが制御される。
In addition, when a signal is input to the
また、第２の配線１０７には、画素の階調にしたがった信号が入力される。この信号は、ビデオ信号に相当し、信号電流が第２の配線１０７に流れる。
In addition, a signal in accordance with the gradation of the pixel is input to the
なお、第１のスイッチ１０２と第２のスイッチ１０３にはトランジスタを適用することができる。よって、第１のスイッチ１０２と第２のスイッチ１０３にＮチャネル型のトランジスタを適用した場合について図２に示す。なお、図１の構成と共通するところは共通の符号を用いてその説明を省略する。
Note that a transistor can be used for the
第１のスイッチングトランジスタ２０１が第１のスイッチ１０２に相当し、第２のスイッチングトランジスタ２０２が第２のスイッチ１０３に相当する。
The
第１のスイッチングトランジスタ２０１はゲート端子が第１の配線１０６に接続され、第１端子（ソース端子又はドレイン端子）が第２の配線１０７に接続され、第２端子（ソース端子又はドレイン端子）が表示素子１０５の画素電極及びトランジスタ１０１の第１端子と接続されている。よって、第１の配線１０６に入力される信号がＨレベルのときに第１のスイッチングトランジスタ２０１はオンし、第１の配線１０６に入力される信号がＬレベルのときに第１のスイッチングトランジスタ２０１はオフする。
The
また、第２のスイッチングトランジスタ２０２はゲート端子が第１の配線１０６に接続され、第１端子（ソース端子又はドレイン端子）がトランジスタ１０１のゲート端子に接続され、第２端子（ソース端子又はドレイン端子）が第４の配線１０９と接続されている。よって、第１の配線１０６に入力される信号がＨレベルのときに第２のスイッチングトランジスタ２０２はオンし、第１の配線１０６に入力される信号がＬレベルのときに第２のスイッチングトランジスタ２０２はオフする。
The
続いて、本実施の形態に示す画素の動作について図３（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。なお、図１と図２の画素の動作は同様であるため、図３では図２の画素構成を用いて説明している。 Next, the operation of the pixel described in this embodiment will be described with reference to FIGS. Since the operations of the pixels in FIGS. 1 and 2 are the same, FIG. 3 is described using the pixel configuration in FIG.
なお、第２の配線１０７に接続された電流源３０１は、この画素に書き込む信号電流Ｉｄａｔａを設定する。そして、第２の配線１０７は電流源３０１を介して配線３０２と接続されている。配線３０２には、所定の電位が入力されている。ここで、第３の配線１０８に入力する電位をＶ３、第４の配線１０９に入力する電位をＶ４、配線３０２に入力する電位をＶ５、対向電極１１０に入力する電位をＶｃｏｍとする。そして、電位の関係は少なくとも、Ｖ３＞Ｖｃｏｍ＞Ｖ５とする。また、Ｖ４＝Ｖｃｏｍであれば、図４８に示すように第４の配線１０９と表示素子１０５の対向電極１１０とを第５の配線４８０１で接続してもよい。
Note that the
なお、画素の動作には、画素へ信号の書き込みを行う信号書き込み動作と、画素に書き込まれた信号にしたがった階調の発光をする発光動作がある。図３（Ａ）、及び図３（Ｂ）は、共に信号書き込み動作を説明する図であり、図３（Ｃ）は発光動作を説明する図である。 Note that the operation of the pixel includes a signal writing operation for writing a signal to the pixel and a light emitting operation for emitting light of a gray scale according to a signal written to the pixel. 3A and 3B are diagrams for explaining the signal writing operation, and FIG. 3C is a diagram for explaining the light emission operation.
まず、信号書き込み動作時の過渡状態について図３（Ａ）を用いて説明する。第１の配線１０６に入力する信号をＨレベルにして、第１のスイッチングトランジスタ２０１と第２のスイッチングトランジスタ２０２をオンにする。すると、図３（Ａ）のように電流が流れる。つまり、電流の経路は、第４の配線１０９から第２のスイッチングトランジスタ２０２を介して容量素子１０４に電流が流れ込む第１経路と、第３の配線１０８からトランジスタ１０１に電流が流れる第２経路とがある。そして、第１経路に流れる電流Ｉｃと第２経路に流れる電流Ｉｔｒは、トランジスタ１０１の第１端子と容量素子１０４の第２電極との接続部で合流する。そして、信号電流Ｉｄａｔａとして第１のスイッチングトランジスタ２０１及び電流源３０１を介して配線３０２に流れる。つまり、Ｉｃ＋Ｉｔｒ＝Ｉｄａｔａとなる。
First, a transient state during a signal writing operation will be described with reference to FIG. A signal input to the
やがて、容量素子１０４へは電流が流れなくなる。このとき、信号書き込み動作時の定常状態となり、図３（Ｂ）のように電流が流れる。そして、第３の配線１０８からトランジスタ１０１に流れる電流Ｉｔｒが、信号電流Ｉｄａｔａと等しくなっている。つまり、トランジスタ１０１のゲートソース間電圧Ｖｇｓは、トランジスタ１０１に信号電流Ｉｄａｔａを流すのに必要な電圧となっている。そして、このトランジスタ１０１のゲートソース間電圧Ｖｇｓ分の電荷が容量素子１０４に蓄積されている。
After a while, no current flows to the
なお、このときのトランジスタ１０１のゲート端子の電位をＶａ、第１端子の電位をＶｂとすると、Ｖｇｓ＝（Ｖａ−Ｖｂ）である。そして、表示素子１０５の順方向しきい値電圧ＶＥＬｔｈとしたとき、（Ｖｂ−Ｖｃｏｍ）＜ＶＥＬｔｈとなるようにすると信号書き込み動作時に表示素子１０５へ電流を流さなくすることができる。そのため、第４の配線１０９に入力する電位Ｖ４は、Ｖ３＞Ｖ４＞Ｖ５となるようにするとよい。また、Ｖ４＝Ｖｃｏｍとすることにより、画素へ必要な電源数を減らすことができる。また、信号書き込み時に表示素子１０５へ逆方向バイアスを印加することができる。
Note that when the potential of the gate terminal of the
なお、逆方向バイアスを表示素子１０５に印加しても、正常な表示素子１０５には電流は流れない（若しくは流れたとしても微少な電流である）。一方、表示素子１０５に短絡箇所が有る場合には、その短絡箇所に電流が流れる。そして、短絡箇所を絶縁化する。よって、表示不良を改善することができる。
Note that even if a reverse bias is applied to the
続いて、発光動作について図３（Ｃ）を用いて説明する。第１の配線１０６に入力する信号をＬレベルにして、第１のスイッチングトランジスタ２０１と第２のスイッチングトランジスタ２０２とをオフにする。すると、図３（Ｃ）のように電流が流れる。このとき、第２のスイッチングトランジスタ２０２がオフしているため、容量素子１０４は、トランジスタ１０１に信号電流Ｉｄａｔａを流すのに必要なゲートソース間電圧Ｖｇｓを保持する。よって、トランジスタ１０１に信号電流Ｉｄａｔａとほぼ等しい電流が流れる。
Next, the light emission operation will be described with reference to FIG. A signal input to the
なお、このときのトランジスタ１０１のゲート端子の電位をＶａ’、第１端子の電位をＶｂ’とすると、Ｖｇｓ＝（Ｖａ’−Ｖｂ’）である。なぜなら、Ｖｂ’＞Ｖｂとなるが、容量素子１０４はゲートソース間電圧Ｖｇｓを保持しているため、Ｖｂ’が上昇するとともにＶａ’も上昇するからである。
Note that when the potential of the gate terminal of the
なお、第１の配線１０６に入力するＨレベルの信号の電位をＶ１（Ｈ）、Ｌレベルの信号の電位をＶ１（Ｌ）とすると次のような電位にすることが望ましい。また、第１のスイッチングトランジスタ２０１のしきい値電圧をＶｔｈ１、第２のスイッチングトランジスタ２０２のしきい値電圧をＶｔｈ２とする。
Note that when the potential of the H-level signal input to the
図３（Ｂ）で示したように、表示素子１０５の画素電極の電位はＶｂとなっても、第１のスイッチングトランジスタ２０１をオンにしておく必要がある。そのためＶ１（Ｈ）＞Ｖｂ＋Ｖｔｈ１とする。また、第２のスイッチングトランジスタ２０２をオンにしておくためＶ１（Ｈ）＞Ｖ４＋Ｖｔｈ２とする。具体的には、例えば、Ｖ４＝Ｖｃｏｍのときには、Ｖ１（Ｈ）はＶｃｏｍより１〜８Ｖ高い電位であるとよい。
As shown in FIG. 3B, the
また、図３（Ｃ）で示したように、第１のスイッチングトランジスタ２０１がオフするためには、Ｖ１（Ｌ）＜（Ｖｂ＋Ｖｔｈ１）とする。つまり、他の画素へ信号電流の書き込みを行っているときに、第２の配線１０７の電位はＶｂとなるため、この電位になったときにも選択しない画素は第１のスイッチングトランジスタ２０１がオフしている必要があるからである。また、第２のスイッチングトランジスタ２０２がオフにしておくため、Ｖ１（Ｌ）＜（Ｖ４＋Ｖｔｈ２）とする。具体的には、例えば、Ｖ４＝Ｖｃｏｍのときには、Ｖ１（Ｌ）はＶｃｏｍより１〜８Ｖ低い電位であるとよい。
Further, as shown in FIG. 3C, in order to turn off the
なお、第３の配線１０８と第４の配線１０９とは、それぞれＶ３、Ｖ４の電位が供給されているが、常に同じ電位のまま保たれている必要はない。例えば信号書き込み動作と発光動作とで、電位が異なっていても、正常に動作する場合は、問題ない。
Note that the potentials V3 and V4 are supplied to the
あるいは、信号書き込み動作毎に第４の配線１０９に供給する電位を変動させる構成であってもよい。特に信号書き込み動作時に電流源３０１によって設定される電流が大きいときに第４の配線１０９に供給する電位を上昇させることにより、電流源３０１に接続された配線３０２に供給する電位を低くしすぎなくても正常な動作を行うことができるため好適である。すなわち、信号書き込み動作時に第４の配線１０９に供給する電位を変動させることにより、第４の配線１０９に供給する電位が固定されている場合よりも第３の配線１０８と配線３０２との電位差を小さくしても、正常に動作させることができる。なお第４の配線１０９に供給する電位は、信号書き込み動作時に電流源３０１よって設定される電流の大きさに応じて変化させてもよい。例えば信号書き込み動作時に電流源３０１によって設定される電流が大きいときは、第４の配線１０９に供給する電位を高くして、信号書き込み動作時に電流源３０１によって設定される電流の大きさが小さいときは、第４の配線１０９に供給する電位を低くすることにより、信号書き込み動作時に表示素子１０５に電流が漏れてしまうことを防止しつつ、第３の配線１０８と配線３０２との電位差を小さくすることができる。
Alternatively, the potential supplied to the
なお、配線３０２と対向電極１１０とは、それぞれ所定の電位が供給されているが、常に同じ電位のまま保たれている必要はない。信号書き込み動作と出力動作とで、電位が異なっていても、正常に動作する場合は、問題ない。
Note that a predetermined potential is supplied to the
よって、本実施の形態に示した画素構成によれば信号書き込み動作時のトランジスタのゲート端子の電位を制御することにより、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことができる。 Therefore, according to the pixel structure described in this embodiment mode, by controlling the potential of the gate terminal of the transistor during the signal writing operation, current can be prevented from flowing to the display element during the signal writing operation.
なお、図２に示した画素構成によれば、Ｎチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。また、画素を構成するトランジスタの半導体層にアモルファス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などを用いることができる。例えば、アモルファス半導体として、アモルファスシリコン（ａ−Ｓｉ：Ｈ）が挙げられる。よって、さらなる製造工程の簡略化を図ることが可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。 Note that according to the pixel structure illustrated in FIG. 2, since the pixel can be formed using only N-channel transistors, the manufacturing process can be simplified. In addition, an amorphous semiconductor, a semi-amorphous semiconductor (or a microcrystalline semiconductor), or the like can be used for a semiconductor layer of a transistor included in the pixel. For example, amorphous silicon (a-Si: H) can be given as an amorphous semiconductor. Therefore, it is possible to further simplify the manufacturing process. Therefore, the manufacturing cost can be reduced and the yield can be improved.
また、本発明の構成によれば、信号書き込み動作時にＶｄｓ＞Ｖｇｓにすることができる。そして、信号書き込み動作時と発光動作時とでＶｄｓの変動を小さくすることができ、トランジスタ１０１の飽和領域での定電流特性（電流のフラット性）が悪くても、信号書き込み動作時と発光動作時との電流値をほぼ等しくすることができる。特に、トランジスタ１０１の半導体層に非晶質半導体膜（例えばアモルファスシリコン）を用いると飽和領域での定電流特性（電流のフラット性）が悪くなってしまう場合がある。よって、トランジスタ１０１の半導体層に非晶質半導体膜を用いている場合に本発明の構成を適用すれば表示不良を防止することができる。
Also, according to the configuration of the present invention, Vds> Vgs can be satisfied during the signal write operation. The variation in Vds can be reduced between the signal writing operation and the light emitting operation, and even when the constant current characteristic (current flatness) in the saturation region of the
また、図２に示したトランジスタ１０１にはソースドレイン端子間に大きな電圧が印加されるため、第１のスイッチングトランジスタ２０１や第２のスイッチングトランジスタ２０２よりもチャネル長を長くするとよい。又は、トランジスタ１０１として図１６に示すようにマルチゲートトランジスタを適用してもよい。こうすることにより、トランジスタの耐圧が大きくなり、トランジスタが破壊されるのを防止することができる。
Further, since a large voltage is applied between the source and drain terminals of the
また、図２に示したトランジスタ１０１で制御された電流を表示素子１０５へ流すため、トランジスタ１０１は大きなオン電流を流す能力が必要である。よって、トランジスタ１０１は、第１のスイッチングトランジスタ２０１や第２のスイッチングトランジスタ２０２よりもチャネル幅を大きくしてもよい。又は、トランジスタ１０１として図１７のトランジスタ１７０１に示すように複数のトランジスタを並列に接続した構成であってもよい。
In addition, since the current controlled by the
続いて、本発明の画素を有する表示装置について図４を用いて説明する。 Next, a display device having the pixel of the present invention will be described with reference to FIG.
表示装置は、信号線駆動回路４０１、走査線駆動回路４０２及び画素部４０３を有し、画素部４０３には、信号線駆動回路４０１から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｎと、走査線駆動回路４０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｍと、信号線Ｓ１〜Ｓｎと走査線Ｇ１〜Ｇｍとに対応してマトリクスに配置された複数の画素４０４と、を有する。また、信号線Ｓ１〜Ｓｎと平行に電源線Ｐ１〜Ｐｎと、バイアス線Ｂ１〜Ｂｎとを有している。そして、各画素４０４は、それぞれ、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｍのうちいずれか一）、電源線Ｐｊ（電源線Ｐ１〜Ｐｎ）のうちいずれか一）、及びバイアス線Ｂｊ（バイアス線Ｂ１〜Ｂｎのうちいずれか一）と接続されている。
The display device includes a signal
なお、走査線Ｇｉは図１の第１の配線１０６に相当し、信号線Ｓｊは図１の第２の配線１０７に相当し、電源線Ｐｊは図１の第３の配線１０８に相当し、バイアス線Ｂｊは図１の第４の配線１０９に相当する。
Note that the scanning line Gi corresponds to the
走査線駆動回路４０２から出力される信号により走査線Ｇ１〜Ｇｍを一つずつ選択する。そして、選択された走査線に接続されている画素４０４に信号を書き込む。このとき、それぞれの画素の階調に対応した信号電流が各信号線Ｓ１〜Ｓｎに流れる。
The scanning lines G1 to Gm are selected one by one according to the signal output from the scanning
信号の書き込みを終えると別の走査線を選択し、その走査線に接続されている画素４０４へ信号の書き込みを行う。信号の書き込みを終えた画素は、発光動作に移り、その画素へ書き込まれた信号にしたがって発光する。こうして、次々と画素４０４へ信号の書き込みを行い、全ての画素４０４へ信号の書き込みを行う。
When signal writing is completed, another scanning line is selected, and signal writing is performed on the
なお、図４に示した表示装置の構成は一例であって本発明はこれに限定されない。つまり、電源線Ｐ１〜Ｐｎやバイアス線Ｂ１〜Ｂｎは信号線Ｓ１〜Ｓｎと平行に配置されていなくてもよく、走査線Ｇ１〜Ｇｍに平行に配置されていてもいいし、電源線やバイアス線のそれぞれが格子状に配置されていてもいい。しかし、画素部４０３に複数の色要素を有している場合には、図４のように配置するのが好ましい。
Note that the configuration of the display device illustrated in FIG. 4 is an example, and the present invention is not limited to this. That is, the power supply lines P1 to Pn and the bias lines B1 to Bn do not have to be arranged in parallel with the signal lines S1 to Sn, and may not be arranged in parallel to the scanning lines G1 to Gm. Each of the lines may be arranged in a grid. However, when the
つまり、図４６に示すように、図１の画素における第４の配線１０９を第１の配線１０６と平行に配置してもよい。また、その場合には、図４７に示すように、図４におけるバイアス線Ｂ１〜Ｂｎに相当するバイアス線Ｂ１〜Ｂｍを走査線Ｇ１〜Ｇｍと平行に配置する。そして、このバイアス線Ｂ１〜Ｂｍは電位を変動することができるようにしてもよい。つまり、走査させるようにしてもよい。その場合に走査線Ｇ１〜Ｇｍを走査する走査線駆動回路４０２とは別にバイアス線駆動回路を設けても良い。
That is, as illustrated in FIG. 46, the
また、画素部４０３に複数の色要素を有している場合には、それぞれの色要素となる画素毎に接続される電源線やバイアス線の電位をかえてもよい。また、それぞれの色要素となる画素毎に画素電極の大きさが異なっていてもよい。つまり、色要素となる画素毎に発光面積がことなっていてもよい。こうすることにより、特にフルカラー表示のときの表示素子として、異なる色のＥＬ素子を用いた場合、色のバランスや、ＥＬ素子の劣化の進行を調整することが可能となる。
In the case where the
また、本発明の画素は、図１の構成に限られない。信号書き込み動作時に図１９（Ａ）のように接続され、発光動作時に図１９（Ｂ）のように接続されていればよい。つまり、信号書き込み動作時には、トランジスタ１０１は、ゲート端子が第４の配線１０９に接続され、第１端子が第２の配線１０７に接続され、第２端子が第３の配線１０８に接続されていればよい。また、発光動作時には、トランジスタ１０１は、ゲート端子がどこにも導通していなく、第１端子が表示素子１０５の画素電極と接続され、第２端子が第３の配線１０８と接続されていればよい。
Further, the pixel of the present invention is not limited to the configuration of FIG. It is only necessary to connect as shown in FIG. 19A during the signal writing operation and as shown in FIG. 19B during the light emitting operation. That is, in the signal writing operation, the
よって、図１に示した画素において、第１のスイッチ１０２と第２のスイッチ１０３のオンオフを別々に制御するため、別途配線を設けても良い。つまり、図５に示すように、第１のスイッチ１０２のオンオフを制御する第１の配線１０６とは別に第２のスイッチ１０３のオンオフを制御する第５の配線５０１を設けてもよい。なお、この場合には、信号書き込み動作が完了したら、第１のスイッチ１０２と第２のスイッチ１０３とを同時にオフにするか、第２のスイッチ１０３を第１のスイッチ１０２より先にオフにする。第１のスイッチ１０２がオフした後も第２のスイッチ１０３がオンしているとトランジスタ１０１を介して容量素子１０４に蓄積した電荷が放電してしまうからである。
Therefore, in the pixel illustrated in FIG. 1, separate wiring may be provided in order to control on / off of the
また、図５に示す構成の場合において、Ｖ４＝Ｖｃｏｍであれば、図４９に示すように第４の配線１０９と表示素子１０５の対向電極１１０とを第６の配線４９０１で接続してもよい。
In the case of the configuration shown in FIG. 5, if V4 = Vcom, the
また、図１や図２の画素において、第４の配線１０９を他の行の画素の第１の配線１０６で代用することができる。つまり、その場合には、図４に示す表示装置のバイアス線Ｂ１〜Ｂｎを省略することができる。一例として、図２の画素の第４の配線１０９を省略し、隣の行の画素の第１の配線１０６で代用した場合の構成を図１３に示す。
Further, in the pixel in FIGS. 1 and 2, the
また、図１４に示すように、図５の画素の第１のスイッチ１０２、第２のスイッチ１０３にＮチャネル型トランジスタである第１のスイッチングトランジスタ２０１、第２のスイッチングトランジスタ２０２をそれぞれ適用し、第４の配線１０９を他の行の画素の第５の配線５０１で代用することもできる。
Further, as shown in FIG. 14, the
また、図１５に示すように、図５の画素の第１のスイッチ１０２及び第２のスイッチ１０３にＮチャネル型トランジスタである第１のスイッチングトランジスタ２０１、第２のスイッチングトランジスタ２０２をそれぞれ適用し、第４の配線１０９を他の行の画素の第１の配線１０６で代用することもできる。
Further, as shown in FIG. 15, the
また、図２０に示すように、図１の画素の第１のスイッチ１０２及び第２のスイッチ１０３にＰチャネル型トランジスタである第１のスイッチングトランジスタ２００１、第２のスイッチングトランジスタ２００２をそれぞれ適用し、第３の配線１０８を他の行の画素の第１の配線１０６で代用することもできる。
Further, as shown in FIG. 20, the
（実施の形態２）
トランジスタを用いて画素を構成する場合の問題の一つとして、画素間のトランジスタ特性のバラツキがある。このトランジスタ特性のバラツキは表示ムラとして認識されてしまう。
(Embodiment 2)
One of the problems when a pixel is formed using transistors is variation in transistor characteristics between pixels. This variation in transistor characteristics is recognized as display unevenness.
そこで、本実施の形態では、本発明の画素において、使用するトランジスタ（オンにするトランジスタ）を期間毎に切り替えることにより、トランジスタ特性を時間的に平均化し、表示ムラを認識されにくくすることが可能とした場合について説明する。 Therefore, in this embodiment, in the pixel of the present invention, by switching the transistor to be used (turned-on transistor) for each period, it is possible to average transistor characteristics over time and make display unevenness difficult to recognize. The case will be described.
本実施の形態の画素を図６に示す。 FIG. 6 shows a pixel of this embodiment mode.
本実施の形態の画素は、第１のトランジスタ６０１、第２のトランジスタ６１１、第１のスイッチ６０２、第２のスイッチ６０３、第３のスイッチ６１２、第４のスイッチ６１３、容量素子６０４、表示素子６０５、第１の配線６０６、第２の配線６０７、第３の配線６０８及び第４の配線６０９を有する。なお、第１のトランジスタ６０１及び第２のトランジスタ６１１はＮチャネル型のトランジスタである。
The pixel of this embodiment includes a
まず、画素の接続構造について説明する。 First, a pixel connection structure will be described.
第１のトランジスタ６０１は、第１端子（ソース端子又はドレイン端子）が表示素子６０５の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が第３のスイッチ６１２を介して第３の配線６０８に接続され、ゲート端子が第２のスイッチ６０３を介して第４の配線６０９と接続されている。つまり、第３のスイッチ６１２がオンしているとき、第１のトランジスタ６０１の第２端子と第３の配線６０８とが導通しており、第３のスイッチ６１２がオフしているとき、第１のトランジスタ６０１の第２端子と第３の配線６０８とが非導通となっている。また、第２のスイッチ６０３がオンしているとき、第１のトランジスタ６０１のゲート端子と第４の配線６０９とが導通しており、第２のスイッチ６０３がオフしているとき、第１のトランジスタ６０１のゲート端子と第４の配線６０９とが非導通となっている。
In the
また同様に、第２のトランジスタ６１１が第１のトランジスタ６０１と並列に接続されている。つまり、第２のトランジスタ６１１は、第１端子（ソース端子又はドレイン端子）が表示素子６０５の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が第４のスイッチ６１３を介して第３の配線６０８に接続され、ゲート端子が第２のスイッチ６０３を介して第４の配線６０９と接続されている。つまり、第４のスイッチ６１３がオンしているとき、第２のトランジスタ６１１の第２端子と第３の配線６０８とが導通しており、第４のスイッチ６１３がオフしているとき、第２のトランジスタ６１１の第２端子と第３の配線６０８とが非導通となっている。また、第２のスイッチ６０３がオンしているとき、第２のトランジスタ６１１のゲート端子と第４の配線６０９とが導通しており、第２のスイッチ６０３がオフしているとき、第２のトランジスタ６１１のゲート端子と第４の配線６０９とが非導通となっている。
Similarly, the
また、第１のトランジスタ６０１の第１端子及び第２のトランジスタ６１１の第１端子は、第１のスイッチ６０２を介して第２の配線６０７と接続されている。つまり、第１のスイッチ６０２がオンしているとき、第１のトランジスタ６０１の第１端子及び第２のトランジスタ６１１の第１端子と、第２の配線６０７とが導通しており、第１のスイッチ６０２がオフしているとき、第１のトランジスタ６０１の第１端子及び第２のトランジスタ６１１の第１端子と、第２の配線６０７とが非導通となっている。
In addition, the first terminal of the
また、第１のトランジスタ６０１のゲート端子と第２のトランジスタ６１１のゲート端子とは接続され、第１のトランジスタ６０１のゲート端子及び第２のトランジスタ６１１のゲート端子と、第１のトランジスタ６０１の第１端子及び第２のトランジスタ６１１の第１端子との間に容量素子６０４が接続されている。つまり、容量素子６０４の第１電極が第１のトランジスタ６０１のゲート端子及び第２のトランジスタ６１１のゲート端子に接続され、第２電極が第１のトランジスタ６０１の第１端子及び第２のトランジスタ６１１の第１端子に接続されている。なお、容量素子６０４は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、第１のトランジスタ６０１のゲート容量や第２のトランジスタ６１１のゲート容量を用いて省略することもできる。
The gate terminal of the
なお、表示素子６０５の対向電極６１０や、第３の配線６０８や第４の配線６０９にはそれぞれ所定の電位が入力されている。
Note that predetermined potentials are input to the
また、第１の配線６０６に信号を入力することにより、第１のスイッチ６０２と第２のスイッチ６０３のオンオフが制御される。
In addition, when a signal is input to the
また、第２の配線６０７には、画素の階調にしたがった信号が入力される。この信号は、ビデオ信号に相当し、信号電流が配線６０７に流れる。
In addition, a signal in accordance with the gradation of the pixel is input to the
なお、第１のスイッチ６０２、第２のスイッチ６０３、第３のスイッチ６１２及び第４のスイッチ６１３にはトランジスタを適用することができる。よって、第１のスイッチ６０２と第２のスイッチ６０３にＮチャネル型のトランジスタを適用することもできる。
Note that transistors can be applied to the
続いて、図６の画素の動作について説明する。 Next, the operation of the pixel in FIG. 6 will be described.
なお、画素の動作には、画素へ信号の書き込みを行う信号書き込み動作と、画素に書き込まれた信号にしたがった階調の発光をする発光動作がある。そして、本実施の形態に示す画素は、使用するトランジスタ（オンにするトランジスタ）を、ある期間の信号書き込み動作時及び発光動作時と、別の期間の信号書き込み動作時及び発光動作時とで切り替える。 Note that the operation of the pixel includes a signal writing operation for writing a signal to the pixel and a light emitting operation for emitting light of a gray scale according to a signal written to the pixel. In the pixel described in this embodiment, a transistor to be used (a transistor to be turned on) is switched between a signal writing operation and a light emitting operation in a certain period and a signal writing operation and a light emitting operation in another period. .
図７（Ａ）は、ある期間の信号書き込み動作を説明する図であり、図７（Ｂ）はそのときの発光動作を説明する図である。また、図７（Ｃ）は、別の期間の信号書き込み動作を説明する図であり、図７（Ｄ）はそのときの発光動作を説明する図である。なお、第２の配線６０７に接続された電流源７０１は、この画素に書き込む信号電流を設定する。そして、第２配線６０７は電流源７０１を介して配線７０２と接続されている。配線７０２には、所定の電位が入力されている。ここで、第３の配線６０８に入力する電位をＶ３、第４の配線６０９に入力する電位をＶ４、配線７０２に入力する電位をＶ５、対向電極６１０に入力する電位をＶｃｏｍとする。そして、電位の関係は少なくとも、Ｖ３＞Ｖｃｏｍ＞Ｖ５とする。
FIG. 7A illustrates a signal writing operation in a certain period, and FIG. 7B illustrates a light emitting operation at that time. FIG. 7C illustrates a signal writing operation in another period, and FIG. 7D illustrates a light-emitting operation at that time. Note that the
また、図７（Ａ）は、ある期間の信号書き込み動作時の定常状態となったときの画素の状態と、そのときの電流の流れを示している。第１のスイッチ６０２と第２のスイッチ６０３と第４のスイッチ６１３がオンし、第３のスイッチ６１２がオフしている。このときは、第２のトランジスタ６１１を使用している。つまり、電流源７０１によって設定された信号電流Ｉｄａｔａが第３の配線６０８から第４のスイッチ６１３を介して第２のトランジスタ６１１に流れている。つまり、このとき、第２のトランジスタ６１１は信号電流Ｉｄａｔａが流れるだけのゲートソース間電圧となっており、その電圧分の電荷が容量素子６０４に蓄積されている。
FIG. 7A shows the state of the pixel when the signal writing operation during a certain period is in a steady state and the current flow at that time. The
よって、発光動作時は第１のスイッチ６０２と第２のスイッチ６０３と第３のスイッチ６１２がオフし、第４のスイッチ６１３がオンし、図７（Ｂ）に示すように電流が流れる。つまり、第３の配線６０８から第４のスイッチ６１３及び第２のトランジスタ６１１を介して表示素子６０５に電流が流れる。この電流は信号電流Ｉｄａｔａと概略等しいものとなる。
Therefore, during the light emitting operation, the
しかし、第２のトランジスタ６１１のドレイン・ソース間電圧が信号書き込み動作時と発光動作時とで異なるので、第２のトランジスタ６１１に流れる電流の大きさもわずかな違いが生じてしまう。そして、画素毎に第２のトランジスタ６１１の特性のバラツキがあると、表示ムラとして認識されてしまう。
However, since the drain-source voltage of the
そこで、別の期間においては、信号書き込み動作時に、第１のスイッチ６０２と第２のスイッチ６０３と第３のスイッチ６１２とをオンにし、第４のスイッチ６１３をオフにする。図７（Ｃ）はこの期間の定常状態となったときの画素の状態と、そのときの電流の流れを示している。このときは、第１のトランジスタ６０１を使用している。つまり、電流源７０１によって設定された信号電流Ｉｄａｔａが第３の配線６０８から第３のスイッチ６１２を介して第１のトランジスタ６０１に流れている。つまり、このとき、第１のトランジスタ６０１は信号電流Ｉｄａｔａが流れるだけのゲートソース間電圧となっており、その電圧分の電荷が容量素子６０４に蓄積されている。
Therefore, in another period, the
よって、発光動作時は第１のスイッチ６０２と第２のスイッチ６０３と第４のスイッチ６１３がオフし、第３のスイッチ６１２がオンし、図７（Ｄ）に示すように電流が流れる。つまり、第３の配線６０８から第３のスイッチ６１２及び第１のトランジスタ６０１を介して表示素子６０５に電流が流れる。この電流は信号電流Ｉｄａｔａと概略等しいものとなる。
Accordingly, during the light emitting operation, the
このように、使用するトランジスタを期間毎に切り替えることによって、トランジスタの特性を時間的に平均化することができる。よって、表示ムラを低減することができる。 In this manner, by switching the transistors to be used for each period, the characteristics of the transistors can be averaged over time. Accordingly, display unevenness can be reduced.
また、本実施の形態に示す画素には別の駆動方法を適用することもできる。例えば、信号書き込み動作時には大きな信号電流で書き込み、発光動作時に表示素子に流す電流を小さくする。そのような駆動法について以下に説明する。 Further, another driving method can be applied to the pixel described in this embodiment. For example, writing is performed with a large signal current during the signal writing operation, and the current flowing through the display element during the light emitting operation is reduced. Such a driving method will be described below.
図８（Ａ）は、信号書き込み動作を説明する図であり、図８（Ｂ）は発光動作を説明する図である。 FIG. 8A illustrates a signal writing operation, and FIG. 8B illustrates a light emitting operation.
また、図８（Ａ）は、信号書き込み動作時の定常状態となったときの画素の状態と、そのときの電流の流れを示している。第１のスイッチ６０２、第２のスイッチ６０３、第３のスイッチ６１２及び第４のスイッチ６１３がオンしている。図８（Ａ）のように電流が流れる。つまり、電流の経路は、第３の配線６０８から第３のスイッチ６１２を介して第１のトランジスタ６０１に電流が流れる第１経路と、第３の配線６０８から第４のスイッチ６１３を介して第２のトランジスタ６１１に電流が流れる第２経路とがある。そして、第１経路に流れる電流Ｉ１と第２経路に流れる電流Ｉ２は、第１のトランジスタ６０１の第１端子と第２のトランジスタ６１１の第１端子との接続部で合流する。そして、信号電流Ｉｄａｔａとして第１のスイッチ６０２及び電流源７０１を介して配線７０２に流れる。つまり、Ｉ１＋Ｉ２＝Ｉｄａｔａとなる。
FIG. 8A shows the state of the pixel when the signal writing operation is in a steady state and the current flow at that time. The
発光動作について図８（Ｂ）を用いて説明する。第１のスイッチ６０２、第２のスイッチ６０３、及び第４のスイッチ６１３をオフにし、第３のスイッチ６１２をオンにする。すると、図８（Ｂ）のように電流が流れる。このとき、第２のスイッチ６０３がオフしているため、容量素子６０４は、第１のトランジスタ６０１と第２のトランジスタ６１１に流れる電流が信号電流Ｉｄａｔａとなるのに必要なゲートソース間電圧Ｖｇｓを保持している。よって、トランジスタ６０１を介して表示素子６０５に電流が流れる。本構成によれば、この電流を調整することができる。
The light emission operation will be described with reference to FIG. The
ここで、トランジスタのチャネル長Ｌ、チャネル幅Ｗとする。すると、トランジスタが飽和領域で動作するとき、ゲートソース間電圧が一定であれば、一般的にトランジスタに流れる電流値はＷ／Ｌに比例する。つまり、チャネル幅Ｗに比例し、チャネル長Ｌに反比例する。 Here, the channel length L and the channel width W of the transistor are used. Then, when the transistor operates in the saturation region, if the gate-source voltage is constant, the current value flowing through the transistor is generally proportional to W / L. That is, it is proportional to the channel width W and inversely proportional to the channel length L.
よって、第１のトランジスタ６０１のチャネル幅Ｗ１、第２のトランジスタ６１１のチャネル幅Ｗ２とし、これらのトランジスタのチャネル長を等しいとする。そして、図８（Ａ）において電流の流れている第１のトランジスタ６０１と第２のトランジスタ６１１とを一つのトランジスタであると仮定すると、チャネル幅（Ｗ１＋Ｗ２）、チャネル長Ｌとみなすことができる。そして、図８（Ｂ）においては、第１のトランジスタ６０１にのみ電流が流れており、そのトランジスタはチャネル幅Ｗ１、チャネル長Ｌとなっている。したがって、発光動作のときには、Ｉｄａｔａ×（Ｗ１／（Ｗ１＋Ｗ２））の電流を表示素子６０５に流すことができる。
Therefore, the channel width W1 of the
このように、第１のトランジスタ６０１や第２のトランジスタ６１１のチャネル幅やチャネル長を調整することにより、信号書き込み動作に流す信号電流より小さい電流を表示素子６０５に流すことができる。
In this manner, by adjusting the channel width and the channel length of the
また、チャネル幅Ｗ１とチャネル幅Ｗ２とを等しくして、ある期間毎において、発光動作のとき使用するトランジスタを切り替えることにより、トランジスタの特性を時間的に平均化することもできる。 In addition, by making the channel width W1 and the channel width W2 equal to each other and switching the transistors used in the light emitting operation every certain period, the characteristics of the transistors can be averaged over time.
また、信号書き込み動作時と、発光動作時に使用するトランジスタを切り替えることにより、信号書き込み動作時と、発光動作時に使用するトランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを調整して表示素子へ流す電流の大きさを調整してもよい。 Further, by switching the transistor used during the signal writing operation and the light emitting operation, the ratio W / L of the channel width W and the channel length L of the transistor used during the signal writing operation and the light emitting operation is adjusted and displayed. You may adjust the magnitude | size of the electric current sent through an element.
つまり、信号書き込み動作時には、図９（Ａ）に示すように、第１のスイッチ６０２、第２のスイッチ６０３及び第４のスイッチ６１３をオンにし、第３のスイッチ６１２をオフにする。そして、第３の配線６０８から第４のスイッチ６１３を介して第２のトランジスタ６１１に信号電流Ｉｄａｔａを流す。そして、発光動作時には、第１のスイッチ６０２、第２のスイッチ６０３及び第４のスイッチ６１３をオフにし、第３のスイッチ６１２をオンにする。すると、第１のトランジスタ６０１には、Ｉｄａｔａ×（Ｗ１／Ｗ２）の電流が流れる。なお、このときＷ１＜Ｗ２であれば発光動作時に表示素子６０５に流す電流をＩｄａｔａより小さくすることができる。
That is, in the signal writing operation, as shown in FIG. 9A, the
このように、信号書き込み動作時に大きな電流で書き込むことにより、信号電流の流れる経路において、寄生容量が形成されていたとしても素早く信号の書き込みを行うことができるため、表示不良を防止することができる。 In this manner, writing with a large current during a signal writing operation enables signal writing to be performed quickly even if parasitic capacitance is formed in the path through which the signal current flows, thereby preventing display defects. .
なお、発光動作に表示素子に流す電流を、信号書き込み動作に流す信号電流より小さくする場合について説明したが、場合によっては、逆に、発光動作に表示素子に流す電流を信号電流より大きくしてもよい。例えば、信号書き込み動作時に第１のトランジスタ６０１又は第２のトランジスタ６１１のいずれかに電流を流すようにし、発光動作時には、第１のトランジスタ６０１及び第２のトランジスタ６１１の両方に電流を流すようにしてもよい。また、図９において、Ｗ１＞Ｗ２であれば発光動作時に表示素子６０５に流す電流をＩｄａｔａより大きくすることができる。
In addition, although the case where the current passed through the display element for the light emitting operation is made smaller than the signal current passed for the signal writing operation has been described, in some cases, the current passed through the display element during the light emitting operation is made larger than the signal current. Also good. For example, a current is supplied to either the
また、本実施の形態の画素において、プリチャージ動作を行ってもよい。そのときの動作を図１０を用いて説明する。この場合には、電流源７０１は第５のスイッチ１００３を介して第２の配線６０７と接続されている。また、第２の配線６０７はさらに第６のスイッチ１００４とプリチャージ用電流源１００１を介して配線１００２と接続されている。なお、プリチャージ用電流源１００１は電流源７０１より大きな電流を設定することができるものを用いる。また、配線１００２には、所定の電位が入力されている。この配線７０２と配線１００２は共通の配線を用いてもいいし、別の配線であってもよい。
Further, a precharge operation may be performed in the pixel of this embodiment. The operation at that time will be described with reference to FIG. In this case, the
まず、図１０（Ａ）はプリチャージ動作時において定常状態となったときの画素の状態と、そのときの電流の流れを示している。第１のスイッチ６０２、第２のスイッチ６０３、第３のスイッチ６１２、第４のスイッチ６１３及び第６のスイッチ１００４をオンにし、第５のスイッチ１００３をオフにする。すると、プリチャージ用電流源１００１により設定される電流が、第３の配線６０８から第３のスイッチ６１２を介して第１のトランジスタ６０１と、第３の配線６０８から第４のスイッチ６１３を介して第２のトランジスタ６１１とに流れる。こうして、容量素子６０４に電荷を蓄積しておく。
First, FIG. 10A shows the state of the pixel when it is in a steady state during the precharge operation, and the current flow at that time. The
そして、設定動作時には、第１のスイッチ６０２、第２のスイッチ６０３、第３のスイッチ６１２及び第５のスイッチ１００３をオンにし、第４のスイッチ６１３及び第６のスイッチ１００４をオフにする。すると、定常状態には、図１０（Ｂ）のように電流が流れる。つまり、第３の配線６０８から第１のトランジスタ６０１に電流源７０１によって設定された信号電流Ｉｄａｔａが流れる。そして、第１のトランジスタ６０１に信号電流Ｉｄａｔａを流すのに必要なゲートソース間電圧分の電荷が容量素子６０４に蓄積される。
In the setting operation, the
なお、プリチャージ用電流源１００１に流す電流、第１のトランジスタ６０１のチャネル長Ｌ１及びチャネル幅Ｗ１、並びに第２のトランジスタ６１１のチャネル長Ｌ２及びチャネル幅Ｗ２などを適宜定めることにより、プリチャージ動作時と、設定動作時に容量素子６０４に蓄積する電荷をほぼ等しいものにすることができ、素早く信号電流を画素へ書き込むことができるようになる。
Note that the precharge operation can be performed by appropriately determining the current flowing through the precharge
なお、図１０では、プリチャージ動作時に第１のトランジスタ６０１及び第２のトランジスタ６１１に電流を流すようにしたが、いずれか一方にのみ流すようにしてもよい。そして、設定動作時には、他方のトランジスタに電流を流すようにしてもよい。
In FIG. 10, the current is supplied to the
なお、上述したように、第１のトランジスタ６０１の第２端子と第３の配線６０８との間に第３のスイッチ６１２、第２のトランジスタ６１１の第２端子と第３の配線６０８との間に第４のスイッチ６１３が接続されている構成に限られず、図１８に示すような構成であってもよい。つまり、第１のトランジスタ６０１は、第１端子（ソース端子又はドレイン端子）が第３のスイッチ１８０１を介して表示素子６０５の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が第３の配線６０８に接続されている。つまり、第３のスイッチ１８０１がオンしているとき、第１のトランジスタ６０１の第１端子と表示素子６０５の画素電極とが導通しており、第３のスイッチ１８０１がオフしているとき、第１のトランジスタ６０１の第１端子と表示素子６０５の画素電極とが非導通となっている。また同様に、第２のトランジスタ６１１が第１のトランジスタ６０１と並列に接続されている。つまり、第２のトランジスタ６１１は、第１端子（ソース端子又はドレイン端子）が第４のスイッチ１８０２を介して表示素子６０５の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が第３の配線６０８に接続されている。つまり、第４のスイッチ１８０２がオンしているとき、第２のトランジスタ６１１の第１端子と表示素子６０５の画素電極とが導通しており、第４のスイッチ１８０２がオフしているとき、第２のトランジスタ６１１の第１端子と表示素子６０５の画素電極とが非導通となっている。
Note that as described above, the
なお、本実施の形態においても、信号書き込み動作時に、電流を流すトランジスタのゲート端子を所定の電位にすることができることから、表示素子の画素電極の電位と対向電極との電位差が、表示素子の順方向しきい値電圧以下にすることができるため、信号書き込み動作時に表示素子へ電流を流さないようにすることができる。 Note that also in this embodiment mode, the gate terminal of a transistor through which a current flows can be set to a predetermined potential during a signal writing operation; therefore, the potential difference between the pixel electrode of the display element and the counter electrode is Since the threshold voltage can be lower than the forward threshold voltage, current can be prevented from flowing to the display element during the signal writing operation.
また、本実施の形態においても、第１のスイッチ６０２や、第２のスイッチ６０３や、第３のスイッチ６１２や、第４のスイッチ６１３をＮチャネル型のトランジスタにすることにより、単極性のトランジスタで画素を構成することができるため、製造工程の簡略化を図ることができる。よって、製造コストの削減や歩留まりの向上を図ることができる。また。Ｎチャネル型のトランジスタのみで画素を構成することができることから、画素を構成するトランジスタの半導体層にアモルファス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などを用いることができる。例えば、アモルファス半導体として、アモルファスシリコン（ａ−Ｓｉ：Ｈ）が挙げられる。よって、さらなる製造工程の簡略化を図ることが可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。
In this embodiment mode, the
（実施の形態３）
本実施の形態では、本発明の画素を構成するトランジスタにＰチャネル型トランジスタを適用した場合について図１１を用いて説明する。
(Embodiment 3)
In this embodiment, the case where a p-channel transistor is used as a transistor included in the pixel of the present invention will be described with reference to FIGS.
本実施の形態に示す画素は、トランジスタ１１０１、第１のスイッチングトランジスタ１１０２、第２のスイッチングトランジスタ１１０３、容量素子１１０４、表示素子１１０５、第１の配線１１０６、第２の配線１１０７、第３の配線１１０８及び第４の配線１１０９を有する。なお、トランジスタ１１０１、第１のスイッチングトランジスタ１１０２及び第２のスイッチングトランジスタ１１０３はＰチャネル型のトランジスタである。
The pixel described in this embodiment includes a
まず、画素の接続構造について説明する。 First, a pixel connection structure will be described.
トランジスタ１１０１は、第１端子（ソース端子又はドレイン端子）が表示素子１１０５の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が第３の配線１１０８に接続され、ゲート端子が第２のスイッチングトランジスタ１１０３を介して第４の配線１１０９と接続されている。つまり、第２のスイッチングトランジスタ１１０３がオンしているとき、トランジスタ１１０１のゲート端子と第４の配線１１０９とが導通しており、第２のスイッチングトランジスタ１１０３がオフしているとき、トランジスタ１１０１のゲート端子と第４の配線１１０９とが非導通となっている。第２のスイッチングトランジスタ１１０３はゲート端子が第１の配線１１０６に接続され、第１端子（ソース端子又はドレイン端子）がトランジスタ１１０１のゲート端子に接続され、第２端子（ソース端子又はドレイン端子）が第４の配線１１０９と接続されている。よって、第１の配線１１０６に入力される信号がＨレベルのときに第２のスイッチングトランジスタ１１０３はオンし、第１の配線１１０６に入力される信号がＬレベルのときに第２のスイッチングトランジスタ１１０３はオフする。
The
また、トランジスタ１１０１の第１端子は、第１のスイッチングトランジスタ１１０２を介して第２の配線１１０７と接続されている。つまり、第１のスイッチングトランジスタ１１０２がオンしているとき、トランジスタ１１０１の第１端子と第２の配線１１０７とが導通しており、第１のスイッチングトランジスタ１１０２がオフしているとき、トランジスタ１１０１の第１端子と第２の配線１１０７とが非導通となっている。第１のスイッチングトランジスタ１１０２はゲート端子が第１の配線１１０６に接続され、第１端子（ソース端子又はドレイン端子）が第２の配線１１０７に接続され、第２端子（ソース端子又はドレイン端子）が表示素子１１０５の画素電極及びトランジスタ１１０１の第１端子と接続されている。よって、第１の配線１１０６に入力される信号がＨレベルのときに第１のスイッチングトランジスタ１１０２はオンし、第１の配線１１０６に入力される信号がＬレベルのときに第１のスイッチングトランジスタ１１０２はオフする。
The first terminal of the
また、トランジスタ１１０１のゲート端子と第１端子の間に容量素子１１０４が接続されている。つまり、容量素子１１０４の第１電極がトランジスタ１１０１のゲート端子に接続され、第２電極がトランジスタ１１０１の第１端子に接続されている。なお、容量素子１１０４は、配線や活性層や電極等により絶縁膜を挟んだ構成のものでもいいし、トランジスタ１１０１のゲート容量を用いて省略することもできる。
Further, the
なお、表示素子１１０５の対向電極１１１０や、第３の配線１１０８や第４の配線１１０９にはそれぞれ所定の電位が入力されている。
Note that a predetermined potential is input to each of the
また、第１の配線１１０６に信号を入力することにより、第１のスイッチングトランジスタ１１０２と第２のスイッチングトランジスタ１１０３のオンオフが制御される。
In addition, when a signal is input to the
また、第２の配線１１０７には、画素の階調にしたがった信号が入力される。この信号は、ビデオ信号に相当し、信号電流が第２の配線１１０７に流れる。
In addition, a signal in accordance with the gradation of the pixel is input to the
続いて、本実施の形態に示す画素の動作について図１２（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。 Next, the operation of the pixel described in this embodiment will be described with reference to FIGS.
なお、第２の配線１１０７に接続された電流源１２０１は、この画素に書き込む信号電流Ｉｄａｔａを設定する。そして、第２の配線１１０７は電流源１２０１を介して配線１２０２と接続されている。配線１２０２には、所定の電位が入力されている。ここで、第３の配線１１０８に入力する電位をＶ３、第４の配線１１０９に入力する電位をＶ４、配線１２０２に入力する電位をＶ５、対向電極１１１０に入力する電位をＶｃｏｍとする。そして、電位の関係は少なくとも、Ｖ３＜Ｖｃｏｍ＜Ｖ５とする。
Note that the
なお、画素の動作には、画素へ信号の書き込みを行う信号書き込み動作と、画素に書き込まれた信号にしたがった階調の発光をする発光動作がある。図１２（Ａ）、及び図１２（Ｂ）は、共に信号書き込み動作を説明する図であり、図１２（Ｃ）は発光動作を説明する図である。 Note that the operation of the pixel includes a signal writing operation for writing a signal to the pixel and a light emitting operation for emitting light of a gray scale according to a signal written to the pixel. 12A and 12B are diagrams for explaining a signal writing operation, and FIG. 12C is a diagram for explaining a light emitting operation.
まず、信号書き込み動作時の過渡状態について図１２（Ａ）を用いて説明する。第１の配線１１０６に入力する信号をＬレベルにして、第１のスイッチングトランジスタ１１０２と第２のスイッチングトランジスタ１１０３をオンにする。すると、図１２（Ａ）のように電流が流れる。つまり、電流源１２０１で設定される電流Ｉｄａｔａが、容量素子１１０４と、トランジスタ１１０１とに流れる。つまり、容量素子１１０４には電流Ｉｃ、トランジスタ１１０１には電流Ｉｔｒの電流が流れるとすると、Ｉｃ＋Ｉｔｒ＝Ｉｄａｔａとなる。
First, a transient state during a signal writing operation will be described with reference to FIG. A signal input to the
やがて、容量素子１１０４へは電流が流れなくなる。このとき、信号書き込み動作時の定常状態となり、図１２（Ｂ）のように電流が流れる。そして、トランジスタ１１０１に流れる電流Ｉｔｒが、信号電流Ｉｄａｔａと等しくなっている。つまり、トランジスタ１１０１のゲートソース間電圧Ｖｇｓは、トランジスタ１１０１に信号電流Ｉｄａｔａを流すのに必要な電圧となっている。そして、このトランジスタ１１０１のゲートソース間電圧Ｖｇｓ分の電荷が容量素子１１０４に蓄積されている。
After a while, no current flows to the
なお、このときのトランジスタ１１０１のゲート端子の電位をＶａ、第１端子の電位をＶｂとすると、Ｖｇｓ＝（Ｖａ−Ｖｂ）である。そして、表示素子１１０５の順方向しきい値電圧ＶＥＬｔｈとしたとき、（Ｖｃｏｍ−Ｖｂ）＜ＶＥＬｔｈとなるようにすると信号書き込み動作時に表示素子１１０５へ電流を流さなくすることができる。そのため、第４の配線１１０９に入力する電位Ｖ４は、Ｖ３＜Ｖ４＜Ｖ５となるようにするとよい。また、Ｖ４＝Ｖｃｏｍとすることにより、画素へ必要な電源数を減らすことができる。また、信号書き込み時に表示素子１１０５へ逆方向バイアスを印加することができる。
Note that when the potential of the gate terminal of the
なお、逆方向バイアスを表示素子１１０５に印加しても、正常な表示素子１１０５には電流は流れない（若しくは流れたとしても微少な電流である）。一方、表示素子１１０５に短絡箇所が有る場合には、その短絡箇所に電流が流れる。そして、短絡箇所を絶縁化する。よって、表示不良を改善することができる。
Note that even when a reverse bias is applied to the
続いて、発光動作について図１２（Ｃ）を用いて説明する。第１の配線１１０６に入力する信号をＨレベルにして、第１のスイッチングトランジスタ１１０２と第２のスイッチングトランジスタ１１０３とをオフにする。すると、図１２（Ｃ）のように電流が流れる。このとき、第２のスイッチングトランジスタ１１０２がオフしているため、容量素子１１０４は、トランジスタ１１０１に信号電流Ｉｄａｔａを流すのに必要なゲートソース間電圧Ｖｇｓを保持する。よって、トランジスタ１１０１に信号電流Ｉｄａｔａとほぼ等しい電流が流れる。
Next, the light emission operation will be described with reference to FIG. A signal input to the
なお、このときのトランジスタ１１０１のゲート端子の電位をＶａ’、第１端子の電位をＶｂ’とすると、Ｖｇｓ＝（Ｖａ’−Ｖｂ’）である。なぜなら、Ｖｂ’＞Ｖｂとなるが、容量素子１１０４はゲートソース間電圧Ｖｇｓを保持しているため、Ｖｂ’が上昇するとともにＶａ’も上昇するからである。
Note that when the potential of the gate terminal of the
なお、第１の配線１１０６に入力するＬレベルの信号の電位をＶ１（Ｌ）、Ｈレベルの信号の電位をＶ１（Ｈ）とすると次のような電位にすることが望ましい。なお、第１のスイッチングトランジスタ１１０２のしきい値電圧をＶｔｈ１、第２のスイッチングトランジスタ１１０３のしきい値電圧をＶｔｈ２とする。
Note that when the potential of the L-level signal input to the
図１２（Ｂ）で示したように、表示素子１１０５の画素電極の電位はＶｂとなっても、第１のスイッチングトランジスタ１１０２をオンにしておく必要がある。そのためＶ１（Ｌ）＜Ｖｂ＋Ｖｔｈ１とする。また、第２のスイッチングトランジスタ１１０３をオンにしておくためＶ１（Ｌ）＜Ｖ４＋Ｖｔｈ２とする。具体的には、例えば、Ｖ４＝Ｖｃｏｍのときには、Ｖ１（Ｌ）はＶｃｏｍより１〜８Ｖ低い電位であるとよい。
As shown in FIG. 12B, the
また、図１２（Ｃ）で示したように、第１のスイッチングトランジスタ１１０２がオフするためには、Ｖ１（Ｈ）＞（Ｖｂ＋Ｖｔｈ１）とする。つまり、他の画素へ信号電流の書き込みを行っているときに、第２の配線１１０７の電位はＶｂとなるため、この電位になったときにも選択しない画素は第１のスイッチングトランジスタ１１０２がオフしている必要があるからである。また、第２のスイッチングトランジスタ１１０３がオフにしておくため、Ｖ１（Ｈ）＞（Ｖ４＋Ｖｔｈ２）とする。具体的には、例えば、Ｖ４＝Ｖｃｏｍのときには、Ｖ１（Ｈ）はＶｃｏｍより１〜８Ｖ高い電位であるとよい。
Further, as shown in FIG. 12C, in order for the
よって、本実施の形態に示した画素構成によれば、信号書き込み動作時のトランジスタのゲート端子の電位を制御することにより、信号書き込み動作時に表示素子へ電流が流れてしまうのを防ぐことができる。 Therefore, according to the pixel structure described in this embodiment mode, by controlling the potential of the gate terminal of the transistor during the signal writing operation, current can be prevented from flowing to the display element during the signal writing operation. .
また、図１２に示した画素構成によれば、Ｐチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略化を図ることができる。 In addition, according to the pixel configuration illustrated in FIG. 12, the pixel can be configured using only P-channel transistors, so that the manufacturing process can be simplified.
また、本発明の構成によれば、信号書き込み動作時に｜Ｖｄｓ｜＞｜Ｖｇｓ｜にすることができ、信号書き込み動作時と発光動作時とでＶｄｓの変動を小さくすることができ、トランジスタ１１０１の飽和領域での定電流特性（電流のフラット性）が悪くても、信号書き込み動作時と発光動作時との電流値をほぼ等しくすることができる。特に、トランジスタ１１０１の半導体層に非晶質半導体膜（例えばアモルファスシリコン）を用いると飽和領域での定電流特性（電流のフラット性）が悪くなってしまう場合がある。よって、トランジスタ１１０１の半導体層に非晶質半導体膜を用いている場合に本発明の構成を適用すれば表示不良を防止することができる。
Further, according to the structure of the present invention, | Vds |> | Vgs | can be set in the signal writing operation, and the variation in Vds can be reduced between the signal writing operation and the light emitting operation. Even if the constant current characteristics (current flatness) in the saturation region are poor, the current values during the signal writing operation and during the light emitting operation can be made substantially equal. In particular, when an amorphous semiconductor film (eg, amorphous silicon) is used for the semiconductor layer of the
（実施の形態４）
本実施の形態では、特に信号書き込み動作時と発光動作時のトランジスタのソースドレイン間電圧を小さくするための駆動方法を説明する。
(Embodiment 4)
In this embodiment mode, a driving method for reducing the voltage between the source and the drain of a transistor particularly during a signal writing operation and a light emitting operation will be described.
図１の画素を用いて説明する。画素の接続構造については、実施の形態１で説明したのでここではその説明を省略する。
This will be described using the pixel in FIG. Since the pixel connection structure has been described in
本実施の形態においては、信号書き込み動作時において、発光動作時よりも対向電極１１０の電位を高くする。そのときの対向電極１１０の電位は、信号書き込み動作時に表示素子１０５に順方向電流が流れないような電位であればよく、第３の配線１０８と同じでもいいし、第３の配線１０８よりも高い電位であってもよい。
In this embodiment, the potential of the
さらに、信号書き込み動作時には、第１の配線１０６に信号を入力して第１のスイッチ１０２と第２のスイッチ１０３とをオンにする。そして、第２の配線１０７に流れる信号電流Ｉｄａｔａがトランジスタ１０１に流れるようになるだけのゲートソース間電圧分の電荷を容量素子１０４に蓄積する。
Further, in the signal writing operation, a signal is input to the
なお、このとき、トランジスタ１０１のゲート端子の接続された第４の配線１０９の電位を所定の電位にしておく。
Note that at this time, the potential of the
次に、発光動作時には、第１の配線１０６に信号を入力して第１のスイッチ１０２と第２のスイッチ１０３とをオフにする。また、対向電極１１０の電位を信号書き込み動作時よりも低くする。
Next, in the light emission operation, a signal is input to the
すると、容量素子１０４はトランジスタ１０１に信号電流Ｉｄａｔａが流れるだけのゲートソース間電圧を保持しているので、トランジスタ１０１に信号電流Ｉｄａｔａとほぼ等しい電流が流れる。そして、その電流が表示素子１０５に流れる。
Then, since the
このときの表示素子１０５の画素電極の電位は、対向電極１１０の電位よりも高くなる。つまり、トランジスタ１０１のソース端子の電位は対向電極１１０の電位よりも高くなる。
At this time, the potential of the pixel electrode of the
よって、書き込み動作時にトランジスタ１０１のゲート端子に入力する電位を供給する第４の配線１０９の電位と、発光動作時に表示素子１０５の対向電極１１０に入力する電位とを適宜設定することにより、信号書き込み動作時と発光動作時のトランジスタ１０１の第１端子の電位の変動を小さくすることができる。つまり、トランジスタ１０１の第２端子の電位には所定の電位が入力されていることから、トランジスタ１０１の第１端子の電位を制御することにより、信号書き込み動作時と発光動作時において、トランジスタ１０１のドレイン・ソース間電圧の変動を小さくすることができる。
Therefore, signal writing is performed by appropriately setting the potential of the
よって、トランジスタ１０１の飽和領域での定電流特性（電流のフラット性）が悪くなっても、信号書き込み動作時と発光動作時とで電流値の変動を小さくすることができるので、表示ムラを低減することができる。特に、画素のトランジスタの半導体層に非晶質半導体（例えばアモルファスシリコン）を用いている場合に定電流特性（電流のフラット性）が悪くなることが多いので、本実施の形態の駆動方法を適用すれば表示不良を防止することができる。
Therefore, even when the constant current characteristic (current flatness) in the saturation region of the
また、信号電流の大きさに合わせて画素の列毎に、第４の配線１０９に入力する電位を設定するのであれば、信号書き込み動作時と発光動作時とでトランジスタ１０１のドレイン・ソース間電圧の変動をより減らすことができる。よって、トランジスタ１０１を線形領域で動作させてもよい。
In addition, if the potential input to the
（実施の形態５）
本実施の形態では、本発明の画素の適用可能な表示装置の駆動方法の一形態について図４０に示すタイミングチャートを用いて説明する。また、そのときの駆動方法が適用可能な本発明の画素構成について説明する。
(Embodiment 5)
In this embodiment, one embodiment of a method for driving a display device to which the pixel of the present invention can be applied will be described with reference to a timing chart shown in FIG. A pixel configuration of the present invention to which the driving method at that time can be applied will be described.
横方向は時間経過を表し、縦方向は走査線の走査行数を表している。 The horizontal direction represents the passage of time, and the vertical direction represents the number of scanning lines of the scanning line.
画像表示を行うとき、書き込み動作と発光動作とが繰り返し行われる。一画面（１フレーム）分の書き込み動作と発光動作を行う期間を１フレーム期間という。１フレーム分の信号の処理について特に限定はないが、画像をみる人がちらつき（フリッカ）を感じないように少なくとも１秒間に６０回程度とすることが好ましい。 When the image display is performed, the writing operation and the light emitting operation are repeatedly performed. A period during which writing operation and light emitting operation for one screen (one frame) are performed is referred to as one frame period. The signal processing for one frame is not particularly limited, but is preferably at least 60 times per second so that the person viewing the image does not feel flicker.
本実施の形態の表示装置は書き込み動作によって、画素毎の階調に従ったビデオ信号が画素に書き込まれる。つまりアナログの信号が画素に書き込まれる。このビデオ信号は信号電流である。 In the display device of this embodiment mode, a video signal in accordance with the gradation for each pixel is written into the pixel by the writing operation. That is, an analog signal is written to the pixel. This video signal is a signal current.
そして、発光期間において、そのビデオ信号を保持することによって階調を表現する。ここで、本実施の形態の画素を有する表示装置は、消去動作により、画素に書き込まれた信号を消去する。すると、次のフレーム期間までは消去期間が設けられる。つまり、黒表示が挿入されることにより残像が見えにくくなる。こうして、動画特性の向上を図ることができる。 In the light emission period, the video signal is held to express gradation. Here, the display device including the pixel of this embodiment erases a signal written to the pixel by an erasing operation. Then, an erasing period is provided until the next frame period. That is, the afterimage becomes difficult to see by inserting the black display. In this way, the moving image characteristics can be improved.
本実施の形態の駆動方法が適用可能な画素構成について説明する。そのため、本実施の形態の画素としては、走査することにより画素を強制的に非点灯にする手段を有していればよい。そのような手段としては、例えば図１に示す画素であれば、第３の配線１０８からトランジスタ１０１を介して表示素子１０５の対向電極１１０までの間の電流の経路を非導通にすればよい。
A pixel configuration to which the driving method of this embodiment can be applied will be described. For this reason, the pixel of this embodiment may have a means for forcibly turning off the pixel by scanning. As such means, for example, in the pixel illustrated in FIG. 1, the current path from the
そのためには大きく分けて二つの方法がある、一つ目の方法としては、第３の配線１０８からトランジスタ１０１を介して表示素子１０５の対向電極１１０までの間の電流の経路に新たにスイッチを設ける。そして、画素の一行ずつ走査してそのスイッチをオフにすることにより、第３の配線１０８からトランジスタ１０１を介して表示素子１０５の対向電極１１０までの間の電流の経路を非導通にする。
For this purpose, there are roughly two methods. The first method is to provide a new switch in the current path from the
そのような構成の一例を図４２に示す。なお、図１の画素と共通するところは共通の符号を用いてその説明を省略する。 An example of such a configuration is shown in FIG. Note that portions common to the pixels in FIG. 1 are denoted by common reference numerals, and description thereof is omitted.
図４２の構成では、図１の構成において、トランジスタ１０１の第２端子と第３の配線１０８との間に第３のスイッチ４２０１が接続されている。そして、第３のスイッチ４２０１のオンオフは第５の配線４２０２に入力される信号によって制御される。なお、スイッチを設ける箇所は図４２の構成に限られず、トランジスタ１０１の第１端子と表示素子１０５の画素電極との接続点をノード４２０３とすると、ノード４２０３とトランジスタ１０１の第１端子との間にスイッチを接続してもいいし、ノード４２０３と表示素子１０５の画素電極との間にスイッチを接続してもいい。
42, the
また、二つ目の方法としては、画素の一行ずつ走査してトランジスタ１０１を強制的にオフにする。そのため、容量素子１０４に蓄積した電荷を放電する手段を有しているか、または、トランジスタ１０１のゲート端子に電位を入力する手段を有している必要がある。
As a second method, the
まず、容量素子１０４に蓄積した電荷を放電する手段を有している画素の一例を図３８に示す。なお、図１の画素と共通するところは共通の符号を用いてその説明を省略する。図３８では、容量素子１０４と並列に第３のスイッチ３８０１が接続されている。そして、第３のスイッチ３８０１のオンオフは第５の配線３８０２に入力される信号によって制御される。つまり、第３のスイッチ３８０１がオンするとトランジスタ１０１のゲートと第１端子間が短絡する。すると、容量素子１０４で保持されていたトランジスタ１０１のゲートソース間電圧を０Ｖにすることができる。こうして、トランジスタ１０１をオフにすることができる。
First, FIG. 38 illustrates an example of a pixel having a unit for discharging the charge accumulated in the
なお、図５の構成や図４９の構成によっても画素の一行ずつ走査して容量素子１０４に蓄積した電荷を放電することができる。その場合には、第５の配線５０１に供給する信号により第２のスイッチ１０３をオンにする。第１のスイッチ１０２をオフにした状態で第２のスイッチ１０３をオンにすると、トランジスタ１０１を介して容量素子１０４に蓄積された電荷を放電し、トランジスタ１０１をオフにすることができる。
Note that the charge accumulated in the
また、トランジスタ１０１のゲート端子に電位を入力する手段を有している画素の一例を図３９に示す。なお、図１の画素と共通するところは共通の符号を用いてその説明を省略する。図３９では、トランジスタ１０１のゲート端子と第５の配線３９０２との間に整流素子３９０１を接続する。なお、整流素子３９０１は、トランジスタ１０１のゲート端子から第５の配線３９０２に電流が流れる方向を順方向電流とするように接続されている。第５の配線３９０２はトランジスタ１０１を強制的にオフにするときだけＬレベルの信号が入力され、それ以外はＨレベルの信号を入力する。すると、第５の配線３９０２がＨレベルのときには、整流素子３９０１には電流が流れず、Ｌレベルになるとトランジスタ１０１から第５の配線３９０２へ電流が流れる。そして、トランジスタ１０１のゲート端子の電位は第５の配線３９０２のＬレベルの電位から整流素子３９０１の順方向しきい値電圧分高い電位となる。このときトランジスタ１０１を介して容量素子１０４の第２電極にも電荷が蓄積される。そして、トランジスタ１０１の第１端子の電位も高くなる。こうしてトランジスタ１０１を強制的にオフにすることができる。
FIG. 39 shows an example of a pixel having a means for inputting a potential to the gate terminal of the
また、ゲート端子に電位を入力する手段を有している画素の他の例として、図５の画素構成でもよい。その場合には、第５の配線５０１に信号を入力して第２のスイッチ１０３をオンにすれば、トランジスタ１０１を介して容量素子１０４の第２電極に電荷が蓄積され、トランジスタ１０１はオフする。
As another example of a pixel having means for inputting a potential to the gate terminal, the pixel configuration in FIG. 5 may be used. In that case, when a signal is input to the
また、ゲート端子に電位を入力する手段を有している画素の他の例を図４１に示す。なお、図１の画素と共通するところは共通の符号を用いてその説明を省略する。図４１では、トランジスタ１０１のゲート端子と表示素子１０５の対向電極１１０との間に第３のスイッチ４１０１が接続されている。第３のスイッチ４１０１と表示素子１０５の対向電極１１０とは配線４１０３で接続されている。なお、第３のスイッチ４１０１のオンオフは第５の配線４１０２に信号を入力することにより制御する。第５の配線４１０２に信号を入力して第３のスイッチ４１０１をオンにすれば、トランジスタ１０１を介して容量素子１０４の電荷が放電され、トランジスタ１０１はオフする。
FIG. 41 shows another example of a pixel having means for inputting a potential to the gate terminal. Note that portions common to the pixels in FIG. 1 are denoted by common reference numerals, and description thereof is omitted. In FIG. 41, a
なお、図４１のような画素を有する表示パネルの断面構造について図４３を用いて説明する。 Note that a cross-sectional structure of a display panel having a pixel as shown in FIG. 41 is described with reference to FIGS.
基板４３０１上に下地膜４３０２を有している。基板４３０１としてはガラス基板、石英基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。下地膜４３０２はＣＶＤ法やスパッタ法により形成することができる。例えばＳｉＨ４、Ｎ２Ｏ、ＮＨ３を原料に用いたＣＶＤ法により形成した酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を適用することができる。また、これらの積層を用いても良い。なお、下地膜４３０２は基板４３０１から不純物が半導体層に拡散することを防ぐために設けるものであり、基板４３０１にガラス基板や石英基板を用いている場合には下地膜４３０２は設けなくてもよい。
A
下地膜４３０２上に島状の半導体層を有する。半導体層にはＮ型のチャネルが形成されるチャネル形成領域４３０３、ソース領域又はドレイン領域となる不純物領域４３０４、低濃度不純物領域（ＬＤＤ領域）４３０５が形成されている。そして、チャネル形成領域４３０３上にゲート絶縁膜４３０６を介してゲート電極４３０７を有している。ゲート絶縁膜４３０６としてはＣＶＤ法やスパッタ法により形成される酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。また、ゲート電極４３０７としてはアルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミニウム又は銅を主成分とする薄膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を用いることができる。
An island-shaped semiconductor layer is provided over the
ゲート電極４３０７の脇にはサイドウォール４３２２が形成されている。ゲート電極４３０７を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール４３２２を形成することができる。
なお、ＬＤＤ領域４３０５はサイドウォール４３２２の下部に位置している。つまり、自己整合的にＬＤＤ領域４３０５が形成されている。なお、サイドウォール４３２２は、ＬＤＤ領域４３０５を自己整合的に形成するために設けているのであって、必ずしも設けなくともよい。
Note that the
ゲート電極４３０７、サイドウォール４３２２およびゲート絶縁膜４３０６上には第１の層間絶縁膜を有している。第１の層間絶縁膜は下層に無機絶縁膜４３１８、上層に樹脂膜４３０８を有している。無機絶縁膜４３１８としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜４３０８としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
A first interlayer insulating film is provided over the
第１の層間絶縁膜上には、第１の電極４３０９、第２の電極４３２４、第３の電極４３２０及び第４の電極４３２１を有し、第１の電極４３０９はコンタクトホールを介して不純物領域４３０４と電気的に接続されている。また、第２の電極４３２４はコンタクトホールを介して不純物領域４３０４と電気的に接続されている。また、第３の電極４３２０はコンタクトホールを介してゲート電極４３０７と電気的に接続されている。また、第４の電極４３２１は、コンタクトホールを介して不純物領域４３０４と電気的に接続されている。そして、第３の電極４３２０と第４の電極４３２１とは電気的に接続されている。第１の電極４３０９及び第２の電極４３２４としては、チタン（Ｔｉ）膜やアルミニウム（Ａｌ）膜や銅（Ｃｕ）膜やＴｉを含むアルミニウム膜をなどを用いることができる。なお、第１の電極４３０９、第２の電極４３２４、第３の電極４３２０及び第４の電極４３２１と同じ層に信号線などの配線を設ける場合には低抵抗な銅を用いるとよい。
A
第１の電極４３０９、第２の電極４３２４、第３の電極４３２０、第４の電極４３２１および第１の層間絶縁膜上に第２の層間絶縁膜４３１０を有する。第２の層間絶縁膜４３１０としては、無機絶縁膜や、樹脂膜、又はこれらの積層を用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
A second
第２の層間絶縁膜４３１０上には画素電極４３１１および配線４３１９を有している。画素電極４３１１および配線４３１９は同じ材料により形成されている。つまり、同じ層に同時に形成されている。画素電極４３１１や配線４３１９に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン（ＴｉＮ）膜、クロム（Ｃｒ）膜、タングステン（Ｗ）膜、亜鉛（Ｚｎ）膜、プラチナ（Ｐｔ）膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
A
画素電極４３１１および配線４３１９の端部を覆うように絶縁物４３１２を有する。
例えば、絶縁物４３１２としては、ポジ型の感光性アクリル樹脂膜を用いることができる。
An
For example, as the
画素電極４３１１上に有機化合物を含む層４３１３が形成され、有機化合物を含む層４３１３の一部は絶縁物４３１２上に重なっている。なお、有機化合物を含む層４３１３は、配線４３１９上には形成されていない。
A
有機化合物を含む層４３１３、絶縁物４３１２および配線４３１９上に対向電極４３１４を有している。対向電極４３１４に用いる材料としては、仕事関数の小さい材料を用いることが望ましい。例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、若しくはこれらの合金又は、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、若しくはＣａ３Ｎ２などの金属薄膜を用いることができる。こうして薄い金属薄膜を用いることで光を透過させることが可能な陰極を形成することができる。
A
対向電極４３１４と画素電極４３１１とにより有機化合物を含む層４３１３が挟まれた領域では発光素子４３１６が形成されている。
A
また、絶縁物４３１２により有機化合物を含む層４３１３が隔離されている領域では、接合部４３１７が形成され、対向電極４３１４と配線４３１９とが接している。よって、配線４３１９が対向電極４３１４の補助電極として機能し、対向電極４３１４を低抵抗化することができる。よって、対向電極４３１４の膜厚を薄くすることができ、透過率を高くすることができる。したがって、発光素子４３１６から得られる光を上面から取り出す上面射出構造において、より高い輝度を得ることができる。
In the region where the
なお、対向電極４３１４をより低抵抗化するため、金属薄膜と透明導電膜（例えば、ＩＴＯ（インジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いてもよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることによっても光を透過させることが可能な陰極を形成することができる。
Note that a stack of a metal thin film and a transparent conductive film (eg, ITO (indium tin oxide), indium zinc oxide (IZO), zinc oxide (ZnO), or the like) is used to reduce the resistance of the
つまり、トランジスタ４３１５が図４１の画素のトランジスタ１０１であり、トランジスタ４３２３が図４１の画素の第３のスイッチ４１０１の機能を果たすトランジスタである。また、対向電極４３１４が図４１の画素における表示素子１０５の対向電極１１０である。また、配線４３１９が図４１の画素における配線４１０３である。
That is, the
また、図４３を用いて説明した構造の表示パネルは他の画素構造を有する場合にも適用することができる。例えば、トランジスタ４３１５が図４８のトランジスタ１０１又は図４９のトランジスタ１０１、トランジスタ４３２３が図４８の第２のスイッチ１０３の機能を果たすトランジスタ又は図４９の第２のスイッチ１０３として機能するトランジスタである。なお、電極４３２４が図４８の第４の配線１０９又は図４９の第４の配線１０９とし、配線４３１９が図４８の第５の配線４８０１又は図４９の第６の配線４９０１としてもよいし、配線４３１９が図４８の第４の配線１０９及び第５の配線４８０１の機能を果たす配線、又は図４９の第４の配線１０９及び第６の配線４９０１の機能を果たす配線としてもよい。
In addition, the display panel having the structure described with reference to FIG. 43 can be applied to a case where the display panel has another pixel structure. For example, the
なお、図４３で説明した構造の表示パネルは対向電極４３１４の膜を薄くすることができ、上面から射出する光の透光性がよい。よって、上面からの輝度が高くすることができる。また、対向電極４３１４と配線４３１９を接続することにより、対向電極４３１４及び配線４３１９を低抵抗化することができる。よって、消費電力の低減を図ることができる。
Note that in the display panel having the structure described with reference to FIGS. 43A and 43B, the film of the
また、図２の画素構成を有する表示装置によっても、トランジスタ１０１を強制的にオフにすることが可能である。その場合の駆動方法を以下において説明する。
Further, the
図４４に示すように、１水平期間を２つに分割する。ここでは、前半が書き込み時間、後半が消去時間として説明する。そして、分割された水平期間内で、各々の走査線を選択し、そのときに対応する信号を信号線に入力する。例えば、ある１水平期間において、前半はｉ行目を選択し、後半はｊ行目を選択する。すると、１水平期間において、あたかも同時に２行分を選択したかのように動作させることが可能となる。つまり、それぞれの１水平期間の前半の書き込み時間を用いて、書き込み時間Ｔｂ１〜Ｔｂ４に信号線から画素へビデオ信号を書き込む。そして、このときの１水平期間の後半の消去時間には画素を選択しない。また、別の１水平期間の後半の消去時間を用いて消去時間Ｔｅに信号線から画素へ消去信号を入力する。このときの１水平期間の前半の書き込み時間には画素を選択しない。このようにすることによって、開口率の高い画素を有する表示装置を提供することができ、歩留まりの向上を図ることができる。 As shown in FIG. 44, one horizontal period is divided into two. Here, the first half will be described as writing time and the second half as erasing time. Then, each scanning line is selected within the divided horizontal period, and a corresponding signal at that time is input to the signal line. For example, in one horizontal period, the i-th row is selected in the first half and the j-th row is selected in the second half. Then, in one horizontal period, it is possible to operate as if two rows were selected at the same time. That is, the video signal is written from the signal line to the pixel during the writing time Tb1 to Tb4 using the writing time of the first half of each horizontal period. At this time, no pixel is selected in the erasing time in the second half of one horizontal period. In addition, an erase signal is input from the signal line to the pixel at the erase time Te using the erase time in the latter half of another horizontal period. At this time, no pixel is selected in the writing time in the first half of one horizontal period. Thus, a display device including a pixel with a high aperture ratio can be provided, and the yield can be improved.
このような画素を有する表示装置の一例を図４５に示す。信号線駆動回路４５０１、第１の走査線駆動回路４５０２、第２の走査線駆動回路４５０５、画素部４５０３を有し、画素部４５０３には画素４５０４が走査線Ｇ１〜Ｇｍと信号線Ｓ１〜Ｓｎに対応してマトリクスに配置されている。第１の走査線駆動回路に４５０２には、パルス出力回路４５０６を有し、走査線Ｇ１〜Ｇｍのそれぞれとパルス出力回路４５０６との間にスイッチ４５０８が接続されている。また、第２の走査線駆動回路に４５０５には、パルス出力回路４５０７を有し、走査線Ｇ１〜Ｇｍのそれぞれとパルス出力回路４５０７との間にスイッチ４５０９が接続されている。
An example of a display device having such a pixel is shown in FIG. The
なお、走査線Ｇｉ（走査線Ｇ１〜Ｇｍのいずれか一）は図２の第１の配線１０６に相当し、信号線Ｓｊ（信号線Ｓ１〜Ｓｎのうちいずれか一）は図２の第２の配線１０７に相当する。
Note that the scanning line Gi (any one of the scanning lines G1 to Gm) corresponds to the
第１の走査線駆動回路４５０２には、クロック信号（Ｇ＿ＣＬＫ）、クロック反転信号（Ｇ＿ＣＬＫＢ）、スタートパルス信号（Ｇ＿ＳＰ）、制御信号（ＷＥ）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第１の走査線Ｇｉ（第１の走査線Ｇ１〜Ｇｍのうちいずれか一）に画素を選択する信号を出力する。なお、このときの信号は図３７のタイミングチャートに示すように１水平期間の前半に出力されるパルスである。そして、制御信号（ＷＥ）によってスイッチ４５０８のオンオフが制御され、パルス出力回路４５０６と走査線Ｇ１〜Ｇｍとを導通又は非導通にすることができる。
Signals such as a clock signal (G_CLK), a clock inversion signal (G_CLKB), a start pulse signal (G_SP), and a control signal (WE) are input to the first scan
第２の走査線駆動回路４５０５には、クロック信号（Ｒ＿ＣＬＫ）、クロック反転信号（Ｒ＿ＣＬＫＢ）、スタートパルス信号（Ｒ＿ＳＰ）、制御信号（ＷＥ’）などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第２の走査線Ｒｉ（第２の走査線Ｒ１〜Ｒｍのうちいずれか一）に信号を出力する。なお、このときの信号は図３７のタイミングチャートに示すように１水平期間の後半に出力されるパルスである。そして、制御信号（ＷＥ’）によってスイッチ４５０９のオンオフが制御され、パルス出力回路４５０７と走査線Ｇ１〜Ｇｍとを導通又は非導通にすることができる。なお、スイッチ４５０８とスイッチ４５０９とは一方が導通のとき他方は非導通となる。
Signals such as a clock signal (R_CLK), a clock inversion signal (R_CLKB), a start pulse signal (R_SP), and a control signal (WE ′) are input to the second scan
また、信号線駆動回路４５０１には、クロック信号（Ｓ＿ＣＬＫ）、クロック反転信号（Ｓ＿ＣＬＫＢ）、スタートパルス信号（Ｓ＿ＳＰ）、ビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔａ）、制御信号（ＷＥ）などの信号が入力される。そして、それらの信号にしたがって、各信号線Ｓ１〜Ｓｎへそれぞれ各列の画素に応じたビデオ信号を出力する。
In addition, a signal such as a clock signal (S_CLK), a clock inversion signal (S_CLKB), a start pulse signal (S_SP), a video signal (Digital Video Data), or a control signal (WE) is input to the signal
よって、信号線Ｓ１〜Ｓｎに入力されたビデオ信号は、第１の走査線駆動回路４５０２から走査線Ｇｉ（走査線Ｇ１〜Ｇｍのうちいずれか一）に入力された信号によって選択された画素行の各列の画素４５０４に書き込まれる。そして、各走査線Ｇ１〜Ｇｍにより各画素行が選択され、全ての画素４５０４に各画素４５０４に対応したビデオ信号が書き込まれる。そして、各画素４５０４は書き込まれたビデオ信号のデータを一定期間保持する。各画素４５０４は、ビデオ信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維持することができる。
Accordingly, the video signal input to the signal lines S1 to Sn is a pixel row selected by the signal input to the scanning line Gi (any one of the scanning lines G1 to Gm) from the first scanning
また、第２の走査線駆動回路４５０５から走査線Ｇｉ（走査線Ｇ１〜Ｇｍのうちいずれか一）に入力された信号によって選択された画素行の各列の画素４５０４には、画素を非点灯とする信号（消去信号ともいう）が信号線Ｓ１〜Ｓｎから書き込まれる。そして、各走査線Ｇ１〜Ｇｍにより各画素行を選択することで、非点灯期間を設定することができる。例えば、第２の走査線駆動回路４５０５から走査線Ｇｉに入力された信号によってｉ行目の画素が選択される時間は、信号線Ｓ１〜Ｓｎを、図２の画素の第４の配線１０９の電位と同じ電位とする。なお、このとき信号線Ｓ１〜Ｓｎをフローティングにしてもよい。
Further, the
したがって、本発明の表示装置によれば、ある画素行に着目して、その画素行にすでに入力されている信号が、これから入力しようとしている信号と同じであれば、その画素行には信号を入力しないようにすることができるので、走査線や信号線の充放電の回数を減らすことができ、消費電力の低減を図ることができる。 Therefore, according to the display device of the present invention, focusing on a certain pixel row, if the signal already input to the pixel row is the same as the signal to be input, a signal is applied to the pixel row. Since no input can be performed, the number of scan / signal lines can be reduced, and power consumption can be reduced.
（実施の形態６）
本実施の形態では、実施の形態１、実施の形態２及び実施の形態３で示した画素構成を有する表示パネルの構成について図２２（ａ）、（ｂ）を用いて説明する。
(Embodiment 6)
In this embodiment, a structure of a display panel having the pixel structure described in
なお、図２２（ａ）は、表示パネルを示す上面図、図２２（ｂ）は図２２（ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路２２０１、画素部２２０２、第１の走査線駆動回路２２０３、第２の走査線駆動回路２２０６を有する。また、封止基板２２０４、シール材２２０５を有し、シール材２２０５で囲まれた内側は、空間２２０７になっている。
22A is a top view showing the display panel, and FIG. 22B is a cross-sectional view of FIG. 22A taken along line A-A ′. A signal
なお、配線２２０８は第１の走査線駆動回路２２０３、第２の走査線駆動回路２２０６及び信号線駆動回路２２０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）２２０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ２２０９と表示パネルとの接続部上にはＩＣチップ（メモリ回路や、バッファ回路などが形成された半導体チップ）２２１９がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。
Note that the
次に、断面構造について図２２（ｂ）を用いて説明する。基板２２１０上には画素部２２０２とその周辺駆動回路（第１の走査線駆動回路２２０３、第２の走査線駆動回路２２０６及び信号線駆動回路２２０１）が形成されているが、ここでは、信号線駆動回路２２０１と、画素部２２０２が示されている。
Next, a cross-sectional structure will be described with reference to FIG. A
なお、信号線駆動回路２２０１はＮチャネル型ＴＦＴ２２２０やＮチャネル型ＴＦＴ２２２１のように単極性のトランジスタで構成されている。なお、画素構成には図２や図１３や図１４や図１５の画素構成を適用することにより単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をＮチャネル型トランジスタで構成すれば単極性表示パネルを作製することができる。もちろん、単極性のトランジスタだけでなくＰチャネル型トランジスタも用いてＣＭＯＳ回路を形成しても良い。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくＰチャネル型トランジスタを組み合わせて用いることができる。
Note that the signal
また、画素部２２０２はＴＦＴ２２１１と、ＴＦＴ２２１２とを有している。なお、ＴＦＴ２２１２のソース電極は第１の電極（画素電極）２２１３と接続されている。また、第１の電極２２１３の端部を覆って絶縁物２２１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
In addition, the
また、カバレッジを良好なものとするため、絶縁物２２１４の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物２２１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物２２１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物２２１４として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。 In order to improve the coverage, a curved surface having a curvature is formed at the upper end portion or the lower end portion of the insulator 2214. For example, in the case where positive photosensitive acrylic is used as a material for the insulator 2214, it is preferable that only the upper end portion of the insulator 2214 has a curved surface with a curvature radius (0.2 μm to 3 μm). As the insulator 2214, either a negative type that becomes insoluble in an etchant by photosensitive light or a positive type that becomes soluble in an etchant by light can be used.
第１の電極２２１３上には、有機化合物を含む層２２１６、および第２の電極（対向電極）２２１７がそれぞれ形成されている。ここで、陽極として機能する第１の電極２２１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
Over the
また、有機化合物を含む層２２１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層２２１６には、元素周期律第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
The
さらに、有機化合物を含む層２２１６上に形成される、陰極として機能する第２の電極２２１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）を用いればよい。なお、有機化合物を含む層２２１６で生じた光が第２の電極２２１７を透過させる場合には、第２の電極２２１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
Further, as a material used for the
さらにシール材２２０５で封止基板２２０４を基板２２１０と貼り合わせることにより、基板２２１０、封止基板２２０４、およびシール材２２０５で囲まれた空間２２０７に発光素子２２１８が備えられた構造になっている。なお、空間２２０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材２２０５で充填される構成も含むものとする。
Further, the sealing
なお、シール材２２０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板２２０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
Note that an epoxy-based resin is preferably used for the
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。なお、上述した構成は一例であって本発明の表示パネルの構成はこれに限定されない。 As described above, a display panel having the pixel configuration of the present invention can be obtained. Note that the above-described configuration is an example, and the configuration of the display panel of the present invention is not limited to this.
図２２示すように、信号線駆動回路２２０１、画素部２２０２、第１の走査線駆動回路２２０３及び第２の走査線駆動回路２２０６を一体形成することで、表示装置の低コスト化が図れる。また、この場合において、信号線駆動回路２２０１、画素部２２０２、第１の走査線駆動回路２２０３及び第２の走査線駆動回路２２０６に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。
As shown in FIG. 22, the signal
なお、表示パネルの構成としては、図２２（ａ）に示したように信号線駆動回路２２０１、画素部２２０２、第１の走査線駆動回路２２０３及び第２の走査線駆動回路２２０６を一体形成した構成に限られず、信号線駆動回路２２０１に相当する図２８に示す信号線駆動回路２８０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。なお、図２８（ａ）の基板２８００、画素部２８０２、第１の走査線駆動回路２８０３、第２の走査線駆動回路２８０４、ＦＰＣ２８０５、ＩＣチップ２８０６、ＩＣチップ２８０７、封止基板２８０８、シール材２８０９は図２２（ａ）の基板２２１０、画素部２２０２、第１の走査線駆動回路２２０３、第２の走査線駆動回路２２０６、ＦＰＣ２２０９、ＩＣチップ２２１９、ＩＣチップ２２２２、封止基板２２０４、シール材２２０５に相当する。
Note that as a structure of the display panel, as shown in FIG. 22A, a signal
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。 That is, only the signal line driver circuit that requires high-speed operation of the driver circuit is formed on the IC chip using a CMOS or the like to reduce power consumption. Further, by using a semiconductor chip such as a silicon wafer as the IC chip, higher speed operation and lower power consumption can be achieved.
そして、第２の走査線駆動回路２８０３や第１の走査線駆動回路２８０４を画素部２８０２と一体形成することで、低コスト化が図れる。そして、この第２の走査線駆動回路２８０３、第１の走査線駆動回路２８０４及び画素部２８０２は単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部２８０２の有する画素の構成としては実施の形態１、２、３及び４で示した画素を適用することができる。
The second scan
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ２８０５と基板２８００との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装することで基板面積を有効利用することができる。
Thus, the cost of a high-definition display device can be reduced. Further, by mounting an IC chip in which a functional circuit (memory or buffer) is formed at a connection portion between the
また、図２２（ａ）の信号線駆動回路２２０１、第１の走査線駆動回路２２０３及び第２の走査線駆動回路２２０６に相当する図２８（ｂ）の信号線駆動回路２８１１、第１の走査線駆動回路２８１４及び第２の走査線駆動回路２８１３をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするためには、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図２８（ｂ）の基板２８１０、画素部２８１２、第ＦＰＣ２８１５、ＩＣチップ２８１６、ＩＣチップ２８１７、封止基板２８１８、シール材２８２２は図２２（ａ）の基板２２１０、画素部２２０２、ＦＰＣ２２０９、ＩＣチップ２２１９、ＩＣチップ２２２２、封止基板２２０４、シール材２２０５に相当する。
In addition, the signal
また、画素部２８１２のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。
In addition, cost can be reduced by using amorphous silicon for the semiconductor layer of the transistor in the
また、画素の行方向及び列方向に第２の走査線駆動回路、第１の走査線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図２９（ａ）に示すようにＩＣチップ上に形成された周辺駆動回路２９０１が図２８（ｂ）に示す、第１の走査線駆動回路２８１４、第２の走査線駆動回路２８１３及び信号線駆動回路２８１１の機能を有するようにしても良い。なお、図２９（ａ）の基板２９００、画素部２９０２、第ＦＰＣ２９０４、ＩＣチップ２９０５、ＩＣチップ２９０６、封止基板２９０７、シール材２９０８は図２２（ａ）の基板２２１０、画素部２２０２、ＦＰＣ２２０９、ＩＣチップ２２１９、ＩＣチップ２２２２、封止基板２２０４、シール材２２０５に相当する。
Further, the second scan line driver circuit, the first scan line driver circuit, and the signal line driver circuit are not necessarily provided in the row direction and the column direction of the pixels. For example, as shown in FIG. 29A, the
なお、図２９（ａ）の表示装置の配線の接続を説明する模式図を図２９（ｂ）に示す。基板２９１０、周辺駆動回路２９１１、画素部２９１２、ＦＰＣ２９１３、ＦＰＣ２９１４有する。ＦＰＣ２９１３より周辺駆動回路２９１１に外部からの信号及び電源電位が入力される。そして、周辺駆動回路２９１１からの出力は、画素部２９１２の有する画素に接続された行方向及び列方向の配線に入力される。
FIG. 29B is a schematic diagram for explaining wiring connection of the display device in FIG. A
さらに、発光素子２２１８に適用可能な発光素子の例を図２３（ａ）、（ｂ）に示す。つまり、実施の形態１、実施の形態２、実施の形態３、実施の形態４及び本実施の形態で示した画素に適用可能な発光素子の構成について図２３（ａ）、（ｂ）を用いて説明する。
Further, examples of light-emitting elements applicable to the light-emitting
図２３（ａ）の発光素子は、基板２３０１の上に陽極２３０２、正孔注入材料からなる正孔注入層２３０３、その上に正孔輸送材料からなる正孔輸送層２３０４、発光層２３０５、電子輸送材料からなる電子輸送層２３０６、電子注入材料からなる電子注入層２３０７、そして陰極２３０８を積層させた素子構造である。ここで、発光層２３０５は、一種類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。
The light-emitting element in FIG. 23A includes an
また、図２３（ａ）で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能である。 In addition to the stacked structure in which the functional layers shown in FIG. 23A are stacked, an element using a polymer compound, a high-efficiency element using a triplet light emitting material that emits light from a triplet excited state in a light emitting layer, and the like There are a wide variety of variations. The present invention can also be applied to a white light emitting element obtained by controlling the carrier recombination region by the hole blocking layer and dividing the light emitting region into two regions.
図２３（ａ）に示す本発明の素子作製方法は、まず、陽極２３０２（ＩＴＯ）を有する基板２３０１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極２３０８を蒸着で形成する。
In the element manufacturing method of the present invention shown in FIG. 23A, first, a hole injection material, a hole transport material, and a light emitting material are sequentially deposited on a
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。 Next, materials suitable for the hole injection material, the hole transport material, the electron transport material, the electron injection material, and the light emitting material are listed below.
正孔注入材料としては、有機化合物であればポルフィリン系の化合物や、フタロシアニン（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の超薄膜などがある。 As the hole injection material, porphyrin compounds, phthalocyanine (hereinafter referred to as “H 2 Pc”), copper phthalocyanine (hereinafter referred to as “CuPc”), and the like are effective as long as they are organic compounds. In addition, any material that has a smaller ionization potential than the hole transport material used and has a hole transport function can also be used as the hole injection material. There is also a material obtained by chemically doping a conductive polymer compound, and examples thereof include polyethylenedioxythiophene (hereinafter referred to as “PEDOT”) doped with polystyrene sulfonic acid (hereinafter referred to as “PSS”), polyaniline, and the like. An insulating polymer compound is also effective in terms of planarization of the anode, and polyimide (hereinafter referred to as “PI”) is often used. In addition, inorganic compounds are also used. In addition to metal thin films such as gold and platinum, there are ultra thin films of aluminum oxide (hereinafter referred to as “alumina”).
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−アミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族アミン化合物が挙げられる。 The most widely used hole transport material is an aromatic amine-based compound (that is, a compound having a benzene ring-nitrogen bond). As widely used materials, 4,4′-bis (diphenylamino) -biphenyl (hereinafter referred to as “TAD”) and its derivative 4,4′-bis [N- (3-methylphenyl) -N-phenyl-amino] -biphenyl (hereinafter referred to as “TPD”), 4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] -biphenyl (hereinafter referred to as “α-NPD”) ). 4,4 ′, 4 ″ -tris (N, N-diphenyl-amino) -triphenylamine (hereinafter referred to as “TDATA”), 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) And starburst aromatic amine compounds such as —N-phenyl-amino] -triphenylamine (hereinafter referred to as “MTDATA”).
電子輸送材料としては、金属錯体がよく用いられ、先に述べたＡｌｑ、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「ＢｅＢｑ」と記す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−２３、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。 As the electron transport material, a metal complex is often used, and Alq, BAlq, tris (4-methyl-8-quinolinolato) aluminum (hereinafter referred to as “Almq”), bis (10-hydroxybenzo [h ] -Quinolinato) beryllium (hereinafter referred to as “BeBq”) and other metal complexes having a quinoline skeleton or a benzoquinoline skeleton. Further, bis [2- (2-hydroxyphenyl) -benzoxazolate] zinc (hereinafter referred to as “Zn (BOX) 2 ”), bis [2- (2-hydroxyphenyl) -benzothiazolate] zinc (hereinafter referred to as “Zn (BOX) 2 ”) There is also a metal complex having an oxazole-based or thiazole-based ligand such as “Zn (BTZ) 2 ”). In addition to metal complexes, 2- (4-biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole (hereinafter referred to as “PBD”), OXD-7, and the like Oxadiazole derivatives of TAZ, 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -23, 4-triazole (hereinafter referred to as “p-EtTAZ”) And phenanthroline derivatives such as bathophenanthroline (hereinafter referred to as “BPhen”) and BCP have electron transport properties.
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。 The electron transport material described above can be used as the electron injection material. In addition, an ultra-thin film of an insulator such as a metal halide such as calcium fluoride, lithium fluoride, or cesium fluoride, or an alkali metal oxide such as lithium oxide is often used. In addition, alkali metal complexes such as lithium acetylacetonate (hereinafter referred to as “Li (acac)”) and 8-quinolinolato-lithium (hereinafter referred to as “Liq”) are also effective.
発光材料としては、先に述べたＡｌｑ、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，１２，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。 As the luminescent material, various fluorescent dyes are effective in addition to the metal complexes such as Alq, Almq, BeBq, BAlq, Zn (BOX) 2 and Zn (BTZ) 2 described above. As fluorescent dyes, blue 4,4′-bis (2,2-diphenyl-vinyl) -biphenyl and red-orange 4- (dicyanomethylene) -2-methyl-6- (p-dimethylaminostyryl)- 4H-pyran. A triplet light emitting material is also possible, and is mainly a complex having platinum or iridium as a central metal. As the triplet light emitting material, tris (2-phenylpyridine) iridium, bis (2- (4′-tolyl) pyridinato-N, C 2 ′ ) acetylacetonatoiridium (hereinafter referred to as “acacIr (tpy) 2 ”), 2,3,7,8,12,13,17,18-octaethyl-21H, 23H porphyrin-platinum and the like are known.
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。 A highly reliable light-emitting element can be manufactured by combining the materials having the functions described above.
また、実施の形態３で示した図１１の画素の場合には図２３（ｂ）に示すように図２３（ａ）とは逆の順番に層を形成した発光素子を用いることができる。つまり、基板２３１１の上に陰極２３１８、電子注入材料からなる電子注入層２３１７、その上に電子輸送材料からなる電子輸送層２３１６、発光層２３１５、正孔輸送材料からなる正孔輸送層２３１４、正孔注入材料からなる正孔注入層２３１３、そして陽極２３１２を積層させた素子構造である。
In the case of the pixel in FIG. 11 shown in Embodiment Mode 3, a light-emitting element in which layers are formed in the reverse order of FIG. 23A can be used as shown in FIG. That is, a
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。 In addition, in order to extract light emitted from the light emitting element, at least one of the anode and the cathode may be transparent. Then, a TFT and a light emitting element are formed on the substrate, and a top emission that extracts light emission from a surface opposite to the substrate, a bottom emission that extracts light emission from the surface on the substrate side, and a surface opposite to the substrate side and the substrate. The pixel structure of the present invention can be applied to a light emitting element having any emission structure.
上面射出構造の発光素子について図２４（ａ）を用いて説明する。 A light-emitting element having a top emission structure will be described with reference to FIG.
基板２４００上に駆動用ＴＦＴ２４０１が形成され、駆動用ＴＦＴ２４０１のソース電極に接して第１の電極２４０２が形成され、その上に有機化合物を含む層２４０３と第２の電極２４０４が形成されている。
A driving
また、第１の電極２４０２は発光素子の陽極である。そして第２の電極２４０４は発光素子の陰極である。つまり、第１の電極２４０２と第２の電極２４０４とで有機化合物を含む層２４０３が挟まれているところが発光素子となる。
The
また、ここで、陽極として機能する第１の電極２４０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
Here, as a material used for the
また、陰極として機能する第２の電極２４０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
As a material used for the
こうして、図２４（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図２２の表示パネルに適用した場合には、封止基板２２０４側に光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板２２０４は光透過性を有する基板を用いる。
In this manner, light from the light emitting element can be extracted to the upper surface as indicated by an arrow in FIG. That is, when applied to the display panel of FIG. 22, light is emitted to the sealing
また、光学フィルムを設ける場合には、封止基板２２０４に光学フィルムを設ければよい。
In the case where an optical film is provided, an optical film may be provided over the sealing
なお、実施の形態３の図１１の画素構成の場合には、第１の電極２４０２を陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕事関数の小さい材料からなる金属膜を用いることができる。そして、第２の電極２４０４にはＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。
Note that in the pixel structure in FIG. 11 of Embodiment 3, a metal film made of a material having a low work function such as MgAg, MgIn, or AlLi that functions as the cathode of the
また、下面射出構造の発光素子について図２４（ｂ）を用いて説明する。射出構造以外は図２４（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。 A light-emitting element having a bottom emission structure will be described with reference to FIG. Except for the emission structure, the light-emitting element has the same structure as that in FIG.
ここで、陽極として機能する第１の電極２４０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
Here, as a material used for the
また、陰極として機能する第２の電極２４０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
As a material used for the
こうして、図２４（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図２２の表示パネルに適用した場合には、基板２２１０側に光が射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板２２１０は光透過性を有する基板を用いる。
In this manner, light from the light emitting element can be extracted to the lower surface as indicated by an arrow in FIG. That is, when applied to the display panel of FIG. 22, light is emitted to the
また、光学フィルムを設ける場合には、基板２２１０に光学フィルムを設ければよい。
In the case of providing an optical film, the
両面射出構造の発光素子について図２４（ｃ）を用いて説明する。射出構造以外は図２４（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。 A light-emitting element having a dual emission structure will be described with reference to FIG. Except for the emission structure, the light-emitting element has the same structure as that in FIG.
ここで、陽極として機能する第１の電極２４０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
Here, as a material used for the
また、陰極として機能する第２の電極２４０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
As a material used for the
こうして、図２４（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図２２の表示パネルに適用した場合には、基板２２１０側と封止基板２２０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用いる場合には基板２２１０および封止基板２２０４は、ともに光透過性を有する基板を用いる。
In this manner, light from the light emitting element can be extracted on both sides as indicated by arrows in FIG. That is, when applied to the display panel in FIG. 22, light is emitted to the
また、光学フィルムを設ける場合には、基板２２１０および封止基板２２０４の両方に光学フィルムを設ければよい。
In the case where an optical film is provided, the optical film may be provided on both the
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。 In addition, the present invention can be applied to a display device that realizes full color display using a white light emitting element and a color filter.
図２５に示すように、基板２５００上に下地膜２５０２が形成され、その上に駆動用ＴＦＴ２５０１が形成され、駆動用ＴＦＴ２５０１のソース電極に接して第１の電極２５０３が形成され、その上に有機化合物を含む層２５０４と第２の電極２５０５が形成されている。
As shown in FIG. 25, a
また、第１の電極２５０３は発光素子の陽極である。そして第２の電極２５０５は発光素子の陰極である。つまり、第１の電極２５０３と第２の電極２５０５とで有機化合物を含む層２５０４が挟まれているところが発光素子となる。図２５の構成では白色光を発光する。そして、発光素子の上部に赤色のカラーフィルター２５０６Ｒ、緑色のカラーフィルター２５０６Ｇ、青色のカラーフィルター２５０６Ｂを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（ＢＭともいう）２５０７が設けられている。
The
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。 The above-described structures of the light-emitting elements can be used in combination and can be used as appropriate for a display device having the pixel structure of the present invention. In addition, the structure of the display panel and the light emitting element described above are examples, and the pixel structure of the present invention can of course be applied to display devices having other structures.
次に、表示パネルの画素部の部分断面図を示す。 Next, a partial cross-sectional view of a pixel portion of the display panel is shown.
まず、トランジスタの半導体層に結晶性半導体膜（ポリシリコン（ｐ−Ｓｉ：Ｈ）膜）を用いた場合について図２６及び図２７を用いて説明する。 First, the case where a crystalline semiconductor film (polysilicon (p-Si: H) film) is used for a semiconductor layer of a transistor will be described with reference to FIGS.
ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。 Here, as the semiconductor layer, for example, an amorphous silicon (a-Si) film is formed on a substrate by a known film formation method. Note that the semiconductor film is not limited to an amorphous silicon film, and any semiconductor film including an amorphous structure (including a microcrystalline semiconductor film) may be used. Further, a compound semiconductor film including an amorphous structure such as an amorphous silicon germanium film may be used.
そして、アモルファスシリコン膜をレーザ結晶化法や、ＲＴＡやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などとにより結晶化させる。もちろん、これらを組み合わせて行っても良い。 Then, the amorphous silicon film is crystallized by a laser crystallization method, a thermal crystallization method using an RTA or a furnace annealing furnace, or a thermal crystallization method using a metal element that promotes crystallization. Of course, these may be combined.
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。 By the above crystallization, a partially crystallized region is formed in the amorphous semiconductor film.
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして、結晶化された領域から島状の半導体膜（一続きの半導体膜を分離して複数の膜にした各々の膜をいう）を形成する。この半導体膜をトランジスタの半導体層に用いる。なお、パターニングとは、膜を形状加工することをいい、フォトリソグラフィー技術によって膜のパターンを形成すること（例えば、感光性アクリルにコンタクトホールを形成することや、感光性アクリルをスペーサとなるように形状加工することも含む）や、フォトリソグラフィー技術によってマスクパターンを形成し、当該マスクパターンを用いてエッチング加工を行うことなどをいう。 Further, the crystalline semiconductor film partially enhanced in crystallinity is patterned into a desired shape, and an island-shaped semiconductor film (a series of semiconductor films is separated into a plurality of films from the crystallized region) Each film). This semiconductor film is used for a semiconductor layer of a transistor. Note that patterning refers to processing a shape of a film, and forming a film pattern by a photolithography technique (for example, forming a contact hole in a photosensitive acrylic or using a photosensitive acrylic as a spacer) Shape processing), a mask pattern formed by photolithography, and etching using the mask pattern.
図２６に示すように、基板２６１０１上に下地膜２６１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ２６１１８のチャネル形成領域２６１０３及びソース又はドレイン領域となる不純物領域２６１０５、並びに容量素子２６１１９の下部電極となるチャネル形成領域２６１０６、低濃度不純物領域２６１０７及び不純物領域２６１０８を有する。なお、チャネル形成領域２６１０３及びチャネル形成領域２６１０６にはチャネルドープが行われていても良い。
As shown in FIG. 26, a
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜２６１０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
半導体層上にはゲート絶縁膜２６１０９を介してゲート電極２６１１０及び容量素子の上部電極２６１１１が形成されている。
Over the semiconductor layer, a
駆動トランジスタ２６１１８及び容量素子２６１１９を覆って層間絶縁膜２６１１２が形成され、層間絶縁膜２６１１２上にコンタクトホールを介して配線２６１１３が不純物領域２６１０５と接している。配線２６１１３に接して画素電極２６１１４が形成され、画素電極２６１１４の端部及び配線２６１１３を覆って層間絶縁物２６１１５が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極２６１１４上に有機化合物を含む層２６１１６及び対向電極２６１１７が形成され、画素電極２６１１４と対向電極２６１１７とで有機化合物を含む層２６１１６が挟まれた領域では発光素子２６１２０が形成されている。
An interlayer insulating
また、図２６（ｂ）に示すように、容量素子２６１１９の下部電極の一部を構成する低濃度不純物領域のうち、上部電極２６１１１と重なるような低濃度不純物領域２６２０２を設けても良い。つまり、容量素子２６１１９の下部電極はチャネル形成領域２６２０１、低濃度不純物領域２６２０２、低濃度不純物領域２６１０７、不純物領域２６１０８で構成される。なお、図２６（ａ）と共通するところは共通の符号を用い、説明は省略する。
In addition, as illustrated in FIG. 26B, a low
また、図２７（ａ）に示すように、駆動トランジスタ２６１１８の不純物領域２６１０５と接する配線２６１１３と同じ層に形成された第２の上部電極２６３０１を有していても良い。なお、図２６（ａ）と共通するところは共通の符号を用い、説明は省略する。第２の上部電極２６３０１と上部電極２６１１１とで層間絶縁膜２６１１２を挟みこみ、第２の容量素子を構成している。また、第２の上部電極２６３０１は不純物領域２６１０８と接しているため、上部電極２６１１１とチャネル形成領域２６１０６とでゲート絶縁膜２６１０９を挟みこんで構成される第１の容量素子と、上部電極２６１１１と第２の上部電極２６３０１とで層間絶縁膜２６１１２を挟みこんで構成される第２の容量素子と、が並列に接続され、第１の容量素子と第２の容量素子からなる容量素子２６３０２を構成している。この容量素子２６３０２の容量は第１の容量素子と第２の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
As shown in FIG. 27A, a second
また、図２７（ｂ）に示すような容量素子の構成としても良い。基板２７１０１上に下地膜２７１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ２７１１８のチャネル形成領域２７１０３及びソース又はドレイン領域となる不純物領域２７１０５を有する。なお、チャネル形成領域２７１０３はチャネルドープが行われていても良い。
Further, a structure of a capacitor as shown in FIG. A
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜２７１０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
半導体層上にはゲート絶縁膜２７１０６を介してゲート電極２７１０７及び第１の電極２７１０８が形成されている。
A
駆動トランジスタ２７１１８及び第１の電極２７１０８を覆って第１の層間絶縁膜２７１０９が形成され、第１の層間絶縁膜２７１０９上にコンタクトホールを介して配線２７１１０が不純物領域２７１０５と接している。また、配線２７１１０と同じ材料からなる同層の第２の電極２７１１１が形成される。
A first
さらに、配線２７１１０及び第２の電極２７１１１を覆うように第２の層間絶縁膜２７１１２が形成され、第２の層間絶縁膜２７１１２上にコンタクトホールを介して、配線２７１１０と接して画素電極２７１１３が形成されている。また、画素電極２７１１３のと同じ材料からなる同層の第３の電極２７１１４が形成されている。ここで、第１の電極２７１０８、第２の電極２７１１１及び第３の電極２７１１４からなる容量素子２７１１９が形成される。
Further, a second
画素電極２７１１３の端部と第３の電極２７１１４を覆って絶縁物２７１１５が形成され、絶縁物２７１１５及び第３の電極２７１１４上に有機化合物を含む層２７１１６及び対向電極２７１１７が形成され、画素電極２７１１３と対向電極２７１１７とで有機化合物を含む層２７１１６が挟まれた領域では発光素子２７１２０が形成されている。
An
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図２６及び図２７に示したような構成が挙げられる。なお、図２６及び図２７に示したトランジスタの構造はトップゲートの構造のトランジスタの一例である。つまり、トランジスタはＰ型でもＮ型でもよい。Ｎ型の場合には、ＬＤＤ領域はゲート電極と重なっていても良いし、ゲート電極と重なっていなくても良いし、又はＬＤＤ領域の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にＬＤＤ領域が自己整合的に設けられていても良い。また、ゲート電極は二つに限られず三以上のマルチゲート構造でも良いし、一つのゲート電極でも良い。 As described above, the structure of the transistor in which the crystalline semiconductor film is used for the semiconductor layer includes structures illustrated in FIGS. Note that the structure of the transistor illustrated in FIGS. 26 and 27 is an example of a top-gate transistor. That is, the transistor may be P-type or N-type. In the case of the N-type, the LDD region may overlap with the gate electrode, may not overlap with the gate electrode, or a part of the LDD region may overlap. Further, the gate electrode may be tapered, and an LDD region may be provided in a self-aligned manner below the tapered portion of the gate electrode. Further, the number of gate electrodes is not limited to two, but may be three or more multi-gate structures, or one gate electrode.
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に結晶性半導体膜を用いることで、例えば、図４における走査線駆動回路４０２及び信号線駆動回路４０１を画素部４０３と一体形成することが容易になる。
By using a crystalline semiconductor film for a semiconductor layer (a channel formation region, a source region, a drain region, or the like) of a transistor included in the pixel of the present invention, for example, the scan
また、半導体層にポリシリコン（ｐ−Ｓｉ）を用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図３０（ａ）に示す。 Further, as a transistor structure using polysilicon (p-Si) as a semiconductor layer, a structure in which a gate electrode is sandwiched between a substrate and a semiconductor layer, that is, a bottom gate in which a gate electrode is located under a semiconductor layer. FIG. 30A shows a partial cross section of a display panel to which a transistor is applied.
基板３００１上に下地膜３００２が形成されている。さらに下地膜３００２上にゲート電極３００３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極３００４が形成されている。ゲート電極３００３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
A
また、ゲート電極３００３及び第１の電極３００４を覆うようにゲート絶縁膜３００５が形成されている。ゲート絶縁膜３００５としては酸化珪素膜や窒化珪素膜などが用いられる。
A
また、ゲート絶縁膜３００５上に、半導体層が形成されている。半導体層は駆動トランジスタ３０２２のチャネル形成領域３００６、ＬＤＤ領域３００７及びソース又はドレイン領域となる不純物領域３００８、並びに容量素子３０２３の第２の電極となるチャネル形成領域３００９、ＬＤＤ領域３０１０及び不純物領域３０１１を有する。なお、チャネル形成領域３００６及びチャネル形成領域３００９はチャネルドープが行われていても良い。
A semiconductor layer is formed over the
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜３００２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
半導体層を覆って第１の層間絶縁膜３０１２が形成され、第１の層間絶縁膜３０１２上にコンタクトホールを介して配線３０１３が不純物領域３００８と接している。また、配線３０１３と同層に同じ材料で第３の電極３０１４が形成されている。第１の電極３００４、第２の電極、第３の電極３０１４によって容量素子３０２３が構成されている。
A first
また、第１の層間絶縁膜３０１２には開口部３０１５が形成されている。駆動トランジスタ３０２２、容量素子３０２３及び開口部３０１５を覆うように第２の層間絶縁膜３０１６が形成され、第２の層間絶縁膜３０１６上にコンタクトホールを介して、画素電極３０１７が形成されている。また、画素電極３０１７の端部を覆って絶縁物３０１８が形成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極３０１７上に有機化合物を含む層３０１９及び対向電極３０２０が形成され、画素電極３０１７と対向電極３０２０とで有機化合物を含む層３０１９が挟まれた領域では発光素子３０２１が形成されている。そして、発光素子３０２１の下部に開口部３０１５が位置している。つまり、発光素子３０２１からの発光を基板側から取り出すときには開口部３０１５を有するため透過率を高めることができる。
An
また、図３０（ａ）において画素電極３０１７と同層に同じ材料を用いて第４の電極３０２４を形成して、図３０（ｂ）のような構成としてもよい。すると、第１の電極３００４、第２の電極、第３の電極３０１４及び第４の電極３０２４によって構成される容量素子３０２５を形成することができる。
In addition, in FIG. 30A, the
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図３１にはトップゲートのトランジスタ、図３２及び図３０にはボトムゲートのトランジスタの場合について示す。 Next, the case where an amorphous silicon (a-Si: H) film is used for the semiconductor layer of the transistor will be described. FIG. 31 shows the case of a top gate transistor, and FIGS. 32 and 30 show the case of a bottom gate transistor.
アモルファスシリコンを半導体層に用いた順スタガ構造のトランジスタの断面を図３１（ａ）に示す。に示すように、基板３１０１上に下地膜３１０２が形成されている。さらに下地膜３１０２上に画素電極３１０３が形成されている。また、画素電極３１０３と同層に同じ材料からなる第１の電極３１０４が形成されている。
FIG. 31A shows a cross section of a forward staggered transistor using amorphous silicon as a semiconductor layer. As shown, a
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜３１０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
また、下地膜３１０２上に配線３１０５及び配線３１０６が形成され、画素電極３１０３の端部が配線３１０５で覆われている。配線３１０５及び配線３１０６の上部にＮ型の導電型を有するＮ型半導体層３１０７及びＮ型半導体層３１０８が形成されている。また、配線３１０６と配線３１０５の間であって、下地膜３１０２上に半導体層３１０９が形成されている。そして、半導体層３１０９の一部はＮ型半導体層３１０７及びＮ型半導体層３１０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層３１０９上にゲート絶縁膜３１１０が形成されている。また、ゲート絶縁膜３１１０と同層の同じ材料からなる絶縁膜３１１１が第１の電極３１０４上にも形成されている。なお、ゲート絶縁膜３１１０としては酸化珪素膜や窒化珪素膜などが用いられる。
Further, a
また、ゲート絶縁膜３１１０上に、ゲート電極３１１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極３１１３が第１の電極３１２０上に絶縁膜３１１１を介して形成されている。第１の電極３１０４及び第２の電極３１１３で絶縁膜３１１１を挟まれた容量素子３１１９が形成されている。また、画素電極３１０３の端部、駆動トランジスタ３１１８及び容量素子３１１９を覆い、絶縁物３１１４が形成されている。
A
絶縁物３１１４及びその開口部に位置する画素電極３１０３上に有機化合物を含む層３１１５及び対向電極３１１６が形成され、画素電極３１０３と対向電極３１１６とで有機化合物を含む層３１１５が挟まれた領域では発光素子３１１７が形成されている。
In the region where the
また、図３１（ａ）に示す第１の電極３１０４を図３１（ｂ）に示すように第１の電極３１２０で形成してもよい。第１の電極３１２０は配線３１０５及び３１０６と同層の同一材料で形成されている。
Further, the
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図３２に示す。 FIG. 32 shows a partial cross section of a display panel using a bottom-gate transistor using amorphous silicon as a semiconductor layer.
基板３２０１上に下地膜３２０２が形成されている。さらに下地膜３２０２上にゲート電極３２０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極３２０４が形成されている。ゲート電極３２０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
A
また、ゲート電極３２０３及び第１の電極３２０４を覆うようにゲート絶縁膜３２０５が形成されている。ゲート絶縁膜３２０５としては酸化珪素膜や窒化珪素膜などが用いられる。
A
また、ゲート絶縁膜３２０５上に、半導体層３２０６が形成されている。また、半導体層３２０６と同層に同じ材料からなる半導体層３２０７が形成されている。
A
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜３２０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
半導体層３２０６上にはＮ型の導電性を有するＮ型半導体層３２０８、３２０９が形成され、半導体層３２０７上にはＮ型半導体層３２１０が形成されている。
N-
Ｎ型半導体層３２０８、３２０９上にはそれぞれ配線３２１１、３２１２が形成され、Ｎ型半導体層３２１０上には配線３２１１及び３２１２と同層の同一材料からなる導電層３２１３が形成されている。
半導体層３２０７、Ｎ型半導体層３２１０及び導電層３２１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極３２０４でゲート絶縁膜３２０５を挟み込んだ構造の容量素子３２２０が形成されている。
A second electrode including the
また、配線３２１１の一方の端部は延在し、その延在した配線３２１１上部に接して画素電極３２１４が形成されている。
One end of the
また、画素電極３２１４の端部、駆動トランジスタ３２１９及び容量素子３２２０を覆うように絶縁物３２１５が形成されている。
An
画素電極３２１４及び絶縁物３２１５上には有機化合物を含む層３２１６及び対向電極３２１７が形成され、画素電極３２１４と対向電極３２１７とで有機化合物を含む層３２１６が挟まれた領域では発光素子３２１８が形成されている。
A
容量素子の第２の電極の一部となる半導体層３２０７及びＮ型半導体層３２１０は設けなくても良い。つまり第２の電極は導電層３２１３とし、第１の電極３２０４と導電層３２１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
The
なお、図３２（ａ）において、配線３２１１を形成する前に画素電極３２１４を形成することで、図３２（ｂ）に示すような、画素電極３２１４からなる第２の電極３２２１と第１の電極３２０４でゲート絶縁膜３２０５が挟まれた構造の容量素子３２２２を形成することができる。
Note that in FIG. 32A, the
なお、図３２では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図３３（ａ）、（ｂ）を用いて説明する。 Note that although an inverted staggered channel-etched transistor is shown in FIG. 32, a channel-protective transistor may be used as a matter of course. The case of a channel protective transistor will be described with reference to FIGS.
図３３（ａ）に示すチャネル保護型構造のトランジスタは図３２（ａ）に示したチャネルエッチ構造の駆動トランジスタ３２１９の半導体層３２０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３３０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
A transistor having a channel protection structure shown in FIG. 33A is an
また、同様に、図３３（ｂ）に示すチャネル保護型構造のトランジスタは図３２（ｂ）に示したチャネルエッチ構造の駆動トランジスタ３２１９の半導体層３２０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３３０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
Similarly, in the channel protection type transistor shown in FIG. 33B, an etching mask is formed on the region where the channel of the
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図２に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。 By using an amorphous semiconductor film for a semiconductor layer (a channel formation region, a source region, a drain region, or the like) of a transistor included in the pixel of the present invention, manufacturing cost can be reduced. For example, an amorphous semiconductor film can be used by using the pixel structure shown in FIG.
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。 Note that the structure of the transistor to which the pixel structure of the present invention can be applied and the structure of the capacitor are not limited to those described above, and transistors having various structures and structures of capacitors can be used. .
（実施の形態７）
本発明の表示装置は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
(Embodiment 7)
The display device of the present invention can be applied to various electronic devices. Specifically, it can be applied to a display portion of an electronic device. Such electronic devices include cameras such as video cameras and digital cameras, goggle-type displays, navigation systems, sound playback devices (car audio, audio components, etc.), computers, game devices, personal digital assistants (mobile computers, mobile phones, Portable game machines, electronic books, etc.), image playback devices equipped with recording media (specifically, devices equipped with a display capable of playing back recording media such as Digital Versatile Disc (DVD) and displaying the images), etc. Is mentioned.
図３４（Ａ）はディスプレイであり、筐体３４００１、支持台３４００２、表示部３４００３、スピーカー部３４００４、ビデオ入力端子３４００５等を含む。本発明の画素構成を有する表示装置を表示部３４００３に用いることができる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明の画素構成を有する表示装置を表示部３４００３に用いたディスプレイは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
FIG. 34A illustrates a display which includes a
近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。 In recent years, there is an increasing need for larger displays. As the display becomes larger, the price increases, so the problem is how to reduce the manufacturing cost and keep high-quality products at a low price.
例えば、図２や図１１などの画素構成を表示パネルの画素部に用いることで、単極性のトランジスタからなる表示パネルを提供することができる。よって、工程数を減らし製造コストを削減することができる。 For example, by using the pixel configuration in FIG. 2 or FIG. 11 in the pixel portion of the display panel, a display panel including a unipolar transistor can be provided. Therefore, the number of steps can be reduced and the manufacturing cost can be reduced.
また、図２２（ａ）に示すように画素部と周辺の駆動回路を一体形成することにより、単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。 In addition, as shown in FIG. 22A, by integrally forming the pixel portion and the peripheral driving circuit, a display panel including a circuit composed of a unipolar transistor can be formed.
また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体（例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ））を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には図２８（ｂ）や図２９（ａ）に示したように、画素部の周辺の駆動回路をＩＣチップ上に形成し、ＣＯＧ等で表示パネルに実装する良い。このように、非晶質半導体を用いることでディスプレイの大型化が容易になる。 Further, by using an amorphous semiconductor (eg, amorphous silicon (a-Si: H)) for a semiconductor layer of a transistor in a circuit included in the pixel portion, the process can be simplified and further cost reduction can be achieved. In this case, as shown in FIGS. 28B and 29A, a driver circuit around the pixel portion may be formed on the IC chip and mounted on the display panel by COG or the like. Thus, the use of an amorphous semiconductor makes it easy to increase the size of the display.
図３４（Ｂ）はカメラであり、本体３４１０１、表示部３４１０２、受像部３４１０３、操作キー３４１０４、外部接続ポート３４１０５、シャッター３４１０６等を含む。
FIG. 34B illustrates a camera, which includes a
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに高性能なものを低価格に抑えるかが重要となる。本発明の画素構成を有する表示装置を表示部３４１０２に用いたデジタルカメラは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
In recent years, production competition has intensified along with the improvement in performance of digital cameras and the like. And how to keep high-performance products at low prices is important. A digital camera using the display device having the pixel structure of the invention for the
例えば、図２や図１１の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部を形成することができる。また、図２８（ａ）に示すように、動作速度の高い信号線駆動回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成する走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコンを適用することでさらなる低コスト化が図れる。 For example, by using the pixel configuration in FIGS. 2 and 11 for the pixel portion, a pixel portion including a unipolar transistor can be formed. In addition, as shown in FIG. 28A, a signal line driver circuit with a high operating speed is formed on an IC chip, and a scanning line driver circuit with a relatively low operating speed is formed of a unipolar transistor together with a pixel portion. By integrally forming the circuit, high performance can be realized and cost can be reduced. Further, by applying an amorphous semiconductor, for example, amorphous silicon, to a semiconductor portion of a transistor used in a pixel portion and a scan line driver circuit which is integrally formed with the pixel portion, cost can be further reduced.
図３４（Ｃ）はコンピュータであり、本体３４２０１、筐体３４２０２、表示部３４２０３、キーボード３４２０４、外部接続ポート３４２０５、ポインティングマウス３４２０６等を含む。本発明の画素構成を有する表示装置を表示部３４２０３に用いたコンピュータは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
FIG. 34C illustrates a computer, which includes a
図３４（Ｄ）はモバイルコンピュータであり、本体３４３０１、表示部３４３０２、スイッチ３４３０３、操作キー３４３０４、赤外線ポート３４３０５等を含む。本発明の画素構成を有する表示装置を表示部３４３０２に用いたモバイルコンピュータは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
FIG. 34D illustrates a mobile computer, which includes a
図３４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４４０１、筐体３４４０２、表示部Ａ３４４０３、表示部Ｂ３４４０４、記録媒体（ＤＶＤ等）読み込み部３４４０５、操作キー３４４０６、スピーカー部３４４０７等を含む。表示部Ａ３４４０３は主として画像情報を表示し、表示部Ｂ３４４０４は主として文字情報を表示することができる。本発明の画素構成を有する表示装置を表示部Ａ３４４０３や表示部Ｂ３４４０４に用いた画像再生装置は、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。 FIG. 34E shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 34401, a housing 34402, a display portion A 34403, a display portion B 34404, and a recording medium (DVD or the like). A reading unit 34405, an operation key 34406, a speaker unit 34407, and the like are included. The display portion A 34403 can mainly display image information, and the display portion B 34404 can mainly display character information. An image reproducing device using the display device having the pixel structure of the present invention for the display portion A 34403 and the display portion B 34404 can prevent display defects while suppressing power consumption. In addition, cost reduction can be achieved.
図３４（Ｆ）はゴーグル型ディスプレイであり、本体３４５０１、表示部３４５０２、アーム部３４５０３を含む。本発明の画素構成を有する表示装置を表示部３４５０２に用いたゴーグル型ディスプレイは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
FIG. 34F illustrates a goggle type display including a
図３４（Ｇ）はビデオカメラであり、本体３４６０１、表示部３４６０２、筐体３４６０３、外部接続ポート３４６０４、リモコン受信部３４６０５、受像部３４６０６、バッテリー３４６０７、音声入力部３４６０８、操作キー３４６０９、接眼部３４６１０等を含む。本発明の画素構成を有する表示装置を表示部３４６０２に用いたビデオカメラは、消費電力を抑えつつ、表示不良を防止することができる。また、低コスト化を図ることも可能である。
FIG. 34G illustrates a video camera, which includes a main body 34601, a
図３４（Ｈ）は携帯電話機であり、本体３４７０１、筐体３４７０２、表示部３４７０３、音声入力部３４７０４、音声出力部３４７０５、操作キー３４７０６、外部接続ポート３４７０７、アンテナ３４７０８等を含む。
FIG. 34H illustrates a mobile phone, which includes a main body 34701, a housing 34702, a display portion 34703, an
近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値の携帯電話機のニーズが強くなっている。さらに、ディスプレイも高精細なものが求められている。本発明の画素構成を有する表示装置を表示部３４７０３に用いた携帯電話機は、消費電力を抑えつつ、表示不良を防止することができる。また、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。 In recent years, mobile phones are equipped with game functions, camera functions, electronic money functions, and the like, and the need for high-value-added mobile phones has become stronger. Furthermore, high-definition displays are also required. A mobile phone using the display device having the pixel structure of the present invention for the display portion 34703 can suppress power consumption and prevent display defects. In addition, the pixel aperture ratio is high, and high-detail display is possible. In addition, cost reduction can be achieved.
例えば、図２の画素構成を画素部に用いることで、画素の開口率を向上させることができる。具体的には、発光素子を駆動する駆動トランジスタにＮチャネル型のトランジスタを用いることで開口率が向上する。よって、高精細な表示部を有する携帯電話機を提供することができる。 For example, by using the pixel configuration in FIG. 2 for the pixel portion, the aperture ratio of the pixel can be improved. Specifically, the aperture ratio is improved by using an N-channel transistor as a driving transistor for driving the light-emitting element. Therefore, a mobile phone having a high-definition display portion can be provided.
また、開口率が向上することから、図２４（ｃ）に示すような両面射出構造の表示装置を表示部に有し、付加価値が高く、高精細な表示部を有する携帯電話を提供することができる。 In addition, since the aperture ratio is improved, a mobile phone including a display device having a dual emission structure as illustrated in FIG. 24C in a display portion, a high added value, and a high-definition display portion is provided. Can do.
このように多機能化し、携帯電話機は使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。 As described above, the mobile phone is required to be multi-functional and can be used for a long time by one charge while the frequency of use is increased.
例えば、図２８（ｂ）や図２９（ａ）に示すように周辺駆動回路をＩＣチップ上に形成し、ＣＭＯＳ等を用いることにより低消費電力化を図ることが可能である。 For example, as shown in FIGS. 28B and 29A, it is possible to reduce power consumption by forming a peripheral drive circuit on an IC chip and using a CMOS or the like.
このように本発明は、あらゆる電子機器に適用することが可能である。 Thus, the present invention can be applied to all electronic devices.
（実施の形態８）
本実施の形態において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成例について図３７を用いて説明する。
(Embodiment 8)
In this embodiment mode, a structural example of a mobile phone including a display device using the pixel structure of the present invention in a display portion will be described with reference to FIG.
表示パネル３７１０はハウジング３７００に脱着自在に組み込まれる。ハウジング３７００は表示パネル３７１０のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル３７１０を固定したハウジング３７００はプリント基板３７０１に嵌入されモジュールとして組み立てられる。 A display panel 3710 is incorporated in a housing 3700 so as to be detachable. The shape and dimensions of the housing 3700 can be changed as appropriate in accordance with the size of the display panel 3710. A housing 3700 to which a display panel 3710 is fixed is fitted into a printed board 3701 and assembled as a module.
表示パネル３７１０はＦＰＣ３７１１を介してプリント基板３７０１に接続される。プリント基板３７０１には、スピーカ３７０２、マイクロフォン３７０３、送受信回路３７０４、ＣＰＵ及びコントローラなどを含む信号処理回路３７０５が形成されている。このようなモジュールと、入力手段３７０６、バッテリ３７０７を組み合わせ、筐体３７０９に収納する。表示パネル３７１０の画素部は筐体３７０９に形成された開口窓から視認できように配置する。
The display panel 3710 is connected to the printed board 3701 through the
表示パネル３７１０は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル３７１０に実装しても良い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成は図２８（ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。 In the display panel 3710, a pixel portion and some peripheral driver circuits (a driver circuit having a low operating frequency among the plurality of driver circuits) are integrally formed using a TFT over a substrate, and some peripheral driver circuits (a plurality of driver circuits) are formed. A driving circuit having a high operating frequency among the circuits) may be formed over the IC chip, and the IC chip may be mounted on the display panel 3710 by COG (Chip On Glass). Alternatively, the IC chip may be connected to the glass substrate using TAB (Tape Auto Bonding) or a printed board. Note that FIG. 28A shows an example of the configuration of a display panel in which some peripheral drive circuits are formed integrally with a pixel portion on a substrate and an IC chip on which other peripheral drive circuits are formed is mounted by COG or the like. is there. With such a structure, the power consumption of the display device can be reduced, and the usage time by one charge of the mobile phone can be extended. In addition, the cost of the mobile phone can be reduced.
また、画素部には実施の形態１乃至４で示した画素構成を適宜適用することができる。
The pixel structure described in
例えば、実施の形態１で示した図２の画素構成や実施の形態３で示した図１１の画素構成を適用することで、低コスト化を実現するため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。
For example, by applying the pixel configuration of FIG. 2 described in
また、さらに消費電力の低減を図るため、図２８（ｂ）や図２９（ａ）に示すように、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装しても良い。そして、画素部には、図２の画素構成を用い、非晶質半導体膜をトランジスタの半導体層に用いることで製造コストの削減を図ることができる。 In order to further reduce power consumption, as shown in FIGS. 28B and 29A, a pixel portion is formed on a substrate using TFTs, and all peripheral drive circuits are placed on an IC chip. Then, the IC chip may be mounted on the display panel by COG (Chip On Glass) or the like. In the pixel portion, the pixel structure in FIG. 2 is used, and an amorphous semiconductor film is used for the semiconductor layer of the transistor, so that the manufacturing cost can be reduced.
また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。 Further, the configuration shown in this embodiment is an example of a mobile phone, and the pixel configuration of the present invention is not limited to the mobile phone having such a configuration, and can be applied to mobile phones having various configurations.
（実施の形態９）
図３５は表示パネル３５０１と、回路基板３５０２を組み合わせたＥＬモジュールを示している。表示パネル３５０１は画素部３５０３、走査線駆動回路３５０４及び信号線駆動回路３５０５を有している。回路基板３５０２には、例えば、コントロール回路３５０６や信号分割回路３５０７などが形成されている。表示パネル３５０１と回路基板３５０２は接続配線３５０８によって接続されている。接続配線にはＦＰＣ等を用いることができる。
(Embodiment 9)
FIG. 35 shows an EL module in which a
表示パネル３５０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル３５０１に実装するとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて表示パネル３５０１に実装しても良い。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図２８（ａ）に一例を示してある。
In the
また、画素部には実施の形態１乃至４で示した画素構成を適宜適用することができる。
The pixel structure described in
例えば、実施の形態１で示した図２の画素構成や実施の形態３で示した図１１の画素構成を適用することで、低コスト化を実現するため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。
For example, by applying the pixel configuration of FIG. 2 described in
また、さらに消費電力の低減を図るため、ガラス基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）表示パネルに実装してもよい。 Further, in order to further reduce power consumption, a pixel portion is formed on a glass substrate using TFTs, all peripheral drive circuits are formed on an IC chip, and the IC chip is a COG (Chip On Glass) display panel. May be implemented.
また、実施の形態１の図２で示した画素構成を適用することで、Ｎチャネル型のトランジスタのみで画素を構成することができるため、非晶質半導体（例えば、アモルファスシリコン）をトランジスタの半導体層に適用することが可能となる。つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能となる。また、非晶質半導体膜を画素を構成するトランジスタの半導体層に用いることにより、製造工程を削減することができ、製造コストの削減も図ることができる。
In addition, by applying the pixel configuration shown in FIG. 2 of
なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネルに実装するとよい。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図２８（ｂ）に一例を示してある。 Note that when an amorphous semiconductor film is applied to a semiconductor layer of a transistor included in a pixel, a pixel portion is formed using a TFT over a substrate, and all peripheral driver circuits are formed over an IC chip. The IC chip may be mounted on the display panel by COG (Chip On Glass). FIG. 28B shows an example of a configuration in which an IC chip in which a pixel portion is formed on a substrate and a peripheral drive circuit is formed on the substrate is mounted by COG or the like.
このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図３６は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ３６０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路３６０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３６０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路３５０６により処理される。コントロール回路３５０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路３５０７を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
With this EL module, an EL television receiver can be completed. FIG. 36 is a block diagram showing the main configuration of an EL television receiver. A
チューナ３６０１で受信した信号のうち、音声信号は音声信号増幅回路３６０４に送られ、その出力は音声信号処理回路３６０５を経てスピーカー３６０６に供給される。制御回路３６０７は受信局（受信周波数）や音量の制御情報を入力部３６０８から受け、チューナ３６０１や音声信号処理回路３６０５に信号を送出する。
Of the signals received by the
図３４（Ａ）に示すように、図３５のＥＬモジュールを筐体３４００１に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部３４００３が形成される。また、スピーカー部３４００４、ビデオ入力端子３４００５などが適宜備えられている。
As shown in FIG. 34A, the television set can be completed by incorporating the EL module shown in FIG. 35 into a
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。 Of course, the present invention is not limited to a television receiver, and is applied to various uses as a display medium of a particularly large area such as a monitor of a personal computer, an information display board in a railway station or airport, an advertisement display board in a street, etc. can do.
Claims (21)
前記トランジスタは、第１端子が前記第１のスイッチを介して前記第１の配線と電気的に接続され、第２端子が前記第２の配線と電気的に接続され、ゲート端子が前記第２のスイッチを介して前記第３の配線と電気的に接続され、
前記容量素子は前記トランジスタのゲート端子と第１端子との間に電気的に接続され、
前記負荷は前記トランジスタの第１端子に電気的に接続されていることを特徴とする半導体装置。 A transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, a third wiring, and a load;
The transistor has a first terminal electrically connected to the first wiring through the first switch, a second terminal electrically connected to the second wiring, and a gate terminal connected to the second wiring. Electrically connected to the third wiring via a switch of
The capacitive element is electrically connected between a gate terminal and a first terminal of the transistor,
The semiconductor device, wherein the load is electrically connected to a first terminal of the transistor.
前記トランジスタは、第１端子が前記第１のスイッチを介して前記第１の配線と電気的に接続され、第２端子が前記第２の配線と電気的に接続され、ゲート端子が前記第２のスイッチを介して前記第３の配線と電気的に接続され、
前記容量素子は前記トランジスタのゲート端子と第１端子との間に電気的に接続され、
前記負荷は前記トランジスタの第１端子に電気的に接続され、
前記第３の配線の電位は前記第２の配線の電位よりも低いことを特徴とする半導体装置。 A transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, a third wiring, and a load;
The transistor has a first terminal electrically connected to the first wiring through the first switch, a second terminal electrically connected to the second wiring, and a gate terminal connected to the second wiring. Electrically connected to the third wiring via a switch of
The capacitive element is electrically connected between a gate terminal and a first terminal of the transistor,
The load is electrically connected to a first terminal of the transistor;
The semiconductor device is characterized in that the potential of the third wiring is lower than the potential of the second wiring.
前記トランジスタは、第１端子が前記第１のスイッチを介して前記第１の電気的に配線と接続され、第２端子が前記第２の配線と電気的に接続され、ゲート端子が前記第２のスイッチを介して前記第３の配線と電気的に接続され、
前記容量素子は前記トランジスタのゲート端子と第１端子との間に電気的に接続され、
前記負荷は前記トランジスタの第１端子に電気的に接続され、
前記第２の配線及び前記第３の配線には所定の電位が入力され、
前記第１のスイッチ及び前記第２のスイッチがオンし、且つ前記第１の配線に電流が流れるとき、前記トランジスタには電流が流れ、前記負荷には電流が流れないことを特徴とする半導体装置。 A transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, a third wiring, and a load;
In the transistor, a first terminal is electrically connected to the first wiring through the first switch, a second terminal is electrically connected to the second wiring, and a gate terminal is the second terminal. Electrically connected to the third wiring via a switch of
The capacitive element is electrically connected between a gate terminal and a first terminal of the transistor,
The load is electrically connected to a first terminal of the transistor;
A predetermined potential is input to the second wiring and the third wiring,
When the first switch and the second switch are turned on and a current flows through the first wiring, a current flows through the transistor and a current does not flow through the load. .
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記第３の配線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第１端子が前記第２の配線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第２端子が前記第４の配線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記負荷は前記第１のトランジスタの第１端子に接続されていることを特徴とする半導体装置。 A first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, a fourth wiring, and a load; Have
The first transistor has a first terminal electrically connected to the second terminal of the second transistor, a second terminal electrically connected to the third wiring, and a gate terminal connected to the third terminal. Electrically connected to the first terminal of the transistor;
The second transistor has a gate terminal electrically connected to the first wiring, a first terminal electrically connected to the second wiring,
The third transistor has a gate terminal electrically connected to the first wiring, a second terminal electrically connected to the fourth wiring,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The semiconductor device, wherein the load is connected to a first terminal of the first transistor.
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記第３の配線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第１端子が前記第２の配線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第２端子が前記第４の配線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記負荷は前記第１のトランジスタの第１端子に電気的に接続され、
前記第４の配線の電位は前記第３の配線の電位よりも低いことを特徴とする半導体装置。 A first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, a fourth wiring, and a load; Have
The first transistor has a first terminal electrically connected to the second terminal of the second transistor, a second terminal electrically connected to the third wiring, and a gate terminal connected to the third terminal. Electrically connected to the first terminal of the transistor;
The second transistor has a gate terminal electrically connected to the first wiring, a first terminal electrically connected to the second wiring,
The third transistor has a gate terminal electrically connected to the first wiring, a second terminal electrically connected to the fourth wiring,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The load is electrically connected to a first terminal of the first transistor;
The semiconductor device is characterized in that the potential of the fourth wiring is lower than the potential of the third wiring.
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記第３の配線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第１端子が前記第２の配線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第２端子が前記第４の配線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記負荷は前記第１のトランジスタの第１端子に電気的に接続され、
前記第１の配線に入力される信号により前記第２のトランジスタ及び前記第３のトランジスタがオンし、且つ前記第１の配線に電流が流れるとき、前記第１のトランジスタには電流が流れ、前記負荷には電流が流れないことを特徴とする半導体装置。 A first transistor, a second transistor, a third transistor, a capacitor, a first wiring, a second wiring, a third wiring, a fourth wiring, and a load; Have
The first transistor has a first terminal electrically connected to the second terminal of the second transistor, a second terminal electrically connected to the third wiring, and a gate terminal connected to the third terminal. Electrically connected to the first terminal of the transistor;
The second transistor has a gate terminal electrically connected to the first wiring, a first terminal electrically connected to the second wiring,
The third transistor has a gate terminal electrically connected to the first wiring, a second terminal electrically connected to the fourth wiring,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The load is electrically connected to a first terminal of the first transistor;
When the second transistor and the third transistor are turned on by a signal input to the first wiring and a current flows through the first wiring, a current flows through the first transistor, A semiconductor device characterized in that no current flows through a load.
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記第３の配線と接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第１端子が前記第２の配線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第２端子が前記第４の配線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記発光素子は画素電極が前記第１のトランジスタの第１端子に電気的に接続されていることを特徴とする表示装置。 Opposing the first transistor, the second transistor, the third transistor, the capacitor, the first wiring, the second wiring, the third wiring, the fourth wiring, and the pixel electrode. A light emitting element having a light emitting layer between the electrodes,
The first transistor has a first terminal electrically connected to the second terminal of the second transistor, a second terminal connected to the third wiring, and a gate terminal of the third transistor. Electrically connected to one terminal,
The second transistor has a gate terminal electrically connected to the first wiring, a first terminal electrically connected to the second wiring,
The third transistor has a gate terminal electrically connected to the first wiring, a second terminal electrically connected to the fourth wiring,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The display device, wherein a pixel electrode of the light emitting element is electrically connected to a first terminal of the first transistor.
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記第３の配線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第１端子が前記第２の配線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第２端子が前記第４の配線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記発光素子は画素電極が前記第１のトランジスタの第１端子に電気的に接続され、
前記第４の配線の電位は前記第３の配線の電位よりも低いことを特徴とする表示装置。 Opposing the first transistor, the second transistor, the third transistor, the capacitor, the first wiring, the second wiring, the third wiring, the fourth wiring, and the pixel electrode. A light emitting element having a light emitting layer between the electrodes,
The first transistor has a first terminal electrically connected to the second terminal of the second transistor, a second terminal electrically connected to the third wiring, and a gate terminal connected to the third terminal. Electrically connected to the first terminal of the transistor;
The second transistor has a gate terminal electrically connected to the first wiring, a first terminal electrically connected to the second wiring,
The third transistor has a gate terminal electrically connected to the first wiring, a second terminal electrically connected to the fourth wiring,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The light emitting element has a pixel electrode electrically connected to a first terminal of the first transistor,
The display device is characterized in that the potential of the fourth wiring is lower than the potential of the third wiring.
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記第３の配線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記第１の配線に接続され、第１端子が前記第２の配線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記第１の配線に接続され、第２端子が前記第４の配線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記発光素子は画素電極が前記第１のトランジスタの第１端子に電気的に接続され、
前記第１の配線に入力される信号により前記第２のトランジスタ及び前記第３のトランジスタがオンし、且つ前記第１の配線に電流が流れるとき、前記第１のトランジスタには電流が流れ、前記発光素子には電流が流れないことを特徴とする表示装置。 Opposing the first transistor, the second transistor, the third transistor, the capacitor, the first wiring, the second wiring, the third wiring, the fourth wiring, and the pixel electrode. A light emitting element having a light emitting layer between the electrodes,
The first transistor has a first terminal electrically connected to the second terminal of the second transistor, a second terminal electrically connected to the third wiring, and a gate terminal connected to the third terminal. Electrically connected to the first terminal of the transistor;
The second transistor has a gate terminal connected to the first wiring, a first terminal electrically connected to the second wiring,
The third transistor has a gate terminal connected to the first wiring, a second terminal electrically connected to the fourth wiring,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The light emitting element has a pixel electrode electrically connected to a first terminal of the first transistor,
When the second transistor and the third transistor are turned on by a signal input to the first wiring and a current flows through the first wiring, a current flows through the first transistor, A display device characterized in that no current flows through a light-emitting element.
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記第３の配線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第１端子が前記第２の配線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記第１の配線に電気的に接続され、第２端子が前記第４の配線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記発光素子は画素電極が前記第１のトランジスタの第１端子に電気的に接続され、
前記第４の配線の電位は前記対向電極の電位と等しいことを特徴とする表示装置。 Opposing the first transistor, the second transistor, the third transistor, the capacitor, the first wiring, the second wiring, the third wiring, the fourth wiring, and the pixel electrode. A light emitting element having a light emitting layer between the electrodes,
The first transistor has a first terminal electrically connected to the second terminal of the second transistor, a second terminal electrically connected to the third wiring, and a gate terminal connected to the third terminal. Electrically connected to the first terminal of the transistor;
The second transistor has a gate terminal electrically connected to the first wiring, a first terminal electrically connected to the second wiring,
The third transistor has a gate terminal electrically connected to the first wiring, a second terminal electrically connected to the fourth wiring,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The light emitting element has a pixel electrode electrically connected to a first terminal of the first transistor,
The display device, wherein the potential of the fourth wiring is equal to the potential of the counter electrode.
前記画素部には、前記走査線駆動回路から伸張して配置された複数の走査線と、前記信号線駆動回路から伸張して配置された複数の信号線と、前記走査線と前記信号線とに対応してマトリクスに配置された複数の画素と、を備え、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、前記走査線と、前記信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記電源線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記走査線に電気的に接続され、第１端子が前記信号線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記走査線に電気的に接続され、第２端子が前記バイアス線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記発光素子は画素電極が前記第１のトランジスタの第１端子に電気的に接続されていることを特徴とする表示装置。 A scanning line driving circuit, a signal line driving circuit, and a pixel portion;
The pixel portion includes a plurality of scanning lines extended from the scanning line driving circuit, a plurality of signal lines extended from the signal line driving circuit, the scanning lines and the signal lines, A plurality of pixels arranged in a matrix corresponding to
The pixel includes a first transistor, a second transistor, a third transistor, a capacitor, the scanning line, the signal line, a power supply line, a bias line, a pixel electrode, and a counter electrode. A light emitting element having a light emitting layer between,
The first transistor has a first terminal electrically connected to a second terminal of the second transistor, a second terminal electrically connected to the power supply line, and a gate terminal of the third transistor. Electrically connected to the first terminal;
The second transistor has a gate terminal electrically connected to the scanning line, a first terminal electrically connected to the signal line,
The third transistor has a gate terminal electrically connected to the scanning line, a second terminal electrically connected to the bias line,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The display device, wherein a pixel electrode of the light emitting element is electrically connected to a first terminal of the first transistor.
前記画素部には、前記走査線駆動回路から伸張して配置された複数の走査線と、前記信号線駆動回路から伸張して配置された複数の信号線と、前記走査線と前記信号線とに対応してマトリクスに配置された複数の画素と、を備え、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、前記走査線と、前記信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記電源線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記走査線に電気的に接続され、第１端子が前記信号線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記走査線に電気的に接続され、第２端子が前記バイアス線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記発光素子は画素電極が前記第１のトランジスタの第１端子に電気的に接続され、
前記バイアス線の電位は前記電源線の電位よりも低いことを特徴とする表示装置。 A scanning line driving circuit, a signal line driving circuit, and a pixel portion;
The pixel portion includes a plurality of scanning lines extended from the scanning line driving circuit, a plurality of signal lines extended from the signal line driving circuit, the scanning lines and the signal lines, A plurality of pixels arranged in a matrix corresponding to
The pixel includes a first transistor, a second transistor, a third transistor, a capacitor, the scanning line, the signal line, a power supply line, a bias line, a pixel electrode, and a counter electrode. A light emitting element having a light emitting layer between,
The first transistor has a first terminal electrically connected to a second terminal of the second transistor, a second terminal electrically connected to the power supply line, and a gate terminal of the third transistor. Electrically connected to the first terminal;
The second transistor has a gate terminal electrically connected to the scanning line, a first terminal electrically connected to the signal line,
The third transistor has a gate terminal electrically connected to the scanning line, a second terminal electrically connected to the bias line,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The light emitting element has a pixel electrode electrically connected to a first terminal of the first transistor,
A display device, wherein a potential of the bias line is lower than a potential of the power supply line.
前記画素部には、前記走査線駆動回路から伸張して配置された複数の走査線と、前記信号線駆動回路から伸張して配置された複数の信号線と、前記走査線と前記信号線とに対応してマトリクスに配置された複数の画素と、を備え、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、前記走査線と、前記信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記電源線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記走査線に接続され、第１端子が前記信号線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記走査線に接続され、第２端子が前記バイアス線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記走査線に入力される信号により前記第２のトランジスタ及び前記第３のトランジスタがオンし、且つ前記信号線に信号電流が流れるとき、前記第１のトランジスタには電流が流れ、前記発光素子には電流が流れないことを特徴とする表示装置。 A scanning line driving circuit, a signal line driving circuit, and a pixel portion;
The pixel portion includes a plurality of scanning lines extended from the scanning line driving circuit, a plurality of signal lines extended from the signal line driving circuit, the scanning lines and the signal lines, A plurality of pixels arranged in a matrix corresponding to
The pixel includes a first transistor, a second transistor, a third transistor, a capacitor, the scanning line, the signal line, a power supply line, a bias line, a pixel electrode, and a counter electrode. A light emitting element having a light emitting layer between,
The first transistor has a first terminal electrically connected to a second terminal of the second transistor, a second terminal electrically connected to the power supply line, and a gate terminal of the third transistor. Electrically connected to the first terminal;
The second transistor has a gate terminal connected to the scan line, a first terminal electrically connected to the signal line,
The third transistor has a gate terminal connected to the scanning line, a second terminal electrically connected to the bias line,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
When the second transistor and the third transistor are turned on by a signal input to the scan line and a signal current flows through the signal line, a current flows through the first transistor, and the light emitting element Is a display device characterized in that no current flows.
前記画素部には、前記走査線駆動回路から伸張して配置された複数の走査線と、前記信号線駆動回路から伸張して配置された複数の信号線と、前記走査線と前記信号線とに対応してマトリクスに配置された複数の画素と、を備え、
前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、前記走査線と、前記信号線と、電源線と、バイアス線と、画素電極と対向電極との間に発光層を有する発光素子と、を備え、
前記第１のトランジスタは、第１端子が前記第２のトランジスタの第２端子と電気的に接続され、第２端子が前記電源線と電気的に接続され、ゲート端子が前記第３のトランジスタの第１端子と電気的に接続され、
前記第２のトランジスタは、ゲート端子が前記走査線に電気的に接続され、第１端子が前記信号線と電気的に接続され、
前記第３のトランジスタは、ゲート端子が前記走査線に電気的に接続され、第２端子が前記バイアス線に電気的に接続され、
前記容量素子は前記第１のトランジスタのゲート端子と第１端子との間に電気的に接続され、
前記発光素子は画素電極が前記第１のトランジスタの第１端子に電気的に接続され、
前記バイアス線の電位は前記対向電極の電位と等しいことを特徴とする表示装置。 A scanning line driving circuit, a signal line driving circuit, and a pixel portion;
The pixel portion includes a plurality of scanning lines extended from the scanning line driving circuit, a plurality of signal lines extended from the signal line driving circuit, the scanning lines and the signal lines, A plurality of pixels arranged in a matrix corresponding to
The pixel includes a first transistor, a second transistor, a third transistor, a capacitor, the scanning line, the signal line, a power supply line, a bias line, a pixel electrode, and a counter electrode. A light emitting element having a light emitting layer between,
The first transistor has a first terminal electrically connected to a second terminal of the second transistor, a second terminal electrically connected to the power supply line, and a gate terminal of the third transistor. Electrically connected to the first terminal;
The second transistor has a gate terminal electrically connected to the scanning line, a first terminal electrically connected to the signal line,
The third transistor has a gate terminal electrically connected to the scanning line, a second terminal electrically connected to the bias line,
The capacitive element is electrically connected between a gate terminal and a first terminal of the first transistor;
The light emitting element has a pixel electrode electrically connected to a first terminal of the first transistor,
A display device, wherein a potential of the bias line is equal to a potential of the counter electrode.
前記トランジスタは、第１端子が前記第１のスイッチを介して前記第１の配線と電気的に接続され、第２端子が前記第２の配線と電気的に接続され、ゲート端子が前記第２のスイッチを介して前記第３の配線と電気的に接続され、
前記容量素子は前記トランジスタのゲート端子と第１端子との間に電気的に接続されていることを特徴とする半導体装置。 A transistor, a first switch, a second switch, a capacitor, a first wiring, a second wiring, and a third wiring;
The transistor has a first terminal electrically connected to the first wiring through the first switch, a second terminal electrically connected to the second wiring, and a gate terminal connected to the second wiring. Electrically connected to the third wiring via a switch of
The semiconductor device is characterized in that the capacitor element is electrically connected between a gate terminal and a first terminal of the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006179539A JP5647757B2 (en) | 2005-06-30 | 2006-06-29 | Semiconductor device, light emitting device, module, and electronic device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005191145 | 2005-06-30 | ||
| JP2005191145 | 2005-06-30 | ||
| JP2006179539A JP5647757B2 (en) | 2005-06-30 | 2006-06-29 | Semiconductor device, light emitting device, module, and electronic device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012187301A Division JP2013047802A (en) | 2005-06-30 | 2012-08-28 | Semiconductor device |
| JP2014166595A Division JP6023762B2 (en) | 2005-06-30 | 2014-08-19 | Semiconductor device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2007041571A true JP2007041571A (en) | 2007-02-15 |
| JP2007041571A5 JP2007041571A5 (en) | 2009-08-13 |
| JP5647757B2 JP5647757B2 (en) | 2015-01-07 |
Family
ID=37799553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006179539A Active JP5647757B2 (en) | 2005-06-30 | 2006-06-29 | Semiconductor device, light emitting device, module, and electronic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5647757B2 (en) |
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| JP7005198B2 (en) | 2016-07-12 | 2022-01-21 | 株式会社半導体エネルギー研究所 | Display devices, display modules and electronic devices |
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| JP2018087976A (en) * | 2016-11-22 | 2018-06-07 | 株式会社半導体エネルギー研究所 | Display and method for manufacturing the same, and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5647757B2 (en) | 2015-01-07 |
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Legal Events
| Date | Code | Title | Description |
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