JP2007036736A

JP2007036736A - Digital switching amplifier

Info

Publication number: JP2007036736A
Application number: JP2005217837A
Authority: JP
Inventors: Pascal Lore; パスカルロレ
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-07-27
Filing date: 2005-07-27
Publication date: 2007-02-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital switching amplifier capable of improving power efficiency while securing an SNR. <P>SOLUTION: The digital switching amplifier 1 is provided with a ΔΣ modulator 2 for generating a quinary digital signal 10 by modulating an input signal and a power switch stage 3 for switching five sorts of voltages +V2, +V1, 0, -V1, and -V2 in accordance with the value of the quinary digital signal 10 generated by the ΔΣ modulator 2 and applying the switched voltage to an output load 4; where one of the five sorts of voltages is 0-volt voltage. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、本発明はデジタルスイッチングアンプに関し、特に、入力信号から生成されたマルチビット信号に応じてパワースイッチを制御するデジタルスイッチングアンプに関する。 The present invention relates to a digital switching amplifier, and more particularly to a digital switching amplifier that controls a power switch in accordance with a multi-bit signal generated from an input signal.

従来、携帯オーディオ装置の使用時間を長くするため、低消費電力型のデジタルスイッチングアンプが広く使われている。このようなデジタルスイッチングアンプとして、入力信号を変調して生成した２値のデジタル信号に応じて、２種類の電圧を切り換えて負荷に印加するデジタルスイッチングアンプが知られている（例えば、非特許文献１、非特許文献２及び非特許文献３参照）。 Conventionally, low power consumption type digital switching amplifiers have been widely used in order to extend the usage time of portable audio devices. As such a digital switching amplifier, there is known a digital switching amplifier that switches two kinds of voltages and applies them to a load in accordance with a binary digital signal generated by modulating an input signal (for example, non-patent document). 1, Non-Patent Document 2 and Non-Patent Document 3).

図１２は、従来のデジタルスイッチングアンプ８０の要部構成を示すブロック図である。デジタルスイッチングアンプ８０は、入力信号を変調して２値の値をとり得る１ビットデジタル信号を生成するデルタシグマ（以下ΔΣとも表記する）変調器８２と、ΔΣ変調器８２によって生成された２値のデジタル信号に応じて、＋Ｖ１の電圧及び−Ｖ１の電圧を切り換えて出力負荷８４に印加するパワースイッチ段８３とを備える。ΔΣ変調器８２は、パワースイッチ段８３の出力信号を入力信号から減算する減算器８５と、減算器８５からの出力信号を積分した積分信号を生成するループフィルタ８６と、ループフィルタ８６により生成された積分信号を２値のデジタル信号に変換する２値量子化器８７とを有する。出力負荷８４は、パワースイッチ段８３に接続されたローパスフィルタ８と、ローパスフィルタ８に接続されたスピーカ９とを有する。 FIG. 12 is a block diagram showing a main part configuration of a conventional digital switching amplifier 80. The digital switching amplifier 80 includes a delta sigma (hereinafter also referred to as ΔΣ) modulator 82 that generates a 1-bit digital signal that can take a binary value by modulating an input signal, and a binary value generated by the ΔΣ modulator 82. And a power switch stage 83 that switches the voltage of + V1 and the voltage of −V1 to be applied to the output load 84 in accordance with the digital signal. The ΔΣ modulator 82 is generated by a subtractor 85 that subtracts the output signal of the power switch stage 83 from the input signal, a loop filter 86 that generates an integrated signal obtained by integrating the output signal from the subtractor 85, and the loop filter 86. And a binary quantizer 87 for converting the integrated signal into a binary digital signal. The output load 84 includes a low-pass filter 8 connected to the power switch stage 83 and a speaker 9 connected to the low-pass filter 8.

このように構成されたデジタルスイッチングアンプ８０においては、２値量子化器８７によって生成された２値のデジタル信号が「１」の場合、出力負荷８４に＋Ｖ１の電圧が印加される。一方、２値のデジタル信号が「０」の場合、−Ｖ１の電圧が印加される。このような構成により、所望の音声帯域において入力信号を忠実に再現する２値のデジタル信号を生成することができ、パワースイッチ段８３により構成される増幅器を用いてスピーカ９（負荷８４）に入力信号を増幅して伝達することが可能となる。 In the digital switching amplifier 80 configured as described above, when the binary digital signal generated by the binary quantizer 87 is “1”, a voltage of + V1 is applied to the output load 84. On the other hand, when the binary digital signal is “0”, a voltage of −V1 is applied. With such a configuration, it is possible to generate a binary digital signal that faithfully reproduces an input signal in a desired voice band, and input it to the speaker 9 (load 84) using an amplifier configured by the power switch stage 83. The signal can be amplified and transmitted.

また、入力信号を変調して生成した３値のデジタル信号に応じて、３種類の電圧を切り換えて負荷に印加するデジタルスイッチングアンプが知られている（例えば、特許文献１及び特許文献２参照）。 Also known are digital switching amplifiers that switch three types of voltages and apply them to a load in accordance with a ternary digital signal generated by modulating an input signal (see, for example, Patent Document 1 and Patent Document 2). .

さらに、入力信号を４値のデジタル信号に変調し、この４値のデジタル信号に応じて４種類の電圧を切り換えて負荷に印加するデジタルスイッチングアンプが知られている（例えば、特許文献３）。図１３は、従来の他のデジタルスイッチングアンプ９０の要部構成を示すブロック図である。 Furthermore, there is known a digital switching amplifier that modulates an input signal into a quaternary digital signal, switches four types of voltages according to the quaternary digital signal, and applies them to a load (for example, Patent Document 3). FIG. 13 is a block diagram showing a main configuration of another conventional digital switching amplifier 90.

デジタルスイッチングアンプ９０は、入力信号を変調して４値の値をとり得るデジタル信号を生成するΔΣ変調器９２と、ΔΣ変調器９２によって生成された４値のデジタル信号に応じて、＋Ｖ２の電圧、＋Ｖ１の電圧、−Ｖ１の電圧及び−Ｖ２の電圧を切り換えて出力負荷９４に印加するパワースイッチ段９３とを備える。ΔΣ変調器９２は、パワースイッチ段９３の出力信号を入力信号から減算する減算器８５と、減算器８５からの出力信号を積分した積分信号を生成するループフィルタ８６と、ループフィルタ８６により生成された積分信号を４値のデジタル信号に変換する４値量子化器９７とを有する。 The digital switching amplifier 90 generates a digital signal that can take a quaternary value by modulating an input signal, and a voltage of + V2 according to the quaternary digital signal generated by the ΔΣ modulator 92. , + V1 voltage, -V1 voltage, and -V2 voltage, and a power switch stage 93 that applies the voltage to the output load 94. The ΔΣ modulator 92 is generated by a subtractor 85 that subtracts the output signal of the power switch stage 93 from the input signal, a loop filter 86 that generates an integrated signal obtained by integrating the output signal from the subtractor 85, and the loop filter 86. A quaternary quantizer 97 for converting the integrated signal into a quaternary digital signal.

このように構成されたデジタルスイッチングアンプ９０においては、４値量子化器９７からの４値のデジタル信号の値に応じて、＋Ｖ２の電圧、＋Ｖ１の電圧、−Ｖ１の電圧及び−Ｖ２の電圧のうちの１つが出力負荷９４に印加される。このような構成により、所望の音声帯域において入力信号を忠実に再現する４値のデジタル信号を生成することができ、パワースイッチ段９３により構成される増幅器を用いてスピーカ９（負荷９４）に入力信号を増幅して伝達することが可能となる。
特開平１１−１１２２４５号公報（公開日：平成１１年（１９９９）４月２３日）特開２０００−２９５０４９号公報（公開日：平成１２年（２０００）１０月２０日）特許第３５１４９７８号号明細書（登録日：平成１６年１月２３日）オーディオ向けＤ級アンプの設計、在原栄一、ＤｅｓｉｇｎＷａｖｅＭａｇａｚｉｎｅ、Ｓｅｐｔｅｍｂｅｒ２００１、ｐｐ８２−９０ＬＭ４６６３、ＮａｔｉｏｎａｌＳｅｍｉｃｏｎｄｕｃｔｏｒＡＬｏｗ−ＶｏｌｔａｇｅＦｕｌｌｙ−Ｍｏｎｏｌｉｔｈｉｃ ΔΣ−ＢａｓｅｄＣｌａｓｓ−ＤＡｕｄｉｏＡｍｐｌｉｆｉｅｒ、Ｊ．Ｖａｒｏｎａｅｔａｌ．、ＥＳＳＣＩＲＣ２００３Ｐｒｏｃｅｅｄｉｎｇｓ、ｐｐ５４５−５４８ In the digital switching amplifier 90 configured in this way, according to the value of the quaternary digital signal from the quaternary quantizer 97, the voltage of + V2, the voltage of + V1, the voltage of -V1, and the voltage of -V2 are changed. One of them is applied to the output load 94. With such a configuration, a quaternary digital signal that faithfully reproduces an input signal in a desired voice band can be generated, and input to the speaker 9 (load 94) using an amplifier constituted by the power switch stage 93. The signal can be amplified and transmitted.
JP 11-112245 A (publication date: April 23, 1999) JP 2000-295049 A (publication date: October 20, 2000) Patent No. 3514978 specification (registration date: January 23, 2004) Design of class D amplifier for audio, Eiichi Aihara, Design Wave Magazine, September 2001, pp82-90 LM4663, National Semiconductor A Low-Voltage Fully-Monolithic ΔΣ-Based Class-D Audio Amplifier, J. MoI. Varona et al. , ESCIRC 2003 Proceedings, pp 545-548.

しかしながら、上記した図１２に示す構成、特許文献１の構成及び特許文献２の構成では、入力信号の振幅が小さい場合であっても、振幅が大きい場合と同様に、一定の電圧にパワースイッチ段８３により電力増幅されるため、電力効率が悪く、また、ノイズレベルが大きくなって、信号成分／ノイズの値であるＳＮＲ（ＳｉｇｎａｌＴｏＮｏｉｓｅＲａｔｉｏ）が下がるという問題が生じる。 However, in the configuration shown in FIG. 12, the configuration of Patent Document 1, and the configuration of Patent Document 2, even when the amplitude of the input signal is small, the power switch stage is maintained at a constant voltage as in the case where the amplitude is large. Therefore, there is a problem that the power efficiency is low, the noise level is increased, and the signal component / noise value SNR (Signal To Noise Ratio) is lowered.

また、上記した図１３に示す構成では、常に負荷に対して＋Ｖ２、＋Ｖ１、−Ｖ１及び−Ｖ２のいずれかの電圧が印加されるので、オン状態になったパワースイッチの寄生抵抗に電流が常に流れる。このため、常に寄生抵抗によって電力の一部が消費されるので、電力効率が悪いという問題が生じる。 Further, in the configuration shown in FIG. 13 described above, since any voltage of + V2, + V1, -V1, and -V2 is always applied to the load, a current is always applied to the parasitic resistance of the power switch that is turned on. Flowing. For this reason, since a part of electric power is always consumed by the parasitic resistance, the problem that power efficiency is bad arises.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＳＮＲを確保しながら電力効率を高めたデジタルスイッチングアンプを提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a digital switching amplifier having improved power efficiency while ensuring SNR.

本発明に係るデジタルスイッチングアンプは、上記課題を解決するために、入力信号を変調して（２ｎ＋１）値のデジタル信号（ｎは２以上の整数）を生成する変調器と、前記変調器により生成された前記（２ｎ＋１）値のデジタル信号の値に応じて、（２ｎ＋１）種類の電圧を切り換えて負荷に印加するパワースイッチ段とを備え、前記（２ｎ＋１）種類の電圧のうちの１つが、ゼロボルト電圧であることを特徴としている。 In order to solve the above problems, a digital switching amplifier according to the present invention modulates an input signal to generate a digital signal of (2n + 1) value (n is an integer of 2 or more), and the modulator generates And a power switch stage that switches (2n + 1) types of voltages to be applied to the load according to the value of the (2n + 1) value digital signal, and one of the (2n + 1) types of voltages is zero volts. It is characterized by voltage.

上記の構成によれば、変調器により生成された（２ｎ＋１）値のデジタル信号の値に応じて、パワースイッチ段により、（２ｎ＋１）種類の電圧が切り換えられて負荷に印加される。従って、入力信号を変調したデジタル信号の値に応じた所定期間の間は、パワースイッチ段によりゼロボルト電圧が負荷に印加され、残りの期間の間は、２ｎ種類の電圧のうちの１つが負荷に印加される。 According to the above configuration, according to the value of the (2n + 1) value digital signal generated by the modulator, (2n + 1) types of voltages are switched and applied to the load by the power switch stage. Therefore, a zero volt voltage is applied to the load by the power switch stage during a predetermined period according to the value of the digital signal obtained by modulating the input signal, and one of 2n types of voltages is applied to the load during the remaining period. Applied.

このため、ゼロボルト電圧が印加される所定期間の間は、オン状態になったパワースイッチの寄生抵抗に電流が流れない。従って、パワースイッチの寄生抵抗に起因する電力のロスを低減して電力効率を高めることができる。 For this reason, during a predetermined period in which the zero volt voltage is applied, no current flows through the parasitic resistance of the power switch that is turned on. Therefore, it is possible to reduce power loss due to the parasitic resistance of the power switch and increase power efficiency.

また、残りの期間の間に、２ｎ種類の電圧のうちの１つを負荷に印加するので、入力信号の振幅が大きいときには振幅の大きい電圧を負荷に印加し、入力信号の振幅が小さいときには振幅の小さい電圧を負荷に印加することができる。このため、入力信号の振幅が小さいときでも、入力信号の振幅が大きいときと同じ電圧を印加する必要がない。従って、ノイズレベルを小さくしてＳＮＲを確保することができるとともに、負荷により消費される電力を小さくすることができる。 Further, since one of the 2n types of voltages is applied to the load during the remaining period, a voltage with a large amplitude is applied to the load when the amplitude of the input signal is large, and an amplitude when the amplitude of the input signal is small. Can be applied to the load. For this reason, even when the amplitude of the input signal is small, it is not necessary to apply the same voltage as when the amplitude of the input signal is large. Accordingly, the SNR can be ensured by reducing the noise level, and the power consumed by the load can be reduced.

この結果、ＳＮＲを確保しながら電力効率を高めたデジタルスイッチングアンプを提供することができるという効果を奏する。 As a result, it is possible to provide a digital switching amplifier with improved power efficiency while ensuring SNR.

本発明に係るデジタルスイッチングアンプでは、前記変調器がデルタシグマ変調器であることが好ましい。 In the digital switching amplifier according to the present invention, the modulator is preferably a delta-sigma modulator.

この構成によれば、波形ひずみ（理論値）が入力信号の周波数によらず、ほぼ一定になり、さらに、ノイズを低減することができるというさらなる効果を奏する。 According to this configuration, the waveform distortion (theoretical value) becomes substantially constant regardless of the frequency of the input signal, and further effects are achieved in that noise can be reduced.

本発明に係るデジタルスイッチングアンプでは、前記デルタシグマ変調器は、前記パワースイッチ段からの出力信号を前記入力信号から減算した信号を積分して積分信号を生成するループフィルタと、前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有することが好ましい。 In the digital switching amplifier according to the present invention, the delta-sigma modulator is based on a loop filter that integrates a signal obtained by subtracting the output signal from the power switch stage from the input signal to generate an integrated signal, and the integrated signal. And a quantizer for generating the (2n + 1) -value digital signal.

上記の構成によれば、パワースイッチ段がフィードバックループに含まれるので、そのパワースイッチにより発生するノイズ及び歪をループフィルタによりシェーピングしてノイズ及び歪の影響を減らすことができるというさらなる効果を奏する。 According to the above configuration, since the power switch stage is included in the feedback loop, it is possible to shape the noise and distortion generated by the power switch by the loop filter to reduce the influence of the noise and distortion.

本発明に係るデジタルスイッチングアンプでは、前記デルタシグマ変調器は、前記入力信号に基づいて積分信号を生成するループフィルタと、前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有し、前記ループフィルタは、前記量子化器からの出力信号を前記入力信号から減算した信号を積分して前記積分信号を生成することが好ましい。 In the digital switching amplifier according to the present invention, the delta-sigma modulator includes a loop filter that generates an integrated signal based on the input signal, and a quantization that generates the digital signal of the (2n + 1) value based on the integrated signal. It is preferable that the loop filter integrates a signal obtained by subtracting the output signal from the quantizer from the input signal to generate the integrated signal.

上記の構成によれば、量子化器により発生するノイズ及び歪をループフィルタによりシェーピングしてノイズ及び歪の影響を減らすことができるというさらなる効果を奏する。 According to said structure, there exists the further effect that the noise and distortion which generate | occur | produce by a quantizer can be shaped with a loop filter, and the influence of noise and distortion can be reduced.

本発明に係るデジタルスイッチングアンプでは、前記変調器がパルス幅変調器（ＰＷＭ）であることが好ましい。 In the digital switching amplifier according to the present invention, the modulator is preferably a pulse width modulator (PWM).

上記の構成によれば、変調器からパワースイッチ段に供給するデジタル信号を生成する際のアルゴリズムが比較的単純なため、小さい回路規模で変調器を構成することができ、また、高いオーバーサンプル比を必要とするΔΣ変調器に比べてクロック・ジッタ（クロックの立ち上がりエッジ、立ち下りエッジのゆらぎ）の影響を受けにくいというさらなる効果を奏する。 According to the above configuration, since the algorithm for generating a digital signal to be supplied from the modulator to the power switch stage is relatively simple, the modulator can be configured with a small circuit scale, and a high oversample ratio is achieved. As compared with the ΔΣ modulator that requires the above, there is an additional effect that it is less affected by clock jitter (fluctuation of the rising edge and falling edge of the clock).

本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段からの出力信号がシングルエンド信号であることが好ましい。 In the digital switching amplifier according to the present invention, the output signal from the power switch stage is preferably a single-ended signal.

上記の構成によれば、差動信号を出力する構成よりもパワースイッチ段の構成を簡単にすることができるというさらなる効果を奏する。 According to said structure, there exists the further effect that the structure of a power switch stage can be simplified rather than the structure which outputs a differential signal.

本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段からの出力信号が差動信号であることが好ましい。 In the digital switching amplifier according to the present invention, the output signal from the power switch stage is preferably a differential signal.

上記の構成によれば、ノイズの影響及び２次歪の影響を小さくすることができるというさらなる効果を奏する。 According to said structure, there exists the further effect that the influence of noise and the influence of a secondary distortion can be made small.

本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段は、前記負荷を駆動するためのパワースイッチとして動作するＭＯＳトランジスタを有することが好ましい。 In the digital switching amplifier according to the present invention, it is preferable that the power switch stage includes a MOS transistor that operates as a power switch for driving the load.

上記の構成によれば、ＭＯＳトランジスタによりパワースイッチを構成するので、バイポーラトランジスタにより構成するよりもパワースイッチの抵抗を低くすることができる。このため、デジタルスイッチングアンプの効率を高めることができるというさらなる効果を奏する。 According to the above configuration, since the power switch is configured by the MOS transistor, the resistance of the power switch can be made lower than that configured by the bipolar transistor. For this reason, there is a further effect that the efficiency of the digital switching amplifier can be increased.

本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段は、前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加するパワースイッチブロックを有し、前記パワースイッチブロックは、各ドレイン端子が第１出力端子に接続されたｎ個のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル型ＭＯＳトランジスタとから構成される第１スイッチブロックと、各ドレイン端子が第２出力端子に接続されたｎ個のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル型ＭＯＳトランジスタとから構成される第２スイッチブロックとを有し、前記第１スイッチブロックのｎ個のＰチャネル型ＭＯＳトランジスタのソース端子のそれぞれに、ｎ種類の基準電圧がそれぞれ供給され、前記第２スイッチブロックのｎ個のＰチャネル型ＭＯＳトランジスタのソース端子のそれぞれに、前記ｎ種類の基準電圧がそれぞれ供給され、前記パワースイッチ段は、前記第１出力端子および前記第２出力端子を介して前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加することが好ましい。 In the digital switching amplifier according to the present invention, the power switch stage includes a power switch block that switches the (2n + 1) types of voltages to be applied to the load, and each drain terminal has a first output. A first switch block composed of n P-channel MOS transistors and one N-channel MOS transistor connected to the terminals, and n P-channels each drain terminal connected to the second output terminal A second switch block composed of an n-type MOS transistor and one n-channel type MOS transistor, and n source terminals of n p-channel type MOS transistors in the first switch block are each provided with n types of n-type MOS transistors. Each of the reference voltages is supplied and n P-channel type of the second switch block The n types of reference voltages are respectively supplied to the source terminals of the OS transistors, and the power switch stage switches the (2n + 1) types of voltages through the first output terminal and the second output terminal. It is preferable to apply to the load.

上記の構成によれば、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを組み合わせた簡単な構成により、負荷に切り換えて印加する（２ｎ＋１）種類の電圧を生成することができるというさらなる効果を奏する。 According to said structure, there exists the further effect that the (2n + 1) types of voltage switched and applied to a load can be produced | generated by the simple structure which combined the P channel type MOS transistor and the N channel type MOS transistor.

本発明に係るデジタルスイッチングアンプでは、前記（２ｎ＋１）値のデジタル信号と、前記（２ｎ＋１）種類の電圧と、前記ｎ個のＰチャネル型ＭＯＳトランジスタと、前記ｎ種類の基準電圧とにおいて、ｎ＝２であることが好ましい。 In the digital switching amplifier according to the present invention, in the (2n + 1) value digital signal, the (2n + 1) types of voltages, the n P-channel MOS transistors, and the n types of reference voltages, n = 2 is preferable.

上記の構成によれば、負荷に切り換えて印加する５種類の電圧を、少数のＭＯＳトランジスタを組み合わせた小さなサイズの構成により生成することができるというさらなる効果を奏する。 According to said structure, there exists the further effect that five types of voltages switched and applied to load can be produced | generated by the structure of the small size which combined a small number of MOS transistors.

本発明に係るデジタルスイッチングアンプでは、前記パワースイッチ段は、前記変調器により生成された前記（２ｎ＋１）値のデジタル信号に基づいて、２（ｎ＋１）個の１ビット信号を生成する制御回路と、ｎ種類の基準電圧を生成する基準電圧生成回路と、前記制御回路により生成された前記２（ｎ＋１）個の１ビット信号と、前記基準電圧生成回路により生成された前記ｎ種類の基準電圧とに基づいて、前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加するパワースイッチブロックとを有することが好ましい。 In the digital switching amplifier according to the present invention, the power switch stage generates a 2 (n + 1) 1-bit signal based on the (2n + 1) -value digital signal generated by the modulator; a reference voltage generation circuit for generating n types of reference voltages, the 2 (n + 1) 1-bit signals generated by the control circuit, and the n types of reference voltages generated by the reference voltage generation circuit. It is preferable to have a power switch block that switches the (2n + 1) types of voltages to be applied to the load.

上記の構成によれば、変調器により生成された（２ｎ＋１）値のデジタル信号から、負荷に印加する（２ｎ＋１）種類の電圧を、簡単な構成によって生成することができるというさらなる効果を奏する。 According to said structure, there exists the further effect that the voltage of (2n + 1) types applied to load can be produced | generated with a simple structure from the digital signal of the (2n + 1) value produced | generated by the modulator.

本発明に係るデジタルスイッチングアンプでは、前記変調器がデルタシグマ変調器であり、前記デルタシグマ変調器は、前記パワースイッチブロックからの出力信号を前記入力信号から減算した信号を積分して積分信号を生成するループフィルタと、前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有することが好ましい。 In the digital switching amplifier according to the present invention, the modulator is a delta sigma modulator, and the delta sigma modulator integrates a signal obtained by subtracting the output signal from the power switch block from the input signal to obtain an integrated signal. It is preferable to include a loop filter to be generated and a quantizer that generates the (2n + 1) -value digital signal based on the integrated signal.

上記の構成によれば、変調器をデルタシグマ変調器によって構成するので、波形ひずみ（理論値）が入力信号の周波数によらず、ほぼ一定になり、さらに、ノイズを低減することができるというさらなる効果を奏する。また、パワースイッチブロックがフィードバックループに含まれるので、そのパワースイッチにより発生するノイズ及び歪をループフィルタによりシェーピングしてノイズ及び歪の影響を減らすことができるというさらなる効果を奏する。 According to the above configuration, since the modulator is configured by a delta-sigma modulator, the waveform distortion (theoretical value) becomes substantially constant regardless of the frequency of the input signal, and noise can be further reduced. There is an effect. In addition, since the power switch block is included in the feedback loop, the noise and distortion generated by the power switch can be shaped by the loop filter to reduce the influence of the noise and distortion.

本発明に係るデジタルスイッチングアンプは、以上のように、変調器により生成された（２ｎ＋１）値（ｎは２以上の整数）のデジタル信号の値に応じて、（２ｎ＋１）種類の電圧を切り換えて負荷に印加するパワースイッチ段とを備え、（２ｎ＋１）種類の電圧のうちの１つが、ゼロボルト電圧である。 As described above, the digital switching amplifier according to the present invention switches (2n + 1) kinds of voltages according to the value of the digital signal of (2n + 1) value (n is an integer of 2 or more) generated by the modulator. One of (2n + 1) types of voltage is a zero volt voltage.

このため、ゼロボルト電圧が印加される所定期間の間は、パワースイッチの寄生抵抗に電流が流れず、電力のロスを低減することができる。また、残りの期間の間は、入力信号の振幅が大きいときには振幅の大きい電圧を負荷に印加し、入力信号の振幅が小さいときには振幅の小さい電圧を負荷に印加することができ、このため、入力信号の振幅が小さいときでも、入力信号の振幅が大きいときと同じ電圧を印加する必要がない。従って、ノイズレベルを小さくしてＳＮＲを確保することができる
この結果、ＳＮＲを確保しながら電力効率を高めたデジタルスイッチングアンプを提供することができるという効果を奏する。 For this reason, during the predetermined period in which the zero volt voltage is applied, no current flows through the parasitic resistance of the power switch, and power loss can be reduced. Further, during the remaining period, when the amplitude of the input signal is large, a voltage having a large amplitude can be applied to the load, and when the amplitude of the input signal is small, a voltage having a small amplitude can be applied to the load. Even when the amplitude of the signal is small, it is not necessary to apply the same voltage as when the amplitude of the input signal is large. Therefore, it is possible to secure the SNR by reducing the noise level. As a result, it is possible to provide a digital switching amplifier that improves the power efficiency while securing the SNR.

本発明の一実施形態について図１ないし図１１に基づいて説明すると以下の通りである。図１は、本発明の実施形態を示すものであり、デジタルスイッチングアンプ１の要部構成を示すブロック図である。 An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows an embodiment of the present invention, and is a block diagram showing a main configuration of a digital switching amplifier 1.

デジタルスイッチングアンプ１は、入力信号を変調して５値デジタル信号１０を生成するΔΣ変調器２と、ΔΣ変調器２によって生成された５値デジタル信号１０の値に応じて、＋Ｖ２の電圧、＋Ｖ１の電圧、ゼロボルト電圧、−Ｖ１の電圧及び−Ｖ２の電圧を切り換えて出力負荷４に印加するパワースイッチ段３とを備える。ΔΣ変調器２は、パワースイッチ段３の出力信号を入力信号から減算する減算器５と、減算器５からの出力信号を積分した積分信号１９を生成するループフィルタ６と、ループフィルタ６により生成された積分信号１９を５値デジタル信号１０に変換する５値量子化器７とを有する。出力負荷４は、パワースイッチ段３に接続されたローパスフィルタ８と、ローパスフィルタ８に接続されたスピーカ９とを有する。 The digital switching amplifier 1 includes a ΔΣ modulator 2 that modulates an input signal to generate a quinary digital signal 10, and a voltage of + V 2, + V 1 according to the value of the quinary digital signal 10 generated by the ΔΣ modulator 2. , A zero volt voltage, a -V1 voltage, and a -V2 voltage, and a power switch stage 3 that is applied to the output load 4. The ΔΣ modulator 2 is generated by a subtractor 5 that subtracts the output signal of the power switch stage 3 from the input signal, a loop filter 6 that generates an integrated signal 19 that integrates the output signal from the subtractor 5, and the loop filter 6. A quinary quantizer 7 that converts the integrated signal 19 into a quinary digital signal 10. The output load 4 has a low-pass filter 8 connected to the power switch stage 3 and a speaker 9 connected to the low-pass filter 8.

図２は、ΔΣ変調器２に設けられたループフィルタ６の構成を説明するためのブロック図である。ループフィルタ６は、５次のフィードフォワード型離散時間ループフィルタであり、５個の積分器１３ａ・１３ｂ・１３ｃ・１３ｄ・１３ｅを有する。積分器１３ａは、減算器５からの出力信号を積分して減算器１４に出力する。減算器１４は、積分器１３ｃから出力された積分信号をゲインＢ１の増幅器１７ａにより増幅した信号を、積分器１３ａから出力された積分信号から減算して積分器１３ｂに供給する。積分器１３ｂは、減算器１４により供給された減算信号を積分した積分信号を積分器１３ｃに出力する。積分器１３ｃは、積分器１３ｂから出力された積分信号を積分して減算器１５に供給する。 FIG. 2 is a block diagram for explaining the configuration of the loop filter 6 provided in the ΔΣ modulator 2. The loop filter 6 is a fifth-order feedforward discrete time loop filter, and includes five integrators 13a, 13b, 13c, 13d, and 13e. The integrator 13 a integrates the output signal from the subtracter 5 and outputs it to the subtractor 14. The subtractor 14 subtracts the signal obtained by amplifying the integration signal output from the integrator 13c by the amplifier 17a having the gain B1 from the integration signal output from the integrator 13a, and supplies the result to the integrator 13b. The integrator 13b outputs an integration signal obtained by integrating the subtraction signal supplied from the subtractor 14 to the integrator 13c. The integrator 13 c integrates the integrated signal output from the integrator 13 b and supplies the integrated signal to the subtracter 15.

減算器１５は、積分器１３ｅから出力された積分信号をゲインＢ２の増幅器１７ｂにより増幅した信号を、積分器１３ｃにより出力された積分信号から減算して積分器１３ｄに供給する。積分器１３ｄは、減算器１５から供給された減算信号を積分して積分器１３ｅに出力する。積分器１３ｅは、積分器１３ｄから出力された積分信号を積分して出力する。 The subtractor 15 subtracts the signal obtained by amplifying the integrated signal output from the integrator 13e by the amplifier 17b having the gain B2 from the integrated signal output from the integrator 13c and supplies the subtracted signal to the integrator 13d. The integrator 13d integrates the subtraction signal supplied from the subtractor 15 and outputs the result to the integrator 13e. The integrator 13e integrates and outputs the integrated signal output from the integrator 13d.

積分器１３ａ・１３ｂ・１３ｃ・１３ｄ・１３ｅからそれぞれ出力された積分信号は、ゲインＡ１の増幅器１６ａ、ゲインＡ２の増幅器１６ｂ、ゲインＡ３の増幅器１６ｃ、ゲインＡ４の増幅器１６ｄ及びゲインＡ５の増幅器１６ｅによりぞれぞれ増幅されて加算器１８により加算され、積分信号１９として５値量子化器７に供給される。 The integrated signals output from the integrators 13a, 13b, 13c, 13d, and 13e are respectively obtained by an amplifier 16a having a gain A1, an amplifier 16b having a gain A2, an amplifier 16c having a gain A3, an amplifier 16d having a gain A4, and an amplifier 16e having a gain A5. The signals are amplified and added by the adder 18 and supplied to the quinary quantizer 7 as an integrated signal 19.

５値量子化器７は、積分信号１９を５値デジタル信号１０に変換して、パワースイッチ段３に設けられた制御回路１１に供給する。制御回路１１は、５値デジタル信号１０に基づいて６個の１ビット信号２８ａ〜２８ｆを生成してパワースイッチブロック１２に出力する。パワースイッチブロック１２は、６個の１ビット信号２８ａ〜２８ｆに基づいて、５種類の電圧を切り換えて出力負荷４に印加する。 The quinary quantizer 7 converts the integrated signal 19 into a quinary digital signal 10 and supplies it to the control circuit 11 provided in the power switch stage 3. The control circuit 11 generates six 1-bit signals 28 a to 28 f based on the quinary digital signal 10 and outputs them to the power switch block 12. The power switch block 12 switches and applies five types of voltages to the output load 4 based on the six 1-bit signals 28a to 28f.

図２に示す構成の離散時間型のループフィルタ６を備えたΔΣ変調器２の量子化ノイズ伝達関数（以下、ＮＴＦ（ＮｏｉｓｅＴｒａｎｓｆｅｒＦｕｎｃｔｉｏｎ）と表記する）を［数１］に示す。 [Equation 1] shows a quantization noise transfer function (hereinafter referred to as NTF (Noise Transfer Function)) of the ΔΣ modulator 2 including the discrete-time loop filter 6 having the configuration shown in FIG.

ここで、 here,

である。 It is.

このような伝達関数は、零と極とをそれぞれ５個ずつ有している。ＮＴＦの零の値は、ゲインＢ１およびゲインＢ２によって設定することができる。また、ＮＴＦの極は、ゲインＡ１〜ゲインＡ５およびゲインＢ１〜ゲインＢ２の値によって決まる。 Such a transfer function has five zeros and five poles each. The zero value of NTF can be set by gain B1 and gain B2. The NTF pole is determined by the values of gain A1 to gain A5 and gain B1 to gain B2.

後述するシミュレーション結果では、ΔΣ変調器２のＮＴＦの５個の零点周波数が下記の５個の周波数になるようにゲインＢ１およびゲインＢ２の値を設定した。 In the simulation results to be described later, the values of the gain B1 and the gain B2 are set so that the five zero-point frequencies of the NTF of the ΔΣ modulator 2 become the following five frequencies.

０Ｈｚ、１１ｋＨｚ、１１ｋＨｚ、２５ｋＨｚ、２５ｋＨｚ、
また、ＮＴＦの５個の極の値は、
ｐｏｌｅ１＝０．８、
ｐｏｌｅ２＝０．８５＋０．０５ｉ、
ｐｏｌｅ３＝０．８５−０．０５ｉ、
ｐｏｌｅ４＝０．９＋０．０８ｉ、
ｐｏｌｅ５＝０．９−０．０８ｉ、
である。 0Hz, 11kHz, 11kHz, 25kHz, 25kHz,
NTF's five pole values are
pole1 = 0.8,
pole2 = 0.85 + 0.05i,
pole3 = 0.85-0.05i,
pole4 = 0.9 + 0.08i,
pole5 = 0.9−0.08i,
It is.

図３（ａ）はΔΣ変調器２に設けられた５値量子化器７を説明するためのブロック図であり、図３（ｂ）はループフィルタ６から５値量子化器７に入力される積分信号１９の値と５値量子化器７によって生成される５値デジタル信号１０との関係を示すグラフである。 FIG. 3A is a block diagram for explaining the quinary quantizer 7 provided in the ΔΣ modulator 2, and FIG. 3B is input from the loop filter 6 to the quinary quantizer 7. 5 is a graph showing the relationship between the value of an integral signal 19 and the quinary digital signal 10 generated by the quinary quantizer 7;

図３（ｂ）に示すグラフは５値量子化器７の伝達関数の１例を表している。ここで、５値量子化器７によって生成される５値デジタル信号１０のビット数ｎは４である。図３（ｂ）に表示されたグラフの横軸は電源電圧Ｖｄｄ（以下「Ｖｄｄ」と表記する）によって規格化した５値量子化器７に入力される積分信号１９の値を示しており、縦軸は５値量子化器７によって生成される５値デジタル信号１０のバイナリ値を示す。 The graph shown in FIG. 3B represents an example of the transfer function of the quinary quantizer 7. Here, the bit number n of the quinary digital signal 10 generated by the quinary quantizer 7 is four. The horizontal axis of the graph displayed in FIG. 3B indicates the value of the integrated signal 19 input to the quinary quantizer 7 normalized by the power supply voltage Vdd (hereinafter referred to as “Vdd”). The vertical axis represents the binary value of the quinary digital signal 10 generated by the quinary quantizer 7.

５値量子化器７によって出力される４ビットの５値デジタル信号１０は、ＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）からＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）に至るまで、ビットａ、ビットｂ、ビットｃ及びビットｄに１ビットずつ分割することができる。ビットａ、ビットｂ、ビットｃ及びビットｄのそれぞれの値と入力される積分信号１９の電圧Ｘの値との関係を以下に示す。 The 4-bit quinary digital signal 10 output by the quinary quantizer 7 is 1 in bits a, b, c, and d from LSB (Least Significant Bit) to MSB (Most Significant Bit). It can be divided bit by bit. The relationship between each value of bit a, bit b, bit c, and bit d and the value of the voltage X of the input integration signal 19 is shown below.

−Ｖｄｄ≦Ｘ≦−０．７５×Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（０、０、０、０）となる。 When −Vdd ≦ X ≦ −0.75 × Vdd, (d, c, b, a) = (0, 0, 0, 0).

−０．７５×Ｖｄｄ＜Ｘ≦−０．２５×Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（１、０、０、０）となる。 In the case of −0.75 × Vdd <X ≦ −0.25 × Vdd, (d, c, b, a) = (1, 0, 0, 0).

−０．２５×Ｖｄｄ＜Ｘ≦０．２５×Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（１、１、０、０）となる。 In the case of −0.25 × Vdd <X ≦ 0.25 × Vdd, (d, c, b, a) = (1, 1, 0, 0).

０．２５×Ｖｄｄ＜Ｘ≦０．７５×Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（１、１、１、０）となる。 When 0.25 × Vdd <X ≦ 0.75 × Vdd, (d, c, b, a) = (1, 1, 1, 0).

０．７５×Ｖｄｄ＜Ｘ≦Ｖｄｄの場合、（ｄ、ｃ、ｂ、ａ）＝（１、１、１、１）となる。 When 0.75 × Vdd <X ≦ Vdd, (d, c, b, a) = (1, 1, 1, 1).

図４は、５値量子化器７の構成を示す回路図であり、図３（ｂ）に示す５値量子化器７の伝達関数を実現する回路の一例を示している。５値量子化器７は、４個のコンパレータ２０・２１・２２・２３を有している。コンパレータ２０は、ループフィルタ６から入力される積分信号１９を、３／４×Ｖｄｄと比較して、入力された積分信号１９が３／４×Ｖｄｄよりも大きい場合に値「１」を出力して、５値量子化器７の出力のＬＳＢであるビットａを生成する。コンパレータ２１は、積分信号１９が１／４×Ｖｄｄよりも大きいと、値「１」を出力してビットｂを生成する。コンパレータ２２は、積分信号１９が−１／４×Ｖｄｄよりも大きいと、値「１」を出力してビットｃを生成する。コンパレータ２３は、積分信号１９が−３／４×Ｖｄｄよりも大きいと、値「１」を出力して５値量子化器７の出力のＭＳＢであるビットｄを生成する。ビットａ、ビットｂ、ビットｃ及びビットｄによって５値デジタル信号１０が構成される。 FIG. 4 is a circuit diagram showing a configuration of the quinary quantizer 7 and shows an example of a circuit for realizing the transfer function of the quinary quantizer 7 shown in FIG. The quinary quantizer 7 has four comparators 20, 21, 22, and 23. The comparator 20 compares the integration signal 19 input from the loop filter 6 with 3/4 × Vdd, and outputs a value “1” when the input integration signal 19 is greater than 3/4 × Vdd. Thus, the bit a which is the LSB of the output of the quinary quantizer 7 is generated. When the integration signal 19 is greater than 1/4 × Vdd, the comparator 21 outputs the value “1” and generates the bit b. When the integration signal 19 is larger than −1 / 4 × Vdd, the comparator 22 outputs the value “1” and generates the bit c. When the integration signal 19 is larger than −3 / 4 × Vdd, the comparator 23 outputs the value “1” and generates the bit d that is the MSB of the output of the quinary quantizer 7. The quinary digital signal 10 is constituted by the bits a, b, c and d.

図５は、パワースイッチ段３の概略構成を説明するためのブロック図である。パワースイッチ段３に設けられたパワースイッチブロック１２は、差動電圧Ｖｏｕｔを出力負荷４に印加する。 FIG. 5 is a block diagram for explaining a schematic configuration of the power switch stage 3. The power switch block 12 provided in the power switch stage 3 applies the differential voltage Vout to the output load 4.

出力負荷４のスピーカ９は、コイルＬ１とキャパシタＣ１とにより構成されるローパスフィルタを介して入力端子２６に接続されており、また、コイルＬ２とキャパシタＣ２とにより構成されるローパスフィルタを介して入力端子２７に接続されている。 The speaker 9 of the output load 4 is connected to the input terminal 26 via a low-pass filter composed of a coil L1 and a capacitor C1, and is input via a low-pass filter composed of a coil L2 and a capacitor C2. It is connected to the terminal 27.

パワースイッチ段には、パワースイッチブロック１２に接続された出力端子２４・２５が設けられており、出力端子２４は出力負荷４の入力端子２６に接続され、出力端子２５は出力負荷４の入力端子２７に接続されている。 The power switch stage is provided with output terminals 24 and 25 connected to the power switch block 12. The output terminal 24 is connected to the input terminal 26 of the output load 4, and the output terminal 25 is the input terminal of the output load 4. 27.

差動電圧Ｖｏｕｔと、出力端子２４の出力電圧Ｖ＋、出力端子２５の出力電圧Ｖ−との関係を下記の(式１)に示す。 The relationship between the differential voltage Vout, the output voltage V + of the output terminal 24, and the output voltage V- of the output terminal 25 is shown in the following (Formula 1).

Ｖｏｕｔ＝（Ｖ＋）−（Ｖ−） …（式１）、
上記の（式１）に示すように、差動電圧Ｖｏｕｔは、出力端子２４の出力電圧Ｖ＋と出力端子２５の出力電圧Ｖ−との間の差によって表される。 Vout = (V +) − (V−) (Expression 1),
As shown in (Equation 1) above, the differential voltage Vout is represented by the difference between the output voltage V + at the output terminal 24 and the output voltage V− at the output terminal 25.

図６（ａ）はパワースイッチ段３に設けられた制御回路１１を説明するためのブロック図であり、図６（ｂ）は制御回路１１の制御ロジックを示す真理値表である。制御回路１１は、５値量子化器７によって生成された５値デジタル信号１０と図６（ｂ）に示す真理値表とに基づいて、６個の１ビット信号２８ａ・２８ｂ・２８ｃ・２８ｄ・２８ｅ・２８ｆを生成してパワースイッチブロック１２に供給する。 FIG. 6A is a block diagram for explaining the control circuit 11 provided in the power switch stage 3, and FIG. 6B is a truth table showing the control logic of the control circuit 11. Based on the quinary digital signal 10 generated by the quinary quantizer 7 and the truth table shown in FIG. 6B, the control circuit 11 generates six 1-bit signals 28a, 28b, 28c, 28d, 28e and 28f are generated and supplied to the power switch block 12.

各１ビット信号２８ａ・２８ｂ・２８ｃ・２８ｄ・２８ｅ・２８ｆの値を、ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]とすると、４ビットの５値デジタル信号１０を表す（ｄ、ｃ、ｂ、ａ）と、６個の１ビット信号２８ａ〜２８ｆを表す（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）との間の関係は下記の通りである。 When the values of the 1-bit signals 28a, 28b, 28c, 28d, 28e, and 28f are c [1], c [2], c [3], c [4], c [5], and c [6] (D, c, b, a) representing a 4-bit quinary digital signal 10 and six (1) c-bit signals 28a to 28f (c [1], c [2], c [3], c) [4], c [5], c [6]) are as follows.

（ｄ、ｃ、ｂ、ａ）＝（０、０、０、０）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（１、１、１、０、１、０）となる。 When (d, c, b, a) = (0, 0, 0, 0), (c [1], c [2], c [3], c [4], c [5], c [ 6]) = (1, 1, 1, 0, 1, 0).

（ｄ、ｃ、ｂ、ａ）＝（１、０、０、０）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（１、１、０、１、１、０）となる。 When (d, c, b, a) = (1, 0, 0, 0), (c [1], c [2], c [3], c [4], c [5], c [ 6]) = (1, 1, 0, 1, 1, 0).

（ｄ、ｃ、ｂ、ａ）＝（１、１、０、０）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（１、１、１、１、１、１）となる。 When (d, c, b, a) = (1, 1, 0, 0), (c [1], c [2], c [3], c [4], c [5], c [ 6]) = (1, 1, 1, 1, 1, 1).

（ｄ、ｃ、ｂ、ａ）＝（１、１、１、０）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（１、０、１、１、０、１）となる。 When (d, c, b, a) = (1, 1, 1, 0), (c [1], c [2], c [3], c [4], c [5], c [ 6]) = (1, 0, 1, 1, 0, 1).

（ｄ、ｃ、ｂ、ａ）＝（１、１、１、１）の場合、（ｃ[１]、ｃ[２]、ｃ[３]、ｃ[４]、ｃ[５]、ｃ[６]）＝（０、１、１、１、０、１）となる。 When (d, c, b, a) = (1, 1, 1, 1), (c [1], c [2], c [3], c [4], c [5], c [ 6]) = (0, 1, 1, 1, 0, 1).

図７（ａ）はパワースイッチ段３の構成を示す回路図であり、図７（ｂ）はパワースイッチ段３に入力される５値デジタル信号１０と、パワースイッチ段３から出力される出力電圧Ｖ＋・Ｖ−及び差動電圧Ｖｏｕｔとの間の関係を示す図である。 FIG. 7A is a circuit diagram showing the configuration of the power switch stage 3, and FIG. 7B shows the quinary digital signal 10 input to the power switch stage 3 and the output voltage output from the power switch stage 3. It is a figure which shows the relationship between V + * V- and differential voltage Vout.

パワースイッチ段３には、基準電圧生成回路３８が設けられている。基準電圧生成回路３８は、Ｖｄｄが供給されるパワー電源電圧端子３７を有し、図３（ｂ）に示した５値量子化器７の閾値である０．７５及び０．２５にそれぞれ対応するＶｄｄ及びＶｄｄの１／２倍の電圧値を有する基準電圧（以下「Ｖｄｄ／２」と表記する）をパワースイッチブロック１２に供給する。 A reference voltage generation circuit 38 is provided in the power switch stage 3. The reference voltage generation circuit 38 has a power supply voltage terminal 37 to which Vdd is supplied, and corresponds to the threshold values 0.75 and 0.25 of the quinary quantizer 7 shown in FIG. A reference voltage (hereinafter referred to as “Vdd / 2”) having a voltage value of Vdd and ½ times Vdd is supplied to the power switch block 12.

パワースイッチ段３は、パワースイッチブロック１２を有する。パワースイッチブロック１２には、スイッチブロック２９・３０が設けられている。スイッチブロック２９は、Ｐチャネル型ＭＯＳトランジスタ３１・３２と、Ｎチャネル型ＭＯＳトランジスタ３３とを有する。Ｐチャネル型ＭＯＳトランジスタ３１・３２のドレイン端子３１ｄ・３２ｄとＮチャネル型ＭＯＳトランジスタ３３のドレイン端子３３ｄとは、出力端子２４に接続されている。 The power switch stage 3 has a power switch block 12. The power switch block 12 is provided with switch blocks 29 and 30. The switch block 29 includes P-channel MOS transistors 31 and 32 and an N-channel MOS transistor 33. The drain terminals 31 d and 32 d of the P-channel MOS transistors 31 and 32 and the drain terminal 33 d of the N-channel MOS transistor 33 are connected to the output terminal 24.

スイッチブロック３０は、Ｐチャネル型ＭＯＳトランジスタ３４・３５と、Ｎチャネル型ＭＯＳトランジスタ３６とを有する。Ｐチャネル型ＭＯＳトランジスタ３４・３５のドレイン端子３４ｄ・３５ｄとＮチャネル型ＭＯＳトランジスタ３６のドレイン端子３６ｄとは、出力端子２５に接続されている。 The switch block 30 includes P-channel MOS transistors 34 and 35 and an N-channel MOS transistor 36. The drain terminals 34 d and 35 d of the P-channel MOS transistors 34 and 35 and the drain terminal 36 d of the N-channel MOS transistor 36 are connected to the output terminal 25.

Ｐチャネル型ＭＯＳトランジスタ３１のソース端子３１ｓとＰチャネル型ＭＯＳトランジスタ３５のソース端子３５ｓには、基準電圧生成回路３８によりＶｄｄが印加され、Ｐチャネル型ＭＯＳトランジスタ３２のソース端子３２ｓとＰチャネル型ＭＯＳトランジスタ３４のソース端子３４ｓとには、基準電圧生成回路３８によりＶｄｄ／２が印加される。Ｎチャネル型ＭＯＳトランジスタ３３のソース端子３３ｓとＮチャネル型ＭＯＳトランジスタ３６のソース端子３６ｓとは、グラウンド端子３９に接続されている。 The reference voltage generation circuit 38 applies Vdd to the source terminal 31s of the P-channel MOS transistor 31 and the source terminal 35s of the P-channel MOS transistor 35, and the source terminal 32s of the P-channel MOS transistor 32 and the P-channel MOS transistor The reference voltage generation circuit 38 applies Vdd / 2 to the source terminal 34s of the transistor 34. The source terminal 33 s of the N-channel MOS transistor 33 and the source terminal 36 s of the N-channel MOS transistor 36 are connected to the ground terminal 39.

Ｐチャネル型ＭＯＳトランジスタ３１のゲートは、制御回路１１により生成された値ｃ[１]の１ビット信号２８ａにより駆動され、Ｐチャネル型ＭＯＳトランジスタ３２のゲートは、値ｃ[２]の１ビット信号２８ｂにより駆動され、Ｎチャネル型ＭＯＳトランジスタ３３のゲートは、値ｃ[５]の１ビット信号２８ｅにより駆動される。Ｐチャネル型ＭＯＳトランジスタ３４のゲートは、制御回路１１により生成された値ｃ[３]の１ビット信号２８ｃにより駆動され、Ｐチャネル型ＭＯＳトランジスタ３５のゲートは、値ｃ[４]の１ビット信号２８ｄにより駆動され、Ｎチャネル型ＭＯＳトランジスタ３６のゲートは、値ｃ[６]の１ビット信号２８ｆにより駆動される。 The gate of the P-channel MOS transistor 31 is driven by a 1-bit signal 28a having a value c [1] generated by the control circuit 11, and the gate of the P-channel MOS transistor 32 is driven by a 1-bit signal having a value c [2]. The gate of the N-channel MOS transistor 33 is driven by a 1-bit signal 28e having a value c [5]. The gate of the P-channel MOS transistor 34 is driven by a 1-bit signal 28c having a value c [3] generated by the control circuit 11, and the gate of the P-channel MOS transistor 35 is driven by a 1-bit signal having a value c [4]. The gate of the N-channel MOS transistor 36 is driven by a 1-bit signal 28f having a value c [6].

このようにパワースイッチ段３を構成すると、４ビットの５値デジタル信号１０を表す（ｄ、ｃ、ｂ、ａ）と、出力端子２４の出力電圧Ｖ＋、出力端子２５の出力電圧Ｖ−、差動電圧Ｖｏｕｔとの間の関係は、図７（ｂ）に示すとおりになる。すなわち、（ｄ、ｃ、ｂ、ａ）＝（０、０、０、０）の場合には、出力電圧Ｖ＋が０ボルト、出力電圧Ｖ−がＶｄｄとなり、従って、差動電圧Ｖｏｕｔは−Ｖｄｄになる。（ｄ、ｃ、ｂ、ａ）＝（１、０、０、０）の場合には、出力電圧Ｖ＋が０ボルト、出力電圧Ｖ−がＶｄｄ／２となり、従って、差動電圧Ｖｏｕｔは−Ｖｄｄ／２になる。 When the power switch stage 3 is configured in this way, (d, c, b, a) representing the 4-bit quinary digital signal 10, the output voltage V + of the output terminal 24, the output voltage V− of the output terminal 25, the difference The relationship between the dynamic voltage Vout is as shown in FIG. That is, when (d, c, b, a) = (0, 0, 0, 0), the output voltage V + is 0 volt and the output voltage V− is Vdd. Therefore, the differential voltage Vout is −Vdd. become. When (d, c, b, a) = (1, 0, 0, 0), the output voltage V + is 0 volts and the output voltage V− is Vdd / 2, and therefore the differential voltage Vout is −Vdd. / 2.

そして、（ｄ、ｃ、ｂ、ａ）＝（１、１、０、０）の場合には、出力電圧Ｖ＋が０ボルト、出力電圧Ｖ−が０ボルトとなり、従って、差動電圧Ｖｏｕｔは０ボルトになる。（ｄ、ｃ、ｂ、ａ）＝（１、１、１、０）の場合には、出力電圧Ｖ＋がＶｄｄ／２、出力電圧Ｖ−が０ボルトとなり、従って、差動電圧ＶｏｕｔはＶｄｄ／２になる。（ｄ、ｃ、ｂ、ａ）＝（１、１、１、１）の場合には、出力電圧Ｖ＋がＶｄｄ、出力電圧Ｖ−が０ボルトとなり、従って、差動電圧ＶｏｕｔはＶｄｄになる。 When (d, c, b, a) = (1, 1, 0, 0), the output voltage V + is 0 volt and the output voltage V− is 0 volt. Therefore, the differential voltage Vout is 0. Become a bolt. When (d, c, b, a) = (1, 1, 1, 0), the output voltage V + is Vdd / 2 and the output voltage V− is 0 volt. Therefore, the differential voltage Vout is Vdd / 2 In the case of (d, c, b, a) = (1, 1, 1, 1), the output voltage V + is Vdd and the output voltage V− is 0 volt. Therefore, the differential voltage Vout is Vdd.

以下の図８（ａ）（ｂ）、図９（ａ）（ｂ）、図１０（ａ）（ｂ）及び図１１（ａ）（ｂ）によって紹介するシミュレーション結果は、下記の条件で行ったシミュレーション結果である。すなわち、本実施の形態のΔΣ変調器２のループフィルタ６、及び図１３に示す従来例の構成で使われたΔΣ変調器９２のループフィルタ８６の構成は、両方とも図２に示した構成の通りであり、零と極とを両方のモデルで同じ値に設定している。また、Ｖｄｄは１Ｖに設定する。ΔΣ変調器のオーバーサンプリング比（以下、「ＯＳＲ」（ＯｖｅｒｓａｍｐｌｉｎｇＲａｔｉｏ）と表記する）は、本実施の形態及び従来例ともに６４倍に設定しており、回路の動作周波数は、双方とも２．８ＭＨｚに設定している。従来例では負荷に印加する電圧を４値の中から選択する。本実施の形態では負荷に印加する電圧を５値の中から選択する。 The simulation results introduced by the following FIG. 8 (a) (b), FIG. 9 (a) (b), FIG. 10 (a) (b) and FIG. 11 (a) (b) were performed under the following conditions. It is a simulation result. That is, the configuration of the loop filter 6 of the ΔΣ modulator 2 of this embodiment and the configuration of the loop filter 86 of the ΔΣ modulator 92 used in the configuration of the conventional example shown in FIG. 13 both have the configuration shown in FIG. The zero and the pole are set to the same value in both models. Vdd is set to 1V. The oversampling ratio (hereinafter referred to as “OSR” (Oversampling Ratio)) of the ΔΣ modulator is set to 64 times in both the present embodiment and the conventional example, and the operating frequency of both circuits is 2.8 MHz. Is set. In the conventional example, the voltage applied to the load is selected from four values. In the present embodiment, the voltage applied to the load is selected from five values.

図８（ａ）は振幅が小さい入力信号を入力したデジタルスイッチングアンプの出力電圧の波形図であり、図８（ｂ）は振幅が小さい入力信号を入力した従来のデジタルスイッチングアンプの出力電圧の波形図である。 8A is a waveform diagram of an output voltage of a digital switching amplifier that receives an input signal having a small amplitude, and FIG. 8B is a waveform of an output voltage of a conventional digital switching amplifier that receives an input signal having a small amplitude. FIG.

図８（ａ）（ｂ）では、１０ｋＨｚの周波数と０．１の小さい振幅を有する正弦波の入力信号を入力したときの出力電圧波形を示しており、横軸は時間を示し、縦軸は出力電圧を示す。図８（ａ）に示すように、本実施の形態のデジタルスイッチングアンプに０．１の小さい振幅の入力信号を入力すると、出力電圧は、ある期間はＶｄｄ／２になり、他の期間は−Ｖｄｄ／２になり、残りの期間はゼロボルトになる。 8A and 8B show output voltage waveforms when a sine wave input signal having a frequency of 10 kHz and a small amplitude of 0.1 is inputted, the horizontal axis shows time, and the vertical axis shows. Indicates the output voltage. As shown in FIG. 8A, when an input signal with a small amplitude of 0.1 is input to the digital switching amplifier of this embodiment, the output voltage becomes Vdd / 2 in a certain period and − in other periods. Vdd / 2 and zero volts for the rest of the period.

従来のデジタルスイッチングアンプにこの入力信号を入力すると、図８（ｂ）に示すように、出力電圧は、ある期間はＶｄｄ／２になり、残りの期間は−Ｖｄｄ／２になって、ゼロボルトにならない。 When this input signal is input to the conventional digital switching amplifier, as shown in FIG. 8B, the output voltage becomes Vdd / 2 for a certain period and becomes −Vdd / 2 for the remaining period, and becomes zero volt. Don't be.

デジタルスイッチングアンプにおけるパワーロスの原因の１つは、パワースイッチのオン状態における寄生抵抗によるロスである。パワースイッチがオン状態になり、寄生抵抗に電流が流れると、電力の一部が負荷に供給されず、寄生抵抗によるロスが生じる。負荷に印加される電圧がゼロボルトであると、ゼロボルト電圧が負荷に印加されている間は寄生抵抗に電流が流れないので電力のロスが発生しない。従って本実施の形態のように、負荷に印加される電圧をある期間ゼロボルトにすることより、寄生抵抗による電力のロスの発生を低減できるので、効率を上げることが可能である。 One of the causes of power loss in the digital switching amplifier is loss due to parasitic resistance in the ON state of the power switch. When the power switch is turned on and a current flows through the parasitic resistance, a part of the power is not supplied to the load, and a loss due to the parasitic resistance occurs. When the voltage applied to the load is zero volts, no current is lost in the parasitic resistance while the zero volt voltage is applied to the load, so no power loss occurs. Therefore, as in the present embodiment, by setting the voltage applied to the load to zero volts for a certain period, it is possible to reduce the occurrence of power loss due to parasitic resistance, so that the efficiency can be increased.

図９（ａ）は振幅が小さい入力信号を入力したデジタルスイッチングアンプの出力スペクトルを示すグラフであり、（ｂ）は振幅が小さい入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルを示すグラフである。 FIG. 9A is a graph showing an output spectrum of a digital switching amplifier to which an input signal having a small amplitude is inputted, and FIG. 9B is a graph showing an output spectrum of a conventional digital switching amplifier to which an input signal having a small amplitude is inputted. is there.

図９（ａ）（ｂ）では、１０ｋＨｚの周波数と０．１の小さい振幅とを有する正弦波の入力信号を入力したときのパワースイッチ段の出力スペクトルを示しており、横軸はΔΣ変調器２のサンプリング周波数によって規格化した周波数を示し、縦軸はＶｄｄにより規格化したデシベル表示であるｄＢＦＳによって表示された出力を示す。また、グラフの中央に表示された縦の実線は、音声帯域の限度（２２ｋＨｚ）を示す。 9A and 9B show the output spectrum of the power switch stage when a sine wave input signal having a frequency of 10 kHz and a small amplitude of 0.1 is input, and the horizontal axis represents the ΔΣ modulator. 2 shows the frequency normalized by the sampling frequency of 2, and the vertical axis shows the output displayed by dBFS which is a decibel display normalized by Vdd. In addition, a vertical solid line displayed in the center of the graph indicates a voice band limit (22 kHz).

本実施の形態では、ＳＮＲが８０．８２ｄＢである。比較のために、同じΔΣパラメータを使用して同じ入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルにおいては、図９（ｂ）に示すように、ＳＮＲは８０．３７ｄＢである。このように、本実施の形態の構成では、従来の構成に比べてＳＮＲが劣化しない。 In the present embodiment, the SNR is 80.82 dB. For comparison, in the output spectrum of a conventional digital switching amplifier in which the same input signal is input using the same ΔΣ parameter, the SNR is 80.37 dB as shown in FIG. 9B. Thus, in the configuration of the present embodiment, the SNR does not deteriorate compared to the conventional configuration.

図１０（ａ）は振幅が大きい入力信号を入力したデジタルスイッチングアンプの出力電圧の波形図であり、図１０（ｂ）は振幅が大きい入力信号を入力した従来のデジタルスイッチングアンプの出力電圧の波形図である。 FIG. 10A is a waveform diagram of an output voltage of a digital switching amplifier to which an input signal having a large amplitude is input, and FIG. 10B is a waveform of an output voltage of a conventional digital switching amplifier to which an input signal having a large amplitude is input. FIG.

図１０（ａ）（ｂ）では、１０ｋＨｚの周波数と０．９５の大きい振幅とを有する正弦波の入力信号を入力したときの出力電圧波形を示しており、横軸は時間を示し、縦軸は出力電圧を示す。図１０（ａ）に示すように、本実施の形態のデジタルスイッチングアンプに０．９５の大きい振幅を有する入力信号を入力すると、出力電圧は、ある期間はＶｄｄになり、他の期間はＶｄｄ／２になり、さらに他の期間は−Ｖｄｄ／２になり、さらに他の期間は−Ｖｄｄになり、残りの期間はゼロボルトになる。 10A and 10B show output voltage waveforms when a sinusoidal input signal having a frequency of 10 kHz and a large amplitude of 0.95 is input, the horizontal axis indicates time, and the vertical axis Indicates the output voltage. As shown in FIG. 10A, when an input signal having a large amplitude of 0.95 is input to the digital switching amplifier of this embodiment, the output voltage becomes Vdd in a certain period and Vdd / in other periods. 2 and -Vdd / 2 for the other period, -Vdd for the other period, and zero volts for the remaining period.

この入力信号を従来のデジタルスイッチングアンプに入力すると、図１０（ｂ）に示すように、出力電圧は、ある期間はＶｄｄになり、他の期間はＶｄｄ／２になり、さらに他の期間は−Ｖｄｄ／２になり、残りの間は−Ｖｄｄになって、ゼロボルトになる期間はない。このように、０．９５の大きい振幅を有する正弦波の入力信号を入力した場合も、負荷に印加される電圧をある期間ゼロボルトにすることより、寄生抵抗による電力のロスの発生を低減できるので、効率を上げることが可能である。 When this input signal is input to a conventional digital switching amplifier, as shown in FIG. 10B, the output voltage becomes Vdd in one period, Vdd / 2 in the other period, and − in the other period. Vdd / 2 and -Vdd for the rest, there is no period of zero volts. In this way, even when a sinusoidal input signal having a large amplitude of 0.95 is input, the voltage applied to the load is set to zero volts for a certain period, thereby reducing the occurrence of power loss due to parasitic resistance. It is possible to increase efficiency.

図１１（ａ）は振幅が大きい入力信号を入力したデジタルスイッチングアンプの出力スペクトルを示すグラフであり、図１１（ｂ）は振幅が大きい入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルを示すグラフである。 FIG. 11A is a graph showing an output spectrum of a digital switching amplifier that receives an input signal having a large amplitude, and FIG. 11B shows an output spectrum of a conventional digital switching amplifier that receives an input signal having a large amplitude. It is a graph.

図１１（ａ）（ｂ）では、１０ｋＨｚの周波数と０．９５の大きい振幅とを有する正弦波の入力信号を入力したときのパワースイッチ段の出力スペクトルを示す。 11A and 11B show output spectra of the power switch stage when a sine wave input signal having a frequency of 10 kHz and a large amplitude of 0.95 is input.

本実施の形態では、ＳＮＲが１０１．５５ｄＢである。従来例では、ＳＮＲは１０２．２０ｄＢである。このように、大きい振幅を有する正弦波を入力した場合も、本実施の形態の構成では、従来の構成に比べてＳＮＲが殆ど劣化しない。 In the present embodiment, the SNR is 101.55 dB. In the conventional example, the SNR is 102.20 dB. As described above, even when a sine wave having a large amplitude is input, the configuration of the present embodiment hardly degrades the SNR as compared with the conventional configuration.

上記した実施の形態では、パワースイッチ段からの出力信号が差動信号である構成を示したが、本発明はこれに限定されず、パワースイッチ段からの出力信号がシングルエンド信号による構成でもよい。 In the above-described embodiment, the configuration in which the output signal from the power switch stage is a differential signal is shown. However, the present invention is not limited to this, and the output signal from the power switch stage may be a single-end signal. .

また、上記した実施の形態では、入力信号を変調して５値のデジタル信号を生成し、この５値のデジタル信号の値に応じて、６個の１ビット信号を生成し、この６個の１ビット信号によって、５種類の電圧を切り換えて負荷に印加する例を示したが、本発明はこれに限定されない。入力信号を変調して７値のデジタル信号を生成し、この７値のデジタル信号の値に応じて、８個の１ビット信号を生成し、この８個の１ビット信号によって、７種類の電圧を切り換えて負荷に印加してもよい。一般に、（２ｎ＋１）値のデジタル信号（ｎは２以上の整数）を生成し、この（２ｎ＋１）値のデジタル信号の値に応じて、２（ｎ＋１）個の１ビット信号を生成し、この２（ｎ＋１）個の１ビット信号によって、（２ｎ＋１）種類の電圧を切り換えて負荷に印加する例に本発明を適用することができる。 In the above-described embodiment, the input signal is modulated to generate a five-value digital signal, and six 1-bit signals are generated according to the value of the five-value digital signal. Although an example in which five types of voltages are switched and applied to the load by a 1-bit signal has been shown, the present invention is not limited to this. The input signal is modulated to generate a 7-value digital signal, and 8 1-bit signals are generated according to the 7-value digital signal, and 7 types of voltages are generated by the 8 1-bit signals. May be switched and applied to the load. In general, a (2n + 1) -value digital signal (n is an integer of 2 or more) is generated, and 2 (n + 1) 1-bit signals are generated according to the value of the (2n + 1) -value digital signal. The present invention can be applied to an example in which (2n + 1) types of voltages are switched and applied to a load by (n + 1) 1-bit signals.

また、上記した実施の形態では、ΔΣ変調器によって、パワースイッチ段３の制御回路１１に５値デジタル信号１０を入力する例を示したが、本発明はこれに限定されない。ＰＷＭ変調器によって、制御回路１１に５値デジタル信号１０を入力してもよい。 In the above-described embodiment, the example in which the quinary digital signal 10 is input to the control circuit 11 of the power switch stage 3 by the ΔΣ modulator has been described, but the present invention is not limited to this. The ternary digital signal 10 may be input to the control circuit 11 by a PWM modulator.

また、ΔΣ変調器２の減算器５にパワースイッチ段３の出力を帰還させる例を示したが、その代わりにΔΣ変調器２の５値量子化器７の出力を帰還させてもよい。このとき、デジタル入力信号に対応したデジタルΔΣ変調器を用いることもできる。 Further, although the example in which the output of the power switch stage 3 is fed back to the subtracter 5 of the ΔΣ modulator 2 has been shown, the output of the quinary quantizer 7 of the ΔΣ modulator 2 may be fed back instead. At this time, a digital ΔΣ modulator corresponding to the digital input signal can also be used.

さらに、図４に示す５値量子化器７のＶｄｄと、図７（ａ）（ｂ）に示すパワースイッチ段３のＶｄｄとを同じ値にすると、回路の構成が単純になるので好ましいが、両者を互いに異なる値にしても本発明を実現することが可能である。 Furthermore, it is preferable to set the Vdd of the quinary quantizer 7 shown in FIG. 4 and the Vdd of the power switch stage 3 shown in FIGS. 7A and 7B to the same value because the circuit configuration becomes simple. It is possible to realize the present invention even if both values are different from each other.

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications can be made within the scope of the claims. That is, embodiments obtained by combining technical means appropriately changed within the scope of the claims are also included in the technical scope of the present invention.

本発明は、入力信号から生成されたマルチビット信号に応じてパワースイッチを制御するデジタルスイッチングアンプに適用することができ、携帯オーディオ装置に設けられるデジタルスイッチングアンプの用途に適用できる。 The present invention can be applied to a digital switching amplifier that controls a power switch in accordance with a multi-bit signal generated from an input signal, and can be applied to the use of a digital switching amplifier provided in a portable audio device.

本発明の実施形態を示すものであり、デジタルスイッチングアンプの要部構成を示すブロック図である。1, showing an embodiment of the present invention, is a block diagram showing a main configuration of a digital switching amplifier. FIG. 上記デジタルスイッチングアンプのΔΣ変調器に設けられたループフィルタの構成を説明するためのブロック図である。It is a block diagram for demonstrating the structure of the loop filter provided in the delta-sigma modulator of the said digital switching amplifier. （ａ）は上記ΔΣ変調器に設けられた５値量子化器を説明するためのブロック図であり、（ｂ）は上記ループフィルタから上記５値量子化器に入力される積分信号の値と上記５値量子化器によって生成される５値デジタル信号との関係を示すグラフである。(A) is a block diagram for explaining a quinary quantizer provided in the ΔΣ modulator, and (b) is a value of an integral signal input from the loop filter to the quinary quantizer. It is a graph which shows the relationship with the quinary digital signal produced | generated by the said quinary quantizer. 上記量子化器の構成を示す回路図である。It is a circuit diagram which shows the structure of the said quantizer. 上記デジタルスイッチングアンプのパワースイッチ段の概略構成を説明するためのブロック図である。It is a block diagram for demonstrating schematic structure of the power switch stage of the said digital switching amplifier. （ａ）は上記パワースイッチ段に設けられた制御回路を説明するためのブロック図であり、（ｂ）は上記制御回路の制御ロジックを示す真理値表である。(A) is a block diagram for demonstrating the control circuit provided in the said power switch stage, (b) is a truth table which shows the control logic of the said control circuit. （ａ）は上記パワースイッチ段の構成を示す回路図であり、（ｂ）は上記パワースイッチ段に入力される５値デジタル信号と上記パワースイッチ段から出力される出力電圧との関係を示す図である。(A) is a circuit diagram showing a configuration of the power switch stage, and (b) is a diagram showing a relationship between a quinary digital signal inputted to the power switch stage and an output voltage outputted from the power switch stage. It is. （ａ）は振幅が小さい入力信号を入力した上記デジタルスイッチングアンプの出力電圧の波形図であり、（ｂ）は振幅が小さい入力信号を入力した従来のデジタルスイッチングアンプの出力電圧の波形図である。(A) is a waveform diagram of an output voltage of the digital switching amplifier to which an input signal having a small amplitude is input, and (b) is a waveform diagram of an output voltage of a conventional digital switching amplifier to which an input signal having a small amplitude is input. . （ａ）は振幅が小さい入力信号を入力した上記デジタルスイッチングアンプの出力スペクトルを示すグラフであり、（ｂ）は振幅が小さい入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルを示すグラフである。(A) is a graph which shows the output spectrum of the said digital switching amplifier which input the input signal with small amplitude, (b) is a graph which shows the output spectrum of the conventional digital switching amplifier which input the input signal with small amplitude. . （ａ）は振幅が大きい入力信号を入力した上記デジタルスイッチングアンプの出力電圧の波形図であり、（ｂ）は振幅が大きい入力信号を入力した従来のデジタルスイッチングアンプの出力電圧の波形図である。(A) is a waveform diagram of the output voltage of the digital switching amplifier to which an input signal having a large amplitude is input, and (b) is a waveform diagram of an output voltage of a conventional digital switching amplifier to which an input signal having a large amplitude is input. . （ａ）は振幅が大きい入力信号を入力した上記デジタルスイッチングアンプの出力スペクトルを示すグラフであり、（ｂ）は振幅が大きい入力信号を入力した従来のデジタルスイッチングアンプの出力スペクトルを示すグラフである。(A) is a graph which shows the output spectrum of the said digital switching amplifier which input the input signal with a large amplitude, (b) is a graph which shows the output spectrum of the conventional digital switching amplifier which input the input signal with a large amplitude. . 従来のデジタルスイッチングアンプの要部構成を示すブロック図である。It is a block diagram which shows the principal part structure of the conventional digital switching amplifier. 従来の他のデジタルスイッチングアンプの要部構成を示すブロック図である。It is a block diagram which shows the principal part structure of the other conventional digital switching amplifier.

符号の説明Explanation of symbols

１デジタルスイッチングアンプ
２ ΔΣ変調器（変調器）
３パワースイッチ段
４出力負荷（負荷）
５減算器
６ループフィルタ
７５値量子化器（量子化器）
１０５値デジタル信号（デジタル信号）
１１制御回路
１２パワースイッチブロック
１９積分信号
２４出力端子（第１出力端子）
２５出力端子（第２出力端子）
２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ１ビット信号
２９スイッチブロック（第１スイッチブロック）
３０スイッチブロック（第２スイッチブロック）
３１、３２Ｐチャネル型ＭＯＳトランジスタ（ＭＯＳトランジスタ）
３３Ｎチャネル型ＭＯＳトランジスタ（ＭＯＳトランジスタ）
３４、３５Ｐチャネル型ＭＯＳトランジスタ（ＭＯＳトランジスタ）
３６Ｎチャネル型ＭＯＳトランジスタ（ＭＯＳトランジスタ）
３８基準電圧生成回路
Ｖｏｕｔ差動電圧（差動信号） 1 Digital switching amplifier 2 ΔΣ modulator (modulator)
3 Power switch stage 4 Output load (load)
5 Subtractor 6 Loop filter 7 Five-level quantizer (quantizer)
10 5-value digital signal (digital signal)
11 Control Circuit 12 Power Switch Block 19 Integral Signal 24 Output Terminal (First Output Terminal)
25 Output terminal (second output terminal)
28a, 28b, 28c, 28d, 28e, 28f 1-bit signal 29 Switch block (first switch block)
30 switch block (second switch block)
31, 32 P-channel MOS transistor (MOS transistor)
33 N-channel MOS transistor (MOS transistor)
34, 35 P-channel MOS transistor (MOS transistor)
36 N-channel MOS transistor (MOS transistor)
38 Reference voltage generation circuit Vout Differential voltage (differential signal)

Claims

入力信号を変調して（２ｎ＋１）値のデジタル信号（ｎは２以上の整数）を生成する変調器と、
前記変調器により生成された前記（２ｎ＋１）値のデジタル信号の値に応じて、（２ｎ＋１）種類の電圧を切り換えて負荷に印加するパワースイッチ段とを備え、
前記（２ｎ＋１）種類の電圧のうちの１つが、ゼロボルト電圧であることを特徴とするデジタルスイッチングアンプ。 A modulator that modulates an input signal to generate a (2n + 1) -value digital signal (n is an integer equal to or greater than 2);
A power switch stage that switches (2n + 1) types of voltages to be applied to a load in accordance with the value of the (2n + 1) -value digital signal generated by the modulator,
One of the (2n + 1) types of voltages is a zero volt voltage.

前記変調器がデルタシグマ変調器である請求項１記載のデジタルスイッチングアンプ。 The digital switching amplifier according to claim 1, wherein the modulator is a delta-sigma modulator.

前記デルタシグマ変調器は、前記パワースイッチ段からの出力信号を前記入力信号から減算した信号を積分して積分信号を生成するループフィルタと、
前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有する請求項２記載のデジタルスイッチングアンプ。 The delta-sigma modulator integrates a signal obtained by subtracting the output signal from the power switch stage from the input signal to generate an integral signal; and
The digital switching amplifier according to claim 2, further comprising: a quantizer that generates the digital signal having the (2n + 1) value based on the integration signal.

前記デルタシグマ変調器は、前記入力信号に基づいて積分信号を生成するループフィルタと、
前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有し、
前記ループフィルタは、前記量子化器からの出力信号を前記入力信号から減算した信号を積分して前記積分信号を生成する請求項２記載のデジタルスイッチングアンプ。 The delta-sigma modulator includes a loop filter that generates an integrated signal based on the input signal;
A quantizer for generating a digital signal of the (2n + 1) value based on the integrated signal,
The digital switching amplifier according to claim 2, wherein the loop filter integrates a signal obtained by subtracting an output signal from the quantizer from the input signal to generate the integrated signal.

前記変調器がパルス幅変調器（ＰＷＭ）である請求項１記載のデジタルスイッチングアンプ。 The digital switching amplifier according to claim 1, wherein the modulator is a pulse width modulator (PWM).

前記パワースイッチ段からの出力信号がシングルエンド信号である請求項１記載のデジタルスイッチングアンプ。 The digital switching amplifier according to claim 1, wherein an output signal from the power switch stage is a single-ended signal.

前記パワースイッチ段からの出力信号が差動信号である請求項１記載のデジタルスイッチングアンプ。 The digital switching amplifier according to claim 1, wherein an output signal from the power switch stage is a differential signal.

前記パワースイッチ段は、前記負荷を駆動するためのパワースイッチとして動作するＭＯＳトランジスタを有する請求項１記載のデジタルスイッチングアンプ。 The digital switching amplifier according to claim 1, wherein the power switch stage includes a MOS transistor that operates as a power switch for driving the load.

前記パワースイッチ段は、前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加するパワースイッチブロックを有し、
前記パワースイッチブロックは、各ドレイン端子が第１出力端子に接続されたｎ個のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル型ＭＯＳトランジスタとから構成される第１スイッチブロックと、各ドレイン端子が第２出力端子に接続されたｎ個のＰチャネル型ＭＯＳトランジスタと１個のＮチャネル型ＭＯＳトランジスタとから構成される第２スイッチブロックとを有し、
前記第１スイッチブロックのｎ個のＰチャネル型ＭＯＳトランジスタのソース端子のそれぞれに、ｎ種類の基準電圧がそれぞれ供給され、
前記第２スイッチブロックのｎ個のＰチャネル型ＭＯＳトランジスタのソース端子のそれぞれに、前記ｎ種類の基準電圧がそれぞれ供給され、
前記パワースイッチ段は、前記第１出力端子および前記第２出力端子を介して前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加する請求項１記載のデジタルスイッチングアンプ。 The power switch stage includes a power switch block that switches the (2n + 1) types of voltages to be applied to the load.
The power switch block includes a first switch block composed of n P-channel MOS transistors and one N-channel MOS transistor each having a drain terminal connected to the first output terminal, and each drain terminal having a drain terminal A second switch block composed of n P-channel MOS transistors and one N-channel MOS transistor connected to the second output terminal;
N types of reference voltages are respectively supplied to the source terminals of the n P-channel MOS transistors of the first switch block,
The n types of reference voltages are respectively supplied to the source terminals of the n P-channel MOS transistors of the second switch block,
2. The digital switching amplifier according to claim 1, wherein the power switch stage switches the (2n + 1) types of voltages to the load through the first output terminal and the second output terminal.

前記（２ｎ＋１）値のデジタル信号と、前記（２ｎ＋１）種類の電圧と、前記ｎ個のＰチャネル型ＭＯＳトランジスタと、前記ｎ種類の基準電圧とにおいて、ｎ＝２である請求項９記載のデジタルスイッチングアンプ。 10. The digital signal according to claim 9, wherein n = 2 in the digital signal of the (2n + 1) value, the (2n + 1) kinds of voltages, the n P-channel MOS transistors, and the n kinds of reference voltages. Switching amplifier.

前記パワースイッチ段は、前記変調器により生成された前記（２ｎ＋１）値のデジタル信号に基づいて、２（ｎ＋１）個の１ビット信号を生成する制御回路と、
ｎ種類の基準電圧を生成する基準電圧生成回路と、
前記制御回路により生成された前記２（ｎ＋１）個の１ビット信号と、前記基準電圧生成回路により生成された前記ｎ種類の基準電圧とに基づいて、前記（２ｎ＋１）種類の電圧を切り換えて前記負荷に印加するパワースイッチブロックとを有する請求項１記載のデジタルスイッチングアンプ。 The power switch stage generates 2 (n + 1) 1-bit signals based on the (2n + 1) -value digital signal generated by the modulator;
a reference voltage generation circuit for generating n types of reference voltages;
Based on the 2 (n + 1) 1-bit signals generated by the control circuit and the n types of reference voltages generated by the reference voltage generation circuit, the (2n + 1) types of voltages are switched and the The digital switching amplifier according to claim 1, further comprising a power switch block applied to a load.

前記変調器がデルタシグマ変調器であり、
前記デルタシグマ変調器は、前記パワースイッチブロックからの出力信号を前記入力信号から減算した信号を積分して積分信号を生成するループフィルタと、
前記積分信号に基づいて前記（２ｎ＋１）値のデジタル信号を生成する量子化器とを有する請求項１１記載のデジタルスイッチングアンプ。 The modulator is a delta-sigma modulator;
The delta sigma modulator integrates a signal obtained by subtracting the output signal from the power switch block from the input signal to generate an integral signal; and
The digital switching amplifier according to claim 11, further comprising: a quantizer that generates the digital signal having the (2n + 1) value based on the integration signal.