JP2007036267A - Method for forming sog film - Google Patents

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Masayoshi Saito
政良 齊藤
Katsuhiko Hotta
勝彦 堀田
Masanari Hirasawa
賢斉 平沢
Masayuki Kojima
雅之 児島
Hiroyuki Uchiyama
博之 内山
Hiroyuki Maruyama
裕之 丸山
Takuya Fukuda
琢也 福田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an insulating film forming technology for miniaturizing an MISFET. <P>SOLUTION: An SOG film 16 formed by carrying out heat treatment to an HSQ-SOG film at a temperature of about 800°C is used as a flattened insulating film formed on the gate electrode 9 of an MISFET(Qs, Qn, Qp). Also, an HSQ-SOG film 57 whose high temperature heat treatment is not carried out is used as an inter-film insulating film between wiring (54, 55, 56, 62 and 63) of an upper layer. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体集積回路装置およびその製造技術に関し、特に、微細なＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成するための絶縁膜構造およびその形成プロセスに適用して有効な技術に関する。   The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to an insulating film structure for forming a fine metal insulator semiconductor field effect transistor (MISFET) and a technique effective when applied to a forming process thereof.

従来、ＭＩＳＦＥＴのゲート電極上に形成される絶縁膜を平坦化するには、ゲート電極上に堆積したＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜を約８５０〜９００℃の高温でリフローする方法が用いられてきた。しかし、ＭＩＳＦＥＴの微細化が進み、これに伴って隣接するゲート電極間のスペースが狭くなってくると、ゲート電極上の平坦化絶縁膜にＢＰＳＧ膜を使用することが困難になる。   Conventionally, in order to planarize an insulating film formed on a gate electrode of a MISFET, a method of reflowing a BPSG (Boron-doped Phospho Silicate Glass) film deposited on the gate electrode at a high temperature of about 850 to 900 ° C. is used. Has been. However, when the miniaturization of the MISFET progresses and the space between the adjacent gate electrodes becomes narrow along with this, it becomes difficult to use the BPSG film as the planarization insulating film on the gate electrode.

微細化されたＭＩＳＦＥＴのソース、ドレインにコンタクトホールを通じて配線を接続するプロセスでは、ゲート電極の上面と側面とに窒化シリコン膜を形成し、この窒化シリコン膜とその上部に堆積した酸化シリコン系の絶縁膜とのエッチング速度差を利用することによって、ゲート電極との合わせ余裕を必要とせずにコンタクトホールを形成するセルフアライン・コンタクト(Self Align Contact;ＳＡＣ)技術が使われる（特許文献１：特開平９−２５２０９８号公報）。   In the process of connecting wiring to the source and drain of the miniaturized MISFET through contact holes, a silicon nitride film is formed on the upper surface and side surface of the gate electrode, and the silicon oxide-based insulation deposited on the silicon nitride film and the upper surface thereof. A self-align contact (SAC) technique is used in which a contact hole is formed without requiring a margin for alignment with the gate electrode by utilizing the difference in etching rate with the film (Patent Document 1: Japanese Patent Laid-Open No. Hei. 9-252098).

しかし、微細なＭＩＳＦＥＴのゲート電極の上面と側面とに窒化シリコン膜を形成すると、隣接するゲート電極間のスペースが極めて狭くなるために、このスペースにＢＰＳＧ膜を埋め込んだ時にボイド（空隙）が発生してしまう。また、０．２５μｍ以下の微細なデザインルールで製造されるデバイスの場合、ＭＩＳＦＥＴを形成した後に８００℃を越える高温の熱処理を伴うＢＰＳＧ膜を使用すると、ＭＩＳＦＥＴの特性が劣化してしまう。   However, when a silicon nitride film is formed on the top and side surfaces of a fine MISFET gate electrode, the space between adjacent gate electrodes becomes extremely narrow, and voids are generated when the BPSG film is embedded in this space. Resulting in. Further, in the case of a device manufactured with a fine design rule of 0.25 μm or less, if a BPSG film accompanied by a heat treatment at a high temperature exceeding 800 ° C. is used after forming the MISFET, the characteristics of the MISFET deteriorate.

有機溶媒に溶かしたシリコン化合物の薬液を基板上にスピン塗布し、約４００〜４５０℃の熱処理（ベーク処理）を行って溶媒を気化させることにより得られるスピンオングラス(Spin On Glass; ＳＯＧ)膜は、高アスペクト比のゲート電極間スペースを良好に埋め込むことのできる優れたギャップフィル性を備え、かつコストも安価であることから、プロセス処理温度の低温化が要求される０．２５μｍ以降のＭＩＳデバイスにおいて、ゲート電極上に形成する平坦化絶縁膜としての利用が期待されている。   A spin-on-glass (SOG) film obtained by spin-coating a chemical solution of a silicon compound dissolved in an organic solvent on a substrate and performing a heat treatment (baking treatment) at about 400 to 450 ° C. to vaporize the solvent is MIS device of 0.25 μm or more that requires low process processing temperature because it has excellent gap fill property that can embed a space between gate electrodes with high aspect ratio, and is low in cost. Therefore, it is expected to be used as a planarization insulating film formed on the gate electrode.

また、水素シルセスキオキサンを原料とするＳＯＧ膜は、ＣＶＤ法によって形成された酸化シリコン膜に比べて誘電率が低いことから、多層メタル配線間の層間絶縁膜に適用した場合には、配線遅延の低減効果も期待できる。   In addition, since the SOG film using hydrogen silsesquioxane as a raw material has a lower dielectric constant than a silicon oxide film formed by the CVD method, when applied to an interlayer insulating film between multilayer metal wirings, A delay reduction effect can also be expected.

しかしその反面、ＳＯＧ膜は、（ｉ）ＣＶＤ−酸化シリコン膜に比べて耐湿性が乏しいため、メタル配線の腐食を引き起こす原因となる。（ｉｉ）膜が軟らかく、化学的機械研磨(Chemical Mechanical Polishing; ＣＭＰ)の適用が困難なため、配線が密な領域と疎な領域とを含むグローバルな領域の平坦化を図ろうとすると、ＳＯＧ膜の上部に酸化シリコン膜を堆積してからＣＭＰを行わなければならない、といった欠点があり、その改質技術が種々提案されている。   However, since the SOG film has poor moisture resistance compared to (i) the CVD-silicon oxide film, it causes corrosion of the metal wiring. (Ii) Since the film is soft and it is difficult to apply chemical mechanical polishing (CMP), if an attempt is made to flatten a global region including a dense region and a sparse region, an SOG film There is a disadvantage that CMP must be performed after depositing a silicon oxide film on the upper surface of the substrate, and various modification techniques have been proposed.

特許文献２（特開平９−３３０９８２号公報）は、ＳＯＧ膜の吸湿性を改善する方法として、ＳＯＧ膜を４００〜７５０℃の温度でベークし、必要に応じて酸素プラズマ処理（またはアルゴンイオン注入）を行った後、その上部に吸湿防止層（ＣＶＤ−酸化膜など）を形成し、その後さらに５５０〜７５０℃の熱処理を行う技術を開示している。   Patent Document 2 (Japanese Patent Laid-Open No. 9-330982) discloses a method for improving the hygroscopicity of an SOG film by baking the SOG film at a temperature of 400 to 750 ° C. and performing oxygen plasma treatment (or argon ion implantation as necessary). ), A moisture absorption preventing layer (such as a CVD-oxide film) is formed on the upper portion, and then a heat treatment at 550 to 750 ° C. is performed.

特許文献３（特開平８−７８５２８号公報）は、ＳＯＧ膜からの脱ガス（水分を含んだガス）によるＡｌ配線の腐食を防止するために、Ａｌ配線の上部の絶縁膜（ＣＶＤ−酸化膜／ＳＯＧ膜／ＣＶＤ−酸化膜）にスルーホールを形成し、次いで３００〜３５０℃の熱処理を施して脱ガスを放出させた後、スルーホールの側壁に酸化シリコン膜からなるサイドウォールスペーサを形成する技術を開示している。   Patent Document 3 (Japanese Patent Laid-Open No. 8-78528) discloses an insulating film (CVD-oxide film) above an Al wiring in order to prevent corrosion of the Al wiring due to degassing (gas containing moisture) from the SOG film. / SOG film / CVD-oxide film), and then a heat treatment at 300 to 350 ° C. is performed to release degas, and then a sidewall spacer made of a silicon oxide film is formed on the side wall of the through hole. The technology is disclosed.

特許文献４（特開平９−２８３５１５号公報）は、ＳＯＧを窒素などの不活性ガス雰囲気中で熱処理してセラミック状の酸化シリコン膜にした時にその表面に微小な突起が発生するのを防ぐために、水素シルセスキオキサン（ＨＳＱ）の溶液を基板上にスピン塗布した後、不活性ガス雰囲気中、４００℃未満の第１の熱処理を行ってプレセラミック状の膜とした後、酸化性ガス雰囲気（酸素＋窒素）中、４００℃未満の第２の熱処理を行ってセラミック状の酸化シリコン膜を得る技術を開示している。   Patent Document 4 (Japanese Patent Application Laid-Open No. 9-283515) discloses a method for preventing generation of minute protrusions on the surface of SOG when it is heat-treated in an inert gas atmosphere such as nitrogen to form a ceramic silicon oxide film. Then, a solution of hydrogen silsesquioxane (HSQ) is spin-coated on the substrate, followed by a first heat treatment of less than 400 ° C. in an inert gas atmosphere to form a preceramic film, and then an oxidizing gas atmosphere A technique for obtaining a ceramic silicon oxide film by performing a second heat treatment at less than 400 ° C. in (oxygen + nitrogen) is disclosed.

特許文献５（特開平８−１２５０２１号公報）は、７０〜２２０℃の予備熱処理によって半硬化させたＳＯＧ膜をオゾン／紫外線処理することによってその表層部を改質し、次に酸素または窒素雰囲気中で４００〜５００℃の前熱処理と７００〜１０００℃の後熱処理とを行ってＳＯＧ膜を完全硬化させる技術を開示している。   Patent Document 5 (Japanese Patent Application Laid-Open No. 8-12521) discloses that an SOG film semi-cured by a preliminary heat treatment at 70 to 220 ° C. is subjected to ozone / ultraviolet treatment to modify the surface layer portion, and then an oxygen or nitrogen atmosphere. Among them, a technique for completely curing the SOG film by performing pre-heat treatment at 400 to 500 ° C. and post-heat treatment at 700 to 1000 ° C. is disclosed.

特許文献６（特開平１０−１０７０２６号公報）は、水素シルセスキオキサン（ＨＳＱ）を原料とするＳＯＧ膜を常温〜５００℃の条件で電子ビームキュアすることによって、クラック耐性の向上および密度の増加を図る技術を開示している。   Patent Document 6 (Japanese Patent Application Laid-Open No. 10-107026) discloses that an SOG film using hydrogen silsesquioxane (HSQ) as a raw material is subjected to electron beam curing at room temperature to 500 ° C., thereby improving crack resistance and density. The technology to increase is disclosed.

特開平９−２５２０９８号公報Japanese Patent Laid-Open No. 9-252098 特開平９−３３０９８２号公報JP-A-9-330982 特開平８−７８５２８号公報JP-A-8-78528 特開平９−２８３５１５号公報JP-A-9-283515 特開平８−１２５０２１号公報JP-A-8-1225021 特開平１０−１０７０２６号公報JP-A-10-107026

本発明者は、ＭＩＳＦＥＴのゲート電極上に形成する平坦化絶縁膜として、ポリシラザン系ＳＯＧ膜および水素シルセスキオキサン系ＳＯＧ膜の適用を検討した。   The inventor examined the application of a polysilazane-based SOG film and a hydrogen silsesquioxane-based SOG film as a planarizing insulating film formed on the gate electrode of the MISFET.

ポリシラザンは、シリコン（Ｓｉ）原子に窒素（Ｎ）原子と水素（Ｈ）原子とが結合した分子構造を有しているのが特徴である。このポリシラザンを原料とするＳＯＧ膜を形成するには、ポリシラザンを溶媒に溶かした薬液を基板上にスピン塗布した後、ベーク処理を行って溶媒を気化させる。次に、このＳＯＧ膜に高温のスチーム酸化処理を施すと、化学式（１）に示すように、Ｓｉに結合した水素とＮＨ基とが反応して水素ガスおよびアンモニアガスが離脱し、Ｓｉ−Ｏ−Ｓｉ結合によって構成される緻密で耐湿性の高いＳＯＧ膜が得られる。   Polysilazane is characterized by having a molecular structure in which nitrogen (N) atoms and hydrogen (H) atoms are bonded to silicon (Si) atoms. In order to form an SOG film using polysilazane as a raw material, a chemical solution in which polysilazane is dissolved in a solvent is spin-coated on a substrate, and then a baking process is performed to vaporize the solvent. Next, when the SOG film is subjected to high-temperature steam oxidation treatment, as shown in the chemical formula (1), hydrogen bonded to Si reacts with NH groups to release hydrogen gas and ammonia gas, and Si—O A dense and highly moisture-resistant SOG film composed of -Si bonds can be obtained.

Figure 2007036267
Figure 2007036267

ところが、このようにして得られたＳＯＧ膜は、ポリシラザンに由来する微量の残留窒素を含んでいるために、ゲート電極の上部に窒化シリコン膜を介してこのＳＯＧ膜を形成し、窒化シリコン膜とのエッチング速度差を利用してコンタクトホールを形成しようとすると、窒化シリコン膜とのエッチング選択比が十分に確保できないために、コンタクトホールの径が微細になると開孔が不能になってしまうことが本発明者の検討によって明らかになった。   However, since the SOG film thus obtained contains a small amount of residual nitrogen derived from polysilazane, the SOG film is formed on the gate electrode via the silicon nitride film, If an attempt is made to form a contact hole by utilizing the difference in etching rate, the etching selectivity with the silicon nitride film cannot be ensured sufficiently, and if the diameter of the contact hole becomes small, opening may become impossible. It became clear by examination of this inventor.

一方、水素シルセスキオキサンは、シリコン（Ｓｉ）原子に酸素（Ｏ）原子と水素（Ｈ）原子とが結合した分子構造を有しており、分子中に窒素を含んでいない。この水素シルセスキオキサンを原料とするＳＯＧ膜を形成するには、水素シルセスキオキサンを溶媒に溶かした薬液を基板上にスピン塗布した後、約４００℃の熱処理を行って溶媒を気化させる。これにより、化学式（２）に示すように、Ｓｉ−Ｈ結合の２０〜３０％程度が酸化されてＳｉ−ＯＨ結合となったＳＯＧ膜が得られる。   On the other hand, hydrogen silsesquioxane has a molecular structure in which an oxygen (O) atom and a hydrogen (H) atom are bonded to a silicon (Si) atom and does not contain nitrogen in the molecule. In order to form an SOG film using hydrogen silsesquioxane as a raw material, a chemical solution in which hydrogen silsesquioxane is dissolved in a solvent is spin-coated on a substrate, and then a heat treatment at about 400 ° C. is performed to vaporize the solvent. . As a result, as shown in the chemical formula (2), an SOG film in which about 20 to 30% of the Si—H bonds are oxidized to form Si—OH bonds is obtained.

Figure 2007036267
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ところが、水素シルセスキオキサン系ＳＯＧ膜は、分子中にＳｉ−Ｈ結合が存在するために、膜を形成した以降のプロセスで４００℃を大きく越える高温の熱処理が行われると水素起因の脱ガスが発生するという問題がある。   However, since the hydrogen silsesquioxane-based SOG film has Si—H bonds in the molecule, if a high-temperature heat treatment exceeding 400 ° C. is performed in the process after the film is formed, degassing due to hydrogen is performed. There is a problem that occurs.

例えば、水素シルセスキオキサン系ＳＯＧ膜にスルーホールを形成し、その内部に導体層を埋め込む際、導体層の形成温度が４００℃を超えると、スルーホール内に水素などのガスが発生する。そのために導体層の埋め込みが不十分となり、抵抗が増大するという問題が生じる。また、発生した水素ガスによってエッチング条件が変動するために、高アスペクト比のスルーホールを形成することが困難になるという問題が生じる。   For example, when a through hole is formed in a hydrogen silsesquioxane-based SOG film and a conductor layer is embedded therein, a gas such as hydrogen is generated in the through hole if the formation temperature of the conductor layer exceeds 400 ° C. For this reason, there is a problem that the conductor layer is not sufficiently embedded and the resistance increases. Moreover, since etching conditions fluctuate due to the generated hydrogen gas, there arises a problem that it is difficult to form a high aspect ratio through hole.

本発明の目的は、ＭＩＳＦＥＴの微細化を推進することのできる絶縁膜形成技術を提供することにある。   An object of the present invention is to provide an insulating film forming technique capable of promoting miniaturization of a MISFET.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

（１）本発明の半導体集積回路装置は、半導体基板の主面に形成されたＭＩＳＦＥＴの上部に第１絶縁膜を介在して第１層配線が形成され、前記第１層配線の上部に第２絶縁膜を介在して第２層配線が形成され、前記第１絶縁膜および前記第２絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（２）本発明の半導体集積回路装置は、前記請求項１において、前記ポリマーは、水素シルセスキオキサンである。
（３）本発明の半導体集積回路装置は、前記請求項１において、前記第２絶縁膜の水素含有率は、前記第１絶縁膜の水素含有率よりも高い。
（４）本発明の半導体集積回路装置は、前記請求項１において、前記第１絶縁膜の表面は、研磨によって平坦化されている。
（５）本発明の半導体集積回路装置は、半導体基板の主面に形成されたＭＩＳＦＥＴの上部に第１絶縁膜が形成され、前記第１絶縁膜の上部に第１電極と第２電極とそれらの間に介在する誘電体膜とからなる容量素子が形成され、前記容量素子の上部に第２絶縁膜が形成され、前記第１絶縁膜および前記第２絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の水素含有率は、前記第１絶縁膜の水素含有率よりも高い。
（６）本発明の半導体集積回路装置は、前記請求項５において、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（７）本発明の半導体集積回路装置は、前記請求項５において、前記容量素子の上部に第１メタル配線および第２メタル配線が形成され、前記第２絶縁膜は、前記第１メタル配線と前記第２メタル配線との間に介在する。
（８）本発明の半導体集積回路装置は、半導体基板の表面に形成された半導体領域の上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第１絶縁膜が形成され、前記第１絶縁膜および前記窒化シリコン膜に第１接続孔が形成され、前記第１接続孔の内部に前記半導体領域と電気的に接続された第１導体膜が形成され、前記第１絶縁膜の上部に第２絶縁膜を介在して第２導体膜が形成され、前記第１絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜は、シリコン、窒素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含む。
（９）本発明の半導体集積回路装置は、前記請求項８において、前記シリコン、酸素および水素からなるポリマーは、水素シルセスキオキサンであり、前記シリコン、窒素および水素からなるポリマーは、シラザンである。
（１０）本発明の半導体集積回路装置は、半導体基板の表面に形成された半導体領域の上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第１絶縁膜が形成され、前記第１絶縁膜および前記窒化シリコン膜に第１接続孔が形成され、前記第１接続孔の内部に前記半導体領域と電気的に接続された第１導体膜が形成され、前記第１絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含む。
（１１）本発明の半導体集積回路装置は、半導体基板の主面に形成されたＭＩＳＦＥＴの上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第１絶縁膜が形成され、前記第１絶縁膜および前記窒化シリコン膜に第１接続孔が形成され、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１導体膜が形成され、前記第１絶縁膜の上部に前記第１導体膜を介して前記ソース、ドレインの一方に電気的に接続された容量素子が形成され、前記容量素子の上部に第２絶縁膜を介在して第１メタル配線が形成され、前記第１絶縁膜および前記第２絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（１２）本発明の半導体集積回路装置は、前記請求項１１において、前記第１絶縁膜の表面は、研磨によって平坦化されている。
（１３）本発明の半導体集積回路装置は、前記請求項１１において、前記容量素子の容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜を含む。
（１４）本発明の半導体集積回路装置は、半導体基板の主面に形成されたＭＩＳＦＥＴの上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第１絶縁膜が形成され、前記第１絶縁膜および前記窒化シリコン膜に第１接続孔が形成され、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１導体膜が形成され、前記第１絶縁膜の上部に前記第１導体膜を介して前記ソース、ドレインの一方に電気的に接続された容量素子が形成され、前記容量素子の上部に第２絶縁膜を介在して第１メタル配線が形成され、前記第１絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜は、シリコン、窒素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（１５）本発明の半導体集積回路装置は、半導体基板の主面上に形成されたＭＩＳＦＥＴの上部に第１絶縁膜を介在してビット線が形成され、前記ビット線の上部に第２絶縁膜を介在して容量素子が形成され、前記容量素子の上部に第３絶縁膜を介在して第１メタル配線が形成され、前記ビット線は、前記第１絶縁膜に形成された第１接続孔を通じて前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続され、前記容量素子は、前記第２絶縁膜に形成された第２接続孔および前記第１絶縁膜に形成された第３接続孔を通じて前記ソース、ドレインの他方に電気的に接続され、前記第１絶縁膜、第２絶縁膜および前記第３絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第３絶縁膜の比誘電率は、前記第１絶縁膜および前記第２絶縁膜の比誘電率よりも小さい。
（１６）本発明の半導体集積回路装置は、前記請求項１５において、前記第１メタル配線の上部に第４絶縁膜を介在して第２メタル配線が形成され、前記第４絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、その比誘電率は、前記第１絶縁膜および前記第２絶縁膜の比誘電率よりも小さい。
（１７）本発明の半導体集積回路装置は、前記請求項１５において、前記第１絶縁膜は、前記ＭＩＳＦＥＴのゲート電極の上面と側面とを覆う窒化シリコン膜と、前記窒化シリコン膜の上部に形成された前記絶縁膜とによって構成され、前記絶縁膜の表面は、研磨によって平坦化されている。
（１８）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に窒化シリコン膜を形成した後、前記窒化シリコン膜の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、（ｂ）前記液状物質に第１熱処理を施して溶媒を気化させることにより、絶縁膜を形成する工程、（ｃ）前記窒化シリコン膜に対する前記絶縁膜のエッチング速度が大きい条件で前記絶縁膜をエッチングした後、前記窒化シリコン膜をエッチングすることによって、前記絶縁膜および前記窒化シリコン膜に接続孔を形成する工程。
（１９）本発明の半導体集積回路装置の製造方法は、前記請求項１８において、前記ポリマーは、水素シルセスキオキサンである。
（２０）本発明の半導体集積回路装置の製造方法は、前記請求項１８において、前記液状物質に前記第１熱処理を施した後、前記絶縁膜をエッチングする工程に先立ち、前記第１熱処理の温度よりも高い温度で前記絶縁膜に第２熱処理を施す。
（２１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の表面に半導体領域を形成した後、前記半導体基板上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、（ｂ）前記液状物質に第１熱処理を施して溶媒を気化させることにより、絶縁膜形成する工程、（ｃ）酸素を含む雰囲気中で前記絶縁膜に第２熱処理を施した後、前記絶縁膜をドライエッチングして接続孔を形成する工程、（ｄ）前記接続孔の内部に、前記半導体領域と電気的に接続された導体層を形成する工程。
（２２）本発明の半導体集積回路装置の製造方法は、前記請求項２１において、前記第２熱処理の温度は、前記第１熱処理の温度よりも高い。
（２３）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布した後、前記液状物質に第１熱処理を施して溶媒を気化させることにより、第１絶縁膜を形成する工程、（ｂ）酸素を含む雰囲気中で前記第１絶縁膜に第２熱処理を施した後、前記第１絶縁膜の表面を化学的および機械的に研磨する工程、（ｃ）前記第１絶縁膜の上部に導体膜を形成した後、前記導体膜をエッチングすることによって、導体片を形成する工程、（ｄ）前記導体片の上部に第２絶縁膜を形成する工程。
（２４）本発明の半導体集積回路装置の製造方法は、前記請求項２３において、前記第２絶縁膜の比誘電率は、前記第１絶縁膜膜の比誘電率よりも小さい。
（２５）本発明の半導体集積回路装置の製造方法は、前記請求項２３において、前記第２絶縁膜の水素含有率は、前記第１絶縁膜の水素含有率よりも高い。
（２６）本発明の半導体集積回路装置の製造方法は、前記請求項２３において、前記第２絶縁膜は、前記導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布した後、前記液状物質に第１熱処理を施して溶媒を気化させることにより形成される。
（２７）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に複数の第１導体片を形成した後、前記第１導体片間のスペースおよび前記第１導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、（ｂ）前記液状物質に第１熱処理を施して溶媒を気化させることにより、絶縁膜を形成した後、酸素を含む雰囲気中で前記絶縁膜に第２熱処理を施す工程、（ｃ）前記絶縁膜の上部に第１電極、容量絶縁膜および第２電極からなる容量素子を形成する工程。
（２８）本発明の半導体集積回路装置の製造方法は、前記請求項２７において、前記第２熱処理の温度は、前記第１熱処理の温度よりも高い。
（２９）本発明の半導体集積回路装置の製造方法は、前記請求項２７において、前記第２熱処理の温度は、前記容量素子の前記容量絶縁膜を形成する温度以上である。
（３０）本発明の半導体集積回路装置の製造方法は、前記請求項２７において、前記容量素子の前記容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜を含む。
（３１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に複数の第１導体片を形成した後、前記第１導体片間のスペースおよび前記第１導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする第１液状物質を塗布する工程、（ｂ）前記第１液状物質に第１熱処理を施して溶媒を気化させることにより、第１絶縁膜を形成した後、酸素を含む雰囲気中で前記第１絶縁膜に第２熱処理を施す工程、（ｃ）前記第１絶縁膜の上部に第１電極、容量絶縁膜および第２電極からなる容量素子を形成した後、前記容量素子の上部にシリコン、酸素および水素からなるポリマーを主成分とする第２液状物質を塗布する工程、（ｄ）前記第２液状物質に第３の熱処理を施して溶媒を気化させることにより、第２絶縁膜を形成する工程。
（３２）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記ポリマーは、水素シルセスキオキサンである。
（３３）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記第２熱処理の温度は、前記第１熱処理の温度および前記第３熱処理の温度よりも高い。
（３４）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記第２熱処理の温度は、前記容量素子の前記容量絶縁膜を形成する温度以上である。
（３５）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（３６）本発明の半導体集積回路装置の製造方法は、前記請求項３１において、前記第１絶縁膜の上部に前記容量素子を形成する工程は、前記第１絶縁膜の上部にＣＶＤ法で第３絶縁膜を形成する工程と、前記第３絶縁膜に溝を形成する工程と、前記溝の内部に前記容量素子を形成する工程とを含む。
（３７）本発明の半導体集積回路装置の製造方法は、半導体基板の主面にＭＩＳＦＥＴを形成した後、前記ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程と、前記第１絶縁膜の上部に第１電極、容量絶縁膜および第２電極からなる容量素子を形成した後、前記容量素子の上部に第２絶縁膜を形成する工程とを含み、前記第１絶縁膜および前記第２絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（３８）本発明の半導体集積回路装置の製造方法は、前記請求項３７において、前記第１絶縁膜の表面を化学的および機械的に研磨することによって平坦化する。
（３９）本発明の半導体集積回路装置の製造方法は、前記請求項３７において、前記第２絶縁膜の水素含有率は、前記第１絶縁膜の水素含有率よりも高い。
（４０）本発明の半導体集積回路装置の製造方法は、前記請求項３７において、前記第２絶縁膜の上部に第１メタル配線が形成され、第１メタル配線の上部に第３絶縁膜を介在して第２メタル配線が形成され、前記第３絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、その比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（４１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面にＭＩＳＦＥＴを形成した後、前記ＭＩＳＦＥＴの上部にシリコン、酸素および水素からなるポリマーを主成分とする第１液状物質を塗布する工程、（ｂ）前記第１液状物質に第１熱処理を施すことによって第１絶縁膜を形成した後、酸素を含む雰囲気中、前記第１絶縁膜に前記第１熱処理よりも高温の第２熱処理を施す工程、（ｃ）前記第１絶縁膜の上部にＡｌを主成分とするメタル配線を形成した後、前記メタル配線の上部にシリコン、酸素および水素からなるポリマーを主成分とする第２液状物質を塗布する工程、（ｄ）前記第２液状物質に前記第２熱処理よりも低温の第３熱処理を施すことによって第２絶縁膜を形成する工程。
（４２）本発明の半導体集積回路装置の製造方法は、前記請求項４１において、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
（４３）本発明の半導体集積回路装置の製造方法は、前記請求項４１において、前記第３熱処理の温度は、前記メタル配線が劣化する温度よりも低い。
（４４）本発明の半導体集積回路装置の製造方法は、前記請求項４１において、前記（ｂ）工程の後、前記第１絶縁膜の表面を化学的および機械的に研磨することによって平坦化する。
（４５）本発明の半導体集積回路装置の製造方法は、前記請求項４１において、（ｅ）前記（ｄ）工程の後、酸素を含む雰囲気中、前記第２絶縁膜の表面に紫外線を照射する工程、（ｆ）前記紫外線が照射された前記第２絶縁膜の表面にシリコン、酸素および水素からなるポリマーを主成分とする第３液状物質を塗布する工程、（ｇ）前記第３液状物質に第４熱処理を施すことによって、前記第２絶縁膜を厚膜化する工程、をさらに含む。
（４６）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面にＭＩＳＦＥＴを形成した後、前記ＭＩＳＦＥＴの上部にシリコン、酸素および水素からなるポリマーを主成分とする第１液状物質を塗布する工程、（ｂ）前記第１液状物質に第１熱処理を施すことによって第１絶縁膜を形成した後、酸素を含む雰囲気中、前記第１絶縁膜に前記第１熱処理よりも高温の第２熱処理を施す工程、（ｃ）前記第１絶縁膜の上部に容量素子を形成した後、前記容量素子の上部にシリコン、酸素および水素からなるポリマーを主成分とする第２液状物質を塗布する工程、（ｄ）前記第２液状物質に前記第２熱処理よりも低温の第３熱処理を施すことによって第２絶縁膜を形成する工程。
（４７）本発明の半導体集積回路装置の製造方法は、前記請求項４６において、前記第３熱処理の温度は、前記容量素子の容量絶縁膜が劣化する温度よりも低い。
（４８）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面の素子分離領域に溝を形成した後、前記溝の内部を含む前記半導体基板上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、（ｂ）前記液状物質に第１熱処理を施すことによって絶縁膜を形成した後、酸素を含む雰囲気中、前記絶縁膜に前記第１熱処理よりも高温の第２熱処理を施す工程、（ｃ）前記第２熱処理が施された前記絶縁膜を化学的および機械的に研磨し、前記絶縁膜を前記溝の内部に残すことによって、前記半導体基板の主面に素子分離溝を形成する工程。
（４９）本発明の半導体集積回路装置の製造方法は、前記請求項４８において、前記ポリマーは、水素シルセスキオキサンである。 (1) In the semiconductor integrated circuit device of the present invention, a first layer wiring is formed above a MISFET formed on a main surface of a semiconductor substrate with a first insulating film interposed, and a first layer wiring is formed above the first layer wiring. A second-layer wiring is formed through two insulating films, and each of the first insulating film and the second insulating film is applied by applying a liquid material mainly composed of a polymer composed of silicon, oxygen, and hydrogen. Including the formed insulating film, the second dielectric film has a relative dielectric constant smaller than that of the first insulating film.
(2) In the semiconductor integrated circuit device according to the first aspect of the present invention, the polymer is hydrogen silsesquioxane.
(3) In the semiconductor integrated circuit device according to the first aspect, the hydrogen content of the second insulating film is higher than the hydrogen content of the first insulating film.
(4) In the semiconductor integrated circuit device according to the first aspect of the present invention, the surface of the first insulating film is planarized by polishing.
(5) In the semiconductor integrated circuit device of the present invention, the first insulating film is formed on the MISFET formed on the main surface of the semiconductor substrate, and the first electrode and the second electrode are formed on the first insulating film. And a second insulating film is formed on the capacitor element. The first insulating film and the second insulating film are made of silicon, oxygen and hydrogen. The second insulating film has a higher hydrogen content than the first insulating film. The insulating film is formed by applying a liquid material mainly composed of a polymer.
(6) In the semiconductor integrated circuit device according to the fifth aspect, the relative dielectric constant of the second insulating film is smaller than the relative dielectric constant of the first insulating film.
(7) The semiconductor integrated circuit device according to the present invention is the semiconductor integrated circuit device according to claim 5, wherein a first metal wiring and a second metal wiring are formed on the capacitor element, and the second insulating film is connected to the first metal wiring. It is interposed between the second metal wiring.
(8) In the semiconductor integrated circuit device of the present invention, a silicon nitride film is formed on the semiconductor region formed on the surface of the semiconductor substrate, and the etching rate is different from that of the silicon nitride film on the silicon nitride film. An insulating film is formed, a first connection hole is formed in the first insulating film and the silicon nitride film, and a first conductor film electrically connected to the semiconductor region is formed in the first connection hole. A second conductor film is formed on the first insulating film with a second insulating film interposed therebetween, and the first insulating film is coated with a liquid material mainly composed of a polymer composed of silicon, oxygen, and hydrogen. The second insulating film includes an insulating film formed by applying a liquid material mainly composed of a polymer composed of silicon, nitrogen, and hydrogen.
(9) In the semiconductor integrated circuit device according to the present invention, the polymer composed of silicon, oxygen, and hydrogen is hydrogen silsesquioxane, and the polymer composed of silicon, nitrogen, and hydrogen is silazane. is there.
(10) In the semiconductor integrated circuit device of the present invention, a silicon nitride film is formed on a semiconductor region formed on a surface of a semiconductor substrate, and the etching rate is different from that of the silicon nitride film on the silicon nitride film. An insulating film is formed, a first connection hole is formed in the first insulating film and the silicon nitride film, and a first conductor film electrically connected to the semiconductor region is formed in the first connection hole. The first insulating film includes an insulating film formed by applying a liquid material whose main component is a polymer composed of silicon, oxygen, and hydrogen.
(11) In the semiconductor integrated circuit device of the present invention, a silicon nitride film is formed on the MISFET formed on the main surface of the semiconductor substrate, and the etching rate is different from that of the silicon nitride film on the silicon nitride film. An insulating film is formed, a first connection hole is formed in the first insulating film and the silicon nitride film, and a first connection hole is electrically connected to one of the source and drain of the MISFET inside the first connection hole. A conductive film is formed, and a capacitive element electrically connected to one of the source and the drain through the first conductive film is formed on the first insulating film, and a second insulation is formed on the capacitive element. A first metal wiring is formed through a film, and the first insulating film and the second insulating film are applied by applying a liquid material mainly composed of a polymer composed of silicon, oxygen, and hydrogen. Includes made an insulating layer, the dielectric constant of the second insulating film is smaller than the dielectric constant of the first insulating film.
(12) In the semiconductor integrated circuit device according to the eleventh aspect of the present invention, the surface of the first insulating film is planarized by polishing.
(13) The semiconductor integrated circuit device according to the present invention is the semiconductor integrated circuit device according to claim 11, wherein the capacitive insulating film of the capacitive element is mainly composed of a high dielectric or ferroelectric having a perovskite or composite perovskite crystal structure. Including membrane.
(14) In the semiconductor integrated circuit device of the present invention, a silicon nitride film is formed on the MISFET formed on the main surface of the semiconductor substrate, and the etching rate is different from that of the silicon nitride film on the silicon nitride film. An insulating film is formed, a first connection hole is formed in the first insulating film and the silicon nitride film, and a first connection hole is electrically connected to one of the source and drain of the MISFET inside the first connection hole. A conductive film is formed, and a capacitive element electrically connected to one of the source and the drain through the first conductive film is formed on the first insulating film, and a second insulation is formed on the capacitive element. A first metal wiring is formed through a film, and the first insulating film includes an insulating film formed by applying a liquid material mainly composed of a polymer composed of silicon, oxygen, and hydrogen. The second insulating film includes an insulating film formed by applying a liquid material mainly composed of a polymer composed of silicon, nitrogen, and hydrogen, and the relative dielectric constant of the second insulating film is the first dielectric film. It is smaller than the dielectric constant of the insulating film.
(15) In the semiconductor integrated circuit device of the present invention, a bit line is formed above a MISFET formed on a main surface of a semiconductor substrate with a first insulating film interposed, and a second insulating film is formed on the bit line. The first metal wiring is formed on the upper portion of the capacitive element with a third insulating film interposed therebetween, and the bit line is formed in a first connection hole formed in the first insulating film. And electrically connected to one of the source and drain of the MISFET through the second connection hole formed in the second insulating film and the third connection hole formed in the first insulating film. The first insulating film, the second insulating film, and the third insulating film are electrically connected to the other of the source and the drain, and each of the first insulating film, the second insulating film, and the third insulating film is coated with a liquid material that is mainly composed of silicon, oxygen, and hydrogen. By Includes made an insulating layer, the dielectric constant of the third insulating film is smaller than the dielectric constant of the first insulating film and the second insulating film.
(16) In the semiconductor integrated circuit device according to the fifteenth aspect of the present invention, a second metal wiring is formed above the first metal wiring with a fourth insulating film interposed therebetween, and the fourth insulating film is made of silicon. And an insulating film formed by applying a liquid material mainly composed of oxygen and hydrogen, the relative dielectric constant of which is higher than the relative dielectric constant of the first insulating film and the second insulating film small.
(17) In the semiconductor integrated circuit device according to the fifteenth aspect of the present invention, the first insulating film is formed on a silicon nitride film covering an upper surface and a side surface of the gate electrode of the MISFET, and on the silicon nitride film. The surface of the insulating film is flattened by polishing.
(18) A manufacturing method of a semiconductor integrated circuit device of the present invention includes the following steps.
(A) forming a silicon nitride film on the main surface of the semiconductor substrate, and then applying a liquid material mainly composed of a polymer composed of silicon, oxygen and hydrogen on the silicon nitride film; (b) the liquid Performing a first heat treatment on the material to evaporate the solvent, thereby forming an insulating film; (c) etching the insulating film at a high etching rate with respect to the silicon nitride film; Forming a connection hole in the insulating film and the silicon nitride film by etching the silicon film;
(19) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, in the above item 18, the polymer is hydrogen silsesquioxane.
(20) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the temperature of the first heat treatment according to the eighteenth aspect may be performed before the step of etching the insulating film after performing the first heat treatment on the liquid material. A second heat treatment is performed on the insulating film at a higher temperature.
(21) A manufacturing method of a semiconductor integrated circuit device of the present invention includes the following steps.
(A) a step of forming a semiconductor region on the surface of the semiconductor substrate and then applying a liquid material mainly composed of a polymer comprising silicon, oxygen and hydrogen on the semiconductor substrate; and (b) a first heat treatment on the liquid material. (C) performing a second heat treatment on the insulating film in an oxygen-containing atmosphere and then dry-etching the insulating film to form a connection hole. (D) A step of forming a conductor layer electrically connected to the semiconductor region inside the connection hole.
(22) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the temperature of the second heat treatment is higher than the temperature of the first heat treatment.
(23) A method for manufacturing a semiconductor integrated circuit device of the present invention includes the following steps.
(A) After applying a liquid material mainly composed of a polymer composed of silicon, oxygen and hydrogen on the main surface of the semiconductor substrate, the liquid material is subjected to a first heat treatment to evaporate the solvent, thereby providing a first insulation. A step of forming a film; (b) a step of chemically and mechanically polishing the surface of the first insulating film after subjecting the first insulating film to a second heat treatment in an oxygen-containing atmosphere; Forming a conductor piece by etching the conductor film after forming a conductor film on the first insulating film; and (d) forming a second insulating film on the conductor piece.
(24) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the relative dielectric constant of the second insulating film is smaller than that of the first insulating film.
(25) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the hydrogen content of the second insulating film is higher than the hydrogen content of the first insulating film.
(26) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, in the above-described claim 23, the second insulating film is formed of a liquid material mainly composed of a polymer composed of silicon, oxygen, and hydrogen on the conductor piece. After the application, the liquid material is formed by subjecting the liquid material to a first heat treatment to vaporize the solvent.
(27) A method for manufacturing a semiconductor integrated circuit device of the present invention includes the following steps.
(A) After forming a plurality of first conductor pieces on the main surface of the semiconductor substrate, a polymer composed of silicon, oxygen, and hydrogen is formed as a main component on the space between the first conductor pieces and on the first conductor piece. (B) applying a first heat treatment to the liquid material to evaporate the solvent to form an insulating film, and then subjecting the insulating film to a second heat treatment in an oxygen-containing atmosphere. (C) forming a capacitive element including a first electrode, a capacitive insulating film, and a second electrode on the insulating film;
(28) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the temperature of the second heat treatment is higher than the temperature of the first heat treatment.
(29) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the temperature of the second heat treatment is equal to or higher than the temperature at which the capacitive insulating film of the capacitive element is formed.
(30) The method for manufacturing a semiconductor integrated circuit device according to the present invention is the method of manufacturing a semiconductor integrated circuit device according to claim 27, wherein the capacitive insulating film of the capacitive element is made of a high dielectric material or a ferroelectric material having a perovskite type or composite perovskite type crystal structure. Includes the film as the main component.
(31) A manufacturing method of a semiconductor integrated circuit device of the present invention includes the following steps.
(A) After forming a plurality of first conductor pieces on the main surface of the semiconductor substrate, a polymer composed of silicon, oxygen, and hydrogen is formed as a main component on the space between the first conductor pieces and on the first conductor piece. (B) applying a first heat treatment to the first liquid material to form a first insulating film by subjecting the first liquid material to a first heat treatment to evaporate the solvent; A step of performing a second heat treatment on the insulating film; (c) forming a capacitive element comprising a first electrode, a capacitive insulating film and a second electrode on the first insulating film; and then forming silicon, oxygen on the capacitive element And (d) a step of forming a second insulating film by subjecting the second liquid material to a third heat treatment to vaporize the solvent. .
(32) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the polymer is hydrogen silsesquioxane.
(33) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the temperature of the second heat treatment is higher than the temperature of the first heat treatment and the temperature of the third heat treatment.
(34) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the temperature of the second heat treatment is equal to or higher than the temperature at which the capacitor insulating film of the capacitor is formed.
(35) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the relative dielectric constant of the second insulating film is smaller than the relative dielectric constant of the first insulating film.
(36) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the step of forming the capacitive element on the first insulating film is performed by CVD on the first insulating film. A step of forming a third insulating film, a step of forming a groove in the third insulating film, and a step of forming the capacitive element in the groove.
(37) In the method of manufacturing a semiconductor integrated circuit device of the present invention, after forming a MISFET on the main surface of a semiconductor substrate, forming a first insulating film on the MISFET, and on the first insulating film, Forming a second insulating film on top of the capacitive element after forming a capacitive element comprising a first electrode, a capacitive insulating film and a second electrode, wherein the first insulating film and the second insulating film Each includes an insulating film formed by applying a liquid material whose main component is a liquid material composed mainly of a polymer composed of silicon, oxygen and hydrogen, and the relative dielectric constant of the second insulating film is It is smaller than the relative dielectric constant of the first insulating film.
(38) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the surface of the first insulating film is planarized by polishing it chemically and mechanically.
(39) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the hydrogen content of the second insulating film is higher than the hydrogen content of the first insulating film.
(40) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the first metal wiring is formed above the second insulating film and the third insulating film is interposed above the first metal wiring. A second metal wiring is formed, and the third insulating film includes an insulating film formed by applying a liquid material mainly composed of a polymer composed of silicon, oxygen, and hydrogen, and has a relative dielectric constant of , Smaller than the relative dielectric constant of the first insulating film.
(41) A manufacturing method of a semiconductor integrated circuit device of the present invention includes the following steps.
(A) forming a MISFET on the main surface of the semiconductor substrate, and then applying a first liquid material mainly composed of a polymer composed of silicon, oxygen and hydrogen on the MISFET; and (b) the first liquid material. Forming a first insulating film by performing a first heat treatment on the first insulating film, and then subjecting the first insulating film to a second heat treatment higher in temperature than the first heat treatment in an oxygen-containing atmosphere; (c) the first Forming a metal wiring mainly composed of Al on the insulating film, and then applying a second liquid material composed mainly of a polymer composed of silicon, oxygen and hydrogen on the metal wiring; Forming a second insulating film by subjecting the second liquid material to a third heat treatment at a lower temperature than the second heat treatment.
(42) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the relative dielectric constant of the second insulating film is smaller than that of the first insulating film.
(43) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the temperature of the third heat treatment is lower than the temperature at which the metal wiring deteriorates.
(44) In the manufacturing method of a semiconductor integrated circuit device according to the present invention, the surface of the first insulating film is planarized by polishing the surface of the first insulating film chemically and mechanically after the step (b). .
(45) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the surface of the second insulating film is irradiated with ultraviolet rays in an atmosphere containing oxygen after the steps (e) and (d). (F) applying a third liquid material mainly composed of a polymer comprising silicon, oxygen and hydrogen to the surface of the second insulating film irradiated with the ultraviolet rays; and (g) applying the third liquid material to the third liquid material. The method further includes a step of thickening the second insulating film by performing a fourth heat treatment.
(46) A manufacturing method of a semiconductor integrated circuit device of the present invention includes the following steps.
(A) forming a MISFET on the main surface of the semiconductor substrate, and then applying a first liquid material mainly composed of a polymer composed of silicon, oxygen and hydrogen on the MISFET; and (b) the first liquid material. Forming a first insulating film by performing a first heat treatment on the first insulating film, and then subjecting the first insulating film to a second heat treatment higher in temperature than the first heat treatment in an oxygen-containing atmosphere; (c) the first Forming a capacitive element on the insulating film, and then applying a second liquid material composed mainly of a polymer of silicon, oxygen and hydrogen on the capacitive element; and (d) applying the second liquid substance to the second liquid substance. Forming a second insulating film by performing a third heat treatment at a lower temperature than the second heat treatment;
(47) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the temperature of the third heat treatment is lower than the temperature at which the capacitor insulating film of the capacitor is deteriorated.
(48) A manufacturing method of a semiconductor integrated circuit device of the present invention includes the following steps.
(A) after forming a groove in the element isolation region of the main surface of the semiconductor substrate, applying a liquid material mainly composed of a polymer composed of silicon, oxygen and hydrogen on the semiconductor substrate including the inside of the groove; (B) forming an insulating film by subjecting the liquid material to a first heat treatment, and then subjecting the insulating film to a second heat treatment higher than the first heat treatment in an oxygen-containing atmosphere; A step of chemically and mechanically polishing the insulating film that has been subjected to the second heat treatment to leave an insulating film inside the groove, thereby forming an element isolation groove on the main surface of the semiconductor substrate;
(49) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, in the item 48, the polymer is hydrogen silsesquioxane.

上記した手段によれば、ＭＩＳＦＥＴの上部に窒素を含まないポリマーを原料とする絶縁膜を形成することにより、窒化シリコン膜に対するドライエッチング速度比が大きい絶縁膜が得られるので、セルフアライン・コンタクトの形成が容易になる。   According to the above means, an insulating film having a large dry etching rate ratio with respect to the silicon nitride film can be obtained by forming an insulating film made of a polymer containing no nitrogen on the MISFET, so that the self-aligned contact can be obtained. Formation becomes easy.

上記した手段によれば、塗布膜を高温熱処理することにより、緻密な絶縁膜が得られるので、塗布膜にＣＭＰ法を適用することが可能となる。   According to the above-described means, a dense insulating film can be obtained by heat-treating the coating film at a high temperature, so that the CMP method can be applied to the coating film.

上記した手段によれば、メタル配線間の層間絶縁膜に低誘電率の絶縁膜を使用することにより、配線間の寄生容量の低減を図ることができる。   According to the above-described means, by using an insulating film having a low dielectric constant as an interlayer insulating film between metal wirings, it is possible to reduce the parasitic capacitance between the wirings.

上記した手段によれば、ＣＶＤ法で形成する絶縁膜よりも安価な塗布膜を絶縁膜材料として使用することにより、半導体集積回路装置の製造コストを低減することができる。   According to the above-described means, the manufacturing cost of the semiconductor integrated circuit device can be reduced by using, as the insulating film material, a coating film that is cheaper than the insulating film formed by the CVD method.

上記した手段によれば、塗布膜を高温熱処理することにより、実質的に水素を含まない絶縁膜が得られるので、塗布膜からの脱ガスの発生を防止することができる。   According to the above-described means, an insulating film substantially free of hydrogen can be obtained by heat-treating the coating film at a high temperature, so that degassing from the coating film can be prevented.

本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。   The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.

（１）本発明によれば、窒素を含まない緻密なＳＯＧ膜を形成できるので、セルフアライン・コンタクトの形成が容易になり、半導体集積回路装置の微細化を推進することができる。   (1) According to the present invention, since a dense SOG film not containing nitrogen can be formed, the formation of a self-aligned contact is facilitated, and the miniaturization of the semiconductor integrated circuit device can be promoted.

（２）本発明によれば、ＳＯＧ膜にＣＭＰ法を適用することが可能になるので、絶縁膜形成工程を短縮することができる。   (2) According to the present invention, since the CMP method can be applied to the SOG film, the insulating film forming step can be shortened.

（３）本発明によれば、多層メタル配線間の層間絶縁膜に低誘電率のＳＯＧ膜を使用することにより、配線遅延の低減を図ることができる。   (3) According to the present invention, by using a low dielectric constant SOG film as an interlayer insulating film between multilayer metal wirings, wiring delay can be reduced.

（４）本発明によれば、絶縁膜材料に安価なＳＯＧ膜を使用することにより、半導体集積回路装置の製造コストを低減することができる。   (4) According to the present invention, the manufacturing cost of the semiconductor integrated circuit device can be reduced by using an inexpensive SOG film as the insulating film material.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.

本発明の実施の形態１であるＤＲＡＭ（Dynamic Random Access Memory）の製造方法を図１〜図３７を用いて工程順に説明する。なお、基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセルアレイ）を示し、右側部分は周辺回路領域を示している。   A method for manufacturing a DRAM (Dynamic Random Access Memory) according to the first embodiment of the present invention will be described in the order of steps with reference to FIGS. The left portion of each figure showing the cross section of the substrate shows a region (memory cell array) in which DRAM memory cells are formed, and the right portion shows a peripheral circuit region.

まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離溝２を形成する。   First, as shown in FIG. 1, an element isolation trench 2 is formed in a semiconductor substrate (hereinafter simply referred to as a substrate) 1 made of p-type single crystal silicon having a specific resistance of about 1 to 10 Ωcm, for example.

上記素子分離２を形成するには、まず素子分離領域の基板１をエッチングして深さ３５０ｎｍ程度の溝を形成した後、基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜６を形成する。この酸化シリコン膜６は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれるＳＯＧ膜７と基板１との界面に生じるストレスを緩和するために形成する。   In order to form the element isolation 2, first, the substrate 1 in the element isolation region is etched to form a groove having a depth of about 350 nm, and then the substrate 1 is thermally oxidized at about 1000 ° C. to form a film on the inner wall of the groove. A thin silicon oxide film 6 having a thickness of about 10 nm is formed. This silicon oxide film 6 is formed in order to recover from the dry etching damage caused on the inner wall of the groove and to relieve the stress generated at the interface between the SOG film 7 embedded in the groove and the substrate 1 in the next step. To do.

次に、上記溝の内部を含む基板１上に水素シルセスキオキサンを主成分とする液状物質（薬液）をスピン塗布した後、約９０℃、１分のベーク処理および約１５０℃、１分のベーク処理を行った後、窒素などの不活性ガス雰囲気中、約４００℃、３０分の熱処理（第１熱処理）を行って溶媒を気化させる。これにより、前記化学式（２）に示すように、Ｓｉ−Ｈ結合の２０〜３０％程度が酸化されてＳｉ−ＯＨ結合となったＳＯＧ膜が得られる。   Next, a liquid substance (chemical solution) mainly composed of hydrogen silsesquioxane is spin-coated on the substrate 1 including the inside of the groove, followed by baking at about 90 ° C. for 1 minute and about 150 ° C. for 1 minute. Then, a heat treatment (first heat treatment) is performed at about 400 ° C. for 30 minutes in an inert gas atmosphere such as nitrogen to vaporize the solvent. As a result, as shown in the chemical formula (2), an SOG film in which about 20 to 30% of Si—H bonds are oxidized to become Si—OH bonds is obtained.

上記ＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜に比べて微細なスペースのギャップフィル性に優れているため、溝のアスペクト比が大きい場合であっても、そのスペースを良好に埋め込むことができる。   Since the SOG film is superior in gap fill property in a fine space compared to a silicon oxide film deposited by CVD, the space can be filled well even when the aspect ratio of the groove is large. .

次に、本実施の形態では、上記ＳＯＧ膜に対して酸素を含む雰囲気中、８００℃以上の高温熱処理（第２熱処理）を施す。ここで酸素を含む雰囲気とは、分子状の酸素（Ｏ2）が存在する雰囲気だけでなく、例えばＮＯやＮＯ2などの酸化性ガスが存在する雰囲気であってもよい。これにより、前記化学式（２）に示した反応がさらに進行し、Ｓｉと結合したＯＨ基同士が反応して水（Ｈ2Ｏ）が離脱する結果、下記の化学式（３）に示すような分子構造を備えたＳＯＧ膜７が得られる。 Next, in this embodiment, high temperature heat treatment (second heat treatment) at 800 ° C. or higher is performed on the SOG film in an atmosphere containing oxygen. Here, the atmosphere containing oxygen is not limited to an atmosphere in which molecular oxygen (O 2 ) exists, but may be an atmosphere in which an oxidizing gas such as NO or NO 2 exists. As a result, the reaction shown in the chemical formula (2) further proceeds, and OH groups bonded to Si react with each other to release water (H 2 O). As a result, molecules as shown in the following chemical formula (3) An SOG film 7 having a structure is obtained.

Figure 2007036267
Figure 2007036267

このようにして得られたＳＯＧ膜７は、微量の残留水素を除けば分子中に水素（Ｈ）が含まれておらず、実質的にＳｉ−Ｏ−Ｓｉ結合のみによって構成されているために、膜が緻密で耐湿性が高いという特性を備えている。   Since the SOG film 7 obtained in this way does not contain hydrogen (H) in the molecule except for a small amount of residual hydrogen, it is substantially composed only of Si—O—Si bonds. The film is dense and has high moisture resistance.

次に、溝の上部のＳＯＧ膜７を化学的および機械的に研磨してその表面を平坦化することにより、素子分離溝２が完成する。   Next, the element isolation trench 2 is completed by polishing the SOG film 7 above the trench chemically and mechanically to flatten the surface.

次に、図２に示すように、基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、メモリセルアレイの基板１にｐ型ウエル３およびｎ型ウエル５を形成し、周辺回路領域の基板１にｐ型ウエル３およびｎ型ウエル４を形成する。   Next, as shown in FIG. 2, after implanting p-type impurities (boron) and n-type impurities (for example, phosphorus) into the substrate 1, the impurities are diffused by a heat treatment at about 1000 ° C. A p-type well 3 and an n-type well 5 are formed on the substrate 1, and a p-type well 3 and an n-type well 4 are formed on the substrate 1 in the peripheral circuit region.

次に、フッ酸系の洗浄液を用いて基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６ｎｍ程度の清浄なゲート酸化膜８を形成する。このゲート酸化膜８は、その一部に窒化シリコンを含んだ酸窒化シリコン膜で構成してもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート酸化膜８のホットキャリア耐性を向上させることができる。酸窒化シリコン膜を形成するには、例えば基板１をＮＯやＮＯ2などの含窒素ガス雰囲気中で熱酸化する。 Next, the surface of the substrate 1 (p-type well 3 and n-type well 4) is wet-cleaned using a hydrofluoric acid-based cleaning solution, and then each of the p-type well 3 and the n-type well 4 is thermally oxidized at about 800 ° C. A clean gate oxide film 8 having a film thickness of about 6 nm is formed on the surface. The gate oxide film 8 may be composed of a silicon oxynitride film containing silicon nitride in a part thereof. Since the silicon oxynitride film has higher effects of suppressing the generation of interface states in the film and reducing the number of electron traps compared to the silicon oxide film, the hot carrier resistance of the gate oxide film 8 can be improved. it can. In order to form the silicon oxynitride film, for example, the substrate 1 is thermally oxidized in a nitrogen-containing gas atmosphere such as NO or NO 2 .

次に、図３に示すように、ゲート酸化膜８の上部にリン（Ｐ）をドープした膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積し、続いてその上部にスパッタリング法で膜厚５ｎｍ程度のＷＮ膜９ｂと膜厚５０ｎｍ程度のＷ膜９ｃとを堆積し、さらにその上部にＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコン膜１０ａを堆積する。   Next, as shown in FIG. 3, a low resistance polycrystalline silicon film 9a having a thickness of about 100 nm doped with phosphorus (P) is deposited on the gate oxide film 8 by the CVD method, and then the sputtering method is deposited on the upper portion. Then, a WN film 9b having a thickness of about 5 nm and a W film 9c having a thickness of about 50 nm are deposited, and a silicon oxide film 10a having a thickness of about 100 nm is further deposited thereon by CVD.

次に、上記Ｗ膜９ｃの応力緩和とＷＮ膜９ｂのデンシファイ（緻密化）とを目的として、窒素などの不活性ガス雰囲気中で約８００℃の熱処理を行う。Ｗ膜９ｃの上部の酸化シリコン膜１０ａは、この熱処理時におけるＷ膜９ｃの表面保護と、次の工程で酸化シリコン膜１０ａの上部に堆積する窒化シリコン膜（１０ｂ）と下層のＷ膜９ｃとの界面の応力緩和を目的として形成する。   Next, for the purpose of stress relaxation of the W film 9c and densification (densification) of the WN film 9b, heat treatment is performed at about 800 ° C. in an inert gas atmosphere such as nitrogen. The silicon oxide film 10a on the upper side of the W film 9c protects the surface of the W film 9c during this heat treatment, the silicon nitride film (10b) deposited on the upper part of the silicon oxide film 10a in the next step, and the lower W film 9c. It is formed for the purpose of stress relaxation at the interface.

次に、図４に示すように、酸化シリコン膜１０ａの上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜１０ｂを堆積した後、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１０ｂをドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１０ｂを残す。   Next, as shown in FIG. 4, a silicon nitride film 10b having a thickness of about 100 nm is deposited on the silicon oxide film 10a by a CVD method, and then the silicon nitride film 10b is used with a photoresist film (not shown) as a mask. The silicon nitride film 10b is left in the region where the gate electrode is to be formed by dry etching.

次に、フォトレジスト膜を除去した後、図５に示すように、窒化シリコン膜１０ｂをマスクにして酸化シリコン膜１０ａ、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜９ａをドライエッチングすることにより、メモリセルアレイおよび周辺回路領域に多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９を形成し、これらのゲート電極９の上部に酸化シリコン膜１０ａおよび窒化シリコン膜１０ｂからなるキャップ絶縁膜１０を形成する。なお、メモリセルアレイに形成されたゲート電極９は、ワード線ＷＬとして機能する。   Next, after removing the photoresist film, as shown in FIG. 5, the silicon oxide film 10a, the W film 9c, the WN film 9b, and the polycrystalline silicon film 9a are dry-etched using the silicon nitride film 10b as a mask. A gate electrode 9 made of a polycrystalline silicon film 9a, a WN film 9b and a W film 9c is formed in the memory cell array and the peripheral circuit region, and a cap made of a silicon oxide film 10a and a silicon nitride film 10b is formed on the gate electrode 9 An insulating film 10 is formed. Note that the gate electrode 9 formed in the memory cell array functions as the word line WL.

次に、図６に示すように、ゲート電極９の両側のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ-型半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ-型半導体領域１２を形成する。 Next, as shown in FIG. 6, an n − type semiconductor region 11 is formed by ion implantation of an n type impurity (phosphorus or arsenic) into the p type well 3 on both sides of the gate electrode 9, thereby forming an n type well 4. A p − type semiconductor region 12 is formed by ion implantation of a p type impurity (boron).

次に、図７に示すように、基板１上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を堆積した後、メモリセルアレイの基板１の上部をフォトレジスト膜（図示せず）で覆い、周辺回路領域の窒化シリコン膜１３を異方的にエッチングすることによって、周辺回路領域のゲート電極９の側壁にサイドウォールスペーサ１３ａを形成する。   Next, as shown in FIG. 7, after depositing a silicon nitride film 13 having a thickness of about 50 nm on the substrate 1 by a CVD method, the upper portion of the substrate 1 of the memory cell array is covered with a photoresist film (not shown), By anisotropically etching the silicon nitride film 13 in the peripheral circuit region, a side wall spacer 13a is formed on the side wall of the gate electrode 9 in the peripheral circuit region.

次に、周辺回路領域のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+型半導体領域１４（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+型半導体領域１５（ソース、ドレイン）を形成する。ここまでの工程で、周辺回路領域にＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。 Next, an n + type semiconductor region 14 (source and drain) is formed by ion implantation of an n type impurity (phosphorus or arsenic) into the p type well 3 in the peripheral circuit region, and a p type impurity (source or drain) is formed in the n type well 4. Boron) is ion-implanted to form a p + type semiconductor region 15 (source, drain). Through the steps so far, the n-channel type MISFET Qn and the p-channel type MISFET Qp having the LDD (Lightly Doped Drain) structure source and drain are formed in the peripheral circuit region.

次に、図８に示すように、ゲート電極９の上部にＳＯＧ膜１６を形成する。ＳＯＧ膜１６を形成するには、まず基板１上に水素シルセスキオキサンを主成分とする液状物質（薬液）をスピン塗布する。前記化学式（２）に示すように、水素シルセスキオキサンは、シリコン（Ｓｉ）原子に酸素（Ｏ）原子と水素（Ｈ）原子とが結合した分子構造を有しており、分子中に窒素を含んでいない。その分子量（ｎ）は、通常数百〜一万、代表的には２０００程度であり、比誘電率は２．７〜２．９程度である。   Next, as shown in FIG. 8, the SOG film 16 is formed on the gate electrode 9. In order to form the SOG film 16, first, a liquid material (chemical solution) containing hydrogen silsesquioxane as a main component is spin-coated on the substrate 1. As shown in the chemical formula (2), hydrogen silsesquioxane has a molecular structure in which an oxygen (O) atom and a hydrogen (H) atom are bonded to a silicon (Si) atom, and nitrogen is contained in the molecule. Is not included. The molecular weight (n) is usually several hundred to 10,000, typically about 2,000, and the relative dielectric constant is about 2.7 to 2.9.

次に、約９０℃、１分のベーク処理および約１５０℃、１分のベーク処理を行った後、窒素などの不活性ガス雰囲気中、約４００℃、３０分の熱処理（第１熱処理）を行って溶媒を気化させる。これにより、前記化学式（２）に示すように、Ｓｉ−Ｈ結合の２０〜３０％程度が酸化されてＳｉ−ＯＨ結合となったＳＯＧ膜が得られる。このＳＯＧ膜の比誘電率は、３．２〜３．４程度である。   Next, after baking at about 90 ° C. for 1 minute and baking at about 150 ° C. for 1 minute, a heat treatment (first heat treatment) at about 400 ° C. for 30 minutes in an inert gas atmosphere such as nitrogen is performed. Go to vaporize the solvent. As a result, as shown in the chemical formula (2), an SOG film in which about 20 to 30% of Si—H bonds are oxidized to become Si—OH bonds is obtained. The relative dielectric constant of this SOG film is about 3.2 to 3.4.

上記ＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜やＢＰＳＧ膜に比べて微細な配線間のギャップフィル性に優れているため、ゲート電極９（ワード線ＷＬ）同士のスペースが極めて狭い場合であっても、そのスペースを良好に埋め込むことができる。   The SOG film is superior in gap fill property between fine wirings as compared with a silicon oxide film or a BPSG film deposited by the CVD method. Therefore, the space between the gate electrodes 9 (word lines WL) is extremely narrow. However, the space can be embedded well.

次に、本実施の形態では、上記ＳＯＧ膜に対して酸素を含む雰囲気中、約８００℃、５〜１０分程度の熱処理（第２熱処理）を施す。これにより、前記化学式（２）に示した反応がさらに進行し、Ｓｉと結合したＯＨ基同士が反応して水（Ｈ2Ｏ）が離脱する結果、前記化学式（３）に示すような分子構造を備えたＳＯＧ膜１６が得られる。このＳＯＧ膜１６の比誘電率は、３．８〜４．０程度である。 Next, in this embodiment, heat treatment (second heat treatment) is performed on the SOG film in an atmosphere containing oxygen at about 800 ° C. for about 5 to 10 minutes. As a result, the reaction shown in the chemical formula (2) further proceeds, and OH groups bonded to Si react with each other to release water (H 2 O). As a result, the molecular structure shown in the chemical formula (3) Is obtained. The relative dielectric constant of the SOG film 16 is about 3.8 to 4.0.

このようにして得られたＳＯＧ膜１６は、微量の残留水素を除けば分子中に水素（Ｈ）が含まれておらず、実質的にＳｉ−Ｏ−Ｓｉ結合のみによって構成されているため、膜が緻密で耐湿性が高いという特性を備えている。   The SOG film 16 thus obtained does not contain hydrogen (H) in the molecule except for a small amount of residual hydrogen, and is substantially composed only of Si—O—Si bonds. It has the characteristics that the film is dense and has high moisture resistance.

上記化学式（３）に示すＳＯＧ膜１６を得るには、約４００℃の熱処理を施したＳＯＧ膜に対し、酸素を含む雰囲気中で少なくとも６００℃以上の高温熱処理を施す必要がある。ここで酸素を含む雰囲気とは、分子状の酸素（Ｏ2）が存在する雰囲気だけでなく、例えばＮＯやＮＯ2などの酸化性ガスが存在する雰囲気であってもよい。 In order to obtain the SOG film 16 represented by the chemical formula (3), it is necessary to perform high-temperature heat treatment at least 600 ° C. or higher in an atmosphere containing oxygen on the SOG film subjected to heat treatment at about 400 ° C. Here, the atmosphere containing oxygen is not limited to an atmosphere in which molecular oxygen (O 2 ) exists, but may be an atmosphere in which an oxidizing gas such as NO or NO 2 exists.

上記の高温熱処理を行う場合、雰囲気中の水蒸気（Ｈ2Ｏ）の濃度は極力低い方が望ましい。また、基板１上にスピン塗布した水素シルセスキオキサンの薬液に対して直接高温の熱処理を施すと、薬液中の溶媒の急激な気化によって膜中に気泡が生じたりするので、まず溶媒を気化させるためのベーク処理を行った後に高温熱処理を行う必要がある。 When performing the above high-temperature heat treatment, it is desirable that the concentration of water vapor (H 2 O) in the atmosphere be as low as possible. In addition, when a high temperature heat treatment is directly applied to the hydrogen silsesquioxane chemical solution spin-coated on the substrate 1, bubbles are generated in the film due to the rapid vaporization of the solvent in the chemical solution. It is necessary to perform a high-temperature heat treatment after performing the baking treatment.

後述するように、ＤＲＡＭの製造工程では、容量素子の容量絶縁膜を形成する工程で、膜を結晶化したり、膜に酸素を供給したりするための高温熱処理が行われる場合がある。この場合、緻密なＳＯＧ膜１６を得るための高温熱処理は、容量絶縁膜の形成工程で行われる熱処理温度以上の温度で行う必要がある。緻密なＳＯＧ膜１６を得るための熱処理を容量絶縁膜形成工程の熱処理温度より低温で行うと、容量絶縁膜形成工程の熱処理時にＳＯＧ膜１６の内部から残留水素を含んだガスが放出され、ＳＯＧ膜１６の膜質が劣化する恐れがある。ただし、緻密化なＳＯＧ膜１６を得るための熱処理温度が高すぎると、ＭＩＳＦＥＴの半導体領域（ソース、ドレインなど）に導入された不純物が基板１に拡散し、浅いｐｎ接合が得られなくなるために、ＭＩＳＦＥＴの相互コンダクタンス（Ｇｍ）の劣化やしきい値電圧のばらつきといった特性劣化を引き起こす。従って、緻密化なＳＯＧ膜１６を得るための熱処理は、容量絶縁膜形成工程の熱処理温度より僅かに高い温度で行うことが望ましい。   As will be described later, in a DRAM manufacturing process, a high-temperature heat treatment for crystallizing a film or supplying oxygen to the film may be performed in a process of forming a capacitive insulating film of a capacitive element. In this case, the high temperature heat treatment for obtaining the dense SOG film 16 needs to be performed at a temperature equal to or higher than the heat treatment temperature performed in the capacitive insulating film forming step. When the heat treatment for obtaining the dense SOG film 16 is performed at a temperature lower than the heat treatment temperature in the capacitive insulating film forming step, a gas containing residual hydrogen is released from the inside of the SOG film 16 during the heat treatment in the capacitive insulating film forming step. The film quality of the film 16 may be deteriorated. However, if the heat treatment temperature for obtaining the dense SOG film 16 is too high, impurities introduced into the semiconductor region (source, drain, etc.) of the MISFET diffuse into the substrate 1 and a shallow pn junction cannot be obtained. This causes deterioration of characteristics such as deterioration of mutual conductance (Gm) of MISFET and variation of threshold voltage. Therefore, it is desirable that the heat treatment for obtaining the dense SOG film 16 is performed at a temperature slightly higher than the heat treatment temperature in the capacitive insulating film formation step.

次に、図９に示すように、ＳＯＧ膜１６を化学的および機械的に研磨することによって、その表面を平坦化する。通常、４００℃程度の熱処理によって得られるＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜に比べて膜が軟らかいために、ＣＭＰ法の適用は困難であるが、約８００℃の高温熱処理が施されたＳＯＧ膜１６は、ＣＶＤ法で堆積した酸化シリコン膜と同等以上の緻密な膜となるので、ＣＭＰ法を適用することが可能となる。これにより、ゲート電極９の上部を１層のＳＯＧ膜１６だけで平坦化することができるので、工程を短縮することができる。   Next, as shown in FIG. 9, the surface of the SOG film 16 is planarized by polishing it chemically and mechanically. Usually, an SOG film obtained by a heat treatment at about 400 ° C. is softer than a silicon oxide film deposited by a CVD method, so that it is difficult to apply the CMP method, but a high-temperature heat treatment at about 800 ° C. is performed. Since the SOG film 16 becomes a dense film equivalent to or more than the silicon oxide film deposited by the CVD method, the CMP method can be applied. As a result, the upper portion of the gate electrode 9 can be flattened only by the single SOG film 16, so that the process can be shortened.

次に、図１０に示すように、フォトレジスト膜（図示せず）をマスクにしてメモリセルアレイのＳＯＧ膜１６をドライエッチングした後、図１１に示すように、ＳＯＧ膜１６の下層の窒化シリコン膜１３をドライエッチングすることによって、ｎ-型半導体領域１１の上部にコンタクトホール１８、１９を形成する。 Next, as shown in FIG. 10, the SOG film 16 of the memory cell array is dry-etched using a photoresist film (not shown) as a mask, and then the silicon nitride film under the SOG film 16 is shown in FIG. Contact holes 18 and 19 are formed in the upper portion of the n − type semiconductor region 11 by dry etching 13.

上記ＳＯＧ膜１６のエッチングは、窒化シリコンに比べて酸化シリコン（ＳＯＧ膜１６）のエッチング速度が大きくなるような条件で行い、窒化シリコン膜１３が完全には除去されないようにする。また、窒化シリコン膜１３のエッチングは、シリコン（基板）や酸化シリコンに比べて窒化シリコンのエッチング速度が大きくなるような条件で行い、基板１やＳＯＧ膜７が深く削れないようにする。さらに、窒化シリコン膜１３のエッチングは、窒化シリコン膜１３が異方的にエッチングされるような条件で行い、ゲート電極９（ワード線ＷＬ）の側壁に窒化シリコン膜１３を残すようにする。これにより、微細な径を有するコンタクトホール１８、１９がゲート電極９（ワード線ＷＬ）に対して自己整合（セルフアライン）で形成される。   The etching of the SOG film 16 is performed under such a condition that the etching rate of the silicon oxide (SOG film 16) is higher than that of the silicon nitride so that the silicon nitride film 13 is not completely removed. Etching of the silicon nitride film 13 is performed under such a condition that the etching rate of silicon nitride is higher than that of silicon (substrate) or silicon oxide so that the substrate 1 and the SOG film 7 are not deeply etched. Further, the etching of the silicon nitride film 13 is performed under the condition that the silicon nitride film 13 is anisotropically etched so that the silicon nitride film 13 is left on the sidewall of the gate electrode 9 (word line WL). As a result, contact holes 18 and 19 having a fine diameter are formed by self-alignment (self-alignment) with respect to the gate electrode 9 (word line WL).

図１２は、３種類の酸化シリコン系絶縁膜にコンタクトホールを形成する際のコンタクトホール径と窒化シリコン膜に対するドライエッチング速度比との相関を示すグラフである。図中のＨＳＱ−ＳＯＧは、酸素を含む雰囲気中で約８００℃の高温熱処理を施した上記ＳＯＧ膜１６、窒素含有ＳＯＧは、ポリシラザンから得られたＳＯＧ膜、ＰＥ−ＣＶＤは、プラズマＣＶＤ法で堆積した酸化シリコン膜を示している。また、窒化シリコン膜に対するエッチング速度比は、プラズマＣＶＤ法で堆積した酸化シリコン膜（ＰＥ−ＣＶＤ）に直径１μｍのコンタクトホールを形成する場合を１として示している。   FIG. 12 is a graph showing the correlation between the contact hole diameter and the dry etching rate ratio with respect to the silicon nitride film when contact holes are formed in three types of silicon oxide insulating films. In the figure, HSQ-SOG is the SOG film 16 that has been subjected to high-temperature heat treatment at about 800 ° C. in an atmosphere containing oxygen, nitrogen-containing SOG is an SOG film obtained from polysilazane, and PE-CVD is a plasma CVD method. The deposited silicon oxide film is shown. The etching rate ratio with respect to the silicon nitride film is shown as 1 when a contact hole having a diameter of 1 μm is formed in a silicon oxide film (PE-CVD) deposited by the plasma CVD method.

図示のように、ポリシラザンから得られたＳＯＧ膜（窒素含有ＳＯＧ）は、分子中に窒素が残存しているために、コンタクトホールの径が微細になると窒化シリコン膜に対するエッチング速度比が急激に低下し、コンタクトホールを開孔することが困難となる。これに対し、本実施の形態のＳＯＧ膜（１６）は、プラズマＣＶＤ法で堆積した酸化シリコン膜（ＰＥ−ＣＶＤ）よりもさらにエッチング速度比が高く、０．２５μｍ以下の微細な径のコンタクトホールも開孔することができた。また、水素シルセスキオキサンから得られたＳＯＧ膜１６は、窒素を含有しないため、窒化シリコン膜に対するドライエッチング速度比が大きい。   As shown in the figure, since the SOG film (nitrogen-containing SOG) obtained from polysilazane has nitrogen remaining in the molecule, the etching rate ratio with respect to the silicon nitride film rapidly decreases when the diameter of the contact hole becomes fine. However, it becomes difficult to open the contact hole. In contrast, the SOG film (16) of the present embodiment has a higher etching rate ratio than the silicon oxide film (PE-CVD) deposited by the plasma CVD method, and has a fine diameter contact hole of 0.25 μm or less. Was also able to open holes. Further, since the SOG film 16 obtained from hydrogen silsesquioxane does not contain nitrogen, the dry etching rate ratio with respect to the silicon nitride film is large.

次に、図１３に示すように、上記コンタクトホール１８、１９を通じてメモリセルアレイのｐ型ウエル３（ｎ-型半導体領域１１）にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによって、ｎ+型半導体領域１７（ソース、ドレイン）を形成する。ここまでの工程で、メモリセルアレイにｎチャネル型で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。 Next, as shown in FIG. 13, p-type well 3 of the memory cell array through the contact holes 18 and 19 - by ion implantation of n-type impurity (phosphorus or arsenic) to (n type semiconductor region 11), n + A type semiconductor region 17 (source, drain) is formed. Through the steps so far, the memory cell selection MISFET Qs constituted of the n-channel type is formed in the memory cell array.

次に、図１４に示すように、コンタクトホール１８、１９の内部にプラグ２０を形成する。プラグ２０を形成するには、まずフッ酸を含んだ洗浄液を使ってコンタクトホール１８、１９の内部をウェット洗浄した後、コンタクトホール１８、１９の内部を含むＳＯＧ膜１６の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール１８、１９の内部のみに残すことによって形成する。   Next, as shown in FIG. 14, plugs 20 are formed in the contact holes 18 and 19. To form the plug 20, first, the inside of the contact holes 18 and 19 is wet-cleaned using a cleaning solution containing hydrofluoric acid, and then phosphorus (P) is formed on the SOG film 16 including the inside of the contact holes 18 and 19. A low resistance polycrystalline silicon film doped with an n-type impurity such as is deposited by the CVD method, and then this polycrystalline silicon film is etched back (or polished by the CMP method) to remain only in the contact holes 18 and 19. By forming.

図１５は、０．５％のフッ酸を含んだ洗浄液を使ってＳＯＧ膜をウェット洗浄した時のエッチング速度と、ＳＯＧ膜を形成する際の熱処理温度との相関を示すグラフである。図示のように、４００℃程度の熱処理（ベーク処理）を行っただけのＳＯＧ膜は、エッチング速度が極めて大きいため、このＳＯＧ膜に形成したコンタクトホールの内部をウェット洗浄するとその径が大きくなり、プラグを形成したときに隣り合ったコンタクトホール内のプラグ同士がリークしたり短絡したりする恐れがある。   FIG. 15 is a graph showing the correlation between the etching rate when the SOG film is wet cleaned using a cleaning solution containing 0.5% hydrofluoric acid and the heat treatment temperature when forming the SOG film. As shown in the figure, the SOG film that has just been subjected to heat treatment (baking process) at about 400 ° C. has an extremely high etching rate, so that the diameter of the contact hole formed in the SOG film increases when wet cleaning is performed. When plugs are formed, the plugs in adjacent contact holes may leak or short circuit.

これに対し、８００℃程度の高温熱処理で緻密化したＳＯＧ膜は、エッチング速度が小さいためにウェット洗浄によるコンタクトホール径の拡大は僅かで済む。すなわち、水素シルセスキオキサンから得られるＳＯＧ膜に８００℃程度の高温熱処理を施した緻密なＳＯＧ膜１６をゲート電極９の上部に形成することにより、メモリセルサイズを微細化した場合でも、隣り合ったコンタクトホール１８、１９内のプラグ２０同士のリークや短絡を抑制することができる。   On the other hand, the SOG film densified by high-temperature heat treatment at about 800 ° C. has a small etching rate, so that the contact hole diameter can be increased only slightly by wet cleaning. That is, even when the memory cell size is reduced by forming a dense SOG film 16 obtained by performing high-temperature heat treatment at about 800 ° C. on an SOG film obtained from hydrogen silsesquioxane on the gate electrode 9, Leakage or short circuit between the plugs 20 in the combined contact holes 18 and 19 can be suppressed.

次に、図１６に示すように、ＳＯＧ膜１６の上部にＣＶＤ法で膜厚２０ｎｍ程度の酸化シリコン膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで周辺回路領域の酸化シリコン膜２１およびその下層のＳＯＧ膜１６をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+型半導体領域１４）の上部にコンタクトホール２２を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１５）の上部にコンタクトホール２３を形成する。また、このとき同時に、周辺回路領域のｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９（およびｎチャネル型ＭＩＳＦＥＴＱｐの図示しない領域のゲート電極９）の上部にコンタクトホール２４を形成し、メモリセルアレイのコンタクトホール１８の上部にスルーホール２５を形成する。 Next, as shown in FIG. 16, after depositing a silicon oxide film 21 having a film thickness of about 20 nm on the SOG film 16 by CVD, the peripheral circuit is formed by dry etching using a photoresist film (not shown) as a mask. By dry etching the silicon oxide film 21 in the region and the SOG film 16 therebelow, contact holes 22 are formed above the source and drain (n + type semiconductor region 14) of the n-channel type MISFET Qn, and the p-channel type MISFET Qp A contact hole 23 is formed above the source and drain (p + -type semiconductor region 15). At the same time, a contact hole 24 is formed above the gate electrode 9 of the p-channel type MISFET Qp in the peripheral circuit region (and the gate electrode 9 in the region not shown in the n-channel type MISFET Qp), and the contact hole 18 of the memory cell array is formed. A through hole 25 is formed in the upper part.

次に、図１７に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+型半導体領域１４）の表面、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１５）の表面およびコンタクトホール１８の内部のプラグ２０の表面にそれぞれシリサイド膜２６を形成した後、コンタクトホール２２、２３、２４の内部およびスルーホール２５の内部にプラグ２７を形成する。 Next, as shown in FIG. 17, the surface of the source and drain (n + type semiconductor region 14) of the n channel MISFET Qn, the surface of the source and drain (p + type semiconductor region 15) of the p channel MISFET Qp, and the contact hole. After the silicide film 26 is formed on the surface of the plug 20 inside 18, the plug 27 is formed inside the contact holes 22, 23, 24 and inside the through hole 25.

上記シリサイド膜２６は、例えばコンタクトホール２２、２３、２４の内部およびスルーホール２５の内部を含む酸化シリコン膜２１の上部にスパッタリング法で膜厚３０ｎｍ程度のＴｉ膜と膜厚２０ｎｍ程度のＴｉＮ膜とを堆積した後、基板１を約６５０℃で熱処理することによって形成する。また、プラグ２７は、例えばコンタクトホール２２、２３、２４の内部およびスルーホール２５の内部を含む上記ＴｉＮ膜の上部にＣＶＤ法で膜厚５０ｎｍ程度のＴｉＮ膜および膜厚３００程度のＷ膜を堆積した後、酸化シリコン膜２１の上部のＷ膜、ＴｉＮ膜およびＴｉ膜をＣＭＰ法で研磨し、これらの膜をコンタクトホール２２、２３、２４の内部およびスルーホール２５の内部のみに残すことによって形成する。   The silicide film 26 includes, for example, a Ti film having a thickness of about 30 nm and a TiN film having a thickness of about 20 nm on the silicon oxide film 21 including the insides of the contact holes 22, 23, and 24 and the inside of the through hole 25 by sputtering. Then, the substrate 1 is formed by heat treatment at about 650 ° C. For the plug 27, for example, a TiN film having a film thickness of about 50 nm and a W film having a film thickness of about 300 are deposited by CVD on the TiN film including the insides of the contact holes 22, 23, and 24 and the inside of the through hole 25. After that, the W film, the TiN film, and the Ti film on the silicon oxide film 21 are polished by the CMP method, and these films are left only in the contact holes 22, 23, and 24 and in the through holes 25. To do.

ソース、ドレイン（ｎ+型半導体領域１４、ｐ+型半導体領域１５）とその上部に形成されたプラグ２７との界面にＴｉシリサイドからなる上記シリサイド膜２６を形成することにより、ソース、ドレイン（ｎ+型半導体領域１４、ｐ+型半導体領域１５）とプラグ２７とのコンタクト抵抗を低減することができるので、周辺回路を構成するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）の動作速度が向上する。 By forming the silicide film 26 made of Ti silicide at the interface between the source and drain (n + type semiconductor region 14 and p + type semiconductor region 15) and the plug 27 formed thereon, the source and drain (n Since the contact resistance between the + type semiconductor region 14 and the p + type semiconductor region 15) and the plug 27 can be reduced, the operating speed of the MISFETs (n-channel MISFET Qn and p-channel MISFET Qp) constituting the peripheral circuit is improved. To do.

次に、図１８に示すように、メモリセルアレイの酸化シリコン膜２１の上部にビット線ＢＬを形成し、周辺回路領域の酸化シリコン膜２１の上部に第１層目の配線３０〜３３を形成する。ビット線ＢＬおよび第１層目の配線３０〜３３は、例えば酸化シリコン膜２１の上部にスパッタリング法で膜厚１００ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。このとき、ビット線ＢＬおよび配線３０〜３３の下層のＳＯＧ膜１６が平坦化されているので、ビット線ＢＬおよび配線３０〜３３を高い寸法精度でパターニングすることができる。   Next, as shown in FIG. 18, the bit line BL is formed on the silicon oxide film 21 in the memory cell array, and the first-layer wirings 30 to 33 are formed on the silicon oxide film 21 in the peripheral circuit region. . For example, after depositing a W film having a thickness of about 100 nm on the silicon oxide film 21 by sputtering, the bit line BL and the first layer wirings 30 to 33 are dried using the photoresist film as a mask. It is formed by etching. At this time, since the SOG film 16 below the bit line BL and the wirings 30 to 33 is flattened, the bit line BL and the wirings 30 to 33 can be patterned with high dimensional accuracy.

次に、図１９に示すように、ビット線ＢＬおよび第１層目の配線３０〜３３の上部に膜厚３００ｎｍ程度のＳＯＧ膜３４を形成する。このＳＯＧ膜３４は、前記ＳＯＧ膜１６と同様の方法で形成する。すなわち、ビット線ＢＬおよび第１層目の配線３０〜３３を形成した基板１上に水素シルセスキオキサンを主成分とする液状物質（薬液）をスピン塗布し、約９０℃、１分のベーク処理および約１５０℃、１分のベーク処理を行い、続いて窒素などの不活性ガス雰囲気中、約４００℃、３０分の熱処理を行って溶媒を気化させた後、酸素を含む雰囲気中、約８００℃、５〜１０分程度の熱処理を施すことによって、前記化学式（３）に示すような分子構造を備えた緻密なＳＯＧ膜３４を形成する。緻密なＳＯＧ膜３４を得るための高温熱処理は、前述した理由により、後の工程で行われる容量絶縁膜を形成するための熱処理よりも僅かに高い温度で行う。   Next, as shown in FIG. 19, an SOG film 34 having a thickness of about 300 nm is formed on the bit line BL and the first-layer wirings 30 to 33. The SOG film 34 is formed by the same method as the SOG film 16. That is, a liquid material (chemical solution) mainly composed of hydrogen silsesquioxane is spin-coated on the substrate 1 on which the bit lines BL and the first-level wirings 30 to 33 are formed, and is baked at about 90 ° C. for 1 minute. Treatment and baking at about 150 ° C. for 1 minute, followed by heat treatment at about 400 ° C. for 30 minutes in an inert gas atmosphere such as nitrogen to vaporize the solvent, and then in an atmosphere containing oxygen, By performing heat treatment at 800 ° C. for about 5 to 10 minutes, a dense SOG film 34 having a molecular structure as shown in the chemical formula (3) is formed. The high-temperature heat treatment for obtaining the dense SOG film 34 is performed at a slightly higher temperature than the heat treatment for forming the capacitive insulating film performed in a later step for the reason described above.

なお、ビット線ＢＬおよび配線３０〜３３の段差に起因してＳＯＧ膜３４の表面に段差が生じる場合は、ＳＯＧ膜３４を化学的および機械的に研磨することによってその表面を平坦化する。   If a step is generated on the surface of the SOG film 34 due to the step between the bit line BL and the wirings 30 to 33, the surface is flattened by chemically and mechanically polishing the SOG film 34.

次に、図２０に示すように、ＳＯＧ膜３４の上部にＣＶＤ法で膜厚２００ｎｍ程度の多結晶シリコン膜３５を堆積した後、フォトレジスト膜をマスクにしてメモリセルアレイの多結晶シリコン膜３５をドライエッチングすることによって、コンタクトホール１９の上方の多結晶シリコン膜３５に溝３６を形成する。   Next, as shown in FIG. 20, a polycrystalline silicon film 35 having a thickness of about 200 nm is deposited on the SOG film 34 by CVD, and then the polycrystalline silicon film 35 of the memory cell array is formed using the photoresist film as a mask. A groove 36 is formed in the polycrystalline silicon film 35 above the contact hole 19 by dry etching.

次に、図２１に示すように、上記溝３６の側壁にサイドウォールスペーサ３７を形成した後、このサイドウォールスペーサ３７と多結晶シリコン膜３５とをマスクにしてＳＯＧ膜３４およびその下層の酸化シリコン膜２１をドライエッチングすることによって、コンタクトホール１９の上部にスルーホール３８を形成する。溝３６の側壁のサイドウォールスペーサ３７は、溝３６の内部を含む多結晶シリコン膜３５の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングして溝３６の側壁に残すことによって形成する。   Next, as shown in FIG. 21, after a sidewall spacer 37 is formed on the side wall of the groove 36, the SOG film 34 and the underlying silicon oxide are masked using the sidewall spacer 37 and the polycrystalline silicon film 35 as a mask. The film 21 is dry etched to form a through hole 38 above the contact hole 19. The sidewall spacer 37 on the side wall of the trench 36 is formed by depositing a polycrystalline silicon film on the upper portion of the polycrystalline silicon film 35 including the inside of the trench 36 by a CVD method, and then anisotropically etching the polycrystalline silicon film. It is formed by leaving it on the side wall of the groove 36.

側壁にサイドウォールスペーサ３７が形成された上記溝３６の底部にスルーホール３８を形成することにより、スルーホール３８の径は、その下部のコンタクトホール１９の径よりも小さくなる。これにより、メモリセルサイズを縮小しても、ビット線ＢＬとスルーホール３８との合わせマージンが確保されるので、次の工程でスルーホール３８の内部に埋め込まれるプラグ３９とビット線ＢＬとの短絡を確実に防止することができる。   By forming the through hole 38 at the bottom of the groove 36 in which the side wall spacer 37 is formed on the side wall, the diameter of the through hole 38 becomes smaller than the diameter of the contact hole 19 below. As a result, even if the memory cell size is reduced, an alignment margin between the bit line BL and the through hole 38 is ensured. Therefore, a short circuit between the plug 39 embedded in the through hole 38 and the bit line BL in the next step. Can be reliably prevented.

次に、上記多結晶シリコン膜３５とサイドウォールスペーサ３７とをドライエッチングで除去した後、図２２に示すように、スルーホール３８の内部にプラグ３９を形成する。プラグ３９は、スルーホール３８の内部を含むＳＯＧ膜３４の上部にｎ型不純物（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール３８の内部のみに残すことによって形成する。   Next, after removing the polycrystalline silicon film 35 and the sidewall spacers 37 by dry etching, plugs 39 are formed in the through holes 38 as shown in FIG. The plug 39 is formed by depositing a low resistance polycrystalline silicon film doped with an n-type impurity (phosphorus) on the SOG film 34 including the inside of the through hole 38 by a CVD method, and then etching back the polycrystalline silicon film. It is formed by leaving only inside the through hole 38.

次に、図２３に示すように、ＳＯＧ膜３４の上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化シリコン膜４１を堆積した後、図２４に示すように、フォトレジスト膜(図示せず)をマスクにしてメモリアレイの酸化シリコン膜４１をドライエッチングし、続いてこの酸化シリコン膜４１の下層の窒化シリコン膜４０をドライエッチングすることにより、スルーホール３８の上部に溝４２を形成する。情報蓄積用容量素子の下部電極は、この溝４２の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、溝４２を形成する酸化シリコン膜４１を厚い膜厚（例えば１.３μｍ程度）で堆積する必要がある。   Next, as shown in FIG. 23, a silicon nitride film 40 having a thickness of about 100 nm is deposited on the SOG film 34 by a CVD method, and then a silicon oxide film 41 is deposited on the silicon nitride film 40 by a CVD method. Then, as shown in FIG. 24, the silicon oxide film 41 of the memory array is dry-etched using a photoresist film (not shown) as a mask, and then the silicon nitride film 40 below the silicon oxide film 41 is dry-etched. By etching, a groove 42 is formed in the upper portion of the through hole 38. Since the lower electrode of the information storage capacitive element is formed along the inner wall of the groove 42, in order to increase the surface area of the lower electrode and increase the amount of stored charge, the silicon oxide film 41 that forms the groove 42 is formed. It is necessary to deposit with a thick film thickness (for example, about 1.3 μm).

次に、図２５に示すように、溝４２の内部を含む酸化シリコン膜４１の上部に、ｎ型不純物（リン）をドープした膜厚５０ｎｍ程度のアモルファスシリコン膜４３ａをＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のアモルファスシリコン膜４３ａをエッチバックすることにより、溝４２の内壁に沿ってアモルファスシリコン膜４３ａを残す。   Next, as shown in FIG. 25, an amorphous silicon film 43a having a thickness of about 50 nm doped with n-type impurities (phosphorus) is deposited on the upper portion of the silicon oxide film 41 including the inside of the trench 42 by the CVD method. Etching back the amorphous silicon film 43 a on the silicon oxide film 41 leaves the amorphous silicon film 43 a along the inner wall of the groove 42.

次に、図２６に示すように、溝４２の内部に残った上記アモルファスシリコン膜４３ａの表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜４３ａの表面にモノシラン（ＳｉＨ4）を供給し、続いて基板１を熱処理してアモルファスシリコン膜４３ａを多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜４３が溝４２の内壁に沿って形成される。この多結晶シリコン膜４３は、情報蓄積用容量素子の下部電極として使用される。 Next, as shown in FIG. 26, the surface of the amorphous silicon film 43a remaining in the groove 42 is wet-cleaned with a hydrofluoric acid-based cleaning liquid, and then monosilane (SiH) is formed on the surface of the amorphous silicon film 43a in a reduced-pressure atmosphere. 4 ), and then the substrate 1 is heat-treated to polycrystallize the amorphous silicon film 43a and to grow silicon grains on the surface thereof. As a result, a polycrystalline silicon film 43 having a roughened surface is formed along the inner wall of the groove 42. This polycrystalline silicon film 43 is used as a lower electrode of the information storage capacitive element.

次に、図２７に示すように、溝４２の内部を含む酸化シリコン膜４１の上部にＣＶＤ法で膜厚１５ｎｍ程度の酸化タンタル(Ｔａ2Ｏ5)膜４４を堆積した後、酸素雰囲気中、約８００℃、３分の熱処理を施すことによって、酸化タンタル膜４４を結晶化すると共に、膜に酸素を供給することによって欠陥を修復する。この酸化タンタル膜４４は、情報蓄積用容量素子の容量絶縁膜として使用される。 Next, as shown in FIG. 27, a tantalum oxide (Ta 2 O 5 ) film 44 having a film thickness of about 15 nm is deposited on the silicon oxide film 41 including the inside of the trench 42 by a CVD method. The tantalum oxide film 44 is crystallized by applying a heat treatment at about 800 ° C. for 3 minutes, and defects are repaired by supplying oxygen to the film. This tantalum oxide film 44 is used as a capacitive insulating film of the information storage capacitive element.

前述したように、ＳＯＧ膜１６およびＳＯＧ膜３４を緻密化するための高温熱処理は、酸化タンタル膜４４を結晶化するための上記熱処理よりも高い温度で行われる。従って、酸化タンタル膜４４を高温で熱処理してもＳＯＧ膜１６およびＳＯＧ膜３４の膜質が劣化することはない。   As described above, the high temperature heat treatment for densifying the SOG film 16 and the SOG film 34 is performed at a higher temperature than the heat treatment for crystallizing the tantalum oxide film 44. Therefore, even if the tantalum oxide film 44 is heat-treated at a high temperature, the film quality of the SOG film 16 and the SOG film 34 is not deteriorated.

次に、図２８に示すように、溝４２の内部を含む酸化タンタル膜４４の上部にＣＶＤ法とスパッタリング法とを併用して膜厚１５０ｎｍ程度のＴｉＮ膜４５を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエッチングすることにより、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３からなる下部電極で構成される情報蓄積用容量素子Ｃを形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが完成する。   Next, as shown in FIG. 28, a TiN film 45 having a thickness of about 150 nm is deposited on the tantalum oxide film 44 including the inside of the trench 42 by using a CVD method and a sputtering method in combination, and then a photoresist film ( The TiN film 45 and the tantalum oxide film 44 are dry-etched using a mask (not shown) as a mask, whereby an upper electrode made of the TiN film 45, a capacitive insulating film made of the tantalum oxide film 44, and a lower part made of the polycrystalline silicon film 43 An information storage capacitive element C composed of electrodes is formed. Through the steps up to here, a DRAM memory cell comprising the memory cell selection MISFET Qs and the information storage capacitive element C connected in series is completed.

情報蓄積用容量素子Ｃの容量絶縁膜は、上記酸化タンタル膜４４だけでなく、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ、ＳＢＴまたはＴａ2Ｏ5など、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜によって構成してもよい。 The capacitive insulating film of the information storage capacitive element C is not only the tantalum oxide film 44 but also PZT, PLT, PLZT, PbTiO 3 , SrTiO 3 , BaTiO 3 , BST, SBT or Ta 2 O 5 , perovskite type or composite You may comprise by the film | membrane which has a high dielectric material which has a perovskite type crystal structure, or a ferroelectric as a main component.

次に、情報蓄積用容量素子Ｃの上部に以下のような方法で２層のＡｌ配線を形成する。   Next, a two-layer Al wiring is formed on the information storage capacitor C by the following method.

まず、図２９に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で膜厚１００ｎｍ程度の酸化シリコン膜５０を堆積する。このとき、周辺回路領域には厚い膜厚の酸化シリコン膜４１が残っているので、基板１の表面から酸化シリコン膜５０の表面までの高さ（標高）は、メモリセルアレイと周辺回路領域とでほぼ同じになる。   First, as shown in FIG. 29, a silicon oxide film 50 having a thickness of about 100 nm is deposited on the information storage capacitor element C by the CVD method. At this time, since the thick silicon oxide film 41 remains in the peripheral circuit region, the height (elevation) from the surface of the substrate 1 to the surface of the silicon oxide film 50 is different between the memory cell array and the peripheral circuit region. It will be almost the same.

次に、図３０に示すように、フォトレジスト膜（図示せず）をマスクにして周辺回路領域の第１層配線３０、３３の上部の酸化シリコン膜５０、４１、窒化シリコン膜４０およびＳＯＧ膜３４をドライエッチングすることによってスルーホール５１、５２を形成した後、スルーホール５１、５２の内部にプラグ５３を形成する。プラグ５３は、例えば酸化シリコン膜５０の上部にスパッタリング法で膜厚１００ｎｍ程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００ｎｍ程度のＷ膜を堆積した後、これらの膜をエッチバックしてスルーホール５１、５２の内部に残すことにより形成する。   Next, as shown in FIG. 30, using a photoresist film (not shown) as a mask, the silicon oxide films 50 and 41, the silicon nitride film 40 and the SOG film above the first layer wirings 30 and 33 in the peripheral circuit region. After through holes 51 and 52 are formed by dry etching 34, plugs 53 are formed inside the through holes 51 and 52. For example, the plug 53 is formed by depositing a TiN film having a thickness of about 100 nm on the silicon oxide film 50 by a sputtering method, and further depositing a W film having a thickness of about 500 nm by a CVD method on the upper portion, and then etching these films. The back holes 51 and 52 are formed by leaving them inside.

次に、図３１に示すように、酸化シリコン膜５０の上部に第２層目の配線５４〜５６を形成する。配線５４〜５６は、例えば酸化シリコン膜５０の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜、膜厚５００ｎｍ程度のＡｌ（アルミニウム）合金膜および膜厚５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングすることにより形成する。このとき、配線５４〜５６の下層の酸化シリコン膜５０は、その標高がメモリセルアレイと周辺回路領域とでほぼ同じになっているため、配線５４〜５６を高い寸法精度でパターニングすることができる。   Next, as shown in FIG. 31, second-layer wirings 54 to 56 are formed on the silicon oxide film 50. The wirings 54 to 56 are formed by depositing, for example, a TiN film having a thickness of about 50 nm, an Al (aluminum) alloy film having a thickness of about 500 nm, and a Ti film having a thickness of about 50 nm on the silicon oxide film 50 by sputtering. These films are formed by dry etching using a resist film (not shown) as a mask. At this time, since the altitude of the silicon oxide film 50 below the wirings 54 to 56 is substantially the same in the memory cell array and the peripheral circuit region, the wirings 54 to 56 can be patterned with high dimensional accuracy.

次に、図３２に示すように、第２層目の配線５４〜５６の上部にＳＯＧ膜５７を形成する。ＳＯＧ膜５７を形成するには、基板１上に水素シルセスキオキサンを主成分とする液状物質（薬液）をスピン塗布した後、約９０℃、１分のベーク処理および約１５０℃、１分のベーク処理を行い、さらに窒素などの不活性ガス雰囲気中、約４００℃、３０分の熱処理を行って溶媒を気化させる。   Next, as shown in FIG. 32, an SOG film 57 is formed on the second-layer wirings 54 to 56. In order to form the SOG film 57, a liquid substance (chemical solution) containing hydrogen silsesquioxane as a main component is spin-coated on the substrate 1, followed by baking at about 90 ° C. for 1 minute and about 150 ° C. for 1 minute. And a heat treatment at about 400 ° C. for 30 minutes in an inert gas atmosphere such as nitrogen to vaporize the solvent.

このように、本実施の形態では、情報蓄積用容量素子Ｃの下層に形成するＳＯＧ膜（１６、３４）を約８００℃の高温熱処理で緻密化するのに対し、情報蓄積用容量素子Ｃの上層に形成すＳＯＧ膜５７には、高温の熱処理を施さない。   Thus, in the present embodiment, the SOG films (16, 34) formed under the information storage capacitor element C are densified by high-temperature heat treatment at about 800 ° C., whereas the information storage capacitor element C The SOG film 57 formed in the upper layer is not subjected to high temperature heat treatment.

水素シルセスキオキサンを約４００℃で熱処理して形成した上記ＳＯＧ膜５７の比誘電率は３．２〜３．４程度であり、高温熱処理で緻密化したＳＯＧ膜（１６、３４）の比誘電率（３．８〜４．０程度）よりも小さい。すなわち、第２層目の配線５４〜５６と後の工程でその上層に形成される第３層目の配線との層間に形成する絶縁膜として、誘電率が低いＳＯＧ膜５７を使用することにより、配線間容量を低減することができるので、ＤＲＡＭの動作速度が向上する。   The relative permittivity of the SOG film 57 formed by heat-treating hydrogen silsesquioxane at about 400 ° C. is about 3.2 to 3.4, and the ratio of the SOG film (16, 34) densified by high-temperature heat treatment. It is smaller than the dielectric constant (about 3.8 to 4.0). That is, by using the SOG film 57 having a low dielectric constant as an insulating film formed between the second-layer wirings 54 to 56 and the third-layer wiring formed in an upper layer in a later step. Since the inter-wiring capacitance can be reduced, the operation speed of the DRAM is improved.

なお、第２層目の配線５４〜５６と第３層目の配線との層間に形成する絶縁膜として、低誘電率のＳＯＧ膜５７の下層と上層とにプラズマＣＶＤ法で堆積した酸化シリコン膜を形成して３層構造（酸化シリコン膜／ＳＯＧ膜／酸化シリコン膜）の絶縁膜としてもよい。また、配線間の容量がそれ程問題にならないような場合は、低誘電率のＳＯＧ膜５７に代えて、ポリシラザン系ＳＯＧ膜（比誘電率＝４．０〜５．０程度）を使用してもよい。ただし、いずれの場合もＡｌ膜を主体とする配線５４〜５６や、酸化タンタル膜４４で構成された容量素子の熱劣化を防止するために、ＳＯＧ膜の熱処理は、４００℃を大きく越えない温度で行う必要がある。   As an insulating film formed between the second-layer wirings 54 to 56 and the third-layer wiring, a silicon oxide film deposited by a plasma CVD method on the lower layer and the upper layer of the low dielectric constant SOG film 57. May be used as an insulating film having a three-layer structure (silicon oxide film / SOG film / silicon oxide film). If the capacitance between the wirings is not so much of a problem, a polysilazane SOG film (relative dielectric constant = about 4.0 to 5.0) may be used instead of the low dielectric constant SOG film 57. Good. However, in any case, the heat treatment of the SOG film is performed at a temperature that does not greatly exceed 400 ° C. in order to prevent thermal deterioration of the capacitive element composed of the wirings 54 to 56 mainly composed of the Al film and the tantalum oxide film 44. It is necessary to do in.

第２層目の配線５４〜５６と第３層目の配線との層間に形成する厚い絶縁膜をＳＯＧ膜５７だけで形成する場合、水素シルセスキオキサンの薬液を１回スピン塗布するだけでは層間絶縁膜として要求される膜厚（８００〜１０００ｎｍ）が得られ難い。ところが、水素シルセスキオキサンを原料とするＳＯＧ膜５７の表面は、Ｓｉ−Ｈ結合に富んでいるために、膜の上に薬液を重ね塗りすると、膜の表面が薬液を強く弾いて膜厚が不均一になる。   When a thick insulating film formed between the second-layer wirings 54 to 56 and the third-layer wiring is formed only by the SOG film 57, it is only necessary to spin-apply a chemical solution of hydrogen silsesquioxane once. It is difficult to obtain a film thickness (800 to 1000 nm) required as an interlayer insulating film. However, since the surface of the SOG film 57 using hydrogen silsesquioxane as a raw material is rich in Si—H bonds, when the chemical solution is applied repeatedly on the film, the surface of the film strongly repels the chemical solution and the film thickness is increased. Becomes uneven.

そこで、水素シルセスキオキサンを原料とするＳＯＧ膜を重ね塗りして厚膜化する場合には、約４００℃の熱処理を行って膜を硬化させた後、酸素を含む雰囲気中で膜の表面に紫外線を照射し、膜の表面を改質してから薬液をスピン塗布するとよい。これにより、１回のスピン塗布では形成が困難な厚いＳＯＧ膜５７を均一な膜厚で形成することができるので、配線５４〜５６のスペースを十分に埋め込んでも表面が平坦なＳＯＧ膜５７を得ることができる。   Therefore, when an SOG film made of hydrogen silsesquioxane as a raw material is overcoated to increase the film thickness, the film surface is cured in an oxygen-containing atmosphere after heat treatment at about 400 ° C. to cure the film. It is preferable to spin coat the chemical solution after irradiating the film with ultraviolet rays to modify the surface of the film. As a result, the thick SOG film 57 that is difficult to form by one spin coating can be formed with a uniform film thickness, so that the SOG film 57 having a flat surface can be obtained even when the spaces of the wirings 54 to 56 are sufficiently filled. be able to.

図３３は、水素シルセスキオキサンを原料とするＳＯＧ膜（ＨＳＱ−ＳＯＧ）の表面に紫外（ＵＶ）線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の波長との相関を示すグラフ、図３４は、同じく水滴を滴下した際の接触角および直径と、紫外線（波長＝１７２ｎｍ）の照射時間との相関を示すグラフである。   FIG. 33 shows the contact angle and diameter when the surface of an SOG film (HSQ-SOG) made of hydrogen silsesquioxane is irradiated with ultraviolet rays (UVQ rays) and then drops of water, and the wavelength of ultraviolet rays. FIG. 34 is a graph showing the correlation between the contact angle and diameter when a water droplet is dropped and the irradiation time of ultraviolet rays (wavelength = 172 nm).

図３３に示すように、紫外線の波長が約２００ｎｍ以下になると、水滴の接触角が小さくなると共に直径が大きくなる。また、図３４に示すように、照射時間が約３０秒以上になると、水滴の接触角が小さくなると共に直径が大きくなる。これらのことから、ＳＯＧ膜の表面に波長が２００ｎｍ以下の紫外線を３０秒以上照射することによって、薬液の濡れ性が大幅に向上することが判る。   As shown in FIG. 33, when the wavelength of ultraviolet light is about 200 nm or less, the contact angle of water droplets decreases and the diameter increases. As shown in FIG. 34, when the irradiation time is about 30 seconds or more, the contact angle of the water droplet decreases and the diameter increases. From these facts, it is understood that the wettability of the chemical solution is significantly improved by irradiating the surface of the SOG film with ultraviolet rays having a wavelength of 200 nm or less for 30 seconds or more.

次に、図３５に示すように、フォトレジスト膜（図示せず）をマスクにしてメモリセルアレイのＳＯＧ膜５７とその下層の酸化シリコン膜５０とをドライエッチングすることにより、情報蓄積用容量素子Ｃの上部にスルーホール５８を形成する。またこのとき、周辺回路領域のＳＯＧ膜５７をドライエッチングすることにより、配線５６の上部にスルーホール５９を形成する。   Next, as shown in FIG. 35, by using the photoresist film (not shown) as a mask, the SOG film 57 of the memory cell array and the underlying silicon oxide film 50 are dry-etched, so that the information storage capacitor C A through hole 58 is formed in the upper part of the substrate. At this time, the SOG film 57 in the peripheral circuit region is dry etched to form a through hole 59 above the wiring 56.

次に、上記スルーホール５８、５９の内部にプラグを形成するが、本実施の形態ではプラグを形成する工程に先立って、図３６に示すように、スルーホール５８、５９の内壁にサイドウォールスペーサ６０を形成する。   Next, plugs are formed inside the through holes 58 and 59. In this embodiment, prior to the step of forming the plugs, sidewall spacers are formed on the inner walls of the through holes 58 and 59 as shown in FIG. 60 is formed.

水素シルセスキオキサンを原料とするＳＯＧ膜５７をエッチングしてスルーホール５８、５９を形成すると、Ｓｉ−Ｈ結合に富んだ膜の内部から残留水素を含んだガスがスルーホール５８、５９内に放出されてプラグの抵抗増大を引き起こすことがある。そこで、スルーホール５８、５９の内壁にサイドウォールスペーサ６０を形成し、スルーホール５８、５９内へのガスの放出を阻止することによってプラグの抵抗増大を防止する。   When the through holes 58 and 59 are formed by etching the SOG film 57 made of hydrogen silsesquioxane as a raw material, a gas containing residual hydrogen enters the through holes 58 and 59 from the inside of the film rich in Si—H bonds. May be released and cause an increase in plug resistance. Therefore, a sidewall spacer 60 is formed on the inner walls of the through holes 58 and 59 to prevent the gas from being released into the through holes 58 and 59, thereby preventing an increase in plug resistance.

上記サイドウォールスペーサ６０は、ガスバリア性の高い緻密な膜を使って形成することが望ましく、例えばスルーホール５８、５９の内部を含むＳＯＧ膜５７の上部にプラズマＣＶＤ法で酸化シリコン膜または窒化シリコン膜を堆積した後、この膜を異方的にエッチングしてスルーホール５８、５９の内壁のみに残すことによって形成する。   The sidewall spacer 60 is preferably formed using a dense film having a high gas barrier property. For example, a silicon oxide film or a silicon nitride film is formed on the SOG film 57 including the inside of the through holes 58 and 59 by plasma CVD. After the film is deposited, the film is anisotropically etched and left only on the inner walls of the through holes 58 and 59.

次に、図３７に示すように、スルーホール５８、５９の内部にプラグ６１を形成した後、ＳＯＧ膜５７の上部に第３層目の配線６２、６３を形成する。プラグ６１は、スルーホール５８、５９の内部を含むＳＯＧ膜５７の上部にＣＶＤ法でＷ膜（またはＴｉＮ膜とＷ膜）を堆積した後、ＳＯＧ膜５７の上部の膜をエッチバックしてスルーホール５８、５９の内部に残すことによって形成する。また、配線６２、６３は、ＳＯＧ膜５７の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜、膜厚５００ｎｍ程度のＡｌ膜および膜厚５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングすることにより形成する。   Next, as shown in FIG. 37, after plugs 61 are formed in the through holes 58 and 59, third-layer wirings 62 and 63 are formed on the SOG film 57. The plug 61 is formed by depositing a W film (or TiN film and W film) on the SOG film 57 including the insides of the through holes 58 and 59 by a CVD method, and then etching back the film above the SOG film 57. The holes 58 and 59 are formed by leaving them inside. The wirings 62 and 63 are formed by depositing a TiN film having a film thickness of about 50 nm, an Al film having a film thickness of about 500 nm, and a Ti film having a film thickness of about 50 nm on the SOG film 57 by a sputtering method, and then forming a photoresist film (FIG. These films are formed by dry etching using a mask (not shown) as a mask.

その後、第３層目の配線６２、６３の上部に酸化シリコン膜と窒化シリコン膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。   After that, a passivation film composed of a silicon oxide film and a silicon nitride film is deposited on the third-layer wirings 62 and 63, but the illustration thereof is omitted. Through the above steps, the DRAM of this embodiment is substantially completed.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

前記実施の形態では、ＤＲＡＭに適用した場合について説明したが、これに限定されるものではなく、０．２５μｍ以下のデザインルールで製造されるＬＳＩの絶縁膜形成方法として広く適用することができる。   Although the case where the present invention is applied to a DRAM has been described in the above embodiment, the present invention is not limited to this, and can be widely applied as a method for forming an insulating film of an LSI manufactured with a design rule of 0.25 μm or less.

本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 酸化シリコン系絶縁膜にコンタクトホールを形成する際のコンタクトホール径と窒化シリコン膜に対するドライエッチング速度比との相関を示すグラフである。It is a graph which shows the correlation with the contact hole diameter at the time of forming a contact hole in a silicon oxide type insulating film, and the dry etching rate ratio with respect to a silicon nitride film. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. フッ酸を含んだ洗浄液を使ってＳＯＧ膜をウェット洗浄した時のエッチング速度とＳＯＧ膜を形成する際の熱処理温度との相関を示すグラフである。It is a graph which shows the correlation with the heat processing temperature at the time of forming the SOG film | membrane when the SOG film | membrane is wet-cleaned using the washing | cleaning liquid containing a hydrofluoric acid. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 水素シルセスキオキサンを原料とするＳＯＧ膜の表面に紫外線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の波長との相関を示すグラフである。It is a graph which shows the correlation with the contact angle and diameter at the time of dripping a water droplet after irradiating the surface of the SOG film | membrane which uses hydrogen silsesquioxane as a raw material, and the wavelength of an ultraviolet-ray. 水素シルセスキオキサンを原料とするＳＯＧ膜の表面に紫外線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の照射時間との相関を示すグラフである。It is a graph which shows the correlation with the contact angle and diameter at the time of dripping a water droplet after irradiating the surface of the SOG film | membrane which uses hydrogen silsesquioxane as a raw material, and the irradiation time of an ultraviolet-ray. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention. 本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of the semiconductor integrated circuit device which is one embodiment of this invention.

符号の説明Explanation of symbols

１ 半導体基板
２ 素子分離溝
３ ｐ型ウエル
４ ｎ型ウエル
５ ｎ型ウエル
６ 酸化シリコン膜
７ ＳＯＧ膜
８ ゲート酸化膜
９ａ 多結晶シリコン膜
９ｂ ＷＮ膜
９ｃ Ｗ膜
９ ゲート電極
１０ａ 酸化シリコン膜
１０ｂ 窒化シリコン膜
１０ キャップ絶縁膜
１１ ｎ-型半導体領域
１２ ｐ-型半導体領域
１３ 窒化シリコン膜
１３ａ サイドウォールスペーサ
１４ ｎ+型半導体領域（ソース、ドレイン）
１５ ｐ+型半導体領域（ソース、ドレイン）
１６ ＳＯＧ膜
１７ ｎ+型半導体領域（ソース、ドレイン）
１８ コンタクトホール
１９ コンタクトホール
２０ プラグ
２１ 酸化シリコン膜
２２、２３、２４ コンタクトホール
２５ スルーホール
２６ シリサイド膜
２７ プラグ
２８ 窒化シリコン膜
２９ 窒化シリコン膜
３０〜３３ 配線
３４ ＳＯＧ膜
３５ 多結晶シリコン膜
３６ 溝
３７ サイドウォールスペーサ
３８ スルーホール
３９ プラグ
４０ 窒化シリコン膜
４１ 酸化シリコン膜
４２ 溝
４３ａ アモルファスシリコン膜
４３ 多結晶シリコン膜
４４ 酸化タンタル膜
４５ ＴｉＮ膜
５０ 酸化シリコン膜
５１、５２ スルーホール
５３ プラグ
５４〜５６ 配線
５７ ＳＯＧ膜
５８、５９ スルーホール
６０ サイドウォールスペーサ
６１ プラグ
６２、６３ 配線
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線 1 semiconductor substrate 2 element isolation trench 3 p-type well 4 n-type well 5 n-type well 6 silicon oxide film 7 SOG film 8 gate oxide film 9a polycrystalline silicon film 9b WN film 9c W film 9 gate electrode 10a silicon oxide film 10b nitride Silicon film 10 Cap insulating film 11 n − type semiconductor region 12 p − type semiconductor region 13 Silicon nitride film 13a Side wall spacer 14 n + type semiconductor region (source, drain)
15 p + type semiconductor region (source, drain)
16 SOG film 17 n + type semiconductor region (source, drain)
18 Contact hole 19 Contact hole 20 Plug 21 Silicon oxide films 22, 23, 24 Contact hole 25 Through hole 26 Silicide film 27 Plug 28 Silicon nitride film 29 Silicon nitride film 30 to 33 Wiring 34 SOG film 35 Polycrystalline silicon film 36 Groove 37 Side wall spacer 38 Through hole 39 Plug 40 Silicon nitride film 41 Silicon oxide film 42 Groove 43a Amorphous silicon film 43 Polycrystalline silicon film 44 Tantalum oxide film 45 TiN film 50 Silicon oxide films 51 and 52 Through hole 53 Plugs 54 to 56 Wiring 57 SOG film 58, 59 Through hole 60 Side wall spacer 61 Plug 62, 63 Wiring BL Bit line C Information storage capacitor Qn n-channel MISFET
Qp p-channel MISFET
Qs MISFET for memory cell selection
WL Word line

Claims (4)

シリコン、酸素および水素からなるポリマーを原料とするＳＯＧ膜を重ね塗りして厚膜化するＳＯＧ膜の形成方法において、
シリコン、酸素および水素からなるポリマーを主成分とし、溶媒を含む液状物質を塗布し、不活性ガス雰囲気中で加熱して溶媒を気化させることによりＳＯＧ膜を形成する工程、
酸素を含む雰囲気中で、前記ＳＯＧ膜の表面に波長が２００ｎｍ以下の紫外線を照射し、膜表面を改質する工程、
改質したＳＯＧ膜表面にシリコン、酸素および水素からなるポリマーを主成分とし、溶媒を含む液状物質を塗布し、不活性ガス雰囲気中で加熱して溶媒を気化させることによりＳＯＧ膜を形成する工程
を含むことを特徴とするＳＯＧ膜の形成方法。 In a method for forming an SOG film in which an SOG film made of a polymer composed of silicon, oxygen and hydrogen is applied repeatedly to increase the thickness,
A step of forming a SOG film by applying a liquid substance containing a solvent comprising a polymer composed of silicon, oxygen and hydrogen as a main component and heating in an inert gas atmosphere to vaporize the solvent;
Irradiating the surface of the SOG film with ultraviolet light having a wavelength of 200 nm or less in an atmosphere containing oxygen to modify the film surface;
A process of forming a SOG film by applying a liquid substance containing a solvent composed mainly of a polymer composed of silicon, oxygen and hydrogen on the surface of the modified SOG film and heating in an inert gas atmosphere to vaporize the solvent. A method for forming an SOG film. 前記紫外線の照射時間が３０秒以上である請求項１に記載のＳＯＧ膜の形成方法。   The method for forming an SOG film according to claim 1, wherein the ultraviolet irradiation time is 30 seconds or longer. 前記シリコン、酸素および水素からなるポリマーが、水素シルセスキオキサンである請求項１又は２に記載のＳＯＧ膜の形成方法。   The method for forming an SOG film according to claim 1, wherein the polymer comprising silicon, oxygen, and hydrogen is hydrogen silsesquioxane. 前記ＳＯＧ膜は前記ポリマーのＳｉ−Ｈ結合の２０〜３０％が酸化されてＳｉ−ＯＨ結合となった膜である請求項１乃至３のいずれかに記載のＳＯＧ膜の形成方法。   4. The method for forming an SOG film according to claim 1, wherein the SOG film is a film in which 20 to 30% of the Si—H bonds of the polymer are oxidized to form Si—OH bonds. 5.
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