JP2007036216A - Semiconductor device and wireless communication system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device by which data can be communicated through a wireless communication and in which a destruction of circuits due to an overvoltage can be prevented. <P>SOLUTION: In this semiconductor device, a transistor used in an analogue circuit part, particularly in a high frequency circuit, a power supply circuit and a data recovery circuit has the same or a longer gate length as or than that of a transistor used in a digital circuit part (logic circuit part). Thus, when an overvoltage is supplied, the overvoltage is relaxed by the analogue circuit having a longer gate length and in the digital circuit part into which a signal output from the analogue circuit is input, the destruction of elements in a circuit, such as a transistor can be prevented. Further, the operation having a high frequency is necessary in the digital circuit part while not necessary in the analogue circuit part, particularly in the power supply circuit and the data recovery circuit, so that the operation without waste corresponding to the object of each of the digital circuit part and the analogue circuit part can be obtained. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は無線通信によりデータの交信が可能な半導体装置に関する。データの受信のみ、またはデータの送信のみを行う半導体装置に関する。また、前記半導体装置と、無線通信によって情報の交信を行うリーダ／ライタとを有する無線通信システムに関する。   The present invention relates to a semiconductor device capable of communicating data by wireless communication. The present invention relates to a semiconductor device that performs only data reception or data transmission. The present invention also relates to a wireless communication system having the semiconductor device and a reader / writer that communicates information by wireless communication.

個々の対象物にＩＤ（個体識別番号）を与えることで、その対象物の履歴を明確にし、生産、管理等に役立てるといった個体認識技術が注目されている。その中でも、ＲＦＩＤタグ（ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、トランスポンダとも呼ばれる）等の無線通信によりデータの交信が可能な半導体装置を用いたＲＦＩＤ（Ｒａｄｉｏ Ｆｒｉｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）技術が利用され始めている。   Attention has been focused on an individual recognition technique in which an ID (individual identification number) is given to an individual object, thereby clarifying the history of the object, which is useful for production, management, and the like. Among them, RFID (Radio Frequency Identification) using a semiconductor device capable of data communication by wireless communication such as an RFID tag (IC tag, IC chip, RF (Radio Frequency) tag, also called a wireless tag, an electronic tag, or a transponder). ) Technology is starting to be used.

無線通信によりデータの交信が可能な半導体装置の一般的な構成について、図２を用いて説明する。   A general structure of a semiconductor device capable of data communication by wireless communication will be described with reference to FIG.

無線通信によりデータの交信が可能な半導体装置３０１は、アンテナ３０２及び半導体集積回路３０９を有する。   A semiconductor device 301 capable of data communication by wireless communication includes an antenna 302 and a semiconductor integrated circuit 309.

また、無線通信によりデータの交信が可能な半導体装置３０１は、主にアナログ回路部１１０１及びデジタル回路部（ロジック回路部）１１０２に分けられる。   The semiconductor device 301 capable of data communication through wireless communication is mainly divided into an analog circuit portion 1101 and a digital circuit portion (logic circuit portion) 1102.

アナログ回路部１１０１は、アンテナ３０２、高周波回路３０３、電源回路３０４ａ、リミッタ回路３０４ｂ、リセット回路３０４ｃ、クロック発生回路３０４ｄ、データ復調回路３０５、データ変調回路３０６等を有し、デジタル回路部（ロジック回路部）１１０２は、制御回路３０７及びメモリ回路３０８等を有する。   The analog circuit unit 1101 includes an antenna 302, a high-frequency circuit 303, a power supply circuit 304a, a limiter circuit 304b, a reset circuit 304c, a clock generation circuit 304d, a data demodulation circuit 305, a data modulation circuit 306, and the like, and a digital circuit unit (logic circuit) Part) 1102 includes a control circuit 307, a memory circuit 308, and the like.

次に、無線通信によりデータの交信が可能な半導体装置３０１の一般的な動作について、図２を用いて説明する。   Next, a general operation of the semiconductor device 301 capable of data communication by wireless communication will be described with reference to FIG.

はじめに、アンテナ３０２により無線信号が受信される。無線信号は高周波回路３０３を介して電源回路３０４ａに入力され、高電源電位（以下、ＶＤＤ）が生成される。ＶＤＤはリミッタ回路３０４ｂにより所定の電位以下となるように制御され、各回路に供給される。また、無線信号は高周波回路３０３を介してデータ復調回路３０５に入力され、復調される（以下、復調信号）。さらに、無線信号は高周波回路３０３を介して、リセット回路３０４ｃに入力される。復調信号はクロック発生回路３０４ｄに入力される。リセット回路３０４ｃの出力信号（以下、リセット）及びクロック発生回路３０４ｄの出力信号（以下、クロック）と、復調信号とは制御回路３０７に入力される。制御回路３０７に入力された復調信号は、制御回路３０７によって解析される。そして、解析された信号にしたがって、メモリ回路３０８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は制御回路３０７によって符号化される。さらに、符号化された半導体装置の情報に基づき、データ変調回路３０６は搬送波を変調する。こうして、半導体装置の情報はアンテナ３０２により無線信号に載せて送信される。なお、図示していないが、半導体集積回路３０９を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通である。ＶＳＳは例えばＧＮＤとすることができる。ＶＳＳとＶＤＤの電位差が半導体集積回路３０９を構成する複数の回路に供給され、それらの回路の電源電圧となる。   First, a radio signal is received by the antenna 302. The wireless signal is input to the power supply circuit 304a through the high-frequency circuit 303, and a high power supply potential (hereinafter referred to as VDD) is generated. VDD is controlled by the limiter circuit 304b to be equal to or lower than a predetermined potential, and is supplied to each circuit. The radio signal is input to the data demodulation circuit 305 via the high frequency circuit 303 and demodulated (hereinafter, demodulated signal). Further, the radio signal is input to the reset circuit 304 c via the high frequency circuit 303. The demodulated signal is input to the clock generation circuit 304d. An output signal from the reset circuit 304 c (hereinafter referred to as reset), an output signal from the clock generation circuit 304 d (hereinafter referred to as clock), and the demodulated signal are input to the control circuit 307. The demodulated signal input to the control circuit 307 is analyzed by the control circuit 307. Then, according to the analyzed signal, information on the semiconductor device stored in the memory circuit 308 is output. The output information of the semiconductor device is encoded by the control circuit 307. Further, the data modulation circuit 306 modulates the carrier wave based on the encoded information of the semiconductor device. In this manner, information on the semiconductor device is transmitted on the radio signal by the antenna 302. Note that although not illustrated, a low power supply potential (hereinafter referred to as VSS) is common in a plurality of circuits included in the semiconductor integrated circuit 309. VSS can be, for example, GND. A potential difference between VSS and VDD is supplied to a plurality of circuits included in the semiconductor integrated circuit 309 and serves as a power supply voltage for these circuits.

無線信号を送受信するリーダ／ライタと半導体装置の距離によって、半導体装置内のアンテナが受信する無線信号の振幅は変化する。リーダ／ライタと半導体装置の距離が近い場合は半導体装置内のアンテナが受信する無線信号の振幅は大きく、リーダ／ライタと半導体装置の距離が遠い場合は半導体装置内のアンテナが受信する無線信号の振幅は小さい。   The amplitude of the radio signal received by the antenna in the semiconductor device varies depending on the distance between the reader / writer that transmits and receives the radio signal and the semiconductor device. When the distance between the reader / writer and the semiconductor device is short, the amplitude of the radio signal received by the antenna in the semiconductor device is large. When the distance between the reader / writer and the semiconductor device is far, the radio signal received by the antenna in the semiconductor device is large. The amplitude is small.

無線信号を送受信するリーダ／ライタと半導体装置の距離が近い場合には、電源回路によって生成されるＶＤＤが高くなり、半導体装置内に必要以上の電圧（以下、過電圧）が供給されることになる。そのため、半導体装置内の素子（トランジスタ、容量素子、抵抗素子等）が破壊される可能性がある。   When the distance between the reader / writer that transmits / receives a radio signal and the semiconductor device is short, VDD generated by the power supply circuit becomes high, and an excessive voltage (hereinafter, overvoltage) is supplied to the semiconductor device. . Therefore, elements (transistors, capacitors, resistors, etc.) in the semiconductor device may be destroyed.

そこで、半導体装置は、図２のようにリミッタ回路３０４ｂ等を設け、所定の電位より大きい高電源電位は内部回路に供給されないような構成となっている。このようなリミッタ回路を用いた半導体装置は例えば特許文献１に記載されている。なお、特許文献１では、リミッタ回路はレギュレータ回路と表記している。
特開２００１−１２５６５３号公報 Therefore, the semiconductor device is provided with a limiter circuit 304b or the like as shown in FIG. 2 so that a high power supply potential higher than a predetermined potential is not supplied to the internal circuit. A semiconductor device using such a limiter circuit is described in Patent Document 1, for example. In Patent Document 1, the limiter circuit is expressed as a regulator circuit.
JP 2001-125653 A

従来のようにリミッタ回路を設けた半導体装置では、半導体装置内の回路構成が複雑となり、半導体装置のサイズが大きくなるという問題点がある。   A conventional semiconductor device provided with a limiter circuit has a problem in that the circuit configuration in the semiconductor device becomes complicated and the size of the semiconductor device increases.

上記の実情を鑑み、無線通信によりデータの交信が可能な半導体装置において、過電圧による半導体装置内の素子（トランジスタ、容量素子、抵抗素子等）の破壊を防止し、且つ回路構成を単純にしてサイズを小さくすることを課題とする。   In view of the above situation, in a semiconductor device capable of communicating data by wireless communication, it is possible to prevent destruction of elements (transistors, capacitors, resistors, etc.) in the semiconductor device due to overvoltage, and to simplify the circuit configuration and size. The problem is to reduce the size.

本発明は、前述した課題を解決するために、以下の構成を有することを特徴とする。   In order to solve the above-described problems, the present invention has the following configuration.

本発明の半導体装置は、アナログ回路部とデジタル回路部（ロジック回路部）を有する。半導体装置内のアナログ回路部とデジタル回路部（ロジック回路部）で使用するトランジスタにおいて、アナログ回路部内、特に電源回路及びデータ復調回路のトランジスタのゲート長（チャネル長）をデジタル回路部（ロジック回路部）内のトランジスタのゲート長（チャネル長）以上とすることを特徴とする。   The semiconductor device of the present invention includes an analog circuit portion and a digital circuit portion (logic circuit portion). In the transistors used in the analog circuit portion and the digital circuit portion (logic circuit portion) in the semiconductor device, the gate length (channel length) of the transistors in the analog circuit portion, particularly in the power supply circuit and the data demodulation circuit, is changed to the digital circuit portion (logic circuit portion). ) Or longer than the gate length (channel length) of the transistor in ().

好ましくは、アナログ回路部内、特に、電源回路、データ復調回路で使用されるトランジスタのゲート長（チャネル長）をデジタル回路部（ロジック回路部）で使用されるトランジスタのゲート長（チャネル長）の２倍以上とする。   Preferably, the gate length (channel length) of the transistor used in the analog circuit section, in particular, the power supply circuit and the data demodulation circuit is 2 of the gate length (channel length) of the transistor used in the digital circuit section (logic circuit section). Double or more.

本発明の半導体装置は、アナログ回路部を有する。アナログ回路部には無線信号が入力される。アナログ回路部は、無線信号を用いて直流電圧を発生する電源回路と、無線信号を復調するデータ復調回路と、データ復調回路の出力を用いてクロックを生成するクロック発生回路とを有する。電源回路及びデータ復調回路が有するトランジスタのゲート長（チャネル長）は、クロック発生回路が有するトランジスタのゲート長（チャネル長）以上とすることを特徴とする。   The semiconductor device of the present invention has an analog circuit portion. A radio signal is input to the analog circuit unit. The analog circuit unit includes a power supply circuit that generates a DC voltage using a radio signal, a data demodulation circuit that demodulates the radio signal, and a clock generation circuit that generates a clock using the output of the data demodulation circuit. The gate length (channel length) of the transistor included in the power supply circuit and the data demodulation circuit is greater than or equal to the gate length (channel length) of the transistor included in the clock generation circuit.

好ましくは、電源回路及びデータ復調回路で使用されるトランジスタのゲート長（チャネル長）をクロック発生回路で使用されるトランジスタのゲート長（チャネル長）の２倍以上とする。   Preferably, the gate length (channel length) of the transistors used in the power supply circuit and the data demodulation circuit is set to be twice or more than the gate length (channel length) of the transistors used in the clock generation circuit.

なお、マルチゲート型のトランジスタ（複数のトランジスタが直列に接続された構成）の場合、マルチゲート型のトランジスタのゲート長（チャネル長）とは当該トランジスタを構成する複数のトランジスタの各々に対するゲート長（チャネル長）であるとする。   Note that in the case of a multi-gate transistor (a configuration in which a plurality of transistors are connected in series), the gate length (channel length) of the multi-gate transistor refers to the gate length (for each of the plurality of transistors included in the transistor) Channel length).

本発明において、ゲート電極の幅が異なることにより、複数の異なるゲート長を有するゲート電極を用いてもよい。この場合、アナログ回路部内のトランジスタのゲート電極において最も短いゲート長は、デジタル回路部内のトランジスタのゲート長において最も長いゲート長よりも長ければよい。   In the present invention, a plurality of gate electrodes having different gate lengths may be used because the widths of the gate electrodes are different. In this case, the shortest gate length in the gate electrode of the transistor in the analog circuit portion may be longer than the longest gate length in the gate length of the transistor in the digital circuit portion.

アナログ回路部内、特に電源回路及びデータ復調回路のトランジスタのゲート長をデジタル回路部（ロジック回路部）内のトランジスタのゲート長以上とすることで、リミッタ回路等の特別な回路を設けることなく、過電圧が供給された際にゲート長の長いアナログ回路部で電圧を緩和することができる。さらに、アナログ回路部からの信号が入力されるデジタル回路部（ロジック回路部）において、トランジスタ等の回路内の素子が破壊されるのを防止することができる。   Overvoltage without providing a special circuit such as a limiter circuit by setting the gate length of the transistor in the analog circuit section, especially the power supply circuit and the data demodulation circuit, to be longer than the gate length of the transistor in the digital circuit section (logic circuit section). When the voltage is supplied, the analog circuit portion having a long gate length can relax the voltage. Further, in a digital circuit portion (logic circuit portion) to which a signal from the analog circuit portion is input, it is possible to prevent elements in the circuit such as a transistor from being destroyed.

また、アナログ回路部、特に電源回路及びデータ復調回路は、受信した無線信号から定電位（ＶＤＤ）を生成したり、受信した無線信号よりも周波数の遅い復調信号を生成したりする。つまり、アナログ回路部、特に電源回路及びデータ復調回路は、受信した無線信号を加工することを主目的とするため、周波数の速い動作は必要がない。一方、デジタル回路部（ロジック回路部）及びアナログ回路部内のクロック発生回路等は、アナログ回路部で生成された復調信号、ＶＤＤ等を用いて演算処理などを行うため、周波数の速い動作が必要とされる。したがって、半導体装置内のアナログ回路部とデジタル回路部（ロジック回路部）で使用するトランジスタにおいて、アナログ回路部内、特に電源回路及びデータ復調回路のトランジスタのゲート長をデジタル回路部（ロジック回路部）内のトランジスタのゲート長以上とすることで、無駄のないそれぞれの目的にあった動作が実現できる。   In addition, the analog circuit unit, particularly the power supply circuit and the data demodulation circuit, generates a constant potential (VDD) from the received radio signal or generates a demodulated signal having a frequency lower than that of the received radio signal. That is, the analog circuit section, particularly the power supply circuit and the data demodulating circuit, are mainly intended to process the received radio signal, so that an operation with a high frequency is not necessary. On the other hand, the digital circuit unit (logic circuit unit) and the clock generation circuit in the analog circuit unit perform arithmetic processing using the demodulated signal generated in the analog circuit unit, VDD, etc., and therefore require high-speed operation. Is done. Accordingly, in the transistors used in the analog circuit portion and the digital circuit portion (logic circuit portion) in the semiconductor device, the gate lengths of the transistors in the analog circuit portion, particularly the power supply circuit and the data demodulation circuit, are set in the digital circuit portion (logic circuit portion). When the gate length is longer than the transistor length, it is possible to realize an operation suitable for each purpose without waste.

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。   Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numeral is used in different drawings.

また、本発明において、接続されているとは電気的に接続されていることと同義である。したがって、間に、別の素子などが配置されていてもよい。   Further, in the present invention, being connected is synonymous with being electrically connected. Therefore, another element or the like may be disposed between them.

（実施の形態１）
本実施の形態１では、本発明の無線通信によりデータの交信が可能な半導体装置の構成と当該半導体装置の動作について、図１を用いて説明する。 (Embodiment 1)
In Embodiment Mode 1, a structure of a semiconductor device capable of data communication by wireless communication of the present invention and an operation of the semiconductor device will be described with reference to FIGS.

はじめに、本発明の無線通信によりデータの交信が可能な半導体装置の構成について説明する。半導体装置２０１は、主にアナログ回路部１０１及びデジタル回路部（ロジック回路部）１０２を有する。そして、アナログ回路部１０１は、アンテナ２０２、高周波回路２０３、電源回路２０４、リセット回路２０５、クロック発生回路２０６、データ復調回路２０７、データ変調回路２０８等を有し、デジタル回路部（ロジック回路部）１０２は制御回路２０９及びメモリ回路２１０等を有する。   First, a structure of a semiconductor device capable of data communication by wireless communication according to the present invention will be described. The semiconductor device 201 mainly includes an analog circuit unit 101 and a digital circuit unit (logic circuit unit) 102. The analog circuit unit 101 includes an antenna 202, a high frequency circuit 203, a power supply circuit 204, a reset circuit 205, a clock generation circuit 206, a data demodulation circuit 207, a data modulation circuit 208, and the like, and a digital circuit unit (logic circuit unit). Reference numeral 102 includes a control circuit 209, a memory circuit 210, and the like.

次に、本発明の無線通信によりデータの交信が可能な半導体装置の動作について説明する。アンテナ２０２により無線信号が受信される。無線信号は高周波回路２０３を介して電源回路２０４に入力され、高電源電位（以下、ＶＤＤ）が生成される。ここで、図示していないが、ＶＤＤは半導体集積回路２１１が有する各回路に供給される。また、高周波回路２０３を介してデータ復調回路２０７に入力された信号は復調される（以下、復調信号）。さらに、無線信号は高周波回路２０３を介してリセット回路２０５に入力され、リセット回路２０５の出力信号（リセット）は制御回路２０９に入力される。また、復調信号はクロック発生回路２０６に入力され、クロック発生回路２０６の出力信号（クロック）は制御回路２０９に入力される。更に、復調信号は制御回路２０９に入力される。制御回路２０９に入力された信号は、制御回路２０９によって解析される。そして、解析された信号にしたがって、メモリ回路２１０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は制御回路２０９によって符号化される。さらに、符号化された半導体装置の情報に基づき、データ変調回路２０８は搬送波を変調する。こうして、半導体装置の情報はアンテナ２０２により無線信号に載せて送信される。なお、図示していないが、半導体集積回路２１１を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通である。ＶＳＳは例えばＧＮＤ（接地電位）とすることができる。   Next, operation of the semiconductor device capable of data communication by wireless communication according to the present invention will be described. A radio signal is received by the antenna 202. The wireless signal is input to the power supply circuit 204 through the high-frequency circuit 203, and a high power supply potential (hereinafter referred to as VDD) is generated. Here, although not shown, VDD is supplied to each circuit included in the semiconductor integrated circuit 211. Further, the signal input to the data demodulation circuit 207 via the high frequency circuit 203 is demodulated (hereinafter, demodulated signal). Further, the radio signal is input to the reset circuit 205 via the high frequency circuit 203, and the output signal (reset) of the reset circuit 205 is input to the control circuit 209. The demodulated signal is input to the clock generation circuit 206, and the output signal (clock) of the clock generation circuit 206 is input to the control circuit 209. Further, the demodulated signal is input to the control circuit 209. A signal input to the control circuit 209 is analyzed by the control circuit 209. Then, according to the analyzed signal, information on the semiconductor device stored in the memory circuit 210 is output. The output semiconductor device information is encoded by the control circuit 209. Further, the data modulation circuit 208 modulates the carrier wave based on the encoded information of the semiconductor device. Thus, information on the semiconductor device is transmitted by the antenna 202 as a wireless signal. Note that although not illustrated, a low power supply potential (hereinafter referred to as VSS) is common among a plurality of circuits included in the semiconductor integrated circuit 211. VSS can be, for example, GND (ground potential).

ここで、アナログ回路部１０１、特に、電源回路２０４、データ復調回路２０７で使用するトランジスタのゲート長は制御回路２０９及びメモリ回路２１０等を有するデジタル回路部（ロジック回路部）１０２で使用するトランジスタのゲート長以上である。   Here, the gate lengths of the transistors used in the analog circuit portion 101, in particular, the power supply circuit 204 and the data demodulation circuit 207 are the same as those of the transistors used in the digital circuit portion (logic circuit portion) 102 including the control circuit 209 and the memory circuit 210. It is longer than the gate length.

そうすることで、リミッタ回路のような特別な回路を設けることなく、過電圧が供給された際にゲート長の長いアナログ回路部で電圧を緩和することができる。さらに、アナログ回路部１０１から出力された信号が入力されるデジタル回路部（ロジック回路部）１０２において、回路内の素子であるトランジスタ等が破壊されるのを防止することが出来る。   By doing so, the voltage can be relaxed in the analog circuit portion having a long gate length when an overvoltage is supplied without providing a special circuit such as a limiter circuit. Further, in the digital circuit portion (logic circuit portion) 102 to which the signal output from the analog circuit portion 101 is input, it is possible to prevent the transistors that are elements in the circuit from being destroyed.

また、アナログ回路部１０１、特に電源回路２０４及びデータ復調回路２０７は、受信した無線信号から定電位（ＶＤＤ）を生成したり、受信した無線信号よりも周波数の遅い復調信号を生成したりする。つまり、アナログ回路部１０１、特に電源回路２０４及びデータ復調回路２０７は、受信した無線信号を加工することを主目的とする。よって、周波数の速い動作は必要がない。一方、デジタル回路部（ロジック回路部）１０２及びアナログ回路部１０１内のクロック発生回路２０６等は、アナログ回路部１０１で生成された復調信号、ＶＤＤ等を用いて、演算処理を行うなど、周波数の速い動作が必要とされる。従って、半導体装置内のアナログ回路部１０１とデジタル回路部（ロジック回路部）１０２で使用するトランジスタにおいて、アナログ回路部１０１内、特に電源回路２０４及びデータ復調回路２０７のトランジスタのゲート長をデジタル回路部（ロジック回路部）１０２内のトランジスタのゲート長以上とする。こうして、それぞれの目的にあった無駄のない動作が実現できる。   In addition, the analog circuit unit 101, in particular, the power supply circuit 204 and the data demodulation circuit 207 generates a constant potential (VDD) from the received radio signal or generates a demodulated signal having a frequency lower than that of the received radio signal. That is, the analog circuit unit 101, particularly the power supply circuit 204 and the data demodulation circuit 207, mainly processes the received radio signal. Therefore, an operation with a high frequency is not necessary. On the other hand, the clock generation circuit 206 and the like in the digital circuit unit (logic circuit unit) 102 and the analog circuit unit 101 perform arithmetic processing using the demodulated signal, VDD, and the like generated by the analog circuit unit 101. Fast action is required. Therefore, in the transistors used in the analog circuit portion 101 and the digital circuit portion (logic circuit portion) 102 in the semiconductor device, the gate lengths of the transistors in the analog circuit portion 101, particularly the power supply circuit 204 and the data demodulation circuit 207 are set to the digital circuit portion. The gate length of the transistor in the (logic circuit portion) 102 is set to be longer than the gate length. In this way, a lean operation suitable for each purpose can be realized.

本発明の半導体装置のアンテナ２０２が受信する無線信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であって、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。   The radio signal received by the antenna 202 of the semiconductor device of the present invention is a signal obtained by modulating a carrier wave. The modulation method of the carrier wave is analog modulation or digital modulation, and may be any of amplitude modulation, phase modulation, frequency modulation, and spread spectrum.

また、搬送波の周波数は、サブミリ波である３００ＧＨｚ以上３ＴＨｚ以下、ミリ波である３０ＧＨｚ以上３００ＧＨｚ未満、マイクロ波である３ＧＨｚ以上３０ＧＨｚ未満、極超短波である３００ＭＨｚ以上３ＧＨｚ未満、超短波である３０ＭＨｚ以上３００ＭＨｚ未満、短波である３ＭＨｚ以上３０ＭＨｚ未満、中波である３００ＫＨｚ以上３ＭＨｚ未満、長波である３０ＫＨｚ以上３００ＫＨｚ未満、及び超長波である３ＫＨｚ以上３０ＫＨｚ未満のいずれの周波数も用いることができる。望ましくは、１ＧＨｚ以下にすると良い。   The frequency of the carrier wave is 300 to 3 THz, which is a sub-millimeter wave, 30 to 300 GHz, which is a millimeter wave, 3 GHz to less than 30 GHz, which is a microwave, 300 MHz to less than 3 GHz which is a very high frequency, and 30 MHz to less than 300 MHz which is an ultrashort wave. Any frequency of 3 MHz to less than 30 MHz as a short wave, 300 kHz to less than 3 MHz as a medium wave, 30 KHz to less than 300 KHz as a long wave, and 3 KHz to less than 30 KHz as a super long wave can be used. Desirably, it is 1 GHz or less.

また、ＶＳＳと電源回路２０４が生成するＶＤＤとの電位差、つまり、本発明の半導体装置の電源電圧（動作電圧）は１Ｖ〜６Ｖ、望ましくは３Ｖ以下にするとよい。本発明の半導体装置の電源電圧は、アナログ回路部１０１及びデジタル回路部（ロジック回路部）１０２で同じとすることができる。   Further, the potential difference between VSS and VDD generated by the power supply circuit 204, that is, the power supply voltage (operating voltage) of the semiconductor device of the present invention is 1 V to 6 V, preferably 3 V or less. The power supply voltage of the semiconductor device of the present invention can be the same in the analog circuit portion 101 and the digital circuit portion (logic circuit portion) 102.

メモリ回路２１０は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリを用いることができる。   Memory circuit 210, DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), FeRAM (Ferroelectric Random Access Memory), mask ROM (Read Only Memory), EPROM (Electrically Programmable Read Only Memory), EEPROM (Electrically Erasable and Programmable Read Only Memory) and a flash memory can be used.

上記構成により本発明の無線通信によりデータの交信が可能な半導体装置は、リミッタ回路を設けることなく回路内の素子が破壊されるのを防止することができる。こうして、半導体装置のサイズを小さく抑え、且つ信頼性の高い半導体装置を提供することができる。   With the above structure, the semiconductor device capable of data communication by wireless communication according to the present invention can prevent elements in the circuit from being destroyed without providing a limiter circuit. Thus, a highly reliable semiconductor device can be provided with a reduced size of the semiconductor device.

（実施の形態２）
本実施の形態２では、実際に設計した回路の一部である図３を用いて動作の説明を行う。なお、図３では、動作の説明をするための最低限の回路構成しか図示していない。図示しない部分については図１と同様である。 (Embodiment 2)
In the second embodiment, the operation will be described with reference to FIG. 3 which is a part of an actually designed circuit. Note that FIG. 3 shows only a minimum circuit configuration for explaining the operation. The parts not shown are the same as in FIG.

高周波回路２０３は、共振容量２２０、第一の帯域フィルタ２２１及び第二の帯域フィルタ２２２を有する。ここで、共振容量２２０はアンテナ２０２が受信したい周波数の信号を最も効率よく受信するために設けられる。また、第一の帯域フィルタ２２１及び第二の帯域フィルタ２２２はノイズを除去するために設けられる。第一の帯域フィルタ２２１及び第二の帯域フィルタ２２２は、共有化して１つの帯域フィルタとしても構わないが、２つに分けることが望ましい。   The high frequency circuit 203 includes a resonance capacitor 220, a first band filter 221, and a second band filter 222. Here, the resonance capacitor 220 is provided in order to receive the signal of the frequency that the antenna 202 wants to receive most efficiently. The first band filter 221 and the second band filter 222 are provided to remove noise. The first band filter 221 and the second band filter 222 may be shared to form one band filter, but it is desirable to divide them into two.

ここで、ノイズを除去するために設けられている第一の帯域フィルタ２２１及び第二の帯域フィルタ２２２は、主に、抵抗素子と容量素子の接続により構成される。そして、高周波ノイズを遮断したい場合と低周波ノイズを遮断したい場合で、抵抗素子と容量素子の接続の仕方がかわる。たとえば、低周波ノイズを除去したい場合は容量素子と抵抗素子を直列に接続し、ハイパスフィルタを構成すればよい。どの帯域のノイズを除去するかは、本発明の半導体装置が使用される目的に即した設計仕様によって決定される。遮断したい周波数が十分に遮断できるように、容量素子の容量値または抵抗素子の抵抗値、抵抗素子の抵抗値と容量素子の容量値の両方を大きくしておくことが望ましい。なお、上記帯域フィルタにおいては、抵抗素子と容量素子の接続により構成しているが、抵抗素子や容量素子の代わりにトランジスタを用いても良いし、遮断したい周波数が遮断できる構成であれば、上記構成に限定されずにどのような構成を用いても良い。なお、抵抗素子及び容量素子を設ける代わりに、または、抵抗素子及び容量素子に加えて、配線や電極等の寄生抵抗や、複数の配線の重なりや複数の電極の重なりによる寄生容量を積極的に利用してもよい。   Here, the first band-pass filter 221 and the second band-pass filter 222 provided for removing noise are mainly configured by connecting a resistance element and a capacitance element. The method of connecting the resistive element and the capacitive element changes depending on whether it is desired to block high frequency noise or low frequency noise. For example, in order to remove low-frequency noise, a high-pass filter may be configured by connecting a capacitive element and a resistive element in series. Which band of noise is to be removed is determined by design specifications in accordance with the purpose for which the semiconductor device of the present invention is used. It is desirable to increase both the capacitance value of the capacitor element, the resistance value of the resistor element, and both the resistance value of the resistor element and the capacitor element so that the frequency to be cut off can be sufficiently cut off. The band filter is configured by connecting a resistive element and a capacitive element. However, a transistor may be used in place of the resistive element and the capacitive element, and if the frequency to be blocked can be blocked, Any configuration may be used without being limited to the configuration. Instead of providing a resistive element and a capacitive element, or in addition to a resistive element and a capacitive element, parasitic resistance such as wiring and electrodes, and parasitic capacitance due to overlapping of multiple wirings and overlapping of multiple electrodes are positively increased. May be used.

第一の帯域フィルタ２２１を通った無線信号（交流信号）は電源回路２０４に入力する。そして、入力された無線信号（交流信号）は電源回路２０４内の第一の整流回路２２３により整流される。さらに、整流された信号は保持容量２２４により平滑化され、高電源電位（ＶＤＤ）が生成される。ＶＤＤは本発明の半導体装置内の複数の回路ブロックに供給される。   A radio signal (AC signal) that has passed through the first bandpass filter 221 is input to the power supply circuit 204. The input wireless signal (AC signal) is rectified by the first rectifier circuit 223 in the power supply circuit 204. Further, the rectified signal is smoothed by the storage capacitor 224, and a high power supply potential (VDD) is generated. VDD is supplied to a plurality of circuit blocks in the semiconductor device of the present invention.

ここで、第一の整流回路２２３は２個のＮ型トランジスタを有する。Ｎ型トランジスタ２３４のゲートとソースは接続されており、ドレインにはＶＤＤが与えられている。Ｎ型トランジスタ２３５のゲートとソースにはＶＳＳ（ＧＮＤ）が与えられており、ドレインはＮ型トランジスタ２３４のゲート及びソースに接続されている。こうすることで、受信した無線信号を整流することができる。   Here, the first rectifier circuit 223 has two N-type transistors. The gate and source of the N-type transistor 234 are connected, and VDD is given to the drain. VSS (GND) is applied to the gate and source of the N-type transistor 235, and the drain is connected to the gate and source of the N-type transistor 234. By doing so, the received radio signal can be rectified.

なお、第一の整流回路２２３は、図３において示した回路構成に限定されず、図３とは異なる構成の半波整流回路を用いても良いし、全波整流回路を用いても良いし、交流信号を直流信号に変えることができる回路構成であれば、どのような回路を用いても良い。   Note that the first rectifier circuit 223 is not limited to the circuit configuration shown in FIG. 3, and a half-wave rectifier circuit having a configuration different from that in FIG. 3 may be used, or a full-wave rectifier circuit may be used. Any circuit may be used as long as the circuit configuration can change the AC signal to the DC signal.

第二の帯域フィルタ２２２を通った無線信号（交流信号）は、データ復調回路２０７に入力する。そして、入力した無線信号（交流信号）はデータ復調回路２０７内の第二の整流回路２２５により整流される。さらに、第一の抵抗素子２２８、第一の容量素子２３０、第二の抵抗素子２２９及び第二の容量素子２３１により復調される（以下、復調信号）。復調信号は半導体装置２０１内の複数の回路ブロックに入力される。   The radio signal (AC signal) that has passed through the second band filter 222 is input to the data demodulation circuit 207. The input wireless signal (AC signal) is rectified by the second rectifier circuit 225 in the data demodulator circuit 207. Further, the signal is demodulated by the first resistor element 228, the first capacitor element 230, the second resistor element 229, and the second capacitor element 231 (hereinafter, demodulated signal). The demodulated signal is input to a plurality of circuit blocks in the semiconductor device 201.

ここで、第二の整流回路２２５は２個のＮ型トランジスタを有する。Ｎ型トランジスタ２３２のゲートとソースは接続されており、ドレインは第一の抵抗素子２２８の一方、第一の容量素子２３０の一方及び第二の抵抗素子２２９の一方に接続されている。Ｎ型トランジスタ２３３のゲートとソースにはＶＳＳ（ＧＮＤ）が与えられており、ドレインはＮ型トランジスタ２３２のゲート及びソースに接続されている。   Here, the second rectifier circuit 225 includes two N-type transistors. The gate and source of the N-type transistor 232 are connected, and the drain is connected to one of the first resistance elements 228, one of the first capacitance elements 230, and one of the second resistance elements 229. VSS (GND) is applied to the gate and source of the N-type transistor 233, and the drain is connected to the gate and source of the N-type transistor 232.

また、第一の抵抗素子２２８の他方及び第一の容量素子２３０の他方はＶＳＳ（ＧＮＤ）が与えられている。さらに、第二の抵抗素子２２９の他方は第二の容量素子２３１の一方に接続されており、第二の容量素子２３１の他方にはＶＳＳ（ＧＮＤ）が与えられている。第二の抵抗素子２２９の他方及び第二の容量素子２３１の一方はデータ復調回路２０７の出力である。   Further, VSS (GND) is applied to the other of the first resistance element 228 and the other of the first capacitor element 230. Further, the other of the second resistance elements 229 is connected to one of the second capacitance elements 231, and VSS (GND) is given to the other of the second capacitance elements 231. The other of the second resistance element 229 and one of the second capacitance elements 231 are the output of the data demodulation circuit 207.

こうすることで、データ復調回路２０７は受信した交流信号を整流し、復調することができる。   By doing so, the data demodulation circuit 207 can rectify and demodulate the received AC signal.

なお、第二の整流回路２２５は、図３において示した回路構成に限定されず、図３とは異なる構成の半波整流回路を用いても良いし、全波整流回路を用いても良いし、交流信号を直流信号に変えることができる回路構成であれば、どのような回路を用いても良い。   Note that the second rectifier circuit 225 is not limited to the circuit configuration shown in FIG. 3, and a half-wave rectifier circuit having a configuration different from that in FIG. 3 may be used, or a full-wave rectifier circuit may be used. Any circuit may be used as long as the circuit configuration can change the AC signal to the DC signal.

また、第二の整流回路２２５により直流信号に変えられた信号を復調するための複数の抵抗素子及び容量素子の接続の仕方及び構成は、図３において示した接続の仕方及び構成に限定されない。抵抗素子及び容量素子以外にトランジスタを用いても良いし、直流信号に変えられた信号を復調することができる回路構成であれば、どのような回路を用いても良い。   Further, the connection method and configuration of the plurality of resistance elements and capacitance elements for demodulating the signal converted into the DC signal by the second rectifier circuit 225 are not limited to the connection method and configuration shown in FIG. A transistor may be used in addition to the resistor element and the capacitor element, and any circuit may be used as long as it can demodulate a signal converted into a DC signal.

図３では、このようにして出力された復調信号が制御回路２０９に入力される場合を、一例として示す。なお、図３では、制御回路２０９内のインバータ２２７に復調信号が入力する例を示しているが、復調信号が入力する回路は設計によって様々に変えられるので、図３において示した構成に限定されない。前述のようにインバータでもよいし、その他の論理回路でもよいし、容量素子、抵抗素子及びインダクタンスなどの素子でもよいし、それらの組み合わせでもよい。なお、抵抗素子及び容量素子を設ける代わりに、または、抵抗素子及び容量素子に加えて、配線や電極等の寄生抵抗や、複数の配線の重なりや複数の電極の重なりによる寄生容量を積極的に利用してもよい。   In FIG. 3, a case where the demodulated signal output in this way is input to the control circuit 209 is shown as an example. 3 illustrates an example in which the demodulated signal is input to the inverter 227 in the control circuit 209. However, the circuit to which the demodulated signal is input can be variously changed depending on the design, and is not limited to the configuration illustrated in FIG. . As described above, it may be an inverter, another logic circuit, an element such as a capacitor element, a resistance element, or an inductance, or a combination thereof. Instead of providing a resistive element and a capacitive element, or in addition to a resistive element and a capacitive element, parasitic resistance such as wiring and electrodes, and parasitic capacitance due to overlapping of multiple wirings and overlapping of multiple electrodes are positively increased. May be used.

こうして、復調信号が制御回路２０９内のインバータ２２７に入力して得られた出力信号は、制御回路内回路２２６に入力される。   Thus, the output signal obtained by inputting the demodulated signal to the inverter 227 in the control circuit 209 is input to the control circuit 226.

ここで、制御回路内回路２２６は、本発明の半導体装置が使用される目的に即した設計仕様に基づき設計される。   Here, the control circuit internal circuit 226 is designed based on a design specification that meets the purpose for which the semiconductor device of the present invention is used.

図３において、アナログ回路部に相当するのは、アンテナ２０２、高周波回路２０３、電源回路２０４、データ復調回路２０７である。また、電源回路２０４内の第一の整流回路２２３及びデータ復調回路２０７内の第二の整流回路２２５でトランジスタが使用される。さらに、デジタル回路部（ロジック回路部）に相当するのは、制御回路２０９である。さらにまた、制御回路２０９内でトランジスタが使用される一例として制御回路内のインバータ２２７があげられる。   In FIG. 3, the antenna 202, the high frequency circuit 203, the power supply circuit 204, and the data demodulation circuit 207 correspond to the analog circuit unit. Transistors are used in the first rectifier circuit 223 in the power supply circuit 204 and the second rectifier circuit 225 in the data demodulation circuit 207. Further, the control circuit 209 corresponds to the digital circuit portion (logic circuit portion). Furthermore, an example in which a transistor is used in the control circuit 209 is an inverter 227 in the control circuit.

本実施の形態２においては、前述のアナログ回路部に相当する電源回路２０４内の第一の整流回路２２３及びデータ復調回路２０７内の第二の整流回路２２５で使用するＮ型トランジスタ２３４、Ｎ型トランジスタ２３５、Ｎ型トランジスタ２３２及びＮ型トランジスタ２３３のゲート長は３．３μｍで設計する。また、前述のデジタル回路部（ロジック回路部）に相当する制御回路２０９内のインバータ２２７で使用するトランジスタのゲート長は１．３μｍで設計する。さらに、制御回路内回路２２６、及び図示していないが、メモリ回路２１０等内で使用するトランジスタのゲート長も１．３μｍで設計することができる。   In the second embodiment, an N-type transistor 234 and an N-type transistor used in the first rectifier circuit 223 in the power supply circuit 204 and the second rectifier circuit 225 in the data demodulation circuit 207 corresponding to the analog circuit section described above. The gate length of the transistor 235, the N-type transistor 232, and the N-type transistor 233 is designed to be 3.3 μm. The gate length of the transistor used in the inverter 227 in the control circuit 209 corresponding to the above-described digital circuit portion (logic circuit portion) is designed to be 1.3 μm. Furthermore, although not shown, the gate length of the transistor used in the control circuit 226 and the memory circuit 210 and the like can be designed to be 1.3 μm.

アナログ回路部、特に、電源回路２０４及びデータ復調回路２０７で使用するトランジスタのゲート長は制御回路２０９及びメモリ回路２１０等を有するデジタル回路部（ロジック回路部）で使用するトランジスタのゲート長以上とする。好ましくは、アナログ回路部、特に、電源回路２０４及びデータ復調回路２０７で使用するトランジスタのゲート長を制御回路２０９及びメモリ回路２１０等を有するデジタル回路部（ロジック回路部）で使用するトランジスタのゲート長の２倍以上とする。   The gate length of the transistors used in the analog circuit portion, in particular, the power supply circuit 204 and the data demodulation circuit 207 is set to be longer than the gate length of the transistors used in the digital circuit portion (logic circuit portion) including the control circuit 209 and the memory circuit 210. . Preferably, the gate length of the transistor used in the analog circuit portion, in particular, the digital circuit portion (logic circuit portion) including the control circuit 209 and the memory circuit 210 is used as the gate length of the transistor used in the power supply circuit 204 and the data demodulation circuit 207. 2 times or more.

そうすることで、リミッタ回路のような特別な回路を設けることなく、過電圧が供給された際にゲート長の長いアナログ回路部で電圧を緩和することができる。さらに、アナログ回路部から出力された信号が入力されるデジタル回路部（ロジック回路部）において、回路内の素子であるトランジスタ等が破壊されるのを防止することが出来る。   By doing so, the voltage can be relaxed in the analog circuit portion having a long gate length when an overvoltage is supplied without providing a special circuit such as a limiter circuit. Further, in a digital circuit portion (logic circuit portion) to which a signal output from the analog circuit portion is input, it is possible to prevent a transistor that is an element in the circuit from being destroyed.

また、アナログ回路部、特に電源回路２０４及びデータ復調回路２０７は、受信した無線信号から高電源電位（ＶＤＤ）を生成したり、受信した無線信号よりも周波数の遅い復調信号を生成したりといった、受信した無線信号を加工することを主目的とするため、周波数の速い動作は必要がない。一方、デジタル回路部（ロジック回路部）及びアナログ回路部内のクロック発生回路２０６等は、アナログ回路部で生成された復調信号、ＶＤＤ等を用いて、演算処理を行うなど、周波数の速い動作が必要とされる。従って、半導体装置内のアナログ回路部とデジタル回路部（ロジック回路部）で使用するトランジスタにおいて、アナログ回路部内、特に電源回路２０４及びデータ復調回路２０７のトランジスタのゲート長をデジタル回路部（ロジック回路部）内のトランジスタのゲート長以上とすることで、それぞれの目的にあった無駄のない動作が実現できる。   In addition, the analog circuit unit, in particular, the power supply circuit 204 and the data demodulation circuit 207 generates a high power supply potential (VDD) from the received radio signal or generates a demodulated signal having a frequency slower than that of the received radio signal. Since the main purpose is to process the received radio signal, it is not necessary to operate at a high frequency. On the other hand, the digital circuit unit (logic circuit unit) and the clock generation circuit 206 in the analog circuit unit need to operate at a high frequency, such as performing arithmetic processing using the demodulated signal, VDD, etc. generated by the analog circuit unit. It is said. Therefore, in the transistors used in the analog circuit portion and the digital circuit portion (logic circuit portion) in the semiconductor device, the gate lengths of the transistors of the analog circuit portion, particularly the power supply circuit 204 and the data demodulation circuit 207 are set to the digital circuit portion (logic circuit portion). When the gate length is longer than the gate length of the transistor in (), a lean operation suitable for each purpose can be realized.

上記構成により本発明の無線通信によりデータの交信が可能な半導体装置は、リミッタ回路を設けることなく回路内の素子が破壊されるのを防止することができる。こうして、半導体装置のサイズを小さく抑え、且つ信頼性の高い半導体装置を提供することができる。   With the above structure, the semiconductor device capable of data communication by wireless communication according to the present invention can prevent elements in the circuit from being destroyed without providing a limiter circuit. Thus, a highly reliable semiconductor device can be provided with a reduced size of the semiconductor device.

本実施の形態２は、実施の形態１と自由に組み合わせて実施することが可能である。   This Embodiment 2 can be implemented by freely combining with Embodiment 1.

（実施の形態３）
本実施の形態３では、本発明の半導体装置の図３の回路の一部にあたるマスク図面について、図４を用いて説明する。図４において、５００１ａはＮ型半導体層であり、５００１ｂはＰ型半導体層であり、５００３は第１の配線であり、５００４は第２の配線である。５００２はコンタクトホールである。 (Embodiment 3)
In the third embodiment, a mask drawing corresponding to a part of the circuit of FIG. 3 of the semiconductor device of the present invention will be described with reference to FIG. In FIG. 4, 5001a is an N-type semiconductor layer, 5001b is a P-type semiconductor layer, 5003 is a first wiring, and 5004 is a second wiring. Reference numeral 5002 denotes a contact hole.

図４（Ａ）は、図３のデータ復調回路２０７で用いられている第二の整流回路２２５及び第一の抵抗素子２２８である。第二の整流回路２２５の有するＮ型トランジスタ２３２及びＮ型トランジスタ２３３は各々、Ｎ型半導体層５００１ａと、Ｎ型半導体層５００１ａに接する絶縁膜と、Ｎ型半導体層５００１ａと当該絶縁膜を介して重なる第１の配線５００３とによって構成される。Ｎ型トランジスタ２３２及びＮ型トランジスタ２３３において、第１の配線５００３がゲート電極となり、当該絶縁膜がゲート絶縁膜となる。図４（Ａ）では、Ｎ型トランジスタ２３２及びＮ型トランジスタ２３３は各々、５個のダイオード接続（ゲートとドレインが接続）されたトランジスタを２組有し、この２組が並列に接続された構成となっている。即ち、１０個のダイオード接続されたトランジスタが並列に接続された構成となっている。図１６に、Ｎ型トランジスタ２３２を拡大した図（図１６（Ａ））と、その等価回路（図１６（Ｂ））を示す。Ｎ型トランジスタ２３２は１０個のＮ型トランジスタ５５５０が端子５０００ａと端子５０００ｂの間に並列に接続された構成となっている。並列に接続した複数のＮ型トランジスタ５５５０によってＮ型トランジスタ２３２を構成することによって、Ｎ型トランジスタ２３２のチャネル幅を大きくし、且つそのレイアウトの自由度を高くすることができる。図１６ではＮ型トランジスタ２３２を代表で示したが、Ｎ型トランジスタ２３３についても同様である。こうして、Ｎ型トランジスタ２３２及びＮ型トランジスタ２３３を有する第二の整流回路２２５の占める面積を小さくすることができる。   4A shows the second rectifier circuit 225 and the first resistance element 228 used in the data demodulation circuit 207 of FIG. Each of the N-type transistor 232 and the N-type transistor 233 included in the second rectifier circuit 225 includes an N-type semiconductor layer 5001a, an insulating film in contact with the N-type semiconductor layer 5001a, and the N-type semiconductor layer 5001a via the insulating film. The first wiring 5003 is overlapped. In the N-type transistor 232 and the N-type transistor 233, the first wiring 5003 serves as a gate electrode, and the insulating film serves as a gate insulating film. In FIG. 4A, each of the N-type transistor 232 and the N-type transistor 233 includes two sets of five diode-connected transistors (gate and drain connected), and the two sets are connected in parallel. It has become. That is, 10 diode-connected transistors are connected in parallel. FIG. 16 shows an enlarged view of the N-type transistor 232 (FIG. 16A) and its equivalent circuit (FIG. 16B). The N-type transistor 232 has a configuration in which ten N-type transistors 5550 are connected in parallel between a terminal 5000a and a terminal 5000b. By configuring the N-type transistor 232 with a plurality of N-type transistors 5550 connected in parallel, the channel width of the N-type transistor 232 can be increased and the degree of freedom in layout can be increased. In FIG. 16, the N-type transistor 232 is representatively shown, but the same applies to the N-type transistor 233. Thus, the area occupied by the second rectifier circuit 225 including the N-type transistor 232 and the N-type transistor 233 can be reduced.

なお、図４及び図１６では、第二の整流回路２２５の例を示したが、電源回路２０４が有する第一の整流回路２２３についても同様な構成とすることができる。   4 and 16 illustrate the example of the second rectifier circuit 225, the first rectifier circuit 223 included in the power supply circuit 204 can have a similar structure.

第一の抵抗素子２２８は、島状に加工された複数のＮ型半導体層５００１ａと、これら複数のＮ型半導体層５００１ａを接続する第２の配線５００４によって構成される。複数のＮ型半導体層５００１ａと第２の配線５００４とはコンタクトホール５００２によって接続されている。   The first resistance element 228 includes a plurality of N-type semiconductor layers 5001a processed into an island shape and a second wiring 5004 connecting the plurality of N-type semiconductor layers 5001a. The plurality of N-type semiconductor layers 5001a and the second wiring 5004 are connected by a contact hole 5002.

図４（Ｂ）は、図３の制御回路内のインバータ２２７である。制御回路内のインバータ２２７は、Ｐ型トランジスタ５５０１とＮ型トランジスタ５５０２より構成される。Ｐ型トランジスタ５５０１は、Ｐ型半導体層５００１ｂと、Ｐ型半導体層５００１ｂに接する絶縁膜と、Ｐ型半導体層５００１ｂと当該絶縁膜を介して重なる第１の配線５００３とによって構成される。Ｐ型トランジスタ５５０１において、第１の配線５００３がゲート電極となり、当該絶縁膜がゲート絶縁膜となる。Ｎ型トランジスタ５５０２は、Ｎ型半導体層５００１ａと、Ｎ型半導体層５００１ａに接する絶縁膜と、Ｎ型半導体層５００１ａと当該絶縁膜を介して重なる第１の配線５００３とによって構成される。Ｎ型トランジスタ５５０２において、第１の配線５００３がゲート電極となり、当該絶縁膜がゲート絶縁膜となる。   FIG. 4B is an inverter 227 in the control circuit of FIG. The inverter 227 in the control circuit includes a P-type transistor 5501 and an N-type transistor 5502. The P-type transistor 5501 includes a P-type semiconductor layer 5001b, an insulating film in contact with the P-type semiconductor layer 5001b, and a first wiring 5003 overlapping with the P-type semiconductor layer 5001b with the insulating film interposed therebetween. In the P-type transistor 5501, the first wiring 5003 serves as a gate electrode, and the insulating film serves as a gate insulating film. The N-type transistor 5502 includes an N-type semiconductor layer 5001a, an insulating film in contact with the N-type semiconductor layer 5001a, and a first wiring 5003 that overlaps the N-type semiconductor layer 5001a with the insulating film interposed therebetween. In the N-type transistor 5502, the first wiring 5003 serves as a gate electrode, and the insulating film serves as a gate insulating film.

ここで、アナログ回路部の一部である第二の整流回路２２５で使用するＮ型トランジスタ２３２及びＮ型トランジスタ２３３のゲート長は３．３μｍで設計する。また、デジタル回路部（ロジック回路部）に相当する制御回路内のインバータ２２７で使用するトランジスタのゲート長は１．３μｍで設計する。   Here, the gate lengths of the N-type transistor 232 and the N-type transistor 233 used in the second rectifier circuit 225 which is a part of the analog circuit portion are designed to be 3.3 μm. The gate length of the transistor used in the inverter 227 in the control circuit corresponding to the digital circuit portion (logic circuit portion) is designed to be 1.3 μm.

つまり、アナログ回路部に相当するデータ復調回路２０７で使用するトランジスタのゲート長はデジタル回路部（ロジック回路部）で使用するトランジスタのゲート長以上である。   That is, the gate length of the transistor used in the data demodulating circuit 207 corresponding to the analog circuit portion is longer than the gate length of the transistor used in the digital circuit portion (logic circuit portion).

そうすることで、リミッタ回路のような特別な回路を設けることなく、過電圧が供給された際にゲート長の長いアナログ回路部で電圧を緩和する。さらに、アナログ回路部から出力された信号が入力されるデジタル回路部（ロジック回路部）において、回路内の素子であるトランジスタ等が破壊されるのを防止することが出来る。   By doing so, the voltage is relaxed in the analog circuit portion having a long gate length when an overvoltage is supplied without providing a special circuit such as a limiter circuit. Further, in a digital circuit portion (logic circuit portion) to which a signal output from the analog circuit portion is input, it is possible to prevent a transistor that is an element in the circuit from being destroyed.

また、アナログ回路部に相当するデータ復調回路２０７は、無線信号（受信した無線信号）よりも周波数の遅い復調信号を生成するため、周波数の速い動作は必要がない。一方、デジタル回路部（ロジック回路部）に相当する制御回路内のインバータ２２７は、アナログ回路部で生成された復調信号、ＶＤＤ等を用いて、演算処理を行うなど、周波数の速い動作が必要とされる。したがって、半導体装置内のアナログ回路部とデジタル回路部（ロジック回路部）で使用するトランジスタにおいて、アナログ回路部内のトランジスタのゲート長をデジタル回路部（ロジック回路部）内のトランジスタのゲート長以上とすることで、無駄のないそれぞれの目的にあった動作が実現できる。   In addition, the data demodulating circuit 207 corresponding to the analog circuit unit generates a demodulated signal having a frequency lower than that of the radio signal (received radio signal), so that an operation with a high frequency is not necessary. On the other hand, the inverter 227 in the control circuit corresponding to the digital circuit unit (logic circuit unit) needs to operate at a high frequency such as performing arithmetic processing using the demodulated signal, VDD, etc. generated by the analog circuit unit. Is done. Therefore, in the transistors used in the analog circuit portion and the digital circuit portion (logic circuit portion) in the semiconductor device, the gate length of the transistor in the analog circuit portion is equal to or larger than the gate length of the transistor in the digital circuit portion (logic circuit portion). Thus, it is possible to realize an operation suitable for each purpose without waste.

上記構成により本発明の無線通信によりデータの交信が可能な半導体装置は、リミッタ回路を設けることなく回路内の素子が破壊されるのを防止することができる。こうして、半導体装置のサイズを小さく抑え、且つ信頼性の高い半導体装置を提供することができる。   With the above structure, the semiconductor device capable of data communication by wireless communication according to the present invention can prevent elements in the circuit from being destroyed without providing a limiter circuit. Thus, a highly reliable semiconductor device can be provided with a reduced size of the semiconductor device.

本実施の形態３は、実施の形態１または実施の形態２と自由に組み合わせて実施することが可能である。   This Embodiment 3 can be implemented by being freely combined with Embodiment 1 or Embodiment 2.

本実施例では、本発明の半導体装置の具体的な構成について、図５及び図６を用いて説明する。   In this embodiment, a specific structure of the semiconductor device of the present invention will be described with reference to FIGS.

図１や図３で示した本発明の半導体装置２０１におけるアンテナ２０２の構成例を図５（Ａ）乃至図５（Ｄ）に示す。アンテナ２０２は２通りの設け方があり、一方（以下、第１のアンテナ設置法という）を図５（Ａ）及び図５（Ｃ）に示す。もう一方（以下、第２のアンテナ設置法という）を図５（Ｂ）及び図５（Ｄ）に示す。図５（Ｃ）は図５（Ａ）のＡ〜Ａ’の断面図に相当し、図５（Ｄ）は図５（Ｂ）のＢ〜Ｂ’の断面図に相当する。   Configuration examples of the antenna 202 in the semiconductor device 201 of the present invention shown in FIGS. 1 and 3 are shown in FIGS. The antenna 202 can be provided in two ways, and one (hereinafter referred to as the first antenna installation method) is shown in FIGS. 5 (A) and 5 (C). The other (hereinafter referred to as a second antenna installation method) is shown in FIGS. 5B and 5D. 5C corresponds to a cross-sectional view taken along lines A to A ′ in FIG. 5A, and FIG. 5D corresponds to a cross-sectional view taken along lines B to B ′ in FIG.

第１のアンテナ設置法では、複数の素子（以下、素子群６０１と呼ぶ）が設けられた基板６００上にアンテナ２０２を設ける（図５（Ａ）及び図５（Ｃ）参照）。素子群６０１によって、本発明の半導体装置のアンテナ以外の回路が構成される。素子群６０１は複数の薄膜トランジスタを有する。図示する構成では、アンテナ２０２として機能する導電膜は、素子群６０１の有する薄膜トランジスタのソースやドレインと接続される配線と同じ層に設けられている。しかしながら、アンテナ２０２として機能する導電膜は、素子群６０１の有する薄膜トランジスタのゲート電極６６４と同じ層に設けてもよいし、素子群６０１を覆うように更に絶縁膜を設け当該絶縁膜上に設けてもよい。   In the first antenna installation method, the antenna 202 is provided over a substrate 600 over which a plurality of elements (hereinafter referred to as an element group 601) is provided (see FIGS. 5A and 5C). The element group 601 forms a circuit other than the antenna of the semiconductor device of the present invention. The element group 601 includes a plurality of thin film transistors. In the structure illustrated, the conductive film functioning as the antenna 202 is provided in the same layer as the wiring connected to the source and drain of the thin film transistor included in the element group 601. However, the conductive film functioning as the antenna 202 may be provided in the same layer as the gate electrode 664 of the thin film transistor included in the element group 601, or an insulating film is provided over the insulating film so as to cover the element group 601. Also good.

第２のアンテナ設置法では、素子群６０１が設けられた基板６００上に端子部６０２を設ける。そして、当該端子部６０２に接続するように、基板６００とは別の基板６１０上に設けられたアンテナ２０２を接続する（図５（Ｂ）及び図５（Ｄ）参照）。図示する構成では、素子群６０１の有する薄膜トランジスタのソースやドレインと接続される配線の一部を端子部６０２として用いる。そして、端子部６０２に接続するように、基板６００と、アンテナ２０２が設けられた基板６１０とを貼り合わせている。基板６００と基板６１０の間には、導電性粒子６０３と樹脂６０４が設けられている。導電性粒子６０３によって、アンテナ２０２と端子部６０２とは電気的に接続されている。   In the second antenna installation method, the terminal portion 602 is provided on the substrate 600 provided with the element group 601. Then, the antenna 202 provided over the substrate 610 which is different from the substrate 600 is connected so as to be connected to the terminal portion 602 (see FIGS. 5B and 5D). In the structure shown in the drawing, part of the wiring connected to the source and drain of the thin film transistor included in the element group 601 is used as the terminal portion 602. Then, the substrate 600 and the substrate 610 provided with the antenna 202 are attached to be connected to the terminal portion 602. Conductive particles 603 and a resin 604 are provided between the substrate 600 and the substrate 610. The antenna 202 and the terminal portion 602 are electrically connected by the conductive particles 603.

素子群６０１の構成及び作製方法について説明する。素子群６０１は、大面積の基板上に複数形成し、その後、分断することで完成させれば、安価なものを提供することができる。基板６００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板の表面を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などの研磨により平坦化しておいても良い。また、ガラス基板、石英基板や、半導体基板を研磨して薄くした基板を用いてもよい。   A structure and a manufacturing method of the element group 601 will be described. If a plurality of element groups 601 are formed on a large-area substrate and then completed by being divided, an inexpensive device can be provided. As the substrate 600, for example, a glass substrate such as barium borosilicate glass or alumino borosilicate glass, a quartz substrate, a ceramic substrate, or the like can be used. Alternatively, a semiconductor substrate having an insulating film formed on the surface thereof may be used. A substrate made of a synthetic resin having flexibility such as plastic may be used. The surface of the substrate may be planarized by polishing such as a CMP (Chemical Mechanical Polishing) method. Further, a glass substrate, a quartz substrate, or a substrate obtained by polishing and thinning a semiconductor substrate may be used.

基板６００上に設けられている下地層６６１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。下地層６６１によって、基板６００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層６６２に拡散し薄膜トランジスタの特性に悪影響をおよぼすのを防ぐことができる。図５では、下地層６６１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地層６６１を必ずしも設ける必要はない。   As the base layer 661 provided over the substrate 600, an insulating film such as silicon oxide, silicon nitride, or silicon nitride oxide can be used. The base layer 661 can prevent alkali metal or alkaline earth metal such as Na contained in the substrate 600 from diffusing into the semiconductor layer 662 and adversely affecting the characteristics of the thin film transistor. In FIG. 5, the base layer 661 has a single-layer structure, but it may be formed of two or more layers. Note that the base layer 661 is not necessarily provided when diffusion of impurities such as a quartz substrate does not cause any problem.

なお、高密度プラズマによって基板６００の表面を直接処理してもよい。高密度プラズマは、高周波（例えば２．４５ＧＨｚ）を使うことによって生成される。なお、高密度プラズマとしては電子密度が１０１１〜１０１３／ｃｍ３かつ電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。プラズマの生成はラジアルスロットアンテナを用いた高周波励起のプラズマ処理装置を用いることができる。高周波を発生するアンテナから基板６００までの距離を２０〜８０ｍｍ（好ましくは２０〜６０ｍｍ）とする。 Note that the surface of the substrate 600 may be directly processed by high-density plasma. The high density plasma is generated by using a high frequency (eg, 2.45 GHz). As the high density plasma, one having an electron density of 10 11 to 10 13 / cm 3 , an electron temperature of 2 eV or less, and an ion energy of 5 eV or less is used. As described above, high-density plasma characterized by low electron temperature has low kinetic energy of active species, and thus can form a film with less plasma damage and fewer defects than conventional plasma treatment. Plasma can be generated using a high-frequency excitation plasma processing apparatus using a radial slot antenna. The distance from the antenna that generates a high frequency to the substrate 600 is 20 to 80 mm (preferably 20 to 60 mm).

窒化性雰囲気、例えば、窒素（Ｎ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素（Ｈ）と希ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガス雰囲気下において、上記高密度プラズマ処理を行うことによって、基板６００表面を窒化することができる。基板６００としてガラスや石英、シリコンウエハ等を用いた場合、基板６００の表面に形成された窒化物層は窒化珪素を主成分とするので、基板６００側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化珪素膜または酸窒化珪素膜をプラズマＣＶＤ法で形成して下地層６６１としても良い。 A nitriding atmosphere such as nitrogen (N) and a rare gas (including at least one of He, Ne, Ar, Kr, and Xe) atmosphere, nitrogen, hydrogen (H), a rare gas atmosphere, or ammonia (NH 3 ) In the rare gas atmosphere, the surface of the substrate 600 can be nitrided by performing the high-density plasma treatment. When glass, quartz, silicon wafer, or the like is used as the substrate 600, the nitride layer formed on the surface of the substrate 600 contains silicon nitride as a main component, so that it can be used as a blocking layer for impurities diffused from the substrate 600 side. can do. A silicon oxide film or a silicon oxynitride film may be formed over the nitride layer by a plasma CVD method to form the base layer 661.

また、酸化珪素や酸窒化珪素などからなる下地層６６１の表面に対し同様な高密度プラズマ処理を行うことにより、その表面及び表面から１〜１０ｎｍの深さの領域を窒化処理をすることができる。このきわめて薄い窒化珪素の層は、ブロッキング層として機能し、且つその上に形成する半導体層６６２へ与える応力の影響が少ないので好ましい。   Further, by performing similar high-density plasma treatment on the surface of the base layer 661 made of silicon oxide, silicon oxynitride, or the like, the surface and a region having a depth of 1 to 10 nm from the surface can be nitrided. . This extremely thin silicon nitride layer is preferable because it functions as a blocking layer and is less affected by stress on the semiconductor layer 662 formed thereon.

半導体層６６２としては、所定の形状に加工された結晶性半導体膜や非晶質半導体膜を用いることができる。また、有機半導体膜を用いてもよい。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層６６２は、チャネル形成領域６６２ａと、導電型を付与する不純物元素が添加された一対の不純物領域６６２ｂとを有する。なお、チャネル形成領域６６２ａと一対の不純物領域６６２ｂとの間に、不純物領域６６２ｂよりも低濃度で前記不純物元素が添加された低濃度不純物領域６６２ｃを有する構成を示したがこれに限定されない。低濃度不純物領域６６２ｃを設けない構成であってもよい。   As the semiconductor layer 662, a crystalline semiconductor film or an amorphous semiconductor film processed into a predetermined shape can be used. Further, an organic semiconductor film may be used. The crystalline semiconductor film can be obtained by crystallizing an amorphous semiconductor film. As a crystallization method, a laser crystallization method, a thermal crystallization method using an RTA or a furnace annealing furnace, a thermal crystallization method using a metal element that promotes crystallization, or the like can be used. The semiconductor layer 662 includes a channel formation region 662a and a pair of impurity regions 662b to which an impurity element imparting a conductivity type is added. Note that although the structure including the low-concentration impurity region 662c to which the impurity element is added at a lower concentration than the impurity region 662b is shown between the channel formation region 662a and the pair of impurity regions 662b, the invention is not limited thereto. A structure in which the low concentration impurity region 662c is not provided may be employed.

なお、半導体層６６２と同時に形成される配線は、基板６００の上面に垂直な方向３００５から見た場合に角部が丸くなるよう引き回すのが好ましい。上記配線の引き回し方法について図７に模式的に示す。半導体層と同時に形成される配線を図中配線３０１１で示す。図７（Ａ）は従来の配線の引き回し方法である。図７（Ｂ）は本発明の配線の引き回し方法である。従来の配線３０１１の角部１２０１ａに対して本発明の配線３０１１の角部１２０２ａは丸くなっている。角部を丸くすることによって、ゴミ等が配線の角部に残るのを防止することができる。こうして、半導体装置のゴミによる不良を低減し歩留まりを高めることができる。   Note that the wiring formed at the same time as the semiconductor layer 662 is preferably led so that corners are rounded when viewed from a direction 3005 perpendicular to the top surface of the substrate 600. The wiring routing method is schematically shown in FIG. A wiring formed simultaneously with the semiconductor layer is indicated by a wiring 3011 in the drawing. FIG. 7A shows a conventional wiring routing method. FIG. 7B shows a wiring routing method according to the present invention. The corner 1202a of the wiring 3011 of the present invention is rounded with respect to the corner 1201a of the conventional wiring 3011. By rounding the corner, it is possible to prevent dust and the like from remaining at the corner of the wiring. Thus, defects due to dust in the semiconductor device can be reduced and the yield can be increased.

薄膜トランジスタのチャネル形成領域６６２ａにおいて、導電型を付与する不純物元素が添加されていてもよい。こうして、薄膜トランジスタのしきい値電圧を制御することができる。   An impurity element imparting a conductivity type may be added to the channel formation region 662a of the thin film transistor. Thus, the threshold voltage of the thin film transistor can be controlled.

第１の絶縁層６６３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。この場合において、第１の絶縁層６６３の表面を酸化雰囲気又は窒化雰囲気で高密度プラズマによって処理し、酸化又は窒化処理して緻密化しても良い。高密度プラズマは、前述と同様に、高周波（例えば２．４５ＧＨｚ）を使うことによって生成される。なお、高密度プラズマとしては電子密度が１０１１〜１０１３／ｃｍ３かつ電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下であるものを用いる。プラズマの生成はラジアルスロットアンテナを用いた高周波励起のプラズマ処理装置を用いることができる。また、高密度プラズマを発生させる装置において、高周波を発生するアンテナから基板６００までの距離を２０〜８０ｍｍ（好ましくは２０〜６０ｍｍ）とする。 The first insulating layer 663 can be formed using silicon oxide, silicon nitride, silicon nitride oxide, or the like by stacking a single layer or a plurality of films. In this case, the surface of the first insulating layer 663 may be densified by treatment with high-density plasma in an oxidizing atmosphere or a nitriding atmosphere, and oxidizing or nitriding treatment. As described above, the high-density plasma is generated by using a high frequency (for example, 2.45 GHz). As the high density plasma, one having an electron density of 10 11 to 10 13 / cm 3 , an electron temperature of 2 eV or less, and an ion energy of 5 eV or less is used. Plasma can be generated using a high-frequency excitation plasma processing apparatus using a radial slot antenna. In the apparatus for generating high-density plasma, the distance from the antenna that generates high frequency to the substrate 600 is set to 20 to 80 mm (preferably 20 to 60 mm).

なお、第１の絶縁層６６３を成膜する前に、半導体層６６２の表面に対して上記高密度プラズマ処理を行って、半導体層の表面を酸化又は窒化処理してもよい。このとき、基板６００の温度を３００〜４５０℃とし、酸化雰囲気又は窒化雰囲気で処理することにより、その上に堆積する第１の絶縁層６６３と良好な界面を形成することができる。   Note that before the first insulating layer 663 is formed, the surface of the semiconductor layer 662 may be oxidized or nitrided by performing the above high-density plasma treatment. At this time, by performing treatment in an oxidizing atmosphere or a nitriding atmosphere at a temperature of the substrate 600 of 300 to 450 ° C., a favorable interface can be formed with the first insulating layer 663 deposited thereon.

窒化雰囲気としては、窒素（Ｎ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素（Ｈ）と希ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガス雰囲気を用いることができる。酸化雰囲気としては、酸素（Ｏ）と希ガス雰囲気下、または酸素と水素（Ｈ）と希ガス雰囲気下、または一酸化二窒素（Ｎ２Ｏ）と希ガス雰囲気を用いることができる。 The nitriding atmosphere may be a nitrogen (N) and rare gas (including at least one of He, Ne, Ar, Kr, and Xe) atmosphere, a nitrogen and hydrogen (H) and rare gas atmosphere, or ammonia (NH 3 ) And a noble gas atmosphere. As the oxidizing atmosphere, an oxygen (O) and rare gas atmosphere, an oxygen and hydrogen (H) and rare gas atmosphere, or a dinitrogen monoxide (N 2 O) and rare gas atmosphere can be used.

ゲート電極６６４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物を用いることができる。更に、これらの元素、合金、化合物からなる単層または積層構造を用いることができる。図では、２層構造のゲート電極６６４を示した。なお、ゲート電極６６４やゲート電極６６４と同時に形成される配線は、基板６００の上面に垂直な方向３００５から見た場合に角部が丸くなるよう引き回すのが好ましい。引き回しの方法は図７（Ｂ）に示した方法と同様とすることができる。ゲート電極６６４やゲート電極６６４と同時に形成される配線を図中配線３０１２で示す。従来の配線３０１２の角部１２０１ｂに対して本発明の配線３０１２の角部１２０２ｂの様に角部を丸くすることによって、ゴミ等が配線の角部に残るのを防止することができる。こうして、半導体装置のゴミによる不良を低減し歩留まりを高めることができる。   As the gate electrode 664, one kind of element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy or compound containing a plurality of such elements can be used. Furthermore, a single layer or a laminated structure composed of these elements, alloys, and compounds can be used. In the figure, a gate electrode 664 having a two-layer structure is shown. Note that the gate electrode 664 and the wiring formed at the same time as the gate electrode 664 are preferably led so that corners are rounded when viewed from a direction 3005 perpendicular to the top surface of the substrate 600. The routing method can be the same as the method shown in FIG. A wiring formed at the same time as the gate electrode 664 and the gate electrode 664 is indicated by a wiring 3012 in the drawing. By rounding the corners like the corners 1202b of the wiring 3012 of the present invention with respect to the corners 1201b of the conventional wiring 3012, dust or the like can be prevented from remaining at the corners of the wirings. Thus, defects due to dust in the semiconductor device can be reduced and the yield can be increased.

薄膜トランジスタは、半導体層６６２と、ゲート電極６６４と、半導体層６６２とゲート電極６６４との間のゲート絶縁膜として機能する第１の絶縁層６６３とによって構成される。本実施例では、薄膜トランジスタをトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。   The thin film transistor includes a semiconductor layer 662, a gate electrode 664, and a first insulating layer 663 that functions as a gate insulating film between the semiconductor layer 662 and the gate electrode 664. In this embodiment, the thin film transistor is shown as a top gate type transistor, but it may be a bottom gate type transistor having a gate electrode below the semiconductor layer, or a dual gate type having gate electrodes above and below the semiconductor layer. This transistor may be used.

第２の絶縁層６６７は窒化珪素膜などイオン性不純物をブロッキングするバリア性の絶縁膜であることが望ましい。第２の絶縁層６６７は窒化珪素または酸窒化珪素で形成する。この第２の絶縁層６６７は、半導体層６６２の汚染を防ぐ保護膜としての機能を有している。第２の絶縁層６６７を堆積した後に、水素ガスを導入して前述のような高密度プラズマ処理をすることで、第２の絶縁層６６７の水素化を行っても良い。または、アンモニア（ＮＨ３）ガスを導入して、第２の絶縁層６６７の窒化と水素化を行っても良い。または、酸素、一酸化二窒素（Ｎ２Ｏ）ガスなどと水素ガスを導入して、酸化窒化処理と水素化処理を行っても良い。この方法により、窒化処理、酸化処置若しくは酸化窒化処理を行うことにより第２の絶縁層６６７の表面を緻密化することができる。こうして第２の絶縁層６６７の保護膜としての機能を強化することができる。第２の絶縁層６６７に導入された水素は、その後４００〜４５０℃の熱処理をすることにより放出されて、半導体層６６２の水素化をすることができる。なお当該水素化処理は、第１の絶縁層６６３を用いた水素化処理と組み合わせてもよい。 The second insulating layer 667 is preferably a barrier insulating film that blocks ionic impurities, such as a silicon nitride film. The second insulating layer 667 is formed using silicon nitride or silicon oxynitride. The second insulating layer 667 functions as a protective film that prevents contamination of the semiconductor layer 662. After the second insulating layer 667 is deposited, the second insulating layer 667 may be hydrogenated by introducing hydrogen gas and performing high-density plasma treatment as described above. Alternatively, the second insulating layer 667 may be nitrided and hydrogenated by introducing ammonia (NH 3 ) gas. Alternatively, oxynitriding treatment and hydrogenation treatment may be performed by introducing oxygen, dinitrogen monoxide (N 2 O) gas, or the like and hydrogen gas. By this method, the surface of the second insulating layer 667 can be densified by performing nitriding treatment, oxidation treatment, or oxynitridation treatment. Thus, the function of the second insulating layer 667 as a protective film can be enhanced. The hydrogen introduced into the second insulating layer 667 is then released by heat treatment at 400 to 450 ° C., so that the semiconductor layer 662 can be hydrogenated. Note that this hydrogenation treatment may be combined with a hydrogenation treatment using the first insulating layer 663.

第３の絶縁層６６５としては、無機絶縁膜や有機絶縁膜の単層または積層構造を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により形成された酸化珪素膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。   As the third insulating layer 665, a single layer or a stacked structure of an inorganic insulating film or an organic insulating film can be used. As the inorganic insulating film, a silicon oxide film formed by a CVD method, a silicon oxide film formed by an SOG (Spin On Glass) method, or the like can be used. As an organic insulating film, polyimide, polyamide, BCB (benzoic acid) is used. A film such as cyclobutene), acrylic or positive photosensitive organic resin, or negative photosensitive organic resin can be used.

また、第３の絶縁層６６５として、珪素（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることもできる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。   Alternatively, the third insulating layer 665 can be formed using a material having a skeleton structure formed of a bond of silicon (Si) and oxygen (O). As a substituent of this material, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. A fluoro group may be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent.

配線６６６としては、Ａｌ、Ｎｉ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金を用いることができる。更に、これらの元素、合金からなる単層または積層構造を用いることができる。図では、単層構造の例を示した。なお、配線６６６は、基板６００の上面に垂直な方向３００５から見た場合に角部が丸くなるよう引き回すのが好ましい。引き回しの方法は図７（Ｂ）に示した方法と同様とすることができる。配線６６６を図中配線３０１３で示す。従来の配線３０１３の角部１２０１ｃに対して本発明の配線３０１３の角部１２０２ｃの様に角部を丸くすることによって、ゴミ等が配線の角部に残るのを防止することができる。こうして、半導体装置のゴミによる不良を低減し歩留まりを高めることができる。図５（Ａ）及び図５（Ｃ）に示した構成では、配線６６６は、薄膜トランジスタのソースやドレインと接続される配線となると共に、アンテナ２０２となる。図５（Ｂ）及び図５（Ｄ）に示した構成では、配線６６６は、薄膜トランジスタのソースやドレインと接続される配線となると共に、端子部６０２となる。図７において、配線６６６と薄膜トランジスタのソースやドレインとを接続するコンタクトホール３０１４を示す。   As the wiring 666, one kind of element selected from Al, Ni, W, Mo, Ti, Pt, Cu, Ta, Au, and Mn or an alloy containing a plurality of such elements can be used. Furthermore, a single layer or a laminated structure made of these elements and alloys can be used. In the figure, an example of a single layer structure is shown. Note that the wiring 666 is preferably led so that corners are rounded when viewed from a direction 3005 perpendicular to the top surface of the substrate 600. The routing method can be the same as the method shown in FIG. A wiring 666 is indicated by a wiring 3013 in the drawing. By rounding the corner as in the corner 1202c of the wiring 3013 of the present invention with respect to the corner 1201c of the conventional wiring 3013, dust or the like can be prevented from remaining in the corner of the wiring. Thus, defects due to dust in the semiconductor device can be reduced and the yield can be increased. In the structure illustrated in FIGS. 5A and 5C, the wiring 666 serves as the antenna 202 and the wiring connected to the source and drain of the thin film transistor. In the structures illustrated in FIGS. 5B and 5D, the wiring 666 is a wiring connected to the source and drain of the thin film transistor and the terminal portion 602. In FIG. 7, a contact hole 3014 connecting the wiring 666 and the source and drain of the thin film transistor is shown.

なお、アンテナ２０２は、Ａｕ、Ａｇ、Ｃｕなどのナノ粒子を含む導電性ペーストを用いて、液滴吐出法により形成することもできる。液滴吐出法は、インクジェット法やディスペンサ方式等の液滴を吐出してパターンを形成する方式の総称であり、材料の利用効率の向上等の利点を有する。   Note that the antenna 202 can also be formed by a droplet discharge method using a conductive paste containing nanoparticles such as Au, Ag, or Cu. The droplet discharge method is a general term for a method of forming a pattern by discharging droplets, such as an inkjet method or a dispenser method, and has advantages such as improvement in material utilization efficiency.

図５（Ａ）及び図５（Ｃ）に示した構成では、配線６６６上に第４の絶縁層６６８を形成する。第４の絶縁層６６８としては、無機絶縁膜や有機絶縁膜の単層または積層構造を用いることができる。第４の絶縁層６６８はアンテナ２０２の保護層として機能する。   In the structure illustrated in FIGS. 5A and 5C, the fourth insulating layer 668 is formed over the wiring 666. As the fourth insulating layer 668, a single layer or a stacked structure of an inorganic insulating film or an organic insulating film can be used. The fourth insulating layer 668 functions as a protective layer for the antenna 202.

また、素子群６０１は基板６００上に形成されたもの（図６（Ａ）参照）をそのまま使用してもよいが、基板６００上の素子群６０１を剥離し（図６（Ｂ）参照）、当該素子群６０１をフレキシブル基板７０１に貼り合わせてもよい（図６（Ｃ）参照）。フレキシブル基板７０１は、可撓性を有し、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等のプラスチック基板またはセラミック基板等を用いることができる。   Further, the element group 601 formed over the substrate 600 (see FIG. 6A) may be used as it is, but the element group 601 on the substrate 600 is peeled off (see FIG. 6B), The element group 601 may be attached to the flexible substrate 701 (see FIG. 6C). The flexible substrate 701 has flexibility, and for example, a plastic substrate such as polycarbonate, polyarylate, or polyether sulfone, or a ceramic substrate can be used.

基板６００からの素子群６０１の剥離は、（Ａ）あらかじめ基板６００と素子群６０１との間に剥離層を設けておいて、剥離層をエッチング剤により除去することで行う方法を用いることができる。または、（Ｂ）剥離層をエッチング剤により部分的に除去し、その後、基板６００と素子群６０１とを物理的に剥離する方法を用いることができる。または、（Ｃ）素子群６０１が形成された耐熱性の高い基板６００を機械的に削除又は溶液やガスによるエッチングで除去することで、当該素子群６０１を切り離す方法を用いることができる。なお、物理的手段によって剥離されるとは、外部からストレスが与えられて剥離されることを指し、例えば、ノズルから吹き付けられるガスの風圧や超音波等からストレスを与えられて剥離することである。   Peeling of the element group 601 from the substrate 600 can be performed by (A) providing a peeling layer between the substrate 600 and the element group 601 in advance and removing the peeling layer with an etching agent. . Alternatively, (B) a method in which the peeling layer is partially removed using an etchant and then the substrate 600 and the element group 601 are physically peeled off can be used. Alternatively, (C) a method of separating the element group 601 by mechanically removing the substrate 600 with the element group 601 formed or removing the substrate 600 by etching with a solution or a gas can be used. It should be noted that peeling by physical means means peeling by applying stress from the outside, for example, peeling by applying stress from the wind pressure of a gas blown from a nozzle or ultrasonic waves. .

上記（Ａ）や（Ｂ）のより具体例な方法としては、耐熱性の高い基板６００と素子群６０１の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該素子群６０１を剥離する方法がある。また上記（Ａ）や（Ｂ）のより具体例な方法として、耐熱性の高い基板６００と素子群６０１の間に水素を含む非晶質珪素膜を設け、レーザ−光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該素子群６０１を剥離する方法を用いることもできる。   As a more specific method of the above (A) or (B), a metal oxide film is provided between the substrate 600 having high heat resistance and the element group 601, and the metal oxide film is weakened by crystallization, whereby the element There is a method of peeling the group 601. As a more specific method of the above (A) or (B), an amorphous silicon film containing hydrogen is provided between the substrate 600 having high heat resistance and the element group 601, and the above-described method is performed by laser light irradiation or etching. A method of peeling the element group 601 by removing the amorphous silicon film can also be used.

また、剥離した素子群６０１のフレキシブル基板７０１への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着材を用いればよい。   The peeled element group 601 may be attached to the flexible substrate 701 using a commercially available adhesive, for example, an adhesive such as an epoxy resin adhesive or a resin additive.

素子群６０１をアンテナが形成されたフレキシブル基板７０１に貼り合わせ当該アンテナとの電気的接続をとると、厚さが薄く、軽く、落下しても割れにくい半導体装置が完成する（図６（Ｃ）参照）。安価なフレキシブル基板７０１を用いると、安価な半導体装置を提供することができる。さらに、フレキシブル基板７０１は可撓性を有するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、薬の瓶のような曲面上に、本発明の半導体装置の一形態である無線タグ７２０を密着して貼り合わせることができる（図６（Ｄ）参照）。さらに、基板６００を再利用すれば、低コストで半導体装置を作製することができる。   When the element group 601 is attached to a flexible substrate 701 on which an antenna is formed and is electrically connected to the antenna, the semiconductor device is completed which is thin, light, and difficult to break even when dropped (FIG. 6C). reference). When an inexpensive flexible substrate 701 is used, an inexpensive semiconductor device can be provided. Further, since the flexible substrate 701 has flexibility, the flexible substrate 701 can be bonded onto a curved surface or an irregular shape, thereby realizing a wide variety of uses. For example, a wireless tag 720 which is one embodiment of the semiconductor device of the present invention can be attached to a curved surface such as a medicine bottle (see FIG. 6D). Further, when the substrate 600 is reused, a semiconductor device can be manufactured at low cost.

素子群６０１は、フィルムで覆うことによって封止することができる。該フイルムの表面は、二酸化珪素（シリカ）の粉末により、コーティングされていてもよい。コーティングにより、高温で高湿度の環境下においても防水性を保つことができる。つまり、耐湿性の機能を持たせることができる。また、該フイルムの表面に帯電防止の機能を持たせてもよい。また、該フイルムの表面は、炭素を主成分とする材料（例えば、ダイヤモンドライクカーボン）によりコーティングされていてもよい。コーティングにより強度が増し、半導体装置の劣化や破壊を抑制することができる。また、フィルムは、基材の材料（例えば樹脂）と、二酸化珪素や導電性材料や炭素を主成分とする材料とを混ぜ合わせた材料により形成してもよい。また、フィルムの表面に界面活性剤を設ける、もしくはフィルムに界面活性剤を直接練り込むことで帯電防止の機能を持たせることができる。   The element group 601 can be sealed by covering it with a film. The surface of the film may be coated with silicon dioxide (silica) powder. The coating can maintain waterproofness even in a high temperature and high humidity environment. That is, it can have a moisture resistance function. Further, the surface of the film may have an antistatic function. Further, the surface of the film may be coated with a material containing carbon as a main component (for example, diamond-like carbon). The coating increases the strength and can suppress deterioration and destruction of the semiconductor device. The film may be formed of a material obtained by mixing a base material (for example, resin) with silicon dioxide, a conductive material, or a material containing carbon as a main component. Further, an antistatic function can be provided by providing a surfactant on the surface of the film or by directly kneading the surfactant into the film.

本実施例は、上記の実施の形態と自由に組み合わせることができる。   This embodiment can be freely combined with the above embodiment modes.

本実施例では、本発明の半導体装置をフレキシブルな構成にした例について説明する。説明には図８を用いる。図８（Ａ）において、本発明の半導体装置は、フレキシブルな保護層９０１と、アンテナ９０２を含むフレキシブルな保護層９０３と、剥離プロセスや基板の薄膜化により形成された素子群９０４とを有する。素子群９０４は、実施例１で素子群６０１として示した構成と同様の構成とすることができる。保護層９０３上に形成されたアンテナ９０２は、素子群９０４と電気的に接続する。図８では、アンテナ９０２は保護層９０３上にのみ形成されているが、本発明はこの構成に制約されず、アンテナ９０２を保護層９０１上にも形成してもよい。なお、素子群９０４と、保護層９０１及び保護層９０３との間には、窒化珪素膜等からなるバリア膜を形成するとよい。そうすると、素子群９０４が汚染されることなく、信頼性を向上させた半導体装置を提供することができる。   In this embodiment, an example in which the semiconductor device of the present invention is configured to be flexible will be described. FIG. 8 is used for the description. 8A, a semiconductor device of the present invention includes a flexible protective layer 901, a flexible protective layer 903 including an antenna 902, and an element group 904 formed by a peeling process or thinning of a substrate. The element group 904 can have a structure similar to the structure shown as the element group 601 in the first embodiment. An antenna 902 formed over the protective layer 903 is electrically connected to the element group 904. In FIG. 8, the antenna 902 is formed only on the protective layer 903; however, the present invention is not limited to this structure, and the antenna 902 may also be formed on the protective layer 901. Note that a barrier film formed of a silicon nitride film or the like is preferably formed between the element group 904 and the protective layer 901 and the protective layer 903. Then, a semiconductor device with improved reliability can be provided without the element group 904 being contaminated.

アンテナ９０２は、Ａｇ、Ｃｕ、またはそれらでメッキされた金属で形成することができる。素子群９０４とアンテナ９０２とは、異方性導電膜を用い、紫外線処理又は超音波処理を行うことで接続することができる。なお、素子群９０４とアンテナ９０２とは、導電性ペースト等を用いて接着してもよい。   The antenna 902 can be formed of Ag, Cu, or a metal plated with them. The element group 904 and the antenna 902 can be connected by performing an ultraviolet treatment or an ultrasonic treatment using an anisotropic conductive film. Note that the element group 904 and the antenna 902 may be bonded using a conductive paste or the like.

保護層９０１及び保護層９０３によって素子群９０４を挟むことによって半導体装置が完成する（図８（Ａ）中、矢印参照）。   A semiconductor device is completed by sandwiching the element group 904 between the protective layer 901 and the protective layer 903 (see arrows in FIG. 8A).

こうして形成された半導体装置の断面構造を図８（Ｂ）に示す。挟まれた素子群９０４の厚さ３００３は、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さとなるようにするとよい。また、保護層９０１及び保護層９０３を重ねたときの厚さをｄとしたとき、保護層９０１及び保護層９０３の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、保護層９０１及び保護層９０３の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子群９０４の面積は１０ｍｍ角（１００ｍｍ２）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ２〜１６ｍｍ２）の面積とするとよい。   A cross-sectional structure of the semiconductor device thus formed is shown in FIG. The thickness 3003 of the sandwiched element group 904 is 5 μm or less, preferably 0.1 μm to 3 μm. Further, when the thickness when the protective layer 901 and the protective layer 903 are overlapped is d, the thickness of the protective layer 901 and the protective layer 903 is preferably (d / 2) ± 30 μm, more preferably (d / 2) Set to ± 10 μm. The thickness of the protective layer 901 and the protective layer 903 is preferably 10 μm to 200 μm. Furthermore, the area of the element group 904 is 10 mm square (100 mm 2) or less, and desirably has an area of 0.3 mm square to 4 mm square (0.09 mm 2 to 16 mm 2).

保護層９０１及び保護層９０３は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスや基板の薄膜化により形成した素子群９０４自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、素子群９０４と、保護層９０１及び保護層９０３とは空隙がないように、密着させることができるため、完成した半導体装置自体も折り曲げに対して強い特性を有する。このような保護層９０１及び保護層９０３で囲われた素子群９０４は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。   Since the protective layer 901 and the protective layer 903 are made of an organic resin material, they have a strong characteristic against bending. In addition, the element group 904 itself formed by a peeling process or thinning of the substrate also has a strong characteristic against bending compared to a single crystal semiconductor. Since the element group 904 and the protective layer 901 and the protective layer 903 can be in close contact with each other so that there is no gap, the completed semiconductor device itself has a strong characteristic against bending. The element group 904 surrounded by the protective layer 901 and the protective layer 903 may be arranged on the surface or inside of another solid object, or may be embedded in paper.

素子群９０４を有する半導体装置を曲面を有する基板に貼る場合について説明する。説明には図８（Ｃ）を用いる。図面では、素子群９０４から選択された１つのトランジスタ９８１を図示する。トランジスタ９８１は、ゲート電極９０７の電位に応じて、ソース及びドレインの一方９０５からソース及びドレインの他方９０６に電流を流す。トランジスタ９８１の電流が流れる方向（キャリアの移動方向３００４）と、基板９８０が弧を描く方向が直交するように、トランジスタ９８１は配置される。このような配置にすれば、基板９８０が折り曲げられて弧を描いても、トランジスタ９８１に与えられる応力の影響が少なく、素子群９０４が含むトランジスタ９８１の特性の変動を抑制することができる。   A case where a semiconductor device including the element group 904 is attached to a substrate having a curved surface is described. FIG. 8C is used for the description. In the drawing, one transistor 981 selected from the element group 904 is shown. The transistor 981 flows current from one of the source and drain 905 to the other of the source and drain 906 in accordance with the potential of the gate electrode 907. The transistor 981 is arranged so that the direction in which the current of the transistor 981 flows (carrier moving direction 3004) and the direction in which the substrate 980 draws an arc are orthogonal to each other. With such an arrangement, even when the substrate 980 is bent so as to draw an arc, the influence of stress applied to the transistor 981 is small, and variation in characteristics of the transistor 981 included in the element group 904 can be suppressed.

本実施例は、上記の実施の形態、実施例１と自由に組み合わせることができる。   This embodiment can be freely combined with the above embodiment mode and Embodiment 1.

本実施例では、本発明の半導体装置２０１を構成する回路が有するトランジスタの構成例を示す。トランジスタは単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１１はこれらの回路を構成するトランジスタの断面構造を示す図である。図１１は、Ｎチャネル型のトランジスタ２００１、Ｎチャネル型のトランジスタ２００２、容量素子２００４、抵抗素子２００５、Ｐチャネル型のトランジスタ２００３が示されている。各トランジスタは半導体層４０５、絶縁層４０８、ゲート電極４０９を備えている。ゲート電極４０９は、第１導電層４０３と第２導電層４０２の積層構造で形成されている。また、図１２（Ａ）〜（Ｄ）は、図１１で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり合わせて参照することができる。   In this embodiment, a structure example of a transistor included in a circuit included in the semiconductor device 201 of the present invention is shown. In addition to a MOS transistor formed on a single crystal substrate, the transistor can be a thin film transistor (TFT). FIG. 11 is a diagram showing a cross-sectional structure of transistors constituting these circuits. FIG. 11 illustrates an N-channel transistor 2001, an N-channel transistor 2002, a capacitor element 2004, a resistor element 2005, and a P-channel transistor 2003. Each transistor includes a semiconductor layer 405, an insulating layer 408, and a gate electrode 409. The gate electrode 409 has a stacked structure of a first conductive layer 403 and a second conductive layer 402. 12A to 12D are top views corresponding to the transistor, the capacitor, and the resistor shown in FIG. 11 and can be referred to together.

図１１において、Ｎチャネル型のトランジスタ２００１の半導体層４０５には、ゲート電極４０９と重なる領域を挟んでチャネル長方向（キャリアの流れる方向）に並ぶように一対の不純物領域４０７が形成されている。不純物領域４０７は低濃度ドレイン（ＬＤＤ）領域であり、配線４０４とコンタクトを形成するソース領域及びドレイン領域を形成する不純物領域４０６の導電型を付与する不純物元素の濃度よりも低濃度に当該不純物元素がドープされた領域である。不純物領域４０６と不純物領域４０７には、Ｎチャネル型のトランジスタ２００１を構成する場合、Ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤ領域はホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。   In FIG. 11, a pair of impurity regions 407 are formed in the semiconductor layer 405 of the N-channel transistor 2001 so as to be aligned in the channel length direction (carrier flow direction) with a region overlapping with the gate electrode 409 interposed therebetween. The impurity region 407 is a low-concentration drain (LDD) region, and the impurity element has a concentration lower than that of the impurity element imparting the conductivity type of the source region and the impurity region 406 that form a contact with the wiring 404. Is a doped region. In the case where the N-channel transistor 2001 is formed, phosphorus or the like is added to the impurity region 406 and the impurity region 407 as an impurity imparting N-type conductivity. The LDD region is formed as a means for suppressing hot electron degradation and the short channel effect.

図１２（Ａ）で示すように、Ｎチャネル型のトランジスタ２００１のゲート電極４０９において、第１導電層４０３は第２導電層４０２の両側に広がって形成されている。この場合において、第１導電層４０３の膜厚は第２導電層４０２の膜厚よりも薄く形成されている。第１導電層４０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域４０７はゲート電極４０９の第１導電層４０３と重なるように形成されている。すなわち、ゲート電極４０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極４０９において、第２導電層４０２をマスクとして第１導電層４０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域４０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤ領域を自己整合的に形成している。   As shown in FIG. 12A, in the gate electrode 409 of the N-channel transistor 2001, the first conductive layer 403 is formed so as to spread on both sides of the second conductive layer 402. In this case, the thickness of the first conductive layer 403 is smaller than that of the second conductive layer 402. The first conductive layer 403 is formed to a thickness that allows the ion species accelerated by an electric field of 10 to 100 kV to pass through. The impurity region 407 is formed so as to overlap with the first conductive layer 403 of the gate electrode 409. That is, an LDD region overlapping with the gate electrode 409 is formed. In this structure, an impurity region 407 is formed in a self-aligned manner in the gate electrode 409 by adding an impurity of one conductivity type through the first conductive layer 403 using the second conductive layer 402 as a mask. That is, the LDD region overlapping with the gate electrode is formed in a self-aligning manner.

ゲート電極の両側にＬＤＤ領域を有するトランジスタは、図３における電源回路２０４中の第一の整流回路２２３及び第二の整流回路２２５に用いられる整流用のトランジスタや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用される。これらのトランジスタは、ソース電極及びドレイン電極に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤ領域を設けることが好ましい。   Transistors having LDD regions on both sides of the gate electrode include a rectifying transistor used in the first rectifier circuit 223 and the second rectifier circuit 225 in the power supply circuit 204 in FIG. 3 and a transmission gate ( This is applied to a transistor constituting an analog switch. In these transistors, since both positive and negative voltages are applied to the source electrode and the drain electrode, it is preferable to provide LDD regions on both sides of the gate electrode.

図１１において、Ｎチャネル型のトランジスタ２００２の半導体層４０５には、チャネル形成領域の片側に不純物領域４０７が形成されている。不純物領域４０７は、不純物領域４０６の不純物濃度よりも低濃度に不純物元素がドープされた低濃度ドレイン（ＬＤＤ）領域である。図１２（Ｂ）で示すように、Ｎチャネル型のトランジスタ２００２のゲート電極４０９において、第１導電層４０３は、第２導電層４０２の片側に広がって形成されている。この場合も同様に、第２導電層４０２をマスクとして、第１導電層４０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤ領域を形成することができる。   In FIG. 11, an impurity region 407 is formed on one side of the channel formation region in the semiconductor layer 405 of the N-channel transistor 2002. The impurity region 407 is a low concentration drain (LDD) region doped with an impurity element at a lower concentration than the impurity concentration of the impurity region 406. As shown in FIG. 12B, in the gate electrode 409 of the N-channel transistor 2002, the first conductive layer 403 is formed so as to spread on one side of the second conductive layer 402. In this case as well, an LDD region can be formed in a self-aligned manner by adding an impurity of one conductivity type through the first conductive layer 403 using the second conductive layer 402 as a mask.

ゲート電極の片側にＬＤＤ領域を有するトランジスタは、ソース電極及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）といったアナログ回路を構成するトランジスタに適用すればよい。   A transistor having an LDD region on one side of a gate electrode may be applied to a transistor in which only a positive voltage or only a negative voltage is applied between a source electrode and a drain electrode. Specifically, if applied to a transistor constituting a logic gate such as an inverter circuit, a NAND circuit, a NOR circuit, or a latch circuit, or a transistor constituting an analog circuit such as a sense amplifier, a constant voltage generation circuit, or a VCO (Voltage Controlled Oscillator). Good.

図１１において、容量素子２００４は、第１導電層４０３と半導体層４０５とで絶縁層４０８を挟んで形成されている。容量素子２００４を形成する半導体層４０５には、不純物領域４１０と不純物領域４１１を備えている。不純物領域４１１は、半導体層４０５において第１導電層４０３と重なる位置に形成される。また、不純物領域４１０は配線４０４とコンタクトを形成する。不純物領域４１１は、第１導電層４０３を通して一導電型の不純物を添加することができるので、不純物領域４１０と不純物領域４１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子２００４において、半導体層４０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層４０３は、図１２（Ｃ）に示すように、第２導電層４０２を補助的な電極として利用することにより、第１導電層４０３及び第２導電層４０２は容量素子２００４の電極として十分に機能させることができる。このように、第１導電層４０３と第２導電層４０２を組み合わせた複合的な電極構造とすることにより、容量素子２００４を自己整合的に形成することができる。   In FIG. 11, the capacitor element 2004 is formed by sandwiching an insulating layer 408 between a first conductive layer 403 and a semiconductor layer 405. The semiconductor layer 405 forming the capacitor element 2004 includes an impurity region 410 and an impurity region 411. The impurity region 411 is formed in the semiconductor layer 405 so as to overlap with the first conductive layer 403. Further, the impurity region 410 forms a contact with the wiring 404. Since the impurity region 411 can be doped with one conductivity type impurity through the first conductive layer 403, the impurity concentration contained in the impurity region 410 and the impurity region 411 can be the same or different. It is. In any case, since the semiconductor layer 405 functions as an electrode in the capacitor 2004, it is preferable to reduce the resistance by adding an impurity of one conductivity type. In addition, as shown in FIG. 12C, the first conductive layer 403 uses the second conductive layer 402 as an auxiliary electrode, so that the first conductive layer 403 and the second conductive layer 402 can be formed as a capacitor element 2004. Can sufficiently function as an electrode. In this manner, by using a composite electrode structure in which the first conductive layer 403 and the second conductive layer 402 are combined, the capacitor element 2004 can be formed in a self-aligning manner.

容量素子２００４は、図３に示す電源回路２０４の保持容量２２４、あるいは高周波回路２０３が有する共振容量２２０、データ復調回路が有する第一の容量素子２３０及び第二の容量素子２３１として用いることができる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。   The capacitor 2004 can be used as the storage capacitor 224 of the power supply circuit 204 illustrated in FIG. 3, the resonance capacitor 220 included in the high-frequency circuit 203, the first capacitor 230 included in the data demodulation circuit, or the second capacitor 231. . In particular, since both positive and negative voltages are applied between the two terminals of the capacitive element, the resonant capacitor needs to function as a capacitor regardless of whether the voltage between the two terminals is positive or negative.

図１１において、抵抗素子２００５は、第１導電層４０３によって形成されている（図１２（Ｄ）も参照）。第１導電層４０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。   In FIG. 11, the resistance element 2005 is formed of the first conductive layer 403 (see also FIG. 12D). Since the first conductive layer 403 is formed to a thickness of about 30 to 150 nm, the resistance element can be configured by appropriately setting the width and length.

抵抗素子は、図１に示すデータ変調回路２０８が有する抵抗負荷として用いることができる。また、図３に示すデータ復調回路２０７が有する第一の抵抗素子２２８及び第二の抵抗素子２２９としても用いることができる。さらに、ＶＣＯなどで電流を制御する場合の負荷としても用いることができる。抵抗素子は、導電型を付与する不純物元素を高濃度に含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。   The resistance element can be used as a resistance load included in the data modulation circuit 208 illustrated in FIG. Further, it can also be used as the first resistance element 228 and the second resistance element 229 included in the data demodulation circuit 207 shown in FIG. Furthermore, it can also be used as a load when current is controlled by a VCO or the like. The resistance element may be formed using a semiconductor layer containing an impurity element imparting conductivity type at a high concentration or a thin metal layer. In contrast to a semiconductor layer whose resistance value depends on the film thickness, film quality, impurity concentration, activation rate, and the like, a metal layer is preferable because the resistance value is determined by the film thickness and film quality, so that variation is small.

図１１において、Ｐチャネル型のトランジスタ２００３は、半導体層４０５に不純物領域４１２を備えている。この不純物領域４１２は、配線４０４とコンタクトを形成するソース領域及びドレイン領域として機能する。ゲート電極４０９の構成は第１導電層４０３と第２導電層４０２が重畳した構成となっている（図１２（Ｅ）も参照）。Ｐチャネル型のトランジスタ２００３はＬＤＤ領域を設けないシングルドレイン構造のトランジスタである。Ｐチャネル型のトランジスタ２００３を形成する場合、不純物領域４１２にはＰ型を付与する不純物として硼素などが添加される。一方、不純物領域４１２にＮ型を付与する不純物としてリンなどを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。   In FIG. 11, a P-channel transistor 2003 includes an impurity region 412 in a semiconductor layer 405. The impurity region 412 functions as a source region and a drain region that form a contact with the wiring 404. The gate electrode 409 has a structure in which the first conductive layer 403 and the second conductive layer 402 overlap with each other (see also FIG. 12E). The P-channel transistor 2003 is a single drain transistor without an LDD region. In the case of forming the P-channel transistor 2003, boron or the like is added to the impurity region 412 as an impurity imparting P-type conductivity. On the other hand, when phosphorus or the like is added to the impurity region 412 as an impurity imparting N-type conductivity, an n-channel transistor having a single drain structure can be obtained.

半導体層４０５及びゲート絶縁層４０８の一方若しくは双方に対して、高密度プラズマ処理によって酸化又は窒化処理しても良い。この処理は、実施例１で示した手法と同様にすることができる。   One or both of the semiconductor layer 405 and the gate insulating layer 408 may be oxidized or nitrided by high-density plasma treatment. This process can be performed in the same manner as in the first embodiment.

上記処理によって、半導体層４０５とゲート絶縁層４０８の界面の欠陥準位を低減することができる。ゲート絶縁層４０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層４０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層４０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層４０８を形成することができる。また、同様に、この絶縁層は、容量素子２００４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。   Through the above treatment, the defect level at the interface between the semiconductor layer 405 and the gate insulating layer 408 can be reduced. By performing this treatment on the gate insulating layer 408, the insulating layer can be densified. That is, generation of charged defects can be suppressed and fluctuations in the threshold voltage of the transistor can be suppressed. In the case where the transistor is driven with a voltage of 3 V or lower, an insulating layer oxidized or nitrided by this plasma treatment can be used as the gate insulating layer 408. Further, when the driving voltage of the transistor is 3 V or more, the gate is formed by combining the insulating layer formed on the surface of the semiconductor layer 405 by this plasma treatment and the insulating layer deposited by the CVD method (plasma CVD method or thermal CVD method). An insulating layer 408 can be formed. Similarly, this insulating layer can also be used as a dielectric layer of the capacitor element 2004. In this case, since the insulating layer formed by this plasma treatment is formed with a thickness of 1 to 10 nm and is a dense film, a capacitor having a large charge capacity can be formed.

図１１及び図１２を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下の間隔を有する複数のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。   As described with reference to FIGS. 11 and 12, elements having various structures can be formed by combining conductive layers having different thicknesses. The region where only the first conductive layer is formed and the region where the first conductive layer and the second conductive layer are laminated are a photo provided with an auxiliary pattern having a light intensity reducing function consisting of a diffraction grating pattern or a semi-transmissive film. It can be formed using a mask or a reticle. That is, in the photolithography process, when the photoresist is exposed, the amount of light transmitted through the photomask is adjusted to vary the thickness of the resist mask to be developed. In this case, the resist having the above complicated shape may be formed by providing a plurality of slits having intervals less than the resolution limit in a photomask or a reticle. Alternatively, the mask pattern formed of the photoresist material may be deformed by baking at about 200 ° C. after development.

また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１２（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。半導体層上において第１導電層のみが形成される領域を設けることは、ＬＤＤ領域を自己整合的に作製することができる等の点で有効であるが、半導体層上以外の領域（ゲート電極と連続する配線領域）では第１導電層のみが形成される領域は必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。   Further, by using a photomask or a reticle provided with an auxiliary pattern having a light intensity reduction function consisting of a diffraction grating pattern or a semi-transmissive film, a region where only the first conductive layer is formed, the first conductive layer and the second conductive layer A region where the conductive layer is stacked can be formed continuously. As shown in FIG. 12A, a region where only the first conductive layer is formed can be selectively formed over the semiconductor layer. Providing a region where only the first conductive layer is formed on the semiconductor layer is effective in that the LDD region can be formed in a self-aligned manner, but the region other than on the semiconductor layer (with the gate electrode) In the continuous wiring region), a region where only the first conductive layer is formed is not necessary. By using this photomask or reticle, it is not necessary to form a region of only the first conductive layer in the wiring portion, so that the wiring density can be substantially increased.

図１１及び図１２の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。   11 and 12, the first conductive layer is a refractory metal such as tungsten (W), chromium (Cr), tantalum (Ta), tantalum nitride (TaN), or molybdenum (Mo), or a refractory metal. An alloy or a compound mainly composed of is formed with a thickness of 30 to 50 nm. The second conductive layer is made of a refractory metal such as tungsten (W), chromium (Cr), tantalum (Ta), tantalum nitride (TaN), or molybdenum (Mo), or an alloy or compound containing a refractory metal as a main component. To a thickness of 300 to 600 nm. For example, different conductive materials are used for the first conductive layer and the second conductive layer, and a difference in etching rate is caused in an etching process performed later. As an example, TaN can be used for the first conductive layer, and a tungsten film can be used for the second conductive layer.

本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じフォトマスクまたはレチクルを用いたエッチング工程によって作り分ける方法を示した。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。   In this embodiment, using a photomask or reticle provided with an auxiliary pattern having a light intensity reduction function consisting of a diffraction grating pattern or a semi-transmissive film, transistors, capacitors, and resistors having different electrode structures are connected to the same photomask or We showed how to make them differently by the etching process using a reticle. Thus, elements having different forms can be formed and integrated without increasing the number of steps in accordance with circuit characteristics.

本実施例は、上記の実施の形態、実施例１及び実施例２と自由に組み合わせることができる。   This embodiment can be freely combined with the above embodiment mode, Embodiment 1 and Embodiment 2.

本実施例では、半導体装置２０１のメモリ回路２１０等として用いることができるスタティックＲＡＭ（ＳＲＡＭ）の一例について、図１３〜図１５を参照して説明する。   In this embodiment, an example of a static RAM (SRAM) that can be used as the memory circuit 210 or the like of the semiconductor device 201 will be described with reference to FIGS.

図１３（Ａ）で示す半導体層１０、半導体層１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、半導体層１０、半導体層１１として、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。   The semiconductor layer 10 and the semiconductor layer 11 illustrated in FIG. 13A are preferably formed using silicon or a crystalline semiconductor containing silicon as a component. For example, as the semiconductor layer 10 and the semiconductor layer 11, polycrystalline silicon or single crystal silicon obtained by crystallizing a silicon film by laser annealing or the like is applied. In addition, a metal oxide semiconductor, amorphous silicon, or an organic semiconductor that exhibits semiconductor characteristics can be used.

いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジスタのソース領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１０、半導体層１１を形成する。   In any case, the semiconductor layer to be formed first is formed over the entire surface or part of the substrate having an insulating surface (a region having a larger area than that determined as a semiconductor region of the transistor). Then, a mask pattern is formed on the semiconductor layer by photolithography. By etching the semiconductor layer using the mask pattern, island-shaped semiconductor layers 10 and 11 having a specific shape including a source region and a drain region of the transistor and a channel formation region are formed.

図１３（Ａ）で示す半導体層１０、半導体層１１を形成するためのフォトマスクは、図１３（Ｂ）に示すマスクパターン２０００を備えている。このマスクパターン２０００は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図１３（Ｂ）で示すマスクパターン２０００は、遮光部として作製される。マスクパターン２０００は、多角形の頂部Ａを削除した形状となっている。このフォトマスクのパターンは、例えば、角部において一辺が１０μｍ以下の直角三角形を切り取るように面取りされている。また、屈曲部Ｂにおいては、その角部が直角とならないように屈曲する形状となっている。屈曲部Ｂを拡大すると、複数段に渡って屈曲する形状（実施例１で図７を用いて示した構成参照）となっている。   A photomask for forming the semiconductor layer 10 and the semiconductor layer 11 shown in FIG. 13A includes a mask pattern 2000 shown in FIG. The mask pattern 2000 differs depending on whether the resist used in the photolithography process is a positive type or a negative type. When a positive resist is used, a mask pattern 2000 shown in FIG. 13B is manufactured as a light shielding portion. The mask pattern 2000 has a shape obtained by deleting the top A of the polygon. The photomask pattern is chamfered so as to cut out a right triangle having a side of 10 μm or less at a corner, for example. Further, the bent portion B has a shape that bends so that the corner portion does not become a right angle. When the bent portion B is enlarged, the bent portion B is bent in a plurality of steps (see the configuration shown in FIG. 7 in the first embodiment).

図１３（Ｂ）で示すマスクパターン２０００は、その形状が、図１３（Ａ）で示す半導体層１０、半導体層１１に反映される。その場合、マスクパターン２０００と相似の形状が転写されても良いが、マスクパターン２０００の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン２０００よりもさらにパターン形状をなめらかにした丸め部を設けても良い。   The shape of the mask pattern 2000 shown in FIG. 13B is reflected in the semiconductor layers 10 and 11 shown in FIG. In that case, a shape similar to the mask pattern 2000 may be transferred, but it may be transferred so that the corners of the mask pattern 2000 are further rounded. That is, you may provide the round part which made the pattern shape smoother than the mask pattern 2000 further.

半導体層１０、半導体層１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図１４（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１２、ゲート配線１３、ゲート配線１４を形成する。ゲート配線１２は半導体層１０に対応して形成される。ゲート配線１３は半導体層１０、半導体層１１に対応して形成される。また、ゲート配線１４は半導体層１０、半導体層１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込まれる。   An insulating layer containing at least part of silicon oxide or silicon nitride is formed over the semiconductor layer 10 and the semiconductor layer 11. One purpose of forming this insulating layer is a gate insulating layer. Then, as illustrated in FIG. 14A, the gate wiring 12, the gate wiring 13, and the gate wiring 14 are formed so as to partially overlap the semiconductor layer. The gate wiring 12 is formed corresponding to the semiconductor layer 10. The gate wiring 13 is formed corresponding to the semiconductor layer 10 and the semiconductor layer 11. The gate wiring 14 is formed corresponding to the semiconductor layer 10 and the semiconductor layer 11. As the gate wiring, a metal layer or a highly conductive semiconductor layer is formed, and the shape thereof is formed over the insulating layer by a photolithography technique.

このゲート配線を形成するためのフォトマスクは、図１４（Ｂ）に示すマスクパターン２１００を備えている。このマスクパターン２１００は、角部において一辺が１０μｍ以下または配線の線幅の１／２以下で線幅の１／５以上の大きさの直角三角形を切り取るように面取りされている。図１４（Ｂ）で示すマスクパターン２１００は、その形状が、図１４（Ａ）で示すゲート配線１２、ゲート配線１３、ゲート配線１４に反映される。その場合、マスクパターン２１００と相似の形状が転写されても良いが、マスクパターン２１００の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン２１００よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線１２、ゲート配線１３、ゲート配線１４の角部は、丸みをおびていてもよい。角部の外側はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、角部の内側では、たとえ洗浄のときにできた微粉であっても、それが角に集まりやすいのを洗い流す。その結果、歩留まり向上が非常に期待できるという効果を有する。   A photomask for forming this gate wiring is provided with a mask pattern 2100 shown in FIG. The mask pattern 2100 is chamfered so as to cut out a right-angled triangle having a side of 10 μm or less at the corner or 1/2 or less of the line width of the wiring and 1/5 or more of the line width. The shape of the mask pattern 2100 illustrated in FIG. 14B is reflected in the gate wiring 12, the gate wiring 13, and the gate wiring 14 illustrated in FIG. In that case, a shape similar to the mask pattern 2100 may be transferred, or the corner of the mask pattern 2100 may be transferred so as to be further rounded. That is, a rounded portion having a smoother pattern shape than the mask pattern 2100 may be provided. That is, the corners of the gate wiring 12, the gate wiring 13, and the gate wiring 14 may be rounded. The outside of the corner portion suppresses the generation of fine powder due to abnormal discharge during dry etching by plasma, and the inside of the corner portion is washed away even if it is a fine powder formed at the time of cleaning that tends to gather at the corner. As a result, the yield can be greatly improved.

層間絶縁層はゲート配線１２、ゲート配線１３、ゲート配線１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線１２、ゲート配線１３、ゲート配線１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分など薄膜トランジスタ（ＴＦＴ）にとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。   The interlayer insulating layer is a layer formed next to the gate wiring 12, the gate wiring 13, and the gate wiring 14. The interlayer insulating layer is formed using an inorganic insulating material such as silicon oxide or an organic insulating material such as polyimide or acrylic resin. An insulating layer such as silicon nitride or silicon nitride oxide may be interposed between the interlayer insulating layer and the gate wiring 12, the gate wiring 13, and the gate wiring 14. An insulating layer such as silicon nitride or silicon nitride oxide may be provided over the interlayer insulating layer. This insulating layer can prevent the semiconductor layer and the gate insulating layer from being contaminated by impurities that are not good for the thin film transistor (TFT) such as exogenous metal ions and moisture.

層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図１５（Ａ）で示すように、半導体層１０や半導体層１１と一部が重なるように配線１５、配線１６、配線１７、配線１８、配線１９、配線２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、他の配線とのコンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。   Openings are formed in predetermined positions in the interlayer insulating layer. For example, it is provided corresponding to the gate wiring or semiconductor layer in the lower layer. A wiring layer formed of one or more layers of metal or metal compound is formed with a mask pattern by a photolithography technique and formed into a predetermined pattern by etching. Then, as illustrated in FIG. 15A, the wiring 15, the wiring 16, the wiring 17, the wiring 18, the wiring 19, and the wiring 20 are formed so as to partially overlap the semiconductor layer 10 and the semiconductor layer 11. A wiring connects between specific elements. The wiring does not connect a specific element with a straight line, but includes a bent portion due to layout restrictions. In addition, the wiring width changes in a contact portion with another wiring or in another region. In the contact portion, when the contact hole is equal to or larger than the wiring width, the wiring width is changed to widen at that portion.

この配線１５乃至配線２０を形成するためのフォトマスクは、図１５（Ｂ）に示すマスクパターン２２００を備えている。この場合においても、マスクパターンは、角部において一辺が１０μｍ以下または配線の線幅の１／２以下で線幅の１／５以上の大きさの直角三角形を切り取るように面取りされる。更に、角部に丸みをおびさせてもよい。このような配線は、角部の外側はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、角部の内側では、たとえ洗浄のときにできた微粉であっても、それが角に集まりやすいのを洗い流す。その結果、歩留まり向上が非常に期待できるという効果を有する。配線の角部が丸みをおびることにより、配線の電気伝導を良好にする効果が期待できる。また、多数の配線を平行に設けた構造において、角部が丸みをおびた配線を用いることは、ゴミを洗い流すのにきわめて好都合である。   A photomask for forming the wirings 15 to 20 includes a mask pattern 2200 shown in FIG. Also in this case, the mask pattern is chamfered so as to cut out a right triangle having a side of 10 μm or less at the corner or 1/2 or less of the line width of the wiring and 1/5 or more of the line width. Further, the corner may be rounded. In such wiring, the outside of the corners suppresses the generation of fine powder due to abnormal discharge during dry etching with plasma, and even inside the corner, even if it is fine powder generated during cleaning, it is in the corner. Wash away things that are easy to get together. As a result, the yield can be greatly improved. Since the corners of the wiring are rounded, an effect of improving the electrical conduction of the wiring can be expected. Further, in a structure in which a large number of wirings are provided in parallel, it is very convenient to wash out dust by using wirings with rounded corners.

図１５（Ａ）には、Ｎチャネル型のトランジスタ２１、Ｎチャネル型のトランジスタ２２、Ｎチャネル型のトランジスタ２３、Ｎチャネル型のトランジスタ２４、Ｐチャネル型のトランジスタ２５、Ｐチャネル型のトランジスタ２６が形成されている。Ｎチャネル型のトランジスタ２３とＰチャネル型のトランジスタ２５はインバータ２７を構成している。Ｎチャネル型のトランジスタ２４とＰチャネル型のトランジスタ２６はインバータ２８を構成している。この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。   FIG. 15A shows an N-channel transistor 21, an N-channel transistor 22, an N-channel transistor 23, an N-channel transistor 24, a P-channel transistor 25, and a P-channel transistor 26. Is formed. The N channel type transistor 23 and the P channel type transistor 25 constitute an inverter 27. The N channel type transistor 24 and the P channel type transistor 26 constitute an inverter 28. The circuit including these six transistors forms an SRAM. An insulating layer such as silicon nitride or silicon oxide may be formed over these transistors.

本実施例は、上記の実施の形態、実施例１乃至実施例３と自由に組み合わせることができる。   This embodiment can be freely combined with the above embodiment mode and Embodiments 1 to 3.

本発明の半導体装置２０１の一実施例を図１７に示す。図１７（Ａ）は半導体装置２０１の展開図であり、図１７（Ｂ）は図１７（Ａ）のＡ−Ｂにおける断面図である。本実施例では、複数のアンテナを有する半導体装置２０１において、特に薄膜トランジスタを有する層上に形成されたアンテナと、パッチアンテナとを有する半導体装置２０１の構造について説明する。   One embodiment of the semiconductor device 201 of the present invention is shown in FIG. 17A is a development view of the semiconductor device 201, and FIG. 17B is a cross-sectional view taken along line AB of FIG. 17A. In this embodiment, a structure of a semiconductor device 201 having a plurality of antennas, particularly an antenna formed over a layer having a thin film transistor and a patch antenna will be described.

実施例１で示した素子群６０１の作製方法と同様に、絶縁性基板７１０１上に薄膜トランジスタを有する層７１０２が形成される。薄膜トランジスタを有する層７１０２上に層間絶縁層７１８２が形成される。層間絶縁層７１８２上に第１のアンテナ７１８１が形成される。第１のアンテナ７１８１上には絶縁層７１８３が形成され、絶縁層７１８３の表面に接続端子７１８４が形成される。   In a manner similar to the method for manufacturing the element group 601 described in Embodiment 1, a layer 7102 including a thin film transistor is formed over the insulating substrate 7101. An interlayer insulating layer 7182 is formed over the layer 7102 having a thin film transistor. A first antenna 7181 is formed over the interlayer insulating layer 7182. An insulating layer 7183 is formed over the first antenna 7181, and a connection terminal 7184 is formed on the surface of the insulating layer 7183.

一部に接続端子７１８４が露出した絶縁層７１８３と第２のアンテナであるパッチアンテナ７１０３とが、異方性導電接着材７１０４により固着される。また、接続端子７１８４とパッチアンテナの給電体層７１１３とが、異方性導電接着材７１０４に分散される導電性粒子で電気的に接続される。接続端子７１８４と薄膜トランジスタを有する層７１０２に形成される第１の薄膜トランジスタ７１８５とが電気的に接続される。また、薄膜トランジスタを有する層７１０２に形成される第２の薄膜トランジスタ７１８６と第１のアンテナ７１８１とが電気的に接続される。なお、異方性導電接着材の代わりに、導電性ペーストを硬化した導電層を用いてもよい。   An insulating layer 7183 in which the connection terminal 7184 is partially exposed and a patch antenna 7103 which is a second antenna are fixed by an anisotropic conductive adhesive 7104. Further, the connection terminal 7184 and the power supply layer 7113 of the patch antenna are electrically connected by conductive particles dispersed in the anisotropic conductive adhesive 7104. The connection terminal 7184 and the first thin film transistor 7185 formed in the thin film transistor layer 7102 are electrically connected. In addition, the second thin film transistor 7186 formed in the layer 7102 having a thin film transistor and the first antenna 7181 are electrically connected. Note that a conductive layer obtained by curing a conductive paste may be used instead of the anisotropic conductive adhesive.

第１のアンテナ７１８１は、アルミニウム、銅、銀を含む金属材料で形成する。例えば、銅又は銀のペースト状組成物を、スクリーン印刷、オフセット印刷、インクジェット方式の印刷法で形成することができる。また、スパッタリングなどでアルミニウム膜を形成し、エッチング加工により形成しても良い。その他、電解メッキ法、無電解メッキ法を用いて形成しても良い。   The first antenna 7181 is formed using a metal material containing aluminum, copper, or silver. For example, a copper or silver paste composition can be formed by screen printing, offset printing, or an ink jet printing method. Alternatively, an aluminum film may be formed by sputtering or the like and formed by etching. In addition, you may form using an electroplating method and an electroless-plating method.

なお、第１のアンテナ７１８１を省略することも可能である。   Note that the first antenna 7181 can be omitted.

ここでは、第１のアンテナ７１８１の形状は、図１８（Ａ）に示すように方形コイル状である。   Here, the first antenna 7181 has a rectangular coil shape as shown in FIG.

第１のアンテナ７１８１の形状について図１８を用いて説明する。図１８は、層間絶縁層７１８２及びその上に形成されたアンテナを示す上面図である。本実施例では、図１７（Ａ）及び図１８（Ａ）に示すように、第１のアンテナ７１８１は方形コイル状７１８１ａであるがこの形状に限定されるものではない。円形コイル状としてもよい。また、図１８（Ｂ）に示すように方形ループ状７１８１ｂのアンテナとすることができる。また、円形ループ状アンテナとすることができる。また、図１８（Ｃ）に示すように直線型ダイポール状７１８１ｃのアンテナとすることができる。また、曲線型ダイポール状のアンテナとすることができる。   The shape of the first antenna 7181 will be described with reference to FIG. FIG. 18 is a top view showing the interlayer insulating layer 7182 and the antenna formed thereon. In this embodiment, as shown in FIGS. 17A and 18A, the first antenna 7181 has a rectangular coil shape 7181a, but is not limited to this shape. It may be a circular coil. Further, as shown in FIG. 18B, a square loop antenna 7181b can be obtained. Moreover, it can be set as a circular loop antenna. Further, as shown in FIG. 18C, a linear dipole-shaped antenna 7181c can be obtained. Moreover, it can be set as a curved dipole antenna.

このように複数のアンテナを設けることで、一つの半導体装置で複数の異なる周波数の電波を受信することが可能なマルチバンド対応の半導体装置を形成することができる。   By providing a plurality of antennas in this way, a multiband semiconductor device capable of receiving a plurality of radio waves having different frequencies with a single semiconductor device can be formed.

本実施例は、上記の実施の形態、実施例１乃至実施例４と自由に組み合わせることができる。   This embodiment can be freely combined with the above embodiment mode and Embodiments 1 to 4.

本実施例では、本発明の半導体装置２０１の用途について図９及び図１０を用いて説明する。半導体装置２０１は、例えば、紙幣、硬貨、有価証券、無記名債券類、証書類（運転免許証や住民票等、図１０（Ａ）参照）に設けて使用することができる。また、包装用容器類（包装紙やボトル等、図１０（Ｂ）参照）、ＤＶＤソフトやＣＤやビデオテープ等の記録媒体（図１０（Ｃ）参照）に設けて使用することができる。また、車やバイクや自転車等の乗物類（図１０（Ｄ）参照）、鞄や眼鏡等の身の回り品（図１０（Ｅ）参照）、食品類、衣類、生活用品類、電子機器等に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置、テレビジョン装置（単にテレビまたはテレビ受像器とも呼ぶ）および携帯電話機等を指す。   In this embodiment, the use of the semiconductor device 201 of the present invention will be described with reference to FIGS. The semiconductor device 201 can be used by being provided, for example, in banknotes, coins, securities, bearer bonds, or certificates (such as a driver's license or a resident's card, see FIG. 10A). Further, it can be used by being provided in a packaging container (wrapping paper, bottle, etc., see FIG. 10B), a recording medium such as DVD software, CD, or video tape (see FIG. 10C). Also provided in vehicles such as cars, motorcycles and bicycles (see FIG. 10D), personal items such as bags and glasses (see FIG. 10E), foods, clothing, daily necessities, electronic devices, etc. Can be used. Electronic devices refer to liquid crystal display devices, EL (electroluminescence) display devices, television devices (also simply referred to as televisions or television receivers), cellular phones, and the like.

半導体装置２０１は、物品の表面に貼り付けたり、物品に埋め込んだりして物品に固定することができる。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に半導体装置２０１を設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置２０１を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置２０１を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物に無線タグを埋め込むことによって、生まれた年や性別または種類等を容易に識別することが可能となる。   The semiconductor device 201 can be fixed to the article by being attached to the surface of the article or embedded in the article. For example, a book may be embedded in paper, and a package made of an organic resin may be embedded in the organic resin. Forgery can be prevented by providing the semiconductor device 201 for bills, coins, securities, bearer bonds, certificates, and the like. Further, by providing the semiconductor device 201 in packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., it is possible to improve the efficiency of inspection systems and rental store systems. . In addition, forgery and theft can be prevented by providing the semiconductor device 201 in the vehicles. Moreover, by embedding it in creatures such as animals, it is possible to easily identify individual creatures. For example, by burying a wireless tag in a living creature such as livestock, it is possible to easily identify the year of birth, sex, type, or the like.

以上のように、本発明の半導体装置２０１は物品（生き物を含む）であればどのようなものにでも設けて使用することができる。   As described above, the semiconductor device 201 of the present invention can be provided and used for any article (including a living thing).

半導体装置２０１は、無線通信によるデータの送受信が可能である点、様々な形状に加工可能である点、選択する周波数によっては、指向性が広く、認識範囲が広い点等の様々な利点を有する。   The semiconductor device 201 has various advantages such as that it can transmit and receive data by wireless communication, can be processed into various shapes, and has a wide directivity and wide recognition range depending on the selected frequency. .

次に、半導体装置２０１を用いたシステムの一形態について、図９を用いて説明する。表示部５２１を含む携帯端末の側面には、リーダ／ライタ５２０が設けられ、物品Ａ５２２の側面には本発明の半導体装置５２３が設けられ、物品Ｂ５３２の上面には本発明の半導体装置５３１が設けられている（図９（Ａ）参照）。物品Ａ５２２が含む半導体装置５２３にリーダ／ライタ５２０をかざすと、表示部５２１に物品Ａ５２２の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴、商品の説明等の商品に関する情報が表示される。物品Ｂ５３２が含む半導体装置５３１にリーダ／ライタ５２０をかざすと、表示部５２１に物品Ｂ５３２の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴、商品の説明等の商品に関する情報が表示される。   Next, one mode of a system using the semiconductor device 201 is described with reference to FIGS. A reader / writer 520 is provided on the side surface of the portable terminal including the display portion 521, the semiconductor device 523 of the present invention is provided on the side surface of the article A 522, and the semiconductor device 531 of the present invention is provided on the upper surface of the article B 532. (See FIG. 9A). When the reader / writer 520 is held over the semiconductor device 523 included in the article A522, information about the article such as the raw material and origin of the article A522, the inspection result for each production process, the history of distribution process, and the explanation of the article is displayed on the display unit 521. The When the reader / writer 520 is held over the semiconductor device 531 included in the article B532, information on the product such as the raw material and origin of the article B532, the inspection result for each production process, the history of the distribution process, and the description of the product is displayed on the display unit 521. The

図９（Ａ）に示すシステムを利用したビジネスモデルの一例を示す。説明には図９（Ｂ）のフローチャートを用いる。携帯端末において、食物アレルギーの情報を入力しておく（ステップ１）。食物アレルギーの情報とは、所定の人物が食物アレルギー反応を起こす原材料等の情報である。携帯端末に設けられたリーダ／ライタ５２０によって、前述のとおり物品Ａ５２２の情報を取得する（ステップ２）。ここで、物品Ａ５２２は食品であるとする。物品Ａ５２２の情報には物品Ａ５２２の原材料の情報が含まれる。食物アレルギーの情報と取得した物品Ａ５２２の原材料の情報とを比較し、一致する材料があるか否かを判断する（ステップ３）。一致する材料がある場合、所定の人物は物品Ａに対してアレルギー反応を起こす危険性があるとし、携帯端末の使用者に注意を呼びかける（ステップ４）。一致する材料がない場合、所定の人物は物品Ａに対してアレルギー反応を起こす危険性が少ないとし、携帯端末の使用者にその旨（安全である旨）を知らせる（ステップ５）。ステップ４やステップ５において、携帯端末の使用者に情報を知らせる方法は、携帯端末の表示部５２１に表示を行う方法であっても良いし、携帯端末のアラーム等を鳴らす方法であっても良い。   An example of a business model using the system shown in FIG. The flowchart of FIG. 9B is used for the description. Information on food allergy is input in the portable terminal (step 1). The information on food allergy is information on raw materials that cause a food allergic reaction of a predetermined person. Information on the article A 522 is acquired as described above by the reader / writer 520 provided in the portable terminal (step 2). Here, it is assumed that the article A522 is food. The information on the article A522 includes information on the raw material of the article A522. The food allergy information is compared with the acquired raw material information of the article A522, and it is determined whether there is a matching material (step 3). If there is a matching material, the predetermined person is in danger of causing an allergic reaction to the article A, and calls attention to the user of the portable terminal (step 4). If there is no matching material, it is determined that the predetermined person is less likely to cause an allergic reaction to the article A, and the user of the portable terminal is notified of this fact (safe) (step 5). In step 4 or step 5, the method of notifying the user of the mobile terminal of information may be a method of displaying on the display unit 521 of the mobile terminal or a method of sounding an alarm of the mobile terminal. .

本発明の半導体装置２０１は過電圧を防止するため信頼性が高く、且つサイズを小さくすることができる。よって、本発明により、半導体装置２０１を搭載することができるものの範囲が広がり、多様なシステムを実現することができる。こうして、高機能化と高付加価値化を実現したシステムを提供することができる。   The semiconductor device 201 of the present invention has high reliability and can be reduced in size in order to prevent overvoltage. Therefore, according to the present invention, the range in which the semiconductor device 201 can be mounted is expanded, and various systems can be realized. In this way, it is possible to provide a system that realizes high functionality and high added value.

本実施例は、上記の実施の形態、実施例１乃至実施例５と自由に組み合わせることができる。   This embodiment can be freely combined with the above embodiment mode and Embodiments 1 to 5.

本発明の半導体装置の構成を示す図。FIG. 11 illustrates a structure of a semiconductor device of the present invention. 従来の半導体装置の構成を示す図。FIG. 10 shows a structure of a conventional semiconductor device. 本発明の半導体装置の構成を示す図。FIG. 11 illustrates a structure of a semiconductor device of the present invention. 本発明の半導体装置のマスク図面の一部を示す図。FIG. 9 is a diagram showing a part of a mask drawing of a semiconductor device of the present invention. 本発明の半導体装置のアンテナの構成を示す図。FIG. 6 illustrates a structure of an antenna of a semiconductor device of the present invention. 本発明の半導体装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a semiconductor device of the present invention. 半導体装置の配線の引き回し方法を示す図。FIG. 6 is a diagram showing a wiring method of a semiconductor device. 本発明の半導体装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の用途を示す図。FIG. 13 shows a use of a semiconductor device of the present invention. 本発明の半導体装置の用途を示す図。FIG. 13 shows a use of a semiconductor device of the present invention. 本発明の半導体装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法を示す図。4A and 4B illustrate a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置のマスク図面の一部及び等価回路を示す図。4A and 4B show part of a mask drawing and an equivalent circuit of a semiconductor device of the present invention. 本発明の半導体装置の構成を示す図。FIG. 11 illustrates a structure of a semiconductor device of the present invention. 本発明の半導体装置のアンテナの構成を示す図。FIG. 6 illustrates a structure of an antenna of a semiconductor device of the present invention.

符号の説明Explanation of symbols

１０ 半導体層
１１ 半導体層
１２ ゲート配線
１３ ゲート配線
１４ ゲート配線
１５ 配線
１６ 配線
１７ 配線
１８ 配線
１９ 配線
２０ 配線
２１ トランジスタ
２２ トランジスタ
２３ トランジスタ
２４ トランジスタ
２５ トランジスタ
２６ トランジスタ
２７ インバータ
２８ インバータ
１０１ アナログ回路部
１０２ デジタル回路部（ロジック回路部）
２０１ 半導体装置
２０２ アンテナ
２０３ 高周波回路
２０４ 電源回路
２０５ リセット回路
２０６ クロック発生回路
２０７ データ復調回路
２０８ データ変調回路
２０９ 制御回路
２１０ メモリ回路
２１１ 半導体集積回路
２２０ 共振容量
２２１ 第一の帯域フィルタ
２２２ 第二の帯域フィルタ
２２３ 第一の整流回路
２２４ 保持容量
２２５ 第二の整流回路
２２６ 制御回路内回路
２２７ インバータ
２２８ 第一の抵抗素子
２２９ 第二の抵抗素子
２３０ 第一の容量素子
２３１ 第二の容量素子
２３２ Ｎ型トランジスタ
２３３ Ｎ型トランジスタ
２３４ Ｎ型トランジスタ
２３５ Ｎ型トランジスタ
３０１ 半導体装置
３０２ アンテナ
３０３ 高周波回路
３０４ａ 電源回路
３０４ｂ リミッタ回路
３０４ｃ リセット回路
３０４ｄ クロック発生回路
３０５ データ復調回路
３０６ データ変調回路
３０７ 制御回路
３０８ メモリ回路
３０９ 半導体集積回路
４０２ 第２導電層
４０３ 第１導電層
４０４ 配線
４０５ 半導体層
４０６ 不純物領域
４０７ 不純物領域
４０８ 絶縁層
４０９ ゲート電極
４１０ 不純物領域
４１１ 不純物領域
４１２ 不純物領域
５２０ リーダ／ライタ
５２１ 表示部
５２２ 物品Ａ
５２３ 半導体装置
５３１ 半導体装置
５３２ 物品Ｂ
６００ 基板
６０１ 素子群
６０２ 端子部
６０３ 導電性粒子
６０４ 樹脂
６１０ 基板
６６１ 下地層
６６２ 半導体層
６６２ａ チャネル形成領域
６６２ｂ 不純物領域
６６２ｃ 低濃度不純物領域
６６３ 第１の絶縁層
６６４ ゲート電極
６６５ 第３の絶縁層
６６６ 配線
６６７ 第２の絶縁層
６６８ 第４の絶縁層
７０１ フレキシブル基板
７２０ 無線タグ
９０１ 保護層
９０２ アンテナ
９０３ 保護層
９０４ 素子群
９０５ ソース及びドレインの一方
９０６ ソース及びドレインの他方
９０７ ゲート電極
９８０ 基板
９８１ トランジスタ
１１０１ アナログ回路部
１１０２ デジタル回路部（ロジック回路部）
１２０１ａ 角部
１２０１ｂ 角部
１２０１ｃ 角部
１２０２ａ 角部
１２０２ｂ 角部
１２０２ｃ 角部
２０００ マスクパターン
２１００ マスクパターン
２２００ マスクパターン
２００１ トランジスタ
２００２ トランジスタ
２００３ トランジスタ
２００４ 容量素子
２００５ 抵抗素子
３００３ 厚さ
３００４ キャリアの移動方向
３００５ 方向
３０１１ 配線
３０１２ 配線
３０１３ 配線
３０１４ コンタクトホール
５０００ａ 端子
５０００ｂ 端子
５００１ａ Ｎ型半導体層
５００１ｂ Ｐ型半導体層
５００２ コンタクトホール
５００３ 第１の配線
５００４ 第２の配線
５５０１ Ｐ型トランジスタ
５５０２ Ｎ型トランジスタ
５５５０ Ｎ型トランジスタ
７１０１ 絶縁性基板
７１０２ 層
７１０３ パッチアンテナ
７１０４ 異方性導電接着材
７１１３ 給電体層
７１８１ 第１のアンテナ
７１８１ａ 方形コイル状
７１８１ｂ 方形ループ状
７１８１ｃ 直線型ダイポール状
７１８２ 層間絶縁層
７１８３ 絶縁層
７１８４ 接続端子
７１８５ 第１の薄膜トランジスタ
７１８６ 第２の薄膜トランジスタ DESCRIPTION OF SYMBOLS 10 Semiconductor layer 11 Semiconductor layer 12 Gate wiring 13 Gate wiring 14 Gate wiring 15 Wiring 16 Wiring 17 Wiring 18 Wiring 19 Wiring 20 Wiring 21 Transistor 22 Transistor 23 Transistor 24 Transistor 25 Transistor 26 Transistor 27 Inverter 28 Inverter 101 Analog circuit section 102 Digital circuit Part (logic circuit part)
201 Semiconductor Device 202 Antenna 203 High Frequency Circuit 204 Power Supply Circuit 205 Reset Circuit 206 Clock Generation Circuit 207 Data Demodulation Circuit 208 Data Modulation Circuit 209 Control Circuit 210 Memory Circuit 211 Semiconductor Integrated Circuit 220 Resonance Capacitance 221 First Bandpass Filter 222 Second Band Filter 223 First rectifier circuit 224 Holding capacitor 225 Second rectifier circuit 226 Control circuit 227 Inverter 228 First resistor element 229 Second resistor element 230 First capacitor element 231 Second capacitor element 232 N-type Transistor 233 N-type transistor 234 N-type transistor 235 N-type transistor 301 Semiconductor device 302 Antenna 303 High-frequency circuit 304a Power supply circuit 304b Limiter circuit 304c Reset circuit 304d Clock generation circuit 305 Data demodulating circuit 306 data modulating circuit 307 control circuit 308 memory circuit 309 semiconductor integrated circuit 402 second conductive layer 403 first conductive layer 404 wiring 405 semiconductor layer 406 impurity region 407 impurity region 408 insulating layer 409 gate electrode 410 impurity region 411 impurity Region 412 Impurity region 520 Reader / writer 521 Display unit 522 Article A
523 Semiconductor device 531 Semiconductor device 532 Article B
600 Substrate 601 Element group 602 Terminal portion 603 Conductive particle 604 Resin 610 Substrate 661 Underlayer 662 Semiconductor layer 662a Channel formation region 662b Impurity region 662c Low-concentration impurity region 663 First insulating layer 664 Gate electrode 665 Third insulating layer 666 Wiring 667 Second insulating layer 668 Fourth insulating layer 701 Flexible substrate 720 Wireless tag 901 Protective layer 902 Antenna 903 Protective layer 904 Element group 905 Source and drain 906 Source and drain 907 Gate electrode 980 Substrate 981 Transistor 1101 Analog circuit part 1102 Digital circuit part (logic circuit part)
1201a corner 1201b corner 1201c corner 1202a corner 1202b corner 1202c corner 2000 mask pattern 2100 mask pattern 2200 mask pattern 2001 transistor 2002 transistor 2003 transistor 2004 capacitor element 2005 resistor element 3003 thickness 3004 carrier moving direction 3005 direction 3011 Wiring 3012 Wiring 3013 Wiring 3014 Contact hole 5000a Terminal 5000b Terminal 5001a N-type semiconductor layer 5001b P-type semiconductor layer 5002 Contact hole 5003 First wiring 5004 Second wiring 5501 P-type transistor 5502 N-type transistor 5550 N-type transistor 7101 Insulating Substrate 7102 Layer 7103 Patch antenna 7104 Anisotropic conductive adhesive 7113 Layer 7181 first antenna 7181a square coiled 7181b square loop shape 7181c linear dipole shape 7182 interlayer insulating layer 7183 insulating layer 7184 connection terminal 7185 first thin film transistor 7186 second thin film transistor

Claims (13)

無線通信によりデータの交信を行う半導体装置において、
アナログ回路部とデジタル回路部とを有し、
前記アナログ回路部には無線信号が入力され、
前記デジタル回路部には前記アナログ回路部からの出力信号が入力され、
前記アナログ回路部に含まれるトランジスタのゲート長は、前記デジタル回路部に含まれるトランジスタのゲート長以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
It has an analog circuit part and a digital circuit part,
A radio signal is input to the analog circuit unit,
An output signal from the analog circuit unit is input to the digital circuit unit,
The semiconductor device according to claim 1, wherein a gate length of a transistor included in the analog circuit portion is equal to or greater than a gate length of a transistor included in the digital circuit portion. 無線通信によりデータの交信を行う半導体装置において、
アナログ回路部とデジタル回路部とを有し、
前記アナログ回路部には無線信号が入力され、
前記デジタル回路部には前記アナログ回路部からの出力信号が入力され、
前記アナログ回路部は、前記無線信号を用いて直流電圧を発生する電源回路と、前記無線信号を復調するデータ復調回路とを有し、
前記電源回路及び前記データ復調回路に含まれるトランジスタのゲート長は、前記デジタル回路部に含まれるトランジスタのゲート長以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
It has an analog circuit part and a digital circuit part,
A radio signal is input to the analog circuit unit,
An output signal from the analog circuit unit is input to the digital circuit unit,
The analog circuit unit includes a power supply circuit that generates a DC voltage using the wireless signal, and a data demodulation circuit that demodulates the wireless signal,
A semiconductor device, wherein a gate length of a transistor included in the power supply circuit and the data demodulation circuit is equal to or greater than a gate length of a transistor included in the digital circuit portion. 無線通信によりデータの交信を行う半導体装置において、
アナログ回路部とデジタル回路部とを有し、
前記アナログ回路部には無線信号が入力され、
前記デジタル回路部には前記アナログ回路部からの出力信号が入力され、
前記アナログ回路部は、前記無線信号を用いて直流電圧を発生する電源回路と、前記無線信号を復調するデータ復調回路とを有し、
前記電源回路及び前記データ復調回路に含まれるトランジスタのうち、前記電源回路の入力に接続されたトランジスタ及び前記データ復調回路の入力に接続されたトランジスタのゲート長は、前記デジタル回路部に含まれるトランジスタのゲート長以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
It has an analog circuit part and a digital circuit part,
A radio signal is input to the analog circuit unit,
An output signal from the analog circuit unit is input to the digital circuit unit,
The analog circuit unit includes a power supply circuit that generates a DC voltage using the wireless signal, and a data demodulation circuit that demodulates the wireless signal,
Of the transistors included in the power supply circuit and the data demodulation circuit, the transistor connected to the input of the power supply circuit and the gate length of the transistor connected to the input of the data demodulation circuit are transistors included in the digital circuit section. A semiconductor device characterized by having a gate length equal to or longer than the above. 無線通信によりデータの交信を行う半導体装置において、
アナログ回路部を有し、
前記アナログ回路部には無線信号が入力され、
前記アナログ回路部は、前記無線信号を用いて直流電圧を発生する電源回路と、前記無線信号を復調するデータ復調回路と、前記データ復調回路の出力を用いてクロックを生成するクロック発生回路とを有し、
前記電源回路及び前記データ復調回路に含まれるトランジスタのゲート長は、前記クロック発生回路に含まれるトランジスタのゲート長以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
Has an analog circuit part,
A radio signal is input to the analog circuit unit,
The analog circuit unit includes a power supply circuit that generates a DC voltage using the radio signal, a data demodulation circuit that demodulates the radio signal, and a clock generation circuit that generates a clock using an output of the data demodulation circuit. Have
A semiconductor device, wherein a gate length of a transistor included in the power supply circuit and the data demodulation circuit is equal to or greater than a gate length of a transistor included in the clock generation circuit. 無線通信によりデータの交信を行う半導体装置において、
アナログ回路部を有し、
前記アナログ回路部には無線信号が入力され、
前記アナログ回路部は、前記無線信号を用いて直流電圧を発生する電源回路と、前記無線信号を復調するデータ復調回路と、前記データ復調回路の出力を用いてクロックを生成するクロック発生回路とを有し、
前記電源回路及び前記データ復調回路に含まれるトランジスタのうち、前記電源回路の入力に接続されたトランジスタ及び前記データ復調回路の入力に接続されたトランジスタのゲート長は、前記クロック発生回路に含まれるトランジスタのゲート長以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
Has an analog circuit part,
A radio signal is input to the analog circuit unit,
The analog circuit unit includes a power supply circuit that generates a DC voltage using the radio signal, a data demodulation circuit that demodulates the radio signal, and a clock generation circuit that generates a clock using an output of the data demodulation circuit. Have
Of the transistors included in the power supply circuit and the data demodulation circuit, the transistor connected to the input of the power supply circuit and the gate length of the transistor connected to the input of the data demodulation circuit are transistors included in the clock generation circuit. A semiconductor device characterized by having a gate length equal to or longer than the above. 無線通信によりデータの交信を行う半導体装置において、
アナログ回路部とデジタル回路部とを有し、
前記アナログ回路部には無線信号が入力され、
前記デジタル回路部には前記アナログ回路部からの出力信号が入力され、
前記アナログ回路部に含まれるトランジスタのゲート長は、前記デジタル回路部に含まれるトランジスタのゲート長の２倍以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
It has an analog circuit part and a digital circuit part,
A radio signal is input to the analog circuit unit,
An output signal from the analog circuit unit is input to the digital circuit unit,
The semiconductor device according to claim 1, wherein a gate length of a transistor included in the analog circuit portion is twice or more a gate length of a transistor included in the digital circuit portion. 無線通信によりデータの交信を行う半導体装置において、
アナログ回路部とデジタル回路部とを有し、
前記アナログ回路部には無線信号が入力され、
前記デジタル回路部には前記アナログ回路部からの出力信号が入力され、
前記アナログ回路部は、前記無線信号を用いて直流電圧を発生する電源回路と、前記無線信号を復調するデータ復調回路とを有し、
前記電源回路及び前記データ復調回路に含まれるトランジスタのゲート長は、前記デジタル回路部に含まれるトランジスタのゲート長の２倍以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
It has an analog circuit part and a digital circuit part,
A radio signal is input to the analog circuit unit,
An output signal from the analog circuit unit is input to the digital circuit unit,
The analog circuit unit includes a power supply circuit that generates a DC voltage using the wireless signal, and a data demodulation circuit that demodulates the wireless signal,
The semiconductor device according to claim 1, wherein a gate length of a transistor included in the power supply circuit and the data demodulation circuit is at least twice as long as a gate length of a transistor included in the digital circuit portion. 無線通信によりデータの交信を行う半導体装置において、
アナログ回路部とデジタル回路部とを有し、
前記アナログ回路部には無線信号が入力され、
前記デジタル回路部には前記アナログ回路部からの出力信号が入力され、
前記アナログ回路部は、前記無線信号を用いて直流電圧を発生する電源回路と、前記無線信号を復調するデータ復調回路とを有し、
前記電源回路及び前記データ復調回路に含まれるトランジスタのうち、前記電源回路の入力に接続されたトランジスタ及び前記データ復調回路の入力に接続されたトランジスタのゲート長は、前記デジタル回路部に含まれるトランジスタのゲート長の２倍以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
It has an analog circuit part and a digital circuit part,
A radio signal is input to the analog circuit unit,
An output signal from the analog circuit unit is input to the digital circuit unit,
The analog circuit unit includes a power supply circuit that generates a DC voltage using the wireless signal, and a data demodulation circuit that demodulates the wireless signal,
Of the transistors included in the power supply circuit and the data demodulation circuit, the transistor connected to the input of the power supply circuit and the gate length of the transistor connected to the input of the data demodulation circuit are transistors included in the digital circuit section. A semiconductor device characterized by having a gate length of 2 times or more. 無線通信によりデータの交信を行う半導体装置において、
アナログ回路部を有し、
前記アナログ回路部には無線信号が入力され、
前記アナログ回路部は、前記無線信号を用いて直流電圧を発生する電源回路と、前記無線信号を復調するデータ復調回路と、前記データ復調回路の出力を用いてクロックを生成するクロック発生回路とを有し、
前記電源回路及び前記データ復調回路のトランジスタに含まれるゲート長は、前記クロック発生回路に含まれるトランジスタのゲート長の２倍以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
Has an analog circuit part,
A radio signal is input to the analog circuit unit,
The analog circuit unit includes a power supply circuit that generates a DC voltage using the radio signal, a data demodulation circuit that demodulates the radio signal, and a clock generation circuit that generates a clock using an output of the data demodulation circuit. Have
A gate length included in transistors of the power supply circuit and the data demodulating circuit is at least twice as long as a gate length of transistors included in the clock generation circuit. 無線通信によりデータの交信を行う半導体装置において、
アナログ回路部を有し、
前記アナログ回路部には無線信号が入力され、
前記アナログ回路部は、前記無線信号を用いて直流電圧を発生する電源回路と、前記無線信号を復調するデータ復調回路と、前記データ復調回路の出力を用いてクロックを生成するクロック発生回路とを有し、
前記電源回路及び前記データ復調回路に含まれるトランジスタのうち、前記電源回路の入力に接続されたトランジスタ及び前記データ復調回路の入力に接続されたトランジスタのゲート長は、前記クロック発生回路に含まれるトランジスタのゲート長の２倍以上であることを特徴とする半導体装置。 In semiconductor devices that communicate data by wireless communication,
Has an analog circuit part,
A radio signal is input to the analog circuit unit,
The analog circuit unit includes a power supply circuit that generates a DC voltage using the radio signal, a data demodulation circuit that demodulates the radio signal, and a clock generation circuit that generates a clock using an output of the data demodulation circuit. Have
Of the transistors included in the power supply circuit and the data demodulation circuit, the transistor connected to the input of the power supply circuit and the gate length of the transistor connected to the input of the data demodulation circuit are transistors included in the clock generation circuit. A semiconductor device characterized by having a gate length of 2 times or more. 請求項１乃至請求項３、請求項６乃至請求項８のいずれか一項において、
前記デジタル回路部はメモリ回路を有することを特徴とする半導体装置。 In any one of Claims 1 to 3 and Claims 6 to 8,
The digital circuit portion includes a memory circuit. 請求項１乃至請求項３、請求項６乃至請求項８のいずれか一項において、
前記アナログ回路部の電源電圧と前記デジタル回路部の電源電圧とは同じであることを特徴とする半導体装置。 In any one of Claims 1 to 3 and Claims 6 to 8,
A power supply voltage of the analog circuit portion and a power supply voltage of the digital circuit portion are the same. 請求項１乃至請求項１２のいずれか一項において、
前記半導体装置と、前記半導体装置と無線通信によって情報の交信を行うリーダ／ライタとを有することを特徴とする無線通信システム。 In any one of Claims 1 to 12,
A wireless communication system comprising: the semiconductor device; and a reader / writer that communicates information with the semiconductor device through wireless communication.
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