JP2007027276A

JP2007027276A - Process for fabricating semiconductor element and semiconductor element

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Publication number: JP2007027276A
Application number: JP2005204730A
Authority: JP
Inventors: Toshiharu Marui; 俊治丸井; Shinichi Hoshi; 真一星
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2005-07-13
Filing date: 2005-07-13
Publication date: 2007-02-01

Abstract

<P>PROBLEM TO BE SOLVED: To reduce current collapse of a GaN based high mobility transistor. <P>SOLUTION: To form a heterostructure layer 20 of AlGaN/GaN on an underlying substrate 10. A gate electrode 52 and an ohmic electrode 54 are then formed on the upper surface 21 of the heterostructure layer 20 using lift-off method. Subsequently, surface cleaning is performed by irradiating the upper surface of the heterostructure layer with NH<SB>3</SB>plasma. NH<SB>3</SB>plasma irradiation may be replaced by N<SB>2</SB>O plasma, O<SB>2</SB>plasma or SiH<SB>4</SB>plasma irradiation. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、半導体素子の製造方法及び半導体素子、特に電流コラプス効果が小さいＧａＮ系高移動度トランジスタに関するものである。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device, and more particularly to a GaN-based high mobility transistor having a small current collapse effect.

ＡｌＧａＮ／ＧａＮへテロ構造を備える高電子移動度電界効果トランジスタ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）デバイス（以下、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴと称することもある。）について、高周波パワーデバイスとしての実用化を目指した開発が進められている。ＧａＮ−ＨＥＭＴには、動作中にオン抵抗の変化が生じる電流コラプスやゲート漏れ電流などの、動作の不安定性の問題がある。この電流コラプスやゲートリーク電流は、ＡｌＧａＮ／ＧａＮヘテロ構造の表面状態に深く関連している。 Development aiming at practical application as a high-frequency power device for a high electron mobility field effect transistor (hereinafter referred to as AlGaN / GaN-HEMT) device having an AlGaN / GaN heterostructure. Is underway. The GaN-HEMT has a problem of instability of operation such as current collapse in which a change in on-resistance occurs during operation and gate leakage current. This current collapse and gate leakage current are deeply related to the surface state of the AlGaN / GaN heterostructure.

図１３を参照して、従来のＡｌＧａＮ／ＧａＮ−ＨＥＭＴについて説明する。図１３は、従来のＡｌＧａＮ／ＧａＮ−ＨＥＭＴを概略的に示す断面図である。 A conventional AlGaN / GaN-HEMT will be described with reference to FIG. FIG. 13 is a cross-sectional view schematically showing a conventional AlGaN / GaN-HEMT.

ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、下地基板１１０上に、ＡｌＧａＮ／ＧａＮのへテロ構造層１２０を備えている。ヘテロ構造層１２０は、下地基板１１０上に、チャネル層１２２と障壁層１２４が順次に積層して構成されている。チャネル層１２２は、不純物がドープされていないＧａＮの半導体層として形成され、及び、障壁層１２４は、不純物がドープされていないＡｌＧａＮの半導体層として形成されている。ＡｌＧａＮ／ＧａＮのヘテロ構造層１２０の上側表面１２１上に、ゲート電極１５２と、ソース電極及びドレイン電極として用いられるオーミック電極１５４が形成されている。 The AlGaN / GaN-HEMT includes an AlGaN / GaN heterostructure layer 120 on a base substrate 110. The heterostructure layer 120 is formed by sequentially stacking a channel layer 122 and a barrier layer 124 on a base substrate 110. The channel layer 122 is formed as a GaN semiconductor layer that is not doped with impurities, and the barrier layer 124 is formed as an AlGaN semiconductor layer that is not doped with impurities. On the upper surface 121 of the AlGaN / GaN heterostructure layer 120, a gate electrode 152 and an ohmic electrode 154 used as a source electrode and a drain electrode are formed.

ＡｌＧａＮ／ＧａＮ−ＨＥＭＴのヘテロ構造１２０の上側表面１２１上にＳｉ_３Ｎ_４膜１３０を表面保護膜として設けると、電流コラプスを低減できることが知られている（例えば、非特許文献１参照）。 It is known that current collapse can be reduced by providing the Si ₃ N ₄ film 130 as a surface protective film on the upper surface 121 of the AlGaN / GaN-HEMT heterostructure 120 (see, for example, Non-Patent Document 1).

また、ＧａＮ又はＡｌＧａＮ表面の窒素空乏に起因した欠陥準位が、ＧａＮ又はＡｌＧａＮ表面の電流コラプスを引き起こすことがある。そのようなモデルに対しては、ＧａＮ又はＡｌＧａＮ表面をＮ_２プラズマで改質した後、Ａｌ_２Ｏ_３保護膜を形成する技術も提案されている（例えば、非特許文献２参照）。 In addition, defect levels caused by nitrogen depletion on the GaN or AlGaN surface may cause current collapse on the GaN or AlGaN surface. For such a model, a technique of forming an Al ₂ O ₃ protective film after modifying the surface of GaN or AlGaN with N ₂ plasma has also been proposed (see, for example, Non-Patent Document 2).

さらに、ゲートからドレイン方向にフィールドプレート（ＦＰ）電極を引き出すことによって、表面準位をＦＰ電極で変調し、電流コラプスを抑制する技術がある（例えば、非特許文献３参照）。
橋詰保著「ＧａＮおよびＡｌＧａＮ表面の窒素空乏と接合特性」、信学技報、ＴＥＣＨＮＩＣＡＬＲＥＰＯＲＴＯＦＩＥＩＣＥ、ＥＤ２００３−１５３、ＣＰＭ２００３−１２３、ＬＱＥ２００３−７１（２００３−１０）橋詰保著「ＧａＮ系電子デバイスにおける表面の影響」、信学技報、ＴＥＣＨＮＩＣＡＬＲＥＰＯＲＴＯＦＩＥＩＣＥ、ＥＤ２００３−２０４、ＭＷ２００３−２３２（２００４−１）安藤裕二他著「フィールドプレート付き高耐圧ＡｌＧａＮ／ＧａＮへテロ接合ＦＥＴの評価」、信学技報、ＴＥＣＨＮＩＣＡＬＲＥＰＯＲＴＯＦＩＥＩＣＥ、ＥＤ２００４−２１４、ＣＰＭ２００２−１０５（２００２−１０） Further, there is a technique for suppressing the current collapse by extracting the field plate (FP) electrode from the gate in the drain direction to modulate the surface state with the FP electrode (for example, see Non-Patent Document 3).
Yasuo Hashizume, “Nitrogen Depletion and Junction Properties of GaN and AlGaN Surfaces”, IEICE Technical Report, TECHNICAL REPORT OF IEICE, ED2003-153, CPM2003-123, LQE2003-71 (2003-10) Yasuo Hashizume, “Effects of surfaces in GaN-based electronic devices”, IEICE Technical Report, TECHNICAL REPORT OF IEICE, ED2003-204, MW 2003-232 (2004-1) Yuji Ando et al., “Evaluation of High Voltage AlGaN / GaN Heterojunction FET with Field Plate”, IEICE Technical Report, TECHNICICAL REPORT OF IEICE, ED2004-214, CPM2002-105 (2002-10)

しかしながら、非特許文献１に開示されている、単にＡｌＧａＮ／ＧａＮ−ＨＥＭＴのヘテロ構造の表面上にＳｉ_３Ｎ_４保護膜を形成するだけの技術では、電流コラプスが残存する割合が高いなど、このＨＥＭＴの動作の不安定要素が残る。 However, the technique disclosed in Non-Patent Document 1 that simply forms the Si ₃ N ₄ protective film on the surface of the AlGaN / GaN-HEMT heterostructure has a high ratio of current collapse, and so on. An unstable element of HEMT operation remains.

また、非特許文献２に開示されている、ＧａＮ又はＡｌＧａＮ表面をＮ_２プラズマで改質した後、Ａｌ_２Ｏ_３保護膜を形成する技術では、Ａｌ_２Ｏ_３膜の形成に７００℃の高温プロセスが必要となる。そのために、この技術は、ゲートメタル形成後には適応できず、結果として、プロセスが複雑になるという欠点がある。 Further, in the technique disclosed in Non-Patent Document 2 in which the surface of GaN or AlGaN is modified with N ₂ plasma and then an Al ₂ O ₃ protective film is formed, the Al ₂ O ₃ film is formed at a high temperature of 700 ° C. A process is required. For this reason, this technique cannot be applied after the gate metal is formed, and as a result, there is a disadvantage that the process becomes complicated.

また、非特許文献３に開示されているＦＰ電極を用いる技術では、電流コラプスを低減することはできるものの、高周波特性が大幅に低下するという素子特性上の問題がある。 Further, the technique using the FP electrode disclosed in Non-Patent Document 3 has a problem in element characteristics that the high-frequency characteristics are greatly reduced although the current collapse can be reduced.

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、電流コラプスを低減する半導体素子の製造方法及び半導体素子を提供することにある。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a method for manufacturing a semiconductor element and a semiconductor element that reduce current collapse.

上述した目的を達成するために、この発明の半導体素子の製造方法は、以下の過程を備えている。 In order to achieve the above-described object, the semiconductor device manufacturing method of the present invention includes the following steps.

先ず、下地上に、ＡｌＧａＮ／ＧａＮのヘテロ構造層を形成する。次に、リフトオフ法を用いて、へテロ構造層の上側表面上に、ゲート電極及びオーミック電極を形成する。次に、へテロ構造層の上側表面に対してＮＨ_３プラズマ照射することにより、表面クリーニングを行う。 First, an AlGaN / GaN heterostructure layer is formed on a base. Next, a gate electrode and an ohmic electrode are formed on the upper surface of the heterostructure layer using a lift-off method. Next, surface cleaning is performed by irradiating the upper surface of the heterostructure layer with NH ₃ plasma.

また、この発明の半導体素子の製造方法の他の好適な実施形態によれば、ＮＨ_３プラズマ照射に換えて、Ｎ_２Ｏプラズマ照射又はＯ_２プラズマ照射を行っても良い。 According to another preferred embodiment of the method for manufacturing a semiconductor device of the present invention, N ₂ O plasma irradiation or O ₂ plasma irradiation may be performed instead of NH ₃ plasma irradiation.

さらに、この発明の半導体素子の製造方法の実施にあたり、ＮＨ_３プラズマ照射に換えて、ＳｉＨ_４プラズマ照射することにより、ヘテロ構造層の上側表面の表面クリーニングを行うとともに、へテロ構造層の上側表面上に多結晶シリコン層を形成するのが良い。 Furthermore, the practice of the method of manufacturing a semiconductor device of the present invention, in place of the NH ₃ plasma irradiation, by SiH ₄ plasma irradiation, the upper surface of the performs surface cleaning of the upper surface of the heterostructure layers, heterostructure layer A polycrystalline silicon layer is preferably formed thereon.

また、この発明の半導体素子の製造方法の他の好適な実施形態によれば、以下の工程を備えている。先ず、下地上に、ＡｌＧａＮ／ＧａＮのヘテロ構造層を形成する。次に、電極形成領域内に開口部が形成されたレジストパターンを、へテロ構造層の上側表面上に設ける。次に、レジストパターンに形成された開口部内に露出した、へテロ構造層の上側表面上に、ゲート電極及びオーミック電極を形成する。次に、Ｏ_２アッシングすることにより、レジストパターンを除去するとともに、へテロ構造層の上側表面のクリーニングを行う。 According to another preferred embodiment of the method for manufacturing a semiconductor device of the present invention, the following steps are provided. First, an AlGaN / GaN heterostructure layer is formed on a base. Next, a resist pattern in which an opening is formed in the electrode formation region is provided on the upper surface of the heterostructure layer. Next, a gate electrode and an ohmic electrode are formed on the upper surface of the heterostructure layer exposed in the opening formed in the resist pattern. Next, the resist pattern is removed by O ₂ ashing, and the upper surface of the heterostructure layer is cleaned.

上述した目的を達成するために、この発明の半導体素子は、下地と、下地上に形成されたＡｌＧａＮ／ＧａＮのヘテロ構造層と、へテロ構造層の上側表面上に形成されたゲート電極及びオーミック電極と、へテロ構造層の上側表面上に形成された多結晶シリコン層とを備えている。 In order to achieve the above-described object, a semiconductor device of the present invention includes a base, an AlGaN / GaN heterostructure layer formed on the base, a gate electrode formed on the upper surface of the heterostructure layer, and an ohmic contact. An electrode and a polycrystalline silicon layer formed on the upper surface of the heterostructure layer are provided.

この発明の半導体素子の製造方法によれば、へテロ構造層の上側表面にＮＨ_３プラズマ照射することにより、ヘテロ構造層の上側表面のハイドロカーボン（ＨＣ）を除去することができ、さらに、表面準位の原因と考えられるヘテロ構造層表面付近のＮ空孔を補償できるため、電流コラプス抑制効果を高めることが可能になる。 According to the method for manufacturing a semiconductor device of the present invention, by irradiating the upper surface of the heterostructure layer with NH ₃ plasma, the hydrocarbon (HC) on the upper surface of the heterostructure layer can be removed. Since it is possible to compensate for N vacancies near the surface of the heterostructure layer, which is considered to be the cause of the level, it is possible to enhance the current collapse suppression effect.

また、ＮＨ_３プラズマ照射に換えて、Ｎ_２Ｏプラズマ照射、ＳｉＨ_４プラズマ照射またはＯ_２アッシングを行っても、ヘテロ構造層の上側表面のＨＣを除去することができるので、電流コラプス抑制効果を高めることができる。 Moreover, even if N ₂ O plasma irradiation, SiH ₄ plasma irradiation, or O ₂ ashing is performed instead of NH ₃ plasma irradiation, HC on the upper surface of the heterostructure layer can be removed, so that the current collapse suppressing effect is achieved. Can be increased.

以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。また、各図において各構成要素の形状、大きさ及び配置関係は、この発明が理解できる程度に概略的に示してあるにすぎない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the composition (material), numerical conditions, and the like of each component are merely preferred examples. Therefore, the present invention is not limited to the following embodiment. Further, in each of the drawings, the shape, size, and arrangement relationship of each component are merely schematically shown to the extent that the present invention can be understood.

（第１実施形態）
図１を参照して、第１実施形態の半導体素子の製造方法について説明する。図１は、第１実施形態の半導体素子の製造方法を説明するための工程図である。 (First embodiment)
With reference to FIG. 1, the manufacturing method of the semiconductor device of 1st Embodiment is demonstrated. FIG. 1 is a process diagram for explaining the method of manufacturing a semiconductor device according to the first embodiment.

先ず、下地として、ＳｉＣ、Ｓｉ、またはサファイアなどの基板（以下、下地基板と称することもある。）１０を用意する。 First, a substrate (hereinafter also referred to as a base substrate) 10 such as SiC, Si, or sapphire is prepared as a base.

次に、下地基板１０上に、ＡｌＧａＮ／ＧａＮのへテロ構造層２０を形成する。ヘテロ構造層２０は、下地基板１０上に、チャネル層２２と障壁層２４が順次に積層された積層構造として構成される。チャネル層２２は、不純物がドープされていないＧａＮの半導体層として形成され、及び、障壁層２４は、不純物がドープされていないＡｌＧａＮの半導体層として形成される。チャネル層２２及び障壁層２４は、例えば、任意好適な周知の有機金属化学気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ−ＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、又は、分子線結晶成長法（ＭＢＥ：ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）により、形成される。チャネル層２２及び障壁層２４間の接合はヘテロ接合であって、ポテンシャル井戸を持つエネルギーバンド構造を持つ。このポテンシャル井戸に閉じ込められた電子はヘテロ接合の接合面２３と垂直な方向には運動の自由度がなく、二次元電子ガスと呼ばれる。この二次元電子ガスは電子移動度が大きく、ソース−ドレイン間に流れる二次元電子ガスによる電流が、ゲートに印加される電圧で制御される（図１（Ａ））。 Next, an AlGaN / GaN heterostructure layer 20 is formed on the base substrate 10. The heterostructure layer 20 is configured as a stacked structure in which a channel layer 22 and a barrier layer 24 are sequentially stacked on the base substrate 10. The channel layer 22 is formed as a GaN semiconductor layer that is not doped with impurities, and the barrier layer 24 is formed as an AlGaN semiconductor layer that is not doped with impurities. The channel layer 22 and the barrier layer 24 are formed by, for example, any suitable well-known metal organic chemical vapor deposition (MOCVD) method or molecular beam epitaxy (MBE) method. It is formed. The junction between the channel layer 22 and the barrier layer 24 is a heterojunction and has an energy band structure having a potential well. The electrons confined in this potential well have no freedom of movement in the direction perpendicular to the junction surface 23 of the heterojunction, and are called two-dimensional electron gas. This two-dimensional electron gas has a high electron mobility, and the current caused by the two-dimensional electron gas flowing between the source and the drain is controlled by the voltage applied to the gate (FIG. 1A).

なお、下地基板１０とチャネル層２２との間で格子緩和効果を生じさせるために、下地基板１０とヘテロ構造層２０の間にバッファ層を設けても良い。また、ヘテロ構造層２０の上側表面２１上にゲートリーク電流低減のために、キャップ層としてＧａＮ層を設けても良い。 Note that a buffer layer may be provided between the base substrate 10 and the heterostructure layer 20 in order to produce a lattice relaxation effect between the base substrate 10 and the channel layer 22. A GaN layer may be provided as a cap layer on the upper surface 21 of the heterostructure layer 20 in order to reduce gate leakage current.

次に、リフトオフ法を用いて、へテロ構造層２０の上側表面２１上に、ゲート電極５２及びオーミック電極５４を形成する（図１（Ｂ））。 Next, the gate electrode 52 and the ohmic electrode 54 are formed on the upper surface 21 of the heterostructure layer 20 by using a lift-off method (FIG. 1B).

この工程では、先ず、ヘテロ構造層２０の上側表面２１に、オーミック電極形成領域４５及びゲート電極形成領域４７を設定する。次に、ヘテロ構造層２０の上側表面２１上にレジストパターンを形成する。ヘテロ構造層２０の上側表面２１上にフォトレジストを塗布する。その後、フォトレジストに対して、露光、現像等の従来周知のフォトリソグラフィ法を施すことにより加工を行って、オーミック電極形成領域４５のヘテロ構造層２０の上側表面２１を露出させるレジストパターンを形成する。次に、ヘテロ構造層２０の上側表面２１内に露出しているオーミック電極形成領域４５、及び、レジストパターン上に、金属を蒸着する。その後、例えば、任意好適な周知のレジスト剥離液により、レジストパターンを除去することにより、すなわち、リフトオフ法により、オーミック電極５４が形成される。オーミック電極５４の材料としては、公知の電極材料を用いれば良く、例えば、ニッケルを蒸着することで形成することができる。オーミック電極５４は、ソース電極及びドレイン電極として用いられる。 In this step, first, the ohmic electrode formation region 45 and the gate electrode formation region 47 are set on the upper surface 21 of the heterostructure layer 20. Next, a resist pattern is formed on the upper surface 21 of the heterostructure layer 20. A photoresist is applied on the upper surface 21 of the heterostructure layer 20. Thereafter, the photoresist is processed by applying a conventionally known photolithography method such as exposure and development to form a resist pattern that exposes the upper surface 21 of the heterostructure layer 20 in the ohmic electrode formation region 45. . Next, a metal is vapor-deposited on the ohmic electrode formation region 45 exposed in the upper surface 21 of the heterostructure layer 20 and the resist pattern. Thereafter, the ohmic electrode 54 is formed, for example, by removing the resist pattern with any suitable known resist stripping solution, that is, by a lift-off method. As a material of the ohmic electrode 54, a known electrode material may be used, and for example, it can be formed by vapor deposition of nickel. The ohmic electrode 54 is used as a source electrode and a drain electrode.

オーミック電極５４の形成後、ゲート電極５２を形成する。ゲート電極の形成は、オーミック電極５４の形成と同様の工程で行われる。先ず、ヘテロ構造層２０の上側表面２１上にレジストパターンを形成する。ヘテロ構造層２０の上側表面２１上にフォトレジストを塗布する。その後、フォトレジストに対して、露光、現像等の従来周知のフォトリソグラフィ法を施すことにより加工を行って、ゲート電極形成領域４７のヘテロ構造層２０の上側表面２１を露出させるレジストパターンを形成する。次に、ヘテロ構造層２０の上側表面２１内に露出しているゲート電極形成領域４７、及び、レジストパターン上に、金属を蒸着する。その後、例えば、任意好適な周知のレジスト剥離液により、レジストパターンを除去することにより、すなわち、リフトオフ法により、ゲート電極５２が形成される。ゲート電極５２の材料としては、公知の電極材料を用いれば良く、例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｎｉ、及びＡｌ等が用いられる。 After the formation of the ohmic electrode 54, the gate electrode 52 is formed. The formation of the gate electrode is performed in the same process as the formation of the ohmic electrode 54. First, a resist pattern is formed on the upper surface 21 of the heterostructure layer 20. A photoresist is applied on the upper surface 21 of the heterostructure layer 20. Thereafter, the photoresist is processed by applying a well-known photolithography method such as exposure and development to form a resist pattern that exposes the upper surface 21 of the heterostructure layer 20 in the gate electrode formation region 47. . Next, a metal is vapor-deposited on the gate electrode formation region 47 exposed in the upper surface 21 of the heterostructure layer 20 and the resist pattern. Thereafter, the gate electrode 52 is formed, for example, by removing the resist pattern with any suitable well-known resist stripping solution, that is, by a lift-off method. As a material of the gate electrode 52, a known electrode material may be used. For example, Ti, Pt, Au, Ni, Al, or the like is used.

その後、プラズマＣＶＤ装置内で、ヘテロ構造層２０の上側表面２１に対して、ＮＨ_３プラズマ照射（図１（Ｃ）中、矢印Ｉで示す。）することにより表面クリーニングを行う。プラズマの発生条件は、装置の仕様等に応じて任意好適に設定すれば良く、ここでは、反応ガスのガス圧を約１２０Ｐａ（＝９００ｍＴｏｒｒ）として、１３．５６ＭＨｚの周波数及び４５Ｗの出力でプラズマを発生させている。ＮＨ_３プラズマを照射するために、反応ガスとして、ＮＨ_３とＮ_２の混合ガスを用いる。電流コラプスの改善のためには、混合ガスのガス流量は、ＮＨ_３のガス流量を５．５ｓｃｃｍとし、及びＮ_２のガス流量を１５００ｓｃｃｍとするのが良いことが発明者らの測定によって知られている。ここで、ｓｃｃｍ（ｓｔａｎｄａｒｄｃｕｂｉｃｃｍｐｅｒｍｉｎｕｔｅ）は、０℃、１気圧（＝１０１３ｈＰａ）に換算した場合のガス流量を表す単位である。また、ＮＨ_３プラズマの照射時間は５〜１２０秒とするのが良い。プラズマの照射時間が５秒未満ではクリーニング効果が少なく、また、１２０秒以上では、電流コラプスが悪化する惧れがあるからである（図１（Ｃ））。尚、このＮＨ_３プラズマの照射の際、各電極は、プラズマ照射に曝されても、ＨＥＭＴの動作特性に実質的な障害はない。 Thereafter, the upper surface 21 of the heterostructure layer 20 is irradiated with NH ₃ plasma (indicated by an arrow I in FIG. 1C) in a plasma CVD apparatus to perform surface cleaning. The plasma generation conditions may be arbitrarily set according to the specifications of the apparatus. Here, the gas pressure of the reaction gas is about 120 Pa (= 900 mTorr), and the plasma is generated at a frequency of 13.56 MHz and an output of 45 W. Is generated. In order to irradiate NH ₃ plasma, a mixed gas of NH ₃ and N ₂ is used as a reaction gas. In order to improve current collapse, it is known from the inventors' measurements that the gas flow rate of the mixed gas should be such that the NH ₃ gas flow rate is 5.5 sccm and the N ₂ gas flow rate is 1500 sccm. ing. Here, sccm (standard cubic cm per minute) is a unit representing a gas flow rate when converted to 0 ° C. and 1 atmosphere (= 1013 hPa). The irradiation time of NH ₃ plasma is preferably 5 to 120 seconds. This is because if the plasma irradiation time is less than 5 seconds, the cleaning effect is small, and if it is 120 seconds or more, the current collapse may be deteriorated (FIG. 1C). It should be noted that, when the NH ₃ plasma is irradiated, each electrode does not have a substantial obstacle to the operating characteristics of the HEMT even if it is exposed to the plasma irradiation.

ＮＨ_３プラズマの照射後、ヘテロ構造層２０の上側表面２１を大気に曝すことなく連続的に、ヘテロ構造層２０上に保護膜としてＳｉ_３Ｎ_４膜３０を形成する。Ｓｉ_３Ｎ_４膜３０の形成は、プラズマＣＶＤ装置内で、プラズマ化学気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により行われる（図１（Ｄ））。 After the irradiation with NH ₃ plasma, the Si ₃ N ₄ film 30 is formed as a protective film on the hetero structure layer 20 continuously without exposing the upper surface 21 of the hetero structure layer 20 to the atmosphere. The formation of the Si ₃ N ₄ film 30 is performed by a plasma chemical vapor deposition (CVD) method in a plasma CVD apparatus (FIG. 1D).

図２（Ａ）及び（Ｂ）を参照して、ＮＨ_３プラズマを６０秒間照射した場合の、照射前後のヘテロ構造層２０の表面組成として、ＡｌＧａＮ層（障壁層）２４の表面組成について説明する。図２は、ＮＨ_３プラズマ照射前後におけるＡｌＧａＮ層２４の表面組成の変化を説明するための特性図であって、オージェ電子分光法（ＡｕｇｅｒＥｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ:ＡＥＳ）による表面分析の結果を示す図である。図２（Ａ）は、ＮＨ_３プラズマの照射前のＡｌＧａＮ層２４の表面組成を説明する図であり、及び、図２（Ｂ）は、ＮＨ_３プラズマの照射後のＡｌＧａＮ層２４の表面組成を説明する図である。図２（Ａ）及び（Ｂ）は、それぞれ、横軸にオージェ電子の運動エネルギー（ｅＶ）を取って示し、一方、縦軸にオージェ電子のカウント数をエネルギーで微分した値ｄＮ／ｄＥを取って示している。ＡＥＳによる表面分析の深さは約１．５ｎｍであるため、表面の極表面（表面から数ｎｍの深さ）の組成変化を分析できる。図中、低運動エネルギー側から高運動エネルギー側に順に表されたエネルギー微分値の大きな変動は、炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）の各元素成分によるものである。 With reference to FIGS. 2A and 2B, the surface composition of the AlGaN layer (barrier layer) 24 will be described as the surface composition of the heterostructure layer 20 before and after irradiation with NH ₃ plasma for 60 seconds. . FIG. 2 is a characteristic diagram for explaining the change in the surface composition of the AlGaN layer 24 before and after the NH ₃ plasma irradiation, and shows the result of surface analysis by Auger Electron Spectroscopy (AES). . FIG. 2A is a diagram for explaining the surface composition of the AlGaN layer 24 before the NH ₃ plasma irradiation, and FIG. 2B shows the surface composition of the AlGaN layer 24 after the NH ₃ plasma irradiation. It is a figure explaining. In FIGS. 2A and 2B, the horizontal axis indicates the kinetic energy (eV) of Auger electrons, while the vertical axis indicates the value dN / dE obtained by differentiating the count number of Auger electrons with energy. It shows. Since the depth of the surface analysis by AES is about 1.5 nm, the composition change of the extreme surface of the surface (a depth of several nm from the surface) can be analyzed. In the figure, large fluctuations in the energy differential values represented in order from the low kinetic energy side to the high kinetic energy side are the carbon (C), nitrogen (N), oxygen (O), gallium (Ga) and aluminum (Al). It depends on each elemental component.

図２（Ａ）及び（Ｂ）を比較すると、ＮＨ_３プラズマの照射前後で、炭素の組成は減少している。これは、ＮＨ_３プラズマの照射によって発生するＨラジカルにより、ヘテロ構造層２０の上側表面２１のハイドロカーボン（ＨＣ）が除去されることによる。ＮＨ_３プラズマ照射を行った場合の炭素の量は、ＮＨ_３プラズマ照射を行う前と比較すると、およそ４２％減少している。一方、窒素は、８％程度増加している。この窒素の増加は、Ｈラジカルとともに発生するＮＨラジカルの影響と考えられる。 Comparing FIGS. 2A and 2B, the composition of carbon decreases before and after irradiation with NH ₃ plasma. This is because the hydrocarbon (HC) on the upper surface 21 of the heterostructure layer 20 is removed by H radicals generated by the irradiation of NH ₃ plasma. The amount of carbon in the case of performing the NH ₃ plasma irradiation, as compared with before performing the NH ₃ plasma irradiation, has decreased approximately 42%. On the other hand, nitrogen has increased by about 8%. This increase in nitrogen is considered to be an effect of NH radicals generated together with H radicals.

図３（Ａ）及び（Ｂ）を参照して、ＮＨ_３プラズマを６０秒間照射した場合の、照射前後の電流コラプスについて説明する。図３（Ａ）及び（Ｂ）は、ＮＨ_３プラズマ照射による電流コラプスの改善効果を説明するための図であって、パルス電圧に対する電流（Ｉ）−電圧（Ｖ）特性を示している。図３（Ａ）は、従来の方法、すなわち、ＮＨ_３プラズマ照射を行わずに製造された半導体素子のＩ−Ｖ特性を示し、一方、図３（Ｂ）は、第１実施形態の方法、すなわち、ＮＨ_３プラズマ照射を行って製造された半導体素子のＩ−Ｖ特性を示している。図３（Ａ）及び（Ｂ）では、ドレイン電圧Ｖｄ（Ｖ）を、横軸に取って示し、ドレイン電流Ｉｄ（Ａ）を、縦軸に取って示している。ここでは、ドレイン電圧Ｖｄとしてソース・ドレイン間電圧Ｖｄｓを示し、ゲート電圧Ｖｇとしてソース・ゲート間電圧Ｖｇｓを示し、また、ドレイン電流Ｉｄ（Ａ）としてソース・ドレイン間電流Ｉｄｓ（Ａ）を示している。また、ソースは接地されて、その電位が０Ｖであるものとしている。 With reference to FIGS. 3A and 3B, the current collapse before and after irradiation when NH ₃ plasma is irradiated for 60 seconds will be described. FIGS. 3A and 3B are diagrams for explaining the effect of improving current collapse caused by NH ₃ plasma irradiation, and show current (I) -voltage (V) characteristics with respect to a pulse voltage. FIG. 3 (A) shows the IV characteristics of a conventional method, ie, a semiconductor device manufactured without performing NH ₃ plasma irradiation, while FIG. 3 (B) shows the method of the first embodiment, That is, the IV characteristics of a semiconductor device manufactured by performing NH ₃ plasma irradiation are shown. 3A and 3B, the drain voltage Vd (V) is shown on the horizontal axis, and the drain current Id (A) is shown on the vertical axis. Here, the source-drain voltage Vds is shown as the drain voltage Vd, the source-gate voltage Vgs is shown as the gate voltage Vg, and the source-drain current Ids (A) is shown as the drain current Id (A). Yes. The source is grounded and its potential is 0V.

図４（Ａ）及び（Ｂ）を参照して、電流コラプスを評価するために印加されるパルス電圧について説明する。電流コラプスを評価するために、パルス周期６０ｍｓ及びパルス幅６ｍｓのパルス状のドレイン電圧Ｖｄ及びゲート電圧Ｖｇを同期して印加して、パルスの中央、すなわち、パルス電圧印加後３ｍｓ（図４中、Ａで示す。）におけるドレイン電流を測定する。図４（Ａ）は、パルス電圧として、基準のゲート電圧を０Ｖ、及び、基準のドレイン電圧を０Ｖとした通常パルスを示し、一方、図４（Ｂ）は、パルス電圧として、基準のゲート電圧を−５Ｖ、及び、基準のドレイン電圧を４０Ｖとした、ストレスパルスを示している。図４（Ａ）及び図４（Ｂ）は、横軸に時間（ｍｓ）を取って示し、縦軸にゲート電圧Ｖｇ（Ｖ）又はドレイン電圧Ｖｄ（Ｖ）を取って示している。 With reference to FIGS. 4A and 4B, the pulse voltage applied to evaluate the current collapse will be described. In order to evaluate the current collapse, a pulsed drain voltage Vd and a gate voltage Vg having a pulse period of 60 ms and a pulse width of 6 ms are applied in synchronization, and the center of the pulse, that is, 3 ms after applying the pulse voltage (in FIG. 4, The drain current in A) is measured. 4A shows a normal pulse with a reference gate voltage of 0 V and a reference drain voltage of 0 V as a pulse voltage, while FIG. 4B shows a reference gate voltage as a pulse voltage. Shows a stress pulse with -5V and a reference drain voltage of 40V. 4A and 4B, the horizontal axis indicates time (ms), and the vertical axis indicates gate voltage Vg (V) or drain voltage Vd (V).

図３（Ａ）及び（Ｂ）では、図４（Ａ）を参照して説明した通常パルスを印加した場合の、Ｉ−Ｖ特性の測定結果を白丸（○）で示し、一方、図４（Ｂ）を参照して説明したストレスパルスを印加した場合のＩ−Ｖ特性の測定結果を黒丸（●）で示す。Ｖｇ＝１Ｖ、０Ｖ、−１Ｖ、−２Ｖ及び−２．５Ｖの５通りのゲート電圧に対して、それぞれ、ドレイン電圧を変化させた測定を行っている。 3A and 3B, the measurement results of the IV characteristics when the normal pulse described with reference to FIG. 4A is applied are indicated by white circles (◯), while FIG. The measurement result of the IV characteristic when the stress pulse described with reference to B) is applied is indicated by a black circle (●). Measurement was performed by changing the drain voltage for five gate voltages of Vg = 1V, 0V, −1V, −2V, and −2.5V.

電流コラプスの評価は、パルス電圧を印加した場合のＩ−Ｖ特性に対する、ストレスパルスを印加した場合のＩ−Ｖ特性について、ドレイン電流Ｉｄの低下率によって評価する。ここでは、ゲート電圧Ｖｇを１Ｖ、及び、ドレイン電圧Ｖｄを３Ｖとしたときのドレイン電流Ｉｄの低下率（図３中、ａ及びｂの差の百分率）を測定した。その結果、ＮＨ_３プラズマ処理をしていない方法で製造された半導体素子では、ドレイン電流は４．７５ｍＡから４．１９ｍＡまで低下し、その低下率は約１２％（図３（Ａ）参照）である。これに対し、第１実施形態の方法で製造された半導体素子では、ドレイン電流は４．６６ｍＡから４．５１ｍＡまで低下し、その低下率は約３％（図３（Ｂ）参照）程度である。このように、ＮＨ_３プラズマ処理によって、電流コラプスが大幅に改善できることが確かめられた。 The current collapse is evaluated by the rate of decrease of the drain current Id with respect to the IV characteristics when a stress pulse is applied to the IV characteristics when a pulse voltage is applied. Here, the reduction rate of the drain current Id (percentage difference between a and b in FIG. 3) when the gate voltage Vg is 1 V and the drain voltage Vd is 3 V was measured. As a result, in the semiconductor device manufactured by the method not subjected to the NH ₃ plasma treatment, the drain current decreases from 4.75 mA to 4.19 mA, and the decrease rate is about 12% (see FIG. 3A). is there. On the other hand, in the semiconductor device manufactured by the method of the first embodiment, the drain current is reduced from 4.66 mA to 4.51 mA, and the reduction rate is about 3% (see FIG. 3B). . Thus, it was confirmed that the current collapse can be greatly improved by the NH ₃ plasma treatment.

これは、ＮＨ_３プラズマ処理によって、ヘテロ構造層の上側表面のＨＣが除去され、Ｓｉ_３Ｎ_４膜による電流コラプス抑制効果が高められるとともに、ＡｌＧａＮ表面のＮ空孔を補償することで、欠陥準位による電流コラプスの発生を抑えることができるためと考えられる。 This is because the NH ₃ plasma treatment removes HC on the upper surface of the heterostructure layer, enhances the current collapse suppression effect by the Si ₃ N ₄ film, and compensates for N vacancies on the AlGaN surface, thereby correcting the defect level. This is thought to be because the occurrence of current collapse due to the position can be suppressed.

（第２実施形態）
第１実施形態の製造方法では、ＮＨ_３プラズマ照射を行っていたのに対し、第２実施形態の半導体素子の製造方法は、Ｎ_２Ｏプラズマ照射を行う点が異なっている。それ以外の点は、第１実施形態と同様なので、重複する説明は省略する。 (Second Embodiment)
In the manufacturing method of the first embodiment, NH ₃ plasma irradiation is performed, whereas the semiconductor element manufacturing method of the second embodiment is different in that N ₂ O plasma irradiation is performed. Since the other points are the same as in the first embodiment, a duplicate description is omitted.

リフトオフ法を行うことにより、ヘテロ構造の上側表面上にゲート電極５２が形成された後、プラズマＣＶＤ装置内で、ヘテロ構造層２０の上側表面２１に対して、Ｎ_２Ｏプラズマ照射による表面クリーニングを行う。プラズマの発生条件は、装置の仕様等に応じて任意好適に設定すれば良く、ここでは、反応ガスのガス圧を約１２０Ｐａ（＝９００ｍＴｏｒｒ）として、１３．５６ＭＨｚの周波数及び４５Ｗの出力でプラズマを発生させている。Ｎ_２Ｏプラズマを照射するために、反応ガスとして、Ｎ_２ＯとＮ_２の混合ガスを用いる。電流コラプスの改善のためには、混合ガスのガス流量は、Ｎ_２Ｏのガス流量を９００ｓｃｃｍとし、及びＮ_２のガス流量を４００ｓｃｃｍとするのが良いことが発明者らの測定によって知られている。また、Ｎ_２Ｏプラズマの照射時間は５〜１２０秒とするのが良い。プラズマの照射時間が５秒未満ではクリーニング効果が少なく、また、１２０秒以上では、電流コラプスが悪化する場合があるからである。 After the gate electrode 52 is formed on the upper surface of the heterostructure by performing the lift-off method, the upper surface 21 of the heterostructure layer 20 is subjected to surface cleaning by N ₂ O plasma irradiation in the plasma CVD apparatus. Do. The plasma generation conditions may be arbitrarily set according to the specifications of the apparatus. Here, the gas pressure of the reaction gas is about 120 Pa (= 900 mTorr), and the plasma is generated at a frequency of 13.56 MHz and an output of 45 W. Is generated. In order to irradiate N ₂ O plasma, a mixed gas of N ₂ O and N ₂ is used as a reaction gas. In order to improve current collapse, it is known from the inventors' measurement that the gas flow rate of the mixed gas should be 900 sccm for N ₂ O and 400 sccm for N ₂ . Yes. The irradiation time of N ₂ O plasma is preferably 5 to 120 seconds. This is because if the plasma irradiation time is less than 5 seconds, the cleaning effect is small, and if it is 120 seconds or more, the current collapse may be deteriorated.

Ｎ_２Ｏプラズマの照射後、ヘテロ構造層２０の上側表面２１を大気に曝すことなく連続的に、ヘテロ構造層２０上にＳｉ_３Ｎ_４膜を形成する。Ｓｉ_３Ｎ_４膜の形成は、ＰＣＶＤ装置内で、プラズマＣＶＤ法により行われる。 After the N ₂ O plasma irradiation, an Si ₃ N ₄ film is continuously formed on the heterostructure layer 20 without exposing the upper surface 21 of the heterostructure layer 20 to the atmosphere. The Si ₃ N ₄ film is formed by plasma CVD in a PCVD apparatus.

図５（Ａ）及び（Ｂ）を参照して、Ｎ_２Ｏプラズマを６０秒間照射した場合の、照射前後のヘテロ構造層２０の表面組成として、ＡｌＧａＮ層２４の表面組成について説明する。図５は、Ｎ_２Ｏプラズマ照射前後におけるＡｌＧａＮ層２４の表面組成の変化を説明するための特性図であって、ＡＥＳによる表面分析の結果を示している。図５（Ａ）は、Ｎ_２Ｏプラズマの照射前のＡｌＧａＮ層２４の表面組成を説明する図であり、及び、図５（Ｂ）は、Ｎ_２Ｏプラズマの照射後のＡｌＧａＮ層２４の表面組成を説明する図である。図５（Ａ）及び（Ｂ）は、それぞれ、横軸にオージェ電子の運動エネルギー（ｅＶ）を取って示し、及び、縦軸にオージェ電子のカウント数をエネルギーで微分した値ｄＮ／ｄＥを取って示している。 With reference to FIGS. 5A and 5B, the surface composition of the AlGaN layer 24 will be described as the surface composition of the heterostructure layer 20 before and after irradiation with N ₂ O plasma for 60 seconds. FIG. 5 is a characteristic diagram for explaining the change in the surface composition of the AlGaN layer 24 before and after the N ₂ O plasma irradiation, and shows the result of surface analysis by AES. FIG. 5A is a diagram for explaining the surface composition of the AlGaN layer 24 before irradiation with N ₂ O plasma, and FIG. 5B is the surface of the AlGaN layer 24 after irradiation with N ₂ O plasma. It is a figure explaining a composition. 5A and 5B, the horizontal axis represents the kinetic energy (eV) of Auger electrons, and the vertical axis represents the value dN / dE obtained by differentiating the count number of Auger electrons by energy. It shows.

図５（Ａ）及び（Ｂ）を比較すると、Ｎ_２Ｏプラズマの照射前後で、炭素の組成は減少している。これは、Ｎ_２Ｏプラズマの照射によって発生するＯラジカルにより、ヘテロ構造の上側表面のハイドロカーボン（ＨＣ）が除去されることによる。また、Ｎ_２Ｏプラズマの照射前後で、酸素（Ｏ）の組成が増加している。これは、Ｏラジカルによるヘテロ構造層の表面付近の酸化が促進され、酸化膜が形成されたためと考えられる。 Comparing FIGS. 5A and 5B, the composition of carbon decreases before and after irradiation with N ₂ O plasma. This is because the hydrocarbon (HC) on the upper surface of the heterostructure is removed by O radicals generated by irradiation with N ₂ O plasma. In addition, the composition of oxygen (O) increases before and after the irradiation with N ₂ O plasma. This is presumably because oxidation near the surface of the heterostructure layer by O radicals was promoted and an oxide film was formed.

図６（Ａ）及び（Ｂ）を参照して、Ｎ_２Ｏプラズマを６０秒間照射した場合の、照射前後の電流コラプスについて説明する。図６（Ａ）及び（Ｂ）は、Ｎ_２Ｏプラズマ照射による電流コラプスの改善効果を説明するための図であって、パルス電圧に対するＩ−Ｖ特性を示している。図６（Ａ）は、Ｎ_２Ｏプラズマ照射を行わない方法によって製造された半導体素子のＩ−Ｖ特性を示し、一方、図６（Ｂ）は、Ｎ_２Ｏプラズマ照射を行う方法によって製造された半導体素子のＩ−Ｖ特性を示している。図６（Ａ）及び（Ｂ）では、ドレイン電圧Ｖｄ（Ｖ）を、横軸に取って示し、ドレイン電流Ｉｄ（Ａ）を、縦軸に取って示している。 With reference to FIGS. 6A and 6B, current collapse before and after irradiation when N ₂ O plasma is irradiated for 60 seconds will be described. FIGS. 6A and 6B are diagrams for explaining the effect of improving current collapse by N ₂ O plasma irradiation, and show IV characteristics with respect to a pulse voltage. 6 (A) shows the the I-V characteristic of a semiconductor device fabricated by a method not to perform N 2 _O plasma irradiation, whereas, FIG. 6 (B) is prepared by the method of performing N 2 _O plasma irradiation 2 shows the IV characteristics of the semiconductor element. 6A and 6B, the drain voltage Vd (V) is shown on the horizontal axis, and the drain current Id (A) is shown on the vertical axis.

図６（Ａ）及び（Ｂ）では、図４（Ａ）を参照して説明した通常パルスを印加した場合の、Ｉ−Ｖ特性の測定結果を白丸（○）で示し、一方、図４（Ｂ）を参照して説明したストレスパルスを印加した場合のＩ−Ｖ特性の測定結果を黒丸（●）で示す。Ｖｇ＝１Ｖ、０Ｖ、−１Ｖ、−２Ｖ及び−２．５Ｖの５通りのゲート電圧に対して、それぞれ、ドレイン電圧を変化させた測定を行っている。Ｉ−Ｖ特性の測定条件は、図３及び図４を参照して説明した、第１実施形態と同様なので、詳細な説明は省略する。 6A and 6B, the measurement results of the IV characteristics when the normal pulse described with reference to FIG. 4A is applied are indicated by white circles (◯), while FIG. The measurement result of the IV characteristic when the stress pulse described with reference to B) is applied is indicated by a black circle (●). Measurement was performed by changing the drain voltage for five gate voltages of Vg = 1V, 0V, −1V, −2V, and −2.5V. The measurement conditions for the IV characteristic are the same as those in the first embodiment described with reference to FIGS. 3 and 4, and thus detailed description thereof is omitted.

電流コラプスの評価は、通常パルスを印加した場合のＩ−Ｖ特性に対する、ストレスパルスを印加した場合のＩ−Ｖ特性のドレイン電流の低下率によって評価する。ここでは、ゲート電圧Ｖｇを１Ｖ、及び、ドレイン電圧Ｖｄを３Ｖとしたときのドレイン電流の低下率を測定した。その結果、Ｎ_２Ｏプラズマ処理をしていない方法で製造された半導体素子では、ドレイン電流の低下率は約１２％である。これに対し、第２実施形態の方法で製造された半導体素子では、ドレイン電流は３．１４ｍＡから２．９２ｍＡまで低下し、その低下率は７％程度である。従って、Ｎ_２Ｏプラズマを照射することにより、電流コラプスが改善でき、また、表面に形成された酸化膜による影響は、ＨＣの除去による電流コラプスの低減効果に比べて小さいことが確かめられた。 The current collapse is evaluated by the rate of decrease in the drain current of the IV characteristic when the stress pulse is applied to the IV characteristic when the normal pulse is applied. Here, the decrease rate of the drain current when the gate voltage Vg is 1 V and the drain voltage Vd is 3 V was measured. As a result, in a semiconductor device manufactured by a method not subjected to N ₂ O plasma treatment, the drain current reduction rate is about 12%. On the other hand, in the semiconductor device manufactured by the method of the second embodiment, the drain current decreases from 3.14 mA to 2.92 mA, and the decrease rate is about 7%. Therefore, it was confirmed that the current collapse can be improved by irradiating the N ₂ O plasma, and the influence of the oxide film formed on the surface is small compared to the current collapse reducing effect by removing HC.

（第３実施形態）
第１実施形態の製造方法では、ＮＨ_３プラズマ照射を行っていたのに対し、第３実施形態の半導体素子の製造方法は、Ｏ_２プラズマ照射を行う点が異なっている。それ以外の点は、第１実施形態と同様なので、重複する説明は省略する。 (Third embodiment)
In the manufacturing method of the first embodiment, NH ₃ plasma irradiation is performed, whereas the semiconductor element manufacturing method of the third embodiment is different in that O ₂ plasma irradiation is performed. Since the other points are the same as in the first embodiment, a duplicate description is omitted.

リフトオフ法を行うことにより、ヘテロ構造の上側表面上にゲート電極５２が形成された後、プラズマＣＶＤ装置内で、ヘテロ構造層２０の上側表面２１に対してＯ_２プラズマ照射による表面クリーニングを行う。プラズマの発生条件は、装置の仕様等に応じて任意好適に設定すれば良く、ここでは、反応ガスのガス圧を約１２０Ｐａ（＝９００ｍＴｏｒｒ）として、１３．５６ＭＨｚの周波数及び４５Ｗの出力でプラズマを発生させている。Ｏ_２プラズマを照射するために、反応ガスとして、Ｏ_２とＮ_２の混合ガスを用いる。電流コラプスの改善のためには、混合ガスのガス流量は、Ｏ_２のガス流量を５０ｓｃｃｍとし、及びＮ_２のガス流量を１５００ｓｃｃｍとするのが良いことが発明者らの測定によって知られている。また、Ｏ_２プラズマの照射時間は５〜１２０秒とするのが良い。プラズマの照射時間が５秒未満ではクリーニング効果が少なく、また、１２０秒以上では、電流コラプスが悪化する場合があるからである。 After the gate electrode 52 is formed on the upper surface of the heterostructure by performing the lift-off method, the upper surface 21 of the heterostructure layer 20 is subjected to surface cleaning by O ₂ plasma irradiation in the plasma CVD apparatus. The plasma generation conditions may be arbitrarily set according to the specifications of the apparatus. Here, the gas pressure of the reaction gas is about 120 Pa (= 900 mTorr), and the plasma is generated at a frequency of 13.56 MHz and an output of 45 W. Is generated. In order to irradiate O ₂ plasma, a mixed gas of O ₂ and N ₂ is used as a reaction gas. It is known from the inventors' measurements that the gas flow rate of the mixed gas should be 50 sccm for the O ₂ gas flow and 1500 sccm for the N ₂ gas flow for improving the current collapse. . The O ₂ plasma irradiation time is preferably 5 to 120 seconds. This is because if the plasma irradiation time is less than 5 seconds, the cleaning effect is small, and if it is 120 seconds or more, the current collapse may be deteriorated.

Ｏ_２プラズマの照射後、ヘテロ構造層２０の上側表面２１を大気に曝すことなく連続的に、ヘテロ構造層２０上にＳｉ_３Ｎ_４膜を形成する。Ｓｉ_３Ｎ_４膜の形成は、ＰＣＶＤ装置内で、プラズマＣＶＤ法により行われる。 After the O ₂ plasma irradiation, an Si ₃ N ₄ film is continuously formed on the heterostructure layer 20 without exposing the upper surface 21 of the heterostructure layer 20 to the atmosphere. The Si ₃ N ₄ film is formed by plasma CVD in a PCVD apparatus.

図７（Ａ）及び（Ｂ）を参照して、Ｏ_２プラズマを６０秒間照射した場合の、照射前後のヘテロ構造層２０の表面組成として、ＡｌＧａＮ層２４の表面組成について説明する。図７（Ａ）及び（Ｂ）は、Ｏ_２プラズマ照射前後におけるＡｌＧａＮ層２４の表面組成の変化を説明するための特性図であって、ＡＥＳによる表面分析の結果を示している。図７（Ａ）は、Ｏ_２プラズマの照射前のＡｌＧａＮ層２４の表面組成を説明する図であり、及び、図７（Ｂ）は、Ｏ_２プラズマの照射後のＡｌＧａＮ層２４の表面組成を示す図である。図７（Ａ）及び（Ｂ）は、それぞれ、横軸にオージェ電子の運動エネルギー（ｅＶ）を取って示し、及び、縦軸にオージェ電子のカウント数をエネルギーで微分した値ｄＮ／ｄＥを取って示している。 With reference to FIGS. 7A and 7B, the surface composition of the AlGaN layer 24 will be described as the surface composition of the heterostructure layer 20 before and after irradiation with O ₂ plasma for 60 seconds. FIGS. 7A and 7B are characteristic diagrams for explaining changes in the surface composition of the AlGaN layer 24 before and after the O ₂ plasma irradiation, and show the results of surface analysis by AES. FIG. 7A is a diagram for explaining the surface composition of the AlGaN layer 24 before the O ₂ plasma irradiation, and FIG. 7B shows the surface composition of the AlGaN layer 24 after the O ₂ plasma irradiation. FIG. 7A and 7B, the horizontal axis represents the kinetic energy (eV) of Auger electrons, and the vertical axis represents the value dN / dE obtained by differentiating the count number of Auger electrons by energy. It shows.

図７（Ａ）及び（Ｂ）を比較すると、Ｏ_２プラズマの照射前後で、炭素の組成は減少している。これは、Ｏ_２プラズマの照射によって発生するＯラジカルにより、ヘテロ構造の上側表面のハイドロカーボン（ＨＣ）が除去されることによる。また、Ｏ_２プラズマの照射前後で、酸素（Ｏ）の組成が増加している。これは、Ｏラジカルによるヘテロ構造層の表面付近の酸化が促進され、酸化膜が形成されたためである。 Comparing FIGS. 7A and 7B, the carbon composition decreases before and after the O ₂ plasma irradiation. This is because the hydrocarbon (HC) on the upper surface of the heterostructure is removed by O radicals generated by the O ₂ plasma irradiation. Further, the composition of oxygen (O) increases before and after the O ₂ plasma irradiation. This is because the oxidation in the vicinity of the surface of the heterostructure layer by the O radical was promoted, and an oxide film was formed.

図８（Ａ）及び（Ｂ）を参照して、Ｏ_２プラズマを６０秒間照射した場合の、照射前後の電流コラプスについて説明する。図８（Ａ）及び（Ｂ）は、Ｏ_２プラズマ照射による電流コラプスの改善効果を説明するための図であって、パルス電圧に対するＩ−Ｖ特性を示している。図８（Ａ）は、Ｏ_２プラズマ照射を行わずに製造された半導体素子のＩ−Ｖ特性を示し、一方、図８（Ｂ）は、Ｏ_２プラズマ照射を行って製造された半導体素子のＩ−Ｖ特性を示している。図８（Ａ）及び（Ｂ）では、ドレイン電圧Ｖｄ（Ｖ）を横軸に取って示し、ドレイン電流Ｉｄ（Ａ）を、縦軸に取って示している。 With reference to FIGS. 8A and 8B, current collapse before and after irradiation when O ₂ plasma is irradiated for 60 seconds will be described. FIGS. 8A and 8B are diagrams for explaining the effect of improving current collapse by O ₂ plasma irradiation, and show the IV characteristics with respect to the pulse voltage. FIG. 8A shows the IV characteristics of a semiconductor device manufactured without O ₂ plasma irradiation, while FIG. 8B shows the semiconductor device manufactured with O ₂ plasma irradiation. IV characteristics are shown. 8A and 8B, the drain voltage Vd (V) is shown on the horizontal axis, and the drain current Id (A) is shown on the vertical axis.

図８（Ａ）及び（Ｂ）では、図４（Ａ）を参照して説明した通常パルスを印加した場合の、Ｉ−Ｖ特性の測定結果を白丸（○）で示し、一方、図４（Ｂ）を参照して説明したストレスパルスを印加した場合のＩ−Ｖ特性の測定結果を黒丸（●）で示す。Ｖｇ＝１Ｖ、０Ｖ、−１Ｖ、−２Ｖ及び−２．５Ｖの５通りのゲート電圧に対して、それぞれ、ドレイン電圧を変化させた測定を行っている。Ｉ−Ｖ特性の測定条件は、図３及び図４を参照して説明した第１実施形態と同様なので、詳細な説明を省略する。 8A and 8B, the measurement results of the IV characteristics when the normal pulse described with reference to FIG. 4A is applied are indicated by white circles (◯), while FIG. The measurement result of the IV characteristic when the stress pulse described with reference to B) is applied is indicated by a black circle (●). Measurement was performed by changing the drain voltage for five gate voltages of Vg = 1V, 0V, −1V, −2V, and −2.5V. Since the measurement conditions of the IV characteristics are the same as those in the first embodiment described with reference to FIGS. 3 and 4, detailed description thereof is omitted.

電流コラプスの評価は、通常パルスを印加した場合のＩ−Ｖ特性に対する、ストレスパルスを印加した場合のＩ−Ｖ特性のドレイン電流Ｉｄの低下率によって評価する。ここでは、ゲート電圧Ｖｇを１Ｖ、及び、ドレイン電圧Ｖｄを３Ｖとしたときのドレイン電流の低下率を測定した。その結果、Ｏ_２プラズマ処理をしていない方法で製造された半導体素子では、ドレイン電流の低下率が１２％である。これに対し、第３実施形態の方法で製造された半導体素子では、ドレイン電流は４．００ｍＡから３．６０ｍＡまで低下し、その低下率は１０％程度である。従って、Ｏ_２プラズマを照射することにより、電流コラプスが改善でき、また、表面に形成された酸化膜による影響は、ＨＣの除去による電流コラプスの低減効果に比べて小さいことが確かめられた。 The current collapse is evaluated by the rate of decrease of the drain current Id of the IV characteristic when the stress pulse is applied to the IV characteristic when the normal pulse is applied. Here, the decrease rate of the drain current when the gate voltage Vg is 1 V and the drain voltage Vd is 3 V was measured. As a result, in a semiconductor device manufactured by a method not subjected to O ₂ plasma treatment, the drain current reduction rate is 12%. On the other hand, in the semiconductor device manufactured by the method of the third embodiment, the drain current decreases from 4.00 mA to 3.60 mA, and the decrease rate is about 10%. Therefore, it was confirmed that the current collapse can be improved by irradiating the O ₂ plasma, and the influence of the oxide film formed on the surface is small compared with the current collapse reducing effect by removing HC.

（第４実施形態）
図９を参照して、第４実施形態の半導体素子の製造方法について説明する。図９は、第４実施形態の半導体素子の製造方法を説明するための工程図である。第１実施形態の製造方法では、ＮＨ_３プラズマ照射を行っていたのに対し、第４実施形態の半導体素子の製造方法は、ＳｉＨ_４プラズマ照射を行い、ヘテロ構造層２０の上側表面に多結晶シリコン層が形成される点が異なっている。それ以外の点は、第１実施形態と同様なので、重複する説明は省略する。 (Fourth embodiment)
With reference to FIG. 9, the manufacturing method of the semiconductor element of 4th Embodiment is demonstrated. FIG. 9 is a process diagram for explaining the method for manufacturing a semiconductor device of the fourth embodiment. In the manufacturing method of the first embodiment, NH ₃ plasma irradiation is performed, whereas in the manufacturing method of the semiconductor element of the fourth embodiment, SiH ₄ plasma irradiation is performed, and the upper surface of the heterostructure layer 20 is polycrystalline. The difference is that a silicon layer is formed. Since the other points are the same as in the first embodiment, a duplicate description is omitted.

リフトオフ法を行うことにより、ヘテロ構造の上側表面上にゲート電極５２及びオーミック電極５４が形成された後、プラズマＣＶＤ装置内で、ヘテロ構造層２０の上側表面２１に対して、ＳｉＨ_４プラズマ照射（図９（Ａ）中、矢印IIで示す。）による表面クリーニングを行う。プラズマの発生条件は、装置の仕様等に応じて任意好適に設定すれば良く、ここでは、反応ガスのガス圧を約１２０Ｐａ（＝９００ｍＴｏｒｒ）として、１３．５６ＭＨｚの周波数及び４５Ｗの出力でプラズマを発生させている。ＳｉＨ_４プラズマを照射するために、反応ガスとして、ＳｉＨ_４とＮ_２の混合ガスを用いる。電流コラプスの改善のためには、混合ガスのガス流量は、ＳｉＨ_４のガス流量を３３ｓｃｃｍとし、及びＮ_２のガス流量を１５００ｓｃｃｍとするのが良いことが発明者らの測定によって知られている。また、ＳｉＨ_４プラズマの照射時間は５〜１２０秒とするのが良い。プラズマの照射時間が５秒未満ではクリーニング効果が少なく、また、１２０秒以上では、電流コラプスが悪化する場合があるからである（図９（Ａ））。 After the gate electrode 52 and the ohmic electrode 54 are formed on the upper surface of the heterostructure by performing the lift-off method, the upper surface 21 of the heterostructure layer 20 is irradiated with SiH ₄ plasma in the plasma CVD apparatus ( Surface cleaning is performed according to arrow II in FIG. The plasma generation conditions may be arbitrarily set according to the specifications of the apparatus. Here, the gas pressure of the reaction gas is about 120 Pa (= 900 mTorr), and the plasma is generated at a frequency of 13.56 MHz and an output of 45 W. Is generated. In order to irradiate SiH ₄ plasma, a mixed gas of SiH ₄ and N ₂ is used as a reactive gas. In order to improve current collapse, it is known from the inventors' measurements that the gas flow rate of the mixed gas should be 33 sccm for the SiH ₄ gas flow and 1500 sccm for the N ₂ gas flow rate. . The irradiation time of SiH ₄ plasma is preferably 5 to 120 seconds. This is because if the plasma irradiation time is less than 5 seconds, the cleaning effect is small, and if it is 120 seconds or more, the current collapse may deteriorate (FIG. 9A).

第４実施形態では、ＳｉＨ_４プラズマの照射による表面クリーニングが行われるとともに、ヘテロ構造層２０の上側表面２１上に多結晶シリコン層４０が形成される。このときの多結晶シリコン層４０の厚さは０．１〜１．５ｎｍであるのが好適である（図９（Ｂ））。 In the fourth embodiment, surface cleaning is performed by irradiation with SiH ₄ plasma, and a polycrystalline silicon layer 40 is formed on the upper surface 21 of the heterostructure layer 20. At this time, the thickness of the polycrystalline silicon layer 40 is preferably 0.1 to 1.5 nm (FIG. 9B).

ＳｉＨ_４プラズマの照射後、多結晶シリコン層４０上にＳｉ_３Ｎ_４膜３０を形成する。Ｓｉ_３Ｎ_４膜３０の形成は、ＰＣＶＤ装置内で、プラズマＣＶＤ法により行われる。 After irradiation with SiH ₄ plasma, a Si ₃ N ₄ film 30 is formed on the polycrystalline silicon layer 40. The Si ₃ N ₄ film 30 is formed by plasma CVD in a PCVD apparatus.

図１０（Ａ）及び（Ｂ）を参照して、ＳｉＨ_４プラズマを６０秒間照射した場合の、照射前後のヘテロ構造層２０の表面組成として、ＡｌＧａＮ層２４の表面組成について説明する。図１０（Ａ）及び（Ｂ）は、ＳｉＨ_４プラズマ照射前後におけるＡｌＧａＮ層２４の表面組成の変化を説明するための特性図であって、ＡＥＳによる表面分析の結果を示している。図１０（Ａ）は、ＳｉＨ_４プラズマを照射する前の表面の組成を説明する図であり、及び、図１０（Ｂ）は、ＳｉＨ_４プラズマを照射した後の表面の組成を説明する図である。図１０（Ａ）及び（Ｂ）は、それぞれ、横軸にオージェ電子の運動エネルギー（ｅＶ）を取って示し、及び、縦軸にオージェ電子のカウント数をエネルギーで微分した値ｄＮ／ｄＥを取って示している。 With reference to FIGS. 10A and 10B, the surface composition of the AlGaN layer 24 will be described as the surface composition of the heterostructure layer 20 before and after irradiation when the SiH ₄ plasma is irradiated for 60 seconds. FIGS. 10A and 10B are characteristic diagrams for explaining changes in the surface composition of the AlGaN layer 24 before and after the SiH ₄ plasma irradiation, and show the results of surface analysis by AES. FIG. 10A is a diagram for explaining the composition of the surface before irradiation with SiH ₄ plasma, and FIG. 10B is a diagram for explaining the composition of the surface after irradiation with SiH ₄ plasma. is there. In FIGS. 10A and 10B, the horizontal axis represents the kinetic energy (eV) of Auger electrons, and the vertical axis represents the value dN / dE obtained by differentiating the count number of Auger electrons by energy. It shows.

図１０（Ａ）及び（Ｂ）を比較すると、ＳｉＨ_４プラズマの照射前後で、炭素の組成は減少している。これは、ＳｉＨ_４プラズマの照射によって発生するＨラジカルにより、ヘテロ構造表面のハイドロカーボン（ＨＣ）が除去されることによる。また、ＳｉＨ_４プラズマの照射前後で、Ｓｉの組成が増加している。これは、ヘテロ構造層の上側表面上に多結晶シリコン層が堆積したためである。 Comparing FIGS. 10A and 10B, the composition of carbon decreases before and after irradiation with SiH ₄ plasma. This is because hydrocarbon (HC) on the surface of the heterostructure is removed by H radicals generated by irradiation with SiH ₄ plasma. In addition, the Si composition increases before and after the irradiation with the SiH ₄ plasma. This is because a polycrystalline silicon layer is deposited on the upper surface of the heterostructure layer.

図１１（Ａ）及び（Ｂ）を参照して、ＳｉＨ_４プラズマを６０秒間照射した場合の、照射前後の電流コラプスについて説明する。図１１（Ａ）及び（Ｂ）は、ＳｉＨ_４プラズマ照射による電流コラプスの改善効果を説明するための図であって、パルス電圧に対するＩ−Ｖ特性を示している。図１１（Ａ）は、ＳｉＨ_４プラズマ照射を行わずに製造された半導体素子のＩ−Ｖ特性を示し、一方、図１１（Ｂ）は、ＳｉＨ_４プラズマ照射を行って製造された半導体素子のＩ−Ｖ特性を示している。図１１では、ドレイン電圧Ｖｄ（Ｖ）を、横軸に取って示し、ドレイン電流Ｉｄ（Ａ）を、縦軸に取って示している。 With reference to FIGS. 11A and 11B, a current collapse before and after irradiation when SiH ₄ plasma is irradiated for 60 seconds will be described. FIGS. 11A and 11B are diagrams for explaining the effect of improving current collapse by the SiH ₄ plasma irradiation, and show the IV characteristics with respect to the pulse voltage. 11 (A) is shown the the I-V characteristic of a semiconductor device fabricated without SiH ₄ plasma irradiation, whereas, FIG. 11 (B) of the semiconductor device manufactured by performing a SiH ₄ plasma irradiation IV characteristics are shown. In FIG. 11, the drain voltage Vd (V) is shown on the horizontal axis, and the drain current Id (A) is shown on the vertical axis.

図１１（Ａ）及び（Ｂ）では、図４（Ａ）を参照して説明した通常パルスを印加した場合の、Ｉ−Ｖ特性の測定結果を白丸（○）で示し、一方、図４（Ｂ）を参照して説明したストレスパルスを印加した場合のＩ−Ｖ特性の測定結果を黒丸（●）で示す。Ｖｇ＝１Ｖ、０Ｖ、−１Ｖ、−２Ｖ及び−２．５Ｖの５通りのゲート電圧に対して、それぞれ、ドレイン電圧を変化させた測定を行っている。Ｉ−Ｖ特性の測定条件は、図３及び図４を参照して説明した第１実施形態と同様なので、詳細な説明を省略する。 11A and 11B, the measurement results of the IV characteristics when the normal pulse described with reference to FIG. 4A is applied are indicated by white circles (◯), while FIG. The measurement result of the IV characteristic when the stress pulse described with reference to B) is applied is indicated by a black circle (●). Measurement was performed by changing the drain voltage for five gate voltages of Vg = 1V, 0V, −1V, −2V, and −2.5V. Since the measurement conditions of the IV characteristics are the same as those in the first embodiment described with reference to FIGS. 3 and 4, detailed description thereof is omitted.

電流コラプスの評価は、通常パルスを印加した場合のＩ−Ｖ特性に対する、ストレスパルスを印加した場合のＩ−Ｖ特性のドレイン電流Ｉｄの低下率によって評価する。ここでは、ゲート電圧Ｖｇを１Ｖ、及び、ドレイン電圧Ｖｄを３Ｖとしたときのドレイン電流の低下率を測定した。その結果、ＳｉＨ_４プラズマ処理をしていない方法で製造された半導体素子では、ドレイン電流の低下率が１２％である。これに対し、第４実施形態の方法で製造された半導体素子では、ドレイン電流は４．６４ｍＡから４．２８ｍＡまで低下し、その低下率は８％程度である。従って、ＳｉＨ_４プラズマを照射することにより、電流コラプスが改善できることが確かめられた。 The current collapse is evaluated by the rate of decrease of the drain current Id of the IV characteristic when the stress pulse is applied to the IV characteristic when the normal pulse is applied. Here, the decrease rate of the drain current when the gate voltage Vg is 1 V and the drain voltage Vd is 3 V was measured. As a result, in a semiconductor device manufactured by a method not subjected to SiH ₄ plasma treatment, the drain current reduction rate is 12%. On the other hand, in the semiconductor device manufactured by the method of the fourth embodiment, the drain current is reduced from 4.64 mA to 4.28 mA, and the reduction rate is about 8%. Therefore, it was confirmed that the current collapse can be improved by irradiating the SiH ₄ plasma.

（第５実施形態）
図１２を参照して、第５実施形態の半導体素子の製造方法について説明する。図１２は、第５実施形態の半導体素子の製造方法を説明するための工程図である。第１〜４実施形態の製造方法では、金属電極をリフトオフ法にて形成した後、プラズマ照射を行っているのに対し、第５実施形態の半導体素子の製造方法は、Ｏ_２アッシングを行う点が異なっている。 (Fifth embodiment)
With reference to FIG. 12, the manufacturing method of the semiconductor device of 5th Embodiment is demonstrated. FIG. 12 is a process diagram for explaining the method for manufacturing the semiconductor device of the fifth embodiment. In the manufacturing methods of the first to fourth embodiments, plasma irradiation is performed after the metal electrode is formed by the lift-off method, whereas the semiconductor element manufacturing method of the fifth embodiment performs O ₂ ashing. Are different.

へテロ構造層２０の上側表面２１上に、電極形成領域４５に開口部が形成されたレジストパターン４２を形成する（図１２（Ａ））。 On the upper surface 21 of the heterostructure layer 20, a resist pattern 42 having an opening formed in the electrode formation region 45 is formed (FIG. 12A).

次に、開口部内に露出したへテロ構造層２０の上側表面２１上に、金属電極として、ゲート電極５２及びオーミック電極５４を形成する。その後、Ｏ_２アッシング（図１２（Ｂ）中、矢印IIIで示す。）することにより、へテロ構造層２０の上側表面２１に形成されたレジストパターン４２を除去するとともに、表面クリーニングを行う。ここでは反応ガスである酸素ガスのガス圧を約２７０Ｐａ（＝２Ｔｏｒｒ）として、２００Ｗの出力でアッシングを行っている（図１２（Ｂ））。 Next, a gate electrode 52 and an ohmic electrode 54 are formed as metal electrodes on the upper surface 21 of the heterostructure layer 20 exposed in the opening. Thereafter, O ₂ ashing (indicated by arrow III in FIG. 12B) removes the resist pattern 42 formed on the upper surface 21 of the heterostructure layer 20 and performs surface cleaning. Here, ashing is performed at an output of 200 W with the gas pressure of the oxygen gas as the reaction gas being about 270 Pa (= 2 Torr) (FIG. 12B).

Ｏ_２アッシングは、例えば、バレル型アッシング装置を用いて行われる。アッシング条件は、アッシング装置の仕様等に応じて任意好適に設定すれば良い。 The O ₂ ashing is performed using, for example, a barrel ashing device. The ashing conditions may be arbitrarily set according to the specifications of the ashing device.

Ｏ_２アッシングを行う場合、第２実施形態のＯ_２プラズマ照射と同様に、Ｏ_２アッシングの際に発生するＯラジカルによるクリーニング効果により、電流コラプスが改善され、その効果は、第２実施形態と同様である。 When performing O ₂ ashing, like the O ₂ plasma exposure of the second embodiment, the O radicals by cleaning effect that occurs when the O ₂ ashing, current collapse is improved, the effect is a second embodiment It is the same.

第１実施形態の半導体素子の製造方法を説明するための工程図である。It is process drawing for demonstrating the manufacturing method of the semiconductor element of 1st Embodiment. ＮＨ_３プラズマ照射前後におけるＡｌＧａＮ層の表面組成の変化を説明するための特性図である。NH ₃ is a characteristic diagram for explaining changes in the surface composition of the AlGaN layer before and after the plasma irradiation. ＮＨ_３プラズマ照射による電流コラプスの改善効果を説明するための図である。NH ₃ is a diagram for explaining an effect of improving the current collapse due to plasma irradiation. パルス電圧を説明するための図である。It is a figure for demonstrating a pulse voltage. Ｎ_２Ｏプラズマ照射前後におけるＡｌＧａＮ層の表面組成の変化を説明するための特性図である。It is a characteristic diagram for explaining changes in the surface composition of the AlGaN layer in the N 2 _O plasma before and after irradiation. Ｎ_２Ｏプラズマ照射による電流コラプスの改善効果を説明するための図である。It is a diagram for explaining an effect of improving the current collapse due to N 2 _O plasma irradiation. Ｏ_２プラズマ照射前後におけるＡｌＧａＮ層の表面組成の変化を説明するための特性図である。O ₂ plasma irradiation is a characteristic diagram for explaining changes in the surface composition of the AlGaN layer before and after. Ｏ_２プラズマ照射による電流コラプスの改善効果を説明するための図である。Improvement of current collapse due to O ₂ plasma irradiation is a diagram for explaining the. 第４実施形態の半導体素子の製造方法を説明するための工程図である。It is process drawing for demonstrating the manufacturing method of the semiconductor element of 4th Embodiment. ＳｉＨ_４プラズマ照射前後におけるＡｌＧａＮ層の表面組成の変化を説明するための特性図である。SiH ₄ is a characteristic diagram for explaining changes in the surface composition of the AlGaN layer before and after the plasma irradiation. ＳｉＨ_４プラズマ照射による電流コラプスの改善効果を説明するための図である。It is a diagram for explaining an effect of improving the current collapse due to SiH ₄ plasma irradiation. 第５実施形態の半導体素子の製造方法を説明するための工程図である。It is process drawing for demonstrating the manufacturing method of the semiconductor element of 5th Embodiment. 従来のＡｌＧａＮ／ＧａＮ−ＨＥＭＴを概略的に示す断面図である。It is sectional drawing which shows the conventional AlGaN / GaN-HEMT schematically.

符号の説明Explanation of symbols

１０、１１０下地基板
２０、１２０へテロ構造層
２１、１２１ヘテロ構造層の上側表面
２２、１２２チャネル層（ＧａＮ層）
２３ヘテロ接合の接合面
２４、１２４障壁層（ＡｌＧａＮ層）
３０、１３０Ｓｉ_３Ｎ_４膜
４０多結晶シリコン層
４２レジストパターン
４５オーミック電極形成領域
４７ゲート電極形成領域
５２ゲート電極
５４オーミック電極 10, 110 Underlying substrate 20, 120 Heterostructure layer 21, 121 Upper surface of heterostructure layer 22, 122 Channel layer (GaN layer)
23 Junction surface of heterojunction 24, 124 Barrier layer (AlGaN layer)
30, 130 Si ₃ N ₄ film 40 Polycrystalline silicon layer 42 Resist pattern 45 Ohmic electrode formation region 47 Gate electrode formation region 52 Gate electrode 54 Ohmic electrode

Claims

下地上に、ＡｌＧａＮ／ＧａＮのヘテロ構造層を形成する工程と、
リフトオフ法を用いて、前記へテロ構造層の上側表面上に、ゲート電極及びオーミック電極を形成する工程と、
前記へテロ構造層の上側表面に対してＮＨ_３プラズマ照射することにより、表面クリーニングを行う工程と
を備えることを特徴とする半導体素子の製造方法。 Forming a heterostructure layer of AlGaN / GaN on the ground;
Forming a gate electrode and an ohmic electrode on the upper surface of the heterostructure layer using a lift-off method;
And a step of performing surface cleaning by irradiating the upper surface of the heterostructure layer with NH ₃ plasma.

下地上に、ＡｌＧａＮ／ＧａＮのヘテロ構造層を形成する工程と、
リフトオフ法を用いて、前記へテロ構造層の上側表面上に、ゲート電極及びオーミック電極を形成する工程と、
前記へテロ構造層の上側表面に対してＮ_２Ｏプラズマ照射することにより、表面クリーニングを行う工程と
を備えることを特徴とする半導体素子の製造方法。 Forming a heterostructure layer of AlGaN / GaN on the ground;
Forming a gate electrode and an ohmic electrode on the upper surface of the heterostructure layer using a lift-off method;
And a step of performing surface cleaning by irradiating the upper surface of the heterostructure layer with N ₂ O plasma.

下地上に、ＡｌＧａＮ／ＧａＮのヘテロ構造層を形成する工程と、
リフトオフ法を用いて、前記へテロ構造層の上側表面上に、ゲート電極及びオーミック電極を形成する工程と、
前記へテロ構造層の上側表面に対してＯ_２プラズマ照射することにより、表面クリーニングを行う工程と
を備えることを特徴とする半導体素子の製造方法。 Forming a heterostructure layer of AlGaN / GaN on the ground;
Forming a gate electrode and an ohmic electrode on the upper surface of the heterostructure layer using a lift-off method;
And a step of cleaning the surface by irradiating the upper surface of the heterostructure layer with O ₂ plasma.

下地上に、ＡｌＧａＮ／ＧａＮのヘテロ構造層を形成する工程と、
リフトオフ法を用いて、前記へテロ構造層の上側表面上に、ゲート電極及びオーミック電極を形成する工程と、
前記へテロ構造層の上側表面に対してＳｉＨ_４プラズマ照射することにより、表面クリーニングを行うとともに、前記上側表面上に多結晶シリコン層を形成する工程と
を備えることを特徴とする半導体素子の製造方法。 Forming a heterostructure layer of AlGaN / GaN on the ground;
Forming a gate electrode and an ohmic electrode on the upper surface of the heterostructure layer using a lift-off method;
And a step of irradiating the upper surface of the heterostructure layer with SiH ₄ plasma to perform surface cleaning and forming a polycrystalline silicon layer on the upper surface. Method.

下地上に、ＡｌＧａＮ／ＧａＮのヘテロ構造層を形成する工程と、
電極形成領域内に開口部が形成されたレジストパターンを、前記へテロ構造層の上側表面上に設ける工程と、
前記開口部内に露出した該へテロ構造層の上側表面上に、ゲート電極及びオーミック電極を形成する工程と、
Ｏ_２アッシングにより、前記レジストパターンを除去するとともに、前記へテロ構造層の上側表面の表面クリーニングを行う工程と
を備えることを特徴とする半導体素子の製造方法。 Forming a heterostructure layer of AlGaN / GaN on the ground;
Providing a resist pattern having an opening formed in an electrode formation region on the upper surface of the heterostructure layer;
Forming a gate electrode and an ohmic electrode on the upper surface of the heterostructure layer exposed in the opening;
And a step of removing the resist pattern by O ₂ ashing and cleaning the upper surface of the heterostructure layer.

下地と、
該下地上に形成された、ＡｌＧａＮ／ＧａＮのヘテロ構造層と、
該へテロ構造層の上側表面上に形成された、ゲート電極及びオーミック電極と、
前記へテロ構造層の上側表面上に形成された多結晶シリコン層と
を備えることを特徴とする半導体素子。 The groundwork,
An AlGaN / GaN heterostructure layer formed on the substrate;
A gate electrode and an ohmic electrode formed on the upper surface of the heterostructure layer;
And a polycrystalline silicon layer formed on the upper surface of the heterostructure layer.