JP2007026084A - Microprocessor - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To make it possible for a program which performs real time processing using interruption by discontinuing a debug mode to use a brake function in a transient state to the debug mode by using the brake function. <P>SOLUTION: A microprocessor is provided with an ASR register 2 having bits showing that a debug mode has been discontinued and that interruption has been accepted and bits showing the state of a debug exclusive resource inside a processor, and configured to retreat and restore from/to the debug program. Also, the content of the ASR register 2 is written in an ASE-RAM 7 as a stack so that it is possible to perform multiplex discontinuation of the debug mode, and to accept the interruption. Thus, it is possible even for a user program started by discontinuing the debug software and accepting interruption to use a brake function. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ユーザシステム上で動作するソフトウェアの開発支援のためのエミュレーション技術、そのエミュレーションを可能とするシステムＬＳＩもしくはマイクロプロセッサ、及びそれらを含むエミュレータに適用して有効な技術に関する。   The present invention relates to an emulation technology for supporting development of software that operates on a user system, a system LSI or a microprocessor that enables the emulation, and a technology that is effective when applied to an emulator including them.

本発明者が検討した技術として、例えば、マイクロプロセッサ等のエミュレーション技術においては、以下の技術が考えられる。   As technologies studied by the present inventor, for example, the following technologies are conceivable in an emulation technology such as a microprocessor.

システムＬＳＩもしくはマイクロプロセッサ応用機器の開発において、その応用システム（ユーザシステム）のデバッグやそのシステムの詳細な評価を行うため、エミュレータが使用されている。このエミュレータは、開発中のユーザシステムに接続されて、その詳細なシステムデバッグを支援するものである。   In the development of system LSI or microprocessor application equipment, an emulator is used to debug the application system (user system) and perform detailed evaluation of the system. This emulator is connected to a user system under development and supports detailed system debugging.

ユーザシステムのデバッグにおいて、所定の条件が成立した場合にユーザプログラムの実行を停止（ブレーク）する機能は、エミュレータの基本機能の一つとされる。   In the debugging of the user system, the function of stopping (breaking) execution of the user program when a predetermined condition is satisfied is one of the basic functions of the emulator.

ユーザプログラム実行中にブレーク命令またはブレーク信号がマイクロプロセッサに入力されると、ユーザプログラムモードからデバッグモードに遷移される。この機能を用いてユーザプログラムのブレーク機能が実現される。   When a break instruction or a break signal is input to the microprocessor during execution of the user program, a transition is made from the user program mode to the debug mode. A break function of the user program is realized using this function.

ユーザプログラムの特定アドレスの命令がブレーク命令に置き換えられたり、アドレスバスやデータバスの状態が特定条件に一致したことによりブレーク信号が生成されたりすると、それを受けて、制御がユーザプログラムモードからデバッグモードに遷移される。制御がデバッグモードに遷移されると、デバッグプログラムが動作してレジスタやメモリの内容表示や、デバッグを行っているプログラマによるエミュレータを介したレジスタやメモリの内容変更などの操作が行われる。   When an instruction at a specific address in the user program is replaced with a break instruction, or when a break signal is generated when the address bus or data bus state matches a specific condition, control is debugged from the user program mode. Transition to mode. When the control shifts to the debug mode, the debug program operates to display the contents of the registers and memories, and the operations such as changing the contents of the registers and memories through the emulator by the programmer performing debugging.

このとき、ユーザプログラムの実行は停止しているが、デバッグを行っているプログラマのエミュレータ操作と連動してユーザプログラムの実行再開を行うため、割込み応答時間として要求される時間（通常は数十マイクロ秒）と比べ、非常に長い時間、割込み処理を行うことができない。そのため、機器制御などのリアルタイム処理を必要とするシステムでは、デバッグ効率を著しく低下させる恐れがある。   At this time, the execution of the user program is stopped, but the execution of the user program is resumed in conjunction with the emulator operation of the programmer who is debugging, so the time required for the interrupt response time (usually several tens of microseconds) Interrupt processing cannot be performed for a very long time compared to (second). Therefore, in a system that requires real-time processing such as device control, there is a risk that debugging efficiency may be significantly reduced.

この問題に対し、特許文献１では、デバッグプログラムが中断したことを示す信号を用意し、当該信号が“１”の時、割込からの復帰命令を実行した場合、デバッグモードへ復帰する方式で解決が図られている。   To solve this problem, Patent Document 1 prepares a signal indicating that the debug program has been interrupted. When the signal is “1”, when a return instruction from an interrupt is executed, the method returns to debug mode. A solution is being made.

また同様に、特許文献２では、デバッグプログラム実行中に割込みを検出した場合、デバッグプログラムにより、割込みの種類に対応したユーザ指定のアドレスをテーブルから検索し、ブレークからの復帰命令で割込みハンドラへ直接分岐し、割込みからの復帰命令にブレークを設定し、再度デバッグプログラムへ復帰する方式で解決が図られている。   Similarly, in Patent Document 2, when an interrupt is detected during execution of a debug program, the debug program searches the table for a user-specified address corresponding to the type of interrupt, and directly returns to the interrupt handler with a return instruction from a break. The problem is solved by branching, setting a break in the return instruction from the interrupt, and returning to the debug program again.

また、ユーザシステムのデバッグにおいて、バスに流れるアドレスやデータ、もしくはユーザプログラムの分岐元、分岐先アドレスを取り出し、所定のメモリもしくはピンを使用して外部に出力する（トレース）する機能は、前記ブレーク機能と並び、エミュレータの基本機能の一つとされる。   In the debugging of the user system, the address and data flowing on the bus or the branch source and branch destination addresses of the user program are taken out and output (traced) to the outside using a predetermined memory or pin. Along with the functions, it is one of the basic functions of the emulator.

このトレース機能により、ユーザプログラム実行中に、マイクロプロセッサから、バスに接続されたメモリや他のＩＰへのロード、ストアに対するアドレスやデータ、もしくはマイクロプロセッサの実行するユーザプログラム内の分岐命令に対する分岐元アドレスや分岐先アドレスを、ユーザプログラムの実行を停止させることなく取り出すことができる。このように取り出した情報（トレースデータという）は、所定のメモリもしくはピンを介して外部へ取り出され、デバッグを行っているプログラマが確認することができる。
特開平１１−１４３７３２号公報 特開２０００−１４８５２９号公報 With this trace function, during execution of a user program, a branch source for a load from a microprocessor to a memory or other IP connected to the bus, an address or data for a store, or a branch instruction in a user program executed by the microprocessor The address and branch destination address can be taken out without stopping execution of the user program. Information thus extracted (referred to as trace data) is extracted to the outside via a predetermined memory or pin, and can be confirmed by a programmer performing debugging.
Japanese Patent Laid-Open No. 11-143732 JP 2000-148529 A

ところで、前記のようなマイクロプロセッサ等のエミュレーション技術について、本発明者が検討した結果、以下のようなことが明らかとなった。   By the way, as a result of the study of the emulation technology such as the microprocessor as described above, the following has been clarified.

ブレーク機能によるユーザプログラムの停止は、トレース機能では不可能なマイクロプロセッサ内部のレジスタなどの内容表示や変更を可能とするが、機器制御などの割込みを利用したリアルタイム処理を不可能にする。   Stopping the user program by the break function enables the display and change of the contents of registers in the microprocessor, which is impossible with the trace function, but disables real-time processing using interrupts such as device control.

これに対し、前記特許文献１、特許文献２のようにデバッグモードを中断し、割込みを利用したリアルタイム処理を可能とする方法が挙げられる。この方法では、デバッグモード中であっても例外的にリアルタイム処理を可能とするが、ブレーク機能で停止させているユーザプログラム１で使用するデバイスやメモリ領域と、リアルタイム処理として実行されるユーザプログラム２で使用するデバイスやメモリ領域に共通部分がある場合、ユーザプログラム２が実行されることにより、ユーザプログラム１で使用するデバイスやメモリ領域の状態が変化してしまうことがある。そのため、ユーザプログラム１のデバッグが不可能となる場合がある。   On the other hand, there is a method of interrupting the debug mode and enabling real-time processing using an interrupt as in Patent Document 1 and Patent Document 2. In this method, real-time processing is exceptionally possible even in the debug mode, but the device and memory area used by the user program 1 stopped by the break function and the user program 2 executed as real-time processing When there is a common part in the device and memory area used in the above, the state of the device and memory area used in the user program 1 may change when the user program 2 is executed. For this reason, the user program 1 may not be debugged.

そこで、ユーザプログラム２にブレーク機能を使ってデバッグすることを考えた場合、ユーザプログラム２を実行中のプロセッサ内部のレジスタなどの内容表示や変更は可能となるが、ユーザプログラム２をブレークにより長時間停止することになるため、リアルタイム処理ではなくなってしまう。また、ユーザプログラム１に対してブレーク機能を使用している状態で、ユーザプログラム２に対するブレーク機能を使用することになるため、プロセッサ内部のデバッグ専用リソースの状態（ステート）をデバッグプログラムから退避及び復帰可能とする必要がある。   Therefore, when considering debugging the user program 2 using the break function, it is possible to display or change the contents of a register or the like inside the processor that is executing the user program 2, but the user program 2 can be displayed for a long time by the break. Since it will stop, it will not be real-time processing. In addition, since the break function for the user program 2 is used while the break function is being used for the user program 1, the state (state) of the dedicated debugging resource in the processor is saved and restored from the debug program. It needs to be possible.

一方、ユーザプログラム２にトレース機能を使ってデバッグを行う場合、そもそもマイクロプロセッサ内部のレジスタなどの内容表示や変更が行えないため、ブレーク機能が利用可能である場合と比べ、マイクロプロセッサ内部でどのような原因で不具合が発生するか、特定がより難しくなる。   On the other hand, when the user program 2 is debugged using the trace function, the contents of the registers in the microprocessor cannot be displayed or changed in the first place. It becomes difficult to identify whether a problem occurs due to various reasons.

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

すなわち、本発明によるマイクロプロセッサは、ブレーク機能を使用してデバッグモードへ遷移した状態で、デバッグモードを中断して割込みを利用したリアルタイム処理を行っているプログラムに対して、さらにブレーク機能を使用可能とするため、前記マイクロプロセッサの内部状態を保持・退避可能なレジスタと、前記マイクロプロセッサの内部状態の退避及び復帰に使用されるメモリとを有するものである。   In other words, the microprocessor according to the present invention can further use the break function for a program in which the debug mode is interrupted and the real-time processing using the interrupt is performed after transitioning to the debug mode using the break function. For this reason, a register capable of holding and saving the internal state of the microprocessor and a memory used for saving and restoring the internal state of the microprocessor are provided.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

デバッグ効率の向上を図ることができる。   The debugging efficiency can be improved.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

以下に述べる本発明の実施の形態１〜３に係るマイクロプロセッサにより、デバッグモードを中断して実行している割込みを利用したリアルタイム処理に対し、デバッグを行っているプログラマが設定する割り込み応答時間の許容範囲内で、自由にブレーク機能を適用可能とし、デバッグ効率の向上を実現した。   By the microprocessor according to the first to third embodiments of the present invention described below, the interrupt response time set by the debugging programmer is set for the real-time processing using the interrupt that is executed while the debug mode is interrupted. The break function can be freely applied within the allowable range, and debugging efficiency has been improved.

（実施の形態１）
図１は、本発明の実施の形態１に係るマイクロプロセッサの構成を示すブロック図である。 (Embodiment 1)
FIG. 1 is a block diagram showing a configuration of a microprocessor according to Embodiment 1 of the present invention.

まず、図１により、本実施の形態１に係るマイクロプロセッサの構成の一例を説明する。本実施の形態１のマイクロプロセッサ１０は、例えば、ＣＰＵ（中央処理装置）コア１、デバッグ制御回路６、ユーザＲＡＭ（ランダムアクセスメモリ）８、ＡＳＥ−ＲＡＭ（デバッグ専用メモリ）７、ＢＵＳ（バス）９などから構成されている。また、ＣＰＵコア１は、内部ステート制御回路３、モード遷移制御回路４、ＣＰＵ動作制御回路５、ＡＳＲ．ｓｔａｔｅ（内部ステート）レジスタ８０などから構成されている。なお、ユーザＲＡＭ８は、図１ではマイクロプロセッサ１０に内蔵されているが、外付けにしてもよい。また、マイクロプロセッサ１０は、通常は１つのチップで構成されるが、２つ以上の複数のチップで構成してもよい。また、マイクロプロセッサ１０はシステムＬＳＩの一部であってもよい。   First, an example of the configuration of the microprocessor according to the first embodiment will be described with reference to FIG. The microprocessor 10 according to the first embodiment includes, for example, a CPU (central processing unit) core 1, a debug control circuit 6, a user RAM (random access memory) 8, an ASE-RAM (debug dedicated memory) 7, and a BUS (bus). 9 or the like. The CPU core 1 includes an internal state control circuit 3, a mode transition control circuit 4, a CPU operation control circuit 5, an ASR. It is composed of a state (internal state) register 80 and the like. The user RAM 8 is built in the microprocessor 10 in FIG. 1, but may be externally attached. In addition, the microprocessor 10 is normally constituted by one chip, but may be constituted by two or more chips. Further, the microprocessor 10 may be a part of the system LSI.

ＡＳＲ．ｓｔａｔｅレジスタ８０は、マイクロプロセッサ１０内部のデバッグ専用リソースのステート（状態）を示すレジスタである。内部ステート制御回路３は、ＡＳＲ．ｓｔａｔｅレジスタ８０の更新制御を行う回路である。モード遷移制御回路４は、デバッグモードとデバッグモードの中断時の更新制御を行う回路である。ＣＰＵ動作制御回路５は、入力された割込み要求信号と命令実行の状態とＡＳＲ．ｓｔａｔｅレジスタ８０の内容から内部ステート制御回路３およびモード遷移制御回路４を動作させる回路である。デバッグ制御回路６は、マイクロプロセッサ１０内のデバッグ制御とマイクロプロセッサ１０外との通信を行う回路である。ＡＳＥ−ＲＡＭ７は、デバッグプログラムでのみ操作可能なデバッグ専用メモリである。ユーザＲＡＭ８は、ユーザプログラムおよびデバッグプログラムで操作可能なメモリである。ＢＵＳ９は、ＣＰＵコア１、デバッグ制御回路６、ＡＳＥ−ＲＡＭ７、ユーザＲＡＭ８とを接続するバスである。   ASR. The state register 80 is a register that indicates the state of the dedicated debug resource inside the microprocessor 10. The internal state control circuit 3 is ASR. This is a circuit for performing update control of the state register 80. The mode transition control circuit 4 is a circuit that performs update control when the debug mode and the debug mode are interrupted. The CPU operation control circuit 5 receives the input interrupt request signal, the instruction execution state, the ASR. This is a circuit for operating the internal state control circuit 3 and the mode transition control circuit 4 from the contents of the state register 80. The debug control circuit 6 is a circuit that performs debug control in the microprocessor 10 and communication with the outside of the microprocessor 10. The ASE-RAM 7 is a debug-dedicated memory that can be operated only by a debug program. The user RAM 8 is a memory that can be operated by a user program and a debug program. The BUS 9 is a bus that connects the CPU core 1, the debug control circuit 6, the ASE-RAM 7, and the user RAM 8.

図２に、ＡＳＲ．ｓｔａｔｅレジスタ８０を構成するＡＳＲ．ｓｔａｔｅビットの制御論理の一例を示す。このＡＳＲ．ｓｔａｔｅビットを複数ビット（例えば３２ビット）並べることによりＡＳＲ．ｓｔａｔｅレジスタ８０が構成される。   In FIG. ASR. An example of the control logic of the state bit is shown. This ASR. By arranging a plurality of state bits (for example, 32 bits), ASR. A state register 80 is configured.

図２において、ＡＳＲ．ｓｔａｔｅビットに対応するＣＰＵコア内部のデバッグ専用リソースのステートのセット条件を４０、リセット時の初期値を４１、クリア条件を４２、内部ステートを保持するフリップフロップを４３とする。また、ＡＳＲ書き込み信号３４が“１”の時、ＡＳＲ．ｓｔａｔｅレジスタ８０に書き込む値がのったＡＳＲデータ信号３５の対応する値をフリップフロップ４３に書き込む。   In FIG. It is assumed that the debug condition resource setting condition in the CPU core corresponding to the state bit is 40, the reset initial value is 41, the clear condition is 42, and the flip-flop holding the internal state is 43. When the ASR write signal 34 is “1”, ASR. The corresponding value of the ASR data signal 35 with the value to be written in the state register 80 is written in the flip-flop 43.

図３に、本実施の形態１に対応するデバッグプログラムのフローチャートを示す。まず、ステップＳ９４でユーザプログラムを開始し、ステップＳ９０でブレークが発生しているか否かを判定する。ブレークが発生している場合は、ステップＳ９５でスタック待避（ＡＳＲ．ｓｔａｔｅレジスタ８０の内容をスタックとしてＡＳＥ−ＲＡＭ７に書き出す）を行い、ステップＳ９１で割込みを監視しながら、ステップＳ９６でデバッグプログラムを実行する。割込みが発生しない場合は、デバッグプログラムが終了するまで実行し（ステップＳ９６〜Ｓ９７）、ステップＳ９８でスタック復帰（ＡＳＥ−ＲＡＭ７の内容をスタックとしてＡＳＲレジスタ２に書き戻す）を行った後、ユーザプログラムに復帰する。   FIG. 3 shows a flowchart of the debug program corresponding to the first embodiment. First, a user program is started at step S94, and it is determined whether a break has occurred at step S90. If a break has occurred, the stack is saved in step S95 (the contents of the ASR.state register 80 are written to the ASE-RAM 7 as a stack), the interrupt is monitored in step S91, and the debug program is executed in step S96. To do. If no interrupt occurs, the program is executed until the debug program is finished (steps S96 to S97), and after returning to the stack in step S98 (the contents of the ASE-RAM 7 are written back to the ASR register 2 as a stack), the user program is executed. Return to.

また、ステップＳ９１で割込みを受理した場合は、ステップＳ９２で割込みハンドラへ分岐して割込み処理用ユーザプログラムに分岐する。また、ユーザプログラムからデバッグプログラムへの復帰はステップＳ９３で割込みから復帰する命令（ＲＴＥ命令）の復帰先がデバッグプログラムかどうかを判定することで行う。   If an interrupt is accepted in step S91, the process branches to the interrupt handler in step S92 and branches to the interrupt processing user program. The return from the user program to the debug program is performed by determining whether the return destination of the instruction (RTE instruction) that returns from the interrupt is the debug program in step S93.

以上のような回路とデバッグプログラムの組み合わせで、デバッグモードを中断して実行している割込みを利用したユーザプログラムに対し、自由にブレーク機能が適用可能となる。   With the combination of the circuit and the debug program as described above, the break function can be freely applied to the user program that uses the interrupt executed by interrupting the debug mode.

（実施の形態２）
図４は本発明の実施の形態２に係るマイクロプロセッサの構成を示すブロック図である。 (Embodiment 2)
FIG. 4 is a block diagram showing a configuration of a microprocessor according to Embodiment 2 of the present invention.

まず、図４により、本実施の形態２に係るマイクロプロセッサ１０ａの構成の一例を説明する。本実施の形態のマイクロプロセッサ１０ａは、例えば、前記実施の形態１のマイクロプロセッサ１０にブレーク抑止制御回路１０００を追加したものである。本実施の形態のマイクロプロセッサ１０ａは、例えば、ＣＰＵコア１ａ、デバッグ制御回路６、ユーザＲＡＭ８、ＡＳＥ−ＲＡＭ７、ＢＵＳ９などから構成されている。また、ＣＰＵコア１ａは、内部ステート制御回路３、モード遷移制御回路４、ブレーク抑止制御回路１０００、ＣＰＵ動作制御回路５ａ、ＡＳＲ．ｓｔａｔｅレジスタ８０などから構成されている。前記実施の形態１と同様に、ユーザＲＡＭ８は、図４ではマイクロプロセッサ１０ａに内蔵されているが、外付けにしてもよい。また、マイクロプロセッサ１０ａは、通常は１つのチップで構成されるが、２つ以上の複数のチップで構成してもよい。また、マイクロプロセッサ１０ａはシステムＬＳＩの一部であってもよい。   First, an example of the configuration of the microprocessor 10a according to the second embodiment will be described with reference to FIG. The microprocessor 10a of the present embodiment is obtained by adding a break suppression control circuit 1000 to the microprocessor 10 of the first embodiment, for example. The microprocessor 10a according to the present embodiment includes, for example, a CPU core 1a, a debug control circuit 6, a user RAM 8, an ASE-RAM 7, a BUS 9, and the like. The CPU core 1a includes an internal state control circuit 3, a mode transition control circuit 4, a break suppression control circuit 1000, a CPU operation control circuit 5a, ASR. It consists of a state register 80 and the like. As in the first embodiment, the user RAM 8 is built in the microprocessor 10a in FIG. 4, but may be externally attached. In addition, the microprocessor 10a is normally configured with one chip, but may be configured with two or more chips. Further, the microprocessor 10a may be a part of the system LSI.

ＡＳＲ．ｓｔａｔｅレジスタ８０は、プロセッサ内部のデバッグ専用リソースのステートを示すレジスタである。内部ステート制御回路３は、ＡＳＲ．ｓｔａｔｅの更新制御を行う回路である。モード遷移制御回路４は、デバッグモードとデバッグモードの中断時の更新制御を行う回路である。ブレーク抑止制御回路１０００は、デバッグモード中の割込み受理を積算し、ある回数に達するとそれ以降のブレークを抑止する信号を発生する回路である。ＣＰＵ動作制御回路５ａは、入力された割込み要求信号と命令実行の状態とＡＳＲ．ｓｔａｔｅレジスタ８０の内容から、内部ステート制御回路３およびモード遷移制御回路４を動作させる回路である。デバッグ制御回路６は、マイクロプロセッサ内のデバッグ制御とマイクロプロセッサ外との通信を行う回路である。ＡＳＥ−ＲＡＭ７は、デバッグプログラムでのみ操作可能なデバッグ専用メモリである。ユーザＲＡＭ８は、ユーザプログラムおよびデバッグプログラムで操作可能なメモリである。ＢＵＳ９はＣＰＵコア１ａ、デバッグ制御回路６、ＡＳＥ−ＲＡＭ７、ユーザＲＡＭ８とを接続するバスである。   ASR. The state register 80 is a register indicating the state of a dedicated debug resource inside the processor. The internal state control circuit 3 is ASR. This is a circuit for performing update control of state. The mode transition control circuit 4 is a circuit that performs update control when the debug mode and the debug mode are interrupted. The break suppression control circuit 1000 is a circuit for accumulating interrupt acceptances during the debug mode and generating a signal for suppressing subsequent breaks when a certain number of times is reached. The CPU operation control circuit 5a receives the input interrupt request signal, instruction execution status, ASR. This is a circuit for operating the internal state control circuit 3 and the mode transition control circuit 4 based on the contents of the state register 80. The debug control circuit 6 is a circuit that performs debug control inside the microprocessor and communication outside the microprocessor. The ASE-RAM 7 is a debug-dedicated memory that can be operated only by a debug program. The user RAM 8 is a memory that can be operated by a user program and a debug program. BUS9 is a bus for connecting the CPU core 1a, the debug control circuit 6, the ASE-RAM 7, and the user RAM 8.

ＡＳＲ．ｓｔａｔｅビットの制御論理は、前記実施の形態１で示した図２の論理を使用する。   ASR. As the control logic of the state bit, the logic of FIG. 2 shown in the first embodiment is used.

図５に、ブレーク抑止制御回路１０００の構成を示す。ブレーク抑止制御回路１０００は、デバッグモード中であることを示すＡＳＥ信号３０と、割込みが受理されたことを示す割込み受理信号３１が同時に“１”になったとき、カウンタ１１００をカウントアップし、クリア信号１１０５が“１”になったときにカウントダウンする。このクリア信号１１０５が“１”になるのは、リセット期間中と、割込みから復帰する命令（ＲＴＥ命令）により、中断していたデバッグプログラムを再開する際である。また、デバッグ中断上限回数を示す信号１１０４の値をデバッグプログラムからのみ書き込み可能であって、アドレスマップされているレジスタ１１０１を持ち、前記カウンタ１１００の値と、レジスタ１１０１との値を比較して一致した場合にブレーク抑止信号１１０３を“１”とする比較器１１０２を持つ。   FIG. 5 shows the configuration of the break suppression control circuit 1000. The break suppression control circuit 1000 counts up and clears the counter 1100 when the ASE signal 30 indicating that it is in the debug mode and the interrupt acceptance signal 31 indicating that the interrupt has been accepted simultaneously become “1”. When the signal 1105 becomes “1”, it counts down. The clear signal 1105 becomes “1” during the reset period and when the interrupted debug program is restarted by an instruction to return from the interrupt (RTE instruction). In addition, the value of the signal 1104 indicating the upper limit number of debug interruptions can be written only from the debug program, has an address mapped register 1101, and compares the value of the counter 1100 with the value of the register 1101 to match. In this case, a comparator 1102 is provided that sets the break suppression signal 1103 to “1”.

図６に、本実施の形態２に対応するデバッグプログラムのフローチャートを示す。まず、ステップＳ１２５でユーザプログラムを開始し、ステップＳ１２０でブレーク抑止制御回路１０００を使用してデバッグ中断回数が上限でないかを判定する。上限に達していた場合、ブレークを受け付けずユーザプログラムのみを実行する。そのため、割込みなどで他のユーザプログラムが動作しても、多重ブレークを使用することを抑止し、スタック領域が無限に増加することを防ぐ。一方、上限に達していない場合は、ステップＳ１２１でブレークが発生しているかを判定し、ブレークが発生している場合は、ステップＳ１２６でスタック待避を行い、ステップＳ１２２で割込みを監視しながらデバッグプログラムを実行する（ステップＳ１２７）。割込みが発生しない場合は、デバッグプログラムが終了するまで実行し（ステップＳ１２８）、ステップＳ１２９でスタック復帰を行った後、ユーザプログラムに復帰する。また、ステップＳ１２２で割込みを受理した場合は、ステップＳ１２３で割込みハンドラへ分岐して割込み処理用ユーザプログラムに分岐する。また、ユーザプログラムからデバッグプログラムへの復帰は、ステップＳ１２４でＲＴＥ命令の復帰先がデバッグプログラムかどうかを判定することでを行う。   FIG. 6 shows a flowchart of a debug program corresponding to the second embodiment. First, in step S125, the user program is started, and in step S120, it is determined whether the number of debug interruptions is not the upper limit using the break suppression control circuit 1000. If the limit is reached, only the user program is executed without accepting a break. Therefore, even if another user program operates due to an interrupt or the like, the use of multiple breaks is suppressed and the stack area is prevented from increasing indefinitely. On the other hand, if the upper limit has not been reached, it is determined in step S121 whether a break has occurred. If a break has occurred, the stack is saved in step S126, and the debug program is monitored while monitoring for an interrupt in step S122. Is executed (step S127). If no interrupt occurs, the program is executed until the debug program ends (step S128), and after returning to the stack in step S129, the process returns to the user program. If an interrupt is accepted in step S122, the process branches to the interrupt handler in step S123 and branches to the interrupt processing user program. Also, the return from the user program to the debug program is performed by determining whether or not the return destination of the RTE instruction is a debug program in step S124.

以上のような回路とデバッグプログラムの組み合わせで、デバッグモードを中断して実行している割込みを利用したユーザプログラムに対し、自由にブレーク機能を適用可能となる。また、デバッグ中断回数を制限することで、デバッグ専用リソースを減らすことができる。   With the combination of the circuit and the debug program as described above, the break function can be freely applied to the user program that uses the interrupt that is executed by interrupting the debug mode. Further, by limiting the number of debugging interruptions, it is possible to reduce debugging dedicated resources.

（実施の形態３）
図７は本発明の実施の形態３に係るマイクロプロセッサの構成を示すブロック図である。
まず、図７により、本実施の形態３に係るマイクロプロセッサ１０ｂの構成の一例を説明する。本実施の形態３に係るマイクロプロセッサ１０ｂは、例えば、前記実施の形態１に係るマイクロプロセッサ１０のＡＳＲ．ｓｔａｔｅレジスタ８０をＡＳＲレジスタ２に置き換えたものである。 (Embodiment 3)
FIG. 7 is a block diagram showing a configuration of a microprocessor according to Embodiment 3 of the present invention.
First, an example of the configuration of the microprocessor 10b according to the third embodiment will be described with reference to FIG. The microprocessor 10b according to the third embodiment is, for example, an ASR. Of the microprocessor 10 according to the first embodiment. The state register 80 is replaced with the ASR register 2.

本実施の形態３のマイクロプロセッサ１０ｂは、例えば、ＣＰＵコア１ｂ、デバッグ制御回路６、ユーザＲＡＭ８、ＡＳＥ−ＲＡＭ７、ＢＵＳ９などから構成されている。また、ＣＰＵコア１ｂは、内部ステート制御回路３、モード遷移制御回路４、ＣＰＵ動作制御回路５ｂ、ＡＳＲレジスタ２などから構成されている。前記実施の形態１及び２と同様に、ユーザＲＡＭ８は、図７ではマイクロプロセッサ１０ｂに内蔵されているが、外付けにしてもよい。また、マイクロプロセッサ１０ｂは、通常は１つのチップで構成されるが、２つ以上の複数のチップで構成してもよい。また、マイクロプロセッサ１０ｂはシステムＬＳＩの一部であってもよい。   The microprocessor 10b according to the third embodiment includes, for example, a CPU core 1b, a debug control circuit 6, a user RAM 8, an ASE-RAM 7, a BUS 9, and the like. The CPU core 1b includes an internal state control circuit 3, a mode transition control circuit 4, a CPU operation control circuit 5b, an ASR register 2, and the like. As in the first and second embodiments, the user RAM 8 is built in the microprocessor 10b in FIG. 7, but may be externally attached. In addition, the microprocessor 10b is usually configured by one chip, but may be configured by two or more chips. Further, the microprocessor 10b may be a part of the system LSI.

図８に、ＡＳＲレジスタ２の構成を示す。ＡＳＲレジスタ２は、デバッグモードを中断して割込みを受理したことを示すＡＳＲ．ＡＲビット２０と、前記実施の形態１及び２のＡＳＲ．ｓｔａｔｅレジスタ８０に相当する、プロセッサ内部のデバッグ専用リソースのステートを示すＡＳＲ．ｓｔａｔｅビット２１を持ったレジスタである。   FIG. 8 shows the configuration of the ASR register 2. The ASR register 2 indicates that ASR.2 indicates that the debug mode is interrupted and the interrupt is accepted. AR bit 20 and the ASR. corresponding to the state register 80, the ASR. A register having a state bit 21.

図７の内部ステート制御回路３は、ＡＳＲ．ｓｔａｔｅビット２１の更新制御を行う回路である。モード遷移制御回路４は、ＡＳＲ．ＡＲビット２０の更新制御を行う回路である。ＣＰＵ動作制御回路５ｂは、入力された割込み要求信号と命令実行の状態とＡＳＲレジスタ２の内容から内部ステート制御回路３およびモード遷移制御回路４を動作させる回路である。デバッグ制御回路６は、マイクロプロセッサ１０ｂ内のデバッグ制御と、マイクロプロセッサ１０ｂ外との通信を行う回路である。ＡＳＥ−ＲＡＭ７は、デバッグプログラムでのみ操作可能なデバッグ専用メモリである。ユーザＲＡＭ８は、ユーザプログラムおよびデバッグプログラムで操作可能なメモリである。、ＢＵＳ９は、ＣＰＵコア１ｂ、デバッグ制御回路６、ＡＳＥ−ＲＡＭ７、ユーザＲＡＭ８とを接続するバスである。   The internal state control circuit 3 of FIG. This is a circuit for performing update control of the state bit 21. The mode transition control circuit 4 is ASR. This is a circuit for performing update control of the AR bit 20. The CPU operation control circuit 5 b is a circuit that operates the internal state control circuit 3 and the mode transition control circuit 4 based on the input interrupt request signal, the state of instruction execution, and the contents of the ASR register 2. The debug control circuit 6 is a circuit that performs debug control in the microprocessor 10b and communication with the outside of the microprocessor 10b. The ASE-RAM 7 is a debug-dedicated memory that can be operated only by a debug program. The user RAM 8 is a memory that can be operated by a user program and a debug program. BUS9 is a bus for connecting the CPU core 1b, the debug control circuit 6, the ASE-RAM 7, and the user RAM 8.

図８に示すように、ＡＳＲレジスタ２は、デバッグプログラムからのみ操作可能なアドレス割り付けの３２ビットレジスタとし、最上位ビットをＡＳＲ．ＡＲビット２０、それ以外のビットをＡＳＲ.ｓｔａｔｅビット２１とする。ＡＳＲ．ｓｔａｔｅビット２１は、ＣＰＵコア内部のデバッグ専用リソースのステートの数に従い必要な数だけ使用し、残りはリザーブビットとして“０”固定とする。   As shown in FIG. 8, the ASR register 2 is an address-assigned 32-bit register that can be operated only from the debug program, and the most significant bit is ASR. The AR bit 20 and the other bits are referred to as ASR.state bit 21. ASR. The necessary number of state bits 21 is used according to the number of states of the dedicated resources for debugging in the CPU core, and the remaining bits are fixed to “0” as reserved bits.

図９に、ＡＳＲ．ＡＲビット２０の制御論理を示す。デバッグモード中であることを示すＡＳＥ信号３０と、割込みが受理されたことを示す割込み受理信号３１が同時に“１”になったとき、フリップフロップ３２に“１”を書き込み、またＡＲクリア信号３３が“１”になったときはフリップフロップ３２に書き込まれている値を“０”に書き換える。このＡＲクリア信号３３が“１”となるのは、リセット期間中と、割込みから復帰する命令（ＲＴＥ命令という）により、中断していたデバッグプログラムを再開する際である。また、ＡＳＲ書き込み信号３４が“１”の時、ＡＳＲレジスタ２に書き込む値がのったＡＳＲデータ信号３５のＡＳＲ．ＡＲビット２０に対応する値をフリップフロップ３２に書き込む。   In FIG. The control logic of the AR bit 20 is shown. When the ASE signal 30 indicating that it is in the debug mode and the interrupt acceptance signal 31 indicating that the interrupt has been accepted are simultaneously "1", "1" is written to the flip-flop 32, and the AR clear signal 33 When the value becomes “1”, the value written in the flip-flop 32 is rewritten to “0”. The AR clear signal 33 becomes “1” during the reset period and when the interrupted debug program is restarted by an instruction to return from an interrupt (referred to as an RTE instruction). When the ASR write signal 34 is “1”, the ASR. A value corresponding to the AR bit 20 is written to the flip-flop 32.

ＡＳＲ．ｓｔａｔｅビット２１の制御論理は、前記実施の形態１で示した図２の論理を使用する。図２に示すように、ＡＳＲ．ｓｔａｔｅビット２１に対応するＣＰＵコア内部のデバッグ専用リソースのステートのセット条件を４０、リセット時の初期値を４１、クリア条件を４２、内部ステートを保持するフリップフロップを４３とする。また、ＡＳＲ書き込み信号３４が“１”の時、ＡＳＲレジスタに書き込む値がのったＡＳＲデータ信号３５の対応する値をフリップフロップ４３に書き込む。   ASR. The control logic of the state bit 21 uses the logic of FIG. 2 shown in the first embodiment. As shown in FIG. Assume that the state setting condition of the dedicated debug resource in the CPU core corresponding to the state bit 21 is 40, the initial value at the time of reset is 41, the clear condition is 42, and the flip-flop holding the internal state is 43. When the ASR write signal 34 is “1”, the corresponding value of the ASR data signal 35 with the value to be written to the ASR register is written to the flip-flop 43.

次に図１０により、ＡＳＲ．ＡＲビット２０の遷移を説明する。ユーザプログラムＡ５００において、ブレーク５０１が発生すると、マイクロプロセッサ１０ｂはデバッグモードに遷移し、デバッグプログラムＡ５０２の実行を開始する。このデバッグプログラムＡ５０２を実行中に、割込み５０３が発生すると、マイクロプロセッサはＡＳＲ．ＡＲビット２０に“１”を書き込み、ユーザプログラムＢ５０４の実行を開始する。ユーザプログラムＢ５０４実行中に、さらにブレーク５０５が発生すると、マイクロプロセッサ１０ｂは再度デバッグモードへ遷移し、デバッグプログラムＢ５０６の実行を開始する。デバッグプログラムＢ５０６の実行が終わると、ブレークから復帰命令（ＲＴＢ命令とよぶ）により、ブレーク機能により中断していたユーザプログラムＢ５０８に復帰する（５０７）。ユーザプログラムＢ５０８の実行が終わると、割込みからの復帰命令（ＲＴＥ命令とよぶ）により、デバッグプログラムＡ５０２の続きである５１０に復帰する（５０９）。この際、前記ＡＲクリア信号３３が“１”となるため、ＡＳＲ．ＡＲビット２０が“０”となる。デバッグプログラムＡ５１０の実行が終わると、ＲＴＢ命令により、ユーザプログラムＡ５１２に復帰し、ブレーク５０１が発生した直後の状態へ復帰する。   Next, referring to FIG. The transition of the AR bit 20 will be described. When a break 501 occurs in the user program A500, the microprocessor 10b transitions to the debug mode and starts executing the debug program A502. If an interrupt 503 is generated during execution of the debug program A502, the microprocessor performs ASR. “1” is written to the AR bit 20 and the execution of the user program B 504 is started. If a break 505 further occurs during execution of the user program B504, the microprocessor 10b transitions to the debug mode again and starts executing the debug program B506. When the execution of the debug program B506 is finished, a return instruction (referred to as an RTB instruction) is returned from the break to the user program B508 interrupted by the break function (507). When the execution of the user program B508 is completed, it returns to 510, which is a continuation of the debug program A502, by a return instruction from an interrupt (referred to as an RTE instruction) (509). At this time, since the AR clear signal 33 becomes “1”, the ASR. The AR bit 20 becomes “0”. When the execution of the debug program A510 is finished, the program returns to the user program A512 by the RTB instruction and returns to the state immediately after the break 501 occurs.

図１１に、５００〜５１２までのユーザプログラム、デバッグプログラムの実行順と、スタック操作の様子を時間軸にそって示す。ブレーク５０１によって開始されるデバッグプログラムＡ５０２では、まずＡＳＥ−ＲＡＭ７へのスタック待避Ａ６００を行う。また同様に、ブレーク５０５によって開始されるデバッグプログラムＢ５０６では、ＡＳＥ−ＲＡＭ７へのスタック待避Ｂ６０１を行う。   FIG. 11 shows the execution order of user programs 500 to 512 and the state of stack operation along the time axis. In the debug program A502 started by the break 501, the stack saving A600 to the ASE-RAM 7 is first performed. Similarly, in the debug program B506 started by the break 505, stack saving B601 to the ASE-RAM 7 is performed.

また、デバッグプログラムＢ５０６から、ユーザプログラムＢ５０８へＲＴＢ命令で復帰する際には、ＲＴＢ命令実行前に、スタック復帰Ｂ６０２を行う。同様に、デバッグプログラムＡ５１０から、ユーザプログラムＡ５１２へＲＴＢ命令で復帰する際には、ＲＴＢ命令実行前に、スタック復帰Ｂ６０３を行う。   When returning from the debug program B506 to the user program B508 with an RTB instruction, a stack return B602 is performed before the RTB instruction is executed. Similarly, when returning from the debug program A510 to the user program A512 with an RTB instruction, a stack return B603 is performed before executing the RTB instruction.

以上の中で、デバッグプログラムＢ５０６を実行している期間が、多重ブレーク期間６０４である。また、デバッグプログラムのためのスタック操作をしている期間６００〜６０３は、割込み受理禁止期間であり、それ以外のデバッグモードである期間６０５がデバッグプログラム実行中の割込み許可期間６０５である。なお、スタック領域としてＡＳＥ−ＲＡＭ７を使用するのは、ユーザプログラムによる予期せぬデータ破壊からデバッグプログラムのスタック情報を保護するためである。また、ＡＳＥ−ＲＡＭ７はデバッグプログラム専用のメモリであるため、容量が非常に少なく（通常数キロバイト）、さらにデバッグプログラム本体の格納以外にトレースデータ保存用にも使用される事があるため、スタック領域のサイズはできる限り少ない方が望ましい。   Among the above, the period during which the debug program B 506 is executed is the multiple break period 604. A period 600 to 603 during which the stack operation for the debug program is performed is an interrupt acceptance prohibition period, and a period 605 that is a debug mode other than that is an interrupt permission period 605 during execution of the debug program. The reason why the ASE-RAM 7 is used as the stack area is to protect the stack information of the debug program from unexpected data destruction by the user program. Since the ASE-RAM 7 is a memory dedicated to the debug program, it has a very small capacity (usually several kilobytes), and may be used for storing trace data in addition to storing the debug program main body. It is desirable that the size of is as small as possible.

ところで、ユーザプログラムＢ５０４，５０８は、デバッグプログラムＡ５０２，５１０よりも優先して実行すべきリアルタイム処理である。また、デバッグプログラムＡ５０２，５１０は、デバッグを行っているプログラマのエミュレータ操作と連動してユーザプログラムの実行再開を行う。   By the way, the user programs B504 and 508 are real-time processes to be executed with priority over the debug programs A502 and 510. The debug programs A 502 and 510 resume execution of the user program in conjunction with the emulator operation of the programmer who is performing debugging.

デバッグプログラムＡ５０２，５１０と、デバッグプログラムＢ５０６は、ともにＡＳＥ−ＲＡＭ７上に置かれる。デバッグプログラムＢ５０６は、リアルタイム処理に対するブレーク５０５の後に実行するため、デバッグプログラムＡ５０２，５１０のように、デバッグを行っているプログラマのエミュレータ操作と連動していると、ユーザプログラムＢ５０４，５０８のリアルタイム処理が不可能になってしまう。そのため、デバッグプログラムＢ５０６で実行する命令列数、多重ブレーク期間６０４の上限を設定することで、ユーザプログラムＢ５０４，５０８のリアルタイム処理を可能とする必要がある。   Both the debug programs A 502 and 510 and the debug program B 506 are placed on the ASE-RAM 7. Since the debug program B506 is executed after the break 505 for the real-time processing, the real-time processing of the user programs B504 and 508 is performed when interlocked with the emulator operation of the programmer who is performing the debugging like the debug programs A502 and 510. It becomes impossible. Therefore, it is necessary to enable real-time processing of the user programs B504 and 508 by setting the number of instruction sequences executed in the debug program B506 and the upper limit of the multiple break period 604.

図１２に、この制約に対応するデバッグプログラムのフローチャートを示す。まず、ステップＳ７００の初期設定で、リアルタイム処理を行うユーザプログラムに対して、実行したい命令列と多重ブレーク期間の上限を設定する。その後、ステップＳ７１２でユーザプログラムを開始し、ステップＳ７０１でブレークが発生しているかを判定する。ブレークが発生している場合は、ステップＳ７０２でＡＳＲ．ＡＲビット２０の評価を行う。ＡＳＲ．ＡＲビット２０が“０”である場合は、ステップＳ７１３でスタック待避を行い、ステップＳ７０３で割込みを監視しながらデバッグを行っているプログラマのエミュレータ操作と連動したデバッグプログラムを実行する。ステップＳ７０３で割込みが発生しない場合は、ステップＳ７０５のデバッグプログラムが終了するまで実行し（ステップＳ７１４）、ステップＳ７１５でスタック復帰を行った後、ユーザプログラムに復帰する。   FIG. 12 shows a flowchart of the debug program corresponding to this restriction. First, as an initial setting in step S700, an instruction sequence to be executed and an upper limit of a multiple break period are set for a user program that performs real-time processing. Thereafter, the user program is started in step S712, and it is determined whether a break has occurred in step S701. If a break has occurred, the ASR. The AR bit 20 is evaluated. ASR. If the AR bit 20 is “0”, the stack is saved in step S713, and the debugging program linked with the emulator operation of the programmer performing debugging is executed while monitoring the interrupt in step S703. If no interrupt is generated in step S703, the process is executed until the debug program in step S705 ends (step S714). After the stack is returned in step S715, the process returns to the user program.

また、ステップＳ７０３で割込みを受理した場合は、ステップＳ７０７でＡＳＲ．ＡＲビット２０に“１”を書き込み、割込みハンドラへ分岐して割込み処理用ユーザプログラムに分岐する。   If an interrupt is accepted in step S703, ASR. Write “1” to the AR bit 20, branch to the interrupt handler, and branch to the interrupt processing user program.

一方、ステップＳ７０２でＡＳＲ．ＡＲビット２０が“１”であった場合は、ステップＳ７００で設定した制約に違反しないかを確認する（ステップＳ７０８）。違反しない場合はさらにスタック領域に空きがあるかを確認し（ステップＳ７０９）、大丈夫な場合はステップＳ７１３のスタック操作を行う。   On the other hand, in step S702, ASR. If the AR bit 20 is “1”, it is confirmed whether or not the constraint set in step S700 is violated (step S708). If there is no violation, it is further checked whether there is a free space in the stack area (step S709), and if it is okay, the stack operation in step S713 is performed.

また、ステップＳ７０４ではＡＳＲ．ＡＲビット２０が“１”であるため、ステップＳ７００で設定したリアルタイム処理に対応するデバッグプログラムを実行する（ステップＳ７０６）。また、ステップＳ７０８、ステップＳ７０９の判定で、多重ブレークできなかった場合は、ステップＳ７００で設定したリアルタイム処理に対応するデバッグプログラムを実行し（ステップＳ７１０）、ステップＳ７１６で終了したらユーザプログラムに復帰する。また、ユーザプログラムからデバッグプログラムへの復帰はステップＳ７１１で判定を行う。   In step S704, ASR. Since the AR bit 20 is “1”, a debug program corresponding to the real-time processing set in step S700 is executed (step S706). If it is determined in steps S708 and S709 that multiple breaks cannot be made, a debug program corresponding to the real-time process set in step S700 is executed (step S710), and the process returns to the user program when the process ends in step S716. Also, the return from the user program to the debug program is determined in step S711.

以上のような回路とデバッグプログラムの組み合わせで、リアルタイム処理ではないユーザプログラムだけでなく、デバッグモードを中断して実行している割込みを利用したリアルタイム処理に対し、デバッグを行っているプログラマが設定する割り込み応答時間の許容範囲内で、自由にブレーク機能を適用可能となる。   With the combination of the above circuit and debug program, the debugging programmer sets not only the user program that is not real-time processing but also the real-time processing that uses the interrupt that is executed by interrupting the debug mode. The break function can be freely applied within the allowable range of interrupt response time.

本実施の形態３のマイクロプロセッサは、デバッグモードを中断して割込みを受理したことを示すビット（ＡＳＲ．ＡＲビット２０）と、プロセッサ内部のデバッグ専用リソースのステートを示すビット（ＡＳＲ．ｓｔａｔｅビット２１）を持ったレジスタ（ＡＳＲレジスタ２）をデバッグプログラムから参照できるため、検出したブレークが通常のユーザプログラムのデバッグのために発生したものか、割込みを利用したリアルタイム処理のためにデバッグモードを中断して実行しているユーザプログラムのものかを判別可能である。また、マイクロプロセッサ内部のデバッグ専用リソースをスタックとしてメモリに書き出すことで、さらに多重にデバッグモードを中断して割込みを受理することができるという利点がある。   The microprocessor according to the third embodiment has a bit (ASR.AR bit 20) indicating that the debug mode is interrupted and an interrupt is accepted, and a bit (ASR.state bit 21) indicating the state of the dedicated debugging resource in the processor. ) Can be referenced from the debug program, so whether the detected break occurred for debugging a normal user program or the debug mode is suspended for real-time processing using interrupts. It is possible to determine whether the user program is being executed. Further, by writing the debugging dedicated resources inside the microprocessor as a stack to the memory, there is an advantage that the debugging mode can be interrupted and interrupts can be accepted.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、ＡＳＲレジスタのビット数を変更することで、バス幅の異なるマイクロプロセッサに適用可能である。   For example, it can be applied to microprocessors having different bus widths by changing the number of bits of the ASR register.

また、ＡＳＲ．ｓｔａｔｅビットの数が非常に多い場合、ＡＳＲ．ｓｔａｔｅビットのみで構成されるデバッグプログラムからのみ操作可能なアドレス割り付けのレジスタを追加定義する事で対応可能である。   In addition, ASR. If the number of state bits is very large, ASR. This can be dealt with by additionally defining an address allocation register that can be operated only from a debug program composed only of state bits.

多重ブレーク回数を制限するために、ＡＳＲ．ＡＲビットを任意のビット数のカウンタとし、またブレークの上限回数を設定するレジスタを別途用意することで、ＡＳＲ．ＡＲビットの比較などを行う回数を減らすことも可能である。   In order to limit the number of multiple breaks, ASR. By using the AR bit as a counter of an arbitrary number of bits and separately preparing a register for setting the upper limit number of breaks, ASR. It is also possible to reduce the number of times the AR bit comparison is performed.

ブレーク発生時のデバッグプログラムの開始アドレスを、ＡＳＲ．ＡＲビットによって切り替える事で、ＡＳＲ．ＡＲビットの比較などを行う回数を減らすことも可能である。   The start address of the debug program when a break occurs is set to ASR. By switching by AR bit, ASR. It is also possible to reduce the number of times the AR bit comparison is performed.

本発明は、マイクロプロセッサ等の半導体製品の製造業で利用可能である。   The present invention can be used in the manufacturing industry of semiconductor products such as microprocessors.

本発明の実施の形態１に係るマイクロプロセッサの構成を示すブロック図である。It is a block diagram which shows the structure of the microprocessor which concerns on Embodiment 1 of this invention. 本発明の実施の形態１〜３において、ＡＳＲ．ｓｔａｔｅビットの制御論理を示す図である。In the first to third embodiments of the present invention, ASR. It is a figure which shows the control logic of a state bit. 本発明の実施の形態１において、デバッグプログラムの動作例を示すフローチャートである。5 is a flowchart illustrating an operation example of a debug program in the first embodiment of the present invention. 本発明の実施の形態２に係るマイクロプロセッサの構成を示すブロック図である。It is a block diagram which shows the structure of the microprocessor which concerns on Embodiment 2 of this invention. 本発明の実施の形態２において、ブレーク抑止制御回路の構成を示す図である。In Embodiment 2 of this invention, it is a figure which shows the structure of a break suppression control circuit. 本発明の実施の形態２において、デバッグプログラムの動作例を示すフローチャートである。In Embodiment 2 of this invention, it is a flowchart which shows the operation example of a debug program. 本発明の実施の形態３に係るマイクロプロセッサの構成を示すブロック図である。It is a block diagram which shows the structure of the microprocessor which concerns on Embodiment 3 of this invention. 本発明の実施の形態３において、ＡＳＲレジスタの構成を示す図である。In Embodiment 3 of this invention, it is a figure which shows the structure of an ASR register. 本発明の実施の形態３において、ＡＳＲ．ＡＲビットの制御論理を示す図である。In Embodiment 3 of the present invention, ASR. It is a figure which shows the control logic of AR bit. 本発明の実施の形態３において、ＡＳＲ．ＡＲビットの遷移を示す説明図である。In Embodiment 3 of the present invention, ASR. It is explanatory drawing which shows transition of AR bit. 本発明の実施の形態３において、マイクロプロセッサでのユーザプログラムとデバッグプログラムの動作例を示す図である。In Embodiment 3 of this invention, it is a figure which shows the operation example of the user program and debug program in a microprocessor. 本発明の実施の形態３において、デバッグプログラムの動作例を示すフローチャートである。In Embodiment 3 of this invention, it is a flowchart which shows the operation example of a debug program.

符号の説明Explanation of symbols

１，１ａ，１ｂ ＣＰＵコア
２ ＡＳＲレジスタ
３ 内部ステート制御回路
４ モード遷移制御回路
５，５ａ，５ｂ ＣＰＵ動作制御回路
６ デバッグ制御回路
７ ＡＳＥ−ＲＡＭ（デバッグ専用メモリ）
８ ユーザＲＡＭ
９ ＢＵＳ
１０，１０ａ，１０ｂ マイクロプロセッサ
２０ ＡＳＲ．ＡＲビット
２１ ＡＳＲ．ｓｔａｔｅビット
３２，４３ フリップフロップ
８０ ＡＳＲ．ｓｔａｔｅレジスタ
１０００ ブレーク抑止制御回路
１１００ カウンタ
１１０１ レジスタ
１１０２ 比較器 1, 1a, 1b CPU core 2 ASR register 3 Internal state control circuit 4 Mode transition control circuit 5, 5a, 5b CPU operation control circuit 6 Debug control circuit 7 ASE-RAM (debug dedicated memory)
8 User RAM
9 BUS
10, 10a, 10b Microprocessor 20 ASR. AR bit 21 ASR. state bits 32, 43 flip-flop 80 ASR. state register 1000 break suppression control circuit 1100 counter 1101 register 1102 comparator

Claims (7)

第１のデバッグプログラム実行中に、割込みにより前記第１のデバッグプログラムを中断してユーザプログラムの実行が可能なマイクロプロセッサであって、
前記マイクロプロセッサの内部状態を保持し、退避可能なレジスタと、
前記マイクロプロセッサの内部状態の退避及び復帰に使用されるメモリとを有し、
前記ユーザプログラムを中断してさらに第２のデバッグプログラムの実行が可能であることを特徴とするマイクロプロセッサ。 A microprocessor capable of interrupting the first debug program by an interrupt and executing a user program during execution of the first debug program,
A register that holds and saves the internal state of the microprocessor;
A memory used for saving and restoring the internal state of the microprocessor;
A microprocessor characterized in that the user program can be interrupted to execute a second debug program. 請求項１記載のマイクロプロセッサにおいて、
前記メモリは、デバッグプログラムでのみ操作可能なデバッグ専用メモリであり、
前記レジスタの退避先は、前記デバッグ専用メモリであることを特徴とするマイクロプロセッサ。 The microprocessor of claim 1, wherein
The memory is a dedicated debug memory that can be operated only by a debug program,
The microprocessor is characterized in that the save destination of the register is the debug-dedicated memory. 請求項１記載のマイクロプロセッサにおいて、
多重割込み回数をカウントするカウンタと、
多重割込み回数の上限値を保持する保持回路と、
前記カウンタの値と前記保持回路の値とを比較する比較器とを有し、
前記比較器の比較結果に基づいて、多重割込み回数を制限することを特徴とするマイクロプロセッサ。 The microprocessor of claim 1, wherein
A counter that counts the number of multiple interrupts;
A holding circuit that holds the upper limit of the number of multiple interrupts;
A comparator that compares the value of the counter with the value of the holding circuit;
A microprocessor that limits the number of multiple interrupts based on a comparison result of the comparator. 請求項１記載のマイクロプロセッサにおいて、
デバッグモードを中断して割込みを受理したことを示すビットを有し、
前記ビットの内容に基づいて、多重割込み回数を制限することを特徴とするマイクロプロセッサ。 The microprocessor of claim 1, wherein
Has a bit to indicate that the interrupt was accepted by interrupting debug mode,
A microprocessor characterized in that the number of multiple interrupts is limited based on the contents of the bits. 請求項４記載のマイクロプロセッサにおいて、
前記ビットを利用して、前記割込みにより実行される処理が、リアルタイム処理の必要な処理か否かを判定し、前記リアルタイム処理を崩さない範囲でブレーク機能を利用可能とする機能を有することを特徴とするマイクロプロセッサ。 The microprocessor of claim 4, wherein
Using the bit, it is determined whether or not the process executed by the interrupt is a process that requires a real-time process, and has a function of enabling a break function within a range that does not break the real-time process. And a microprocessor. 請求項１記載のマイクロプロセッサにおいて、
前記レジスタに保持される前記マイクロプロセッサの内部状態は、デバッグ専用リソースのステートであることを特徴とするマイクロプロセッサ。 The microprocessor of claim 1, wherein
The microprocessor characterized in that the internal state of the microprocessor held in the register is a state of a dedicated resource for debugging. 請求項１記載のマイクロプロセッサにおいて、
前記マイクロプロセッサの内部状態の退避及び復帰は、デバッグプログラムにより行われることを特徴とするマイクロプロセッサ。 The microprocessor of claim 1, wherein
The microprocessor characterized in that the internal state of the microprocessor is saved and restored by a debug program.

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