JP2007019848A - Signal processing apparatus and signal processing method - Google Patents
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Abstract
Description
本発明は、デジタル信号の同期を適切に取るためのデジタル信号処理技術に関する。 The present invention relates to a digital signal processing technique for appropriately synchronizing digital signals.
アナログ回路とデジタル回路が混載する装置、たとえば、磁気記録再生装置においては、ＬＳＩチップの歩留まり向上および動作の安定を図るため、それらを構成する回路要素を動作のばらつきが少なく、製造過程でのチップテスト手法が確立されているデジタル回路によってすべて実現することが求められている。たとえばデータの位相同期を取るＰＬＬ（Phase Locked Loop：位相同期ループ）回路は、デジタル化が要望される回路要素のひとつである。 In a device in which an analog circuit and a digital circuit are mixedly mounted, for example, a magnetic recording / reproducing device, in order to improve the yield of the LSI chip and stabilize the operation, the circuit elements constituting them have a small variation in operation, and the chip in the manufacturing process All are required to be realized by digital circuits with established test methods. For example, a PLL (Phase Locked Loop) circuit that synchronizes the phase of data is one of circuit elements that are desired to be digitized.
ＰＬＬ回路（以下、単にＰＬＬ）のデジタル化には各種の手法が提案されており、たとえば、デジタル通信の分野においては、補間による位相同期（Interpolated Timing Recovery）（以下、ＩＴＲと略称する）方式によるデジタルＰＬＬ制御が実用化されている。ＩＴＲ方式によるＰＬＬ制御とは、再生信号の位相と、位相オフセット演算器（位相積算器（Phase Accumulator）とも称する）から出力される整数値が示す位相との位相誤差に基づいて、デジタルフィルタなどで再生信号を補間し、再生信号の位相を制御するものである。このＩＴＲ方式のＰＬＬ制御については、たとえば下記非特許文献１に詳細に開示されている。
また、ＩＴＲ方式のデジタルＰＬＬは、磁気記録再生装置にも応用されており、たとえば、下記非特許文献２または３に詳細に開示されている。
Various methods have been proposed for digitizing a PLL circuit (hereinafter simply referred to as PLL). For example, in the field of digital communication, an interpolated timing recovery (hereinafter abbreviated as ITR) method using interpolation is used. Digital PLL control has been put into practical use. PLL control by the ITR method is based on a phase error between a phase of a reproduction signal and a phase indicated by an integer value output from a phase offset calculator (also referred to as a phase accumulator) by using a digital filter or the like. The reproduction signal is interpolated to control the phase of the reproduction signal. The ITR PLL control is disclosed in detail in, for example, Non-Patent
The ITR digital PLL is also applied to a magnetic recording / reproducing apparatus, and is disclosed in detail in, for example, Non-Patent
図１に、下記非特許文献等に開示されている、ＩＴＲ方式のデジタルＰＬＬ回路を含む従来の信号処理装置の構成を示すブロック図を示す。
図１に示す信号処理装置において、入力されるアナログ信号ｒ（ｔ）（たとえば磁気記録再生装置の場合、ヘッド再生信号）は、アナログＡＧＣ５によって帰還される振幅誤差電圧に従って利得を変化させるＶＧＡ(Variable Gain Amplifier：可変利得増幅器)２によって所定の振幅に増幅され、アナログフィルタ（またはアナログアンチエイリアシングフィルタとも称する）４によって等化される。そして、Ａ／Ｄコンバータ６は、等化されたアナログ信号を周波数シンセサイザ３が生成するＩＴＲサンプリング周波数ｆｓに同期してサンプリングし、デジタル信号ｘに変換する。
デジタル信号ｘは、デジタル等化フィルタ７によって所定の等化方式で等化され、ＰＬＬ２０内の位相補間フィルタにより位相補間がなされた後、ビタビ検出器１０に供給される。
FIG. 1 is a block diagram showing a configuration of a conventional signal processing apparatus including an ITR digital PLL circuit disclosed in the following non-patent document.
In the signal processing apparatus shown in FIG. 1, an input analog signal r (t) (for example, a head reproduction signal in the case of a magnetic recording / reproducing apparatus) changes a gain according to an amplitude error voltage fed back by an analog AGC 5 (Variable Amplified to a predetermined amplitude by a gain amplifier (variable gain amplifier) 2 and equalized by an analog filter (or analog anti-aliasing filter) 4. The A /
The digital signal x is equalized by a predetermined equalization method by the
ＰＬＬ２０では、位相補間フィルタから帰還されたデジタル等化後の信号に基づいて、位相誤差が検出され、検出された位相誤差のループフィルタ出力を用いて、位相オフセットを算出し、その位相オフセットに基づいて位相補間フィルタのタップ係数が逐次更新される。
周波数シンセサイザ３では、基準クロックに基づいて、書き込み動作用のチャンネル周波数ｆｃｈのクロックを生成するとともに、このチャンネル周波数ｆｃｈよりも若干高い周波数の読み出し動作用のＩＴＲサンプリング周波数ｆｓのクロックを生成してＡ／Ｄコンバータ６に供給する。
The
The
ところで、図１に示した従来の信号処理装置では、ＰＬＬ２０内の位相補間フィルタが出力する補間データｚがビタビ検出器１０に供給されている。それゆえ、ＰＬＬ２０内の位相補間フィルタには高い計算精度が要求され、位相補間フィルタで遅延が生じやすい。この遅延はそのままＰＬＬ２０のループ遅延となるため、ＰＬＬの追従性能が劣化することになる。すなわち、位相オフセットの算出から位相誤差の検出までに時間がかかり、その結果を位相補間フィルタへフィードバックさせてタップ係数を更新するタイミングが遅れるため、再生データの位相同期を取る（位相引き込み）までの時間が長くかかることになる。
一方、ループ遅延を短縮するために、ＰＬＬ２０内の位相補間フィルタの精度を低下させる(たとえばタップ数、ビット幅を小さくする)ことは、そのまま再生データの精度劣化を招来し、望ましくないことは明らかである。
Incidentally, in the conventional signal processing apparatus shown in FIG. 1, the interpolation data z output from the phase interpolation filter in the
On the other hand, it is clear that reducing the accuracy of the phase interpolation filter in the PLL 20 (for example, reducing the number of taps and the bit width) in order to shorten the loop delay causes deterioration in the accuracy of the reproduced data as it is, which is not desirable. It is.
本発明は上記した点に鑑みてなされたものであって、その目的とするところは、デジタルＰＬＬのループ遅延の短縮化と、そのデジタルＰＬＬによって位相同期が取られた再生データの高精度化とを両立させた信号処理装置および信号処理方法を提供することにある。 The present invention has been made in view of the above points, and the object of the present invention is to shorten the loop delay of the digital PLL and to improve the accuracy of the reproduction data that is phase-synchronized by the digital PLL. Is to provide a signal processing device and a signal processing method.
上記課題を克服するために、本発明の第１の観点は、
再生信号の位相誤差を検出する検出部と、
前記再生信号のサンプリング周期ごとに前記位相誤差を積算する積算部と、
前記積算値に基づいて第１フィルタ係数を算出し、その第１フィルタ係数により再生信号を所定の位相分解能にて補間することによって当該再生信号の位相調整を行う第１位相補間フィルタ部と、
前記積算値に基づいて、前記第１フィルタ係数よりも数が少ない第２フィルタ係数を算出し、その第２フィルタ係数により再生信号を前記位相分解能にて補間することによって当該再生信号の位相調整を行い、位相調整がされた再生信号を前記検出部に与える第２位相補間フィルタ部と、
前記第１位相補間フィルタ部により位相調整が行われた再生信号に対して畳み込み復号を行う復号部と、
を備えた信号処理装置である。
In order to overcome the above problems, the first aspect of the present invention provides:
A detection unit for detecting a phase error of the reproduction signal;
An integrator for integrating the phase error for each sampling period of the reproduction signal;
A first phase interpolation filter unit that calculates a first filter coefficient based on the integrated value and performs phase adjustment of the reproduction signal by interpolating the reproduction signal with a predetermined phase resolution using the first filter coefficient;
Based on the integrated value, a second filter coefficient having a smaller number than the first filter coefficient is calculated, and the phase of the reproduction signal is adjusted by interpolating the reproduction signal with the phase resolution by the second filter coefficient. And a second phase interpolation filter unit that provides the detection unit with a reproduction signal that has been phase-adjusted,
A decoding unit that performs convolutional decoding on the reproduction signal that has undergone phase adjustment by the first phase interpolation filter unit;
Is a signal processing apparatus.
上記課題を克服するために、本発明の第２の観点は、
再生信号の位相誤差を検出する第１工程と、
前記位相誤差を積算する第２工程と、
前記第２工程における積算値に基づいて第１フィルタ係数を算出し、そのフィルタ係数により再生信号を所定の位相分解能にて補間することによって、ビタビ検出のために当該再生信号の位相調整を行う第３工程と、
前記第２工程における積算値に基づいて、前記第１フィルタ係数よりも数が少ない第２フィルタ係数を算出し、そのフィルタ係数により再生信号を前記位相分解能にて補間することによって、前記位相誤差の検出のために当該再生信号の位相調整を行う第４工程と、
を備えた信号処理方法である。
In order to overcome the above problems, the second aspect of the present invention provides:
A first step of detecting a phase error of the reproduction signal;
A second step of integrating the phase error;
A first filter coefficient is calculated based on the integrated value in the second step, and the reproduction signal is interpolated with a predetermined phase resolution using the filter coefficient to adjust the phase of the reproduction signal for Viterbi detection. 3 steps,
Based on the integrated value in the second step, a second filter coefficient having a smaller number than the first filter coefficient is calculated, and the reproduced signal is interpolated with the phase resolution based on the filter coefficient to thereby reduce the phase error. A fourth step of adjusting the phase of the reproduction signal for detection;
Is a signal processing method.
本発明によれば、デジタルＰＬＬのループ遅延の短縮化と、そのデジタルＰＬＬによって位相同期が取られた再生データの高精度化とを両立することができる。 According to the present invention, both the shortening of the loop delay of the digital PLL and the improvement of the accuracy of the reproduced data phase-synchronized by the digital PLL can be achieved.
以下、本発明の実施形態を添付図面に関連付けて説明する。
図２は、本発明の信号処理装置の一実施形態としての磁気記録再生装置１の構成を示すブロック図である。
実施形態に係る磁気記録再生装置は、磁気記録媒体から読み取った再生信号の位相同期を取るために、ＩＴＲ方式のデジタルＰＬＬ（位相同期ループ）を備え、そのＰＬＬには、再生信号の位相誤差を検出する検出部、位相誤差を積算する積算部、サンプリング間の再生信号のデータを補間し、積算値に応じて位相調整を行う第１位相補間フィルタ部を含む。
さらに、実施形態に係る磁気記録再生装置は、ＰＬＬのループ内に存在しない第２位相補間フィルタ部、そのフィルタ結果に基づいて畳み込み復号を行う復号部、を有する。
図２において、検出部は、ＰＬＬ８内の位相誤差検出器８２に相当する。積算部は、ループフィルタ８３および位相オフセット演算器８４に相当する。第１位相補間フィルタ部は、位相補間フィルタ８１に相当する。
図２において、第２位相補間フィルタ部は、ＰＬＬ８のループ外に設けられた位相補間フィルタ９に相当し、復号部は、位相補間フィルタ９の出力結果を処理するビタビ検出器１０に相当する。
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
FIG. 2 is a block diagram showing a configuration of the magnetic recording / reproducing
The magnetic recording / reproducing apparatus according to the embodiment includes an ITR digital PLL (phase-locked loop) in order to achieve phase synchronization of a reproduction signal read from a magnetic recording medium, and the PLL has a phase error of the reproduction signal. A detection unit for detecting, an integration unit for integrating phase errors, and a first phase interpolation filter unit for interpolating data of a reproduction signal between samplings and performing phase adjustment according to the integration value.
Furthermore, the magnetic recording / reproducing apparatus according to the embodiment includes a second phase interpolation filter unit that does not exist in the PLL loop, and a decoding unit that performs convolutional decoding based on the filter result.
In FIG. 2, the detection unit corresponds to the
In FIG. 2, the second phase interpolation filter unit corresponds to the
図２に示すように、実施形態に係る磁気記録再生装置１は、上述した構成要素のほか、ＶＧＡ（Variable Gain Amplifier:可変利得増幅器）２、周波数シンセサイザ３、アナログフィルタ４、アナログＡＧＣ（Automatic Gain Controller：自動利得制御器）５、Ａ／Ｄ（Analog/Digital）コンバータ６、等化フィルタ７、を備える。
As shown in FIG. 2, the magnetic recording / reproducing
磁気記録再生装置１では、磁気ディスク（図示しない）に記録された信号が再生用ヘッド（図示しない）によって読み取られ、図２に示すように、その再生信号ｒ（ｔ）がＶＧＡ２に入力信号として取り込まれる。
アナログフィルタ４は、再生信号ｒ（ｔ）を適正に等化し、Ａ／Ｄコンバータ６に供給する。
なお、アナログＡＧＣ５は、アナログフィルタ４の出力の波形振幅のピーク値と理想検出値とのレベル誤差の積分値を算出し、ＶＧＡ２では、この積分値に従って利得を変化させることで、入力した再生信号ｒ（ｔ）のレベルを調整する。これによって、再生信号ｒ（ｔ）は、その振幅が所定のレベルに維持されたうえで、アナログフィルタ４に供給される。
In the magnetic recording / reproducing
The
The
Ａ／Ｄコンバータ６は、アナログフィルタ４からのアナログ信号を、サンプリング周波数ｆｓでサンプルし、デジタル信号に変換する。
周波数シンセサイザ３は、磁気ディスクへの書き込み動作用のチャンネル周波数ｆｃｈのクロックと、チャンネル周波数ｆｃｈよりも若干高い周波数の（オーバーサンプリングされた）読み出し動作用のサンプリング周波数ｆｓのクロックとを基準クロックに基づいて生成し、サンプリング周波数ｆｓのクロックをＡ／Ｄコンバータ６に供給する。
たとえば本実施形態では、チャンネル周波数ｆｃｈとサンプリング周波数ｆｓとの関係を下記式（１）に示すように設定する。
ｆｓ＝α・ｆｃｈ（α＝８／７） …（１）
Ａ／Ｄコンバータ６によって時刻ｎＴＳ（ＴＳ：サンプリング周期，ＴＳ＝１／ｆｓ，ｎ＝１，２，…）にサンプルされた信号（サンプルデータ）ｘ（ｎ）が等化フィルタ７に供給される。
The A /
The
For example, in this embodiment, the relationship between the channel frequency fch and the sampling frequency fs is set as shown in the following formula (1).
fs = α · fch (α = 8/7) (1)
A signal (sample data) x (n) sampled by the A /
等化フィルタ７は、Ａ／Ｄコンバータ６からのサンプルデータｘを、所望の等化方式で等化する。たとえばパーシャル・レスポンス・クラス１（ＰＲ１）に等化する。
等化フィルタ７により得られたサンプルデータｙは、ＰＬＬ８および位相補間フィルタ９に供給される。
The
Sample data y obtained by the
位相補間フィルタ９は、位相オフセット演算器８４から指定された位相φに対応したタップ係数を用いて、等化フィルタ７からのサンプルデータｙを補間してその位相を調整する。すなわち、位相補間フィルタ９のタップ係数を位相オフセット演算器８４が算出する位相オフセットφに応じて変動させて、再生信号を補間することで、再生信号の位相に追従することができるようになされている。
The
また、位相補間フィルタ９は、ＰＬＬ８内の位相補間フィルタ８１と比較して、高精度のフィルタとなっている。具体的には、後段のビタビ検出器１０の処理に十分な精度のビット幅およびタップ数を備えるように構成される。かかる観点から、本実施形態では、位相補間フィルタ９におけるタップ数を８、ビット幅を８ビットとした。
Further, the
位相補間フィルタ９は、図３に示すように、タップ係数（本発明の第１フィルタ係数）を選択する係数選択部９１と、タップ数８のＦＩＲ（Finite Impulse Response）フィルタ９２とで構成されている。
本実施形態では、位相分解能を１６、すなわち、サンプリング周期ＴＳは１６等分されているものとし、位相オフセット演算器８４が算出する位相オフセットφは、後述するように、０〜１５の整数値で位相補間フィルタ９に与えられる。
As shown in FIG. 3, the
In the present embodiment, 16 a phase resolution, i.e., the sampling period T S is assumed to be 16 equal parts, the phase offset φ the phase offset
係数選択部９１では、１６組のタップ係数群の中から、位相オフセット量φと同一の値の位相アドレスｐ＿ａｄｒ（０〜１５の整数値）に対応するタップ係数が選択される。各位相アドレス（０〜１５）と、それに対応するタップ係数（８値）は、対応付けて図示しないメモリに予め記録されている。
ＦＩＲフィルタ９２では、選択されたタップ係数に基づいて、フィルタ演算を行う。
なお、位相アドレスｐ＿ａｄｒは、本実施形態の説明では位相オフセット量φと同一の値であるが、これに限られず、メモリに記録されたタップ係数群の各タップ係数と対応付けられればよい。
The
The
The phase address p_adr has the same value as the phase offset amount φ in the description of the present embodiment, but is not limited thereto, and may be associated with each tap coefficient of the tap coefficient group recorded in the memory.
図３において、たとえば入力した位相オフセット量φが「０」の場合には、位相アドレスｐ＿ａｄｒ：「０」に対応するタップ係数｛ｋ０，０ ｋ０，１ ｋ０，２ ｋ０，３ ｋ０，４ ｋ０，５ ｋ０，６ ｋ０，７｝が選択され、それぞれ、ＦＩＲフィルタ９２の計算に用いられるタップ係数｛ｋ０ ｋ１ ｋ２ ｋ３ ｋ４ ｋ５ ｋ６ ｋ７｝と対応付けられる。また、たとえば入力した位相オフセット量φが「１５」の場合には、位相アドレスｐ＿ａｄｒ：「１５」に対応するタップ係数｛ｋ１５，０ ｋ１５，１ ｋ１５，２ ｋ１５，３ ｋ１５，４ ｋ１５，５ ｋ１５，６ ｋ１５，７｝が選択され、それぞれ、ＦＩＲフィルタ９２の計算に用いられるタップ係数｛ｋ０ ｋ１ ｋ２ ｋ３ ｋ４ ｋ５ ｋ６ ｋ７｝と対応付けられる。
In FIG. 3, for example, when the input phase offset amount φ is “0”, tap coefficients {k 0,0 k 0,1 k 0,2 k 0,3 k corresponding to the phase address p_adr: “0”. 0,4 k 0,5 k 0,6 k 0,7 } are selected, and tap coefficients {k 0 k 1 k 2 k 3 k 4 k 5 k 6 k 7 } respectively used for calculation of the
位相補間フィルタ９の係数選択部９１に用意されるタップ係数は、たとえば下記式（２）が示すように、時間軸上でチャンネル周期ＴＣＨ毎にヌル（ＮＵＬＬ）点を持つＳＩＮＣ関数を用いる。
ＳＩＮＣ（ｋ）＝（ｓｉｎ（πｋ／ＴＣＨ））／（πｋ／ＴＣＨ） …（２）
The tap coefficient prepared in the
SINC (k) = (sin (πk / T CH )) / (πk / T CH ) (2)
なお、このタップ係数は、デジタル信号（再生信号）の位相を、位相オフセット演算器８４からの位相φに対応させて変化させることができるものであればよく、上記のＳＩＮＣ関数に対して、デジタル信号処理で用いられる各種の窓関数を乗じて用いてもよいし、ＳＩＮＣ関数ではなく多項式の関数を用いてもよい。
The tap coefficient is not particularly limited as long as the phase of the digital signal (reproduced signal) can be changed in correspondence with the phase φ from the phase offset
図４は、位相補間フィルタ９によって算出される、サンプルデータｙの補間データを図解した図である。
図４に示すように、位相補間フィルタ９は、サンプリング周期ＴＳごとのサンプルデータｙ（ｎ），ｙ（ｎ＋１），…を補間する。本実施形態では位相分解能が１６であるので、時刻ｎＴＳにおけるフィルタ出力ｚ（ｎ）は、サンプルデータｙ（ｎ）〜ｙ（ｎ＋１）間の１６個の補間データｙ０（ｎ），ｙ１（ｎ），…，ｙ１５（ｎ）のうち、位相アドレスｐ＿ａｄｒに応じたいずれかの値を取りうる。
FIG. 4 is a diagram illustrating the interpolation data of the sample data y calculated by the
As shown in FIG. 4, the
ビタビ検出器１０は、たとえばＰＲ１用ビタビ検出器である。ビタビ検出器１０は、時刻ｎＴＳにおける位相補間フィルタ９の補間データｚに対して、所定の拘束長に応じた数の状態における生き残りパスを検出し、検出シンボルａを外部に出力する。
本実施形態では、ビタビ検出器１０の検出精度を高くするため、位相補間フィルタ９のタップ数、ビット幅を十分に大きくして、出力信号ｚの精度を高くするようにしている。
The
In this embodiment, in order to increase the detection accuracy of the
ＰＬＬ８は、ＩＴＲ方式の位相同期ループであり、図２に示すように、そのループ内には、位相補間フィルタ８１、位相誤差検出器８２、ループフィルタ８３、位相オフセット演算器８４を備える。
The
位相補間フィルタ８１は、位相補間フィルタ９同様、位相オフセット演算器８４から指定された位相φに対応したタップ係数を用いて、等化フィルタ７からのサンプルデータｙを補間してその位相を調整する。すなわち、位相補間フィルタ８１のタップ係数（本発明の第２フィルタ係数）を位相オフセット演算器８４が算出する位相オフセットφに応じて変動させて、再生信号を補間することで、再生信号の位相に追従することができるようになされている。
Similarly to the
位相補間フィルタ８１はＰＬＬ８のループ内にあるため、位相補間フィルタ８１における処理の遅延は、そのままループ遅延となってＰＬＬの引き込み時間に影響する。したがって、位相補間フィルタ８１は、以下に説明するように、位相補間フィルタ９と比較して高速処理が可能なフィルタとなっている。
具体的には、位相補間フィルタ８１におけるタップ数を４、ビット幅を７ビットとした。なお、図２では、位相補間フィルタ９（入出力データ：ｙ（ｎ），ｚ（ｎ））と区別するために、位相補間フィルタ８１の入出力データをｙ’（ｎ），ｚ’（ｎ）と表記している。
このように、位相補間フィルタ９に対して、タップ数、ビット幅を変更することで、処理の高速化が図れるが、本実施形態では、さらなる高速化を図るために、位相補間フィルタ８１を出力選択型フィルタとしている。
Since the
Specifically, the number of taps in the
As described above, the number of taps and the bit width of the
ここで、出力選択型フィルタとは、位相オフセット量φが与えられてからフィルタ演算を開始する位相補間フィルタ９と異なり（図３参照）、毎サンプルごとにすべての位相オフセット量φに対応するタップ係数でフィルタ演算を行い、逐次１６通りの演算結果を求め、位相オフセット量φが与えられると直ちに対応する演算結果を選択して出力するフィルタである。
たとえば、図３に示す位相補間フィルタ９（ＦＩＲフィルタ９２）では、位相オフセット量φが与えられてタップ係数を決定し、ＦＩＲフィルタ９２の乗算器にそのタップ係数をセットしてから出力データが得られるまでに、７クロックの遅延が発生してしまう（４タップでは、３クロックの遅延）。
出力選択型フィルタでは、位相オフセット量φが与えられた時点で１６通りのフィルタ演算結果が求められているため、対応する演算結果を選択するだけでよく、位相オフセット量φが与えられた後の遅延（サンプルデータの伝搬に伴う遅延）が発生しない。したがって、この選択型フィルタを使用することで、ＰＬＬ８のループ遅延時間を非常に短く、ループ遅延を短くすることに寄与している。
Here, the output selection type filter is different from the
For example, the phase interpolation filter 9 (FIR filter 92) shown in FIG. 3 determines the tap coefficient given the phase offset amount φ, sets the tap coefficient in the multiplier of the
In the output selection type filter, since 16 kinds of filter calculation results are obtained at the time when the phase offset amount φ is given, it is only necessary to select the corresponding calculation result, and after the phase offset amount φ is given, There is no delay (delay associated with the propagation of sample data). Therefore, the use of this selective filter contributes to a very short loop delay time of the
図５に具体的な位相補間フィルタ８１の回路構成を示す。
位相補間フィルタ８１は、図５に示すように、タップ数４のＦＩＲ（Finite Impulse Response）フィルタ８１１（本発明のフィルタ演算部に対応）と、補間データとしての出力ｚ’を選択する出力選択部８１２（本発明の選択部に対応）とで構成されている。
位相補間フィルタ８１において、位相分解能は位相補間フィルタ９と同様に１６であり、位相オフセット演算器８４が算出する位相オフセットφは、０〜１５の整数値で位相補間フィルタ８１に与えられる。
ＦＩＲフィルタ８１１では、位相オフセットφ（本実施形態では、位相アドレスｐ＿ａｄｒと同じ値）のそれぞれ整数値に対応するタップ係数（４つ）がセットされて、毎クロックごとにフィルタ演算を行う。たとえば、位相アドレスｐ＿ａｄｒ：「０」に対応して、タップ係数｛ｋ’０，０，ｋ’０，１，ｋ’０，２，ｋ’０，３｝がＦＩＲフィルタ８１１内の乗算器にセットされて逐次ｙ’０（ｎ）を算出し、同様に、位相アドレスｐ＿ａｄｒ：「１５」に対応して、タップ係数｛ｋ’１５，０，ｋ’１５，１，ｋ’１５，２，ｋ’１５，３｝がＦＩＲフィルタ８１１内の乗算器にセットされて逐次ｙ’１５（ｎ）を算出する。このように、毎クロックごとに１６個の演算結果ｙ’０（ｎ）〜ｙ’１５（ｎ）を算出する。
出力選択部８１２では、位相オフセット演算器８４から位相オフセット量φ（すなわち、位相アドレスｐ＿ａｄｒ）が与えられると、ＦＩＲフィルタ８１１の１６個の演算結果ｙ’０（ｎ）〜ｙ’１５（ｎ）の中から対応する演算結果を選択し、補間データｚ’として出力する。したがって、位相補間フィルタ８１では、位相オフセット量φが与えられてから補間データｚ’を出力するまでの時間が極めて短い。
FIG. 5 shows a specific circuit configuration of the
As shown in FIG. 5, the
In the
In the
In the
なお、位相補間フィルタ８１のＦＩＲフィルタ８１１に用いられるタップ係数は、位相補間フィルタ９と同様に、たとえば上記式（２）が示すようなＳＩＮＣ関数を用いる。
Note that the tap coefficient used in the
位相誤差検出器８２は、位相補間フィルタ８１の出力データｚ’（ｎ）の位相誤差を検出し、その検出結果をループフィルタ８３に供給する。
位相誤差の検出式は、下記式（３）に示すように、文献「K. H. Mueller and M. Muller, “Timing recovery in digial synchronous data receivers,” IEEE Trans. Commun., vol. COM-24, pp. 516-530, May 1976.」に記載されているタイミング勾配の式を使用する。この式は、デジタルＰＬＬで一般的によく使用されている。
Δτ（ｎ）＝−ｂ(ｎ)・ｚ’（ｎ−１）＋ｂ（ｎ−１）・ｚ’（ｎ） …（３）
The
As shown in the following formula (3), the phase error detection formula is described in the document “KH Mueller and M. Muller,“ Timing recovery in digial synchronous data receivers, ”IEEE Trans. Commun., Vol. COM-24, pp. 516-530, May 1976. ”is used. This equation is commonly used in digital PLLs.
Δτ (n) = − b (n) · z ′ (n−1) + b (n−1) · z ′ (n) (3)
なお、上記式（３）において、Δτ（ｎ）は時刻ｎＴＣＨにおける位相誤差の検出値、ｚ’（ｎ）は時刻ｎＴＣＨにおける位相補間フィルタ８１の出力データである。ｂ(ｎ)は時刻ｎＴＣＨにおけるｚ’（ｎ）のビット・バイ・ビット検出値｛−１，０，１｝である。
位相誤差検出器８２は、位相補間フィルタ８１からの信号ｚ’（ｎ）の元々のビット値を検出閾値に基づいて検出する３値検出器を含み、この３値検出器では、信号ｚ’（ｎ）から１、０、または−１のいずれかの値を検出し、その検出結果をビット・バイ・ビット検出値ｂ(ｎ)として上記式（２）の計算に使用する。
たとえば、信号ｚ’（ｎ）のレベルが０．５以上である場合に検出値は「１」となり、信号ｚ’（ｎ）のレベルが０．５未満で−０．５より大きい場合に検出値は「０」となり、信号ｚ’（ｎ）のレベルが−０．５以下の場合に検出値は「−１」となる。なお、再生信号に対しては、信号ｚ’（ｎ）を適切に３値化することができるように、レベル調整がなされているものとする。
In the above equation (3), Δτ (n) is the detected value of the phase error at time nT CH , and z ′ (n) is the output data of the
The
For example, the detection value is “1” when the level of the signal z ′ (n) is 0.5 or more, and the detection value is detected when the level of the signal z ′ (n) is less than 0.5 and greater than −0.5. The value is “0”, and the detection value is “−1” when the level of the signal z ′ (n) is −0.5 or less. It is assumed that the level of the reproduction signal is adjusted so that the signal z ′ (n) can be appropriately ternarized.
ループフィルタ８３は、たとえばＩＩＲ（Infinite Impulse Response）フィルタによって構成される。
図６は、ループフィルタ８３のブロック線図の一例を示す図である。なお、図６において、Ｋｉ，Ｋｐはフィルタ係数であり、所望する引き込み特性によって調整される。Δτ（ｎ）は時刻ｎＴＣＨにおける位相誤差、μ（ｎ）は時刻ｎＴＣＨにおけるΔτ（ｎ）のフィルタ結果である。
図６に示すループフィルタ８３の伝達関数Ｈは、下記式（４）で表すことができる。
Ｈ＝Ｋｐ＋（Ｋｉ／（１−Ｄ））（Ｄ：遅延演算子） …（４）
ループフィルタ８３では、上記（４）式によるフィルタ結果として位相誤差μ（ｎ）を算出し、位相オフセット演算器８４に供給する。
The
FIG. 6 is a diagram illustrating an example of a block diagram of the
The transfer function H of the
H = Kp + (Ki / (1-D)) (D: delay operator) (4)
The
位相オフセット演算器８４は、図７にそのブロック線図を示すように、チャンネル周期ＴＣＨごとにループフィルタ８３からの位相誤差μ（ｎ）を積算し、位相オフセット量φ（ｎ）を算出する。すなわち、下記式（５）に示すように、位相オフセット量φ（ｎ）を逐次算出する。
φ（ｎ）＝φ（ｎ−１）＋μ（ｎ） …（５）
なお、式（５）で、位相オフセット量φ（ｎ−１）は、位相オフセット量φ（ｎ）に対して１チャンネル周期前の値を示す。
As shown in the block diagram of FIG. 7, the phase offset
φ (n) = φ (n−1) + μ (n) (5)
In Expression (5), the phase offset amount φ (n−1) represents a value one channel period before the phase offset amount φ (n).
位相オフセット演算器８４は、いわゆるデジタル・アキュムレータを備え、これにより、ＰＬＬ８の位相分解能をＮ（本実施形態では、Ｎ＝１６）としたならば、位相オフセット量φ（ｎ）の値に応じて０〜Ｎ−１のいずれかの整数値を算出する。この整数値が、チャンネル周期ＴＣＨをＮ等分した場合の位相を表す。
位相オフセット演算器８４は、この整数値を位相オフセット量φ（ｎ）として位相補間フィルタ８１に供給する。
The phase offset
The phase offset
次に、実施形態に係る磁気記録再生装置１の動作について、図２、図８および図９を参照して説明する。
図８は、再生信号に対するＰＬＬ８の動作を説明するためのタイミングチャートであり、図９は、ＰＬＬ８において算出される位相オフセット量φの時間変化を示す図である。
Next, the operation of the magnetic recording / reproducing
FIG. 8 is a timing chart for explaining the operation of the
図２において、アナログフィルタ４によって等化された再生信号は、Ａ／Ｄコンバータ６によって、チャンネル周波数ｆｃｈよりも少し高いサンプリング周波数ｆｓによって、サンプルされてデジタル信号（サンプルデータ）に変換された後、等化フィルタ７によって所定の等化方式で等化される。
等化フィルタ７の出力信号ｙは、ＰＬＬ８内の位相補間フィルタ８１と、位相補間フィルタ９に供給される。但し、前述したように、ビット幅の違いから、位相補間フィルタ９に入力される信号はｙ、位相補間フィルタ８１に入力される信号はｙ’として区別している。
In FIG. 2, the reproduction signal equalized by the
The output signal y from the
ＰＬＬ８では、位相補間フィルタ８１において、位相オフセット演算器８４から与えられる位相オフセット量φに応じて逐次タップ係数が更新されて、位相分解能が１６となる補間データｚ’が生成される。
位相誤差検出器８２では、補間データｚ’の位相誤差が算出され、この位相誤差は、位相オフセット演算器８４において位相オフセット量φとして積算されていく。
アナログフィルタ４により等化されたサンプルデータｙは、チャンネル周波数ｆｃｈに対してオーバーサンプリングされたデータであるため、原理的に、位相オフセット演算器８４で算出される位相オフセット量φは、図８に示すように、φ（ｎ−２），φ（ｎ−１），φ（ｎ），φ（ｎ＋１），…と順次増加していく。仮に再生信号に歪みがないとしたならば、完全にリニアに増加していく。同様にして、図９においても、時間が経過するにつれて、位相オフセット量φ（０〜１５の整数値）は増加していく。
In the
The
Since the sample data y equalized by the
この位相オフセット量φは、位相補間フィルタ８１および位相補間フィルタ９にフィードバックされて、それぞれタップ係数の更新が行われ、フィルタ演算がなされる。これによって、等化フィルタ７からのサンプルデータを補間してその位相を調整する。すなわち、位相補間フィルタのタップ係数を位相オフセット演算器８４が算出する位相オフセットφに応じて変動させて、再生信号を補間することで、再生信号の位相に追従させている。
This phase offset amount φ is fed back to the
なお、図９において、位相オフセット量φがＮ−１（Ｎ：位相分解能、本実施形態では１６）を越えたときは、位相が１周したことになるので、「間引き点」において位相補間フィルタの動作を中断し、次のタイミング（時刻ＴＳ後）では中断したときの位相オフセット量φに基づいて、位相補間フィルタの動作を再開する。
なお、ＩＴＲ方式のデジタルＰＬＬでは、位相補間動作の中断は、オーバーサンプリングに伴って原理的に生ずるものである。図８において、この位相補間動作の中断はφ（ｎ＋４）の算出の際になされている。
In FIG. 9, when the phase offset amount φ exceeds N−1 (N: phase resolution, 16 in the present embodiment), the phase has made one round, so the phase interpolation filter at the “decimation point”. interrupting the operation, on the basis of the phase offset φ when the interruption in the next timing (after the time T S), restarts the operation of the phase interpolation filter.
In the ITR digital PLL, the interruption of the phase interpolation operation occurs in principle with oversampling. In FIG. 8, this phase interpolation operation is interrupted when φ (n + 4) is calculated.
ここで、位相補間フィルタ８１は、位相補間フィルタ９と比較して、処理の負荷が軽く、高速なフィルタとなっている。具体的には、ビット幅が７ビット、タップ数が４のフィルタ構成とし、位相補間フィルタ９と比較して精度を粗くすることで、演算時間の短縮を図っている。なお、位相補間フィルタ９と比較して、ビット幅またはタップ数のいずれかを小さくしても、演算時間の短縮を図ることができる。
これにより、ＰＬＬ８におけるループ遅延時間が非常に短くなり、位相調整の追従性を高くすることができる。一方、位相補間フィルタ８１のフィルタ精度の粗さは、ＰＬＬ８では問題とならない。これは、前述した式（３）に示すように、位相誤差検出器８２における位相誤差Δτの算出は、補正データｚ’の３値のビット・バイ・ビット検出値｛−１，０，１｝を用いており、位相補間フィルタ８１のフィルタ精度を高くしたとしても、その高精度なフィルタ出力結果が位相誤差Δτの精度として反映されないためである。
Here, the
Thereby, the loop delay time in PLL8 becomes very short, and the followability | trackability of a phase adjustment can be made high. On the other hand, the roughness of the filter accuracy of the
一方、位相補間フィルタ９は、位相補間フィルタ８１と比較して、高精度なフィルタとなっている。具体的には、ビット幅が８ビット、タップ数が８のフィルタ構成としている。これによって、高精度な補正データｚをビタビ検出器１０に供給することができる。
なお、図２に示すように、位相補間フィルタ９は、ＰＬＬ８のループ内に存在しないため、ＰＬＬ８のループ遅延に全く影響しない。
On the other hand, the
As shown in FIG. 2, the
以上説明したように、実施形態に係る磁気記録再生装置１によれば、ＰＬＬ８内にタップ数が少なく高速演算を行う位相補間フィルタ８１を設け、ＰＬＬ８のループ外にタップ数が多く高精度な演算を行う位相補間フィルタ９を設けたので、ループ遅延を短縮して素早く位相オフセット量を算出するとともに、高精度に位相調整されたデータをビタビ検出器１０に出力できる。したがって、動作の安定化および高速化を両立することができる。
As described above, according to the magnetic recording / reproducing
また、実施形態に係る磁気記録再生装置１によれば、ＰＬＬ８内の位相補間フィルタ８１を、毎サンプルごとにすべての位相オフセット量φに対応するタップ係数でフィルタ演算を行い、逐次１６通りの演算結果を求め、位相オフセット量φが与えられると直ちに対応する演算結果を選択して出力する出力選択型フィルタとすることで、さらにループ遅延を短縮することができる。
［効果の検証］
図１０は、磁気記録再生装置における再生信号の位相引き込み性能を観測した図であって、（ａ）は従来の磁気記録再生装置の場合、（ｂ）は実施形態に係る磁気記録再生装置１の場合、をそれぞれ示す。図１０に示すように、従来の磁気記録再生装置では、位相引き込みが完了するまで約６０００ポイント（１ポイントはＴＣＨ時間相当）かかっていたが、実施形態に係る磁気記録再生装置１では約２０００ポイントに短縮できた。
Further, according to the magnetic recording / reproducing
[Verification of effect]
10A and 10B are diagrams observing the phase pull-in performance of the reproduction signal in the magnetic recording / reproducing apparatus. FIG. 10A shows the case of the conventional magnetic recording / reproducing apparatus, and FIG. Show the case respectively. As shown in FIG. 10, in the conventional magnetic recording / reproducing apparatus, it took about 6000 points (one point corresponds to the TCH time) until the phase pull-in was completed, but in the magnetic recording / reproducing
以上、本発明の実施の形態を詳述してきたが、具体的な構成及びシステムは本実施の形態に限られるものではなく、本発明の要旨を逸脱しない均等の範囲、設計変更、他のシステムへの適応なども含まれる。
また、上述した実施形態における各処理は、ハードウエアによって実現するだけでなく、コンピュータに実行されるソフトウエアとして実現することもできる。
The embodiment of the present invention has been described in detail above, but the specific configuration and system are not limited to the present embodiment, and equivalent ranges, design changes, and other systems that do not depart from the gist of the present invention Adaptation to is also included.
In addition, each process in the above-described embodiment can be realized not only by hardware but also as software executed by a computer.
１…磁気記録再生装置
２…ＶＧＡ
３…周波数シンセサイザ
４…アナログフィルタ
５…アナログＡＧＣ
６…Ａ／Ｄコンバータ
７…等化フィルタ
８，２０…ＰＬＬ
８１…位相補間フィルタ、８２…位相誤差検出器
８３…ループフィルタ、８４…位相オフセット演算器
９…位相補間フィルタ
１０…ビタビ検出器
DESCRIPTION OF
3 ...
6 ... A /
81: Phase interpolation filter, 82: Phase error detector
83 ... Loop filter, 84 ... Phase offset
Claims (4)
前記再生信号のサンプリング周期ごとに前記位相誤差を積算する積算部と、
前記積算値に基づいて第１フィルタ係数を算出し、その第１フィルタ係数により再生信号を所定の位相分解能にて補間することによって当該再生信号の位相調整を行う第１位相補間フィルタ部と、
前記積算値に基づいて、前記第１フィルタ係数よりも数が少ない第２フィルタ係数を算出し、その第２フィルタ係数により再生信号を前記位相分解能にて補間することによって当該再生信号の位相調整を行い、位相調整がされた再生信号を前記検出部に与える第２位相補間フィルタ部と、
前記第１位相補間フィルタ部により位相調整が行われた再生信号に対して畳み込み復号を行う復号部と、
を備えた信号処理装置。 A detection unit for detecting a phase error of the reproduction signal;
An integrator for integrating the phase error for each sampling period of the reproduction signal;
A first phase interpolation filter unit that calculates a first filter coefficient based on the integrated value and performs phase adjustment of the reproduction signal by interpolating the reproduction signal with a predetermined phase resolution using the first filter coefficient;
Based on the integrated value, a second filter coefficient having a smaller number than the first filter coefficient is calculated, and the phase of the reproduction signal is adjusted by interpolating the reproduction signal with the phase resolution by the second filter coefficient. And a second phase interpolation filter unit that provides the detection unit with a reproduction signal that has been phase-adjusted,
A decoding unit that performs convolutional decoding on the reproduction signal that has undergone phase adjustment by the first phase interpolation filter unit;
A signal processing apparatus comprising:
請求項１記載の信号処理装置。 The signal processing apparatus according to claim 1, wherein the first phase interpolation filter unit has a bit width of a reproduction signal to be processed smaller than that of the second phase interpolation filter unit.
前記第１の位相補間フィルタ部は、
前記第２フィルタ係数を前記整数値のそれぞれに対応してＮ通り設け、前記サンプリング周期ごとに、前記Ｎ通りの第２フィルタ係数に基づいてＮ個の演算結果を得るフィルタ演算部と、
応じて、前記Ｎ個の演算結果の中から、前記積算部から算出された整数値に対応する演算結果を選択する選択部と、
を有する請求項１記載の信号処理装置。 The integration unit calculates an integer value (0 to N-1) when the phase resolution of the reproduction signal is N as the integration value,
The first phase interpolation filter unit includes:
A filter operation unit that provides N second filter coefficients corresponding to each of the integer values, and obtains N operation results based on the N second filter coefficients for each sampling period;
In response, a selection unit that selects a calculation result corresponding to the integer value calculated from the integration unit from the N calculation results;
The signal processing apparatus according to claim 1.
前記位相誤差を積算する第２工程と、
前記第２工程における積算値に基づいて第１フィルタ係数を算出し、そのフィルタ係数により再生信号を所定の位相分解能にて補間することによって、ビタビ検出のために当該再生信号の位相調整を行う第３工程と、
前記第２工程における積算値に基づいて、前記第１フィルタ係数よりも数が少ない第２フィルタ係数を算出し、そのフィルタ係数により再生信号を前記位相分解能にて補間することによって、前記位相誤差の検出のために当該再生信号の位相調整を行う第４工程と、
を備えた信号処理方法。
A first step of detecting a phase error of the reproduction signal;
A second step of integrating the phase error;
A first filter coefficient is calculated based on the integrated value in the second step, and the reproduction signal is interpolated with a predetermined phase resolution using the filter coefficient to adjust the phase of the reproduction signal for Viterbi detection. 3 steps,
Based on the integrated value in the second step, a second filter coefficient having a smaller number than the first filter coefficient is calculated, and the reproduced signal is interpolated with the phase resolution based on the filter coefficient to thereby reduce the phase error. A fourth step of adjusting the phase of the reproduction signal for detection;
A signal processing method comprising:
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