JP2007019559A - Semiconductor storage device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体記憶装置に関する。特に、低電圧で動作する、高速かつ不揮発性を有する、ランダムアクセスメモリ（RAM）に関する。 The present invention relates to a semiconductor memory device. In particular, the present invention relates to a random access memory (RAM) that operates at a low voltage and has high speed and non-volatility.
携帯電話に代表されるモバイル機器の需要に牽引されて、不揮発メモリの市場の伸びは著しい。その代表が、FLASHメモリであるが、本質的に速度が遅いために、プログラマブルなROMとして用いられている。一方、作業用のメモリとしては、高速なDRAMが必要であり、携帯機器用メモリとしては、FLASHとDRAMの両方が搭載されている。これら２つのメモリの特長を具備した素子が実現できれば、FLASHとDRAMを１チップ化することが可能となるばかりでなく、すべての半導体メモリを置き換えることになるという点で、そのインパクトは極めて大きい。 Driven by the demand for mobile devices such as mobile phones, the market for non-volatile memory has grown significantly. A representative example is the FLASH memory, which is used as a programmable ROM because of its inherently low speed. On the other hand, high-speed DRAM is required as a working memory, and both FLASH and DRAM are installed as portable device memory. If an element having the characteristics of these two memories can be realized, not only can FLASH and DRAM be made into one chip, but also the impact is extremely great in that all semiconductor memories are replaced.
こうしたメモリの１つとして、2001 IEDM(International Electron Device Meeting)において、相変化を利用したメモリ（OUM:Ovonic Unified Memory）がIntelより提案された。 As one of such memories, Intel proposed a memory using phase change (OUM: Ovonic Unified Memory) at 2001 IEDM (International Electron Device Meeting).
次にこのメモリの動作原理を簡単に説明する。ＯＵＭは、結晶状態により抵抗値が異なるカルコゲナイドという材料を記憶ノードとして用いる。カルコゲナイドはDVDやCDの媒体に用いられている材料であり、少なくともアンチモン（Sb）とテルル（Te）を含むＧｅ−Ｓｂ−Ｔｅ系やＡｇ−Ｉｎ−Ｓｂ−Ｔｅ系などがその代表である。基本的なメモリセルは、選択トランジスタとカルコゲナイドから構成されており、所謂DRAMセルと類似しており、キャパシタをカルコゲナイドに置き換えたものとみなすことができる。カルコゲナイドは、その結晶状態が単結晶かアモルファスかで、その抵抗値が１０〜１００００倍程度異なる。この違いを利用して、固体メモリにするものである。不揮発メモリとして注目をあびているMRAM（Magnetic RAM）の場合、抵抗の変化率は４０％程度であるので、OUMの方がはるかに大きく、データのセンシングが容易である。 Next, the operation principle of this memory will be briefly described. The OUM uses a material called chalcogenide, which has a different resistance value depending on the crystal state, as a storage node. Chalcogenide is a material used for DVD and CD media, and representative examples thereof include a Ge—Sb—Te system and an Ag—In—Sb—Te system containing at least antimony (Sb) and tellurium (Te). A basic memory cell includes a selection transistor and a chalcogenide, which is similar to a so-called DRAM cell, and can be regarded as a capacitor replaced with a chalcogenide. The chalcogenide has a resistance value different by about 10 to 10,000 times depending on whether its crystal state is single crystal or amorphous. This difference is used to make a solid-state memory. In the case of MRAM (Magnetic RAM), which is attracting attention as a nonvolatile memory, the rate of change in resistance is about 40%, so that OUM is much larger and data sensing is easier.
カルコゲナイドの結晶状態を変える為には電圧を印加することにより発生するジュール熱を利用する。アモルファス化する際には、カルコゲナイドを６００℃程度に加熱し溶解させ、急冷する。結晶化する際には、４００℃程度の温度で５０ｎｓｅｃ程度保持する。従って、データの書き込みには図２に示すようなパルスを与えることになる。読出しの際には、ワード線をオンにし、共通グラウンド線とビット線）間を流れる電流により、２値の情報（”０”,”１”）を判別する。 In order to change the crystal state of chalcogenide, Joule heat generated by applying a voltage is used. When amorphizing, chalcogenide is heated to about 600 ° C. to dissolve and rapidly cooled. When crystallization is performed, the temperature is maintained at about 400 ° C. for about 50 nsec. Therefore, a pulse as shown in FIG. 2 is given for data writing. In reading, the word line is turned on, and binary information (“0”, “1”) is discriminated based on the current flowing between the common ground line and the bit line.
上で述べた、選択トランジスタとカルコゲナイドから構成される相変化メモリは、そのセル面積は８Ｆ２程度以上である。ここで、Ｆは最小加工寸法である。大容量化のためには、さらなるメモリセル面積の縮小が課題である。 As described above, the phase change memory including the selection transistor and the chalcogenide has a cell area of about 8 F 2 or more. Here, F is the minimum processing dimension. In order to increase the capacity, further reduction of the memory cell area is a problem.
上記課題を解決する為に、縦型トランジスタを用いたメモリセル構造及びその製造方法を提案する。本発明によれば、面積４Ｆ２のメモリセルが実現できる
。本発明による、メモリセル構造の代表的なものを図１に示す。下から順に、書き込み及び読み出しのための第１の配線（７）、この配線と電気的に接続された縦型の選択トランジスタ（１）、その上に情報を蓄えるカルコゲナイド材料（２）、その上に書き込み及び読み出しのための第２の配線（８）、の構成となっている。本発明におけるメモリセルの平面レイアウトを図３に示す。セル配線（８０３）とワード線（４０３）が最小ピッチ２Ｆで配置されるので、メモリセルの面積は４Ｆ２となる。
In order to solve the above problems, a memory cell structure using a vertical transistor and a manufacturing method thereof are proposed. According to the present invention, a memory cell having an area of 4F 2 can be realized. A typical memory cell structure according to the present invention is shown in FIG. In order from the bottom, a first wiring (7) for writing and reading, a vertical selection transistor (1) electrically connected to the wiring, a chalcogenide material (2) for storing information thereon, The second wiring (8) for writing and reading is provided. A planar layout of the memory cell in the present invention is shown in FIG. Since the cell lines (803) and word lines (403) are arranged with the
本発明によれば、相変化材料を利用したメモリにおいて、選択トランジスタを縦型構造にすることにより、セル面積を従来のDRAMより減らすことができるという特長がある。さらに、読み出し動作における消費電力を低減することができる。また、書き込み動作においても読み出し動作と同様の選択動作が行われるので、全体として低電力の相変化メモリを実現することができる。 According to the present invention, in the memory using the phase change material, the cell area can be reduced as compared with the conventional DRAM by making the selection transistor a vertical structure. Furthermore, power consumption in the read operation can be reduced. In addition, since a selection operation similar to the read operation is performed in the write operation, a low-power phase change memory as a whole can be realized.
（実施例１）
本実施例では、図１に示したメモリセルの製造方法を、その製造工程をたどりながら詳細に説明する。本発明によれば、図１に示した第１の配線（７）及び第２の配線（８）を、それぞれ分離することが可能であり、メモリセル動作の自由度を広げるという特長がある。
Example 1
In this embodiment, a method of manufacturing the memory cell shown in FIG. 1 will be described in detail while following the manufacturing process. According to the present invention, the first wiring (7) and the second wiring (8) shown in FIG. 1 can be separated from each other, and the degree of freedom of memory cell operation is increased.
まず始めに、通常の製造方法により、周辺回路用のCMOSトランジスタを形成する。その上に、図４に示すように、層間絶縁膜（９）を堆積し平坦化した後に、メモリセル領域においてはピッチが０．２ミクロンの第１のセル配線（７０１）を、周辺回路領域においては、ローカルインターコネクト線を形成する。本実施例においては、配線材料としてはタングステンまたはＷ９０Ｔｉ１０などのタングステン合金を用いた。勿論、タングステンまたはＷ９０Ｔｉ１０などのタングステン合金の変わりに、不純物を高濃度含む多結晶シリコンや、多結晶シリコンと金属あるいはシリサイドとの積層膜でも構わない。 First, a CMOS transistor for a peripheral circuit is formed by a normal manufacturing method. Further, as shown in FIG. 4, after the interlayer insulating film (9) is deposited and planarized, the first cell wiring (701) having a pitch of 0.2 microns is formed in the peripheral circuit region in the memory cell region. In, a local interconnect line is formed. In this embodiment, tungsten or a tungsten alloy such as W90Ti10 is used as the wiring material. Of course, instead of tungsten or a tungsten alloy such as W90Ti10, polycrystalline silicon containing a high concentration of impurities, or a laminated film of polycrystalline silicon and metal or silicide may be used.
さらに、層間絶縁膜（９０１）を１００nm堆積し、不純物としてリンを1Ｅ２０／ｃｍ２程度の高濃度に含むポリシリプラグ（１０）を形成し、図５のようになる。このプラグにより、後に、セル配線（７０１）と選択トランジスタが電気的に接続される。勿論多結晶シリコンの代わりに金属あるいは、シリサイドを用いることも可能である。 Further, an interlayer insulating film (901) is deposited to 100 nm, and a polysilicon plug (10) containing phosphorus as an impurity at a high concentration of about 1E20 / cm 2 is formed, as shown in FIG. By this plug, the cell wiring (701) and the selection transistor are electrically connected later. Of course, it is also possible to use metal or silicide instead of polycrystalline silicon.
次に、縦型トランジスタを形成する。ここでは、以下の順に膜を堆積する。まず、縦型トランジスタの拡散層となる不純物としてリンを1Ｅ２０／ｃｍ２程度の高濃度にドープしたN+層（５０２）、チャネル部となる不純物としてボロンを1Ｅ１６／ｃｍ２程度の濃度で含む不純物層（６０２）、更に拡散層となる不純物としてリンを1Ｅ２０／ｃｍ２程度の高濃度にドープしたN+層（５０３）、を堆積する。これらがトランジスタ部となる。ここで、不純物拡散層（５０２及び５０３）からの、チャネル部（６０２）への、不純物の拡散を抑えるために、厚さ１ｎｍ程度の絶縁膜を、チャネル部（６０２）と拡散層（５０２及び５０３）の間に挟んでも構わない。絶縁膜としては、シリコン酸化膜やシリコンチッカ膜等が適用可能である。この後、シリコンの結晶性を改善するために熱処理を施す。もちろん、この際、レーザーアニール等の手法を用いることにより、更に良好な結晶を形成することも可能である。この場合、トランジスタの性能が向上することは言うまでも無い。さらに、後に施す層間膜平坦化工程（CMP：Chemical Mechanical Polishing）のストッパ膜として、シリコン窒化膜（１１）を１００nm堆積する。この積層膜を、図６に示すように、ピッチ０．２ミクロンのラインアンドスペース状に加工する。 Next, a vertical transistor is formed. Here, the films are deposited in the following order. First, an N + layer (502) doped with phosphorus at a high concentration of about 1E20 / cm 2 as an impurity serving as a diffusion layer of a vertical transistor, and an impurity layer containing boron at a concentration of about 1E16 / cm 2 as an impurity serving as a channel portion (602) Further, an N + layer (503) doped with phosphorus at a high concentration of about 1E20 / cm 2 is deposited as an impurity serving as a diffusion layer. These are the transistor portions. Here, in order to suppress diffusion of impurities from the impurity diffusion layers (502 and 503) to the channel portion (602), an insulating film having a thickness of about 1 nm is formed of the channel portion (602) and the diffusion layer (502 and 502). 503). As the insulating film, a silicon oxide film, a silicon ticker film, or the like is applicable. Thereafter, heat treatment is performed to improve the crystallinity of silicon. Of course, a better crystal can be formed by using a technique such as laser annealing. In this case, it goes without saying that the performance of the transistor is improved. Further, a silicon nitride film (11) is deposited to a thickness of 100 nm as a stopper film for an interlayer film planarization process (CMP: Chemical Mechanical Polishing) to be performed later. As shown in FIG. 6, this laminated film is processed into a line and space shape with a pitch of 0.2 microns.
引き続き、層間絶縁膜（９０２）を堆積し、CMPにより平坦化、さらに加工用に用いたシリコン窒化膜を除去することにより、下地の多結晶シリコン（５０３）を露出させる。この時の状態を図７に示す。 Subsequently, an interlayer insulating film (902) is deposited, planarized by CMP, and the silicon nitride film used for processing is removed, thereby exposing the underlying polycrystalline silicon (503). The state at this time is shown in FIG.
次に膜厚５０ｎｍのカルコゲナイド材料（２０２）と第２のセル配線（８０２）となる膜厚１００ｎｍのタングステンまたはＷ９０Ｔｉ１０などのタングステン合金、及び厚さ１００ｎｍの酸化膜（９０３）を堆積する。この際、カルコゲナイド材料（２０２）の多結晶シリコン（５０３）への拡散を防止する目的で、多結晶シリコン（５０３）との間にＴｉＡｌＮ等の遷移金属の窒化物や酸化物等のバリア膜や、Ｗ８０Ｔｉ２０などの金属導電膜、あるいはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。あるいは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ(インジウムとスズの酸化物の混合物)のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。続いて、図８に示すように、先に形成した第１の配線（７０１）と垂直方向に、０．２ミクロンピッチのラインアンドスペース状に加工する。尚、本実施例においては、第２のセル配線（８０２）間の容量を低減する目的で、線幅の細線化を行った。具体的には、レジストパタンの露光後に、軽度のアッシングプロセスを施し、レジスト寸法を７０ｎｍに細線化した。 Next, a chalcogenide material (202) with a thickness of 50 nm, a tungsten alloy with a thickness of 100 nm or a W90Ti10 alloy to be the second cell wiring (802), and an oxide film (903) with a thickness of 100 nm are deposited. At this time, in order to prevent the chalcogenide material (202) from diffusing into the polycrystalline silicon (503), a barrier film such as a transition metal nitride or oxide such as TiAlN is formed between the chalcogenide material (202) and the polycrystalline silicon (503). If a metal conductive film such as W80Ti20 or a laminated film thereof is deposited, there is an advantage that the number of rewritable times increases. Alternatively, for the purpose of suppressing the diffusion of heat necessary to change the phase state of chalcogenide, for example, a conductive film with poor thermal conductivity such as ITO (mixture of indium and tin oxide) may be sandwiched between them. Of course, it is possible. Subsequently, as shown in FIG. 8, it is processed into a line-and-space pattern with a pitch of 0.2 microns in a direction perpendicular to the first wiring (701) formed previously. In the present embodiment, the line width was reduced for the purpose of reducing the capacitance between the second cell wirings (802). Specifically, after exposure of the resist pattern, a light ashing process was performed to reduce the resist dimension to 70 nm.
次に、選択トランジスタのワード線の形成を行う。まず、ワード線と第２の配線（８０２）との短絡を防ぐ目的で、図９に示すように、膜厚３０ｎｍの側壁酸化膜（９０４）を形成する。この工程により、カルコゲナイド（２０２）は、第２の配線（８０２）と側壁酸化膜（９０４）等により、完全に覆われる。さらに、酸化膜で覆われた第２の配線（８０２）をマスクに、自己整合的に、下地の多結晶シリコンの積層膜をエッチングし、図１０のようになる。 Next, the word line of the selection transistor is formed. First, for the purpose of preventing a short circuit between the word line and the second wiring (802), a sidewall oxide film (904) having a thickness of 30 nm is formed as shown in FIG. By this step, the chalcogenide (202) is completely covered with the second wiring (802), the sidewall oxide film (904), and the like. Further, using the second wiring (802) covered with the oxide film as a mask, the underlying polycrystalline silicon laminated film is etched in a self-aligning manner as shown in FIG.
続いて、低温で形成が可能なCVD法により１０ｎｍの膜厚のゲート酸化膜を形成する。この際、カルコゲナイドが上記のように、完全に覆われているので、昇華することはない。従って、より高温プロセスである熱酸化によるゲート酸化も可能である。本実施例においては、更にはワード線となるタングステンまたはＷ９０Ｔｉ１０などのタングステン合金（１２）を堆積/平坦化し、図１１のようになる。本実施例においては、タングステンまたはＷ９０Ｔｉ１０などのタングステン合金を用いたが、間にバリアメタルを挟んだタングステンまたはＷ９０Ｔｉ１０などのタングステン合金と多結晶シリコンの積層膜や、ポリサイド等を用いても勿論構わない。次に、通常のドライエッチ法により、タングステンまたはＷ９０Ｔｉ１０などのタングステン合金を、第２のセル配線（８０２）と垂直方向に走る、ピッチ０．２ミクロンのラインアンドスペース状に加工する。この時の状態を図１２に示す。ワード線（４０２）加工の際、電極材料を平坦化した結果として、エッチング段差は第２のセル配線（８０２）の高さとキャップ酸化膜（９０３）をあわせた高さとなる。このように、本実施例の場合、選択トランジスタは、ゲート電極（４０２）がチャネル部を両側からはさみこんだダブルゲート構造になる。この結果、トランジスタは完全空乏型SOI（Silicon On Insulator）として動作し、良好なスイッチング特性を実現する。 Subsequently, a gate oxide film having a thickness of 10 nm is formed by a CVD method that can be formed at a low temperature. At this time, since the chalcogenide is completely covered as described above, it does not sublime. Therefore, gate oxidation by thermal oxidation, which is a higher temperature process, is also possible. In this embodiment, further, tungsten or tungsten alloy (12) such as W90Ti10, which becomes a word line, is deposited / planarized, as shown in FIG. In this embodiment, tungsten or tungsten alloy such as W90Ti10 is used. However, it is of course possible to use a laminated film of tungsten or tungsten alloy such as W90Ti10 and polycrystalline silicon with a barrier metal sandwiched therebetween, polycide, or the like. . Next, tungsten or a tungsten alloy such as W90Ti10 is processed into a line-and-space pattern with a pitch of 0.2 microns running in a direction perpendicular to the second cell wiring (802) by a normal dry etching method. The state at this time is shown in FIG. As a result of flattening the electrode material during the processing of the word line (402), the etching step becomes the height of the second cell wiring (802) and the cap oxide film (903). Thus, in this embodiment, the selection transistor has a double gate structure in which the gate electrode (402) sandwiches the channel portion from both sides. As a result, the transistor operates as a fully depleted SOI (Silicon On Insulator) and realizes good switching characteristics.
最後に、必要な多層金属配線層を形成し、所望の半導体装置を得ることができる。本実施例においては、縦型トランジスタを用いることにより、従来ＤＲＡＭの約半分のセル面積を有する半導体記憶装置を実現できる。 Finally, a necessary multilayer metal wiring layer is formed, and a desired semiconductor device can be obtained. In this embodiment, a semiconductor memory device having a cell area about half that of a conventional DRAM can be realized by using a vertical transistor.
（実施例２）
実施例１においては、第１の配線（７０１）をワード線（４０２）毎に分離する構造としたが、本実施例はこの第１の配線（７０２）を分離加工しないメモリセルに関するものである。セルの構造を図１３に示す。製造方法は実施例１とほぼ同様である。本実施例の場合、第１の配線（７０２）の電位が安定するという効果がある。
(Example 2)
Although the first wiring (701) is separated for each word line (402) in the first embodiment, the present embodiment relates to a memory cell in which the first wiring (702) is not separated. . The structure of the cell is shown in FIG. The manufacturing method is almost the same as in the first embodiment. In this embodiment, there is an effect that the potential of the first wiring (702) is stabilized.
（実施例３）
実施例１においては、第１の配線（７０１）と第２の配線（８０２）が互いに直交する構成としたが、お互いに並行になるような構成が可能なことは明らかである。メモリセルの構造を図１４に示す。製造方法は実施例１とほぼ同様である。この場合、第１と第２のメモリセル配線をペアとし、このペア線とワード線でメモリセルを選択することが可能になる。
(Example 3)
In the first embodiment, the first wiring (701) and the second wiring (802) are configured to be orthogonal to each other. However, it is apparent that a configuration in which the first wiring (701) and the second wiring (802) are parallel to each other is possible. The structure of the memory cell is shown in FIG. The manufacturing method is almost the same as in the first embodiment. In this case, the first and second memory cell wirings are paired, and the memory cell can be selected by the pair line and the word line.
（実施例４）
実施例１〜３においては、カルコゲナイド材料製膜後に、ゲート酸化膜が形成されるため、カルコゲナイドが高温にさらされるという問題がある。実施例１で述べたように、電極等で完全に覆われていれば問題はないが、わずかながら体積変化するので、カルコゲナイドに対し、高温プロセスを行なうことは避けた方が望ましい。
Example 4
In Examples 1 to 3, since the gate oxide film is formed after forming the chalcogenide material, there is a problem that the chalcogenide is exposed to a high temperature. As described in the first embodiment, there is no problem as long as it is completely covered with an electrode or the like. However, since the volume changes slightly, it is desirable to avoid performing a high-temperature process on chalcogenide.
この目的のため、本実施例においてはゲート酸化膜形成後に、カルコゲナイドを形成することとした。本実施例におけるメモリセルレイアウトを図１５に示す。後に説明するが、自己整合的にワード線を形成するために、横方向（Ａ−Ａ）と縦方向（Ｂ−Ｂ）とでセル配置のピッチが異なっている。図１５においては、最小加工寸法をFとした時に、横方向（Ａ−Ａ）は最小ピッチである２Ｆ、縦方向（Ｂ−Ｂ）は３Ｆとした。すなわち、セル面積は６Ｆ２である。もちろん、このレイアウトは任意に設定可能であり、本発明が面積６Ｆ２のメモリセルに限るものでないことは、いうまでもない。 For this purpose, in this embodiment, chalcogenide is formed after the gate oxide film is formed. The memory cell layout in this embodiment is shown in FIG. As will be described later, in order to form the word lines in a self-aligning manner, the pitch of the cell arrangement differs in the horizontal direction (AA) and the vertical direction (BB). In FIG. 15, when the minimum processing dimension is F, the horizontal direction (AA) is 2F which is the minimum pitch, and the vertical direction (BB) is 3F. That is, the cell area is 6F 2. Of course, this layout can be arbitrarily set, and it goes without saying that the present invention is not limited to the memory cell having an area of 6F 2 .
図５に示す工程まで、実施例１と同様な製造工程を行う。続いて、縦型トランジスタの拡散層となる不純物を高濃度にドープしたN+層（５０４）、チャネル部となる低濃度不純物層（６０３）、更に拡散層となるN+層（５０５）、を堆積し、アニール工程により結晶化した。次に、通常のドライエッチング工程により、図１６に示すようにメモリセル毎に分離し、更に、１０ｎｍのゲート酸化膜をＣＶＤ法により堆積した。もちろん、ゲート酸化膜形成は熱酸化工程でも構わない。その後、通常のＣＶＤ法により、高濃度に不純物をふくんだ多結晶シリコンを堆積し、ドライエッチングプロセスにより、側壁ゲート電極を形成する。この時の図１５における（Ａ−Ａ）及び（Ｂ−Ｂ）方向の断面図をそれぞれ図１７、１８に示す。すなわち、メモリセルのピッチが異なるので、自己整合的に、（Ａ−Ａ）方向では側壁ワード電極がつながり、（Ｂ−Ｂ）方向では分離した構造になる。本実施例においては、自己整合的にワード線を分離する手法を用いたが、レジストマスク等を用いた通常のドライエッチ法により形成することも可能である。 The manufacturing steps similar to those of the first embodiment are performed up to the steps shown in FIG. Subsequently, an N + layer (504) doped with impurities at a high concentration as a diffusion layer of the vertical transistor, a low concentration impurity layer (603) as a channel portion, and an N + layer (505) as a diffusion layer are deposited. Crystallized by an annealing process. Next, each memory cell was separated by a normal dry etching process as shown in FIG. 16, and a 10 nm gate oxide film was deposited by CVD. Of course, the gate oxide film may be formed by a thermal oxidation process. Thereafter, polycrystalline silicon containing impurities at a high concentration is deposited by a normal CVD method, and a sidewall gate electrode is formed by a dry etching process. FIGS. 17 and 18 are cross-sectional views in the (AA) and (BB) directions in FIG. That is, since the pitches of the memory cells are different, the sidewall word electrodes are connected in the (AA) direction and separated in the (BB) direction in a self-aligning manner. In this embodiment, the method of separating the word lines in a self-aligned manner is used. However, it is also possible to form by a normal dry etching method using a resist mask or the like.
続いて、公知のＣＶＤ法により１ミクロン程度の酸化膜を堆積し、公知のＣＭＰ法による平坦化を行い、コンタクトを開口し、下地の多結晶シリコンを露出させて、断面図は図１９のようになる。続いて、酸化膜を３０ｎｍ程度堆積させ、ドライエッチングによりエッチバックを行ない、側壁酸化膜（９０６）を形成し、図２０のようになる。このように、自己整合的にコンタクト寸法を縮めた理由は次の通りである。カルコゲナイドの相状態を変える為には、熱を与える必要がある。効率良くカルコゲナイドの温度を上昇させるためには、カルコゲナイドの抵抗をある程度大きくする必要がある。これは、低電圧動作をさせるという観点からも重要である。この目的のためには、選択トランジスタの拡散層とカルコゲナイド接触面積を低減することが効果的である。こうした理由から、自己整合的にコンタクト寸法を縮める手段をとった。 Subsequently, an oxide film of about 1 micron is deposited by a known CVD method, planarized by a known CMP method, a contact is opened, and the underlying polycrystalline silicon is exposed, and the cross-sectional view is as shown in FIG. become. Subsequently, an oxide film is deposited to a thickness of about 30 nm and etched back by dry etching to form a sidewall oxide film (906), as shown in FIG. The reason for reducing the contact size in a self-aligning manner is as follows. Heat must be applied to change the chalcogenide phase state. In order to increase the temperature of the chalcogenide efficiently, it is necessary to increase the resistance of the chalcogenide to some extent. This is also important from the viewpoint of operating at a low voltage. For this purpose, it is effective to reduce the contact area between the diffusion layer and the chalcogenide of the selection transistor. For this reason, a measure was taken to reduce the contact size in a self-aligning manner.
続いて、カルコゲナイド材料（２０３）及び、第２のセル配線（８０３）となるタングステンまたはＷ９０Ｔｉ１０などのタングステン合金を堆積し、図２１のようになる。カルコゲナイド材料積層前にＴｉＡｌＮ等の遷移金属の窒化物や酸化物等のバリア膜や、Ｗ８０Ｔｉ２０ などの金属導電膜、あるいはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。あるいは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ(インジウムとスズの酸化物の混合物)のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。メモリセルに関しては、図２１のままでも動作する。すなわち第２の配線（８０３）が共通線となり、第１の配線（７０１）がデータ線となる。この場合、カルコゲナイドを加工しないで済むという特長がある。更には、相状態を変える際に発生する熱を、平面状に形成された第２の配線（８０３）を通して、効果的に逃がすことが可能になり、熱履歴の影響を排除する結果として動作が安定する。また、メモリセル動作としては、第２の配線（８０３）を一枚板とすることにより、電位が安定するという効果がある。 Subsequently, a chalcogenide material (203) and tungsten or tungsten alloy such as W90Ti10 to be the second cell wiring (803) are deposited, as shown in FIG. If a barrier film such as a transition metal nitride such as TiAlN or oxide, a metal conductive film such as W80Ti20, or a laminated film thereof is deposited before the chalcogenide material is laminated, there is an advantage that the number of rewritable times increases. Alternatively, for the purpose of suppressing the diffusion of heat necessary to change the phase state of chalcogenide, for example, a conductive film with poor thermal conductivity such as ITO (mixture of indium and tin oxide) may be sandwiched between them. Of course, it is possible. With respect to the memory cell, the operation is performed as it is in FIG. That is, the second wiring (803) is a common line, and the first wiring (701) is a data line. In this case, there is a feature that chalcogenide is not required to be processed. Furthermore, heat generated when changing the phase state can be effectively released through the second wiring (803) formed in a planar shape, and the operation is performed as a result of eliminating the influence of the thermal history. Stabilize. As the memory cell operation, there is an effect that the potential is stabilized by using the second wiring (803) as a single plate.
もちろん、第２の配線（８０３）を分離することも可能である。その際、タングステンまたはＷ９０Ｔｉ１０などのタングステン合金を通常のドライエッチング法により、第１のセル配線と並行方向に分離し、図２２のようになる。 Of course, the second wiring (803) can also be separated. At that time, tungsten or a tungsten alloy such as W90Ti10 is separated in the direction parallel to the first cell wiring by a normal dry etching method, as shown in FIG.
最後に、必要な多層金属配線を形成し、所望の半導体記憶装置を得る。 Finally, necessary multilayer metal wiring is formed to obtain a desired semiconductor memory device.
（実施例５）
実施例４において、選択トランジスタとカルコゲナイドの接触面積を低減することが、低電圧動作をさせるのに有効であることを述べた。これは、実施例１〜３に述べた構造に対しても適用可能である。以下、その実現方法を図面を用いて説明する。
(Example 5)
In the fourth embodiment, it has been described that reducing the contact area between the selection transistor and the chalcogenide is effective for low voltage operation. This can also be applied to the structures described in the first to third embodiments. Hereinafter, the realization method is demonstrated using drawing.
図６までは、実施例１と同様な製造工程を行なう。続いて、層間絶縁膜（９０２）を堆積し、ＣＭＰにより平坦化し、下地のシリコン窒化膜を露出させて図２３のようになる。さらに、熱リン酸によるウエット処理によりシリコン窒化膜を除去し、通常のCVD法により、３０ｎｍのシリコン酸化膜を堆積し、エッチバックプロセスにより側壁酸化膜（９０７）を形成し、図２４のようになる。このように、自己整合的にコンタクトの寸法を縮めた。本実施例においては、側壁膜を通常のシリコン酸化膜により形成したが、熱伝導率の悪いポーラス状の酸化膜等を用いることも可能である。この場合、カルコゲナイドの相状態を変えるのに必要な熱の拡散を防ぐことができるので、更に効率良く、相状態を変えることが可能になる。同様な目的に適した材料としてゲルマニウムオキサイド（ＧｅＯ２）も適用できる。 Up to FIG. 6, the same manufacturing process as in Example 1 is performed. Subsequently, an interlayer insulating film (902) is deposited, planarized by CMP, and the underlying silicon nitride film is exposed as shown in FIG. Further, the silicon nitride film is removed by wet treatment with hot phosphoric acid, a 30 nm silicon oxide film is deposited by a normal CVD method, and a sidewall oxide film (907) is formed by an etch back process, as shown in FIG. Become. Thus, the contact size was reduced in a self-aligning manner. In this embodiment, the sidewall film is formed of a normal silicon oxide film, but it is also possible to use a porous oxide film having a poor thermal conductivity. In this case, since it is possible to prevent the diffusion of heat necessary for changing the phase state of the chalcogenide, the phase state can be changed more efficiently. Germanium oxide (GeO 2 ) can also be used as a material suitable for the same purpose.
続いて、カルコゲナイド材料（２０４）及び、第２のセル配線（８０４）となるタングステンまたはＷ９０Ｔｉ１０などのタングステン合金、さらには及び酸化膜（９０８）を堆積して、図２５のようになる。カルコゲナイド材料積層前にＴｉＡｌＮ等の遷移金属の窒化物や酸化物等のバリア膜や、Ｗ８０Ｔｉ２０などの金属導電膜、あるいはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。あるいは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ(インジウムとスズの酸化物の混合物)のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。以降は、実施例１における図８から図１２までと同様な製造工程を経て、更には必要な多層金属配線を形成し、所望の半導体装置を得る。 Subsequently, a chalcogenide material (204), tungsten or tungsten alloy such as W90Ti10, and an oxide film (908) to be the second cell wiring (804) are deposited, as shown in FIG. If a barrier film such as a transition metal nitride such as TiAlN or oxide, a metal conductive film such as W80Ti20, or a laminated film thereof is deposited before the chalcogenide material is laminated, there is an advantage that the number of rewritable times increases. Alternatively, for the purpose of suppressing the diffusion of heat necessary to change the phase state of chalcogenide, for example, a conductive film with poor thermal conductivity such as ITO (mixture of indium and tin oxide) may be sandwiched between them. Of course, it is possible. Thereafter, the same manufacturing steps as those in FIGS. 8 to 12 in the first embodiment are performed, and further necessary multilayer metal wiring is formed to obtain a desired semiconductor device.
（実施例６）
これまでの実施例においては、プロセスの簡易性から、選択トランジスタを多結晶シリコンにより形成したが、勿論、シリコン基板中に形成することも可能である。この場合、多結晶からなるトランジスタよりも良好な特性を実現するという特長がある。本実施例においては、エピタキシャル成長したシリコン基板を用いた。以下、図面を用いて製造方法を説明する。
(Example 6)
In the embodiments so far, the selection transistor is formed of polycrystalline silicon for the sake of process simplicity, but of course, it can also be formed in a silicon substrate. In this case, there is a feature that a better characteristic than that of a polycrystalline transistor is realized. In this example, an epitaxially grown silicon substrate was used. Hereinafter, the manufacturing method will be described with reference to the drawings.
ｐ型半導体基板を用意して、アンチモン（Ｓｂ）を１Ｅ２０／ｃｍ２のドーズ量で打ち込み、エピタキシャル成長させる。勿論、アンチモンの代わりにヒソ（Ａｓ）やリン（Ｐ）を用いることも可能である。この結果、図２６に示すような高濃度N型不純物層（１５）が内部に形成された基板ができる。高濃度N型不純物層（１５）は選択トランジスタの拡散層となる。続いて、ヒ素を１Ｅ２０／ｃｍ２のドーズ量で注入し、アニール工程により活性化する。これが、選択トランジスタのもう１つの拡散層となる。さらに、後で施す層間膜平坦化工程（CMP：Chemical Mechanical Polishing）のストッパ膜として、シリコン窒化膜（１１０２）を100nm堆積して、図２７のようになる。次に図２８に示すように、通常のドライエッチングプロセスにより、０．２ミクロンピッチのラインアンドスペース状に、埋め込まれた不純物拡散層（１５）まで掘り、柱状に分離する。この工程は実施例１における図６と同様である。引き続き、層間絶縁膜（９０９）を堆積し、ＣＭＰにより平坦化、さらに加工用に用いたシリコン窒化膜（１１０２）を露出して図２９のようになる。ついで、シリコン窒化膜（１１０２）を除去し、下地の不純物拡散層（１５０１）を露出させる。さらには、選択トランジスタの拡散層とカルコゲナイドの接触面積を低減するために、酸化膜を３０ｎｍ程度堆積させ、ドライエッチングによりエッチバックを行ない、側壁酸化膜（９１０）を形成し、図３０のようになる。続いて、カルコゲナイド材料（２０５）及び、第２のセル配線（８０５）となるタングステンまたはＷ９０Ｔｉ１０などのタングステン合金、さらには酸化膜（９１１）を堆積して、図３１のようになる。 A p-type semiconductor substrate is prepared, and antimony (Sb) is implanted at a dose of 1E20 / cm 2 for epitaxial growth. Of course, it is also possible to use chin (As) or phosphorus (P) instead of antimony. As a result, a substrate having a high concentration N-type impurity layer (15) formed therein as shown in FIG. 26 is obtained. The high concentration N-type impurity layer (15) becomes a diffusion layer of the selection transistor. Subsequently, arsenic is implanted at a dose of 1E20 / cm 2 and activated by an annealing process. This is another diffusion layer of the selection transistor. Further, a silicon nitride film (1102) is deposited to a thickness of 100 nm as a stopper film for an interlayer film flattening step (CMP: Chemical Mechanical Polishing) to be performed later, as shown in FIG. Next, as shown in FIG. 28, by a normal dry etching process, the buried impurity diffusion layer (15) is dug into a line and space pattern with a pitch of 0.2 microns and separated into a columnar shape. This step is the same as that in FIG. Subsequently, an interlayer insulating film (909) is deposited, planarized by CMP, and a silicon nitride film (1102) used for processing is exposed as shown in FIG. Next, the silicon nitride film (1102) is removed, and the underlying impurity diffusion layer (1501) is exposed. Furthermore, in order to reduce the contact area between the diffusion layer of the selection transistor and the chalcogenide, an oxide film is deposited to a thickness of about 30 nm and etched back by dry etching to form a sidewall oxide film (910), as shown in FIG. Become. Subsequently, a chalcogenide material (205), a tungsten alloy such as W90Ti10, and an oxide film (911) to be the second cell wiring (805) are deposited, as shown in FIG.
カルコゲナイド材料積層前にＴｉＡｌＮ等の遷移金属の窒化物や酸化物等のバリア膜や、Ｗ８０Ｔｉ２０などの金属導電膜、あるいはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。あるいは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ(インジウムとスズの酸化物の混合物)のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。続いて、通常のドライエッチング工程により、図２８で形成したパターンと垂直方向に、酸化膜（９１１）、第２のセル配線（８０５）、カルコゲナイド材料（２０５）、の積層膜をラインアンドスペース状に加工する。さらに、第２のセル配線（８０５）と後に形成するワード線との短絡を防ぐ為に酸化膜を３０ｎｍ堆積し、エッチバックプロセスにより、側壁酸化膜（９１２）を形成する。続けて、ドライエッチングにより、下地の不純物拡散層（１５０１）とエピタキシャル成長部分（１６）まで完全に分離し、不純物拡散層（１５）の途中で加工を止め、図３２のようになる。尚、図３２は第２のセル配線（８０５）に垂直な方向の断面図を示している。以降は実施例１の図１１から図１２に示す製造工程を経て、最後に多層金属配線層を形成し、所望の半導体記憶装置を得る。 If a barrier film such as a transition metal nitride such as TiAlN or oxide, a metal conductive film such as W80Ti20, or a laminated film thereof is deposited before the chalcogenide material is laminated, there is an advantage that the number of rewritable times increases. Alternatively, for the purpose of suppressing the diffusion of heat necessary to change the phase state of chalcogenide, for example, a conductive film with poor thermal conductivity such as ITO (mixture of indium and tin oxide) may be sandwiched between them. Of course, it is possible. Subsequently, the stacked film of the oxide film (911), the second cell wiring (805), and the chalcogenide material (205) is formed in a line-and-space shape in a direction perpendicular to the pattern formed in FIG. To process. Further, an oxide film is deposited to a thickness of 30 nm to prevent a short circuit between the second cell wiring (805) and a word line to be formed later, and a sidewall oxide film (912) is formed by an etch back process. Subsequently, the underlying impurity diffusion layer (1501) and the epitaxially grown portion (16) are completely separated by dry etching, and processing is stopped in the middle of the impurity diffusion layer (15), as shown in FIG. FIG. 32 shows a cross-sectional view in a direction perpendicular to the second cell wiring (805). Thereafter, through the manufacturing steps shown in FIGS. 11 to 12 of the first embodiment, finally, a multilayer metal wiring layer is formed to obtain a desired semiconductor memory device.
また本発明においては、さらに、図３３に等価回路を示す本発明によるメモリセルを用いれば、図３４に示すようなメモリアレイを構成することができる。本アレイにおいては、データ線に相当する第２のセル配線（８０６）に平行な、ソース線に相当する第１のセル選択線（７０４）が設けられ、メモリセル内の選択トランジスタのソースが対応するソース線に接続された構成とすることにより、読み出し動作における消費電力を低減することができる。具体的には、選択したいデータ線（たとえばＤＬ１）に対応するソース線（たとえばＳＬ１）だけをソース電圧（たとえば０．５Ｖ）に駆動することができる。次に選択ワード線（たとえばWL1）を非選択状態の０Ｖから、選択状態の高電圧（たとえば１．５Ｖ）に駆動する。このため、選択ワード（たとえばＷＬ１）と選択データ線（たとえばＤＬ１）の交点のセルＭＣ１１にのみ電流経路を形成し、選択データ線にのみ読み出し信号を発生することができる。したがって、多数の非選択データ線の充放電はなくなるので、読み出し動作における消費電力を低減することができる。 Furthermore, in the present invention, if the memory cell according to the present invention whose equivalent circuit is shown in FIG. 33 is used, a memory array as shown in FIG. 34 can be formed. In this array, a first cell selection line (704) corresponding to a source line is provided in parallel to a second cell wiring (806) corresponding to a data line, and the source of the selection transistor in the memory cell corresponds to this array. By using the structure connected to the source line, the power consumption in the read operation can be reduced. Specifically, only the source line (for example, SL1) corresponding to the data line (for example, DL1) to be selected can be driven to the source voltage (for example, 0.5 V). Next, the selected word line (for example, WL1) is driven from 0V in the unselected state to a high voltage (for example, 1.5V) in the selected state. Therefore, a current path can be formed only in the cell MC11 at the intersection of the selected word (for example, WL1) and the selected data line (for example, DL1), and a read signal can be generated only in the selected data line. Therefore, charging / discharging of a large number of non-selected data lines is eliminated, so that power consumption in the read operation can be reduced.
なお、書き込み動作においても読み出し動作と同様の選択動作が行われるので、全体として低電力の相変化メモリを実現することができる。
Note that since the selection operation similar to the read operation is performed in the write operation, a low-power phase change memory as a whole can be realized.
１，１０１−選択トランジスタ、２，２０１，２０２，２０３，２０４，２０５，２０６−相変化材料（カルコゲナイド）、３−抵抗体（ヒーター）、４，４０１，４０２，４０３，４０４−ワード電極、５，５０１，５０２，５０３，５０４，５０５，５０６−不純物拡散層、６，６０１，６０２，６０３，６０４，６０５，６０６−チャネル部、 ７，７０１，７０２，７０３，７０４−第１セル配線、８，８０１，８０２，８０３，８０４，８０５，８０６−第２セル配線、９，９０１，９０２，９０３，９０４，９０５，９０６，９０７，９０８，９０９，９１０，９１１，９１２−Ｓｉ酸化膜、１０−プラグ電極、１１，１１０１−シリコン窒化膜、１２−タングステンまたはＷ９０Ｔｉ１０などのタングステン合金、１３−メモリセル、１４−シリコン基板、１５，１５０１−不純物拡散層（シリコン基板内）、１６−エピタキシャル成長層。
1,101-select transistor, 2,201,202,203,204,205,206-phase change material (chalcogenide), 3-resistor (heater), 4,401,402,403,404-word electrode, 5 , 501, 502, 503, 504, 505, 506 -impurity diffusion layer, 6, 601, 602, 603, 604, 605, 606 -channel portion, 7, 701, 702, 703, 704 -first cell wiring, 8 , 801, 802, 803, 804, 805, 806-second cell wiring, 9,901, 902, 903, 904, 905, 906, 907, 908, 909, 910, 911, 912-Si oxide film, 10- Plug electrode, 11,1101-silicon nitride film, 12-tungsten or tungsten alloy such as W90Ti10, 13-memory Cell, 14-silicon substrate, 15,1501-impurity diffusion layer (within silicon substrate), 16-epitaxial growth layer.
Claims (12)
置。 In a semiconductor memory device having a plurality of word lines, a plurality of wirings intersecting with the word lines via an insulating layer, and a plurality of memory cells provided at intersections of the word lines and the wirings, the memory cells are: The source, drain, and channel portions are formed in the depth direction of the memory cell, and contain a vertical transistor including a gate electrode connected to one of the word lines, and at least Te (tellurium) disposed above the transistor. A semiconductor memory device comprising a material.
ソース領域、ドレイン領域、チャネル領域、チャネル領域上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成され、前記第１方向においては互いに分離されており、前記第１方向に交差する第２方向においては互いに接続されているゲート電極とからなり、前記第１配線上に形成された複数の縦型トランジスタと、
前記ドレイン領域上に形成され複数のカルコゲナイド材料と、
前記カルコゲナイドに接続し、第２の配線ピッチで前記第２方向に延在する複数の第２配線とを含むことを特徴とする半導体記憶装置。 A plurality of first wires extending in a first direction at a first wire pitch;
A source region, a drain region, a channel region, a gate insulating film formed on the channel region, a gate insulating film formed on the gate insulating film, separated from each other in the first direction, and in a second direction intersecting the first direction A plurality of vertical transistors formed on the first wiring, the gate electrodes being connected to each other;
A plurality of chalcogenide materials formed on the drain region;
A semiconductor memory device comprising: a plurality of second wirings connected to the chalcogenide and extending in the second direction at a second wiring pitch.
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