JP2007019196A

JP2007019196A - Wiring board, its manufacturing method and electrically-charged particle line exposure device

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Publication number: JP2007019196A
Application number: JP2005198095A
Authority: JP
Inventors: Tomoyuki Morita; 知之森田; Takashi Maeda; 孝前田; Isamu Seto; 勇瀬戸; Masamichi Kuwabara; 正道桑原; Masato Muraki; 真人村木; Masaaki Ando; 公明安藤
Original assignee: Hitachi High Technologies Corp; Canon Inc; Hitachi High Tech Corp
Current assignee: Canon Inc; Hitachi High Tech Corp
Priority date: 2005-07-06
Filing date: 2005-07-06
Publication date: 2007-01-25
Anticipated expiration: 2025-07-06
Also published as: JP4795736B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring board where a high speed control signal is transmitted and an electrically-charged particle line is controlled at high speed, and to provide an electrically-charged particle line exposure device where throughput is remarkably improved. <P>SOLUTION: The wiring board for transmitting the electrically-charged particle line control signal is provided with a first wiring 40 formed of multilayer wiring from a center to a periphery, and a second wiring 41 formed of wiring which is electrically connected to wirings in the first wiring 40. A cross section of wiring in the second wiring 41 is larger than that of the first wiring 40. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、主に半導体集積回路等の露光に用いられる電子線露光装置や、イオンビーム露光装置等の荷電粒子線の高速制御技術に関するものである。特に、複数電子線を高速に照射制御しながら描画する電子ビーム露光装置に適している。 The present invention relates to a high-speed control technique for charged particle beams such as an electron beam exposure apparatus used for exposure of semiconductor integrated circuits and the like, and an ion beam exposure apparatus. In particular, it is suitable for an electron beam exposure apparatus that performs drawing while controlling irradiation of a plurality of electron beams at high speed.

従来のラスタースキャン型シングル電子ビーム露光装置を図１０に示す。電子ビームを放射する電子源１からの電子ビームは、電子レンズ２によって、電子源１の像を形成する。その電子源像は、電子レンズ４、７で構成される縮小電子光学系を介して、ウエハ８に縮小投影される。ブランカー３は、電子レンズ２によって形成される電子源１の像の位置にある静電型偏向器で、電子ビームを偏向させて縮小電子光学系の瞳上に位置するブランキングアパーチャ５で遮断し、電子ビームをウエハに照射するか、しないかを制御する。静電型偏向器６は、電子ビームをラスタースキャンし、スキャンに同期してブランカー３で電子ビームの照射を制御することでウエハ８上に所望のパターンの描画がなされる。 A conventional raster scan type single electron beam exposure apparatus is shown in FIG. The electron beam from the electron source 1 that emits the electron beam forms an image of the electron source 1 by the electron lens 2. The electron source image is reduced and projected onto the wafer 8 through a reduction electron optical system including the electron lenses 4 and 7. The blanker 3 is an electrostatic deflector located at the position of the image of the electron source 1 formed by the electron lens 2, and deflects the electron beam and blocks it with a blanking aperture 5 located on the pupil of the reduction electron optical system. Control whether or not to irradiate the wafer with an electron beam. The electrostatic deflector 6 performs raster scanning of the electron beam, and controls the irradiation of the electron beam by the blanker 3 in synchronization with the scanning, thereby drawing a desired pattern on the wafer 8.

しかし上記シングル電子ビーム露光装置ではスループットが低い。この問題を解決する装置として、複数の電子ビームを用いて複数の単位となる微小領域に所望のパターンを描画し、これらの微小領域を総合してある大きさのパターン領域を描画することで、スループットを改善したラスタースキャン型マルチ電子ビーム露光装置がある。 However, the single electron beam exposure apparatus has a low throughput. As a device to solve this problem, by drawing a desired pattern in a plurality of minute areas that are a plurality of units using a plurality of electron beams, and drawing a pattern area of a certain size by combining these minute areas, There is a raster scan type multi-electron beam exposure apparatus with improved throughput.

従来のブランカーアレイの例を図１１に示す。マルチ電子ビーム露光装置では、ブランカー１００を数μｍ〜数百μｍピッチでアレイ状に並べたブランカーアレイ１０２（ＢＬＡ：ＢｌａｎｋｅｒＡｒｒａｙ）と呼ばれるもので、開口部９９を通る複数の電子ビーム束を個別に照射制御している。このＢＬＡ１０２を駆動する電気信号を伝達する配線１０３は、高密度に配置されたＢＬＡ電極１０１に配線する為、電極同様高密度な構造になる。特に各ブランカー１００の間の配線領域は狭い為、高密度になる。配線は基板上に半導体技術で多層配線構造１０７を作り込んだ配線基板で実現している。図１２は従来の多層配線の断面構造例である。この構造は、Ｓｉ基板１０８上にＳｉＯ_２絶縁体層１１０と多層配線１０９の構造を交互に積層し、数μｍの配線幅、及び配線間隔の高密度な多層配線を形成している。
特開２００４−２８２０３８号公報特開平７−２９７１０７号公報特開平１１−１８６１４４号公報 An example of a conventional blanker array is shown in FIG. The multi-electron beam exposure apparatus is called a blanker array (BLA: Blanker Array) in which blankers 100 are arranged in an array with a pitch of several μm to several hundred μm, and a plurality of electron beam bundles that pass through an opening 99 are individually provided. Irradiation is controlled. Since the wiring 103 for transmitting an electrical signal for driving the BLA 102 is wired to the BLA electrodes 101 arranged at a high density, the wiring 103 has a high-density structure like the electrodes. Particularly, since the wiring area between the blankers 100 is narrow, the density becomes high. Wiring is realized by a wiring board in which a multilayer wiring structure 107 is formed on a substrate by semiconductor technology. FIG. 12 shows an example of a cross-sectional structure of a conventional multilayer wiring. In this structure, the SiO ₂ insulator layer 110 and the multilayer wiring 109 are alternately stacked on the Si substrate 108 to form a multilayer wiring having a wiring width of several μm and a high density with a wiring interval.
JP 2004-282038 A JP 7-297107 A JP-A-11-186144

従来、ＢＬＡを駆動する電気信号を伝達する配線１０３は、ＢＬＡ部分の密度に応じた線幅の配線をＢＬＡ周辺に配置したブランカー電極引き出しパッド１０５まで放射状に配線しており、前述の例のように高密度多層配線となっていた。このような構造では配線断面積は小さく、線長が長く、配線間隔は狭くなってしまう為、配線抵抗が大きく、配線容量が大きくなってしまうし、隣接配線へノイズを発生させてしまう。さらに特性インピーダンスを考慮した構造になっていない為、反射が起こり、波形を乱してしまう。このような配線では低速（数百ＫＨｚ）の制御信号は伝送できても、それ以上高速な制御信号を伝送できない。露光に要する時間は電子線の制御速度に寄るところが大きく、電子線の低速制御は装置の処理能力（スループット）を低く律則している。 Conventionally, the wiring 103 for transmitting an electrical signal for driving the BLA has a wiring having a line width corresponding to the density of the BLA portion arranged radially to the blanker electrode lead pad 105 arranged around the BLA, as in the above example. High-density multilayer wiring. In such a structure, the wiring cross-sectional area is small, the line length is long, and the wiring interval is narrowed. Therefore, the wiring resistance is increased, the wiring capacity is increased, and noise is generated in the adjacent wiring. Further, since the structure does not take into account the characteristic impedance, reflection occurs and disturbs the waveform. Such wiring can transmit a low-speed (several hundreds KHz) control signal, but cannot transmit a higher-speed control signal. The time required for exposure largely depends on the control speed of the electron beam, and the low-speed control of the electron beam regulates the processing capability (throughput) of the apparatus to be low.

本発明は、高速な制御信号を伝送し、荷電粒子線を高速制御するための配線基板と、スループットを格段に向上させた荷電粒子露光装置を提供することを目的とする。 An object of the present invention is to provide a wiring board for transmitting a high-speed control signal and controlling a charged particle beam at a high speed, and a charged particle exposure apparatus with a markedly improved throughput.

本発明は、前記した従来の問題点に鑑みてなされたものであり、荷電粒子線制御信号を伝送するための配線基板であって、中心部から周辺部まで多層配線で形成された第１の配線部と、前記第１の配線部における配線のそれぞれと電気的に接続された配線で形成される第２の配線部とを有することを特徴とする。 The present invention has been made in view of the above-described conventional problems, and is a wiring board for transmitting a charged particle beam control signal, which is a first wiring formed by multilayer wiring from a central part to a peripheral part. It has a wiring part and the 2nd wiring part formed with the wiring electrically connected with each of the wiring in the said 1st wiring part, It is characterized by the above-mentioned.

本発明の好適な実施の形態によれば、前記第１の配線部における配線の断面積よりも前記第２の配線部における配線の断面積が広いことを特徴とすることができ、前記第１の配線部の誘電体層よりも前記第２の配線部の誘電体層が厚いことを特徴とすることもでき、前記第１の配線部における配線は、略等長であることを特徴としてもよい。 According to a preferred embodiment of the present invention, the cross-sectional area of the wiring in the second wiring portion is larger than the cross-sectional area of the wiring in the first wiring portion. The dielectric layer of the second wiring part may be thicker than the dielectric layer of the wiring part, and the wiring in the first wiring part may be substantially equal in length. Good.

また、本発明は、荷電粒子線制御信号を伝送するための配線基板の製造方法であって、中心部から周辺部まで多層配線で第１の配線部を形成する第１工程と、前記第１の配線部における配線のそれぞれと電気的に接続された配線を備える第２の配線部を形成する第２工程とを、有し、前記第１工程および前記第２工程は、並行して実行されることを特徴とすることができる。 The present invention is also a method of manufacturing a wiring board for transmitting a charged particle beam control signal, the first step of forming a first wiring portion with a multilayer wiring from a central portion to a peripheral portion; A second step of forming a second wiring portion including a wiring electrically connected to each of the wirings in the wiring portion, wherein the first step and the second step are performed in parallel. It can be characterized by that.

また、本発明は、複数の荷電粒子線を用いて露光対象にパターンを露光する露光装置であって、荷電粒子線制御信号を伝送するための配線基板を備え、前期配線基板には、中心部から周辺部まで多層配線で形成された第１の配線部と、前記第１の配線部における配線のそれぞれと電気的に接続された配線で形成される第２の配線部とを有することを特徴としてもよい。また、複数の荷電粒子線で基板にパターンを描画する露光装置であって、前記のいずれか、もしくはその組み合せの形態の配線基板を備えることを特徴とすることができる。 The present invention also provides an exposure apparatus that exposes a pattern to an exposure target using a plurality of charged particle beams, and includes a wiring board for transmitting a charged particle beam control signal. A first wiring portion formed of a multilayer wiring from the peripheral portion to the peripheral portion; and a second wiring portion formed of a wiring electrically connected to each of the wirings in the first wiring portion. It is good. In addition, an exposure apparatus that draws a pattern on a substrate with a plurality of charged particle beams may include any one of the above or a combination thereof.

本発明は、前記荷電粒子線露光装置を用いて、露光対象に露光を行う工程と、露光された前記露光対象を現像する工程と、を具備するデバイス製造方法にも適用可能である。 The present invention can also be applied to a device manufacturing method including a step of exposing an exposure target using the charged particle beam exposure apparatus and a step of developing the exposed exposure target.

また、本発明では、配線の断面積を段階的に広くし、断面積の狭い配線部を略等長にすることで、配線抵抗を低く押さえながら高密度配線を実現し、かつ各配線の特性ばらつきを最小限に押さえることが可能となる。また断面積の広い配線部の誘電体層をより厚くすることで配線容量を低減する。これによって高速な制御信号を伝送し、可電粒子線を制御することで精度よく高速にパターンを描画することが可能となり、露光装置の処理能力（スループット）を格段に向上させる。 In addition, in the present invention, the cross-sectional area of the wiring is gradually increased, and the wiring portion having a narrow cross-sectional area is made substantially equal in length, thereby realizing high-density wiring while keeping the wiring resistance low, and the characteristics of each wiring. Variations can be minimized. Further, the wiring capacity is reduced by making the dielectric layer of the wiring portion having a large cross-sectional area thicker. As a result, a high-speed control signal is transmitted, and a pattern can be drawn with high accuracy and high speed by controlling the chargeable particle beam, thereby significantly improving the processing capability (throughput) of the exposure apparatus.

以上説明したように、本発明によれば、高速な制御信号を伝送し、荷電粒子線を高速制御する配線基板を提供することができる。また、本発明の配線基板を用いて、処理能力（スループット）を格段に向上させた荷電粒子露光装置を提供することができる。 As described above, according to the present invention, it is possible to provide a wiring board that transmits a high-speed control signal and controls a charged particle beam at high speed. In addition, it is possible to provide a charged particle exposure apparatus in which the processing capability (throughput) is remarkably improved by using the wiring board of the present invention.

以下、本発明を適用した荷電粒子線露光装置の好ましい実施形態として、露光対象がウエハである場合の電子線（電子ビーム）露光装置の実施例を以下に示す。なお、電子線に限らずイオンビームを用いた露光装置にも同様に適用できる。 Hereinafter, as a preferred embodiment of a charged particle beam exposure apparatus to which the present invention is applied, an example of an electron beam (electron beam) exposure apparatus when an exposure target is a wafer will be described below. Note that the present invention is not limited to an electron beam and can be similarly applied to an exposure apparatus using an ion beam.

＜電子ビーム露光装置の構成要素説明＞
図１は本発明に係る電子線露光装置の要部概略図である。図１において、電子銃（図示せず）で発生した電子線はクロスオーバ像を形成する（以下、このクロスオーバ像を電子源９と記す）。この電子源９から放射される電子ビームは、ビーム整形光学系１０を介して、電子源９の像１１を形成する。像１１からの電子ビームは、コリメータレンズ１２によって略平行の電子ビームとなる。略平行な電子ビームは複数の開口を有するアパチャ−アレイ１３を照明する。 <Description of components of electron beam exposure apparatus>
FIG. 1 is a schematic view of the main part of an electron beam exposure apparatus according to the present invention. In FIG. 1, an electron beam generated by an electron gun (not shown) forms a crossover image (hereinafter, this crossover image is referred to as an electron source 9). The electron beam emitted from the electron source 9 forms an image 11 of the electron source 9 via the beam shaping optical system 10. The electron beam from the image 11 becomes a substantially parallel electron beam by the collimator lens 12. The substantially parallel electron beam illuminates the aperture array 13 having a plurality of apertures.

アパーチャアレイ１３は、複数の開孔を有し、電子ビームを複数の電子ビームに分割する。アパーチャアレイ１３で分割された複数の電子ビームは、静電レンズが複数形成された静電レンズアレイ１４により、像１１の中間像を形成する。中間像面には、静電型偏向器であるブランカーが複数形成されたブランカーアレイ１５が配置されている。 The aperture array 13 has a plurality of apertures and divides the electron beam into a plurality of electron beams. The plurality of electron beams divided by the aperture array 13 forms an intermediate image of the image 11 by the electrostatic lens array 14 in which a plurality of electrostatic lenses are formed. A blanker array 15 in which a plurality of blankers that are electrostatic deflectors are formed is disposed on the intermediate image plane.

中間像面の下流には、２段の対称磁気タブレット・レンズ１６ａ，１６ｂで構成された縮小電子光学系１６があり、複数の中間像がウエハ１７上に投影される。このとき、ブランカーアレイ１５で偏向された電子ビームは、ブランキングアパーチャ２４によって遮断されるため、ウエハ１７には照射されない。一方、ブランカーアレイ１５で偏向されない電子ビームは、ブランキングアパーチャ２４によって遮断されないため、ウエハ１７に照射される。 Downstream of the intermediate image plane, there is a reduction electron optical system 16 composed of two stages of symmetrical magnetic tablet lenses 16 a and 16 b, and a plurality of intermediate images are projected onto the wafer 17. At this time, since the electron beam deflected by the blanker array 15 is blocked by the blanking aperture 24, the wafer 17 is not irradiated. On the other hand, since the electron beam that is not deflected by the blanker array 15 is not blocked by the blanking aperture 24, it is irradiated onto the wafer 17.

下段のダブレット・レンズ１６ｂ内には、複数の電子ビームを同時にＸ，Ｙ方向の所望の位置に変位させるための偏向器１８、及び複数の電子ビームのフォーカスを同時に調整するフォーカスコイル２０が配置されている。２１はウエハ１７を搭載し、光軸と直交するＸＹ方向に移動可能なＸＹステージである。このＸＹステージ２１上には、ウエハ１７を固着するための静電チャック２３と、電子ビームの形状を測定するために、電子ビーム入射側にナイフエッジを有する半導体検出器２２が配置されている。 In the lower doublet lens 16b, a deflector 18 for simultaneously displacing a plurality of electron beams to desired positions in the X and Y directions and a focus coil 20 for simultaneously adjusting the focus of the plurality of electron beams are arranged. ing. Reference numeral 21 denotes an XY stage on which the wafer 17 is mounted and is movable in the XY directions orthogonal to the optical axis. On the XY stage 21, an electrostatic chuck 23 for fixing the wafer 17 and a semiconductor detector 22 having a knife edge on the electron beam incident side are arranged for measuring the shape of the electron beam.

＜システム構成及び描画方法の説明＞
本実施例のシステム構成図を図２に示す。ブランカーアレイ制御回路２５は、ブランカーアレイ１５を構成する複数のブランカーを個別に制御する回路であり、偏向器制御回路２６は、偏向器１８を制御する回路である。電子ビーム形状検出回路２７は、半導体検出器２２からの信号を処理する回路であり、フォーカス制御回路２８は、フォーカスコイル２０の焦点距離を調整することにより縮小電子光学系１６の焦点位置を制御する回路である。ステージ駆動制御回路２９は、ステージの位置を検出する不図示のレーザ干渉計と共同してステージ２１を駆動制御する制御回路であり、主制御系３０は、上記複数の制御回路を制御し、電子ビーム露光装置全体を管理する。 <Description of system configuration and drawing method>
A system configuration diagram of this embodiment is shown in FIG. The blanker array control circuit 25 is a circuit that individually controls a plurality of blankers that constitute the blanker array 15, and the deflector control circuit 26 is a circuit that controls the deflector 18. The electron beam shape detection circuit 27 is a circuit that processes a signal from the semiconductor detector 22, and the focus control circuit 28 controls the focal position of the reduction electron optical system 16 by adjusting the focal length of the focus coil 20. Circuit. The stage drive control circuit 29 is a control circuit that drives and controls the stage 21 in cooperation with a laser interferometer (not shown) that detects the position of the stage. The main control system 30 controls the plurality of control circuits, and The entire beam exposure apparatus is managed.

本実施例の描画方法の説明図を図３に示す。主制御系３０は、露光制御データに基づいて、偏向制御回路２６に命じ、偏向器１８によって、複数の電子ビームを偏向させるのと同期して、ブランカーアレイ制御回路２５に命じ、ウエハ１７に露光すべきピクセル３３に応じた指令値に基づいてブランカーアレイ１５のブランカー３９（図５参照）を個別にｏｎ／ｏｆｆさせる。このブランカー３９を制御する速度の上限を律則しているのは配線基板３５（図４参照）が伝送できる制御信号の速度であり、装置の処理能力を律則している。 An explanatory view of the drawing method of this embodiment is shown in FIG. The main control system 30 commands the deflection control circuit 26 based on the exposure control data, commands the blanker array control circuit 25 in synchronism with deflecting the plurality of electron beams by the deflector 18, and exposes the wafer 17. The blankers 39 (see FIG. 5) of the blanker array 15 are individually turned on / off based on the command value corresponding to the pixel 33 to be processed. The upper limit of the speed at which the blanker 39 is controlled is regulated by the speed of the control signal that can be transmitted by the wiring board 35 (see FIG. 4), which regulates the processing capability of the apparatus.

各電子ビーム３４は、図３に示すように、ウエハ１７上の対応する要素露光領域３１内のピクセル３３をラスタースキャン露光する。各電子ビームの要素露光領域３１は、２次元に隣接するように設定されているので、その結果、同時に露光される複数の要素露光領域３１で構成されるサブフィールド３２aが露光される。 As shown in FIG. 3, each electron beam 34 performs raster scan exposure on the pixels 33 in the corresponding element exposure region 31 on the wafer 17. Since the element exposure areas 31 of each electron beam are set so as to be adjacent in two dimensions, as a result, a subfield 32a composed of a plurality of element exposure areas 31 exposed simultaneously is exposed.

主制御系３０は、サブフィールド３２ａを露光後、次のサブフィールド３２ｂを露光するために、偏向器制御回路２６に命じ、偏向器１８によって、複数の電子ビームを偏向させる。 After exposing the subfield 32a, the main control system 30 commands the deflector control circuit 26 to cause the deflector 18 to deflect a plurality of electron beams in order to expose the next subfield 32b.

＜伝送路配線構造の説明＞
図４はブランカーアレイ１５へ印加する制御信号の伝送路配線基板の概略図である。図４に示すように、配線基板３５は、アパーチャーアレイ１３で分割された複数の電子ビームがＺ軸方向で入射し通過するブランカーアレイ１５と、ブランカーアレイ制御回路２５との接続部となるブランカー電極引き出しパッド３６とを有する。ブランカーアレイ１５は配線基板３５の略中央に配置され、ブランカーアレイ１５の周辺にブランカー電極引出しパッド３６を配置することが望ましい。ブランカー電極引き出しパッド３６はプローブカードやポゴピンユニット等を介してブランカーアレイ制御回路２５から電気信号を供給される。 <Description of transmission line wiring structure>
FIG. 4 is a schematic diagram of a transmission line wiring board for control signals applied to the blanker array 15. As shown in FIG. 4, the wiring board 35 includes a blanker electrode serving as a connection portion between the blanker array 15 through which a plurality of electron beams divided by the aperture array 13 enter and pass in the Z-axis direction, and the blanker array control circuit 25. And a drawer pad 36. It is desirable that the blanker array 15 is disposed substantially at the center of the wiring board 35 and a blanker electrode lead pad 36 is disposed around the blanker array 15. The blanker electrode lead pad 36 is supplied with an electrical signal from the blanker array control circuit 25 via a probe card, a pogo pin unit or the like.

図５は配線基板３５の配線構造の要部概略図である。配線基板３５の略中央部のブランカーアレイ１５には、電子ビームが通過する複数のブランカー開口部３８、及び通過する電子ビームを偏向する複数のブランカー電極３７を有するブランカー３９が等間隔にアレイ状に形成されている。ブランカー３９の各ブランカー電極３７ａ，３７ｂとブランカー電極引出しパッド３６は、高密度に形成されている複数のブランカー３９のブランカー電極３７ａ，３７ｂから多層配線の第１配線部４０と、この第１配線部４０より断面積が広い第２配線部４１とを介して電気的に接続されている。第１配線部４０の電気長は略等長とするのが好ましい。対向するブランカー電極３７ａ，３７ｂは、ペアにして第１配線部４０、及び第２配線部４１へ接続することが好ましい。また対向するブランカー電極３７ａ，３７ｂの一方をＧＮＤ層に電気的に接続することで配線密度を緩和し、第１配線部４０、及び第２配線部４１は断面積を広くしても良い。 FIG. 5 is a schematic view of the main part of the wiring structure of the wiring board 35. Blankers 39 having a plurality of blanker openings 38 through which an electron beam passes and blankers 39 having a plurality of blanker electrodes 37 for deflecting the passing electron beam are arranged in an array at equal intervals in the blanker array 15 at substantially the center of the wiring board 35. Is formed. The blanker electrodes 37a and 37b and the blanker electrode lead-out pad 36 of the blanker 39 are formed from a plurality of blanker electrodes 37a and 37b of the plurality of blankers 39 which are formed at a high density. They are electrically connected via a second wiring part 41 having a cross-sectional area larger than that of 40. It is preferable that the electrical length of the first wiring part 40 is approximately equal. The facing blanker electrodes 37a and 37b are preferably connected to the first wiring part 40 and the second wiring part 41 in pairs. Further, the wiring density may be reduced by electrically connecting one of the opposing blanker electrodes 37a and 37b to the GND layer, and the first wiring part 40 and the second wiring part 41 may have a large cross-sectional area.

図６に第１配線部４０と第２配線部４１の断面構造図を示す。各配線部４０，４１は基板４２上にリソグラフィ技術等を用いて同時に形成できる。
第１配線部４０は、基板４２上に共通ＧＮＤ層４３、配線と配線を絶縁する誘電体層４４、多層配線４５、表層ＧＮＤ層４６、保護層４８を有し、多層配線４５ｂが共通ＧＮＤ層４３、多層配線４５ａが表層ＧＮＤ層４６に隣接した構造をとっている。第２配線部４１は、第１配線部４０と同じ基板４２上に共通ＧＮＤ層４３、配線と配線を絶縁する誘電体層４４、表層配線４７、保護層４８を有し、表層配線４７が共通ＧＮＤ層４３に隣接した構造をとっている。配線が上下ＧＮＤ層で挟まれているような構造の配線をストリップライン、片側のみにＧＮＤ層がある構造の配線をマイクロストリップラインという。このような構造をとることで特性インピーダンスを略均一に制御する。 FIG. 6 shows a cross-sectional structure diagram of the first wiring part 40 and the second wiring part 41. The wiring portions 40 and 41 can be simultaneously formed on the substrate 42 using a lithography technique or the like.
The first wiring section 40 has a common GND layer 43 on the substrate 42, a dielectric layer 44 that insulates the wiring from the wiring, a multilayer wiring 45, a surface GND layer 46, and a protective layer 48, and the multilayer wiring 45b is a common GND layer. 43, the multilayer wiring 45a is adjacent to the surface GND layer 46. The second wiring part 41 has a common GND layer 43 on the same substrate 42 as the first wiring part 40, a dielectric layer 44 that insulates the wiring from the wiring, a surface layer wiring 47, and a protective layer 48, and the surface layer wiring 47 is common. A structure adjacent to the GND layer 43 is adopted. A wiring having a structure in which the wiring is sandwiched between upper and lower GND layers is called a stripline, and a wiring having a GND layer only on one side is called a microstrip line. By taking such a structure, the characteristic impedance is controlled substantially uniformly.

誘電体層４４ａ，４４ｂ，４４ｃは、所定の厚さを有しており、誘電体層４４ｂは当該所定の厚さより厚いことが好ましい。つまり多層配線４５ａ，４５ｂの間隔は、制御信号の漏話による相互干渉を低減するために、多層配線４５ｂと共通ＧＮＤ層４３の間隔及び多層配線４５ａと表層ＧＮＤ層４６の間隔より広いことが好ましい。同様の理由から多層配線４５及び表層配線４７の同層配線の間隔は配線幅以上空けることが好ましい。多層配線４５及び表層配線４７の断面積は配線密度の許す限りより広いほうが好ましい。表面構造を保護する保護層４８及び誘電体層４４の材料は配線容量を低減させるために、より比誘電率の低い材料（例えばＳＯＧ材など）を使用することが好ましい。 The dielectric layers 44a, 44b, and 44c have a predetermined thickness, and the dielectric layer 44b is preferably thicker than the predetermined thickness. That is, the interval between the multilayer wirings 45a and 45b is preferably wider than the interval between the multilayer wiring 45b and the common GND layer 43 and the interval between the multilayer wiring 45a and the surface GND layer 46 in order to reduce mutual interference due to crosstalk of control signals. For the same reason, it is preferable that the space between the multilayer wiring 45 and the surface wiring 47 be the same as or larger than the wiring width. It is preferable that the cross-sectional areas of the multilayer wiring 45 and the surface wiring 47 are wider as the wiring density permits. The material of the protective layer 48 and the dielectric layer 44 that protects the surface structure is preferably a material having a lower relative dielectric constant (for example, an SOG material) in order to reduce the wiring capacitance.

第２配線部４１の表層配線４７は、第１配線部４０の多層配線４５ａ，４５ｂと同一層にも形成して多層配線にしても良いが、配線容量を低減するために、より上位層に形成し、第２配線部４１の誘電体層は第１配線部４０の誘電体層より厚くすることが好ましく、図６に示す様に、最上位層に形成するのが最も良い。また、表層配線４７を複数重ねて多層化しても良いが、配線層の層間誘電体膜はより厚い方が好ましい。 The surface wiring 47 of the second wiring part 41 may be formed in the same layer as the multilayer wirings 45a and 45b of the first wiring part 40 to form a multilayer wiring. However, in order to reduce wiring capacity, The dielectric layer of the second wiring part 41 is preferably thicker than the dielectric layer of the first wiring part 40, and is best formed in the uppermost layer as shown in FIG. Further, a plurality of surface layer wirings 47 may be stacked to form a multilayer, but the interlayer dielectric film of the wiring layer is preferably thicker.

多層配線４５及び表層配線４７の材料は、配線抵抗を低減させるために、より電気抵抗率の低い材料（例えば金、銀、アルミニウム、及び銅など）を使用することが好ましい。 As materials for the multilayer wiring 45 and the surface wiring 47, it is preferable to use materials having lower electrical resistivity (for example, gold, silver, aluminum, and copper) in order to reduce wiring resistance.

より高密度な配線を形成するために、多層配線４５の層数は、図６に示す２層構造より多層でも良い。
伝送路配線構造は、実施例の１つとして図６に示した第１配線部４０と、第２配線部４１からなる２種類以上に分割し、段階的に配線断面積を広げ、誘電体層を厚くして行く構造でも良い。 In order to form a higher density wiring, the number of layers of the multilayer wiring 45 may be larger than that of the two-layer structure shown in FIG.
The transmission line wiring structure is divided into two or more types including the first wiring portion 40 and the second wiring portion 41 shown in FIG. 6 as one embodiment, and the wiring cross-sectional area is gradually expanded to form a dielectric layer. It is also possible to make the structure thicker.

図７に他の例の第１配線部４０と第２配線部４１の断面構造図を示す。各配線部４０，４１は基板４２上にリソグラフィ技術等を用いて同時に形成できる。
第１配線部４０は、基板４２上に共通ＧＮＤ層４３、配線と配線を絶縁する誘電体層４４、多層配線４５、遮蔽ＧＮＤ層５０、遮蔽ＧＮＤ配線４９、表層ＧＮＤ層４６、及び保護層４８を有し、多層配線４５ｂが共通ＧＮＤ層４３と遮蔽ＧＮＤ配線４９に、多層配線４５ａが表層ＧＮＤ層４６と遮蔽ＧＮＤ配線４９に挟まれたストリップライン構造をとっている。第２配線部４１は、第１配線部４０と同じ基板４２上に共通ＧＮＤ層４３、配線と配線を絶縁する誘電体層４４、表層配線４７、遮蔽ＧＮＤ配線４９、及び保護層４８を有し、表層配線４７が共通ＧＮＤ層４３に隣接した構造をとっている。制御信号の漏話による相互干渉を低減するために、多層配線４５及び表層配線４７は同層の遮蔽ＧＮＤ配線４９に挟まれたコプレーナ構造をとっている。また、遮蔽ＧＮＤ配線４９をなくした構造でも良いが、制御信号の漏話による相互干渉を低減するために、多層配線４５及び表層配線４７の同層配線の間隔は配線幅以上空けることが好ましい。誘電体層４４ｄ，４４ｅ，４４ｆ，４４ｇは、所定の厚さを有しており、より厚く形成する方が好ましい。より高密度な配線を形成するために、多層配線４５と誘電体層を挟んだ遮蔽ＧＮＤ層５０の組の層数は図７に示す２層構造より多層でも良い。多層配線４５及び表層配線４７の断面積は配線密度の許す限りより広いほうが好ましい。表面構造を保護する保護層４８及び誘電体層４４の材料はより比誘電率の低い材料（例えばＳＯＧ材など）を使用することが好ましい。 FIG. 7 shows a cross-sectional structure diagram of the first wiring part 40 and the second wiring part 41 of another example. The wiring portions 40 and 41 can be simultaneously formed on the substrate 42 using a lithography technique or the like.
The first wiring unit 40 includes a common GND layer 43 on the substrate 42, a dielectric layer 44 that insulates the wiring from each other, a multilayer wiring 45, a shielding GND layer 50, a shielding GND wiring 49, a surface GND layer 46, and a protective layer 48. The multi-layer wiring 45 b has a strip line structure in which the common GND layer 43 and the shielding GND wiring 49 are sandwiched, and the multilayer wiring 45 a is sandwiched between the surface GND layer 46 and the shielding GND wiring 49. The second wiring part 41 has a common GND layer 43 on the same substrate 42 as the first wiring part 40, a dielectric layer 44 that insulates the wiring from the wiring, a surface layer wiring 47, a shielded GND wiring 49, and a protective layer 48. The surface wiring 47 is adjacent to the common GND layer 43. In order to reduce mutual interference due to crosstalk of control signals, the multilayer wiring 45 and the surface layer wiring 47 have a coplanar structure sandwiched between shielded GND wirings 49 in the same layer. In addition, a structure in which the shield GND wiring 49 is eliminated may be used, but in order to reduce mutual interference due to crosstalk of control signals, it is preferable that the interval between the multilayer wiring 45 and the surface wiring 47 be equal to or larger than the wiring width. The dielectric layers 44d, 44e, 44f, and 44g have a predetermined thickness, and are preferably formed thicker. In order to form a higher-density wiring, the number of layers of the set of the shielding GND layer 50 sandwiching the multilayer wiring 45 and the dielectric layer may be more than the two-layer structure shown in FIG. It is preferable that the cross-sectional areas of the multilayer wiring 45 and the surface wiring 47 are wider as the wiring density permits. The material of the protective layer 48 and the dielectric layer 44 that protect the surface structure is preferably a material having a lower relative dielectric constant (for example, an SOG material).

第２配線部４１の表層配線４７は、第１配線部４０の多層配線４５ａ，４５ｂと同一層にも形成して多層配線にしても良いが、配線容量を低減するために、より上位層に形成し、第２配線部４１の誘電体層は、第１配線部の誘電体層より厚くすることが好ましく、図７に示す様に最上位層に形成するのが最も良い。また、表層配線４７を複数重ねて多層化しても良いが、配線層の層間誘電体膜はより厚い方が好ましい。 The surface wiring 47 of the second wiring part 41 may be formed in the same layer as the multilayer wirings 45a and 45b of the first wiring part 40 to form a multilayer wiring. However, in order to reduce wiring capacity, The dielectric layer of the second wiring portion 41 is preferably thicker than the dielectric layer of the first wiring portion, and is best formed in the uppermost layer as shown in FIG. Further, a plurality of surface layer wirings 47 may be stacked to form a multilayer, but the interlayer dielectric film of the wiring layer is preferably thicker.

伝送路配線構造は、実施例の１つとして図７に示した第１配線部４０と、第２配線部４１からなる２種類以上に分割し、段階的に配線断面積を広げ、誘電体層を厚くして行く構造でも良い。また、図６、及び図７に示す実施例の組み合わせでも良い。 The transmission line wiring structure is divided into two or more types including the first wiring portion 40 and the second wiring portion 41 shown in FIG. 7 as one embodiment, and the wiring cross-sectional area is gradually expanded to form a dielectric layer. It is also possible to make the structure thicker. Moreover, the combination of the Example shown in FIG.6 and FIG.7 may be sufficient.

＜伝送路配線構造の製造方法の説明＞
図８は、本発明の実施例に係る配線基板の形成工程図である。ここで６０は第１配線部形成領域を示し、６１は第２配線部形成領域を示す。
［ステップ１］では、まず、所定の厚みのＳｉ基板６２上に導電膜を形成した後、レジスト膜を塗布し、共通ＧＮＤ６３の形状パターンをレジスト膜に露光パターニングする。次に、それをマスクにして導電膜をエッチングし共通ＧＮＤ６３を形成する。また、Ｓｉ基板６２は基板の一例である。 <Description of manufacturing method of transmission line wiring structure>
FIG. 8 is a process diagram for forming a wiring board according to an embodiment of the present invention. Here, reference numeral 60 denotes a first wiring part forming region, and 61 denotes a second wiring part forming region.
[Step 1] First, after forming a conductive film on the Si substrate 62 having a predetermined thickness, a resist film is applied, and a pattern pattern of the common GND 63 is exposed and patterned on the resist film. Next, using this as a mask, the conductive film is etched to form a common GND 63. The Si substrate 62 is an example of a substrate.

［ステップ２］では、共通ＧＮＤ６３上に誘電体膜を形成した後、レジスト膜を塗布し、コンタクトホール用の形状（不図示）をレジスト膜に露光パターニングする。次に、それをマスクにして誘電体膜をエッチングしコンタクトホールが開口した誘電体層６４ａを形成する。 In [Step 2], after forming a dielectric film on the common GND 63, a resist film is applied, and a contact hole shape (not shown) is exposed and patterned on the resist film. Next, using this as a mask, the dielectric film is etched to form a dielectric layer 64a having contact holes.

［ステップ３］では、誘電体層６４ａ上に導電膜を形成した後、レジスト膜を塗布し、第１配線部６０の多層配線６５ａ用の形状とコンタクトホール用の形状（不図示）をレジスト膜に露光パターニングする。次に、それをマスクにして導電膜をエッチングし多層配線６５ａを形成する。 In [Step 3], after forming a conductive film on the dielectric layer 64a, a resist film is applied, and the shape for the multilayer wiring 65a and the shape for the contact hole (not shown) of the first wiring part 60 are formed as a resist film. Exposure patterning. Next, using the mask as a mask, the conductive film is etched to form a multilayer wiring 65a.

［ステップ４］では、多層配線６５ａを覆って誘電体層６４ａ上に誘電体膜を形成した後、レジスト膜を塗布し、コンタクトホール用の形状（不図示）をレジスト膜に露光パターニングする。次に、それをマスクにして誘電体膜をエッチングしコンタクトホールが開口した誘電体層６４ｂを形成する。 In [Step 4], after forming a dielectric film on the dielectric layer 64a so as to cover the multilayer wiring 65a, a resist film is applied, and a contact hole shape (not shown) is exposed and patterned on the resist film. Next, using this as a mask, the dielectric film is etched to form a dielectric layer 64b having contact holes.

［ステップ５］では、誘電体層６４ｂ上に導電膜を形成した後、レジスト膜を塗布し、第１配線部６０の遮蔽ＧＮＤ６６用の形状とコンタクトホール用の形状（不図示）をレジスト膜に露光パターニングする。次に、それをマスクにして導電膜をエッチングし遮蔽ＧＮＤ６６を形成する。 In [Step 5], after forming a conductive film on the dielectric layer 64b, a resist film is applied, and the shape for the shielding GND 66 and the shape for the contact hole (not shown) of the first wiring part 60 are used as the resist film. Perform exposure patterning. Next, using the mask as a mask, the conductive film is etched to form a shielding GND 66.

［ステップ６］では、遮蔽ＧＮＤ６６を覆って誘電体層６４ｂ上に誘電体膜を形成した後、レジスト膜を塗布し、コンタクトホール用の形状（不図示）をレジスト膜に露光パターニングする。次に、それをマスクにして誘電体膜をエッチングしコンタクトホールが開口した誘電体層６４ｃを形成する。 In [Step 6], after forming a dielectric film on the dielectric layer 64b so as to cover the shielding GND 66, a resist film is applied, and a contact hole shape (not shown) is exposed and patterned on the resist film. Next, using this as a mask, the dielectric film is etched to form a dielectric layer 64c having contact holes.

［ステップ７］では、誘電体層６４ｃ上に導電膜を形成した後、レジスト膜を塗布し、第１配線部６０の多層配線６５ｂ用の形状とコンタクトホール用の形状（不図示）をレジスト膜に露光パターニングする。次に、それをマスクにして導電膜をエッチングし多層配線６５ｂを形成する。 In [Step 7], after forming a conductive film on the dielectric layer 64c, a resist film is applied, and the shape for the multilayer wiring 65b of the first wiring portion 60 and the shape for contact holes (not shown) are formed as a resist film. Exposure patterning. Next, using the mask as a mask, the conductive film is etched to form a multilayer wiring 65b.

［ステップ８］では、多層配線６５ｂを覆って誘電体層６４ｃ上に誘電体膜を形成した後、レジスト膜を塗布し、コンタクトホール用の形状（不図示）をレジスト膜に露光パターニングする。次に、それをマスクにして誘電体膜をエッチングしコンタクトホールが開口した誘電体層６４ｄを形成する。 In [Step 8], after forming a dielectric film on the dielectric layer 64c so as to cover the multilayer wiring 65b, a resist film is applied, and a contact hole shape (not shown) is exposed and patterned on the resist film. Next, using this as a mask, the dielectric film is etched to form a dielectric layer 64d having contact holes.

［ステップ９］では、誘電体層６４ｄ上に導電膜を形成した後、レジスト膜を塗布し、第１配線部６０の表面ＧＮＤ６７用の形状と第２配線部の表層配線６８の形状とコンタクトホール用の形状（不図示）をレジスト膜に露光パターニングする。次に、それをマスクにして導電膜をエッチングし表面ＧＮＤ６７と表層配線６８を形成する。 In [Step 9], after forming a conductive film on the dielectric layer 64d, a resist film is applied, and the shape for the surface GND 67 of the first wiring portion 60, the shape of the surface wiring 68 of the second wiring portion, and the contact hole are formed. A pattern (not shown) is exposed and patterned on the resist film. Next, using the mask as a mask, the conductive film is etched to form the surface GND 67 and the surface wiring 68.

［ステップ１０］では、表面ＧＮＤ６７と表層配線６８を覆って誘電体層６４ｄ上に誘電体膜と表面保護膜（例えばＳｉＮ）を形成した後、レジスト膜を塗布し、接続用ＰＡＤ用の形状（不図示）をレジスト膜に露光パターニングする。最後に、それをマスクにして表面保護膜と誘電体膜をエッチングし、接続用ＰＡＤ部分の開口した表面保護層６９を形成する。 In [Step 10], a dielectric film and a surface protective film (for example, SiN) are formed on the dielectric layer 64d so as to cover the surface GND 67 and the surface layer wiring 68, and then a resist film is applied to form a connection PAD shape ( (Not shown) is subjected to exposure patterning on the resist film. Finally, using the mask as a mask, the surface protective film and the dielectric film are etched to form a surface protective layer 69 having an opening in the connecting PAD portion.

遮蔽ＧＮＤの無い実施例（図６）の場合、ステップ５及び６は無くても良い。また、ステップ３〜６を繰り返すことで、第１配線部６０はより多層でも良い。 In the case of the embodiment without the shielding GND (FIG. 6), steps 5 and 6 may be omitted. Further, the first wiring unit 60 may be multi-layered by repeating Steps 3 to 6.

ステップ１０の表面保護層６９を誘電体膜にし、ステップ９及び１０を繰り返すことで第２配線部６１は多層配線にしても良い。また、第２配線部６１は、第１配線部６０の形成層に形成して多層配線化しても良いが、配線容量を低減するために、より上位層に形成し、第２配線部６１の誘電体層は第１配線部６０の誘電体層より厚くすることが好ましい。 The surface protective layer 69 in step 10 may be a dielectric film, and the second wiring unit 61 may be a multilayer wiring by repeating steps 9 and 10. In addition, the second wiring part 61 may be formed in the formation layer of the first wiring part 60 to form a multilayer wiring. However, in order to reduce the wiring capacity, the second wiring part 61 is formed in a higher layer and the second wiring part 61 The dielectric layer is preferably thicker than the dielectric layer of the first wiring part 60.

導電膜の主材料は、アルミニウム又はアルミニウムより抵抗率の低い金属を用いることが望ましい。また、より厚く形成することが望ましい。 As a main material of the conductive film, it is desirable to use aluminum or a metal having a lower resistivity than aluminum. Moreover, it is desirable to form it thicker.

誘電体膜は、ＣＶＤＳｉＯ_２膜より比誘電率の低い材料（例えばＳＯＧなどの低誘電率材）を用いることが望ましい。また、より厚く形成することが望ましい。 The dielectric film is desirably made of a material having a lower relative dielectric constant than the CVD SiO ₂ film (for example, a low dielectric constant material such as SOG). Moreover, it is desirable to form it thicker.

これにより、第１配線部６０と第２配線部６１とコンタクトホールは同一工程で形成することができ、第１の配線部６０の誘電体層に比べ第２の配線部６１の誘電体層がより厚い構造を形成できる。 As a result, the first wiring part 60, the second wiring part 61, and the contact hole can be formed in the same process, and the dielectric layer of the second wiring part 61 is smaller than the dielectric layer of the first wiring part 60. Thicker structures can be formed.

＜制御信号の伝送波形例＞
従来の技術の伝送路配線（図１１及び図１２）と本発明の実施例に係る伝送路配線を用いて、実際に１００ＭＨｚ周期の制御信号の伝送波形を比較した例を図９に示す。本発明の実施例に係る伝送路配線による制御信号の伝送波形５２の入力波形振幅５１と比較して従来の技術の伝送路配線の波形５３は充分な振幅が得られていないが、本実施例の伝送路配線の波形５２は荷電粒子線を制御するのに充分な振幅が得られている。 <Example of control signal transmission waveform>
FIG. 9 shows an example in which the transmission waveforms of control signals having a period of 100 MHz are actually compared using the transmission line wiring of the prior art (FIGS. 11 and 12) and the transmission line wiring according to the embodiment of the present invention. Compared with the input waveform amplitude 51 of the transmission waveform 52 of the control signal by the transmission line wiring according to the embodiment of the present invention, the waveform 53 of the transmission line wiring of the prior art does not have a sufficient amplitude, but this embodiment The waveform 52 of the transmission line wiring has a sufficient amplitude to control the charged particle beam.

このように本実施例の伝送路配線を用いることで格段に高速に荷電粒子線を制御することが可能になる。 Thus, it becomes possible to control a charged particle beam at a remarkably high speed by using the transmission line wiring of a present Example.

次に、本発明の実施例２として、上記実施例１に係る荷電粒子線露光装置を利用した半導体デバイスの製造プロセスを説明する。図１３は半導体デバイスの全体的な製造プロセスのフローを示す図である。ステップ１１（回路設計）では半導体デバイスの回路設計を行う。ステップ１２（ＥＢデータ変換）では設計した回路パターンに基づいて露光装置の露光制御データを作成する。 Next, as a second embodiment of the present invention, a semiconductor device manufacturing process using the charged particle beam exposure apparatus according to the first embodiment will be described. FIG. 13 is a diagram showing a flow of an entire manufacturing process of a semiconductor device. In step 11 (circuit design), a semiconductor device circuit is designed. In step 12 (EB data conversion), exposure control data for the exposure apparatus is created based on the designed circuit pattern.

一方、ステップ１３（ウエハ製造）ではシリコン等の材料を用いてウエハを製造する。ステップ１４（ウエハプロセス）は前工程と呼ばれ、上記露光制御データが入力された露光装置とウエハを用い、リソグラフィ技術を利用してウエハ上に実際の回路を形成する。次のステップ１５（組み立て）は後工程と呼ばれ、ステップ１４によって作製されたウエハを用いて半導体チップ化する工程であり、アッセンブリ工程（ダイシング、ボンディング）、パッケージング工程（チップ封入）等の組み立て工程を含む。ステップ１６（検査）ではステップ１５で作製された半導体デバイスの動作確認テスト、耐久性テスト等の検査を行う。こうした工程を経て半導体デバイスが完成し、ステップ１７でこれを出荷する。 On the other hand, in step 13 (wafer manufacture), a wafer is manufactured using a material such as silicon. Step 14 (wafer process) is called a pre-process, and an actual circuit is formed on the wafer using lithography using the exposure apparatus and wafer to which the exposure control data has been input. The next step 15 (assembly) is referred to as a post-process, and is a process for forming a semiconductor chip using the wafer produced in step 14, and is an assembly process (dicing, bonding), packaging process (chip encapsulation), etc. Process. In step 16 (inspection), the semiconductor device manufactured in step 15 undergoes inspections such as an operation confirmation test and a durability test. The semiconductor device is completed through these processes, and is shipped in Step 17.

上記ステップ１４のウエハプロセスは以下のステップを有する。ウエハの表面を酸化させる酸化ステップ、ウエハ表面に絶縁膜を成膜するＣＶＤステップ、ウエハ上に電極を蒸着によって形成する電極形成ステップ、ウエハにイオンを打ち込むイオン打ち込みステップ、ウエハに感光剤を塗布するレジスト処理ステップ、上記の露光装置によって回路パターンをレジスト処理ステップ後のウエハに焼付け露光する露光ステップ、露光ステップで露光したウエハを現像する現像ステップ、現像ステップで現像したレジスト像以外の部分を削り取るエッチングステップ、エッチングが済んで不要となったレジストを取り除くレジスト剥離ステップ。これらのステップを繰り返し行うことによって、ウエハ上に多重に回路パターンを形成する。 The wafer process in step 14 includes the following steps. An oxidation step for oxidizing the surface of the wafer, a CVD step for forming an insulating film on the wafer surface, an electrode formation step for forming electrodes on the wafer by vapor deposition, an ion implantation step for implanting ions on the wafer, and applying a photosensitive agent to the wafer The resist processing step, the exposure step for printing and exposing the circuit pattern onto the wafer after the resist processing step by the above-described exposure apparatus, the development step for developing the wafer exposed in the exposure step, and the etching for removing portions other than the resist image developed in the development step Step, resist stripping step to remove resist that is no longer needed after etching. By repeating these steps, multiple circuit patterns are formed on the wafer.

本発明の実施例に係る電子線（電子ビーム）露光装置の要部概略を示す図である。It is a figure which shows the principal part outline of the electron beam (electron beam) exposure apparatus which concerns on the Example of this invention. 本発明の実施例に係る電子線露光装置のシステム構成概略を示す図である。It is a figure which shows the system configuration | structure outline of the electron beam exposure apparatus which concerns on the Example of this invention. 本発明の実施例に係る描画方法を説明するための図である。It is a figure for demonstrating the drawing method which concerns on the Example of this invention. 本発明の実施例に係る配線基板の概略を示す図である。It is a figure which shows the outline of the wiring board based on the Example of this invention. 本発明の実施例に係る配線基板の要部概略を示す図である。It is a figure which shows the principal part outline of the wiring board based on the Example of this invention. 本発明の実施例に係る配線の断面構造を示す図である。It is a figure which shows the cross-section of the wiring which concerns on the Example of this invention. 本発明の実施例に係る配線の他の例の断面構造を示す図である。It is a figure which shows the cross-section of the other example of the wiring which concerns on the Example of this invention. 本発明の実施例に係る配線基板の形成行程を説明するための図である。It is a figure for demonstrating the formation process of the wiring board based on the Example of this invention. 本発明の実施例と従来の技術の配線の伝送波形を比較した図である。It is the figure which compared the transmission waveform of the Example of this invention and the wiring of a prior art. 従来のラスタースキャン型電子ビーム露光装置を説明するための図である。It is a figure for demonstrating the conventional raster scan type | mold electron beam exposure apparatus. 従来の配線基板の要部概略を示す図である。It is a figure which shows the principal part outline of the conventional wiring board. 従来の配線の断面構造を示す図である。It is a figure which shows the cross-section of the conventional wiring. 半導体デバイスの全体的な製造プロセスのフローを示す図である。It is a figure which shows the flow of the whole manufacturing process of a semiconductor device.

符号の説明Explanation of symbols

１：電子源、２：ビーム整形電子レンズ、３：ブランカー、４：縮小光学系電子レンズ、５：ブランキングアパーチャー、６：静電型偏向器、７：縮小光学系電子レンズ、１００：ブランカー、１０１：ＢＬＡ電極、１０２：ブランカーアレイ、１０３：配線、１０５：ブランカー電極引き出しパッド、１０７：多層配線構造、１０８：Ｓｉ基板、１０９：多層配線、１１０：絶縁体層、８：ウエハ、９：電子源、１０：ビーム整形光学系、１１：電子源像、１２：コリメータレンズ、１３：アパーチャーアレイ、１４：静電レンズアレイ、１５：ブランカーアレイ、１６ａ：対象磁気タブレット・レンズａ、１６ｂ：対象磁気タブレット・レンズｂ、１７：ウエハ、１８：静電偏向器、２０：フォーカスコイル、２１：ＸＹステージ、２２：半導体検出器、２３：静電チャック、２４：ブランキングアパーチャー、２５：ブランカーアレイ制御回路、２６：偏向器制御回路、２７：電子ビーム形状検出回路、２８：フォーカス制御回路、２９：ステージ駆動回路、３０：主制御系、３２：サブフィールド、３２ａ：サブフィールド１、３２ｂ：サブフィールド２、３２ｃ：サブフィールド３、３２ｄ：サブフィールド４、３３：ピクセル、３４：電子ビーム、３５：配線基板、３６：ブランカー電極引き出しパッド、３７：ブランカー電極、３７ａ：ブランカー電極ａ、３７ｂ：ブランカー電極ｂ、３８：ブランカー開口部、３９：ブランカー、４０：第１配線部、４１：第２配線部、４２：基板、４３：共通ＧＮＤ層、４４：誘電体層、４４ａ：誘電体層ａ、４４ｂ：誘電体層ｂ、４４ｃ：誘電体層ｃ、４４ｄ：誘電体層ｄ、４４ｅ：誘電体層ｅ、４４ｆ：誘電体層ｆ、４４ｇ：誘電体層ｇ、４５：多層配線、４５ａ：多層配線ａ、４５ｂ：多層配線ｂ、４６：表層ＧＮＤ層、４７：表層配線、４８：保護層、４９：遮蔽ＧＮＤ配線、５０：遮蔽ＧＮＤ層、５１：入力波形振幅、５２：本発明の実施例に係る伝送路配線の波形、５３：従来の技術の伝送路配線の波形、６０：第１配線部形成領域、６１：第２配線部形成領域、６２：Ｓｉ基板、６３：共通ＧＮＤ、６４ａ：誘電体層ａ、６４ｂ：誘電体層ｂ、６４ｃ：誘電体層ｃ、６４ｄ：誘電体層ｄ、６５ａ：多層配線ａ、６５ｂ：多層配線ｂ、６６：遮蔽ＧＮＤ、６７：表面ＧＮＤ、６８：表層配線、６９：表面保護層 1: electron source, 2: beam shaping electron lens, 3: blanker, 4: reduction optical system electron lens, 5: blanking aperture, 6: electrostatic deflector, 7: reduction optical system electron lens, 100: blanker, 101: BLA electrode, 102: Blanker array, 103: Wiring, 105: Blanker electrode lead pad, 107: Multilayer wiring structure, 108: Si substrate, 109: Multilayer wiring, 110: Insulator layer, 8: Wafer, 9: Electron Source: 10: Beam shaping optical system, 11: Electron source image, 12: Collimator lens, 13: Aperture array, 14: Electrostatic lens array, 15: Blanker array, 16a: Target magnetic tablet / lens a, 16b: Target magnetism Tablet lens b, 17: wafer, 18: electrostatic deflector, 20: focus coil, 21: XY stage, 22 Semiconductor detector 23: Electrostatic chuck 24: Blanking aperture 25: Blanker array control circuit 26: Deflector control circuit 27: Electron beam shape detection circuit 28: Focus control circuit 29: Stage drive circuit 30: Main control system, 32: Subfield, 32a: Subfield 1, 32b: Subfield 2, 32c: Subfield 3, 32d: Subfield 4, 33: Pixel, 34: Electron beam, 35: Wiring board, 36 : Blanker electrode lead pad, 37: Blanker electrode, 37a: Blanker electrode a, 37b: Blanker electrode b, 38: Blanker opening, 39: Blanker, 40: First wiring part, 41: Second wiring part, 42: Substrate 43: Common GND layer 44: Dielectric layer 44a: Dielectric layer a 44b: Dielectric layer 44c: Dielectric layer c, 44d: Dielectric layer d, 44e: Dielectric layer e, 44f: Dielectric layer f, 44g: Dielectric layer g, 45: Multilayer wiring, 45a: Multilayer wiring a, 45b: Multilayer Wiring b, 46: Surface GND layer, 47: Surface wiring, 48: Protection layer, 49: Shielding GND wiring, 50: Shielding GND layer, 51: Input waveform amplitude, 52: Transmission line wiring according to the embodiment of the present invention Waveform, 53: Waveform of conventional transmission line wiring, 60: First wiring portion forming region, 61: Second wiring portion forming region, 62: Si substrate, 63: Common GND, 64a: Dielectric layer a, 64b : Dielectric layer b, 64c: Dielectric layer c, 64d: Dielectric layer d, 65a: Multilayer wiring a, 65b: Multilayer wiring b, 66: Shielding GND, 67: Surface GND, 68: Surface wiring, 69: Surface Protective layer

Claims

荷電粒子線制御信号を伝送するための配線基板であって、中心部から周辺部まで多層配線で形成された第１の配線部と、前記第１の配線部における配線のそれぞれと電気的に接続された配線で形成される第２の配線部とを有することを特徴とする配線基板。 A wiring board for transmitting a charged particle beam control signal, which is electrically connected to each of a first wiring part formed of multilayer wiring from a central part to a peripheral part, and wirings in the first wiring part And a second wiring portion formed by the formed wiring.

前記第１の配線部における配線の断面積よりも前記第２の配線部における配線の断面積が広いことを特徴とする請求項１に記載の配線基板。 The wiring board according to claim 1, wherein a cross-sectional area of the wiring in the second wiring portion is larger than a cross-sectional area of the wiring in the first wiring portion.

前記第１の配線部の誘電体層よりも前記第２の配線部の誘電体層が厚いことを特徴とする請求項１または２に記載の配線基板。 3. The wiring board according to claim 1, wherein the dielectric layer of the second wiring part is thicker than the dielectric layer of the first wiring part.

前記第１の配線部における配線は、略等長であることを特徴とする請求項１〜３のいずれかに記載の配線基板。 The wiring board according to claim 1, wherein the wiring in the first wiring part is substantially equal in length.

荷電粒子線制御信号を伝送するための配線基板の製造方法であって、
中心部から周辺部まで多層配線で第１の配線部を形成する第１工程と、前記第１の配線部における配線のそれぞれと電気的に接続された配線を備える第２の配線部を形成する第２工程とを、有し、
前記第１工程および前記第２工程は、並行して実行されることを特徴とする配線基板製造方法。 A method of manufacturing a wiring board for transmitting a charged particle beam control signal,
A first step of forming the first wiring portion by multilayer wiring from the central portion to the peripheral portion, and a second wiring portion including wirings electrically connected to each of the wirings in the first wiring portion are formed. A second step,
The wiring substrate manufacturing method, wherein the first step and the second step are performed in parallel.

複数の荷電粒子線を用いて露光対象にパターンを露光する露光装置であって、荷電粒子線制御信号を伝送するための配線基板を備え、前期配線基板には、中心部から周辺部まで多層配線で形成された第１の配線部と、前記第１の配線部における配線のそれぞれと電気的に接続された配線で形成される第２の配線部とを有することを特徴とする荷電粒子線露光装置。 An exposure apparatus that exposes a pattern to an exposure target using a plurality of charged particle beams, and includes a wiring board for transmitting a charged particle beam control signal, and the previous wiring board has a multilayer wiring from a central part to a peripheral part. Charged particle beam exposure, comprising: a first wiring portion formed in step 1; and a second wiring portion formed by wiring electrically connected to each of the wirings in the first wiring portion. apparatus.

請求項６に記載の荷電粒子線露光装置を用いて露光対象に露光を行う工程と、露光された前記露光対象を現像する工程と、を具備することを特徴とするデバイス製造方法。 A device manufacturing method comprising: a step of exposing an exposure target using the charged particle beam exposure apparatus according to claim 6; and a step of developing the exposed exposure target.