JP2007018099A - Data transfer controller and electronic equipment - Google Patents

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健人 福田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a data transfer controller and electronic equipment that are capable of achieving low power consumption. <P>SOLUTION: The data transfer controller includes a transceiver 40 for receiving data from a counterpart-side data transfer controller via a serial bus and a link controller 100 for controlling the transceiver 40. When the link controller 100 receives a link clock signal LINKCLK, a link clock enable signal LINKCLKEN, and packet data RXDATA from the transceiver 40 and if the signal LINKCLKEN becomes active, the link controller 100 starts to supply a clock signal BUFCLK to a packet buffer circuit 104, into which the packet data are stored, and analyzes the packet. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、データ転送制御装置及び電子機器に関する。   The present invention relates to a data transfer control device and an electronic device.

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号（Differential Signals）により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。   In recent years, high-speed serial transfer interfaces such as LVDS (Low Voltage Differential Signaling) have attracted attention as interfaces for the purpose of reducing EMI noise. In this high-speed serial transfer, the transmitter circuit transmits serialized data using differential signals, and the receiver circuit differentially amplifies the differential signal to realize data transfer.

一般的な携帯電話機は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、メインＬＣＤ（Liquid Crystal Display）やサブＬＣＤやカメラが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の基板と、第２の機器部分に設けられる第２の基板との間のデータ転送を、差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。   A general mobile phone includes a first device portion provided with buttons for inputting a telephone number and characters, a second device portion provided with a main LCD (Liquid Crystal Display), a sub LCD and a camera, and a second device portion. 1. It is comprised by connection parts, such as a hinge which connects the 2nd apparatus part. Therefore, if the data transfer between the first board provided in the first device portion and the second board provided in the second device portion is performed by serial transfer using a differential signal, the connection portion It is possible to reduce the number of wires passing through the terminal.

ところで、携帯電話機ではバッテリーの消耗を防ぐために低消費電力化が強く要求される。従って、高速シリアル転送を実現するデータ転送制御装置においても、如何にして無駄な電力の消費を防止するかが重要な課題となる。
特開２００１−２２２２４９号公報 By the way, low power consumption is strongly demanded in mobile phones in order to prevent battery consumption. Therefore, how to prevent wasteful power consumption is an important issue even in a data transfer control device that realizes high-speed serial transfer.
JP 2001-222249 A

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低消費電力化を実現できるデータ転送制御装置及び電子機器を提供することにある。   The present invention has been made in view of the above technical problems, and an object of the present invention is to provide a data transfer control device and an electronic apparatus that can realize low power consumption.

本発明は、相手側データ転送制御装置とシリアルバスを介してデータ転送を行うためのデータ転送制御装置であって、シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、前記トランシーバを制御するリンクコントローラとを含み、前記リンクコントローラは、前記トランシーバからリンククロック信号とリンククロックイネーブル信号とパケットデータを受け、前記リンククロックイネーブル信号がアクティブになった場合に、前記パケットデータが格納されるパケットバッファ回路へのクロック信号の供給を開始し、パケットの解析を行うデータ転送制御装置に関係する。   The present invention is a data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus, a transceiver for receiving data from the counterpart data transfer control device via a serial bus, A link controller for controlling the transceiver, wherein the link controller receives a link clock signal, a link clock enable signal, and packet data from the transceiver, and when the link clock enable signal becomes active, the packet data The present invention relates to a data transfer control device that starts supplying a clock signal to a stored packet buffer circuit and analyzes a packet.

本発明によれば、トランシーバからリンクコントローラが受けたリンククロックイネーブル信号がアクティブになったことを条件に、パケットバッファ回路へのクロック信号の供給が開始され、パケットの解析が行われる。従ってリンククロックイネーブル信号がアクティブになるまでは、パケットバッファ回路にはクロック信号が供給されないようになるため、無駄な電力の消費を防止できる。そしてパケットバッファ回路は、リンククロックイネーブル信号がアクティブになった後に、供給されたクロック信号に基づいて、パケットデータの格納処理やパケットの解析処理などを行うことができる。従って、シリアルバスを介したシリアル転送のシステムのように、ホストデバイスが直接にデータ転送制御装置に接続されないようなシステムに好適な低消費電力化手法を提供できる。   According to the present invention, on the condition that the link clock enable signal received from the transceiver by the link controller becomes active, the supply of the clock signal to the packet buffer circuit is started and the packet is analyzed. Therefore, the clock signal is not supplied to the packet buffer circuit until the link clock enable signal becomes active, so that wasteful power consumption can be prevented. Then, after the link clock enable signal becomes active, the packet buffer circuit can perform packet data storage processing, packet analysis processing, and the like based on the supplied clock signal. Therefore, it is possible to provide a low power consumption technique suitable for a system in which a host device is not directly connected to a data transfer control device, such as a serial transfer system via a serial bus.

また本発明では、前記トランシーバは、前記リンクコントローラに出力するパケットデータが有効か否かを示すバリッド信号をアクティブにする前のタイミングで、前記リンククロックイネーブル信号をアクティブにするようにしてもよい。   In the present invention, the transceiver may activate the link clock enable signal at a timing before activating a valid signal indicating whether or not packet data output to the link controller is valid.

このようにすれば、クロック信号がパケットバッファ回路に適正に供給された後に、パケットデータがパケットバッファ回路に入力されるようになる。従ってパケットデータをパケットバッファ回路に適正に書き込んで格納できるようになる。   In this way, after the clock signal is properly supplied to the packet buffer circuit, the packet data is input to the packet buffer circuit. Accordingly, the packet data can be properly written and stored in the packet buffer circuit.

また本発明では、前記リンクコントローラは、前記パケットバッファ回路から、前記パケットバッファ回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記パケットバッファ回路へのクロック信号の供給を停止するようにしてもよい。   In the present invention, the link controller receives a processing end signal of the packet buffer circuit from the packet buffer circuit, and supplies the clock signal to the packet buffer circuit when the end signal becomes active. You may make it stop.

このようにすれば、終了信号がアクティブになった後にパケットバッファ回路において無駄に電力が消費されてしまう事態を防止できる。   In this way, it is possible to prevent a situation where power is wasted in the packet buffer circuit after the end signal becomes active.

また本発明では、インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路を含み、前記リンクコントローラは、パケットの宛先が前記インターフェース回路であるとパケットの解析結果に基づき判断した場合に、前記インターフェース回路へのクロック信号の供給を開始するようにしてもよい。   The present invention further includes an interface circuit that performs an interface process with a device connected to the interface bus, and the link controller determines that the destination of the packet is the interface circuit based on the analysis result of the packet The supply of a clock signal to the interface circuit may be started.

このようにすれば、インターフェース回路がパケットの宛先となった時にインターフェース回路に対してクロック信号が供給されるようになる。従って、パケットの宛先ではないのにインターフェース回路が動作してしまい無駄な電力が消費されてしまう事態を防止できる。   In this way, the clock signal is supplied to the interface circuit when the interface circuit is the destination of the packet. Therefore, it is possible to prevent a situation in which the interface circuit operates and wasteful power is consumed even though it is not the packet destination.

また本発明では、前記リンクコントローラは、前記インターフェース回路から、前記インターフェース回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記インターフェース回路へのクロック信号の供給を停止するようにしてもよい。   In the present invention, the link controller receives a processing end signal of the interface circuit from the interface circuit, and stops supplying a clock signal to the interface circuit when the end signal becomes active. It may be.

このようにすれば、終了信号がアクティブになった後にインターフェース回路において無駄に電力が消費されてしまう事態を防止できる。   In this way, it is possible to prevent a situation where power is wasted in the interface circuit after the end signal becomes active.

また本発明では、データ転送制御装置の制御情報が設定される内部レジスタを有する内部レジスタ回路を含み、前記リンクコントローラは、パケットの宛先が前記内部レジスタであるとパケットの解析結果に基づき判断した場合に、前記内部レジスタ回路へのクロック信号の供給を開始するようにしてもよい。   The present invention also includes an internal register circuit having an internal register in which control information of the data transfer control device is set, and the link controller determines that the destination of the packet is the internal register based on the analysis result of the packet In addition, the supply of the clock signal to the internal register circuit may be started.

このようにすれば、内部レジスタがパケットの宛先となった時に内部レジスタ回路に対してクロック信号が供給されるようになる。従って、パケットの宛先ではないのに内部レジスタ回路が動作してしまい無駄な電力が消費されてしまう事態を防止できる。   In this way, a clock signal is supplied to the internal register circuit when the internal register is the destination of the packet. Therefore, it is possible to prevent a situation in which the internal register circuit operates and wasteful power is consumed even though it is not a packet destination.

また本発明では、前記リンクコントローラは、前記内部レジスタ回路から、前記内部レジスタ回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記内部レジスタ回路へのクロック信号の供給を停止するようにしてもよい。   In the present invention, the link controller receives a processing end signal of the internal register circuit from the internal register circuit, and supplies the clock signal to the internal register circuit when the end signal becomes active. You may make it stop.

このようにすれば、終了信号がアクティブになった後に内部レジスタ回路において無駄に電力が消費されてしまう事態を防止できる。   In this way, it is possible to prevent a situation where power is wasted in the internal register circuit after the end signal becomes active.

また本発明では、インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路を含み、前記内部レジスタには、前記インターフェース回路から出力されるインターフェース信号の信号形式を規定するためのインターフェース情報が設定されるようにしてもよい。   The present invention also includes an interface circuit that performs an interface process with a device connected to the interface bus, and the internal register defines interface information for defining a signal format of an interface signal output from the interface circuit May be set.

このようにすれば、様々な信号形式のインターフェース信号をインターフェース情報に基づき生成できる。従って、接続されるデバイスの様々なインターフェースに柔軟に対応できるデータ転送制御装置を提供できる。   In this way, interface signals of various signal formats can be generated based on the interface information. Therefore, it is possible to provide a data transfer control device that can flexibly cope with various interfaces of connected devices.

また本発明では、シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットに基づいて、前記内部レジスタに前記インターフェース情報が設定されるようにしてもよい。   In the present invention, the interface information may be set in the internal register based on a packet transferred from the counterpart data transfer control device via a serial bus.

このようにすれば、インターフェース信号の信号形式を詳細に規定するインターフェース情報を、シリアルバスを介して相手側データ転送制御装置から効率的に受信することが可能になる。   In this way, it is possible to efficiently receive interface information that defines the signal format of the interface signal in detail from the counterpart data transfer control device via the serial bus.

また本発明では、シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含み、前記リンクコントローラは、前記ポート番号フィールドに設定された前記ポート番号に基づいて、パケットの宛先を決定し、決定された宛先へのクロック信号の供給を開始するようにしてもよい。   In the present invention, a packet transferred from the counterpart data transfer control device via a serial bus includes a port number field for setting a port number, and the link controller is set in the port number field. The destination of the packet may be determined based on the port number, and the supply of the clock signal to the determined destination may be started.

このようにすれば、ポート番号（宛先情報）に基づいて決定された宛先の回路ブロックに対してクロック信号が供給されるようになる。従って、ポート番号で指定される宛先ではないのに回路ブロックが動作してしまい無駄な電力を消費してしまう事態を防止できる。   In this way, the clock signal is supplied to the destination circuit block determined based on the port number (destination information). Therefore, it is possible to prevent a situation in which the circuit block operates and consumes useless power even though it is not the destination specified by the port number.

また本発明は、相手側データ転送制御装置とシリアルバスを介してデータ転送を行うためのデータ転送制御装置であって、シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、前記トランシーバを制御するリンクコントローラと、インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路と、データ転送制御装置の制御情報が設定される内部レジスタを有する内部レジスタ回路とを含み、前記リンクコントローラは、パケットの宛先が前記インターフェース回路であるとパケットの解析結果に基づき判断した場合には、前記インターフェース回路へのクロック信号の供給を開始し、パケットの宛先が前記内部レジスタであるとパケットの解析結果に基づき判断した場合には、前記内部レジスタ回路へのクロック信号の供給を開始するデータ転送制御装置に関係する。   The present invention also provides a data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus, and a transceiver for receiving data from the counterpart data transfer control device via a serial bus; A link controller that controls the transceiver, an interface circuit that performs interface processing between devices connected to the interface bus, and an internal register circuit that includes an internal register in which control information of the data transfer control device is set When the link controller determines that the packet destination is the interface circuit based on the analysis result of the packet, the link controller starts supplying a clock signal to the interface circuit, and the packet destination is the internal register. And based on packet analysis results When disconnection is related to the data transfer control device for starting the supply of the clock signal to the internal register circuit.

本発明によれば、パケットの宛先がインターフェース回路であると判断された場合には、インターフェース回路へのクロック信号の供給が開始され、パケットの宛先が内部レジスタであると判断された場合には、内部レジスタ回路へのクロック信号の供給が開始される。従って、パケットの宛先ではないのにインターフェース回路や内部レジスタ回路が動作してしまい無駄な電力を消費してしまう事態を防止できる。   According to the present invention, when it is determined that the destination of the packet is an interface circuit, supply of the clock signal to the interface circuit is started, and when it is determined that the destination of the packet is an internal register, Supply of a clock signal to the internal register circuit is started. Therefore, it is possible to prevent a situation in which the interface circuit or the internal register circuit operates and consumes useless power even though it is not the packet destination.

また本発明は、相手側データ転送制御装置とシリアルバスを介してデータ転送を行うためのデータ転送制御装置であって、シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、前記トランシーバを制御するリンクコントローラとを含み、シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含み、前記リンクコントローラは、前記ポート番号フィールドに設定された前記ポート番号に基づいて、パケットの宛先を決定し、決定された宛先へのクロック信号の供給を開始するデータ転送制御装置に関係する。   The present invention also provides a data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus, and a transceiver for receiving data from the counterpart data transfer control device via a serial bus; A link controller for controlling the transceiver, a packet transferred from the counterpart data transfer control device via a serial bus includes a port number field for setting a port number, and the link controller The present invention relates to a data transfer control device that determines a packet destination based on the port number set in the port number field and starts supplying a clock signal to the determined destination.

本発明によれば、ポート番号（宛先情報）に基づいて決定された宛先の回路ブロックに対してクロック信号が供給されるようになる。従って、ポート番号で指定される宛先ではないのに回路ブロックが動作してしまい無駄な電力を消費してしまう事態を防止できる。従ってシリアルバスを介したシリアル転送のデータ転送制御装置に最適な低消費電力化手法を提供できる。   According to the present invention, a clock signal is supplied to a destination circuit block determined based on a port number (destination information). Therefore, it is possible to prevent a situation in which the circuit block operates and consumes useless power even though it is not the destination specified by the port number. Therefore, it is possible to provide a method for reducing power consumption that is optimal for a data transfer control device for serial transfer via a serial bus.

また本発明は、上記のいずれかに記載のデータ転送制御装置と、通信デバイス、プロセッサ、撮像デバイス、及び表示デバイスの少なくとも１つとを含む電子機器に関係する。   The present invention also relates to an electronic apparatus including any one of the data transfer control apparatuses described above and at least one of a communication device, a processor, an imaging device, and a display device.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。   Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.

１．システム構成
図１に本実施形態のデータ転送制御装置（データ転送制御回路）及びそのシステム構成例を示す。本実施形態では図１のホスト側、ターゲット側のデータ転送制御装置１０、３０を用いることで、いわゆるシステムバス、インターフェースバス間のブリッジ機能を実現している。 1. System Configuration FIG. 1 shows a data transfer control device (data transfer control circuit) of this embodiment and a system configuration example thereof. In the present embodiment, a so-called bridge function between a system bus and an interface bus is realized by using the host-side and target-side data transfer control devices 10 and 30 in FIG.

なおデータ転送制御装置１０、３０は図１の構成に限定されず、図１の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図１とは異なる回路ブロックを追加してもよい。例えばホスト側データ転送制御装置１０においてインターフェース回路９２を省略したり、ターゲット側データ転送制御装置３０においてインターフェース回路１１０を省略してもよい。またデータ転送制御装置３０と表示ドライバ６は２チップ（半導体チップ）で構成してもよいが、１チップで構成することができる。例えばデータ転送制御装置３０をＩＰ(Intellectual Property）コアとして用いる場合には、表示ドライバ６の半導体チップにデータ転送制御装置３０を、高速シリアルインターフェース回路として内蔵することができる。ホストデバイス５（システムデバイス）とデータ転送制御装置１０についても同様に１チップで構成することができる。   The data transfer control devices 10 and 30 are not limited to the configuration shown in FIG. 1, and some of the circuit blocks shown in FIG. 1 may be omitted, the connection form between the circuit blocks may be changed, May be added. For example, the interface circuit 92 may be omitted from the host-side data transfer control device 10, or the interface circuit 110 may be omitted from the target-side data transfer control device 30. The data transfer control device 30 and the display driver 6 may be configured with two chips (semiconductor chips), but may be configured with one chip. For example, when the data transfer control device 30 is used as an IP (Intellectual Property) core, the data transfer control device 30 can be built in the semiconductor chip of the display driver 6 as a high-speed serial interface circuit. Similarly, the host device 5 (system device) and the data transfer control device 10 can be configured by one chip.

ホスト（ＴＸ）側データ転送制御装置１０とターゲット（ＲＸ）側データ転送制御装置３０は、例えば差動信号(differntial signals）のシリアルバスを介してパケット転送を行う。より具体的には、シリアルバスの差動信号線（differntial signal lines）を電流駆動又は電圧駆動することによりパケットの送受信を行う。   The host (TX) side data transfer control device 10 and the target (RX) side data transfer control device 30 perform packet transfer via, for example, a serial bus of differential signals. More specifically, packet transmission / reception is performed by current-driven or voltage-driven differential signal lines of the serial bus.

ホスト側データ転送制御装置１０は、ホストデバイス５（ＣＰＵ、ベースバンドエンジン、表示コントローラ等）との間のインターフェース処理を行うインターフェース回路９２を含む。このインターフェース回路９２はシステムバス（ホストバス）を介してホストデバイス５に接続される。システムバスは、ＲＧＢインターフェースバスとして用いたり、ＭＰＵ(Micro Processor Unit）インターフェースバスとして用いることができる。ＲＧＢインターフェースバスとして用いる場合には、システムバスは、水平同期信号、垂直同期信号、クロック信号、データ信号などの信号線を含むことができる。ＭＰＵインターフェースバスとして用いる場合には、システムバスは、データ信号、リード信号、ライト信号、アドレス０信号（コマンド／パラメータ識別信号）、チップセレクト信号などの信号線を含むことができる。   The host-side data transfer control device 10 includes an interface circuit 92 that performs interface processing with the host device 5 (CPU, baseband engine, display controller, etc.). The interface circuit 92 is connected to the host device 5 via a system bus (host bus). The system bus can be used as an RGB interface bus or an MPU (Micro Processor Unit) interface bus. When used as an RGB interface bus, the system bus can include signal lines such as a horizontal synchronization signal, a vertical synchronization signal, a clock signal, and a data signal. When used as an MPU interface bus, the system bus can include signal lines such as a data signal, a read signal, a write signal, an address 0 signal (command / parameter identification signal), and a chip select signal.

ホスト側データ転送制御装置１０は、リンク層の処理を行うリンクコントローラ９０（リンク層回路）を含む。このリンクコントローラ９０は、シリアルバス（ＬＶＤＳ）を介してターゲット側データ転送制御装置３０に転送されるパケット（リクエストパケット、ストリームパケット等）を生成し、生成したパケットを送信する処理を行う。具体的には、送信トランザクションを起動して、生成したパケットの送信をトランシーバ２０に指示する。なおシリアルバスは多チャンネル構成であってもよい。   The host-side data transfer control device 10 includes a link controller 90 (link layer circuit) that performs link layer processing. The link controller 90 generates a packet (request packet, stream packet, etc.) that is transferred to the target-side data transfer control device 30 via the serial bus (LVDS), and performs processing for transmitting the generated packet. Specifically, a transmission transaction is activated to instruct the transceiver 20 to transmit the generated packet. The serial bus may have a multi-channel configuration.

ホスト側データ転送制御装置１０は、物理層の処理等を行うトランシーバ２０（ＰＨＹ）を含む。このトランシーバ２０は、リンクコントローラ９０により指示されたパケットを、シリアルバスを介してターゲット側データ転送制御装置３０に送信する。なおトランシーバ２０はターゲット側データ転送制御装置３０からのパケットの受信を行うこともできる。この場合にはリンクコントローラ９０が、受信したパケットを解析して、リンク層（トランザクション層）の処理を行う。ここでトランシーバ２０は、トランスミッタ回路とレシーバ回路の少なくとも一方を含むものであり、例えばレシーバ回路を含まない構成としてもよい。   The host-side data transfer control device 10 includes a transceiver 20 (PHY) that performs physical layer processing and the like. The transceiver 20 transmits the packet instructed by the link controller 90 to the target-side data transfer control device 30 via the serial bus. The transceiver 20 can also receive a packet from the target-side data transfer control device 30. In this case, the link controller 90 analyzes the received packet and performs a link layer (transaction layer) process. Here, the transceiver 20 includes at least one of a transmitter circuit and a receiver circuit. For example, the transceiver 20 may not include the receiver circuit.

ターゲット側データ転送制御装置３０は、物理層の処理等を行うトランシーバ４０（ＰＨＹ）を含む。このトランシーバ４０は、シリアルバスを介してホスト側データ転送制御装置１０からのパケットを受信する。なおトランシーバ４０はホスト側データ転送制御装置１０へのパケットの送信を行うこともできる。この場合にはリンクコントローラ１００が、送信するパケットを生成し、生成したパケットの送信を指示する。ここでトランシーバ４０は、レシーバ回路とトランスミッタ回路の少なくとも一方を含むものであり、例えばトランスミッタ回路を含まない構成としてもよい。   The target-side data transfer control device 30 includes a transceiver 40 (PHY) that performs physical layer processing and the like. The transceiver 40 receives a packet from the host-side data transfer control device 10 via the serial bus. The transceiver 40 can also transmit a packet to the host-side data transfer control device 10. In this case, the link controller 100 generates a packet to be transmitted and instructs transmission of the generated packet. Here, the transceiver 40 includes at least one of a receiver circuit and a transmitter circuit. For example, the transceiver 40 may not include the transmitter circuit.

ターゲット側データ転送制御装置３０はリンクコントローラ１００（リンク層回路）を含む。このリンクコントローラ１００は、ホスト側データ転送制御装置１０からのパケットの受信処理を行い、受信したパケットを解析するリンク層（トランザクション層）の処理を行う。   The target-side data transfer control device 30 includes a link controller 100 (link layer circuit). The link controller 100 receives a packet from the host-side data transfer control device 10 and performs a link layer (transaction layer) process for analyzing the received packet.

ターゲット側データ転送制御装置３０は、表示パネル７（ＬＣＤ等）を駆動する表示ドライバ６（広義にはデバイス）との間のインターフェース処理を行うインターフェース回路１１０を含む。このインターフェース回路１１０は、各種のインターフェース信号を生成して、インターフェースバスに出力する。このインターフェース回路１１０は、ＲＧＢインターフェース回路、ＭＰＵインターフェース回路、或いはシリアルインターフェース回路（広義には第１〜第Ｎのインターフェース回路）などを含むことができる。なおインターフェース回路１１０が、カメラデバイスやサブＬＣＤなどのデバイスとの間のインターフェース処理を行うようにしてもよい。   The target-side data transfer control device 30 includes an interface circuit 110 that performs interface processing with the display driver 6 (device in a broad sense) that drives the display panel 7 (LCD or the like). The interface circuit 110 generates various interface signals and outputs them to the interface bus. The interface circuit 110 can include an RGB interface circuit, an MPU interface circuit, or a serial interface circuit (first to Nth interface circuits in a broad sense). Note that the interface circuit 110 may perform interface processing with devices such as a camera device and a sub LCD.

ホスト側（ホストデバイス５）のシステムバスがＲＧＢインターフェースバスとして用いられる場合には、ターゲット側（表示ドライバ６）のインターフェースバスもＲＧＢインターフェースバスとして用いられる。そしてインターフェース回路１１０（ＲＧＢインターフェース回路）は、ＲＧＢ用のインターフェース信号を生成して表示ドライバ６（表示ドライバ回路）に出力する。またホスト側のシステムバスがＭＰＵインターフェースバスとして用いられる場合には、ターゲット側のインターフェースバスもＭＰＵインターフェースバスとして用いられる。そしてインターフェース回路１１０（ＭＰＵインターフェース回路）は、ＭＰＵ用のインターフェース信号を生成して表示ドライバ６に出力する。なおホスト側とターゲット側のインターフェースバスのインターフェース形式を異ならせてもよい。例えばホスト側のシステムバスをＲＧＢインターフェースバスに設定し、ターゲット側のインターフェースバスをＭＰＵインターフェースバスに設定したり、ホスト側のシステムバスをＭＰＵインターフェースバスに設定し、ターゲット側のインターフェースバスをＲＧＢインターフェースバスに設定してもよい。   When the system bus on the host side (host device 5) is used as the RGB interface bus, the interface bus on the target side (display driver 6) is also used as the RGB interface bus. The interface circuit 110 (RGB interface circuit) generates RGB interface signals and outputs them to the display driver 6 (display driver circuit). When the host-side system bus is used as the MPU interface bus, the target-side interface bus is also used as the MPU interface bus. The interface circuit 110 (MPU interface circuit) generates an MPU interface signal and outputs it to the display driver 6. Note that the interface formats of the host side and target side interface buses may be different. For example, the host system bus is set to the RGB interface bus, the target interface bus is set to the MPU interface bus, the host system bus is set to the MPU interface bus, and the target interface bus is set to the RGB interface bus. May be set.

以上のようなインターフェース回路９２、１１０を設けることで、本実施形態ではホスト側のシステムバスとターゲット側のインターフェースバスとの間のバスブリッジ機能を実現している。即ちシステムバスがＲＧＢインターフェースバスとして用いられる場合には、ホストデバイス５が出力したＲＧＢインターフェース信号を、差動信号のシリアルバスを介したパケット転送によりターゲット側に伝える。そしてターゲット側のインターフェース回路１１０が、ホスト側からのＲＧＢインターフェース信号に応じたＲＧＢインターフェース信号を表示ドライバ６に出力する。またシステムバスがＭＰＵインターフェースバスとして用いられる場合には、ホストデバイス５が出力したＭＰＵインターフェース信号を、差動信号のシリアルバスを介したパケット転送によりターゲット側に伝える。そしてターゲット側のインターフェース回路１１０が、ホスト側からのＭＰＵインターフェース信号に応じたＭＰＵインターフェース信号を表示ドライバ６に出力する。   By providing the interface circuits 92 and 110 as described above, in this embodiment, a bus bridge function between the system bus on the host side and the interface bus on the target side is realized. That is, when the system bus is used as an RGB interface bus, the RGB interface signal output from the host device 5 is transmitted to the target side by packet transfer via the differential signal serial bus. Then, the target-side interface circuit 110 outputs an RGB interface signal corresponding to the RGB interface signal from the host side to the display driver 6. When the system bus is used as an MPU interface bus, the MPU interface signal output from the host device 5 is transmitted to the target side by packet transfer via the differential signal serial bus. Then, the target-side interface circuit 110 outputs an MPU interface signal corresponding to the MPU interface signal from the host side to the display driver 6.

具体的には、ターゲット側のデータ転送制御装置３０の内部レジスタ回路３４８が有する内部レジスタ３５０には、インターフェース回路１１０から出力されるインターフェース信号の信号形式（出力フォーマット）を規定するためのインターフェース情報などが記憶される。即ち、内部レジスタ３５０には、インターフェース信号の信号レベルが変化するタイミングを特定するためのタイミング情報などが記憶される。この場合、ホスト側のデータ転送制御装置１０の内部レジスタ回路２４８が有する内部レジスタ２５０に記憶される情報のうち、ターゲット側に必要な情報が、シリアルバスを介してターゲット側に転送されて、ターゲット側の内部レジスタ３５０に書き込まれる。即ちターゲット側の内部レジスタ３５０はホスト側の内部レジスタ２５０のサブセット（シャドウレジスタ）になっている。そしてインターフェース回路１１０は、ターゲット側の内部レジスタ３５０に設定されたタイミング情報に基づいて、このタイミング情報に従ったタイミングで信号レベルが変化するインターフェース信号（インターフェース制御信号、データ信号）を生成して出力する。   Specifically, the internal register 350 included in the internal register circuit 348 of the target-side data transfer control device 30 includes interface information for defining the signal format (output format) of the interface signal output from the interface circuit 110. Is memorized. That is, the internal register 350 stores timing information for specifying the timing at which the signal level of the interface signal changes. In this case, of the information stored in the internal register 250 included in the internal register circuit 248 of the host-side data transfer control device 10, information necessary for the target side is transferred to the target side via the serial bus, and the target side Is written in the internal register 350 on the side. That is, the target-side internal register 350 is a subset (shadow register) of the host-side internal register 250. Based on the timing information set in the target-side internal register 350, the interface circuit 110 generates and outputs an interface signal (interface control signal, data signal) whose signal level changes at a timing according to the timing information. To do.

更に具体的には、ホストデバイス５は、データ転送に先だって、初期設定としてインターフェース信号のタイミング情報をホスト側の内部レジスタ２５０に設定する。そしてホストデバイス５は、ホスト側の内部レジスタ２５０に含まれるレジスタ転送スタートレジスタを用いて、レジスタ転送のスタートを指示する。すると、ホスト側の内部レジスタ２５０に書き込まれたインターフェース信号のタイミング情報が、シリアルバスを介してホスト側データ転送制御装置１０からターゲット側データ転送制御装置３０にパケット転送される。そして転送されたタイミング情報は、ターゲット側の内部レジスタ３５０に書き込まれる。   More specifically, the host device 5 sets interface signal timing information in the internal register 250 on the host side as an initial setting prior to data transfer. The host device 5 instructs the start of register transfer using the register transfer start register included in the internal register 250 on the host side. Then, the interface signal timing information written in the host-side internal register 250 is packet-transferred from the host-side data transfer control device 10 to the target-side data transfer control device 30 via the serial bus. The transferred timing information is written in the internal register 350 on the target side.

このような初期設定の後、ホストデバイス５は、ホスト側の内部レジスタ２５０のポートライトレジスタにデータ（コマンド、パラメータ）を書き込む。すると、シリアルバスを介してホスト側データ転送制御装置１０からターゲット側データ転送制御装置３０に対して、データフィールドにデータ（パケットデータ）が設定されたパケットが送信される。すると、インターフェース回路１１０は、ターゲット側の内部レジスタ３５０に設定されたタイミング情報に従ったタイミングで、パケットに設定されたデータの信号を含むインターフェース信号をインターフェースバスに出力する。   After such initial setting, the host device 5 writes data (command, parameter) to the port write register of the internal register 250 on the host side. Then, a packet in which data (packet data) is set in the data field is transmitted from the host-side data transfer control device 10 to the target-side data transfer control device 30 via the serial bus. Then, the interface circuit 110 outputs an interface signal including a data signal set in the packet to the interface bus at a timing according to the timing information set in the internal register 350 on the target side.

例えば図２（Ａ）（Ｂ）にＲＧＢインターフェース信号の信号波形例を示す。このＲＧＢインターフェース信号はインターフェース回路１１０が含むＲＧＢインターフェース回路により生成される。図２（Ａ）（Ｂ）において、ＦＰＦＲＡＭＥは垂直同期信号、ＦＰＬＩＮＥは水平同期信号、ＦＰＤＡＴ［１７：０］はＲＧＢデータ信号、ＦＰＤＲＤＹはデータレディ信号、ＦＰＳＨＩＦＴはクロック信号（ピクセルクロック）である。これらの信号はＲＧＢバスのインターフェース信号である。   For example, FIGS. 2A and 2B show signal waveform examples of the RGB interface signal. This RGB interface signal is generated by an RGB interface circuit included in the interface circuit 110. 2A and 2B, FPFRAME is a vertical synchronizing signal, FPLINE is a horizontal synchronizing signal, FPDAT [17: 0] is an RGB data signal, FPDRDY is a data ready signal, and FPSHIFT is a clock signal (pixel clock). These signals are RGB bus interface signals.

図２（Ａ）に示すように、信号ＦＰＦＲＡＭＥがアクティブになり、信号ＦＰＬＩＮＥが所与の回数だけアクティブになると、非表示期間（フロントポーチ）から表示期間に切り替わり、１ライン（１走査ライン）目のデータ信号ＦＰＤＡＴ［１７：０］が出力される。そして全てのラインのデータ信号が出力されると、表示期間から非表示期間（バックポーチ）に切り替わる。   As shown in FIG. 2A, when the signal FPFRAME becomes active and the signal FPLINE becomes active for a given number of times, the display period is switched from the non-display period (front porch) to the first line (one scan line). Data signal FPDAT [17: 0] is output. When the data signals of all lines are output, the display period is switched to the non-display period (back porch).

図２（Ｂ）は、１ライン分のデータ信号が転送される様子を拡大して示した信号波形図である。１ライン分のデータ信号ＦＰＤＡＴＡ［１７：０］の各ビットは、信号ＦＰＤＲＤＹがアクティブになった後、クロック信号ＦＰＳＨＩＦＴの例えば立ち上がりエッジに同期して出力される。   FIG. 2B is a signal waveform diagram showing in an enlarged manner how data signals for one line are transferred. Each bit of the data signal FPDATA [17: 0] for one line is output in synchronization with, for example, the rising edge of the clock signal FPSHIFT after the signal FPDRDY becomes active.

本実施形態では、図２（Ａ）におけるｔ１＝ＶＴ、ｔ２＝ＶＰＷ、ｔ３＝ＶＤＰＳ、ｔ４＝ＶＤＰが、タイミング情報（広義にはインターフェース情報）としてターゲット側の内部レジスタ３５０に設定される。また図２（Ｂ）におけるｔ２＝ＨＴ、ｔ３＝ＨＰＷ、ｔ４＝ＨＤＰＳ、ｔ５＝ＨＤＰが、タイミング情報（インターフェース情報）として内部レジスタ３５０に設定される。ここで、ＨＴ（Horizontal Total）は水平同期期間の長さである。ＨＤＰ（Horizontal Display Period）は水平同期期間における表示期間の長さである。ＨＤＰＳ（Horizontal Display Period Start positon）は水平同期期間における表示期間の開始ポジションである。ＨＰＷ（Horizontal Pulse Width）は水平同期信号のパルス幅である。ＶＴ（Vertical Total）は垂直同期期間の長さである。ＶＤＰ（Vertical Display Period）は垂直同期期間における表示期間の長さである。ＶＤＰＳ（Vertical Display Period Start positon）は垂直同期期間における表示期間の開始ポジションである。ＶＰＷ（Vertical Pulse Width）は垂直同期信号のパルス幅である。   In this embodiment, t1 = VT, t2 = VPW, t3 = VDPS, and t4 = VDP in FIG. 2A are set in the internal register 350 on the target side as timing information (interface information in a broad sense). Also, t2 = HT, t3 = HPW, t4 = HDPS, and t5 = HDP in FIG. 2B are set in the internal register 350 as timing information (interface information). Here, HT (Horizontal Total) is the length of the horizontal synchronization period. HDP (Horizontal Display Period) is the length of the display period in the horizontal synchronization period. HDPS (Horizontal Display Period Start positon) is the start position of the display period in the horizontal synchronization period. HPW (Horizontal Pulse Width) is the pulse width of the horizontal synchronizing signal. VT (Vertical Total) is the length of the vertical synchronization period. VDP (Vertical Display Period) is the length of the display period in the vertical synchronization period. VDPS (Vertical Display Period Start positon) is the start position of the display period in the vertical synchronization period. VPW (Vertical Pulse Width) is the pulse width of the vertical synchronizing signal.

本実施形態ではこれらのタイミング情報（ＨＴ、ＨＤＰ、ＨＤＰＳ、ＨＰＷ、ＶＴ、ＶＤＰ、ＶＤＰＳ、ＶＰＷ）が、初期設定時に、ホストデバイス５によりホスト側の内部レジスタ２５０に書き込まれる。その後、これらのタイミング情報がシリアルバスを介してターゲット側に送信され、ターゲット側の内部レジスタ３５０に書き込まれる。このようなタイミング情報（インターフェース情報）を用いれば、図２（Ａ）（Ｂ）に示すようなＲＧＢインターフェース信号の自動生成を容易に実現できる。ここでＨＴ、ＨＤＰ、ＨＤＰＳ、ＨＰＷ、ＶＴ、ＶＤＰ、ＶＤＰＳ、ＶＰＷの全てを、任意な値に設定可能なタイミング情報として内部レジスタ３５０に記憶しておく必要はなく、これらの一部を固定値にしてもよい。例えばＨＰＷやＶＰＷを固定値にして、タイミング情報として内部レジスタ３５０に記憶しないようにしてもよい。   In the present embodiment, these timing information (HT, HDP, HDPS, HPW, VT, VDP, VPPS, VPW) is written into the internal register 250 on the host side by the host device 5 at the time of initial setting. After that, the timing information is transmitted to the target side via the serial bus and written in the internal register 350 on the target side. By using such timing information (interface information), automatic generation of RGB interface signals as shown in FIGS. 2A and 2B can be easily realized. Here, it is not necessary to store all of HT, HDP, HDPS, HPW, VT, VDP, VDPS, and VPW in the internal register 350 as timing information that can be set to an arbitrary value, and some of them are fixed values. It may be. For example, HPW or VPW may be fixed and not stored in the internal register 350 as timing information.

図３（Ａ）（Ｂ）にＭＰＵインターフェース信号（パラレルインターフェース信号）の波形例を示す。図３（Ａ）はタイプ８０のＭＰＵ（パラレル）インターフェース信号の波形例であり、図３（Ｂ）はタイプ６８のＭＰＵインターフェース信号の波形例である。これらのＭＰＵインターフェース信号はインターフェース回路１１０が含むＭＰＵインターフェース回路により生成される。図３（Ａ）（Ｂ）において、ＦＰＣＳ１、ＦＰＣＳ２はチップセレクト信号であり、ＦＰＡ０はコマンド（アドレス）とパラメータ（データ）の識別信号であるアドレス０信号であり、ＦＰＦＲＡＭＥはライト信号であり、ＦＰＤＡＴ［１７：０］はデータ信号である。なおＦＰＦＲＡＭＥは図３（Ａ）（Ｂ）のＲＧＢインターフェースでは垂直同期信号として用いられている。また本実施形態ではＦＰＬＩＮＥについては、ＲＧＢインターフェースでは水平同期信号として用いられ、ＭＰＵインターフェースではリード信号として用いる。このように本実施形態では、信号線（端子数）の本数を少なくするために、インターフェースバスの各信号線を、異なる種類のインターフェース信号で共用（多重化）している。   3A and 3B show waveform examples of the MPU interface signal (parallel interface signal). FIG. 3A is a waveform example of a type 80 MPU (parallel) interface signal, and FIG. 3B is a waveform example of a type 68 MPU interface signal. These MPU interface signals are generated by an MPU interface circuit included in the interface circuit 110. 3A and 3B, FPCS1 and FPCS2 are chip select signals, FPA0 is an address 0 signal that is an identification signal of a command (address) and a parameter (data), FPFRAME is a write signal, and FPDAT [17: 0] is a data signal. Note that FPFRAME is used as a vertical synchronizing signal in the RGB interface shown in FIGS. In this embodiment, FPLINE is used as a horizontal synchronizing signal in the RGB interface and as a read signal in the MPU interface. Thus, in this embodiment, in order to reduce the number of signal lines (number of terminals), each signal line of the interface bus is shared (multiplexed) by different types of interface signals.

本実施形態では、図３（Ａ）（Ｂ）のＭＰＵインターフェース信号の信号形式を規定するインターフェース情報が、内部レジスタ３５０に設定される。具体的には例えばＭＰＵインターフェースのタイプ（タイプ８０なのかタイプ６８なのか）や、パラメータ／コマンドの極性や、データ方向や、データフォーマット（ビット数）などのインターフェース情報が、内部レジスタ３５０に設定される。   In the present embodiment, interface information that defines the signal format of the MPU interface signal of FIGS. 3A and 3B is set in the internal register 350. Specifically, for example, interface information such as MPU interface type (type 80 or type 68), parameter / command polarity, data direction, and data format (number of bits) is set in the internal register 350. The

なおインターフェース回路１１０は、図２（Ａ）（Ｂ）のＲＧＢインターフェース信号と図３（Ａ）（Ｂ）のＭＰＵインターフェース信号のいずれか一方だけを生成するものであってもよい。或いはＲＧＢインターフェース信号やＭＰＵインターフェース信号以外のインターフェース信号（例えばシリアルインターフェース信号）を生成するようにしてもよい。   Note that the interface circuit 110 may generate only one of the RGB interface signals in FIGS. 2A and 2B and the MPU interface signal in FIGS. 3A and 3B. Alternatively, an interface signal (for example, a serial interface signal) other than the RGB interface signal and the MPU interface signal may be generated.

また以下では説明の簡素化のために、ホスト側のデータ転送制御装置１０がターゲット側のデータ転送制御装置３０にリクエストパケットを送信する場合の本実施形態の構成及び動作を説明するが、ターゲット側のデータ転送制御装置３０がホスト側のデータ転送制御装置１０にリクエストパケットを送信する場合の構成及び動作も同様である。   In addition, for simplification of description, the configuration and operation of this embodiment when the host-side data transfer control device 10 transmits a request packet to the target-side data transfer control device 30 will be described below. The same configuration and operation are performed when the data transfer control device 30 transmits a request packet to the data transfer control device 10 on the host side.

２．パケットフォーマット
図４（Ａ）〜図５（Ｂ）に、本実施形態のデータ転送制御装置により転送されるパケットのフォーマット例を示す。 2. Packet Format FIGS. 4A to 5B show a format example of a packet transferred by the data transfer control device of this embodiment.

図４（Ａ）のライトリクエストパケットは、データ（コマンド）のライトを要求するためのパケットである。図４（Ｂ）のリードリクエストパケットは、データのリードを要求するためのパケットである。このリードリクエストパケットは、図４（Ａ）のライトリクエストパケットのデータ／パラメータのフィールドに代えて、リードデータ要求サイズのフィールドを有しており、それ以外はライトリクエストパケットと同様である。   The write request packet in FIG. 4A is a packet for requesting data (command) write. The read request packet in FIG. 4B is a packet for requesting data read. This read request packet has a read data request size field instead of the data / parameter field of the write request packet of FIG. 4A, and is otherwise the same as the write request packet.

図５（Ａ）のレスポンスパケットは、図４（Ｂ）のリードリクエストパケットに対してそのレスポンスを返すためのパケットである。このレスポンスパケットでは、データ／パラメータのフィールドに、レスポンスとして返されるデータ／パラメータが設定（挿入）される。   The response packet in FIG. 5A is a packet for returning the response to the read request packet in FIG. In this response packet, the data / parameter returned as a response is set (inserted) in the data / parameter field.

図５（Ｂ）のアクノリッジパケット（ハンドシェークパケット）は、アクノリッジメント（ＡＣＫ）やネガティブアクノリッジメント（ＮＡＣＫ）を送信するためのパケットである。このアクノリッジパケットには、データ／パラメータのフィールドは設けられていない。   The acknowledge packet (handshake packet) in FIG. 5B is a packet for transmitting an acknowledgment (ACK) or a negative acknowledgment (NACK). This acknowledge packet is not provided with a data / parameter field.

リクエストパケット（ライトリクエストパケット、リードリクエストパケット）が有する応答要求フィールドは、アクノリッジパケット（ＡＣＫ、ＮＡＣＫ）によるハンドシェーク転送を行うか否かを通知するためのフィールドである。例えば応答要求フィールドの応答要求値（応答要求フラグ）が「０」である場合にはアクノリッジパケットが不要であることを示し、「１」である場合にはアクノリッジパケットが必要であることを示す。   The response request field included in the request packet (write request packet, read request packet) is a field for notifying whether or not to perform handshake transfer using an acknowledge packet (ACK, NACK). For example, when the response request value (response request flag) in the response request field is “0”, it indicates that an acknowledge packet is not required, and when it is “1”, it indicates that an acknowledge packet is required.

パケットタイプフィールドはパケットのタイプを通知するためのフィールドである。本実施形態ではパケットのタイプとして、ライトリクエストパケット、リードリクエストパケット、レスポンスパケット、アクノリッジパケットなどが用意されている。ラベルフィールドは、現在のトランザクションを他のトランザクションと識別するためのラベルを設定するためのフィールドである。リトライフィールドは、現在のトランザクションがリトライを行っているか否かを示すためのフィールドである。アドレスサイズフィールドは、アドレス／コマンドフィールドに設定されるアドレス（コマンド）のサイズを通知するためのフィールドである。   The packet type field is a field for notifying the packet type. In this embodiment, a write request packet, a read request packet, a response packet, an acknowledge packet, and the like are prepared as packet types. The label field is a field for setting a label for distinguishing the current transaction from other transactions. The retry field is a field for indicating whether or not the current transaction is retrying. The address size field is a field for notifying the size of the address (command) set in the address / command field.

データレングスフィールドは、データレングスを通知するためのフィールドである。アドレス／コマンドフィールドは、アドレス（コマンド）を通知するためのフィールドである。ＣＰフィールドはデータのパケット分割を指示するためのフィールドである。Ａ＋フィールドはアドレス自動更新モードを設定するためのフィールドであり、Ａ＋サイズフィールドはアドレスの自動更新サイズ（自動更新回数）を設定するためのフィールドである。   The data length field is a field for notifying the data length. The address / command field is a field for notifying an address (command). The CP field is a field for instructing data packet division. The A + field is a field for setting the address automatic update mode, and the A + size field is a field for setting the address automatic update size (automatic update count).

ポート番号フィールドは、パケットの宛先であるポート番号（トランザクションの実行先）を指示するためのフィールドである。データ／パラメータフィールドはパケットデータ（ライトデータ、パラメータ）を設定（挿入）するためのフィールドである。   The port number field is a field for designating a port number (transaction execution destination) that is a packet destination. The data / parameter field is a field for setting (inserting) packet data (write data, parameters).

リンクコントローラ１００は、受信したパケットを解析し、パケットのポート番号フィールドに設定されたポート番号（宛先情報）に基づいて、データ／パラメータフィールドに設定されたパケットデータの宛先を決定する。そして決定された宛先（インターフェース回路１１０、内部レジスタ３５０等）に対してパケットデータを転送するための処理を行う。   The link controller 100 analyzes the received packet and determines the destination of the packet data set in the data / parameter field based on the port number (destination information) set in the port number field of the packet. Then, a process for transferring packet data to the determined destination (interface circuit 110, internal register 350, etc.) is performed.

リードデータ要求サイズフィールドは、レスポンスパケットにより返信されるデータのデータレングスを指定するためのフィールドである。ＣＲＣフィールドは、パケットのヘッダ及びデータのエラーチェックのためのフィールドである。   The read data request size field is a field for designating the data length of data returned by the response packet. The CRC field is a field for checking a packet header and data error.

レスポンスパケットのデータ／パラメータフィールドは、リードリクエストパケットにより要求されたパケットデータ（リードデータ）を設定（挿入）するためのフィールドである。例えばリードリクエストパケットを相手デバイスに送信すると、相手デバイスは、リードリクエストパケットに対応するパケットデータをレスポンスパケットのデータ／パラメータフィールドに設定して送信する。   The data / parameter field of the response packet is a field for setting (inserting) packet data (read data) requested by the read request packet. For example, when a read request packet is transmitted to the counterpart device, the counterpart device transmits packet data corresponding to the read request packet in the data / parameter field of the response packet.

アクノリッジパケットの応答コードフィールドは、受信したパケットの受信状況を通知するためのフィールドである。例えば応答コード値が「Ｆ」である場合には、受信が成功したことを示し、応答コード値が「０」である場合には、受信が失敗したことを示す。   The response code field of the acknowledge packet is a field for notifying the reception status of the received packet. For example, when the response code value is “F”, it indicates that the reception has been successful, and when the response code value is “0”, it indicates that the reception has failed.

３．データ転送制御装置の構成
データ転送制御装置が組み込まれる携帯電話機等の電子機器では、消費電力の低減が強く要求される。従って、データ転送制御装置においても、例えばクロック信号のオン、オフ等を制御して低消費電力化を実現することが望まれる。 3. Configuration of Data Transfer Control Device Electronic devices such as cellular phones in which the data transfer control device is incorporated are strongly required to reduce power consumption. Therefore, it is desirable for the data transfer control device to realize low power consumption by controlling, for example, on / off of a clock signal.

例えば図６（Ａ）の比較例では、クロック制御用のレジスタ４０２を用意し、ホストＣＰＵ４００がレジスタ４０２の設定値を書き換えることで、各回路ブロック４０４、４０６に供給するクロック信号のオン、オフを制御する。また図６（Ｂ）の比較例では、チップの動作モード設定用のレジスタ４１０の設定値によって、クロック制御回路４１２が、それぞれの動作モード毎に、各回路ブロック４１４、４１６、４１８に供給するクロック信号のオン、オフを制御する。   For example, in the comparative example of FIG. 6A, the clock control register 402 is prepared, and the host CPU 400 rewrites the set value of the register 402, thereby turning on and off the clock signal supplied to each circuit block 404, 406. Control. In the comparative example of FIG. 6B, the clock supplied by the clock control circuit 412 to each circuit block 414, 416, 418 for each operation mode according to the set value of the register 410 for setting the operation mode of the chip. Controls signal on / off.

しかしながら図６（Ａ）（Ｂ）の比較例では、ホストＣＰＵ４００からのレジスタ設定が必要である。従ってホストＣＰＵ４００に直接に接続されないシステム構成においては、チップ内部の各回路ブロックのクロック制御を実現できない。即ち図６（Ａ）（Ｂ）の比較例は、図１のように高速シリアルバスでデータ転送制御装置が接続されるシステム構成には不向きであるという課題がある。   However, in the comparative example of FIGS. 6A and 6B, register setting from the host CPU 400 is necessary. Therefore, in a system configuration that is not directly connected to the host CPU 400, clock control of each circuit block in the chip cannot be realized. That is, the comparative example of FIGS. 6A and 6B has a problem that it is not suitable for a system configuration in which a data transfer control device is connected by a high-speed serial bus as shown in FIG.

以上のような課題を解決する本実施形態のデータ転送制御装置の構成例を図７に示す。なお図７の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図７とは異なる他の回路ブロックを追加してもよい。   FIG. 7 shows a configuration example of the data transfer control device of this embodiment that solves the above-described problems. 7 may be omitted, the connection form between the circuit blocks may be changed, or another circuit block different from that in FIG. 7 may be added.

図７において、物理層のアナログ回路を含むトランシーバ４０は、シリアルバスを介してホスト側データ転送制御装置１０から送信されたパケット（データ）を受信する。なおトランシーバ４０は、シリアルバスを介してホスト側データ転送制御装置１０に対してパケットを送信することもできる。このトランシーバ４０は、リンクコントローラ１００との間のインターフェース処理を行うリンクインターフェース回路４９を含む。   In FIG. 7, a transceiver 40 including a physical layer analog circuit receives a packet (data) transmitted from the host-side data transfer control device 10 via a serial bus. The transceiver 40 can also transmit a packet to the host-side data transfer control device 10 via a serial bus. The transceiver 40 includes a link interface circuit 49 that performs interface processing with the link controller 100.

リンクコントローラ１００は、リンク層（トランザクション層）の処理を行い、トランシーバ４０を制御する。このリンクコントローラ１００は、トランシーバ４０との間のインターフェース処理を行うトランシーバインターフェース回路１０２と、パケットデータが格納されるパケットバッファ回路１０４を含む。   The link controller 100 performs link layer (transaction layer) processing and controls the transceiver 40. The link controller 100 includes a transceiver interface circuit 102 that performs interface processing with the transceiver 40 and a packet buffer circuit 104 that stores packet data.

トランシーバインターフェース回路１０２はクロック制御回路１０３を含む。ここでクロック制御回路１０３は、クロック信号のイネーブル制御や各回路ブロックへのクロック信号の供給や停止の制御などを行う。   The transceiver interface circuit 102 includes a clock control circuit 103. Here, the clock control circuit 103 performs clock signal enable control, clock signal supply and stop control to each circuit block, and the like.

パケットバッファ回路１０４は、パケットバッファ１０５、１０６、マルチプレクサ１０７、パケット解析回路１０８、パケット生成回路１０９を含む。   The packet buffer circuit 104 includes packet buffers 105 and 106, a multiplexer 107, a packet analysis circuit 108, and a packet generation circuit 109.

ここでパケットバッファ１０５は、シリアルバスを介して受信したパケットのデータが書き込まれる受信用のバッファである。またパケットバッファ１０６は、シリアルバスを介して送信されるべきパケットのデータが書き込まれる送信用のバッファである。トランシーバインターフェース回路１０２からの受信パケットのデータはマルチプレクサ１０７を介してパケットバッファ１０５に書き込まれる。またパケットバッファ１０６からの送信パケットのデータはマルチプレクサ１０７を介してトランシーバインターフェース回路１０２に出力される。   Here, the packet buffer 105 is a reception buffer in which data of a packet received via the serial bus is written. The packet buffer 106 is a transmission buffer in which data of a packet to be transmitted via the serial bus is written. Data of the received packet from the transceiver interface circuit 102 is written to the packet buffer 105 via the multiplexer 107. The data of the transmission packet from the packet buffer 106 is output to the transceiver interface circuit 102 via the multiplexer 107.

パケット解析回路１０８は、シリアルバスを介して受信したパケットの解析を行う。具体的には受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。そして応答要求フィールドを解析して、応答要求が必要か否かを判断したり、パケットタイプフィールドを解析して、受信したパケットのタイプ（ライトリクエストパケット、リードリクエストパケット等）を判断する。またアドレスサイズフィールドを解析して、アドレス／コマンドフィールドに設定されるアドレスのサイズを判断したり、ポート番号フィールドを解析して、パケット（パケットデータ）の宛先（ポート番号）を決定する。   The packet analysis circuit 108 analyzes a packet received via the serial bus. Specifically, the header and data of the received packet are separated and the header is extracted. Then, the response request field is analyzed to determine whether a response request is necessary, or the packet type field is analyzed to determine the type of received packet (write request packet, read request packet, etc.). Also, the address size field is analyzed to determine the size of the address set in the address / command field, or the port number field is analyzed to determine the destination (port number) of the packet (packet data).

パケット生成回路１０９は、シリアルバスを介して送信するパケットの生成を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。この場合に、送信するパケットのタイプに応じたヘッダを生成する。   The packet generation circuit 109 generates a packet to be transmitted via the serial bus. Specifically, a header of a packet to be transmitted is generated, and the packet is assembled by combining the header and data. In this case, a header corresponding to the type of packet to be transmitted is generated.

インターフェース回路１１０は、インターフェースバスに接続される表示ドライバ６（広義にはデバイス）との間のインターフェース処理を行う。インターフェース回路１１０が含む信号ジェネレータ１１２は、図２（Ａ）〜図３（Ｂ）で説明したように、リンクコントローラ１００からのパケットデータや、インターフェース情報（タイミング情報）などに基づいて、インターフェース信号（例えばＭＰＵインターフェース信号）を生成する。そして生成されたインターフェース信号はインターフェースバスを介して表示ドライバ６に出力される。   The interface circuit 110 performs interface processing with the display driver 6 (device in a broad sense) connected to the interface bus. As described with reference to FIGS. 2A to 3B, the signal generator 112 included in the interface circuit 110 receives interface signals (based on packet data from the link controller 100, interface information (timing information), and the like. For example, an MPU interface signal) is generated. The generated interface signal is output to the display driver 6 via the interface bus.

内部レジスタ回路３４８はレジスタ転送回路３４９（レジスタ制御回路）と内部レジスタ３５０を含む。ここでレジスタ転送回路３４９は、内部レジスタ３５０に設定される情報の転送処理を行う。具体的にはパケットバッファ回路１０４に格納されたパケットデータ（パケット情報）を内部レジスタ３５０に転送する処理などを行う。   The internal register circuit 348 includes a register transfer circuit 349 (register control circuit) and an internal register 350. Here, the register transfer circuit 349 performs transfer processing of information set in the internal register 350. Specifically, a process of transferring packet data (packet information) stored in the packet buffer circuit 104 to the internal register 350 is performed.

内部レジスタ３５０は、各種の制御レジスタやステータスレジスタを含み、データ転送制御装置３０の制御情報等が設定される。具体的には内部レジスタ３５０には、インターフェース回路１１０から出力されるインターフェース信号の信号形式（出力フォーマット）を規定するためのインターフェース情報などが設定（記憶）される。このインターフェース情報は、シリアルバスを介してホスト側データ転送制御装置１０から転送されるパケットに基づいて、内部レジスタ３５０に設定される。   The internal register 350 includes various control registers and status registers, and control information of the data transfer control device 30 is set. Specifically, interface information for defining the signal format (output format) of the interface signal output from the interface circuit 110 is set (stored) in the internal register 350. This interface information is set in the internal register 350 based on a packet transferred from the host-side data transfer control device 10 via the serial bus.

図７に示すようにリンクコントローラ１００は、トランシーバ４０からＬＩＮＫＣＬＫ、ＬＩＮＫＣＬＫＥＮ、ＲＸＤＡＴＡを受ける。またＲＸＣＯＤＥ、ＲＸＶＡＬＩＤも受ける。具体的には、トランシーバ４０が含むリンクインターフェース回路４９が、これらの信号ＬＩＮＫＣＬＫ、ＬＩＮＫＣＬＫＥＮ、ＲＸＤＡＴＡ、ＲＸＣＯＤＥ、ＲＸＶＡＬＩＤを出力し、リンクコントローラ１００が含むトランシーバインターフェース回路１０２がこれらの信号を受ける。   As shown in FIG. 7, the link controller 100 receives LINKCLK, LINKCLKEN, and RXDATA from the transceiver 40. Also receives RXCODE and RXVALID. Specifically, the link interface circuit 49 included in the transceiver 40 outputs these signals LINKCLK, LINKCLKEN, RXDATA, RXCODE, and RXVALID, and the transceiver interface circuit 102 included in the link controller 100 receives these signals.

ここでリンククロック信号ＬＩＮＫＣＬＫは、トランシーバ４０がリンクコントローラ１００に供給するシステムクロック信号である。またリンククロックイネーブル信号ＬＩＮＫＣＬＫＥＮは、リンククロック信号ＬＩＮＫＣＬＫのイネーブル／ディスエーブル（オン／オフ）を制御する信号である。   Here, the link clock signal LINKCLK is a system clock signal that the transceiver 40 supplies to the link controller 100. The link clock enable signal LINKCLKEN is a signal that controls enable / disable (on / off) of the link clock signal LINKCLK.

またパケットデータであるＲＸＤＡＴＡは、シリアルバスにおいて８Ｂ／１０Ｂ等により符号化された受信データを復号化してトランシーバ４０がリンクコントローラ１００に出力する８ビットのパラレル受信データである。ＲＸＣＯＤＥは、８Ｂ／１０Ｂ符号化方式等で規定される特殊コードをトランシーバ４０が検出したことを、トランシーバ４０がリンクコントローラ１００に通知するための信号である。このＲＸＤＯＤＥとしては、プリアンブル検出、パワーダウン検出、転送方向切り替え要求受信などを知らせるコードがある。バリッド信号ＲＸＶＡＬＩＤは、トランシーバ４０からリンクコントローラ１００に出力されるパケットデータＲＸＤＡＴＡやＲＸＣＯＤＥが有効か否かを示す信号である。即ち有効なパケットデータのスタートからエンドまでを示す信号である。   RXDATA, which is packet data, is 8-bit parallel received data that the transceiver 40 outputs to the link controller 100 after decoding the received data encoded by 8B / 10B or the like on the serial bus. RXCODE is a signal for the transceiver 40 to notify the link controller 100 that the transceiver 40 has detected a special code defined by the 8B / 10B encoding method or the like. As this RXDODE, there is a code for notifying preamble detection, power-down detection, transfer direction switching request reception, and the like. The valid signal RXVALID is a signal indicating whether or not packet data RXDATA or RXCODE output from the transceiver 40 to the link controller 100 is valid. That is, it is a signal indicating from the start to the end of valid packet data.

トランシーバ４０は、ホスト側データ転送制御装置１０から、いつパケットが送られてくるか分からないため、パワーダウンモード期間等以外はクロック信号により常に動作している。具体的にはトランシーバ４０は、ホスト側データ転送制御装置１０からシリアルバスを介して差動クロック信号（ＣＬＫ＋、ＣＬＫ−）を受信し、この差動クロック信号により得られるクロック信号により常に動作している。そしてトランシーバ４０は、ホスト側データ転送制御装置１０からシリアルバスを介してパケットを受信すると、パケットデータＲＸＤＡＴＡやＲＸＣＯＤＥをリンクコントローラ１００に渡す際に、リンククロックイネーブル信号ＬＩＮＫＣＬＫＥＮをアクティブ（例えばハイレベル）にする。なお後述するようにトランシーバ４０は、バリッド信号ＲＸＶＡＬＩＤをアクティブにする前のタイミングで、リンククロックイネーブル信号ＬＩＮＫＣＬＫＥＮをアクティブにする。   Since the transceiver 40 does not know when a packet is sent from the host-side data transfer control device 10, it always operates with a clock signal except during the power-down mode period. Specifically, the transceiver 40 receives a differential clock signal (CLK +, CLK−) from the host-side data transfer control device 10 via a serial bus, and always operates in accordance with a clock signal obtained from the differential clock signal. Yes. When the transceiver 40 receives a packet from the host-side data transfer control device 10 via the serial bus, the transceiver 40 activates the link clock enable signal LINKCLKEN (for example, high level) when passing the packet data RXDATA or RXCODE to the link controller 100. To do. As will be described later, the transceiver 40 activates the link clock enable signal LINKCLKEN at a timing before the valid signal RXVALID is activated.

そしてリンクコントローラ１００は、リンククロックイネーブル信号ＬＩＮＫＣＬＫＥＮがアクティブになった場合に、パケットデータが格納されるパケットバッファ回路１０４へのクロック信号ＢＵＦＣＬＫの供給を開始し、パケットの解析を行う。   When the link clock enable signal LINKCLKEN becomes active, the link controller 100 starts supplying the clock signal BUFCLK to the packet buffer circuit 104 in which packet data is stored, and analyzes the packet.

即ちトランシーバ４０がパケットを受信して、パケットデータがパケットバッファ回路１０４に入力されるまでは、パケットデータの格納処理やパケットの解析処理は不要である。一方、トランシーバ４０は、ホスト側からクロックを供給されて、常に動作している。そこで本実施形態ではトランシーバ４０が、パケットを受信した後、リンクコントローラ１００にパケットデータＲＸＤＡＴＡを出力する前に（ＲＸＶＡＬＩＤがアクティブになる前に）、ＬＩＮＫＣＬＫＥＮをアクティブにして、クロック信号ＬＩＮＫＣＬＫの供給を開始するようにしている。こうすれば、パケットが受信される前は、パケットバッファ回路１０４はクロック信号ＢＵＦＣＬＫに基づき動作しなくて済むため、低消費電力化を実現できる。またパケットバッファ回路１０４は、パケット受信後、パケットデータＲＸＤＡＴＡが入力される前までには、クロック信号ＬＩＮＫＣＬＫが供給されて、動作可能な状態になる。従って低消費電力化を図りながらも、適正なパケットデータの格納処理やパケットの解析処理を実現できるようになる。   That is, until the transceiver 40 receives a packet and the packet data is input to the packet buffer circuit 104, the packet data storage process and the packet analysis process are not required. On the other hand, the transceiver 40 is always operated by receiving a clock from the host side. Therefore, in this embodiment, after the transceiver 40 receives the packet and before outputting the packet data RXDATA to the link controller 100 (before RXVALID becomes active), the LINKCLKEN is activated and the supply of the clock signal LINKCLK is started. Like to do. In this way, before the packet is received, the packet buffer circuit 104 does not need to operate based on the clock signal BUFCLK, so that low power consumption can be realized. Further, the packet buffer circuit 104 is in an operable state by receiving the clock signal LINKCLK after receiving the packet and before inputting the packet data RXDATA. Accordingly, appropriate packet data storage processing and packet analysis processing can be realized while reducing power consumption.

リンクコントローラ１００は、パケットバッファ回路１０４から、パケットバッファ回路１０４の処理（パケットデータの格納処理等）の終了信号ＢＵＦＥＮＤを受ける。そして終了信号ＢＵＦＥＮＤがアクティブになった場合（ＢＵＦＥＮＤのパルスが入力された場合）に、パケットバッファ回路１０４へのクロック信号ＢＵＦＣＬＫの供給を停止する。   The link controller 100 receives from the packet buffer circuit 104 an end signal BUFEND of processing (packet data storage processing or the like) of the packet buffer circuit 104. When the end signal BUFEND becomes active (when a BUFEND pulse is input), the supply of the clock signal BUFCLK to the packet buffer circuit 104 is stopped.

即ちパケットバッファ回路１０４の処理が終了したか否かについては、パケットバッファ回路１０４自身は知っている。従って、パケットバッファ回路１０４からの終了信号ＢＵＦＥＮＤに基づいて、クロック信号ＢＵＦＣＬＫの供給を停止すれば、自律的なクロックの停止制御を実現でき、リンクコントローラ１００（クロック制御回路１０３）の処理の簡素化を図れる。   That is, the packet buffer circuit 104 itself knows whether or not the processing of the packet buffer circuit 104 is completed. Therefore, if the supply of the clock signal BUFCLK is stopped based on the end signal BUFEND from the packet buffer circuit 104, autonomous clock stop control can be realized, and the processing of the link controller 100 (clock control circuit 103) is simplified. Can be planned.

またリンクコントローラ１００は、パケットの宛先（ポート番号）がインターフェース回路１１０であるとパケットの解析結果（ポート番号フィールドの解析結果）に基づき判断した場合に、インターフェース回路１１０へのクロック信号ＩＦＣＬＫの供給を開始する。   When the link controller 100 determines that the destination (port number) of the packet is the interface circuit 110 based on the analysis result of the packet (analysis result of the port number field), the link controller 100 supplies the clock signal IFCLK to the interface circuit 110. Start.

即ち図１のようなシリアル転送のシステムでは、ホストデバイス５をデータ転送制御装置３０に直接接続することはできないため、図６（Ａ）（Ｂ）の比較例のような手法は実現できない。この点、本実施形態では受信パケットに含まれる情報（ポート番号等のパケットの解析結果）に基づいて、パケットの宛先を判断し、その宛先の回路ブロックに対して、その回路ブロックを動作させるためのクロック信号の供給を開始している。従って図１のようなシリアル転送のシステムにおいても、クロック信号の制御による装置の低消費電力化を実現でき、シリアル転送のシステムに最適な低消費電力化手法を提供できる。   That is, in the serial transfer system as shown in FIG. 1, since the host device 5 cannot be directly connected to the data transfer control device 30, the method as in the comparative example of FIGS. 6A and 6B cannot be realized. In this regard, in this embodiment, in order to determine the destination of the packet based on the information included in the received packet (the analysis result of the packet such as the port number), and to operate the circuit block on the destination circuit block The supply of the clock signal is started. Therefore, even in the serial transfer system as shown in FIG. 1, it is possible to realize low power consumption of the apparatus by controlling the clock signal, and it is possible to provide a low power consumption method optimal for the serial transfer system.

リンクコントローラ１００は、インターフェース回路１１０から、インターフェース回路１１０の処理（インターフェース信号の生成処理等）の終了信号ＩＦＥＮＤを受ける。そして終了信号ＩＦＥＮＤがアクティブになった場合（ＩＦＥＮＤのパルスが入力された場合）に、インターフェース回路１１０へのクロック信号ＩＦＣＬＫの供給を停止する。   The link controller 100 receives from the interface circuit 110 an end signal IFEND for processing of the interface circuit 110 (interface signal generation processing or the like). When the end signal IFEND becomes active (when an IFEND pulse is input), the supply of the clock signal IFCLK to the interface circuit 110 is stopped.

またリンクコントローラ１００は、パケットの宛先（ポート番号）が内部レジスタ３５０であるとパケットの解析結果（ポート番号フィールドの解析結果）に基づき判断した場合には、内部レジスタ回路３４８（レジスタ転送回路３４９）へのクロック信号ＴＲＮＳＣＬＫの供給を開始する。   When the link controller 100 determines that the destination (port number) of the packet is the internal register 350 based on the analysis result of the packet (analysis result of the port number field), the internal register circuit 348 (register transfer circuit 349). Supply of the clock signal TRNSCLK to is started.

そしてリンクコントローラ１００は、内部レジスタ回路３４８から、内部レジスタ回路３４８の処理（レジスタアクセス処理等）の終了信号ＢＵＦＥＮＤを受ける。そして終了信号ＢＵＦＥＮＤがアクティブになった場合（ＢＵＦＥＮＤのパルスが入力された場合）に、内部レジスタ回路３４８へのクロック信号ＴＲＮＳＣＬＫの供給を停止する。   The link controller 100 receives from the internal register circuit 348 an end signal BUFEND of processing (register access processing, etc.) of the internal register circuit 348. When the end signal BUFEND becomes active (when a BUFEND pulse is input), the supply of the clock signal TRNSCLK to the internal register circuit 348 is stopped.

以上のように本実施形態では、リンクコントローラ１００は、パケットの宛先がインターフェース回路１１０であるとパケットの解析結果に基づき判断した場合には、インターフェース回路１１０へのクロック信号ＩＦＣＬＫの供給を開始する。一方、パケットの宛先が内部レジスタ３５０であるとパケットの解析結果に基づき判断した場合には、内部レジスタ回路３４８へのクロック信号ＴＲＮＳＣＬＫの供給を開始する。   As described above, in this embodiment, when the link controller 100 determines that the destination of the packet is the interface circuit 110 based on the analysis result of the packet, the link controller 100 starts supplying the clock signal IFCLK to the interface circuit 110. On the other hand, when it is determined that the destination of the packet is the internal register 350 based on the analysis result of the packet, supply of the clock signal TRNSCLK to the internal register circuit 348 is started.

また本実施形態では図４（Ａ）（Ｂ）に示すように、シリアルバスを介してホスト側（相手側）データ転送制御装置１０から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含む。そしてリンクコントローラ１００は、ポート番号フィールドに設定されたポート番号に基づいて、パケットの宛先を決定する。そして決定された宛先へのクロック信号の供給を開始する。   In this embodiment, as shown in FIGS. 4A and 4B, a port number for setting a port number is set for a packet transferred from the host side (partner side) data transfer control device 10 via the serial bus. Contains fields. The link controller 100 determines a packet destination based on the port number set in the port number field. Then, supply of the clock signal to the determined destination is started.

なお図７ではパケットバッファ回路１０４へのクロック信号ＢＵＦＣＬＫの開始・停止制御を行っているが、インターフェース回路１１０、内部レジスタ回路３４８へのクロック信号ＩＦＣＬＫ、ＴＲＮＳＣＬＫの開始・停止制御だけを行うようにしてもよい。   In FIG. 7, the start / stop control of the clock signal BUFCLK to the packet buffer circuit 104 is performed. However, only the start / stop control of the clock signals IFCLK and TRNSCLK to the interface circuit 110 and the internal register circuit 348 is performed. Also good.

また図７では、ポート番号により指定されるパケットの宛先がインターフェース回路１１０や内部レジスタ回路３４８である場合の例を示しているが、ポート番号により指定されるパケットの宛先は、インターフェース回路１１０や内部レジスタ回路３４８以外の回路ブロックであってもよい。例えば図７ではインターフェース回路１１０としてＭＰＵインターフェース回路が設けられているが、ＲＧＢインターフェース回路やシリアルインターフェース回路を更に設け、これらのＲＧＢインターフェース回路やシリアルインターフェース回路を、ポート番号により指定される宛先としてもよい。   7 shows an example in which the destination of the packet specified by the port number is the interface circuit 110 or the internal register circuit 348, but the destination of the packet specified by the port number is the interface circuit 110 or the internal register circuit 348. Circuit blocks other than the register circuit 348 may be used. For example, although an MPU interface circuit is provided as the interface circuit 110 in FIG. 7, an RGB interface circuit or a serial interface circuit may be further provided, and these RGB interface circuit or serial interface circuit may be designated as a destination specified by a port number. .

４．データ転送制御装置の動作
図８に本実施形態の動作を説明するフローチャートを示す。まずリンクコントローラ１００（クロック制御回路１０３）は、トランシーバ４０からのリンククロックイネーブル信号ＬＩＮＫＣＬＫＥＮがアクティブ（例えばハイレベル）か否かを判断する（ステップＳ１）。そしてＬＩＮＫＣＬＫＥＮがアクティブである場合には、クロックイネーブル信号ＢＵＦＣＬＫＥＮをアクティブにしてクロック信号ＢＵＦＣＬＫの供給を開始し、パケットのヘッダの解析を行う（ステップＳ２）。 4). Operation of Data Transfer Control Device FIG. 8 shows a flowchart for explaining the operation of this embodiment. First, the link controller 100 (clock control circuit 103) determines whether or not the link clock enable signal LINKCLKEN from the transceiver 40 is active (eg, high level) (step S1). If LINKCLKEN is active, the clock enable signal BUFCLKEN is activated to start supplying the clock signal BUFCLK, and the header of the packet is analyzed (step S2).

次にリンクコントローラ１００は、受信パケットが内部レジスタ３５０を宛先とするパケットか否かを、パケットの解析結果に基づき判断する（ステップＳ３）。そして内部レジスタ３５０を宛先とするパケットであった場合には、クロックイネーブル信号ＴＲＮＳＣＬＫＥＮをアクティブにしてクロック信号ＴＲＮＳＣＬＫの供給を開始し、内部レジスタ３５０へのアクセスを行う（ステップＳ４）。   Next, the link controller 100 determines whether the received packet is a packet destined for the internal register 350 based on the analysis result of the packet (step S3). If the packet is destined for the internal register 350, the clock enable signal TRNSCLKEN is activated to start supplying the clock signal TRNSCLK, and the internal register 350 is accessed (step S4).

次にリンクコントローラ１００は、内部レジスタ回路３４８の処理の終了信号ＲＥＧＥＮＤがアクティブになったか否かを判断する（ステップＳ５）。そしてＲＥＧＥＮＤがアクティブになった場合には、クロックイネーブル信号ＴＲＮＳＣＬＫＥＮを非アクティブ（例えばローレベル）にしてクロック信号ＴＲＮＳＣＬＫの供給を停止する（ステップＳ６）。そして次のパケットを受信しているか否かを判断し（ステップＳ７）、受信していた場合にはステップＳ３に戻る。   Next, the link controller 100 determines whether or not the processing end signal REGEND of the internal register circuit 348 becomes active (step S5). When REGEND becomes active, the clock enable signal TRNSCLKEN is deactivated (for example, low level), and the supply of the clock signal TRNSCLK is stopped (step S6). Then, it is determined whether or not the next packet has been received (step S7). If it has been received, the process returns to step S3.

ステップＳ３において、受信パケットが内部レジスタ３５０を宛先とするパケットではないと判断された場合には、表示ドライバ６のインターフェース回路１１０を宛先とするパケットか否かを、パケットの解析結果に基づき判断する（ステップＳ８）。そしてインターフェース回路１１０を宛先とするパケットであった場合には、クロックイネーブル信号ＩＦＣＬＫＥＮをアクティブにしてクロック信号ＩＦＣＬＫの供給を開始し、インターフェース回路１１０へのアクセスを行う（ステップＳ９）。   If it is determined in step S3 that the received packet is not a packet destined for the internal register 350, whether or not the packet is destined for the interface circuit 110 of the display driver 6 is determined based on the analysis result of the packet. (Step S8). If the packet is destined for the interface circuit 110, the clock enable signal IFCLKEN is activated, the supply of the clock signal IFCLK is started, and the interface circuit 110 is accessed (step S9).

次に、インターフェース回路１１０の処理の終了信号ＩＦＥＮＤがアクティブになったか否かを判断する（ステップＳ１０）。そしてＩＦＥＮＤがアクティブになった場合には、クロックイネーブル信号ＩＦＣＬＫＥＮを非アクティブにしてクロック信号ＩＦＣＬＫの供給を停止する（ステップＳ１１）。そして次のパケットを受信しているか否かを判断し（ステップＳ７）、受信していた場合にはステップＳ３に戻る。   Next, it is determined whether or not the processing end signal IFEND of the interface circuit 110 becomes active (step S10). When IFEND becomes active, the clock enable signal IFCLKEN is deactivated and the supply of the clock signal IFCLK is stopped (step S11). Then, it is determined whether or not the next packet has been received (step S7). If it has been received, the process returns to step S3.

ステップＳ７で次のパケットを受信していないと判断した場合には、パケットバッファ回路１０４の処理の終了信号ＢＵＦＥＮＤがアクティブになったか否かを判断する（ステップＳ１２）。そしてＢＵＦＥＮＤがアクティブになった場合には、クロックイネーブル信号ＢＵＦＣＬＫＥＮを非アクティブにしてクロック信号ＢＵＦＣＬＫの供給を停止する（ステップＳ１３）。   If it is determined in step S7 that the next packet has not been received, it is determined whether or not the processing end signal BUFEND of the packet buffer circuit 104 has become active (step S12). When BUFEND becomes active, the clock enable signal BUFCLKEN is deactivated and the supply of the clock signal BUFCLK is stopped (step S13).

ステップＳ７のような判断処理を行い、次のパケットを受信していないことを条件に終了信号ＢＵＦＥＮＤを判断するようにすれば、複数のパケットを継続して受信した場合にも、クロック信号のイネーブル制御を適正に行うことが可能になる。   If the end signal BUFEND is determined on condition that the next packet is not received by performing the determination process as in step S7, the clock signal enable is enabled even when a plurality of packets are continuously received. It becomes possible to perform control appropriately.

図９、図１０に本実施形態の動作を説明する信号波形図を示す。図９のＡ１に示すように、リンクコントローラ１００のトランシーバインターフェース回路１０２（クロック制御回路１０３）には、トランシーバ４０からのクロック信号ＬＩＮＫＣＬＫが、停止することなく供給されている。   9 and 10 are signal waveform diagrams for explaining the operation of this embodiment. As shown in A1 of FIG. 9, the clock signal LINKCLK from the transceiver 40 is supplied to the transceiver interface circuit 102 (clock control circuit 103) of the link controller 100 without stopping.

そして図９のＡ２に示すようにリンククロックイネーブル信号ＬＩＮＫＣＬＫＥＮがアクティブ（ハイレベル）になると、Ａ３に示すようにクロックイネーブル信号ＢＵＦＣＬＫＥＮがアクティブになり、Ａ４に示すようにパケットバッファ回路１０４へのクロック信号ＢＵＦＣＬＫの供給が開始する。その後に、Ａ５に示すようにバリッド信号ＲＸＶＡＬＩＤがアクティブになり、Ａ６に示すようにパケットデータＲＸＤＡＴＡやＲＸＣＯＤＥがトランシーバ４０から出力されて、パケットバッファ回路１０４に入力される。   When the link clock enable signal LINKCLKEN becomes active (high level) as indicated by A2 in FIG. 9, the clock enable signal BUFCLKEN becomes active as indicated by A3, and the clock signal to the packet buffer circuit 104 as indicated by A4. The supply of BUFCLK starts. After that, the valid signal RXVALID becomes active as indicated by A5, and the packet data RXDATA and RXCODE are output from the transceiver 40 and input to the packet buffer circuit 104 as indicated by A6.

このように本実施形態ではトランシーバ４０は、Ａ５に示すようにバリッド信号ＲＸＶＡＬＩＤをアクティブにする前のタイミングで、Ａ２に示すようにリンククロックイネーブル信号ＬＩＮＫＣＬＫＥＮをアクティブにしている。このようにすれば、Ａ４に示すようにクロック信号ＢＵＦＣＬＫがパケットバッファ回路１０４に適正に供給された後に、ＲＸＤＡＴＡ等がパケットバッファ回路１０４に入力されるようになる。これによりパケットバッファ回路１０４にＲＸＤＡＴＡ等を適正に書き込んで格納できるようになる。   As described above, in the present embodiment, the transceiver 40 activates the link clock enable signal LINKCLKEN as indicated by A2 at the timing before the valid signal RXVALID is activated as indicated by A5. In this way, RXDATA or the like is input to the packet buffer circuit 104 after the clock signal BUFCLK is properly supplied to the packet buffer circuit 104 as indicated by A4. As a result, RXDATA and the like can be properly written and stored in the packet buffer circuit 104.

次にパケットバッファ回路１０４のパケット解析回路１０８がパケットを解析する。そして図９のＡ７では、パケット（パケットデータ）の宛先が内部レジスタ３５０であると判断されたため、クロックイネーブル信号ＴＲＮＳＣＬＫＥＮがアクティブになり、Ａ８に示すようにレジスタ転送回路３４９へのクロック信号ＴＲＮＳＣＬＫの供給が開始する。そして内部レジスタ３５０へのアクセスの準備ができると、Ａ９に示すようにクロックイネーブル信号ＲＥＧＣＬＫＥＮがアクティブになる。これによりＡ１０に示すようにクロック信号ＲＥＧＣＬＫが１クロックだけアクティブになり、内部レジスタ３５０へのアクセス処理が行われる。   Next, the packet analysis circuit 108 of the packet buffer circuit 104 analyzes the packet. In A7 of FIG. 9, since it is determined that the destination of the packet (packet data) is the internal register 350, the clock enable signal TRNSCLKEN becomes active, and the supply of the clock signal TRNSCLK to the register transfer circuit 349 as indicated by A8. Starts. When the access to the internal register 350 is ready, the clock enable signal REGCLKEN becomes active as indicated by A9. As a result, as shown at A10, the clock signal REGCLK becomes active for one clock, and the access processing to the internal register 350 is performed.

そして内部レジスタ３５０へのアクセス処理が終了すると、Ａ１１に示すように終了信号ＲＥＧＥＮＤがアクティブになり、ＲＥＧＥＮＤのパルスが出力される。これによりＡ１２に示すように、クロックイネーブル信号ＴＲＮＳＣＬＫＥＮが非アクティブになり、クロック信号ＴＲＮＳＣＬＫの供給が停止する。   When the access processing to the internal register 350 ends, the end signal REGEND becomes active as indicated by A11, and a REGEND pulse is output. As a result, as indicated by A12, the clock enable signal TRNSCLKEN becomes inactive, and the supply of the clock signal TRNSCLK is stopped.

この時、次のパケットは受信していなく、パケット処理は終了しているため、Ａ１３に示すようにパケットバッファ回路１０４の終了信号ＢＵＦＥＮＤがアクティブになり、ＢＵＦＥＮＤのパルスが出力される。これによりＡ１４に示すように、クロックイネーブル信号ＢＵＦＣＬＫＥＮが非アクティブになり、クロック信号ＢＵＦＣＬＫの供給が停止する。なお図９では、パケット処理終了時に各回路ブロックに対して１クロック分だけクロック信号を供給し、同期リセットをかけている。   At this time, since the next packet has not been received and the packet processing has been completed, the end signal BUFEND of the packet buffer circuit 104 becomes active and a BUFEND pulse is output, as indicated by A13. As a result, as shown at A14, the clock enable signal BUFCLKEN becomes inactive, and the supply of the clock signal BUFCLK is stopped. In FIG. 9, at the end of packet processing, a clock signal is supplied to each circuit block for one clock to perform synchronous reset.

図１０では、Ｂ１に示すようにリンククロックイネーブル信号ＬＩＮＫＣＬＫＥＮがアクティブになると、Ｂ２に示すようにクロックイネーブル信号ＢＵＦＣＬＫＥＮがアクティブになり、Ｂ３に示すようにパケットバッファ回路１０４へのクロック信号ＢＵＦＣＬＫの供給が開始する。   In FIG. 10, when the link clock enable signal LINKCLKEN becomes active as indicated by B1, the clock enable signal BUFCLKEN becomes active as indicated by B2, and the supply of the clock signal BUFCLK to the packet buffer circuit 104 is indicated as indicated by B3. Start.

そして図１０のＢ４では、パケット解析回路１０８がパケットを解析し、パケットの宛先がインターフェース回路１１０であると判断されたため、クロックイネーブル信号ＩＦＣＬＫＥＮがアクティブになり、Ｂ５に示すようにインターフェース回路１１０へのクロック信号ＩＦＣＬＫの供給が開始する。そしてインターフェース回路１１０へのアクセス処理が終了すると、Ｂ６に示すように終了信号ＩＦＥＮＤがアクティブになってＩＦＥＮＤのパルスが出力される。これによりＢ７に示すように、クロックイネーブル信号ＩＦＣＬＫＥＮが非アクティブになり、インターフェース回路１１０へのクロック信号ＩＦＣＬＫの供給が停止する。   In B4 of FIG. 10, since the packet analysis circuit 108 analyzes the packet and determines that the destination of the packet is the interface circuit 110, the clock enable signal IFCLKEN becomes active, and the connection to the interface circuit 110 as shown in B5. Supply of the clock signal IFCLK is started. When the access process to the interface circuit 110 ends, the end signal IFEND becomes active as shown in B6, and an IFEND pulse is output. As a result, as indicated by B7, the clock enable signal IFCLKEN becomes inactive, and the supply of the clock signal IFCLK to the interface circuit 110 is stopped.

この時、引き続き次のパケットの受信中であり、パケット処理は終了していないため、パケットバッファ回路１０４の終了信号ＢＵＦＥＮＤのパルスは出力されない。そして図９のＢ８では、パケット解析回路１０８がパケットを解析し、パケットの宛先がインターフェース回路１１０であると判断されたため、クロックイネーブル信号ＩＦＣＬＫＥＮがアクティブになり、Ｂ９に示すようにクロック信号ＩＦＣＬＫの供給が開始する。そしてインターフェース回路１１０へのアクセス処理が終了すると、Ｂ１０に示すように終了信号ＩＦＥＮＤのパルスが出力される。これによりＢ１１に示すように、クロックイネーブル信号ＩＦＣＬＫＥＮが非アクティブになり、インターフェース回路１１０へのクロック信号ＩＦＣＬＫの供給が停止する。   At this time, since the next packet is being received and packet processing has not ended, the pulse of the end signal BUFEND of the packet buffer circuit 104 is not output. In B8 of FIG. 9, since the packet analysis circuit 108 analyzes the packet and determines that the destination of the packet is the interface circuit 110, the clock enable signal IFCLKEN becomes active, and the supply of the clock signal IFCLK is supplied as shown in B9. Starts. When the access process to the interface circuit 110 is completed, a pulse of the end signal IFEND is output as shown at B10. As a result, as shown in B11, the clock enable signal IFCLKEN becomes inactive, and the supply of the clock signal IFCLK to the interface circuit 110 is stopped.

この時、次のパケットは受信していなく、パケット処理は終了しているため、Ｂ１２に示すように終了信号ＢＵＦＥＮＤのパルスが出力される。これによりＢ１３に示すように、クロックイネーブル信号ＢＵＦＣＬＫＥＮが非アクティブになり、クロック信号ＢＵＦＣＬＫの供給が停止する。なお図１０では、パケット処理終了時に各回路ブロックに対して１クロック分だけクロック信号を供給し、同期リセットをかけている。   At this time, since the next packet has not been received and the packet processing has ended, a pulse of the end signal BUFEND is output as shown at B12. As a result, as shown at B13, the clock enable signal BUFCLKEN becomes inactive, and the supply of the clock signal BUFCLK is stopped. In FIG. 10, at the end of packet processing, a clock signal is supplied to each circuit block for one clock to perform a synchronous reset.

以上のように本実施形態によれば、受信パケットに含まれる情報（ポート番号等）に基づいて、各回路ブロックへのクロック信号の供給開始が制御される。従って、図１のように、ホストデバイス５に対してデータ転送制御装置３０が直接接続されていないようなシステム構成であっても、各回路ブロックへのクロック信号供給の最適な制御が可能になる。従って、高速シリアル転送を行うデータ転送制御装置３０の消費電力を低減でき、データ転送制御装置３０が組み込まれる電子機器の省電力化を図れる。   As described above, according to the present embodiment, the supply start of the clock signal to each circuit block is controlled based on the information (port number and the like) included in the received packet. Accordingly, even in a system configuration in which the data transfer control device 30 is not directly connected to the host device 5 as shown in FIG. 1, it is possible to optimally control the clock signal supply to each circuit block. . Therefore, the power consumption of the data transfer control device 30 that performs high-speed serial transfer can be reduced, and the power saving of the electronic device in which the data transfer control device 30 is incorporated can be achieved.

５．差動信号によるデータ転送方式
次に図１１を用いて本実施形態のシリアル転送手法の一例について説明する。図１１においてＤＴＯ＋、ＤＴＯ−はホスト側（データ転送制御装置１０）がターゲット側（データ転送制御装置３０）に出力するデータ（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホスト側がターゲット側に供給するクロックである。ホスト側はＣＬＫ＋／−のエッジ（例えば立ち上がりエッジ又は立ち下がりエッジ）に同期してＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図１１では、ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ（Phase Locked Loop）回路１２は（広義にはクロック生成回路）はホスト側に設けられ、ターゲット側には設けられていない。 5. Data Transfer Method Using Differential Signal Next, an example of the serial transfer method of this embodiment will be described with reference to FIG. In FIG. 11, DTO + and DTO- are data (OUT data) output from the host side (data transfer control device 10) to the target side (data transfer control device 30). CLK + and CLK− are clocks supplied from the host side to the target side. The host side outputs DTO +/− in synchronization with the CLK +/− edge (for example, rising edge or falling edge). Therefore, the target side can sample and capture DTO +/− using CLK +/−. Further, in FIG. 11, the target side operates based on the clock CLK +/− supplied from the host side. That is, CLK +/− becomes the system clock on the target side. Therefore, the PLL (Phase Locked Loop) circuit 12 (clock generation circuit in a broad sense) is provided on the host side, and is not provided on the target side.

ＤＴＩ＋、ＤＴＩ−はターゲット側がホスト側に出力するデータ（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲット側がホスト側に供給するストローブ（広義にはクロック）である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジ（例えば立ち上がりエッジ又は立ち下がりエッジ）に同期してＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。   DTI + and DTI- are data (IN data) output from the target side to the host side. STB + and STB- are strobes (clocks in a broad sense) supplied from the target side to the host side. The target side generates and outputs STB +/− based on CLK +/− supplied from the host side. The target side outputs DTI +/− in synchronization with the STB +/− edge (for example, rising edge or falling edge). Therefore, the host side can sample and capture DTI +/− using STB +/−.

ＤＴＯ＋／−、ＣＬＫ＋／−、ＤＴＩ＋／−、ＳＴＢ＋／−の各々は、トランスミッタ回路（ドライバ回路）がこれらの各々に対応する差動信号線（Differential Signal Lines）を例えば電流駆動（又は電圧駆動）することにより送信される。なお、より高速な転送を実現するためには、ＤＴＯ＋／−、ＤＴＩ＋／−の各差動信号線を２ペア以上設ければよい。   In each of DTO +/−, CLK +/−, DTI +/−, and STB +/−, a transmitter circuit (driver circuit), for example, drives differential signal lines (Differential Signal Lines) corresponding to each of these, for example, current drive (or voltage drive) To be transmitted. In order to realize faster transfer, two or more pairs of DTO +/− and DTI +/− differential signal lines may be provided.

ホスト側のトランシーバ２０は、ＯＵＴ転送用（広義にはデータ転送用）、クロック転送用のトランスミッタ回路２２、２４や、ＩＮ転送用（広義にはデータ転送用）、ストローブ転送用（広義にはクロック転送用）のレシーバ回路２６、２８を含む。ターゲット側のトランシーバ４０は、ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４や、ＩＮ転送用、ストローブ転送用のトランスミッタ回路４６、４８を含む。なおこれらの回路ブロックの一部を含まない構成としてもよい。   The transceiver 20 on the host side includes transmitter circuits 22 and 24 for OUT transfer (data transfer in a broad sense) and clock transfer, IN transfer (data transfer in a broad sense), and strobe transfer (clock in a broad sense). (Receiver) receiver circuits 26 and 28 are included. The target-side transceiver 40 includes receiver circuits 42 and 44 for OUT transfer and clock transfer, and transmitter circuits 46 and 48 for IN transfer and strobe transfer. Note that a configuration in which some of these circuit blocks are not included may be employed.

ＯＵＴ転送用、クロック転送用のトランスミッタ回路２２、２４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線を電流駆動することでＤＴＯ＋／−、ＣＬＫ＋／−を送信する。ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＯ＋／−、ＣＬＫ＋／−を受信する。   The transmitter circuits 22 and 24 for OUT transfer and clock transfer transmit DTO +/− and CLK +/− by driving the differential signal lines of DTO +/− and CLK +/−, respectively. The receiver circuits 42 and 44 for OUT transfer and clock transfer perform current / voltage conversion based on the current flowing through the differential signal lines of DTO +/− and CLK +/−, respectively, and are obtained by current / voltage conversion. By performing a comparison process (differential amplification process) of the differential voltage signals (first and second voltage signals), DTO +/− and CLK +/− are received.

ＩＮ転送用、クロック転送用のトランスミッタ回路４６、４８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線を電流駆動することでＤＴＩ＋／−、ＳＴＢ＋／−を送信する。ＩＮ転送用、ストローブ転送用のレシーバ回路２６、２８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＩ＋／−、ＳＴＢ＋／−を受信する。   The IN transfer and clock transfer transmitter circuits 46 and 48 transmit DTI +/− and STB +/− by driving the differential signal lines of DTI +/− and STB +/−, respectively. The IN transfer and strobe transfer receiver circuits 26 and 28 perform current / voltage conversion based on currents flowing through the differential signal lines of DTI +/− and STB +/−, respectively, and are obtained by current / voltage conversion. By performing a comparison process (differential amplification process) of the differential voltage signals (first and second voltage signals), DTI +/− and STB +/− are received.

６．電子機器
図１２に本実施形態の電子機器の構成例を示す。この電子機器は本実施形態で説明したデータ転送制御装置５０２、５１２、５１４、５２０、５３０を含む。またベースバンドエンジン５００（広義には通信デバイス）、アプリケーションエンジン５１０（広義にはプロセッサ）、カメラ５４０（広義には撮像デバイス）、或いはＬＣＤ５５０（広義には表示デバイス）を含む。なおこれらの一部を省略する構成としてもよい。この構成によればカメラ機能とＬＣＤ（Liquid Crystal Display）の表示機能を有する携帯電話機などを実現できる。但し本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、或いは携帯型情報端末など種々の電子機器に適用できる。 6). Electronic Device FIG. 12 shows a configuration example of the electronic device of this embodiment. This electronic device includes the data transfer control devices 502, 512, 514, 520, and 530 described in the present embodiment. Further, it includes a baseband engine 500 (a communication device in a broad sense), an application engine 510 (a processor in a broad sense), a camera 540 (an imaging device in a broad sense), or an LCD 550 (a display device in a broad sense). Note that some of these may be omitted. According to this configuration, a mobile phone having a camera function and an LCD (Liquid Crystal Display) display function can be realized. However, the electronic device of this embodiment is not limited to a mobile phone, and can be applied to various electronic devices such as a digital camera, a PDA, an electronic notebook, an electronic dictionary, or a portable information terminal.

図１２に示すようにベースバンドエンジン５００に設けられたホスト側のデータ転送制御装置５０２と、アプリケーションエンジン５１０（グラフィックエンジン）に設けられたターゲット側のデータ転送制御装置５１２との間で、本実施形態で説明したシリアル転送が行われる。またアプリケーションエンジン５１０に設けられたホスト側のデータ転送制御装置５１４と、カメラインターフェース回路５２２を含むデータ転送制御装置５２０や、ＬＣＤインターフェース回路５３２を含むデータ転送制御装置５３０との間でも、本実施形態で説明したシリアル転送が行われる。なおベースバンドエンジン５００とアプリケーションエンジン５１０を同一のハードウェア（ＣＰＵ等）で実現してもよい。   As shown in FIG. 12, the host-side data transfer control device 502 provided in the baseband engine 500 and the target-side data transfer control device 512 provided in the application engine 510 (graphic engine) The serial transfer described in the embodiment is performed. The present embodiment also includes a host-side data transfer control device 514 provided in the application engine 510, a data transfer control device 520 including a camera interface circuit 522, and a data transfer control device 530 including an LCD interface circuit 532. The serial transfer described in (1) is performed. Note that the baseband engine 500 and the application engine 510 may be realized by the same hardware (CPU or the like).

図１２の構成によれば、従来の電子機器に比べて、ＥＭＩノイズを低減できる。またデータ転送制御装置の小規模化、省電力化を実現することで、電子機器の更なる省電力化を図れる。また電子機器が携帯電話機である場合には、携帯電話機の接続部分（ヒンジ部分）に通る信号線をシリアル信号線にすることが可能になり、実装の容易化を図れる。   According to the configuration of FIG. 12, EMI noise can be reduced as compared with the conventional electronic device. Further, by realizing a reduction in the size and power consumption of the data transfer control device, it is possible to further reduce the power consumption of the electronic device. When the electronic device is a mobile phone, the signal line passing through the connection portion (hinge portion) of the mobile phone can be a serial signal line, and the mounting can be facilitated.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（相手側データ転送制御装置、デバイス等）と共に記載された用語（ホスト側データ転送制御装置、表示ドライバ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。   Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, in the specification or drawings, terms (host-side data transfer control device, display driver, etc.) described at least once together with different terms (other party data transfer control device, device, etc.) in a broader sense or the same meaning are used in the specification. Alternatively, the different terms can be used in any place in the drawings.

またデータ転送制御装置や電子機器の構成や動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。例えばクロック信号のイネーブル制御手法、パケットの宛先の決定手法、シリアル転送手法、インターフェース信号の生成手法等は、本実施形態で説明された手法に限定されるものではない。   Further, the configuration and operation of the data transfer control device and the electronic device are not limited to those described in the present embodiment, and various modifications can be made. For example, a clock signal enable control method, a packet destination determination method, a serial transfer method, an interface signal generation method, and the like are not limited to the methods described in this embodiment.

本実施形態のデータ転送制御装置及びそのシステム構成例。The data transfer control apparatus of this embodiment, and its system structural example. 図２（Ａ）（Ｂ）はＲＧＢインターフェース信号の信号波形例。2A and 2B are signal waveform examples of RGB interface signals. 図３（Ａ）（Ｂ）はＭＰＵインターフェース信号の信号波形例。3A and 3B show signal waveform examples of MPU interface signals. 図４（Ａ）（Ｂ）はパケットのフォーマット例。4A and 4B show packet format examples. 図５（Ａ）（Ｂ）はパケットのフォーマット例。5A and 5B show packet format examples. 図６（Ａ）（Ｂ）は比較例の説明図。6A and 6B are explanatory diagrams of a comparative example. 本実施形態のデータ転送制御装置の構成例。1 is a configuration example of a data transfer control device according to the present embodiment. 本実施形態の動作を説明するフローチャート。The flowchart explaining operation | movement of this embodiment. 本実施形態の動作を説明する信号波形図。The signal waveform diagram explaining operation | movement of this embodiment. 本実施形態の動作を説明する信号波形図。The signal waveform diagram explaining operation | movement of this embodiment. 本実施形態のシリアル転送の説明図。Explanatory drawing of the serial transfer of this embodiment. 電子機器の構成例。Configuration example of an electronic device.

符号の説明Explanation of symbols

５ ホストデバイス、６ 表示ドライバ、７ 表示パネル、
１０ ホスト側データ転送制御装置、２０ トランシーバ、
３０ ターゲット側データ転送制御装置、４０ トランシーバ、
４９ リンクインターフェース回路、９０ リンクコントローラ、
９２ インターフェース回路、１００ リンクコントローラ、
１０２ トランシーバインターフェース回路、１０４ パケットバッファ回路、
１０５、１０６ パケットバッファ、１０７ マルチプレクサ、
１０８ パケット解析回路、１０９ パケット生成回路、
１１０ インターフェース回路、１１２ 信号ジェネレータ、
２４８ 内部レジスタ回路、２５０ 内部レジスタ、３４８ 内部レジスタ回路、
３４９ レジスタ転送回路、３５０ 内部レジスタ、
5 Host device, 6 Display driver, 7 Display panel,
10 Host side data transfer control device, 20 Transceiver,
30 target side data transfer control device, 40 transceiver,
49 link interface circuit, 90 link controller,
92 interface circuit, 100 link controller,
102 transceiver interface circuit, 104 packet buffer circuit,
105, 106 packet buffer, 107 multiplexer,
108 packet analysis circuit, 109 packet generation circuit,
110 interface circuit, 112 signal generator,
248 internal register circuit, 250 internal register, 348 internal register circuit,
349 register transfer circuit, 350 internal register,

Claims (13)

相手側データ転送制御装置とシリアルバスを介してデータ転送を行うためのデータ転送制御装置であって、
シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、
前記トランシーバを制御するリンクコントローラとを含み、
前記リンクコントローラは、
前記トランシーバからリンククロック信号とリンククロックイネーブル信号とパケットデータを受け、前記リンククロックイネーブル信号がアクティブになった場合に、前記パケットデータが格納されるパケットバッファ回路へのクロック信号の供給を開始し、パケットの解析を行うことを特徴とするデータ転送制御装置。 A data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus,
A transceiver for receiving data from the counterpart data transfer control device via a serial bus;
A link controller for controlling the transceiver,
The link controller
Receiving a link clock signal, a link clock enable signal and packet data from the transceiver, and when the link clock enable signal becomes active, starts supplying a clock signal to a packet buffer circuit in which the packet data is stored; A data transfer control device for analyzing a packet. 請求項１において、
前記トランシーバは、
前記リンクコントローラに出力するパケットデータが有効か否かを示すバリッド信号をアクティブにする前のタイミングで、前記リンククロックイネーブル信号をアクティブにすることを特徴とするデータ転送制御装置。 In claim 1,
The transceiver is
The data transfer control device, wherein the link clock enable signal is activated at a timing before a valid signal indicating whether packet data output to the link controller is valid or not is activated. 請求項１又は２において、
前記リンクコントローラは、
前記パケットバッファ回路から、前記パケットバッファ回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記パケットバッファ回路へのクロック信号の供給を停止することを特徴とするデータ転送制御装置。 In claim 1 or 2,
The link controller
Data transfer control characterized by receiving a processing end signal of the packet buffer circuit from the packet buffer circuit and stopping the supply of a clock signal to the packet buffer circuit when the end signal becomes active apparatus. 請求項１乃至３のいずれかにおいて、
インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路を含み、
前記リンクコントローラは、
パケットの宛先が前記インターフェース回路であるとパケットの解析結果に基づき判断した場合に、前記インターフェース回路へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 In any one of Claims 1 thru | or 3,
Including an interface circuit that performs interface processing with a device connected to the interface bus;
The link controller
A data transfer control device, which starts supply of a clock signal to the interface circuit when it is determined based on a packet analysis result that the destination of the packet is the interface circuit. 請求項４において、
前記リンクコントローラは、
前記インターフェース回路から、前記インターフェース回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記インターフェース回路へのクロック信号の供給を停止することを特徴とするデータ転送制御装置。 In claim 4,
The link controller
A data transfer control device, wherein the data transfer control device receives a processing end signal of the interface circuit from the interface circuit and stops supplying a clock signal to the interface circuit when the end signal becomes active. 請求項１乃至５のいずれかにおいて、
データ転送制御装置の制御情報が設定される内部レジスタを有する内部レジスタ回路を含み、
前記リンクコントローラは、
パケットの宛先が前記内部レジスタであるとパケットの解析結果に基づき判断した場合に、前記内部レジスタ回路へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 In any one of Claims 1 thru | or 5,
Including an internal register circuit having an internal register in which control information of the data transfer control device is set;
The link controller
A data transfer control device, which starts supply of a clock signal to the internal register circuit when it is determined based on a packet analysis result that the destination of the packet is the internal register. 請求項６において、
前記リンクコントローラは、
前記内部レジスタ回路から、前記内部レジスタ回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記内部レジスタ回路へのクロック信号の供給を停止することを特徴とするデータ転送制御装置。 In claim 6,
The link controller
A data transfer control characterized by receiving a processing end signal of the internal register circuit from the internal register circuit and stopping the supply of a clock signal to the internal register circuit when the end signal becomes active apparatus. 請求項６又は７において、
インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路を含み、
前記内部レジスタには、
前記インターフェース回路から出力されるインターフェース信号の信号形式を規定するためのインターフェース情報が設定されることを特徴とするデータ転送制御装置。 In claim 6 or 7,
Including an interface circuit that performs interface processing with a device connected to the interface bus;
The internal register includes
An interface information for defining a signal format of an interface signal output from the interface circuit is set. 請求項８において、
シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットに基づいて、前記内部レジスタに前記インターフェース情報が設定されることを特徴とするデータ転送制御装置。 In claim 8,
The data transfer control device, wherein the interface information is set in the internal register based on a packet transferred from the counterpart data transfer control device via a serial bus. 請求項１乃至９のいずれかにおいて、
シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含み、
前記リンクコントローラは、
前記ポート番号フィールドに設定された前記ポート番号に基づいて、パケットの宛先を決定し、決定された宛先へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 In any one of Claims 1 thru | or 9,
A packet transferred from the counterpart data transfer control device via the serial bus includes a port number field for setting a port number;
The link controller
A data transfer control device, wherein a destination of a packet is determined based on the port number set in the port number field, and supply of a clock signal to the determined destination is started. 相手側データ転送制御装置とシリアルバスを介してデータ転送を行うためのデータ転送制御装置であって、
シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、
前記トランシーバを制御するリンクコントローラと、
インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路と、
データ転送制御装置の制御情報が設定される内部レジスタを有する内部レジスタ回路とを含み、
前記リンクコントローラは、
パケットの宛先が前記インターフェース回路であるとパケットの解析結果に基づき判断した場合には、前記インターフェース回路へのクロック信号の供給を開始し、パケットの宛先が前記内部レジスタであるとパケットの解析結果に基づき判断した場合には、前記内部レジスタ回路へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 A data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus,
A transceiver for receiving data from the counterpart data transfer control device via a serial bus;
A link controller for controlling the transceiver;
An interface circuit for performing an interface process with a device connected to the interface bus;
An internal register circuit having an internal register in which control information of the data transfer control device is set,
The link controller
When it is determined that the destination of the packet is the interface circuit based on the analysis result of the packet, supply of the clock signal to the interface circuit is started, and when the destination of the packet is the internal register, the packet analysis result When the determination is made based on the data transfer control device, the clock signal supply to the internal register circuit is started. 相手側データ転送制御装置とシリアルバスを介してデータ転送を行うためのデータ転送制御装置であって、
シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、
前記トランシーバを制御するリンクコントローラとを含み、
シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含み、
前記リンクコントローラは、
前記ポート番号フィールドに設定された前記ポート番号に基づいて、パケットの宛先を決定し、決定された宛先へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 A data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus,
A transceiver for receiving data from the counterpart data transfer control device via a serial bus;
A link controller for controlling the transceiver,
A packet transferred from the counterpart data transfer control device via the serial bus includes a port number field for setting a port number;
The link controller
A data transfer control device, wherein a destination of a packet is determined based on the port number set in the port number field, and supply of a clock signal to the determined destination is started. 請求項１乃至１２のいずれかに記載のデータ転送制御装置と、
通信デバイス、プロセッサ、撮像デバイス、及び表示デバイスの少なくとも１つとを含むことを特徴とする電子機器。
A data transfer control device according to any one of claims 1 to 12,
An electronic apparatus comprising: at least one of a communication device, a processor, an imaging device, and a display device.
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* Cited by examiner, † Cited by third party
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JP2013092915A (en) * 2011-10-26 2013-05-16 Fujitsu Ltd Semiconductor device and method for controlling power consumption of semiconductor device

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