JP2007013429A - Driving circuit, driving device and ink jet head - Google Patents

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周平 鶸田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a driving circuit for eliminating such a fear that a power supply voltage is deteriorated even when a plurality of driving circuits are installed by reducing the peak value of flowing currents, and to provide a driving device equipped with those driving circuit, and to provide an ink jet head for driving a piezoelectric element by the driving device where the peak value of currents is small, and for surely applying a desired voltage to the piezoelectric element without deteriorating a driving voltage to be applied to the piezoelectric element. <P>SOLUTION: In this driving device, PMOS transistors P1, P2 and P3 connected in parallel and NMOS transistors N1, N2 and N3 connected in parallel are serially connected between a VDD2 terminal 61 and a VSS terminal 64. For example, when a VDD2 is applied to a load connected to a driving voltage output terminal 71, the PMOS transistor P1 is turned on, and then the potential of a driving voltage output terminal 71 is compared by comparators 65 and 66, and PMOS transistors P2 and P3 are successively turned on according to the comparing result. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、圧電素子などの容量性負荷を駆動する駆動回路、特にインクジェットプリンタにてインクを吐出するための圧力を発生する圧電素子を駆動する駆動回路に関し、また駆動回路を複数備える駆動装置に関する。更には、この駆動装置を備えるインクジェットヘッドに関する。   The present invention relates to a drive circuit that drives a capacitive load such as a piezoelectric element, and more particularly to a drive circuit that drives a piezoelectric element that generates pressure for ejecting ink in an inkjet printer, and to a drive device that includes a plurality of drive circuits. . Furthermore, the present invention relates to an ink jet head provided with this driving device.

インクジェットプリンタにおいては、シアン、マゼンタ、イエロー及びブラック等の複数のインクカートリッジを用いてカラー印刷が行われており、複数のインクカートリッジから供給されるインクは、インクジェットヘッドに形成された複数の吐出口から、圧電素子が発する圧力によって噴出するようにしてある。   In an inkjet printer, color printing is performed using a plurality of ink cartridges such as cyan, magenta, yellow, and black, and the ink supplied from the plurality of ink cartridges is a plurality of ejection openings formed in the inkjet head. Therefore, the liquid is ejected by the pressure generated by the piezoelectric element.

圧電素子は、複数のインクの吐出口に対応して、駆動電圧を印加するための複数の個別端子を有しており、駆動用のＩＣから各個別端子へ駆動電圧が与えられる。駆動用のＩＣには圧電素子の個別端子の数と同数の駆動回路が備えてあり、従来の駆動回路は、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタという）及びＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという）を各１つずつ直列に接続したＣＭＯＳインバータ型の回路であった。   The piezoelectric element has a plurality of individual terminals for applying a driving voltage corresponding to a plurality of ink ejection ports, and the driving voltage is applied from the driving IC to each individual terminal. The driving IC includes the same number of driving circuits as the number of individual terminals of the piezoelectric element. Conventional driving circuits include P-channel MOS transistors (hereinafter referred to as PMOS transistors) and N-channel MOS transistors (hereinafter referred to as NMOS transistors). Are CMOS inverter type circuits connected in series one by one.

しかし、近年においては、印刷の品質を向上させるために、インクを吐出する吐出口の数が増加しており、これに対応して駆動用のＩＣに備えられる駆動回路の数が増加している。多くの駆動回路が同時に動作する場合、動作に伴って流れる電流のピーク値が大きく、これにより電源電圧の低下が発生し、回路の誤動作又はラッチアップ等が発生する虞があり、電源電圧が低下しないように電源の配線を太くする必要があるため、駆動用のＩＣが大型化するという問題がある。   However, in recent years, in order to improve the quality of printing, the number of ejection openings for ejecting ink has increased, and the number of drive circuits provided in the drive IC has increased accordingly. . When many drive circuits operate simultaneously, the peak value of the current that flows along with the operation is large, which may cause a decrease in power supply voltage, which may cause malfunction of the circuit or latch-up, and the power supply voltage decreases. Therefore, there is a problem that the driving IC is increased in size because the power supply wiring needs to be thickened.

特許文献１においては、しきい値がそれぞれに異なる複数のＰＭＯＳトランジスタを並列に接続し、しきい値がそれぞれに異なる複数のＮＭＯＳトランジスタを並列に接続し、並列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを電源電位及び接地電位の間に直列に接続したＣＭＯＳインバータ回路が提案されている。複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値を異なるものとすることで、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオンするタイミングをずらし、電流のピーク値を小さくすることができる。   In Patent Document 1, a plurality of PMOS transistors having different threshold values are connected in parallel, a plurality of NMOS transistors having different threshold values are connected in parallel, and a PMOS transistor and an NMOS transistor connected in parallel A CMOS inverter circuit has been proposed in which are connected in series between a power supply potential and a ground potential. By making the threshold values of the plurality of PMOS transistors and NMOS transistors different, the turn-on timing of the PMOS transistors and NMOS transistors can be shifted, and the peak value of the current can be reduced.

また、特許文献２においては、並列に接続された複数のＭＯＳトランジスタの各ゲート電極に、時間差をつけたゲート信号を与えて、オンするＭＯＳトランジスタを次第に増加させることで、電流のピーク値を小さくすることができるＭＯＳ半導体装置が提案されている。時間差をつけたゲート信号は、シフトレジスタを利用した回路、又は抵抗及び容量の時定数による遅延を利用した回路から出力する。
特開平５−１１０４１９号公報 特開平８−３２０６４号公報 In Patent Document 2, a gate signal with a time difference is given to each gate electrode of a plurality of MOS transistors connected in parallel to gradually increase the number of MOS transistors to be turned on, thereby reducing the current peak value. A MOS semiconductor device that can be used has been proposed. The gate signal with a time difference is output from a circuit using a shift register or a circuit using a delay due to a time constant of resistance and capacitance.
JP-A-5-110419 Japanese Patent Laid-Open No. 8-32064

しかしながら、特許文献１に記載のＣＭＯＳインバータ回路は、しきい値の異なる複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが必要であるため、製造工程が複雑化するという問題がある。また、トランジスタのしきい値は製造上のバラツキが発生しやすいため、しきい値のバラツキにより所望の性能が得られない虞がある。   However, the CMOS inverter circuit described in Patent Document 1 requires a plurality of PMOS transistors and NMOS transistors having different threshold values, and thus has a problem that the manufacturing process becomes complicated. Further, the threshold value of the transistor is likely to vary in manufacturing, so that desired performance may not be obtained due to the variation in threshold value.

また、特許文献２に記載のＭＯＳ半導体装置は、複数のＭＯＳトランジスタをオンするためのゲート信号を、シフトレジスタを用いた回路又は時定数を利用した回路により出力するため、電源電圧値又は温度等の動作条件に対して、常に最適なタイミングで複数のＭＯＳトランジスタをオンできるものではない。   The MOS semiconductor device described in Patent Document 2 outputs a gate signal for turning on a plurality of MOS transistors by a circuit using a shift register or a circuit using a time constant. For these operating conditions, it is not always possible to turn on a plurality of MOS transistors at an optimal timing.

インクジェットプリンタにおいては、インクジェットヘッドの温度に応じて駆動回路が出力する駆動電圧の電圧値を変更することがあり、駆動電圧の電圧値が変わった場合には、駆動電圧の立ち上がり時間及び立ち下がり時間等が変化するため、複数のトランジスタをオンするタイミングは、駆動電圧に応じた最適なタイミングであることが望まれる。   In an inkjet printer, the voltage value of the drive voltage output from the drive circuit may be changed according to the temperature of the inkjet head, and when the voltage value of the drive voltage changes, the rise time and fall time of the drive voltage Therefore, it is desirable that the timing for turning on the plurality of transistors is an optimum timing according to the driving voltage.

本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、並列に接続されたスイッチング素子を順次オンしていく構成とすることにより、流れる電流のピーク値を小さくすることができ、複数個を設けた場合であっても電源電圧が低下する虞のない駆動回路を提供することにある。   The present invention has been made in view of such circumstances, and its object is to reduce the peak value of the flowing current by sequentially turning on switching elements connected in parallel. An object of the present invention is to provide a driving circuit that can reduce the power supply voltage even when a plurality of the driving circuits are provided.

また本発明の他の目的とするところは、出力端子の電位に応じて、並列に接続されたスイッチング素子を順次オンしていく構成とすることにより、出力電圧の立ち上がり及び立ち下がりに応じた最適なタイミングで、スイッチング素子をオンすることができる駆動回路を提供することにある。   Another object of the present invention is that the switching elements connected in parallel are sequentially turned on in accordance with the potential of the output terminal, so that the optimum according to the rise and fall of the output voltage is achieved. An object of the present invention is to provide a drive circuit that can turn on a switching element at a proper timing.

また本発明の他の目的とするところは、駆動電圧の供給源の電圧を分圧した分圧点の電位と出力端子の電位とを比較器を用いて比較し、比較結果に応じて複数のスイッチング素子をオンする構成とすることにより、出力端子から出力される駆動電圧の電圧値を変更する場合に、最適なタイミングでスイッチング素子をオンすることができ、流れる電流のピーク値を小さくできる駆動回路を提供することにある。   Another object of the present invention is to compare the potential of the voltage dividing point obtained by dividing the voltage of the supply source of the drive voltage with the potential of the output terminal using a comparator, and a plurality of the potentials according to the comparison result. By switching on the switching element, when changing the voltage value of the drive voltage output from the output terminal, the switching element can be turned on at the optimal timing, and the driving can reduce the peak value of the flowing current. It is to provide a circuit.

また本発明の他の目的とするところは、駆動電圧の供給源の電圧を複数に分圧し、複数の分圧点の電位と出力端子の電位とを複数の比較器を用いて比較し、複数のスイッチング素子をそれぞれ順次オンする構成とすることにより、流れる電流を複数のスイッチング素子に分散でき、電流のピーク値をより小さくできる駆動回路を提供することにある。   Another object of the present invention is to divide the voltage of the supply source of the driving voltage into a plurality of voltages, compare the potential at the plurality of voltage dividing points with the potential at the output terminal using a plurality of comparators. It is an object of the present invention to provide a drive circuit that can disperse a flowing current to a plurality of switching elements and can further reduce the peak value of the current.

また本発明の他の目的とするところは、並列に接続された複数のスイッチング素子を、例えばタイマ又はＲＣの時定数等による時間的な遅れをもってオンしていくことにより、予め定められたタイミングで確実に複数のスイッチング素子を順次オンすることができる駆動回路を提供することにある。   Another object of the present invention is to turn on a plurality of switching elements connected in parallel with a time delay due to a timer or RC time constant, for example, at a predetermined timing. An object of the present invention is to provide a drive circuit that can sequentially turn on a plurality of switching elements reliably.

また本発明の他の目的とするところは、複数のスイッチング素子を順次オンする制御部を有する駆動回路を複数備え、信号生成回路からの制御信号に応じて動作させる構成とすることにより、各駆動回路の電流ピーク値を確実に小さくすることができ、全体の電流ピーク値を小さくできる駆動装置を提供することにある。   Another object of the present invention is to provide a plurality of drive circuits having a control unit for sequentially turning on a plurality of switching elements, and to operate each drive according to a control signal from a signal generation circuit. An object of the present invention is to provide a drive device that can reliably reduce the current peak value of a circuit and reduce the overall current peak value.

また本発明の他の目的とするところは、スイッチング素子を順次オンするための制御部を有する駆動回路を備え、制御部を有しないその他の複数の駆動回路にそれぞれ制御部からの制御信号を与えて、その他の駆動回路のスイッチング素子をオンする構成とすることにより、複数の駆動回路全てが制御部を備える場合と比較して、回路規模を小さくすることができる駆動装置を提供することにある。   Another object of the present invention is to provide a drive circuit having a control unit for sequentially turning on the switching elements, and to supply a control signal from the control unit to each of a plurality of other drive circuits not having the control unit. Thus, it is an object of the present invention to provide a driving device capable of reducing the circuit scale by turning on the switching elements of other driving circuits as compared with the case where all of the plurality of driving circuits include a control unit. .

また本発明の他の目的とするところは、駆動電圧供給側のスイッチング素子がオンし、駆動電圧が出力されている状態から、接地電位側のスイッチがオンし、出力端子が接地電位である状態へ移行する場合、又はこの逆の場合に、全てのスイッチング素子をオフした後で、状態の移行を行う構成とすることにより、駆動電圧供給側及び接地電位側の両スイッチング素子がオンして、駆動電圧の供給源から接地電位へ貫通電流が流れることがない駆動装置を提供することにある。   Another object of the present invention is that the switching device on the drive voltage supply side is turned on and the drive voltage is output, the switch on the ground potential side is turned on, and the output terminal is at the ground potential. In the case of shifting to, or in the opposite case, by switching all the switching elements and then performing the state transition, both the driving voltage supply side and the ground potential side switching elements are turned on, An object of the present invention is to provide a driving device in which no through current flows from a driving voltage supply source to a ground potential.

また本発明の他の目的とするところは、電流のピーク値が小さい駆動装置により圧電素子を駆動し、駆動電圧に応じて圧電素子が発生する圧力によりインクを吐出する構成とすることにより、圧電素子に与えられる駆動電圧が低下することなく、所望の電圧を確実に圧電素子に印加することができるインクジェットヘッドを提供することにある。   Another object of the present invention is that the piezoelectric element is driven by a driving device having a small current peak value, and ink is ejected by the pressure generated by the piezoelectric element in accordance with the driving voltage. An object of the present invention is to provide an ink jet head capable of reliably applying a desired voltage to a piezoelectric element without lowering a driving voltage applied to the element.

第１発明に係る駆動回路は、第１の電位に接続される第１端子及び出力端子の間に並列に接続された複数の第１スイッチング素子と、第２の電位に接続される第２端子及び前記出力端子の間に並列に接続された複数の第２スイッチング素子とを備え、前記出力端子に接続される負荷を前記第１の電位又は第２の電位にて選択的に駆動する駆動回路において、一又は複数の前記第１スイッチング素子のオン／オフを制御する信号を入力する第１制御端子と、一又は複数の前記第２スイッチング素子のオン／オフを制御する信号を入力する第２制御端子と、前記第１制御端子に前記第１スイッチング素子をオンする信号が入力されている場合に、残りの第１スイッチング素子を順次オンする第１制御部と、前記第２制御端子に前記第２スイッチング素子をオンする信号が入力されている場合に、残りの第２スイッチング素子を順次オンする第２制御部とを備えることを特徴とする。   A drive circuit according to a first aspect of the invention includes a plurality of first switching elements connected in parallel between a first terminal connected to a first potential and an output terminal, and a second terminal connected to a second potential. And a plurality of second switching elements connected in parallel between the output terminals, and a drive circuit that selectively drives a load connected to the output terminals with the first potential or the second potential , A first control terminal for inputting a signal for controlling on / off of the one or a plurality of the first switching elements, and a second for inputting a signal for controlling the on / off of the one or a plurality of the second switching elements. A control terminal; a first control unit that sequentially turns on the remaining first switching elements when a signal for turning on the first switching element is input to the first control terminal; and 2nd switchon When the signal for turning on the element is inputted, characterized in that it comprises a second control unit for sequentially turning on the rest of the second switching element.

本発明においては、並列に接続された第１スイッチング素子と、並列に接続された第２スイッチング素子を、第１の電位に接続される第１端子及び第２の電位に接続される第２端子の間に直列に接続しておく。例えば、出力端子に接続された負荷に第１の電位を与える場合に、複数の第１スイッチング素子をタイミングをずらして順次オンしていく。流れる電流が複数の第１スイッチング素子に分散され、複数の第１スイッチング素子をオンするタイミングが異なるため、電流のピーク値が小さくなる。出力端子に接続された負荷に第２の電位を与える場合も同様にして、電流のピーク値を小さくできる。   In the present invention, the first switching element connected in parallel and the second switching element connected in parallel have a first terminal connected to the first potential and a second terminal connected to the second potential. Are connected in series. For example, when a first potential is applied to a load connected to the output terminal, the plurality of first switching elements are sequentially turned on at different timings. Since the flowing current is distributed to the plurality of first switching elements and the timings at which the plurality of first switching elements are turned on are different, the current peak value becomes small. Similarly, when the second potential is applied to the load connected to the output terminal, the peak value of the current can be reduced.

第２発明に係る駆動回路は、前記第１制御部が、前記出力端子の電位に応じて、残りの第１スイッチング素子をオンするようにしてあり、前記第２制御部は、前記出力端子の電位に応じて、残りの第２スイッチング素子をオンするようにしてあることを特徴とする。   In the drive circuit according to a second aspect of the invention, the first control unit turns on the remaining first switching elements according to the potential of the output terminal, and the second control unit The remaining second switching elements are turned on according to the potential.

本発明においては、例えば、出力端子に接続された負荷に第１の電位を与える場合に、まず、いくつかの第１スイッチング素子をオンして、負荷を第１の電位に接続し、その後、出力端子の電位の変化に応じて残りの第１スイッチング素子を順次オンしていく。第１の電位の立ち上がり速度に応じて最適なタイミングで複数の第１スイッチング素子をオンでき、流れる電流が複数の第１スイッチング素子に分散され、電流のピーク値が小さくなる。出力端子に接続された負荷に第２の電位を与える場合も同様にして、電流のピーク値を小さくできる。   In the present invention, for example, when applying a first potential to a load connected to the output terminal, first, several first switching elements are turned on to connect the load to the first potential, and then The remaining first switching elements are sequentially turned on according to the change in the potential of the output terminal. The plurality of first switching elements can be turned on at an optimal timing according to the rising speed of the first potential, the flowing current is distributed to the plurality of first switching elements, and the peak value of the current is reduced. Similarly, when the second potential is applied to the load connected to the output terminal, the peak value of the current can be reduced.

第３発明に係る駆動回路は、前記第１端子及び前記第２端子の間の電圧を分圧する分圧部を備え、前記第１制御部は、前記分圧部による分圧点の電位及び前記出力端子の電位の高低を比較する比較器を有し、該比較器の比較結果に応じて第１スイッチング素子をオンするようにしてあり、前記第２制御部は、前記分圧部による分圧点の電位及び前記出力端子の電位の高低を比較する比較器を有し、該比較器の比較結果に応じて第２スイッチング素子をオンするようにしてあることを特徴とする。   A driving circuit according to a third aspect of the present invention includes a voltage dividing unit that divides a voltage between the first terminal and the second terminal, and the first control unit includes a potential at a voltage dividing point by the voltage dividing unit and the voltage at the voltage dividing point. A comparator for comparing the level of the potential of the output terminal; the first switching element is turned on in accordance with a comparison result of the comparator; and the second controller is configured to divide the voltage by the voltage divider. It has a comparator for comparing the potential of the point and the potential of the output terminal, and the second switching element is turned on according to the comparison result of the comparator.

本発明においては、第１端子及び第２端子の間の電圧を分圧し、分圧点の電位と出力端子の電位とを比較器を用いて比較し、比較結果に応じてスイッチング素子をオンする。分圧比でスイッチング素子をオンするタイミングが決まるため、動作条件に応じて第１の電位又は第２の電位を変化させる場合であっても、最適なタイミングでスイッチング素子をオンすることができる。   In the present invention, the voltage between the first terminal and the second terminal is divided, the potential at the voltage dividing point and the potential at the output terminal are compared using a comparator, and the switching element is turned on according to the comparison result. . Since the timing at which the switching element is turned on is determined by the voltage division ratio, the switching element can be turned on at an optimum timing even when the first potential or the second potential is changed according to the operating conditions.

第４発明に係る駆動回路は、前記分圧部が、前記第１端子及び前記第２端子の間の電圧を複数に分圧しており、前記第１制御部は、比較器を複数有し、複数の前記比較器にて、前記分圧部による複数の分圧点の電位及び前記出力端子の電位をそれぞれ比較し、複数の前記比較器の比較結果に応じて複数の第１スイッチング素子をそれぞれオンするようにしてあり、前記第２制御部は、比較器を複数有し、複数の前記比較器にて、前記分圧部による複数の分圧点の電位及び前記出力端子の電位をそれぞれ比較し、複数の前記比較器の比較結果に応じて複数の第２スイッチング素子をそれぞれオンするようにしてあることを特徴とする。   In the driving circuit according to a fourth aspect of the invention, the voltage dividing unit divides the voltage between the first terminal and the second terminal into a plurality of voltages, and the first control unit includes a plurality of comparators, In the plurality of comparators, the potentials of the plurality of voltage dividing points by the voltage dividing unit and the potentials of the output terminals are respectively compared, and the plurality of first switching elements are respectively set according to the comparison results of the plurality of comparators. The second control unit has a plurality of comparators, and the plurality of comparators respectively compare a plurality of voltage dividing point potentials and a potential of the output terminal by the voltage dividing unit. The plurality of second switching elements are turned on according to the comparison results of the plurality of comparators.

本発明においては、第１端子及び第２端子の間の電圧を複数に分圧し、複数の分圧点の電位と出力端子の電位とを複数の比較器を用いて比較し、それぞれの比較結果に応じて複数のスイッチング素子を順次オンしていく。スイッチング素子を流れる電流が分散され、それぞれが別のタイミングで流れるため、電流のピーク値が小さくなる。   In the present invention, the voltage between the first terminal and the second terminal is divided into a plurality of voltages, and the potentials at the plurality of voltage dividing points and the potentials at the output terminal are compared using a plurality of comparators. In response to this, the plurality of switching elements are sequentially turned on. Since the current flowing through the switching element is dispersed and flows at different timings, the peak value of the current becomes small.

第５発明に係る駆動回路は、前記第１制御部が、時間的な遅れをもって、残りの第１スイッチング素子を順次オンするようにしてあり、前記第２制御部は、時間的な遅れをもって、残りの第２スイッチング素子を順次オンするようにしてあることを特徴とする。   In the drive circuit according to the fifth aspect of the invention, the first control unit sequentially turns on the remaining first switching elements with a time delay, and the second control unit has a time delay. The remaining second switching elements are sequentially turned on.

本発明においては、複数のスイッチング素子を、例えばタイマ又はＲＣの時定数等による時間的な遅れをもってオンしていく。タイマ又はＲＣ等により予め定められたタイミングで複数のスイッチング素子が順次オンしていき、各スイッチング素子に流れる電流のピークが確実に分散される。   In the present invention, the plurality of switching elements are turned on with a time delay due to, for example, a timer or RC time constant. A plurality of switching elements are sequentially turned on at a predetermined timing by a timer or RC, and the peak of the current flowing through each switching element is reliably dispersed.

第６発明に係る駆動装置は、上述の発明に係る駆動回路を複数と、各駆動回路の第１制御端子及び第２制御端子に入力する信号を生成する信号生成回路とを備えることを特徴とする。   A drive device according to a sixth aspect of the invention includes a plurality of drive circuits according to the above-described invention and a signal generation circuit that generates a signal to be input to the first control terminal and the second control terminal of each drive circuit. To do.

本発明においては、スイッチング素子を順次オンさせる複数の駆動回路を、信号生成回路からの制御信号に応じて動作させる。各駆動回路が制御部を有しており、各出力端子の電位に応じて動作するため、ピーク電流を確実に小さくすることができる。   In the present invention, a plurality of drive circuits for sequentially turning on the switching elements are operated in accordance with a control signal from the signal generation circuit. Since each drive circuit has a control unit and operates according to the potential of each output terminal, the peak current can be reliably reduced.

第７発明に係る駆動装置は、上述の発明に係る駆動回路と、前記第１の電位に接続される第１端子及び出力端子の間に並列に接続された複数の第１スイッチング素子、前記第２の電位に接続される第２端子及び前記出力端子の間に並列に接続された複数の第２スイッチング素子、一又は複数の前記第１スイッチング素子のオン／オフを制御する信号を入力する第１制御端子、並びに一又は複数の前記第２スイッチング素子のオン／オフを制御する信号を入力する第２制御端子を有し、前記第１制御端子に前記第１スイッチング素子をオンする信号が入力されている場合に、前記駆動回路の前記第１制御部により残りの第１スイッチング素子がオンされるようにしてあり、前記第２制御端子に前記第２スイッチング素子をオンする信号が入力されている場合に、前記駆動回路の前記第２制御部により残りの第２スイッチング素子がオンされるようにしてある複数の駆動回路と、各駆動回路の第１制御端子及び第２制御端子に入力する信号を生成する信号生成回路とを備えることを特徴とする。   A drive device according to a seventh aspect of the present invention is a drive circuit according to the above-described invention, a plurality of first switching elements connected in parallel between a first terminal connected to the first potential and an output terminal, A second terminal connected to a potential of 2 and a plurality of second switching elements connected in parallel between the output terminals and a signal for controlling on / off of one or a plurality of the first switching elements. 1 control terminal and a second control terminal for inputting a signal for controlling on / off of one or a plurality of the second switching elements, and a signal for turning on the first switching element is input to the first control terminal. The remaining first switching elements are turned on by the first control unit of the drive circuit, and a signal for turning on the second switching elements is input to the second control terminal. A plurality of drive circuits configured to turn on the remaining second switching elements by the second control unit of the drive circuit, and inputs to the first control terminal and the second control terminal of each drive circuit And a signal generation circuit for generating a signal to be transmitted.

本発明においては、スイッチング素子を順次オンさせるための制御部を有する駆動回路と、制御部を有しない複数の駆動回路とで駆動装置を構成し、制御部を有する駆動回路から制御部を有しない駆動回路へ制御信号を与えて、それぞれのスイッチング素子をオンする。複数の駆動回路の特性はほぼ同じであるため、それぞれに制御部を備えない構成であっても、適切なタイミングでスイッチング素子をオンすることができる。このため、複数の駆動回路全てが制御部を備える場合と比較して、回路規模を小さくできる。   In the present invention, a drive device is configured by a drive circuit having a control unit for sequentially turning on switching elements and a plurality of drive circuits not having the control unit, and the drive circuit having the control unit has no control unit. A control signal is given to the drive circuit to turn on each switching element. Since the characteristics of the plurality of drive circuits are almost the same, the switching element can be turned on at an appropriate timing even if each of the drive circuits has no control unit. For this reason, a circuit scale can be made small compared with the case where all the some drive circuits are provided with a control part.

第８発明に係る駆動装置は、第１スイッチング素子がオンしている状態から第２スイッチング素子がオンしている状態へ移行する場合、及び第２スイッチング素子がオンしている状態から第１スイッチング素子がオンしている状態へ移行する場合に、全てのスイッチング素子をオフした後で状態の移行を行うようにしてあることを特徴とする。   In the drive device according to the eighth aspect of the present invention, the transition from the state where the first switching element is on to the state where the second switching element is on, and the first switching from the state where the second switching element is on When shifting to a state in which the element is turned on, the state transition is performed after all the switching elements are turned off.

本発明においては、第１スイッチング素子がオンしている状態から、第２スイッチング素子をオンする場合、まず第１スイッチング素子をオフして、第１スイッチング素子及び第２スイッチング素子が両方ともオフしている状態とし、その後に第２スイッチング素子をオンする。これにより第１スイッチング素子及び第２スイッチング素子が同時にオンすることがないため、貫通電流が流れない。第２スイッチング素子がオンしている状態から、第１スイッチング素子をオンする場合も同様である。   In the present invention, when the second switching element is turned on from the state in which the first switching element is on, first, the first switching element is turned off, and both the first switching element and the second switching element are turned off. Then, the second switching element is turned on. Accordingly, the first switching element and the second switching element are not turned on at the same time, so that no through current flows. The same applies to the case where the first switching element is turned on from the state where the second switching element is on.

第９発明に係るインクジェットヘッドは、上述の発明に係る駆動装置と、該駆動装置の駆動回路の出力端子に接続され、負荷として駆動される圧電素子とを備え、該圧電素子が発する圧力によりインクを吐出するようにしてあることを特徴とする。   An ink jet head according to a ninth aspect of the present invention includes the driving device according to the above-described invention and a piezoelectric element connected to an output terminal of the driving circuit of the driving device and driven as a load, and ink is generated by pressure generated by the piezoelectric element. It is characterized by discharging.

本発明においては、電流のピーク値が小さい駆動装置により圧電素子を駆動する構成とする。駆動装置の電流のピーク値が小さいため、圧電素子に与える駆動電圧を低下させることなく確実に所望の電圧値で供給することができる。   In the present invention, the piezoelectric element is driven by a driving device having a small current peak value. Since the peak value of the current of the driving device is small, it can be reliably supplied at a desired voltage value without reducing the driving voltage applied to the piezoelectric element.

第１発明による場合は、並列に接続されたスイッチング素子をタイミングをずらして順次オンしていく構成とすることにより、流れる電流のピーク値を小さくすることができるため、複数の負荷を駆動するために複数の駆動回路を動作させる場合であっても、全体の電流のピーク値を小さくでき、電源電圧の低下が起こらず、回路の誤動作及びラッチアップ等が発生しない。この駆動回路をインクジェットヘッドの圧電素子を駆動するために用いた場合、より多くの駆動回路を設けることができるため、より多くのインク吐出口を設けることができ、高品質な印刷を行うことができる。   In the case of the first invention, since the switching elements connected in parallel are sequentially turned on at different timings, the peak value of the flowing current can be reduced, so that a plurality of loads are driven. Even when a plurality of drive circuits are operated, the peak value of the entire current can be reduced, the power supply voltage does not decrease, and malfunction of the circuit and latch-up do not occur. When this drive circuit is used to drive the piezoelectric element of the ink jet head, more drive circuits can be provided, so more ink discharge ports can be provided, and high-quality printing can be performed. it can.

第２発明による場合は、出力端子の電位に応じて、並列に接続されたスイッチング素子を順次オンしていく構成とすることにより、出力電圧の立ち上がり及び立ち下がりの速度に応じて最適なタイミングで、複数のスイッチング素子を順次オンすることができる。   According to the second aspect of the invention, the switching elements connected in parallel are sequentially turned on in accordance with the potential of the output terminal, so that the optimum timing can be obtained according to the rising and falling speeds of the output voltage. The plurality of switching elements can be sequentially turned on.

第３発明による場合は、駆動電圧の供給源の電圧を分圧した分圧点の電位と出力端子の電位とを比較器を用いて比較し、比較結果に応じて複数のスイッチング素子をオンする構成とすることにより、分圧比でスイッチング素子をオンするタイミングが決まるため、駆動電圧を動作条件に応じて変更する場合であっても、駆動電圧の立ち上がり速度及び立ち下がり速度の変化に応じて最適なタイミングでスイッチング素子をオンすることができる。   In the case of the third invention, the potential of the voltage dividing point obtained by dividing the voltage of the supply source of the driving voltage and the potential of the output terminal are compared using a comparator, and a plurality of switching elements are turned on according to the comparison result. By configuring, the timing to turn on the switching element is determined by the voltage division ratio, so even when the drive voltage is changed according to the operating conditions, it is optimal according to the change in the rise speed and fall speed of the drive voltage The switching element can be turned on at an appropriate timing.

第４発明による場合は、駆動電圧の供給源の電圧を複数に分圧し、複数の分圧点の電位と出力端子の電位とを複数の比較器を用いて比較し、複数のスイッチング素子をそれぞれ順次オンする構成とすることにより、流れる電流が複数のスイッチング素子に分散され、それぞれが別のタイミングで流れるため、電流のピーク値をより小さくでき、より多くの駆動回路を同時に動作させる場合であっても、電源電圧が低下して回路の誤動作及びラッチアップ等が発生する虞をなくすことができる。   According to the fourth aspect of the invention, the voltage of the drive voltage supply source is divided into a plurality of voltages, the potentials at the plurality of voltage dividing points and the potentials at the output terminal are compared using a plurality of comparators, The configuration in which the transistors are sequentially turned on distributes the flowing current to a plurality of switching elements and flows at different timings. Therefore, the peak value of the current can be further reduced, and more drive circuits are operated simultaneously. However, it is possible to eliminate the possibility that the power supply voltage is lowered to cause malfunction of the circuit and latch-up.

第５発明による場合は、並列に接続された複数のスイッチング素子を、例えばタイマ又はＲＣの時定数等による時間的な遅れをもってオンしていくことにより、予め定められたタイミングで確実に複数のスイッチング素子を順次オンすることができるため、各スイッチング素子に流れる電流のピークを確実に分散させることができ、全体の電流のピーク値を小さくできる。   In the case of the fifth invention, a plurality of switching elements connected in parallel are turned on with a time delay due to a timer or RC time constant, for example, so that a plurality of switching elements can be reliably switched at a predetermined timing. Since the elements can be sequentially turned on, the peak of the current flowing through each switching element can be reliably dispersed, and the peak value of the entire current can be reduced.

第６発明による場合は、複数のスイッチング素子を順次オンする制御部を有する駆動回路を複数備え、信号生成回路からの制御信号に応じて動作させる構成とすることにより、それぞれが最適なタイミングでスイッチング素子をオンできるため、電流のピーク値を確実に小さくでき、電源電圧の低下が起こらず、回路の誤動作及びラッチアップ等が発生しない。また、駆動回路が制御部を有する構成であるため、信号生成回路には変更を加える必要がなく、駆動装置の設計期間を短縮できる。   According to the sixth aspect of the present invention, a plurality of drive circuits having a control unit for sequentially turning on a plurality of switching elements are provided, and each of them is operated in accordance with a control signal from the signal generation circuit, so that each switches at an optimum timing. Since the element can be turned on, the peak value of the current can be reliably reduced, the power supply voltage does not decrease, and malfunction of the circuit and latch-up do not occur. In addition, since the driving circuit has a control unit, it is not necessary to change the signal generation circuit, and the design period of the driving device can be shortened.

第７発明による場合は、スイッチング素子を順次オンするための制御部を有する駆動回路を備え、制御部を有しないその他の複数の駆動回路にそれぞれ制御部からの制御信号を与えて、その他の駆動回路のスイッチング素子をオンする構成とすることにより、複数の駆動回路全てが制御部を備える場合と比較して、回路規模を小さくすることができるため、スイッチング素子をタイミングをずらして順次オンする機能を設けることによる駆動装置のコスト増を抑えることができる。   According to the seventh aspect of the present invention, the driving circuit having the control unit for sequentially turning on the switching elements is provided, and the control signals from the control unit are respectively given to the other driving circuits not having the control unit to perform other driving. By switching on the switching elements of the circuit, the circuit scale can be reduced as compared to the case where all of the plurality of drive circuits are equipped with a control unit, so that the switching elements are sequentially turned on at different timings. The cost increase of the drive device due to the provision of the can be suppressed.

第８発明による場合は、駆動電圧供給側のスイッチング素子がオンし、駆動電圧が出力されている状態から、接地電位側のスイッチがオンし、出力端子が接地電位である状態へ移行する場合、又はこの逆の場合に、全てのスイッチング素子をオフした後で、状態の移行を行う構成とすることにより、駆動電圧供給側及び接地電位側の両スイッチング素子が同時にオンすることがないため、駆動電圧の供給源から接地電位へ貫通電流が流れることを確実に防止することができる。   In the case of the eighth invention, when the switching element on the drive voltage supply side is turned on and the drive voltage is output, the switch on the ground potential side is turned on and the output terminal is shifted to the ground potential state. Or, in the opposite case, by switching the state after all switching elements are turned off, the driving voltage supply side and the ground potential side switching elements do not turn on at the same time. It is possible to reliably prevent a through current from flowing from the voltage supply source to the ground potential.

第９発明による場合は、電流のピーク値が小さい駆動装置により圧電素子を駆動し、駆動電圧に応じて圧電素子が発生する圧力によりインクを吐出する構成とすることにより、電源電圧が低下して、圧電素子に与えられる駆動電圧が低下することなく、また、回路が誤動作することなく、所望の電圧値を所望のタイミングで確実に圧電素子に印加することができるため、多くのインク吐出口から確実にインクの吐出を行うことができ、高品質な印刷を行うことができる。   According to the ninth aspect of the invention, the piezoelectric element is driven by a driving device having a small current peak value, and ink is ejected by the pressure generated by the piezoelectric element in accordance with the driving voltage. Since a desired voltage value can be reliably applied to the piezoelectric element at a desired timing without lowering the driving voltage applied to the piezoelectric element and without causing malfunction of the circuit, it can be applied from many ink ejection ports. Ink can be reliably discharged, and high-quality printing can be performed.

以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。
（実施の形態１）
図１は、本発明に係るインクジェットヘッドの構成を示す分解斜視図である。図において３は略長方形の板状をなす流路ユニットであり、複数のインクの吐出口が形成された樹脂製のノズルプレートの上に、それぞれに異なる形状の貫通孔が形成された複数の金属プレートを積層したものである。複数の金属プレートの貫通孔が上下に連なることにより流路ユニット３内にはインク流路及びインク圧力室等をなす空間が形成されており、インク流路はシアン、マゼンタ、イエロー及びブラックの各色のインク毎に設けられ、また、インク圧力室は流路ユニット３の上側に各吐出口毎に設けられている。流路ユニット３の上面には、長手方向の一端側に、各インク流路へインクを供給するための４つのインク供給口３ａ、３ａ…が、流路ユニット３の短辺に沿って並設してあり、インク供給口３ａ、３ａ…から供給されたインクが、インク流路及びインク圧力室を通って、流路ユニット３の下面のインク吐出口から吐出されるようにしてある。 Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.
(Embodiment 1)
FIG. 1 is an exploded perspective view showing a configuration of an ink jet head according to the present invention. In the figure, 3 is a substantially rectangular plate-shaped flow path unit, and a plurality of metals each having a through hole having a different shape formed on a resin nozzle plate on which a plurality of ink ejection openings are formed. It is a laminate of plates. A space forming an ink flow path and an ink pressure chamber is formed in the flow path unit 3 by connecting the through holes of the plurality of metal plates vertically, and the ink flow paths are each of cyan, magenta, yellow and black colors. The ink pressure chamber is provided for each discharge port on the upper side of the flow path unit 3. On the upper surface of the flow path unit 3, four ink supply ports 3a, 3a,... For supplying ink to the respective ink flow paths are arranged in parallel along the short side of the flow path unit 3 on one end side in the longitudinal direction. The ink supplied from the ink supply ports 3a, 3a,... Is discharged from the ink discharge port on the lower surface of the flow path unit 3 through the ink flow path and the ink pressure chamber.

流路ユニット３の上面には、流路ユニット３のインク圧力室内のインクに吐出の圧力を与える圧電素子２が接着剤により接着してある。圧電素子２は、流路ユニット３より小さい略長方形の板状をなしており、インク供給口３ａ、３ａ…が設けられていない側の短辺寄りに、流路ユニット３の長手方向に沿って接着してある。圧電素子２は、例えばＰｂＴｉＯ3−ＰｂＺｒＯ3系のセラミック板を複数枚積層したものであり、各インク圧力室と対応する位置に選択的に駆動される活性部を有している。圧電素子２の上面には、各活性部を選択的に変位させて圧力を発生させる駆動電圧を印加するための複数の個別端子２ａ、２ａ…が複数の列をなして並設してあり、複数の個別端子２ａ、２ａ…の周囲を囲んで、接地電位に接続される複数の共通端子２ｂ、２ｂ…が設けてある。 On the upper surface of the flow path unit 3, a piezoelectric element 2 that applies discharge pressure to the ink in the ink pressure chamber of the flow path unit 3 is bonded with an adhesive. The piezoelectric element 2 has a substantially rectangular plate shape smaller than the flow path unit 3, and along the longitudinal direction of the flow path unit 3, closer to the short side where the ink supply ports 3 a, 3 a. Bonded. The piezoelectric element 2 is formed by laminating a plurality of PbTiO 3 —PbZrO 3 based ceramic plates, for example, and has an active portion that is selectively driven at a position corresponding to each ink pressure chamber. On the upper surface of the piezoelectric element 2, a plurality of individual terminals 2a, 2a,... For applying a driving voltage for generating pressure by selectively displacing each active part are arranged in parallel in a plurality of rows. A plurality of common terminals 2b, 2b,... Surrounding the plurality of individual terminals 2a, 2a,.

圧電素子２の上面には、略長方形のフィルム状のフレキシブル配線基板１が半田を介して接続してあり、半田は、圧電素子２の個別端子２ａ、２ａ…及び共通端子２ｂ、２ｂ…と、フレキシブル配線基板１に設けられた複数の端子ランド（図示せず）とを接続する。フレキシブル配線基板１の短辺の長さは、圧電素子２の長辺の長さと略等しくしてあり、圧電素子２はフレキシブル配線基板１の一の短辺側に接続される。フレキシブル配線基板１の他の短辺側の縁部分には、インクジェットプリンタに搭載された主回路基板と電気的に接続するための複数の接続端子１ａ、１ａ…が、短辺に沿って設けてある。また、フレキシブル配線基板１の圧電素子２が接続される面の反対面には、圧電素子２が接続される部分と接続端子１ａ、１ａ…との間に、圧電素子２を駆動する駆動電圧を発生する駆動ＩＣ４が半田付けしてある。   A substantially rectangular film-like flexible wiring board 1 is connected to the upper surface of the piezoelectric element 2 via solder, and the solder is connected to the individual terminals 2a, 2a... And the common terminals 2b, 2b. A plurality of terminal lands (not shown) provided on the flexible wiring board 1 are connected. The length of the short side of the flexible wiring board 1 is substantially equal to the length of the long side of the piezoelectric element 2, and the piezoelectric element 2 is connected to one short side of the flexible wiring board 1. A plurality of connection terminals 1a, 1a,... For electrical connection with a main circuit board mounted on the ink jet printer are provided along the short side at the other short side edge portion of the flexible wiring board 1. is there. Further, a driving voltage for driving the piezoelectric element 2 is provided between the portion to which the piezoelectric element 2 is connected and the connection terminals 1a, 1a,. The generated driving IC 4 is soldered.

駆動ＩＣ４は、圧電素子２の個別端子２ａ、２ａ…の数に対応して、複数の駆動回路を内部に備えており、各駆動回路から１５Ｖ〜３０Ｖ程度の駆動電圧がフレキシブル配線基板１に形成された配線を介して圧電素子２の各個別端子２ａ、２ａ…に与えられる。   The driving IC 4 includes a plurality of driving circuits corresponding to the number of the individual terminals 2a, 2a... Of the piezoelectric element 2, and a driving voltage of about 15V to 30V is formed on the flexible wiring board 1 from each driving circuit. Are provided to the individual terminals 2a, 2a,.

図２は、本発明に係るインクジェットヘッドを搭載したインクジェットプリンタの構成を示すブロック図である。図において１０はインクジェットプリンタの主制御を行うＣＰＵであり、インクジェットプリンタはＣＰＵ１０を中心に構成されている。ＣＰＵ１０は、Ｉ／Ｆ（インタフェース）１４を介して外部のＰＣ（パーソナルコンピュータ）１００に接続され、ＰＣ１００からの印刷要求に応じて印刷処理を実行する。   FIG. 2 is a block diagram showing the configuration of an ink jet printer equipped with the ink jet head according to the present invention. In the figure, reference numeral 10 denotes a CPU that performs main control of the ink jet printer, and the ink jet printer is configured around the CPU 10. The CPU 10 is connected to an external PC (personal computer) 100 via an I / F (interface) 14 and executes print processing in response to a print request from the PC 100.

ＣＰＵ１０には操作部１３が接続されており、操作部１３には図示しない電源ボタン、用紙サイズ選択ボタン、排紙ボタン及び種々のパラメータ設定ボタン等が設けられており、使用者の操作に応じてＣＰＵ１０へ処理要求又は設定変更要求を与えることができる。また、ＣＰＵ１０にはＲＯＭ１２及びＲＡＭ１１が接続されている。ＲＯＭ１２にはインクジェットプリンタを動作させるための制御プログラムが記憶してあり、インクジェットプリンタの電源投入後にＣＰＵ１０が制御プログラムを読み出して処理を開始する。ＲＡＭ１１は、ＰＣ１００からＩ／Ｆ１４を介して与えられる印刷データを一時的に記憶しておくため、及び印刷処理に必要な設定等の数値を一時的に記憶しておくため等に用いられる。   An operation unit 13 is connected to the CPU 10, and the operation unit 13 is provided with a power button, a paper size selection button, a paper discharge button, various parameter setting buttons, and the like (not shown). A processing request or a setting change request can be given to the CPU 10. Further, a ROM 12 and a RAM 11 are connected to the CPU 10. The ROM 12 stores a control program for operating the ink jet printer, and after the ink jet printer is turned on, the CPU 10 reads the control program and starts processing. The RAM 11 is used for temporarily storing print data given from the PC 100 via the I / F 14, and for temporarily storing numerical values such as settings necessary for print processing.

インクジェットプリンタは印刷用の用紙を搬送するローラ（図示せず）を回転させるための搬送モータ１９を備えており、搬送モータ１９は搬送モータ駆動回路１８により駆動される。搬送モータ駆動回路１８はＣＰＵ１０に接続されており、ＣＰＵ１０からの駆動信号に応じて搬送モータ１９を駆動するようにしてある。   The ink jet printer includes a transport motor 19 for rotating a roller (not shown) that transports printing paper. The transport motor 19 is driven by a transport motor drive circuit 18. The carry motor drive circuit 18 is connected to the CPU 10 and drives the carry motor 19 in accordance with a drive signal from the CPU 10.

インクジェットヘッド及びインクタンク（図示せず）を搭載し、用紙に対して水平に移動するキャリッジ（図示せず）をインクジェットプリンタは備えており、キャリッジを往復移動させながら用紙に印刷を行う。キャリッジを往復移動させるためのキャリッジモータ２１はキャリッジモータ駆動回路２０により駆動される。キャリッジモータ駆動回路２０はＣＰＵ１０に接続されており、ＣＰＵ１０からの駆動信号に応じてキャリッジモータ２１を駆動するようにしてある。   The ink jet printer is equipped with an ink jet head and an ink tank (not shown) and includes a carriage (not shown) that moves horizontally with respect to the paper, and prints on the paper while reciprocating the carriage. A carriage motor 21 for reciprocating the carriage is driven by a carriage motor drive circuit 20. The carriage motor drive circuit 20 is connected to the CPU 10 and drives the carriage motor 21 in accordance with a drive signal from the CPU 10.

また、ＣＰＵ１０にはキャリッジ位置センサ１５及びペーパセンサ１６等の各種センサが接続されており、センサからの情報を用いて演算を行い、搬送モータ１９、キャリッジモータ２１及びインクジェットヘッド等を制御している。キャリッジ位置センサ１５は往復運動するキャリッジの位置を検知するものであり、ペーパセンサ１６は印刷用の用紙の先端を検知するものである。   Further, various sensors such as a carriage position sensor 15 and a paper sensor 16 are connected to the CPU 10, and calculation is performed using information from the sensors to control the transport motor 19, the carriage motor 21, the ink jet head, and the like. The carriage position sensor 15 detects the position of the reciprocating carriage, and the paper sensor 16 detects the leading edge of the printing paper.

印刷時にＣＰＵ１０は、インクジェットヘッドの圧電素子２を駆動するための駆動ＩＣ４へ印刷データをシリアル転送しており、印刷データと共に、印刷データと同期する転送クロック及びシリアル転送された印刷データを駆動ＩＣ４内に備えられたラッチ回路にラッチさせるためのラッチ信号を駆動ＩＣ４へ与えている。また、ＣＰＵ１０は、駆動ＩＣ４に圧電素子２を駆動してインクを吐出させる駆動タイミングを規定する第１駆動タイミング信号及び第２駆動タイミング信号を与えており、駆動ＩＣ４は与えられたタイミング信号に応じて１５Ｖ〜３０Ｖ程度の電圧を圧電素子２に与えるようにしてある。   At the time of printing, the CPU 10 serially transfers print data to the drive IC 4 for driving the piezoelectric element 2 of the ink-jet head. The print data, the transfer clock synchronized with the print data, and the serially transferred print data are stored in the drive IC 4. A latch signal for latching to the latch circuit provided in is provided to the drive IC 4. Further, the CPU 10 provides the drive IC 4 with a first drive timing signal and a second drive timing signal that define a drive timing for driving the piezoelectric element 2 to eject ink, and the drive IC 4 responds to the given timing signal. Thus, a voltage of about 15 V to 30 V is applied to the piezoelectric element 2.

図３は、本発明に係るインクジェットヘッドの駆動ＩＣ４の構成を示すブロック図である。駆動ＩＣ４は内部にシフトレジスタ３５と、ラッチ部３６と、複数の選択回路３７、３７…と、複数のレベルシフタ３８、３８…と、圧電素子２を駆動するための複数の駆動回路４０、４０…と、複数の駆動回路４０、４０…を制御する１つの駆動回路３９とを備えている。また、駆動ＩＣ４は、ＣＰＵ１０からの印刷データが入力される印刷データ入力端子３１、転送クロックが入力される転送クロック入力端子３２、ラッチ信号が入力されるラッチ信号入力端子３３、第１駆動タイミング信号が与えられる第１駆動タイミング入力端子３４ａ及び第２駆動タイミング信号が与えられる第２駆動タイミング入力端子３４ｂを備えている。また、この他に、ロジック回路の電源電圧として３Ｖ〜５Ｖ程度の電圧が入力されるＶＤＤ端子、駆動電圧用の１５Ｖ〜３０Ｖ程度の電圧が入力されるＶＤＤ２端子及び接地電位に接続されるＶＳＳ端子を備えているが、図示を省略する。   FIG. 3 is a block diagram showing the configuration of the drive IC 4 for the inkjet head according to the present invention. The drive IC 4 has a shift register 35, a latch unit 36, a plurality of selection circuits 37, 37,..., A plurality of level shifters 38, 38, and a plurality of drive circuits 40, 40,. And one drive circuit 39 for controlling the plurality of drive circuits 40, 40. The driving IC 4 includes a print data input terminal 31 to which print data from the CPU 10 is input, a transfer clock input terminal 32 to which a transfer clock is input, a latch signal input terminal 33 to which a latch signal is input, and a first drive timing signal. Is provided with a first drive timing input terminal 34a and a second drive timing input terminal 34b provided with a second drive timing signal. In addition to this, a VDD terminal to which a voltage of about 3V to 5V is input as a power supply voltage of the logic circuit, a VDD2 terminal to which a voltage of about 15V to 30V for driving voltage is input, and a VSS terminal connected to the ground potential The illustration is omitted.

印刷データ入力端子３１から入力された印刷データ及び転送クロック入力端子３２から入力された転送クロックは、シフトレジスタ３５に与えられる。シフトレジスタ３５は、インクジェットヘッドの吐出口の数と同数のレジスタを直列に接続したものであり、一端から入力される印刷データを転送クロックに従って順次シフトしていく。各レジスタの出力はラッチ部３６に備えられた同数のラッチ回路に与えられており、ラッチ信号入力端子３３から入力されたラッチ信号により、シフトレジスタ３５から出力されるデータをラッチする。シフトレジスタ３５及びラッチ部３６は、所謂シリアル−パラレル変換回路をなしている。   The print data input from the print data input terminal 31 and the transfer clock input from the transfer clock input terminal 32 are supplied to the shift register 35. The shift register 35 is formed by connecting the same number of registers as the number of ejection ports of the inkjet head in series, and sequentially shifts print data input from one end according to a transfer clock. The output of each register is given to the same number of latch circuits provided in the latch unit 36, and the data output from the shift register 35 is latched by the latch signal input from the latch signal input terminal 33. The shift register 35 and the latch unit 36 form a so-called serial-parallel conversion circuit.

ラッチ部３６の各ラッチ回路の出力は、複数の選択回路３７、３７…に選択信号として与えられる。ラッチ部３６から出力される選択信号は、ＣＰＵ１０からの印刷データに基づき、インクジェットヘッドの各吐出口からインクを吐出するか否かを決定するものであり、選択信号が”Ｈｉｇｈ”である場合は吐出口からインクが吐出され、”Ｌｏｗ”である場合はインクは吐出されない。   The output of each latch circuit of the latch unit 36 is given as a selection signal to a plurality of selection circuits 37, 37. The selection signal output from the latch unit 36 determines whether or not to eject ink from each ejection port of the inkjet head based on the print data from the CPU 10, and when the selection signal is “High”. Ink is ejected from the ejection port, and if it is “Low”, no ink is ejected.

図４は、本発明に係る駆動ＩＣ４の選択回路３７の構成を示す回路図である。選択回路３７は、ラッチ部３６のラッチ回路からの出力である選択信号が入力される選択信号入力端子５１、ＣＰＵ１０から与えられる第１駆動タイミング信号が入力される第１駆動タイミング信号入力端子５２及び第２駆動タイミング信号が入力される第２駆動タイミング信号入力端子５３を備えている。   FIG. 4 is a circuit diagram showing a configuration of the selection circuit 37 of the drive IC 4 according to the present invention. The selection circuit 37 includes a selection signal input terminal 51 to which a selection signal that is an output from the latch circuit of the latch unit 36 is input, a first drive timing signal input terminal 52 to which a first drive timing signal given from the CPU 10 is input, and A second drive timing signal input terminal 53 to which the second drive timing signal is input is provided.

ＣＰＵ１０から与えられる第１駆動タイミング信号は、駆動回路３９及び駆動回路４０、４０…が１５Ｖ〜３０Ｖ程度の駆動電圧を出力するタイミングを規定しており、第１駆動タイミング信号が”Ｈｉｇｈ”である場合に、駆動電圧を出力する。第２駆動タイミング信号は、駆動回路３９及び駆動回路４０、４０…が０Ｖの接地電圧を出力するタイミングを規定しており、第２駆動タイミング信号が”Ｈｉｇｈ”である場合に、接地電圧を出力する。   The first drive timing signal provided from the CPU 10 defines the timing at which the drive circuit 39 and the drive circuits 40, 40... Output a drive voltage of about 15V to 30V, and the first drive timing signal is “High”. In this case, a drive voltage is output. The second drive timing signal defines the timing at which the drive circuit 39 and the drive circuits 40, 40,... Output 0V ground voltage, and outputs the ground voltage when the second drive timing signal is “High”. To do.

つまり、第１駆動タイミング信号は、インク滴を噴出させるための圧電素子２の駆動の開始、第２駆動タイミング信号は、圧電素子２の駆動の停止をそれぞれ示し、インク滴の噴出周期ごとに繰り返し出力されている。なお、１つの矩形パルスの立ち上がり及び立ち下がりによって圧電素子２の駆動の開始及び停止をあらわす信号を、ＣＰＵ１０から出力し、その信号にもとづいて駆動ＩＣ４内の生成回路で第１駆動タイミング信号及び第２の駆動タイミング信号を生成するように構成することもできる。   That is, the first drive timing signal indicates the start of driving of the piezoelectric element 2 for ejecting ink droplets, and the second drive timing signal indicates the stop of driving of the piezoelectric element 2, and is repeated for each ink droplet ejection cycle. It is output. A signal representing the start and stop of the driving of the piezoelectric element 2 by the rising and falling of one rectangular pulse is output from the CPU 10, and the first driving timing signal and the first driving signal are generated by the generating circuit in the driving IC 4 based on the signal. It can also be configured to generate two drive timing signals.

選択回路３７は、選択信号に基づいて第１駆動タイミング信号及び第２駆動タイミング信号を駆動回路３９及び駆動回路４０、４０…へ与え、駆動回路３９及び駆動回路４０、４０…を動作させるか否かを決定する回路である。選択回路３７は、２入力のＮＡＮＤ素子５４及び２入力のＡＮＤ素子５５をそれぞれ１つずつ備えており、選択信号入力端子５１及び第１駆動タイミング信号入力端子５２はＮＡＮＤ素子５４の入力端子にそれぞれ接続され、ＮＡＮＤ素子５４の出力端子は選択回路３７の第１制御信号出力端子５６に接続されている。また、選択信号入力端子５１及び第２駆動タイミング信号入力端子５３はＡＮＤ素子５５の入力端子にそれぞれ接続され、ＡＮＤ素子５５の出力端子は選択回路３７の第２制御信号出力端子５７に接続されている。よって、選択回路３７は、選択信号に応じて、第１制御信号出力端子５６から第１駆動タイミング信号を反転した信号を第１制御信号として出力し、第２制御信号出力端子５７から第２駆動タイミング信号を第２制御信号として出力する。   The selection circuit 37 provides the first drive timing signal and the second drive timing signal to the drive circuit 39 and the drive circuits 40, 40, etc. based on the selection signal, and determines whether or not to operate the drive circuit 39 and the drive circuits 40, 40,. It is a circuit that determines whether or not. The selection circuit 37 includes one 2-input NAND element 54 and one 2-input AND element 55. The selection signal input terminal 51 and the first drive timing signal input terminal 52 are connected to the input terminals of the NAND element 54, respectively. The output terminal of the NAND element 54 is connected to the first control signal output terminal 56 of the selection circuit 37. The selection signal input terminal 51 and the second drive timing signal input terminal 53 are respectively connected to the input terminal of the AND element 55, and the output terminal of the AND element 55 is connected to the second control signal output terminal 57 of the selection circuit 37. Yes. Therefore, the selection circuit 37 outputs, as the first control signal, a signal obtained by inverting the first drive timing signal from the first control signal output terminal 56 according to the selection signal, and the second drive from the second control signal output terminal 57. The timing signal is output as the second control signal.

なお、駆動ＩＣ４には、インクジェットヘッドのインクの吐出口の数、即ちシフトレジスタ３５のレジスタの数又はラッチ部のラッチ回路の数より１つ多く選択回路３７、３７…が備えてある。この１つの選択回路３７は、駆動回路３９に対応するものであり、選択信号入力端子５１には常に”Ｈｉｇｈ”が入力され、駆動回路３９が常に動作するようにしてある。   The drive IC 4 includes one selection circuit 37, 37... More than the number of ink ejection ports of the inkjet head, that is, the number of registers of the shift register 35 or the number of latch circuits of the latch unit. This one selection circuit 37 corresponds to the drive circuit 39, and “High” is always input to the selection signal input terminal 51 so that the drive circuit 39 always operates.

シフトレジスタ３５、ラッチ部３６及び選択回路３７、３７…は、３Ｖ〜５Ｖ程度の電源電圧ＶＤＤにより動作しており、駆動回路３９及び駆動回路４０、４０…は、１５Ｖ〜３０Ｖ程度の電源電圧ＶＤＤ２により動作しているため、選択回路３７、３７…の出力は、それぞれレベルシフタ３８、３８…を介して駆動回路３９及び駆動回路４０、４０…へ与えられている。レベルシフタ３８、３８…は、入力された信号の振幅を変換して出力する公知の回路であり、選択回路３７、３７…が出力する３Ｖ〜５Ｖ程度の振幅の第１制御信号及び第２制御信号を、１５Ｖ〜３０Ｖ程度の振幅に変換する。   The shift register 35, the latch unit 36, and the selection circuits 37, 37... Operate with a power supply voltage VDD of about 3V to 5V, and the drive circuit 39 and the drive circuits 40, 40. Therefore, the outputs of the selection circuits 37, 37... Are given to the drive circuit 39 and the drive circuits 40, 40. The level shifters 38, 38... Are known circuits that convert and output the amplitude of the input signals, and the first control signal and the second control signal having an amplitude of about 3V to 5V output from the selection circuits 37, 37. Is converted to an amplitude of about 15V to 30V.

図５は、本発明に係るインクジェットヘッドの駆動回路３９の構成を示す回路図である。駆動回路３９は、電源電圧ＶＤＤ２として１５Ｖ〜３０Ｖ程度の電圧が入力されるＶＤＤ２端子６１、接地電位ＶＳＳに接続されるＶＳＳ端子６４、レベルシフタ３８、３８…からの第１制御信号が入力される第１制御信号入力端子６２及び第２制御信号が入力される第２制御信号入力端子６３を備えている。   FIG. 5 is a circuit diagram showing the configuration of the drive circuit 39 of the inkjet head according to the present invention. The drive circuit 39 receives the first control signal from the VDD2 terminal 61 to which a voltage of about 15V to 30V is input as the power supply voltage VDD2, the VSS terminal 64 connected to the ground potential VSS, and the level shifters 38, 38. A first control signal input terminal 62 and a second control signal input terminal 63 to which a second control signal is input are provided.

駆動回路３９は、スイッチング素子として６つのＭＯＳトランジスタを備え、並列に接続された３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３と、並列に接続された３つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とを、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３がＶＤＤ２端子６１側になるように直列に接続してあり、６つのトランジスタのドレインが駆動電圧を出力する駆動電圧出力端子７１に接続してある。駆動回路３９はＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３又はＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を選択的にオンして、駆動電圧出力端子７１にＶＤＤ２端子６１に接続された１５Ｖ〜３０Ｖ程度の電圧又はＶＳＳ端子６４に接続された０Ｖの電圧を出力するものである。   The drive circuit 39 includes six MOS transistors as switching elements, and includes three PMOS transistors P1, P2, and P3 connected in parallel and three NMOS transistors N1, N2, and N3 connected in parallel to a VDD2 terminal. The PMOS transistors P1, P2, and P3 are connected in series between 61 and the VSS terminal 64 so as to be on the VDD2 terminal 61 side, and the drains of the six transistors are connected to the drive voltage output terminal 71 that outputs the drive voltage. It is. The drive circuit 39 selectively turns on the PMOS transistors P 1, P 2, P 3 or the NMOS transistors N 1, N 2, N 3, a voltage of about 15V to 30V connected to the VDD 2 terminal 61 or the VSS terminal 64. The voltage of 0V connected to is output.

３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３のうちの１つであるＰＭＯＳトランジスタＰ１のゲートは第１制御信号入力端子６２に接続してあり、３つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のうちの１つであるＮＭＯＳトランジスタＮ１のゲートは第２制御信号入力端子６３に接続してある。   The gate of the PMOS transistor P1, which is one of the three PMOS transistors P1, P2, P3, is connected to the first control signal input terminal 62, and is one of the three NMOS transistors N1, N2, N3. The gate of an NMOS transistor N1 is connected to the second control signal input terminal 63.

また、駆動回路３９は、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に直列に接続された３つの抵抗Ｒ１、Ｒ２、Ｒ３と、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に直列に接続された３つの抵抗Ｒ４、Ｒ５、Ｒ６とをそなえており、ＶＤＤ２及びＶＳＳの間の電圧を、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の段数に対応した段階に、それぞれ分圧する２つの分圧回路が形成してある。   The drive circuit 39 includes three resistors R1, R2, and R3 connected in series between the VDD2 terminal 61 and the VSS terminal 64, and three resistors connected in series between the VDD2 terminal 61 and the VSS terminal 64. R4, R5, and R6, and two voltage divisions that divide the voltage between VDD2 and VSS into stages corresponding to the number of stages of PMOS transistors P1, P2, and P3 and NMOS transistors N1, N2, and N3, respectively. A circuit is formed.

また、駆動回路３９は、４つの比較器６５、６６、６７、６８を備えている。比較器６５は、駆動電圧出力端子７１の電位と、抵抗Ｒ２及び抵抗Ｒ３の間の電位（即ち、分圧回路の低い側の分圧点の電位）とが与えられ、また第１制御信号入力端子６２から入力される第１制御信号が与えられており、第１制御信号が”Ｌｏｗ”の場合に駆動電圧出力端子７１の電位と抵抗Ｒ２及び抵抗Ｒ３の間の電位とを比較し、駆動電圧出力端子７１の電位が高い場合に”Ｌｏｗ”を出力し、抵抗Ｒ２及び抵抗Ｒ３の間の電位が高い場合に”Ｈｉｇｈ”を出力する。第１制御信号が”Ｈｉｇｈ”の場合は、常に”Ｈｉｇｈ”を出力する。比較器６５の出力はＰＭＯＳトランジスタＰ２のゲートに接続してあり、比較器６５の比較結果に応じてＰＭＯＳトランジスタＰ２をオン／オフするようにしてある。   The drive circuit 39 includes four comparators 65, 66, 67 and 68. The comparator 65 is supplied with the potential of the drive voltage output terminal 71 and the potential between the resistor R2 and the resistor R3 (that is, the potential at the voltage dividing point on the lower side of the voltage dividing circuit), and the first control signal input. When the first control signal input from the terminal 62 is given and the first control signal is “Low”, the potential of the drive voltage output terminal 71 is compared with the potential between the resistor R2 and the resistor R3, and the drive When the potential of the voltage output terminal 71 is high, “Low” is output, and when the potential between the resistor R2 and the resistor R3 is high, “High” is output. When the first control signal is “High”, “High” is always output. The output of the comparator 65 is connected to the gate of the PMOS transistor P2, and the PMOS transistor P2 is turned on / off according to the comparison result of the comparator 65.

比較器６６は、駆動電圧出力端子７１の電位と、抵抗Ｒ１及び抵抗Ｒ２の間の電位（即ち、分圧回路の高い側の分圧点の電位）とが与えられ、また第１制御信号入力端子６２から入力される第１制御信号が与えられており、第１制御信号が”Ｌｏｗ”の場合に駆動電圧出力端子７１の電位と抵抗Ｒ１及び抵抗Ｒ２の間の電位とを比較し、駆動電圧出力端子７１の電位が高い場合に”Ｌｏｗ”を出力し、抵抗Ｒ１及び抵抗Ｒ２の間の電位が高い場合に”Ｈｉｇｈ”を出力する。第１制御信号が”Ｈｉｇｈ”の場合は、常に”Ｈｉｇｈ”を出力する。比較器６６の出力はＰＭＯＳトランジスタＰ３のゲートに接続してあり、比較器６６の比較結果に応じてＰＭＯＳトランジスタＰ３をオン／オフするようにしてある。   The comparator 66 is supplied with the potential of the drive voltage output terminal 71 and the potential between the resistors R1 and R2 (that is, the potential of the voltage dividing point on the higher side of the voltage dividing circuit), and also receives the first control signal input. When the first control signal inputted from the terminal 62 is given and the first control signal is “Low”, the potential of the drive voltage output terminal 71 is compared with the potential between the resistor R1 and the resistor R2, and the drive “Low” is output when the potential of the voltage output terminal 71 is high, and “High” is output when the potential between the resistors R1 and R2 is high. When the first control signal is “High”, “High” is always output. The output of the comparator 66 is connected to the gate of the PMOS transistor P3, and the PMOS transistor P3 is turned on / off according to the comparison result of the comparator 66.

比較器６７は、駆動電圧出力端子７１の電位と、抵抗Ｒ４及び抵抗Ｒ５の間の電位（即ち、分圧回路の高い側の分圧点の電位）とが与えられ、また第２制御信号入力端子６３から入力される第２制御信号が与えられており、第２制御信号が”ｈｉｇｈ”の場合に駆動電圧出力端子７１の電位と抵抗Ｒ４及び抵抗Ｒ５の間の電位とを比較し、駆動電圧出力端子７１の電位が低い場合に”Ｈｉｇｈ”を出力し、抵抗Ｒ４及び抵抗Ｒ５の間の電位が低い場合に”Ｌｏｗ”を出力する。第２制御信号が”Ｌｏｗ”の場合は、常に”Ｌｏｗ”を出力する。比較器６７の出力はＮＭＯＳトランジスタＮ２のゲートに接続してあり、比較器６７の比較結果に応じてＮＭＯＳトランジスタＮ２をオン／オフするようにしてある。   The comparator 67 is supplied with the potential of the drive voltage output terminal 71 and the potential between the resistor R4 and the resistor R5 (that is, the potential at the voltage dividing point on the higher side of the voltage dividing circuit), and receives the second control signal input. When the second control signal input from the terminal 63 is given and the second control signal is “high”, the potential of the drive voltage output terminal 71 is compared with the potential between the resistor R4 and the resistor R5, and the drive is performed. “High” is output when the potential of the voltage output terminal 71 is low, and “Low” is output when the potential between the resistor R4 and the resistor R5 is low. When the second control signal is “Low”, “Low” is always output. The output of the comparator 67 is connected to the gate of the NMOS transistor N2, and the NMOS transistor N2 is turned on / off according to the comparison result of the comparator 67.

比較器６８は、駆動電圧出力端子７１の電位と、抵抗Ｒ５及び抵抗Ｒ６の間の電位（即ち、分圧回路の低い側の分圧点の電位）とが与えられ、また第２制御信号入力端子６３から入力される第２制御信号が与えられており、第２制御信号が”Ｈｉｇｈ”の場合に駆動電圧出力端子７１の電位と抵抗Ｒ５及び抵抗Ｒ６の間の電位とを比較し、駆動電圧出力端子７１の電位が低い場合に”Ｈｉｇｈ”を出力し、抵抗Ｒ５及び抵抗Ｒ６の間の電位が低い場合に”Ｌｏｗ”を出力する。第２制御信号が”Ｌｏｗ”の場合は、常に”Ｌｏｗ”を出力する。比較器６８の出力はＮＭＯＳトランジスタＮ３のゲートに接続してあり、比較器６８の比較結果に応じてＮＭＯＳトランジスタＮ３をオン／オフするようにしてある。   The comparator 68 is supplied with the potential of the driving voltage output terminal 71 and the potential between the resistors R5 and R6 (that is, the potential at the voltage dividing point on the lower side of the voltage dividing circuit), and also receives the second control signal input. When the second control signal input from the terminal 63 is given and the second control signal is “High”, the potential of the drive voltage output terminal 71 is compared with the potential between the resistor R5 and the resistor R6 to drive When the potential of the voltage output terminal 71 is low, “High” is output, and when the potential between the resistors R5 and R6 is low, “Low” is output. When the second control signal is “Low”, “Low” is always output. The output of the comparator 68 is connected to the gate of the NMOS transistor N3, and the NMOS transistor N3 is turned on / off according to the comparison result of the comparator 68.

比較器６５の出力は、第１ＰＭＯＳ制御信号出力端子６９に接続され、第１ＰＭＯＳ制御信号として出力するようにしてあり、比較器６６の出力は、第２ＰＭＯＳ制御信号出力端子７０に接続され、第２ＰＭＯＳ制御信号として出力するようにしてある。また、比較器６７の出力は、第１ＮＭＯＳ制御信号出力端子７２に接続され、第１ＮＭＯＳ制御信号として出力するようにしてあり、比較器６８の出力は、第２ＮＭＯＳ制御信号出力端子７３に接続され、第２ＮＭＯＳ制御信号として出力するようにしてある。   The output of the comparator 65 is connected to the first PMOS control signal output terminal 69 and is output as the first PMOS control signal. The output of the comparator 66 is connected to the second PMOS control signal output terminal 70 and the second PMOS. It is output as a control signal. The output of the comparator 67 is connected to the first NMOS control signal output terminal 72 and is output as the first NMOS control signal. The output of the comparator 68 is connected to the second NMOS control signal output terminal 73. The second NMOS control signal is output.

図６は、本発明に係る駆動回路３９の動作タイミングを示すタイミングチャートである。図６においては、上から順にＰＭＯＳトランジスタＰ１のゲート電圧（第１制御信号）、ＰＭＯＳトランジスタＰ２のゲート電圧（比較器６５の出力）、ＰＭＯＳトランジスタＰ３のゲート電圧（比較器６６の出力）、ＮＭＯＳトランジスタＮ１のゲート電圧（第２制御信号）、ＮＭＯＳトランジスタＮ２のゲート電圧（比較器６７の出力）、ＮＭＯＳトランジスタＮ３のゲート電圧（比較器６８の出力）、駆動電圧出力端子７１から出力される駆動電圧及び駆動電圧出力端子７１に接続された負荷へ流れる電流を図示しており、全トランジスタがオフし、駆動電圧が０Ｖの状態からの流れを図示している。また、抵抗Ｒ１〜Ｒ６の抵抗値が全て等しい場合である。   FIG. 6 is a timing chart showing the operation timing of the drive circuit 39 according to the present invention. In FIG. 6, from the top, the gate voltage (first control signal) of the PMOS transistor P1, the gate voltage of the PMOS transistor P2 (output of the comparator 65), the gate voltage of the PMOS transistor P3 (output of the comparator 66), NMOS The gate voltage of the transistor N1 (second control signal), the gate voltage of the NMOS transistor N2 (output of the comparator 67), the gate voltage of the NMOS transistor N3 (output of the comparator 68), and the drive output from the drive voltage output terminal 71 The current flowing to the load connected to the voltage and drive voltage output terminal 71 is illustrated, and the flow from the state where all the transistors are turned off and the drive voltage is 0 V is illustrated. In addition, the resistance values of the resistors R1 to R6 are all equal.

まず、１５Ｖ〜３０Ｖ程度の電圧を駆動電圧出力端子７１から出力する場合は、第１制御信号入力端子６２に”Ｌｏｗ”を入力する。ＰＭＯＳトランジスタＰ１のゲートが”Ｌｏｗ”となるため、ＰＭＯＳトランジスタＰ１はオンし、駆動電圧出力端子７１からＶＤＤ２が駆動電圧出力端子７１に接続された負荷に供給され始める。このとき、駆動電圧出力端子７１の電位がＶＤＤ２の１／３以上に上昇した場合、比較器６５の出力が”Ｈｉｇｈ”から”Ｌｏｗ”に変化し、ＰＭＯＳトランジスタＰ２のゲートが”Ｌｏｗ”となるため、ＰＭＯＳトランジスタＰ２がオンする。ＰＭＯＳトランジスタＰ２がオンすることで駆動電圧は更に上昇し、駆動電圧出力端子７１の電位がＶＤＤ２の２／３以上に上昇した場合、比較器６６の出力が”Ｈｉｇｈ”から”Ｌｏｗ”に変化し、ＰＭＯＳトランジスタＰ３のゲートが”Ｌｏｗ”となるため、ＰＭＯＳトランジスタＰ３がオンする。ＰＭＯＳトランジスタＰ３がオンして駆動電圧は更に上昇し、最終的にＶＤＤ２まで上昇する。   First, when a voltage of about 15 V to 30 V is output from the drive voltage output terminal 71, “Low” is input to the first control signal input terminal 62. Since the gate of the PMOS transistor P1 becomes “Low”, the PMOS transistor P1 is turned on, and VDD2 starts to be supplied from the drive voltage output terminal 71 to the load connected to the drive voltage output terminal 71. At this time, when the potential of the drive voltage output terminal 71 rises to 1/3 or more of VDD2, the output of the comparator 65 changes from “High” to “Low”, and the gate of the PMOS transistor P2 becomes “Low”. Therefore, the PMOS transistor P2 is turned on. When the PMOS transistor P2 is turned on, the drive voltage further increases. When the potential of the drive voltage output terminal 71 rises to 2/3 or more of VDD2, the output of the comparator 66 changes from “High” to “Low”. Since the gate of the PMOS transistor P3 becomes “Low”, the PMOS transistor P3 is turned on. The PMOS transistor P3 is turned on and the drive voltage further rises and finally rises to VDD2.

次いで、駆動電圧出力端子７１の電位をＶＳＳとする場合は、第１制御信号入力端子に”Ｈｉｇｈ”を入力する。これにより、比較器６５及び比較器６６の出力は共に”Ｈｉｇｈ”となるため、３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３はオフする。その後、一定の期間をおいて、第２制御信号入力端子６３に”Ｈｉｇｈ”を入力する。このとき、全ＭＯＳトランジスタがオフする期間を設けることで、ＶＤＤ２端子６１からＶＳＳ端子６４へ貫通電流が流れることを防いでいる。   Next, when the potential of the drive voltage output terminal 71 is set to VSS, “High” is input to the first control signal input terminal. As a result, the outputs of the comparator 65 and the comparator 66 are both “High”, so that the three PMOS transistors P1, P2, and P3 are turned off. Thereafter, “High” is input to the second control signal input terminal 63 after a certain period. At this time, a period during which all the MOS transistors are turned off is provided to prevent a through current from flowing from the VDD2 terminal 61 to the VSS terminal 64.

第２制御信号入力端子６４に”Ｈｉｇｈ”が入力されると、ＮＭＯＳトランジスタＮ１のゲートが”Ｈｉｇｈ”となるため、ＮＭＯＳトランジスタＮ１はオンし、駆動電圧出力端子７１の電位が下降し始める。このとき、駆動電圧出力端子７１の電位がＶＤＤ２の２／３以下に下降した場合、比較器６７の出力が”Ｌｏｗ”から”Ｈｉｇｈ”に変化し、ＮＭＯＳトランジスタＮ２のゲートが”Ｈｉｇｈ”となるため、ＮＭＯＳトランジスタＮ２がオンする。ＮＭＯＳトランジスタＮ２がオンすることで駆動電圧出力端子７１の電位は更に下降し、駆動電圧出力端子７１の電位がＶＤＤ２の１／３以下に下降した場合、比較器６８の出力が”Ｌｏｗ”から”Ｈｉｇｈ”に変化し、ＮＭＯＳトランジスタＮ３のゲートが”Ｈｉｇｈ”となるため、ＮＭＯＳトランジスタＮ３がオンする。ＮＭＯＳトランジスタＮ３がオンして駆動電圧出力端子７１の電位は更に下降し、最終的にＶＳＳまで下降する。   When “High” is input to the second control signal input terminal 64, the gate of the NMOS transistor N1 becomes “High”, so that the NMOS transistor N1 is turned on and the potential of the drive voltage output terminal 71 starts to drop. At this time, when the potential of the drive voltage output terminal 71 drops to 2/3 or less of VDD2, the output of the comparator 67 changes from “Low” to “High” and the gate of the NMOS transistor N2 becomes “High”. Therefore, the NMOS transistor N2 is turned on. When the NMOS transistor N2 is turned on, the potential of the drive voltage output terminal 71 further decreases. When the potential of the drive voltage output terminal 71 decreases to 1/3 or less of VDD2, the output of the comparator 68 changes from “Low”. Since it changes to “High” and the gate of the NMOS transistor N3 becomes “High”, the NMOS transistor N3 is turned on. The NMOS transistor N3 is turned on, and the potential of the drive voltage output terminal 71 further decreases and finally decreases to VSS.

このように、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を順次オンしていくことにより、駆動電圧出力端子７１に接続された負荷へ流れる電流のピーク値を、一斉にオンする場合（図６に破線で図示してある）と比較して、小さくすることができる。   Thus, by sequentially turning on the PMOS transistors P1, P2, and P3 and the NMOS transistors N1, N2, and N3, the peak values of the currents flowing to the loads connected to the drive voltage output terminal 71 are turned on all at once. Compared to the case (shown by broken lines in FIG. 6), the size can be reduced.

なお、ＰＭＯＳトランジスタＰ２、Ｐ３及びＮＭＯＳトランジスタＮ２、Ｎ３のオン／オフを行う制御信号は、第１ＰＭＯＳ制御信号出力端子６９、第２ＰＭＯＳ制御信号出力端子７０、第１ＮＭＯＳ制御信号出力端子７２及び第２ＮＭＯＳ制御信号出力端子７３からそれぞれ出力され、駆動ＩＣ４に複数備えられた駆動回路４０、４０…にそれぞれ与えられ、各駆動回路４０、４０…を制御している。   The control signals for turning on / off the PMOS transistors P2, P3 and the NMOS transistors N2, N3 are a first PMOS control signal output terminal 69, a second PMOS control signal output terminal 70, a first NMOS control signal output terminal 72, and a second NMOS control. .. Are respectively output from the signal output terminal 73 and supplied to a plurality of drive circuits 40, 40... Provided in the drive IC 4 to control the drive circuits 40, 40.

図７は、本発明に係るインクジェットヘッドの駆動回路４０の構成を示す回路図である。駆動回路４０は、電源電圧ＶＤＤ２として１５Ｖ〜３０Ｖ程度の電圧が入力されるＶＤＤ２端子８３、接地電位ＶＳＳに接続されるＶＳＳ端子８６、レベルシフタ３８、３８…からの第１制御信号が入力される第１制御信号入力端子８４、第２制御信号が入力される第２制御信号入力端子８５、駆動回路３９が出力する第１ＰＭＯＳ制御信号が入力される第１ＰＭＯＳ制御信号入力端子８１、第２ＰＭＯＳ制御信号が入力される第２ＰＭＯＳ制御信号入力端子８２、第１ＮＭＯＳ制御信号が入力される第１ＮＭＯＳ制御信号入力端子８７及び第２ＮＭＯＳ制御信号が入力される第２ＮＭＯＳ制御信号入力端子８８を備えている。   FIG. 7 is a circuit diagram showing the configuration of the drive circuit 40 of the inkjet head according to the present invention. The drive circuit 40 receives a first control signal from a VDD2 terminal 83 to which a voltage of about 15V to 30V is input as the power supply voltage VDD2, a VSS terminal 86 connected to the ground potential VSS, and level shifters 38, 38. A first control signal input terminal 84, a second control signal input terminal 85 to which a second control signal is input, a first PMOS control signal input terminal 81 to which a first PMOS control signal output from the drive circuit 39 is input, and a second PMOS control signal A second PMOS control signal input terminal 82, a first NMOS control signal input terminal 87 to which a first NMOS control signal is input, and a second NMOS control signal input terminal 88 to which a second NMOS control signal is input are provided.

駆動回路４０は、６つのＭＯＳトランジスタを備え、並列に接続された３つのＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６と、並列に接続された３つのＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６とを、ＶＤＤ２端子８３及びＶＳＳ端子８６の間に、ＰＭＯＳトランジスタＰ４、Ｐ５、Ｐ６がＶＤＤ２端子８３側になるように直列に接続してあり、６つのトランジスタのドレインが駆動電圧を出力する駆動電圧出力端子９３に接続してある。   The drive circuit 40 includes six MOS transistors, and includes three PMOS transistors P4, P5, and P6 connected in parallel and three NMOS transistors N4, N5, and N6 connected in parallel to a VDD2 terminal 83 and VSS. Between the terminals 86, the PMOS transistors P4, P5, P6 are connected in series so as to be on the VDD2 terminal 83 side, and the drains of the six transistors are connected to the drive voltage output terminal 93 that outputs the drive voltage. .

ＰＭＯＳトランジスタＰ４のゲートは第１制御信号入力端子８４に接続してあり、ＮＭＯＳトランジスタＮ４のゲートは第２制御信号入力端子８５に接続してある。駆動回路４０は、２つの２入力のＯＲ素子８９、９０及び２つの２入力ＡＮＤ素子９１、９２を有しており、ＯＲ素子８９の入力は第１制御信号入力端子８４及び第１ＰＭＯＳ制御信号入力端子８１に接続され、出力はＰＭＯＳトランジスタＰ５のゲートに接続されている。また、ＯＲ素子９０の入力は第１制御信号入力端子８４及び第２ＰＭＯＳ制御信号入力端子８２に接続され、出力はＰＭＯＳトランジスタＰ６のゲートに接続されている。ＡＮＤ素子９１の入力は第２制御信号入力端子８５及び第１ＮＭＯＳ制御信号入力端子８７に接続され、出力はＮＭＯＳトランジスタＮ５のゲートに接続されている。また、ＡＮＤ素子９２の入力は第２制御信号入力端子８５及び第２ＮＭＯＳ制御信号入力端子８８に接続され、出力はＮＭＯＳトランジスタＮ６のゲートに接続されている。   The gate of the PMOS transistor P4 is connected to the first control signal input terminal 84, and the gate of the NMOS transistor N4 is connected to the second control signal input terminal 85. The drive circuit 40 includes two 2-input OR elements 89 and 90 and two 2-input AND elements 91 and 92. The input of the OR element 89 is a first control signal input terminal 84 and a first PMOS control signal input. Connected to the terminal 81, the output is connected to the gate of the PMOS transistor P5. The input of the OR element 90 is connected to the first control signal input terminal 84 and the second PMOS control signal input terminal 82, and the output is connected to the gate of the PMOS transistor P6. The input of the AND element 91 is connected to the second control signal input terminal 85 and the first NMOS control signal input terminal 87, and the output is connected to the gate of the NMOS transistor N5. The input of the AND element 92 is connected to the second control signal input terminal 85 and the second NMOS control signal input terminal 88, and the output is connected to the gate of the NMOS transistor N6.

これにより、ＰＭＯＳトランジスタＰ５、Ｐ６は、第１制御信号が”Ｌｏｗ”の場合に、第１ＰＭＯＳ制御信号及び第２ＰＭＯＳ制御信号に応じてオン／オフするようにしてあり、ＮＭＯＳトランジスタＮ５、Ｎ６は、第２制御信号が”Ｈｉｇｈ”の場合に、第１ＮＭＯＳ制御信号及び第２ＮＭＯＳ制御信号に応じてオン／オフするようにしてある。   Thereby, the PMOS transistors P5 and P6 are turned on / off according to the first PMOS control signal and the second PMOS control signal when the first control signal is “Low”, and the NMOS transistors N5 and N6 are When the second control signal is “High”, it is turned on / off according to the first NMOS control signal and the second NMOS control signal.

駆動ＩＣ４は、インクジェットヘッドの吐出口の数と同じ数の駆動回路４０、４０…を備えており、駆動回路４０、４０…には、レベルシフタ３８、３８…から第１制御信号及び第２制御信号がそれぞれ与えられている。また、駆動ＩＣ４に１つ備えられた駆動回路３９が出力する第１ＰＭＯＳ制御信号、第２ＰＭＯＳ制御信号、第１ＮＭＯＳ制御信号及び第２ＮＭＯＳ制御信号が駆動回路４０、４０…にそれぞれ与えられている。また、駆動ＩＣ４は吐出口の数より１つ多い数の出力端子４１、４１…を備えており、駆動回路３９の駆動電圧出力端子７１及び駆動回路４０、４０…の駆動電圧出力端子９３、９３…に接続されている。   The drive IC 4 includes the same number of drive circuits 40, 40... As the number of ejection ports of the ink jet head, and the drive circuits 40, 40... Have first control signals and second control signals from the level shifters 38, 38. Are given respectively. Further, the first PMOS control signal, the second PMOS control signal, the first NMOS control signal, and the second NMOS control signal output from the drive circuit 39 provided in the drive IC 4 are respectively supplied to the drive circuits 40, 40. The drive IC 4 includes output terminals 41, 41..., One more than the number of ejection ports, and the drive voltage output terminals 71 of the drive circuit 39 and the drive voltage output terminals 93, 93 of the drive circuits 40, 40. …It is connected to the.

駆動ＩＣ４の出力端子４１、４１…のうち駆動回路４０、４０…の出力に対応するものは、圧電素子２の個別端子２ａ、２ａ…にそれぞれ接続され、圧電素子２を駆動してインクの吐出を行うようにしてある。出力端子４１、４１…のうち駆動回路３９の出力に対応するものは、図示しないダミーの負荷に接続され、インクの吐出は行わない。ダミーの負荷は、圧電素子２にダミーの個別電極を用意して接続する構成とし、全出力端子４１、４１…の負荷が略同等となるようにしてある。   .. Of the output terminals 41, 41... Of the drive IC 4 are connected to the individual terminals 2a, 2a... Of the piezoelectric element 2, and drive the piezoelectric element 2 to eject ink. To do. Of the output terminals 41, 41..., One corresponding to the output of the drive circuit 39 is connected to a dummy load (not shown) and does not eject ink. The dummy load is configured such that dummy individual electrodes are prepared and connected to the piezoelectric element 2 so that the loads of all the output terminals 41, 41.

駆動回路３９は、ダミーの負荷を常に駆動しており、駆動電圧の立ち上がり及び立ち下がりに応じて、駆動回路３９及び駆動回路４０、４０…内のＭＯＳトランジスタを順次オンするための制御信号を生成している。駆動回路４０、４０…は、駆動回路３９からの制御信号に従ってＭＯＳトランジスタを順次オンしながら圧電素子２を駆動しており、駆動回路３９と同様に電流のピーク値を小さくすることができる。よって、インクジェットヘッドの吐出口の数を増やした場合であっても、駆動ＩＣ４全体での電流ピーク値が小さく、電流が流れることにより電源電圧が低下する虞が少ないため、誤動作及びラッチアップ等が発生しにくい。   The drive circuit 39 always drives a dummy load, and generates a control signal for sequentially turning on the MOS transistors in the drive circuit 39 and the drive circuits 40, 40... According to the rise and fall of the drive voltage. is doing. The drive circuits 40, 40... Drive the piezoelectric element 2 while sequentially turning on the MOS transistors in accordance with the control signal from the drive circuit 39, and the current peak value can be reduced similarly to the drive circuit 39. Therefore, even when the number of ejection ports of the ink jet head is increased, the current peak value in the entire driving IC 4 is small, and the power supply voltage is less likely to decrease due to current flow. Hard to occur.

なお、本実施の形態においては、駆動回路３９及び駆動回路４０、４０…が、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを３つずつ備える構成を示したが、これに限るものではなく、２つ又は４つ以上備える構成であってもよく、また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを同数備えるのではなく、例えばＰＭＯＳトランジスタを５つ、ＮＭＯＳトランジスタを４つ備えるなどの他の構成としてもよい。この場合、比較器及び分圧回路の分圧数は適切な数を用意する。また、本実施の形態においては、分圧回路をなす抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４、Ｒ５、Ｒ６を全て同じ抵抗値としたが、これに限るものではなく、異なる抵抗値としてもよい。また、ダミーの負荷を駆動して他の駆動回路４０、４０…を制御する信号を生成する駆動回路３９を１つ備える構成を示したが、これに限るものではなく、２つ以上備える構成であってもよく、また、以下の変形例に示す構成であってもよい。   In the present embodiment, the drive circuit 39 and the drive circuits 40, 40... Have a configuration including three PMOS transistors and three NMOS transistors. However, the present invention is not limited to this, and two or four or more transistors are provided. The configuration may be such that the same number of PMOS transistors and NMOS transistors are not provided, but other configurations such as including five PMOS transistors and four NMOS transistors may be employed. In this case, appropriate numbers are prepared for the number of divided voltages of the comparator and the voltage dividing circuit. In the present embodiment, the resistors R1, R2, R3 and R4, R5, R6 forming the voltage dividing circuit are all set to the same resistance value. However, the present invention is not limited to this, and different resistance values may be used. In addition, the configuration including one drive circuit 39 that drives a dummy load and generates a signal for controlling the other drive circuits 40, 40... Is not limited to this, and the configuration includes two or more. It may be, and the composition shown in the following modification may be sufficient.

（変形例１） 図８は、本発明の実施の形態１の変形例１に係るインクジェットヘッドの駆動ＩＣ４の構成を示すブロック図である。変形例１の駆動ＩＣ４は、比較器及び分圧回路を有する駆動回路３９を、インクジェットヘッドの吐出口の数と同数備える構成であり、駆動回路３９により制御される駆動回路４０を備えていない。   (Modification 1) FIG. 8 is a block diagram showing a configuration of a drive IC 4 for an inkjet head according to Modification 1 of Embodiment 1 of the present invention. The driving IC 4 of Modification 1 has a configuration in which the same number of driving circuits 39 having a comparator and a voltage dividing circuit as the number of ejection ports of the inkjet head are provided, and the driving circuit 40 controlled by the driving circuit 39 is not provided.

駆動ＩＣ４は、選択回路３７、３７…及びレベルシフタ３８、３８をそれぞれインクの吐出口と同数備えており、各駆動回路３９、３９…に第１制御信号及び第２制御信号を与えている。駆動ＩＣ４の出力端子４１、４１…もまたインクの吐出口と同数であり、各駆動回路３９、３９…の駆動電圧出力端子７１、７１…に接続してある。また、圧電素子２にダミーの個別電極は備えていない。   The drive IC 4 includes the same number of selection circuits 37, 37,... And level shifters 38, 38 as the number of ink ejection openings, and applies a first control signal and a second control signal to the drive circuits 39, 39,. The number of output terminals 41, 41... Of the drive IC 4 is also the same as the number of ink ejection ports, and is connected to the drive voltage output terminals 71, 71. The piezoelectric element 2 is not provided with dummy individual electrodes.

以上の構成のインクジェットヘッドは、各駆動回路４０、４０…が各駆動電圧出力端子７１、７１…の電位に応じてＭＯＳトランジスタをオン／オフするため、より確実に駆動電圧の立ち上がり及び立ち下がりに応じた制御を行うことができる。   In the ink jet head having the above configuration, each drive circuit 40, 40... Turns on / off the MOS transistor according to the potential of each drive voltage output terminal 71, 71. The corresponding control can be performed.

（実施の形態２）
図９は、本発明の実施の形態２に係るインクジェットヘッドの駆動ＩＣ４ａの構成を示すブロック図である。駆動ＩＣ４ａは、印刷データ入力端子３１、転送クロック入力端子３２、ラッチ信号入力端子３３、第１駆動タイミング信号入力端子３４ａ及び第２駆動タイミング信号入力端子３４ｂの他に、後述のタイマを動作させるためのタイマクロックを入力するタイマクロック入力端子４２を備えている。タイマクロックはインクジェットプリンタのＣＰＵから与えられるものであり、タイマクロック入力端子４２は、複数の駆動回路３９ａ、３９ａ…にそれぞれ接続してある。 (Embodiment 2)
FIG. 9 is a block diagram showing a configuration of an inkjet head drive IC 4a according to Embodiment 2 of the present invention. The drive IC 4a operates a timer described later in addition to the print data input terminal 31, the transfer clock input terminal 32, the latch signal input terminal 33, the first drive timing signal input terminal 34a, and the second drive timing signal input terminal 34b. The timer clock input terminal 42 for inputting the timer clock is provided. The timer clock is supplied from the CPU of the inkjet printer, and the timer clock input terminal 42 is connected to a plurality of drive circuits 39a, 39a,.

駆動ＩＣ４ａは、選択回路３７、３７…、レベルシフタ３８、３８…及び駆動回路３９ａ、３９ａ…をそれぞれインクジェットヘッドの吐出口と同じ数備えており、各駆動回路３９ａ、３９ａ…は、選択回路３７、３７…及びレベルシフタ３８、３８…により第１制御信号及び第２制御信号が与えられている。   The drive IC 4a includes selection circuits 37, 37 ..., level shifters 38, 38 ..., and drive circuits 39a, 39a ... as many as the ejection ports of the ink jet head, and the drive circuits 39a, 39a ... 37, and level shifters 38, 38,... Provide a first control signal and a second control signal.

図１０は、本発明の実施の形態２に係るインクジェットヘッドの駆動回路３９ａの構成を示す回路図である。駆動回路３９ａは、電源電圧ＶＤＤ２として１５Ｖ〜３０Ｖ程度の電圧が入力されるＶＤＤ２端子６１、接地電位ＶＳＳに接続されるＶＳＳ端子６４、レベルシフタ３８、３８…からの第１制御信号が入力される第１制御信号入力端子６２、第２制御信号が入力される第２制御信号入力端子６３及びタイマクロックが入力されるタイマクロック入力端子７４を備えている。   FIG. 10 is a circuit diagram showing a configuration of a drive circuit 39a for an inkjet head according to Embodiment 2 of the present invention. The drive circuit 39a receives a first control signal from a VDD2 terminal 61 to which a voltage of about 15V to 30V is input as the power supply voltage VDD2, a VSS terminal 64 connected to the ground potential VSS, and level shifters 38, 38. A first control signal input terminal 62; a second control signal input terminal 63 to which a second control signal is input; and a timer clock input terminal 74 to which a timer clock is input.

駆動回路３９ａは、６つのＭＯＳトランジスタを備え、並列に接続された３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３と、並列に接続された３つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３とを、ＶＤＤ２端子６１及びＶＳＳ端子６４の間に、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３がＶＤＤ２端子６１側になるように直列に接続してあり、６つのトランジスタのドレインが駆動電圧を出力する駆動電圧出力端子７１に接続してある。また、ＰＭＯＳトランジスタＰ１のゲートは第１制御信号入力端子６２に接続してあり、ＮＭＯＳトランジスタＮ１のゲートは第２制御信号入力端子６３に接続してある。   The drive circuit 39a includes six MOS transistors, and includes three PMOS transistors P1, P2, and P3 connected in parallel and three NMOS transistors N1, N2, and N3 connected in parallel, a VDD2 terminal 61 and a VSS. Between the terminals 64, the PMOS transistors P1, P2, and P3 are connected in series so as to be on the VDD2 terminal 61 side, and the drains of the six transistors are connected to the drive voltage output terminal 71 that outputs the drive voltage. . The gate of the PMOS transistor P1 is connected to the first control signal input terminal 62, and the gate of the NMOS transistor N1 is connected to the second control signal input terminal 63.

また、駆動回路３９ａは２つのタイマ７５、７６を備えている。タイマ７５、７６には、タイマクロック入力端子７４が接続され、タイマクロックが与えられており、タイマクロックに同期して動作する。タイマ７５は、第１制御信号入力端子６２から第１制御信号が与えられており、第１制御信号が”Ｌｏｗ”となったときにタイマのカウントをスタートし、一定時間遅らせて出力Ｑ１、Ｑ２から順次”Ｌｏｗ”を出力する。また、第１制御信号が”Ｈｉｇｈ”の場合は、タイマのカウントをリセットし、常に出力Ｑ１、Ｑ２から”Ｈｉｇｈ”を出力する。タイマ７６は、第２制御信号入力端子６３から第２制御信号が与えられており、第２制御信号が”Ｈｉｇｈ”となったときにタイマのカウントをスタートし、一定時間遅らせて出力Ｑ１、Ｑ２から順次”Ｈｉｇｈ”を出力する。第２制御信号が”Ｌｏｗ”の場合は、タイマのカウントをリセットし、常に出力Ｑ１、Ｑ２から”Ｌｏｗ”を出力する。   The driving circuit 39a includes two timers 75 and 76. A timer clock input terminal 74 is connected to the timers 75 and 76, is provided with a timer clock, and operates in synchronization with the timer clock. The timer 75 is supplied with the first control signal from the first control signal input terminal 62. When the first control signal becomes “Low”, the timer 75 starts counting the timer and delays it for a predetermined time to output Q1, Q2. Sequentially outputs “Low”. When the first control signal is “High”, the timer count is reset, and “High” is always output from the outputs Q1 and Q2. The timer 76 is supplied with the second control signal from the second control signal input terminal 63. When the second control signal becomes “High”, the timer 76 starts counting the timer and delays the output for a predetermined time to output Q1, Q2. Sequentially outputs “High”. When the second control signal is “Low”, the timer count is reset, and “Low” is always output from the outputs Q1 and Q2.

タイマ７５の出力Ｑ１はＰＭＯＳトランジスタＰ２のゲートに接続され、出力Ｑ２はＰＭＯＳトランジスタＰ３のゲートに接続されており、タイマ７５は第１制御信号に応じてＰＭＯＳトランジスタＰ２、Ｐ３を順次オンする。また、タイマ７６の出力Ｑ１はＮＭＯＳトランジスタＮ２のゲートに接続され、出力Ｑ２はＮＭＯＳトランジスタＮ３のゲートに接続されており、タイマ７６は第２制御信号に応じてＮＭＯＳトランジスタＮ２、Ｎ３を順次オンする。   The output Q1 of the timer 75 is connected to the gate of the PMOS transistor P2, the output Q2 is connected to the gate of the PMOS transistor P3, and the timer 75 sequentially turns on the PMOS transistors P2 and P3 according to the first control signal. The output Q1 of the timer 76 is connected to the gate of the NMOS transistor N2, the output Q2 is connected to the gate of the NMOS transistor N3, and the timer 76 sequentially turns on the NMOS transistors N2 and N3 according to the second control signal. .

図１１は、本発明の実施の形態２に係る駆動回路３９ａの動作タイミングを示すタイミングチャートである。図１１においては、上から順にタイマクロック、ＰＭＯＳトランジスタＰ１のゲート電圧（第１制御信号）、ＰＭＯＳトランジスタＰ２のゲート電圧（タイマ７５の出力Ｑ１）、ＰＭＯＳトランジスタＰ３のゲート電圧（タイマ７５の出力Ｑ２）、ＮＭＯＳトランジスタＮ１のゲート電圧（第２制御信号）、ＮＭＯＳトランジスタＮ２のゲート電圧（タイマ７６の出力Ｑ１）、ＮＭＯＳトランジスタＮ３のゲート電圧（タイマ７６の出力Ｑ２）、駆動電圧出力端子７１から出力される駆動電圧及び駆動電圧出力端子７１に接続された負荷へ流れる電流を図示しており、全トランジスタがオフし、駆動電圧が０Ｖの状態からの流れを図示している。   FIG. 11 is a timing chart showing the operation timing of the drive circuit 39a according to Embodiment 2 of the present invention. In FIG. 11, in order from the top, the timer clock, the gate voltage of the PMOS transistor P1 (first control signal), the gate voltage of the PMOS transistor P2 (output Q1 of the timer 75), the gate voltage of the PMOS transistor P3 (output Q2 of the timer 75) ), Gate voltage of NMOS transistor N1 (second control signal), gate voltage of NMOS transistor N2 (output Q1 of timer 76), gate voltage of NMOS transistor N3 (output Q2 of timer 76), output from drive voltage output terminal 71 The driving voltage and the current flowing to the load connected to the driving voltage output terminal 71 are illustrated, and the flow from the state where all the transistors are turned off and the driving voltage is 0 V is illustrated.

まず、１５Ｖ〜３０Ｖ程度の電圧を駆動電圧出力端子７１から出力する場合は、第１制御信号入力端子６２に”Ｌｏｗ”を入力する。ＰＭＯＳトランジスタＰ１のゲートが”Ｌｏｗ”となるため、ＰＭＯＳトランジスタＰ１はオンし、駆動電圧出力端子７１からＶＤＤ２が駆動電圧出力端子７１に接続された負荷に供給され始める。このとき、タイマ７５のカウントがスタートし、一定時間が経過した後（図１１においてはタイマクロックが２つ分）、出力Ｑ１に”Ｌｏｗ”が出力されて、ＰＭＯＳトランジスタＰ２がオンする。更に一定時間が経過した後、出力Ｑ２に”Ｌｏｗ”が出力されて、ＰＭＯＳトランジスタＰ３がオンする。   First, when a voltage of about 15 V to 30 V is output from the drive voltage output terminal 71, “Low” is input to the first control signal input terminal 62. Since the gate of the PMOS transistor P1 becomes “Low”, the PMOS transistor P1 is turned on, and VDD2 starts to be supplied from the drive voltage output terminal 71 to the load connected to the drive voltage output terminal 71. At this time, the timer 75 starts counting, and after a predetermined time has elapsed (in FIG. 11, two timer clocks), "Low" is output to the output Q1, and the PMOS transistor P2 is turned on. Further, after a predetermined time has elapsed, “Low” is output to the output Q2, and the PMOS transistor P3 is turned on.

次いで、駆動電圧出力端子７１の電位をＶＳＳとする場合は、第１制御信号入力端子に”Ｈｉｇｈ”を入力する。これにより、タイマ７５の出力Ｑ１、Ｑ２は共に”Ｈｉｇｈ”となるため、３つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３はオフする。その後、一定の期間をおいて、第２制御信号入力端子６３に”Ｈｉｇｈ”を入力する。このとき、全ＭＯＳトランジスタがオフする期間を設けることで、ＶＤＤ２端子６１からＶＳＳ端子６４へ貫通電流が流れることを防いでいる。   Next, when the potential of the drive voltage output terminal 71 is set to VSS, “High” is input to the first control signal input terminal. As a result, the outputs Q1 and Q2 of the timer 75 are both “High”, so that the three PMOS transistors P1, P2 and P3 are turned off. Thereafter, “High” is input to the second control signal input terminal 63 after a certain period. At this time, a period during which all the MOS transistors are turned off is provided to prevent a through current from flowing from the VDD2 terminal 61 to the VSS terminal 64.

第２制御信号入力端子６４に”Ｈｉｇｈ”が入力されると、ＮＭＯＳトランジスタＮ１のゲートが”Ｈｉｇｈ”となるため、ＮＭＯＳトランジスタＮ１はオンし、駆動電圧出力端子７１の電位が下降し始める。このとき、タイマ７６のカウントがスタートし、一定時間が経過した後、出力Ｑ１に”Ｈｉｇｈ”が出力されて、ＮＭＯＳトランジスタＮ２がオンする。更に一定時間が経過した後、出力Ｑ２に”Ｈｉｇｈ”が出力されて、ＮＭＯＳトランジスタＮ３がオンする。   When “High” is input to the second control signal input terminal 64, the gate of the NMOS transistor N1 becomes “High”, so that the NMOS transistor N1 is turned on and the potential of the drive voltage output terminal 71 starts to drop. At this time, the timer 76 starts counting, and after a predetermined time has elapsed, “High” is output to the output Q1, and the NMOS transistor N2 is turned on. Further, after a predetermined time has elapsed, “High” is output to the output Q2, and the NMOS transistor N3 is turned on.

このように、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を順次オンしていくことにより、駆動電圧出力端子７１に接続された負荷へ流れる電流のピーク値を小さくすることができる。   Thus, by sequentially turning on the PMOS transistors P1, P2, and P3 and the NMOS transistors N1, N2, and N3, the peak value of the current flowing to the load connected to the drive voltage output terminal 71 can be reduced. .

なお、実施の形態２においては、駆動ＩＣ４ａにタイマ７５、７６を有する駆動回路３９ａ、３９ａ…を複数備える構成を示したがこれに限らず、駆動ＩＣ４ａにタイマ７５、７６をそれぞれ１つずつ備えて、全駆動回路３９ａ、３９ａ…がタイマ７５、７６を兼用する構成としてもよい。この場合は、実施の形態１の駆動回路４０を複数備えて、第１ＰＭＯＳ制御信号入力端子８１にタイマ７５の出力Ｑ１を接続し、第２ＰＭＯＳ制御信号入力端子８２にタイマ７５の出力Ｑ２を接続し、第１ＮＭＯＳ制御信号入力端子８７にタイマ７６の出力Ｑ１を接続し、第２ＮＭＯＳ制御信号入力端子８８にタイマ７６の出力Ｑ２を接続すればよい。また、駆動回路３９ａ内にタイマ７５、７６を備える構成を示したが、これに限らず、比較器３７又はレベルシフタ３８内に備える構成としてもよい。また、タイマ７５、７６により時間を規定する構成を示したが、これに限るものではなく、例えば抵抗及び容量による時定数にて制御信号の出力時間を規定する構成であってもよい。   In the second embodiment, the drive IC 4a is provided with a plurality of drive circuits 39a, 39a... Having the timers 75, 76. However, the present invention is not limited to this, and the drive IC 4a is provided with one each of the timers 75, 76. In this case, all the drive circuits 39a, 39a,... In this case, a plurality of driving circuits 40 of the first embodiment are provided, the output Q1 of the timer 75 is connected to the first PMOS control signal input terminal 81, and the output Q2 of the timer 75 is connected to the second PMOS control signal input terminal 82. The output Q1 of the timer 76 may be connected to the first NMOS control signal input terminal 87, and the output Q2 of the timer 76 may be connected to the second NMOS control signal input terminal 88. Moreover, although the structure provided with the timers 75 and 76 in the drive circuit 39a was shown, it is good not only as this but the structure provided in the comparator 37 or the level shifter 38. Further, although the configuration in which the time is defined by the timers 75 and 76 is shown, the present invention is not limited to this, and for example, a configuration in which the output time of the control signal is defined by a time constant based on resistance and capacitance may be used.

実施の形態２に係るインクジェットヘッドのその他の構成は、実施の形態１に係るインクジェットヘッドの構成と同様であるため、対応する箇所には同じ符号を付して詳細な説明を省略する。   Other configurations of the ink jet head according to the second embodiment are the same as those of the ink jet head according to the first embodiment, and accordingly, corresponding portions are denoted by the same reference numerals and detailed description thereof is omitted.

本発明に係るインクジェットヘッドの構成を示す分解斜視図である。It is a disassembled perspective view which shows the structure of the inkjet head which concerns on this invention. 本発明に係るインクジェットヘッドを搭載したインクジェットプリンタの構成を示すブロック図である。1 is a block diagram showing a configuration of an ink jet printer equipped with an ink jet head according to the present invention. 本発明に係るインクジェットヘッドの駆動ＩＣの構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a drive IC for an inkjet head according to the present invention. 本発明に係る駆動ＩＣの選択回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the selection circuit of the drive IC based on this invention. 本発明に係るインクジェットヘッドの駆動回路の構成を示す回路図である。FIG. 2 is a circuit diagram illustrating a configuration of a drive circuit of an inkjet head according to the present invention. 本発明に係る駆動回路の動作タイミングを示すタイミングチャートである。4 is a timing chart showing the operation timing of the drive circuit according to the present invention. 本発明に係るインクジェットヘッドの駆動回路の構成を示す回路図である。FIG. 2 is a circuit diagram illustrating a configuration of a drive circuit of an inkjet head according to the present invention. 本発明の実施の形態１の変形例１に係るインクジェットヘッドの駆動ＩＣの構成を示すブロック図である。It is a block diagram which shows the structure of the drive IC of the inkjet head which concerns on the modification 1 of Embodiment 1 of this invention. 本発明の実施の形態２に係るインクジェットヘッドの駆動ＩＣの構成を示すブロック図である。It is a block diagram which shows the structure of the drive IC of the inkjet head which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係るインクジェットヘッドの駆動回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the drive circuit of the inkjet head which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る駆動回路の動作タイミングを示すタイミングチャートである。It is a timing chart which shows the operation timing of the drive circuit concerning Embodiment 2 of the present invention.

符号の説明Explanation of symbols

１ フレキシブル配線基板
２ 圧電素子
２ａ 個別端子
２ｂ 共通端子
３ 流路ユニット
４ 駆動ＩＣ（駆動装置）
１０ ＣＰＵ
３５ シフトレジスタ
３６ ラッチ部
３７ 選択回路（信号生成回路）
３８ レベルシフタ
３９、３９ａ、４０ 駆動回路
４１、７１、９３ 駆動電圧出力端子（出力端子）
６１、８３ ＶＤＤ２端子（第１端子）
６２、８４ 第１制御信号入力端子（第１制御端子）
６３、８５ 第２制御信号入力端子（第２制御端子）
６４、８６ ＶＳＳ端子（第２端子）
６５、６６、６７、６８ 比較器
６９ 第１ＰＭＯＳ制御信号出力端子
７０ 第２ＰＭＯＳ制御信号出力端子
７２ 第１ＮＭＯＳ制御信号出力端子
７３ 第２ＮＭＯＳ制御信号出力端子
７５、７６ タイマ
８１ 第１ＰＭＯＳ制御信号入力端子
８２ 第２ＰＭＯＳ制御信号入力端子
８７ 第１ＮＭＯＳ制御信号入力端子
８８ 第２ＮＭＯＳ制御信号入力端子
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６ Ｐチャネル型ＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６ Ｎチャネル型ＭＯＳトランジスタ DESCRIPTION OF SYMBOLS 1 Flexible wiring board 2 Piezoelectric element 2a Individual terminal 2b Common terminal 3 Flow path unit 4 Drive IC (drive device)
10 CPU
35 Shift register 36 Latch part 37 Selection circuit (signal generation circuit)
38 Level shifter 39, 39a, 40 Drive circuit 41, 71, 93 Drive voltage output terminal (output terminal)
61, 83 VDD2 terminal (first terminal)
62, 84 First control signal input terminal (first control terminal)
63, 85 Second control signal input terminal (second control terminal)
64, 86 VSS terminal (second terminal)
65, 66, 67, 68 Comparator 69 First PMOS control signal output terminal 70 Second PMOS control signal output terminal 72 First NMOS control signal output terminal 73 Second NMOS control signal output terminal 75, 76 Timer 81 First PMOS control signal input terminal 82 First 2 PMOS control signal input terminal 87 1st NMOS control signal input terminal 88 2nd NMOS control signal input terminal P1, P2, P3, P4, P5, P6 P channel type MOS transistor N1, N2, N3, N4, N5, N6 N channel type MOS Transistor

Claims (9)

第１の電位に接続される第１端子及び出力端子の間に並列に接続された複数の第１スイッチング素子と、第２の電位に接続される第２端子及び前記出力端子の間に並列に接続された複数の第２スイッチング素子とを備え、
前記出力端子に接続される負荷を前記第１の電位又は第２の電位にて選択的に駆動する駆動回路において、
一又は複数の前記第１スイッチング素子のオン／オフを制御する信号を入力する第１制御端子と、
一又は複数の前記第２スイッチング素子のオン／オフを制御する信号を入力する第２制御端子と、
前記第１制御端子に前記第１スイッチング素子をオンする信号が入力されている場合に、残りの第１スイッチング素子を順次オンする第１制御部と、
前記第２制御端子に前記第２スイッチング素子をオンする信号が入力されている場合に、残りの第２スイッチング素子を順次オンする第２制御部と
を備えることを特徴とする駆動回路。 A plurality of first switching elements connected in parallel between a first terminal connected to a first potential and an output terminal, and a second terminal connected to a second potential and in parallel between the output terminals A plurality of connected second switching elements;
A drive circuit for selectively driving a load connected to the output terminal at the first potential or the second potential;
A first control terminal for inputting a signal for controlling on / off of one or more of the first switching elements;
A second control terminal for inputting a signal for controlling on / off of the one or more second switching elements;
A first controller that sequentially turns on the remaining first switching elements when a signal for turning on the first switching elements is input to the first control terminal;
And a second controller that sequentially turns on the remaining second switching elements when a signal for turning on the second switching elements is input to the second control terminal. 前記第１制御部は、前記出力端子の電位に応じて、残りの第１スイッチング素子をオンするようにしてあり、
前記第２制御部は、前記出力端子の電位に応じて、残りの第２スイッチング素子をオンするようにしてある請求項１に記載の駆動回路。 The first controller turns on the remaining first switching elements according to the potential of the output terminal,
The drive circuit according to claim 1, wherein the second control unit is configured to turn on the remaining second switching elements in accordance with the potential of the output terminal. 前記第１端子及び前記第２端子の間の電圧を分圧する分圧部を備え、
前記第１制御部は、
前記分圧部による分圧点の電位及び前記出力端子の電位の高低を比較する比較器を有し、
該比較器の比較結果に応じて第１スイッチング素子をオンするようにしてあり、
前記第２制御部は、
前記分圧部による分圧点の電位及び前記出力端子の電位の高低を比較する比較器を有し、
該比較器の比較結果に応じて第２スイッチング素子をオンするようにしてある請求項１又は請求項２に記載の駆動回路。 A voltage dividing unit for dividing a voltage between the first terminal and the second terminal;
The first controller is
A comparator that compares the potential of the voltage dividing point by the voltage dividing unit and the potential of the output terminal;
The first switching element is turned on according to the comparison result of the comparator,
The second controller is
A comparator that compares the potential of the voltage dividing point by the voltage dividing unit and the potential of the output terminal;
3. The drive circuit according to claim 1, wherein the second switching element is turned on according to a comparison result of the comparator. 前記分圧部は、前記第１端子及び前記第２端子の間の電圧を複数に分圧しており、
前記第１制御部は、
比較器を複数有し、
複数の前記比較器にて、前記分圧部による複数の分圧点の電位及び前記出力端子の電位をそれぞれ比較し、
複数の前記比較器の比較結果に応じて複数の第１スイッチング素子をそれぞれオンするようにしてあり、
前記第２制御部は、
比較器を複数有し、
複数の前記比較器にて、前記分圧部による複数の分圧点の電位及び前記出力端子の電位をそれぞれ比較し、
複数の前記比較器の比較結果に応じて複数の第２スイッチング素子をそれぞれオンするようにしてある請求項３に記載の駆動回路。 The voltage dividing unit divides the voltage between the first terminal and the second terminal into a plurality of voltages,
The first controller is
Have multiple comparators,
In the plurality of comparators, the potential of the plurality of voltage dividing points by the voltage dividing unit and the potential of the output terminal are respectively compared,
A plurality of first switching elements are turned on in accordance with the comparison results of the plurality of comparators,
The second controller is
Have multiple comparators,
In the plurality of comparators, the potential of the plurality of voltage dividing points by the voltage dividing unit and the potential of the output terminal are respectively compared,
4. The drive circuit according to claim 3, wherein each of the plurality of second switching elements is turned on in accordance with a comparison result of the plurality of comparators. 前記第１制御部は、時間的な遅れをもって、残りの第１スイッチング素子を順次オンするようにしてあり、
前記第２制御部は、時間的な遅れをもって、残りの第２スイッチング素子を順次オンするようにしてある請求項１に記載の駆動回路。 The first control unit sequentially turns on the remaining first switching elements with a time delay,
The drive circuit according to claim 1, wherein the second control unit sequentially turns on the remaining second switching elements with a time delay. 請求項１乃至請求項５のいずれか１つに記載の駆動回路を複数と、
各駆動回路の第１制御端子及び第２制御端子に入力する信号を生成する信号生成回路と
を備えることを特徴とする駆動装置。 A plurality of drive circuits according to any one of claims 1 to 5,
A drive device comprising: a signal generation circuit that generates a signal to be input to the first control terminal and the second control terminal of each drive circuit. 請求項１乃至請求項５のいずれか１つに記載の駆動回路と、
前記第１の電位に接続される第１端子及び出力端子の間に並列に接続された複数の第１スイッチング素子、前記第２の電位に接続される第２端子及び前記出力端子の間に並列に接続された複数の第２スイッチング素子、一又は複数の前記第１スイッチング素子のオン／オフを制御する信号を入力する第１制御端子、並びに一又は複数の前記第２スイッチング素子のオン／オフを制御する信号を入力する第２制御端子を有し、前記第１制御端子に前記第１スイッチング素子をオンする信号が入力されている場合に、前記駆動回路の前記第１制御部により残りの第１スイッチング素子がオンされるようにしてあり、前記第２制御端子に前記第２スイッチング素子をオンする信号が入力されている場合に、前記駆動回路の前記第２制御部により残りの第２スイッチング素子がオンされるようにしてある複数の駆動回路と、
各駆動回路の第１制御端子及び第２制御端子に入力する信号を生成する信号生成回路と
を備えることを特徴とする駆動装置。 A drive circuit according to any one of claims 1 to 5,
A plurality of first switching elements connected in parallel between a first terminal connected to the first potential and an output terminal, a parallel between the second terminal connected to the second potential and the output terminal A plurality of second switching elements connected to each other, a first control terminal for inputting a signal for controlling on / off of one or more of the first switching elements, and on / off of one or more of the second switching elements. A second control terminal for inputting a signal for controlling the first switching element, and when the signal for turning on the first switching element is input to the first control terminal, the first control unit of the drive circuit When the first switching element is turned on and a signal for turning on the second switching element is input to the second control terminal, the second control unit of the drive circuit performs the rest. A plurality of drive circuits second switching elements are to be turned on,
A drive device comprising: a signal generation circuit that generates a signal to be input to the first control terminal and the second control terminal of each drive circuit. 第１スイッチング素子がオンしている状態から第２スイッチング素子がオンしている状態へ移行する場合、及び第２スイッチング素子がオンしている状態から第１スイッチング素子がオンしている状態へ移行する場合に、全てのスイッチング素子をオフした後で状態の移行を行うようにしてある請求項６又は請求項７に記載の駆動装置。   Transition from a state where the first switching element is turned on to a state where the second switching element is turned on, and a transition from a state where the second switching element is turned on to a state where the first switching element is turned on The driving device according to claim 6 or 7, wherein when the switching is performed, the state transition is performed after all the switching elements are turned off. 請求項６乃至請求項８のいずれか１つに記載の駆動装置と、
該駆動装置の駆動回路の出力端子に接続され、負荷として駆動される圧電素子と
を備え、
該圧電素子が発する圧力によりインクを吐出するようにしてあることを特徴とするインクジェットヘッド。 A driving device according to any one of claims 6 to 8,
A piezoelectric element connected to the output terminal of the drive circuit of the drive device and driven as a load,
An ink-jet head, wherein ink is ejected by pressure generated by the piezoelectric element.
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