JP2007013116A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は半導体装置、および半導体装置の作製方法に関する。特に、記憶回路および容量素子に有機化合物を用いることによりデータを記憶可能な半導体装置に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. In particular, the present invention relates to a semiconductor device capable of storing data by using an organic compound for a memory circuit and a capacitor.
近年、個々の対象物にID(個体識別番号)を与えることで、その対象物の履歴等の情報を明確にし、生産・管理等に役立てるといった個体認識技術が注目されている。その中でも、非接触でデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置として、特に、RFID(Radio Frequency Identification)(IDタグ、ICタグ、ICチップ、RFタグ(Radio Frequency)、無線タグ、電子タグ、無線チップともよばれる)等が企業内、市場等で導入され始めている。 2. Description of the Related Art In recent years, attention has been focused on an individual recognition technique in which an ID (individual identification number) is given to an individual object to clarify information such as a history of the object and to be useful for production and management. Among them, development of semiconductor devices capable of transmitting and receiving data without contact is underway. As such a semiconductor device, RFID (Radio Frequency Identification) (ID tag, IC tag, IC chip, RF tag (Radio Frequency), wireless tag, electronic tag, wireless chip), etc. are especially used in the company, market, etc. Has begun to be introduced.
これらの半導体装置の多くは、シリコン(Si)等の半導体基板を用いた回路(以下、IC(Integrated Circuit)チップとも記す)とアンテナとを有し、当該ICチップは記憶回路(以下、メモリとも記す)や制御回路等から構成されている。また、有機化合物を用いた有機薄膜トランジスタ(以下、TFTとも記す)や有機メモリ等を有する制御回路や記憶回路等を搭載した半導体装置の開発が盛んに行われている。 Many of these semiconductor devices have a circuit using a semiconductor substrate such as silicon (Si) (hereinafter also referred to as an IC (Integrated Circuit) chip) and an antenna, and the IC chip is a memory circuit (hereinafter also referred to as a memory). And a control circuit. In addition, development of a semiconductor device including a control circuit, a memory circuit, and the like having an organic thin film transistor (hereinafter also referred to as TFT) using an organic compound, an organic memory, and the like is actively performed.
例えば、有機メモリを用いた例として、特許文献1がある。また例えば、RFIDの例として、特許文献2がある。
しかし、上記半導体装置を構成する回路で用いられる容量素子としては、基板上に形成したトランジスタのソース電極とドレイン電極を接続し、半導体層とゲート電極間に生じる容量を利用することが多い。この場合、他のトランジスタと同時に作りこめるという利点があるが、その反面、容量の面積が半導体装置の面積に占める割合が大きく、削減が困難という問題点があった。 However, as a capacitor used in a circuit included in the semiconductor device, a capacitor formed between a semiconductor layer and a gate electrode by connecting a source electrode and a drain electrode of a transistor formed over a substrate is often used. In this case, there is an advantage that it can be formed at the same time as other transistors, but on the other hand, there is a problem that the ratio of the area of the capacitance to the area of the semiconductor device is large and the reduction is difficult.
また、整流能力や昇圧機能の向上のために容量を増大させようとした場合、半導体層とゲート電極を用いた容量では容量の増大がそのまま半導体装置の面積の増大に直結することになる。しかし、特にRFIDに用いられる半導体装置はできる限り小型化することが望ましく、半導体装置に占める容量素子の縮小化、もしくは容量の増大が期待される。 Further, when an attempt is made to increase the capacity in order to improve the rectification capability and the boosting function, the increase in the capacity using the semiconductor layer and the gate electrode directly leads to an increase in the area of the semiconductor device. However, it is particularly desirable to reduce the size of a semiconductor device used for RFID as much as possible, and a reduction in capacity element or an increase in capacitance in the semiconductor device is expected.
本発明はその点を鑑みてなされたものであり、半導体装置内の回路内に占める容量素子の面積を縮小させ、それら容量素子と有機メモリを搭載した半導体装置の小型化を図る事、もしくは半導体装置の面積を増大させることなく回路内の容量を増加させて機能の向上を図る事を目的とする。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて、多層配線層を有する集積回路や、プロセッサチップ(無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ)などの半導体装置を作製することができる。 SUMMARY OF THE INVENTION The present invention has been made in view of this point, and reduces the area of a capacitive element in a circuit in a semiconductor device to reduce the size of a semiconductor device on which the capacitive element and an organic memory are mounted. The purpose is to improve the function by increasing the capacitance in the circuit without increasing the area of the device. Note that in this specification, a semiconductor device refers to a device that can function by utilizing semiconductor characteristics. By using the present invention, a semiconductor device such as an integrated circuit having a multilayer wiring layer or a processor chip (also referred to as a wireless chip, a wireless processor, a wireless memory, or a wireless tag) can be manufactured.
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部と電気的に接続する周辺回路とを有し、前記メモリ部は、第1の方向に延びたビット線と、前記第1の方向と垂直な第2の方向に延びたワード線と、前記ビット線を構成する第1の導電層と、有機化合物を含む層と、前記ワード線を構成する第2の導電層との積層構造からなる記憶素子を複数有し、前記周辺回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。 One embodiment of the present invention includes a memory portion and a peripheral circuit electrically connected to the memory portion over the same substrate, the memory portion including a bit line extending in a first direction, A word line extending in a second direction perpendicular to the direction of 1, a first conductive layer constituting the bit line, a layer containing an organic compound, and a second conductive layer constituting the word line A plurality of memory elements each having a stacked structure are provided, and the peripheral circuit includes a capacitor element having a dielectric made of the same material as the layer containing the organic compound.
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部を制御する回路と、電源回路とを有し、前記メモリ部は、第1の方向に延びたビット線と、前記第1の方向と垂直な第2の方向に延びたワード線と、前記ビット線を構成する第1の導電層と、有機化合物を含む層と、前記ワード線を構成する第2の導電層との積層構造からなる記憶素子を複数有し、前記電源回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。 One embodiment of the present invention includes a memory portion, a circuit that controls the memory portion, and a power supply circuit on the same substrate, and the memory portion includes a bit line extending in a first direction, A word line extending in a second direction perpendicular to the direction of 1, a first conductive layer constituting the bit line, a layer containing an organic compound, and a second conductive layer constituting the word line A plurality of memory elements having a stacked structure are provided, and the power supply circuit includes a capacitor element having a dielectric made of the same material as that of the layer containing the organic compound.
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部を制御する回路と、送受信回路とを有し、前記メモリ部は、第1の方向に延びたビット線と、前記第1の方向と垂直な第2の方向に延びたワード線と、前記ビット線を構成する第1の導電層と、有機化合物を含む層と、前記ワード線を構成する第2の導電層との積層構造からなる記憶素子を複数有し、前記送受信回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。 One embodiment of the present invention includes a memory portion, a circuit that controls the memory portion, and a transmission / reception circuit over the same substrate, the memory portion including a bit line extending in a first direction, A word line extending in a second direction perpendicular to the direction of 1, a first conductive layer constituting the bit line, a layer containing an organic compound, and a second conductive layer constituting the word line A plurality of memory elements each having a stacked structure are provided, and the transmission / reception circuit includes a capacitor element having a dielectric made of the same material as the layer containing the organic compound.
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部と電気的に接続する周辺回路とを有し、前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、複数の前記メモリセルからなるメモリセルアレイとを有し、前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第1の導電層と、前記第1の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第2の導電層とを有し、前記周辺回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。 One embodiment of the present invention includes a memory portion and a peripheral circuit electrically connected to the memory portion over the same substrate, the memory portion including a memory cell including a transistor and a memory element, and a plurality of the memory cells. A memory cell array including a memory cell, wherein the memory element includes a first conductive layer electrically connected to a source or drain region of the transistor, and an organic compound provided on the first conductive layer A layer and a second conductive layer provided on the organic compound layer, and the peripheral circuit includes a capacitive element having a dielectric made of the same material as the layer containing the organic compound. It is a feature.
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部を制御する回路と、電源回路とを有し、前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、複数の前記メモリセルからなるメモリセルアレイとを有し、前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第1の導電層と、前記第1の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第2の導電層とを有し、前記電源回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。 One embodiment of the present invention includes a memory portion, a circuit that controls the memory portion, and a power supply circuit over the same substrate. The memory portion includes a memory cell that includes a transistor and a memory element, and a plurality of the memory cells. A memory cell array including a memory cell, wherein the memory element includes a first conductive layer electrically connected to a source or drain region of the transistor, and an organic compound provided on the first conductive layer And a second conductive layer provided on the organic compound layer, and the power supply circuit includes a capacitive element having a dielectric made of the same material as the layer containing the organic compound. It is a feature.
本発明の一つは、同一基板上に、メモリ部と、前記メモリ部を制御する回路と、送受信回路とを有し、前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、複数の前記メモリセルからなるメモリセルアレイとを有し、前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第1の導電層と、前記第1の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第2の導電層とを有し、前記送受信回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴としている。 One embodiment of the present invention includes a memory portion, a circuit that controls the memory portion, and a transmission / reception circuit over the same substrate. The memory portion includes a memory cell including a transistor and a memory element, and a plurality of the memory cells. A memory cell array including a memory cell, wherein the memory element includes a first conductive layer electrically connected to a source or drain region of the transistor, and an organic compound provided on the first conductive layer A layer and a second conductive layer provided on the organic compound layer, and the transmission / reception circuit includes a capacitive element having a dielectric made of the same material as the layer containing the organic compound. It is a feature.
上記構成において、前記有機化合物を含む層と同じ材料を誘電体とする第1の容量素子と、同一基板上に、半導体を誘電体とする第2の容量素子を有していてもよい。なお、前記有機化合物を含む層と同じ材料を誘電体とする第1の容量素子と、前記半導体を誘電体とする第2の容量素子は並列に接続されていることが望ましい。また、前記有機化合物を含む層と同じ材料を誘電体とする第1の容量素子の一方の電極に、前記第2の導電層と同じ材料を用いてもよい。 In the above structure, the first capacitor element that uses the same material as the layer containing the organic compound as a dielectric and the second capacitor element that uses a semiconductor as a dielectric may be provided over the same substrate. Note that it is desirable that the first capacitor element using the same material as the layer containing the organic compound as a dielectric and the second capacitor element using the semiconductor as a dielectric are connected in parallel. Further, the same material as that of the second conductive layer may be used for one electrode of the first capacitor element using the same material as that of the layer containing the organic compound as a dielectric.
なお、上記構成において、前記第1の導電層と前記有機化合物を含む層との間、または前記有機化合物を含む層と前記第2の導電層との間に整流性を有する素子が設けてもよく、前記整流性を有する素子としては、ゲート電極とドレイン電極を接続したトランジスタがある。 Note that in the above structure, a rectifying element is provided between the first conductive layer and the layer containing the organic compound or between the layer containing the organic compound and the second conductive layer. As the rectifying element, there is a transistor in which a gate electrode and a drain electrode are connected.
本発明の一つは、絶縁表面上に、記憶素子を有するメモリ部と、前記メモリ部と電気的に接続する周辺回路と、前記周辺回路は容量素子を有する半導体装置の作製方法であり、前記絶縁表面上に、下から順に第1の導電層、有機化合物を含む層、第2の導電層を形成し、前記有機化合物を含む層を、前記容量素子の誘電体の層に用いることを特徴としている。 One of the present invention is a method for manufacturing a memory portion having a memory element over an insulating surface, a peripheral circuit electrically connected to the memory portion, and a semiconductor device in which the peripheral circuit has a capacitor, A first conductive layer, a layer containing an organic compound, and a second conductive layer are formed on an insulating surface in order from the bottom, and the layer containing the organic compound is used as a dielectric layer of the capacitor element. It is said.
本発明の一つは、絶縁表面を有する基板上に、トランジスタを有するメモリ部と、第1の容量素子を有し、且つ、前記メモリ部と電気的に接続する周辺回路と、前記周辺回路は第2の容量素子を有する半導体装置の作製方法であり、絶縁表面を有する基板上に第1の半導体層および第2の半導体層を形成し、前記第1の半導体層を有するトランジスタと、前記第2の半導体層を有する第1の容量素子とを形成し、前記トランジスタと電気的に接続する第1の導電層、前記第1の導電層上に有機化合物を含む層を形成し、前記第1の導電層と重なる前記有機化合物を含む層上に第2の導電層を形成し、前記有機化合物を含む層を、前記第2の容量素子の誘電体の層に用いることを特徴としている。 In one embodiment of the present invention, a memory portion including a transistor over a substrate having an insulating surface, a first capacitor element, a peripheral circuit electrically connected to the memory portion, and the peripheral circuit include A method for manufacturing a semiconductor device having a second capacitor element, in which a first semiconductor layer and a second semiconductor layer are formed over a substrate having an insulating surface, the transistor having the first semiconductor layer, A first capacitor layer having two semiconductor layers, a first conductive layer electrically connected to the transistor, and a layer containing an organic compound over the first conductive layer, A second conductive layer is formed on the layer containing the organic compound overlapping with the conductive layer, and the layer containing the organic compound is used as a dielectric layer of the second capacitor element.
上記構成において、前記第1の容量素子と、前記第2の容量素子は並列に接続されていることが望ましい。また、前記容量素子の一方の電極に、前記第2の導電層と同じ材料を用いてもよい。 In the above structure, it is preferable that the first capacitor element and the second capacitor element are connected in parallel. Further, the same material as that of the second conductive layer may be used for one electrode of the capacitor.
なお、上記構成において、前記第1の導電層と前記有機化合物を含む層との間または前記有機化合物を含む層と前記第2の導電層との間に整流性を有する素子が設けられていてもよい。前記整流性を有する素子としては、ゲート電極とドレイン電極を接続したトランジスタがある。 Note that in the above structure, an element having a rectifying property is provided between the first conductive layer and the layer containing the organic compound or between the layer containing the organic compound and the second conductive layer. Also good. As the rectifying element, there is a transistor in which a gate electrode and a drain electrode are connected.
なお、有機メモリとは、一対の導電層間に有機化合物を有する層を挟んで設けたものをいう。本発明は、有機メモリに用いられる有機化合物を含む層と同じ材料を誘導体とする容量素子を用いることを特徴としている。本明細書中の周辺回路とは、共振回路、電源回路、昇圧回路、DAコンバータや保護回路など、少なくとも容量素子を有する回路をいう。また、前記有機化合物を含む層と同じ材料を誘電体とする容量素子の他に、同一基板上に、半導体を誘電体とする容量素子を設けてもよい。この場合、前記有機化合物を含む層と同じ材料を誘電体とする容量素子と、半導体を誘電体とする容量素子は並列に接続されることが望ましい。 Note that an organic memory is a memory in which a layer having an organic compound is interposed between a pair of conductive layers. The present invention is characterized by using a capacitor element that is made of the same material as that of the layer containing an organic compound used in an organic memory. A peripheral circuit in this specification refers to a circuit including at least a capacitor such as a resonance circuit, a power supply circuit, a booster circuit, a DA converter, and a protection circuit. In addition to a capacitor element using the same material as the layer containing the organic compound as a dielectric, a capacitor element using a semiconductor as a dielectric may be provided on the same substrate. In this case, it is desirable that the capacitive element using the same material as the layer containing the organic compound as a dielectric and the capacitive element using a semiconductor as a dielectric are connected in parallel.
本発明により、特殊なプロセスを用いず、またプロセスを特に増加させることもなく、安価かつ容易に形成可能な有機メモリを搭載した半導体装置を得ることができる。 According to the present invention, it is possible to obtain a semiconductor device equipped with an organic memory that can be formed inexpensively and easily without using a special process and without increasing the number of processes.
従来のトランジスタと同一の半導体層を誘電体とした容量素子ではゲート絶縁膜と半導体層の重なる面積でしか実効的な容量にならない。それに対して、有機メモリに用いられる有機化合物を含む層を用いた容量素子は、トランジスタなどの素子や配線などの直上に形成できるなど配置に要する面積のほとんどが容量に寄与できるため、半導体装置内の回路内に占める容量素子の面積を縮小させることができる。 In a capacitive element using the same semiconductor layer as that of a conventional transistor as a dielectric, an effective capacitance can be obtained only in an area where the gate insulating film and the semiconductor layer overlap. In contrast, a capacitor using a layer containing an organic compound used in an organic memory can be formed directly on an element such as a transistor or a wiring, and most of the area required for placement can contribute to the capacitance. The area of the capacitor element in the circuit can be reduced.
また、本発明に係る有機化合物を含む層に、誘電率の高い材料を選択的に用いることで、容量素子の単位面積当たりの容量値を向上させることができる。 Further, by selectively using a material having a high dielectric constant for the layer containing the organic compound according to the present invention, the capacitance value per unit area of the capacitor can be improved.
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。 Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in structures of the present invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.
(実施の形態1)
本実施の形態では、二つの導電層の間に有機化合物を含む層が設置された記憶素子と、二つの導電層の間に前記記憶素子と同じ有機化合物を含む層が設置された容量素子とからなる半導体装置の一構成例に関して図面を用いて説明する。
(Embodiment 1)
In this embodiment, a memory element in which a layer containing an organic compound is installed between two conductive layers, and a capacitor element in which a layer containing the same organic compound as the memory element is installed between two conductive layers; A configuration example of a semiconductor device including the above will be described with reference to the drawings.
本発明に係わる半導体装置は、図1に示すように、基板100上に形成された記憶素子108と、容量素子109とが設けられている。
As shown in FIG. 1, the semiconductor device according to the present invention includes a
図1に示す記憶素子108は第1の導電層101と有機化合物を含む層104と第2の導電層106とが積層されて形成される。また、容量素子109は第1の導電層102と記憶素子部と同一の材料を用いた有機化合物を含む層105と第2の導電層107とが積層されて形成される。隔壁層110a、110b、110cは第1の導電層101と第2の導電層106、あるいは第1の導電層102と第2の導電層107とが直接接触されることを防ぐ働きを持つ。
A
第1の導電層101、102、103と、有機化合物を含む層104、105と、第2の導電層106、107と、隔壁層110a、110b、110cとはそれぞれ同一のプロセスで形成することができる。したがって、記憶素子108と容量素子109とは同一のプロセスでそれぞれの層を同時に形成することが可能である。
The first
上記の構成において、第1の導電層101、102、103と、第2の導電層106、107には、導電性の高い元素や化合物等用いる。代表的には、金(Au)、銀(Ag)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、炭素(C)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)等から選ばれた一種の元素または当該元素を複数含む合金からなり、単層または積層構造を用いることができる。上記元素を複数含んだ合金としては、例えば、AlとTiを含んだ合金Al、TiとCを含んだ合金、AlとNiを含んだ合金、AlとCを含んだ合金、AlとNiとCを含んだ合金またはAlとMoを含んだ合金等を用いることができる。上記材料は蒸着法、スパッタ法、CVD法、印刷法または液滴吐出法を用いて形成することができる。例えば、Agを液滴吐出法で形成したり、Alを蒸着法により形成することができる。
In the above structure, a highly conductive element, compound, or the like is used for the first
また、第1の導電層101、102、103、第2の導電層106、107のうち、一方または両方が透光性を有するように設けてもよい。透光性を有する導電層は、透明な導電性材料を用いて形成するか、または、透明な導電性材料でなくても光を透過する厚さで形成する。透明な導電性材料としては、インジウム錫酸化物(ITO、Indium Tin Oxide)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)などその他の透光性酸化物導電材料を用いることが可能である。ITO及び酸化珪素を含むインジウム錫酸化物(以下、ITSOと記す)や、酸化珪素を含んだ酸化インジウムに、さらに2〜20wt%の酸化亜鉛(ZnO)を混合したものを用いても良い。
Further, one or both of the first
有機化合物を含む層104、105は有機化合物、電気的作用により導電性が変化する有機化合物、または有機化合物と無機化合物とが混合してなる層で形成する。有機化合物を含む層104、105は、単層で設けてもよいし、複数の層を積層させて設けてもよい。また、電気的作用により導電性が変化する有機化合物からなる層を積層させて設けてもよい。
The
有機化合物を含む層104、105を構成することが可能な有機化合物としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、エポキシ等に代表される有機樹脂等である。
Examples of the organic compound that can form the
また、有機化合物を含む層104、105を構成することが可能な、電気的作用により導電性が変化する有機化合物としては、正孔輸送性を有する有機化合物材料又は電子輸送性を有する有機化合物材料等である。
Further, as an organic compound that can constitute the
正孔輸送性を有する有機化合物材料としては、4,4’−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(略称:α−NPD)や4,4’−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(略称:TPD)や4,4’,4’’−トリス(N,N−ジフェニル−アミノ)−トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニル−アミノ]−トリフェニルアミン(略称:MTDATA)や4,4’−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル(略称:DNTPD)などの芳香族アミン系(即ち、ベンゼン環−窒素の結合を有する)の化合物やフタロシアニン(略称:H2Pc)、銅フタロシアニン(略称:CuPc)、バナジルフタロシアニン(略称:VOPc)等のフタロシアニン化合物を用いることができる。ここに述べた物質は、主に10−6cm2/Vs以上の正孔移動度を有する物質である。 As an organic compound material having a hole-transport property, 4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] -biphenyl (abbreviation: α-NPD), 4,4′-bis [ N- (3-methylphenyl) -N-phenyl-amino] -biphenyl (abbreviation: TPD) or 4,4 ′, 4 ″ -tris (N, N-diphenyl-amino) -triphenylamine (abbreviation: TDATA) ), 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) -N-phenyl-amino] -triphenylamine (abbreviation: MTDATA) and 4,4′-bis (N- (4- (N, N-di-m-tolylamino) phenyl) -N-phenylamino) biphenyl (abbreviation: DNTPD) and other aromatic amine-based compounds (that is, having a benzene ring-nitrogen bond) and phthalocyanines (abbreviation: H 2 Pc), copper lid Phthalocyanine compounds such as Russianine (abbreviation: CuPc) and vanadyl phthalocyanine (abbreviation: VOPc) can be used. The substances described here are mainly substances having a hole mobility of 10 −6 cm 2 / Vs or higher.
電子輸送性を有する有機化合物材料としては、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(略称:BeBq2)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−アルミニウム(略称:BAlq)等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:Zn(BOX)2)、ビス[2−(2−ヒドロキシフェニル)ベンゾチアゾラト]亜鉛(略称:Zn(BTZ)2)などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。 As an organic compound material having an electron transporting property, tris (8-quinolinolato) aluminum (abbreviation: Alq 3 ), tris (4-methyl-8-quinolinolato) aluminum (abbreviation: Almq 3 ), bis (10-hydroxybenzo [ h] -quinolinato) beryllium (abbreviation: BeBq 2 ), bis (2-methyl-8-quinolinolato) -4-phenylphenolato-aluminum (abbreviation: BAlq), etc., and a metal complex having a quinoline skeleton or a benzoquinoline skeleton Materials can be used. In addition, bis [2- (2-hydroxyphenyl) benzoxazolate] zinc (abbreviation: Zn (BOX) 2 ), bis [2- (2-hydroxyphenyl) benzothiazolate] zinc (abbreviation: Zn (BTZ) A material such as a metal complex having an oxazole-based or thiazole-based ligand such as 2 ) can also be used.
さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD−7)、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:p−EtTAZ)、バソフェナントロリン(略称:BPhen)、バソキュプロイン(略称:BCP)等を用いることができる。ここに述べた物質は、主に10−6cm2/Vs以上の電子移動度を有する物質である。 In addition to metal complexes, 2- (4-biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole (abbreviation: PBD), 1,3-bis [5- (P-tert-butylphenyl) -1,3,4-oxadiazol-2-yl] benzene (abbreviation: OXD-7), 3- (4-tert-butylphenyl) -4-phenyl-5- ( 4-biphenylyl) -1,2,4-triazole (abbreviation: TAZ), 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -1,2, 4-triazole (abbreviation: p-EtTAZ), bathophenanthroline (abbreviation: BPhen), bathocuproin (abbreviation: BCP), and the like can be used. The substances mentioned here are mainly substances having an electron mobility of 10 −6 cm 2 / Vs or higher.
作製法としては、蒸着法、電子ビーム蒸着法、スパッタリング法、CVD法等を用いて形成することができる。また、有機化合物と無機化合物とを含む混合層は、各々の材料を同時に成膜することにより形成することができ、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。また塗布法や、液滴吐出法、印刷法(スクリーン印刷やオフセット印刷など選択的にパターン形状で形成される方法)などを用いることもできる。 As a manufacturing method, an evaporation method, an electron beam evaporation method, a sputtering method, a CVD method, or the like can be used. Moreover, the mixed layer containing an organic compound and an inorganic compound can be formed by simultaneously forming the respective materials. The co-evaporation method using resistance heating evaporation, the co-evaporation method using electron beam evaporation, and resistance heating. It can be formed by a combination of the same or different methods such as co-evaporation by vapor deposition and electron beam vapor deposition, film formation by resistance heating vapor deposition and sputtering, and film formation by electron beam vapor deposition and sputtering. Alternatively, a coating method, a droplet discharge method, a printing method (a method of selectively forming a pattern shape such as screen printing or offset printing), or the like can also be used.
また、有機化合物を含む層104、105に誘電率の高い材料を用いることで、容量素子109の単位面積当たりの容量値を向上させることができる。
Further, by using a material having a high dielectric constant for the
隔壁層110a、110b、110cとしては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フッ化アリレンエーテル、ポリイミドなどの有機材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いてもよい。作製法としては、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いることができる。また、液滴吐出法や、印刷法(スクリーン印刷やオフセット印刷などパターンが形成される方法)を用いることもできる。塗布法で得られるTOF膜やSOG膜なども用いることができる。
As the
また、液滴吐出法により、導電層、絶縁層などを、組成物を吐出し形成した後、その平坦性を高めるために表面を圧力によってプレスして平坦化してもよい。プレスの方法としては、ローラー状のものを表面に走査することによって、凹凸をならすように軽減したり、平坦な板状な物で表面を垂直にプレスしたりしてもよい。プレスする時に、加熱工程を行っても良い。また溶剤等によって表面を軟化、または融解させエアナイフで表面の凹凸部を除去しても良い。また、CMP法を用いて研磨しても良い。この工程は、液滴吐出法によって凹凸が生じる場合に、その表面の平坦化する場合適用することができる。 Further, after a conductive layer, an insulating layer, or the like is formed by discharging a composition by a droplet discharge method, the surface may be flattened by pressing with a pressure in order to improve the flatness. As a pressing method, the surface of the roller-like object may be scanned to reduce unevenness, or the surface may be pressed vertically with a flat plate-like object. A heating step may be performed when pressing. Alternatively, the surface may be softened or melted with a solvent or the like, and the surface irregularities may be removed with an air knife. Further, polishing may be performed using a CMP method. This step can be applied when the surface is flattened when unevenness is generated by the droplet discharge method.
複数の有機化合物層を用いて記憶素子部および容量素子を形成した例を図13に示す。 An example in which a memory element portion and a capacitor element are formed using a plurality of organic compound layers is shown in FIG.
図13では、記憶素子108は第1の導電層101上に第1の有機化合物を含む層113が形成され、第1の有機化合物層を含む層113の上に第1の有機化合物を含む層113を覆う形状で第2の有機化合物を含む層114が形成され、第2の有機化合物を含む層114の上に第2の導電層106が形成されている。また、容量素子109は第1の導電層102上に第1の有機化合物を含む層115が形成され、第1の有機化合物を含む層115の上に第1の有機化合物を含む層115を覆う形状で第2の有機化合物を含む層116が形成され、第2の有機化合物を含む層116の上に第2の導電層107が形成されている。
In FIG. 13, in the
また、記憶素子、容量素子のどちらか一方を積層とする場合は、1層目の有機化合物を含む層と第2の導電層の間に、選択的に2層目の有機化合物を含む層を形成してもよい。 When either the memory element or the capacitor is stacked, a second layer containing an organic compound is selectively provided between the first layer containing an organic compound and the second conductive layer. It may be formed.
また、本実施の形態の上記構成において、記憶素子108の第1の導電層101と有機化合物を含む層104との間に、整流性を有する素子を設けてもよい。整流性を有する素子としては、ゲート電極とドレイン電極を接続したトランジスタ、またはダイオードである。このように、整流性があるダイオードを設けることにより、1つの方向にしか電流が流れないために、誤差が減少し、読み出しマージンが向上する。なお、整流性を有する素子は、有機化合物を含む層104と第2の導電層106との間に設けてもよい。
In the above structure of this embodiment, a rectifying element may be provided between the first
隔壁層110a、110b、110cは前述したように、第1の導電層101と第2の導電層106、あるいは第1の導電層102と第2の導電層107とが直接接触されることを防ぐ働きを持つが、第1の導電層の膜厚が十分薄く、端など段差が生じる領域において有機化合物を含む層が断裂するおそれがない場合には隔壁層110a、110b、110cの一部もしくはすべてを除くことができる。
As described above, the
隔壁層を用いない構成をとった半導体装置の構成例を図2(A)に示す。図2(A)では、記憶素子108は第1の導電層101の全面を有機化合物を含む層104で覆うように形成され、さらに第2の導電層106が覆うように形成されている。容量素子109も同様に、第1の導電層102を有機化合物を含む層105で覆い、さらに第2の導電層107が覆うように形成されている。隔壁層を形成しないことによりプロセスの簡略化に寄与する。
A structural example of a semiconductor device which does not use a partition layer is shown in FIG. In FIG. 2A, the
なお、第2の導電層106と107とは通常電気的に切り離されているが、記憶素子部の電極の一方と容量素子の一端とが同一の電位で用いることができるような場合には、第2の導電層106と107とを接続してもよい。
Note that the second
このような構成をとった半導体装置の構成例を図2(B)に示す。図2(B)では、記憶素子108と容量素子109を形成する有機化合物を含む層と第2の導電層を共通して用いたものであり、記憶素子108では第1の導電層101と有機化合物を含む層112と第2の導電層111との積層構造をとり、容量素子109では第1の導電層102と有機化合物を含む層112と第2の導電層111との積層構造をとる。記憶素子部の電極の一方と容量素子の一端とが同一の電位で用いることができるような場合にはこのような構成をとってもよい。
A structural example of a semiconductor device having such a structure is shown in FIG. In FIG. 2B, a layer containing an organic compound which forms the
このような構成をとることにより、プロセスを増やすことなく同一基板上に記憶素子と容量素子とを同時に形成することが可能となる。 With such a configuration, it is possible to simultaneously form the memory element and the capacitor element over the same substrate without increasing the number of processes.
(実施の形態2)
本実施の形態では、二つの導電層の間に有機化合物を含む層が設置された記憶素子と、二つの導電層の間に前記記憶素子と同じ有機化合物を含む層が設置された容量素子とからなる半導体装置の一構成例に関して実施の形態1とは異なる構成例を図面を用いて説明する。
(Embodiment 2)
In this embodiment, a memory element in which a layer containing an organic compound is installed between two conductive layers, and a capacitor element in which a layer containing the same organic compound as the memory element is installed between two conductive layers; A configuration example different from that of the first embodiment will be described with reference to the drawings with respect to a configuration example of the semiconductor device including the above.
図1では基板100上に記憶素子108と容量素子109を設ける構成を示したが、これに限られず、図3に示すように、基板100上にトランジスタ群200を設け、その上に記憶素子108と容量素子109を形成してもよい。図3では、トランジスタ群200の直上に容量素子109を形成し、電極の一端を配線150と接続した構成を示している。これにより容量素子109はトランジスタ群200と配線150間の容量として働く。
Although FIG. 1 illustrates a structure in which the
トランジスタ群200は図3では薄膜トランジスタ(TFT)を設けているが、これは一例であって公知のものであれば、どのような構成を用いてもよい。例えばCMOSトランジスタや電界効果トランジスタなどを用いることができる。また、トランジスタ群200に含まれる半導体層の構造もどのようなものを用いてもよく、例えば不純物領域(ソース領域、ドレイン領域、LDD領域を含む)を形成してもよいし、pチャネル型またはnチャネル型のどちらで形成してもよい。
The
また、用いられるトランジスタのチャネル形成領域は、一つで形成されるシングルゲート構造でもよいし、二つで形成されるダブルゲート構造または三つで形成されるトリプルゲート構造であってもよい。本発明とシングルゲート構造を組み合わせて用いることにより、さらに微細化された半導体装置を得ることができる。また、本発明とダブルゲートまたはトリプルゲート構造を組み合わせることにより、オフ電流のばらつきをさらに低減することができ、信頼性の高い半導体装置を得ることができる。 Further, the channel formation region of the transistor used may be a single gate structure formed by one, a double gate structure formed by two, or a triple gate structure formed by three. By using the present invention in combination with a single gate structure, a further miniaturized semiconductor device can be obtained. In addition, by combining the present invention with a double gate or triple gate structure, variation in off-state current can be further reduced, and a highly reliable semiconductor device can be obtained.
また、ゲート電極の側面と接するように絶縁層(サイドウォール)を形成してもよいし、ソース、ドレイン領域とゲート電極の一方または両方にシリサイド層を形成してもよい。シリサイド層の材料としては、ニッケル、タングステン、モリブデン、コバルト、白金等を用いることができる。 Further, an insulating layer (side wall) may be formed so as to be in contact with the side surface of the gate electrode, or a silicide layer may be formed on one or both of the source and drain regions and the gate electrode. As a material for the silicide layer, nickel, tungsten, molybdenum, cobalt, platinum, or the like can be used.
なお、ここでは、トランジスタ群200上に記憶素子108と容量素子109を形成した例を示したが、記憶素子108と容量素子109と、トランジスタ群200とを別工程で作製し、導電性フィルムなどを用いて貼りあわせて設けてもよい。
Note that here, an example in which the
また、図3ではトランジスタ群200の直上に容量素子109を形成し接続した例を示したが、容量素子に接続するものはトランジスタに限られず、配線でもよい。配線の直上に容量素子を形成し接続した例を図4に示す。
FIG. 3 shows an example in which the
図4では配線250の直上に容量素子109を形成し、容量素子109の第2の導電層は第1の導電層103を介して配線150に接続された構成をとっている。これにより、容量素子109は配線150と配線250間の容量として働く。
In FIG. 4, the
さらに、容量素子を形成する領域は直接接続するトランジスタや配線の上である必要はなく、任意に決定することができる。図5はトランジスタ300およびトランジスタ群310上に記憶素子108と容量素子109とを形成した例を示した図である。図5において容量素子109は、容量素子109とは接続されていないトランジスタ群310の直上で形成されている。
Further, the region for forming the capacitor element does not need to be on the directly connected transistor or wiring, and can be arbitrarily determined. FIG. 5 is a diagram illustrating an example in which the
同様に、容量素子と直接接続しない配線の直上にも容量素子を形成することは可能である。図6は配線150、350、351、352、および353上に記憶素子108と容量素子109とを形成した例を示した図である。図6において容量素子109は、容量素子と109とは接続されていない配線351、352、353の直上で形成されている。
Similarly, a capacitor element can be formed immediately above a wiring that is not directly connected to the capacitor element. FIG. 6 is a diagram showing an example in which the
図5および図6のような構成をとることにより、本発明の容量素子は直接接続しない回路および配線の直上にも形成することが可能である。 By adopting the configuration as shown in FIGS. 5 and 6, the capacitive element of the present invention can be formed directly above circuits and wirings that are not directly connected.
このように、容量素子を本発明の形態のような構成とすることにより、半導体層とゲート電極を用いた従来の容量素子の全部もしくは一部を削減し、回路や配線上に配置することが可能となる。その結果、半導体装置の面積縮小化に寄与することができる。 As described above, by configuring the capacitor element as in the embodiment of the present invention, all or part of the conventional capacitor element using the semiconductor layer and the gate electrode can be reduced and arranged on a circuit or a wiring. It becomes possible. As a result, the area of the semiconductor device can be reduced.
(実施の形態3)
本実施の形態では、二つの導電層の間に有機化合物を含む層が設置された記憶素子と、二つの導電層の間に前記記憶素子と同じ有機化合物を含む層が設置された容量素子とからなる半導体装置の一構成例に関して実施の形態1および実施の形態2とは異なる構成例を図面を用いて説明する。
(Embodiment 3)
In this embodiment, a memory element in which a layer containing an organic compound is installed between two conductive layers, and a capacitor element in which a layer containing the same organic compound as the memory element is installed between two conductive layers; A configuration example different from the first embodiment and the second embodiment will be described with reference to the drawings with respect to one configuration example of the semiconductor device including the above.
本発明による容量素子は、既存の容量素子と組み合わせることで容量の増加を図ることも可能である。図7は半導体層とゲートメタルを用いた従来の容量素子と本発明の容量素子を組み合わせた例である。 The capacity element according to the present invention can be increased in capacity by combining with the existing capacity element. FIG. 7 shows an example in which a conventional capacitive element using a semiconductor layer and a gate metal is combined with the capacitive element of the present invention.
図7に示す例では、基板100上に既存の容量素子400を形成し、その上に記憶素子108と容量素子109が形成されている。容量素子400は、従来使用されている容量素子であり、TFTのソース電極層とドレイン電極層と接続することで、半導体層とゲート電極間の容量を用いた容量素子として働く。
In the example shown in FIG. 7, an existing
また、配線150と既存の容量素子400内のゲート電極とを接続することにより、配線150と既存の容量素子400のドレイン・ソース電極間に既存の容量素子400の容量と容量素子109の容量とを足し合わせた容量が発生する。
Further, by connecting the
このような構成をとることにより、容量素子と、半導体層とゲート電極を用いた従来の容量素子とを同時に用いることができる。そのため、従来よりもチップ面積を増やすことなく容量を増やすことができ、回路の機能向上を図ることが可能となる。 By adopting such a configuration, a capacitor element and a conventional capacitor element using a semiconductor layer and a gate electrode can be used at the same time. Therefore, the capacity can be increased without increasing the chip area as compared with the conventional case, and the function of the circuit can be improved.
また、素子に掛かる電圧によって用いる容量素子を使い分けることも可能である。例えば、高電圧が発生し本発明による容量素子では破損するような領域での容量は既存の容量素子を用い、それ以外の低電圧を扱う領域での容量は本発明の容量素子を用いるというように、領域によって用いる容量素子を変えてもよい。 In addition, it is possible to selectively use the capacitor element to be used depending on the voltage applied to the element. For example, an existing capacitor element is used for a region where a high voltage is generated and the capacitor element according to the present invention is damaged, and a capacitor element according to the present invention is used for a capacitor in a region that handles other low voltages. In addition, the capacitor used may be changed depending on the region.
さらに、上記実施の形態と組み合わせることにより、従来の容量素子を削減しつつ本発明による容量素子を大幅に増やすことにより、チップ面積を縮小化させつつ機能向上を果たすことも可能である。 Furthermore, by combining with the above embodiment mode, it is possible to improve the function while reducing the chip area by greatly increasing the number of capacitors according to the present invention while reducing the number of conventional capacitors.
(実施の形態4)
本実施の形態では上記実施の形態で示す容量素子と有機メモリを形成し、アンテナを搭載したRFIDチップの構成例を図面を用いて説明する。
(Embodiment 4)
In this embodiment, a structure example of an RFID chip in which the capacitor and the organic memory described in the above embodiment are formed and an antenna is mounted will be described with reference to drawings.
本実施の形態で示すRFIDチップは、非接触でデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは2通りの設け方があり、1つは複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合、もう1つは複数の素子および記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。 The RFID chip described in this embodiment is characterized in that data can be read and written in a non-contact manner. A data transmission format is an electromagnetic wave in which a pair of coils are arranged to face each other and communicate by mutual induction. There are roughly divided into a coupling system, an electromagnetic induction system that communicates using an induction electromagnetic field, and a radio system that communicates using radio waves, but any system may be used. In addition, there are two types of antennas used for data transmission. When one antenna is provided on a substrate on which a plurality of elements and memory elements are provided, the other is provided with a plurality of elements and memory elements. In some cases, a terminal portion is provided over the substrate, and an antenna provided over another substrate is connected to the terminal portion.
まず、複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合のRFIDチップの一構成例を、図面を用いて説明する。 First, a configuration example of an RFID chip in the case where an antenna is provided over a substrate provided with a plurality of elements and memory elements will be described with reference to the drawings.
図8はRFIDチップの概略を示した図である。図8に示すように、基板1100上にアンテナ回路1101、クロック発生回路1104、電源回路1105、制御回路1112、メモリ回路1113を有する。アンテナ回路1101はアンテナ1102と共振容量1103を有し、電源回路1105は平滑化回路1106と昇圧回路1107を有する。さらに、平滑化回路1106は交流信号を整流するダイオード1108と平滑化容量1109を有し、昇圧回路1107は電圧を昇圧するためのダイオード群1110と容量素子群1111を有する。図示しないが、これらの回路以外にデータ変調/復調回路、センサ、インターフェース回路などを有していてもよい。
FIG. 8 is a diagram showing an outline of the RFID chip. As shown in FIG. 8, an
本発明により、共振容量1103、平滑化容量1109、容量素子群1111の一部もしくはすべて上記実施形態のように有機メモリを構成する導電層および有機化合物を用いた容量素子に置き換えることが可能である。
According to the present invention, part or all of the
ただし、容量素子群1111の最終段のように記憶素子が破壊できるほどの高電圧がかかるような領域に本発明の構成を適用する場合には、有機メモリを構成する導電層および有機化合物を用いた容量素子が破壊されないような手段をとる必要がある。例えば該当部分の容量素子の絶縁層の膜厚を局所的に増やす、または該当部分の容量素子の絶縁層を他の絶縁層に置き換える、もしくは他の絶縁層を追加して形成する、などである。
However, when the configuration of the present invention is applied to a region where a high voltage that can destroy the storage element is applied, such as the last stage of the
もちろん、従来の容量素子と置き換えてもよく、使用領域に合わせた容量素子の置き換えは上記の例に限定はされず、チップ内の容量素子を備えた回路におけるすべての容量素子に対して適用することが可能であることは言うまでもない。 Of course, it may be replaced with a conventional capacitive element, and the replacement of the capacitive element in accordance with the use region is not limited to the above example, and is applied to all the capacitive elements in the circuit including the capacitive element in the chip. It goes without saying that it is possible.
図9(A)はアクティブマトリクス型で構成される記憶装置を有するRFIDチップの上面図であり、記憶素子の上部電極および本発明の容量素子における上部電極として用いられる導電層とアンテナとして機能する導電層とが形成される位置を上面から見た図である。図9(A)では基板1000上にメモリ1001、アンテナ回路1005、電源回路1009を有する。図示しないが、これらの回路以外に制御回路、クロック発生回路を有し、データ変調/復調回路、センサ、インターフェース回路などを有していてもよい。
FIG. 9A is a top view of an RFID chip having a memory device formed of an active matrix type. A conductive layer used as an upper electrode of a memory element and an upper electrode in a capacitor element of the present invention and a conductive layer functioning as an antenna. It is the figure which looked at the position where a layer is formed from the upper surface. In FIG. 9A, a
メモリ1001はメモリセル1002を複数配置して構成されたメモリセルアレイ1003を有し、メモリセルアレイ1003を覆う形状で導電層1004が形成される。アンテナ回路1005はアンテナ1006と共振容量1007とを有し、共振容量1007を覆う形状で導電層1008が形成される。電源回路1009は平滑化回路1010と昇圧回路1013を有する。平滑化回路1010はさらに平滑化回路1012を有し、平滑化回路1012を覆う形状で導電層1011が形成される。昇圧回路1013は容量1015、1017、1019、1021、1023を有し、それぞれの容量を覆う形状で導電層1014、1016、1018、1020、1022が形成される。
The
導電層1004、1008、1011、1014、1016、1018、1020、1022はすべて同一の材料であり、同一のプロセスで同時に形成される。
The
なお、アンテナ1006は共振容量1007と電源回路1009とを囲むような形状になっているが、これは一例であって実際のアンテナの形状はこれに限定されない。また、形成した容量の数や形状、配置などの構成は一例であり、実際の容量の構成はこれに限定されない。
Note that although the
図9(B)に示すのはアクティブマトリクス型で構成される記憶装置の一構成例である。メモリセル1002がマトリクス状に設けられたメモリセルアレイ1003、カラムデコーダ1076aと読み出し回路1076bとセレクタ1076cを有するビット線駆動回路1076、ロウデコーダ1074aとレベルシフタ1074bを有するワード線駆動回路1074、書き込み回路等を有し外部とのやりとりを行うインターフェース1073を有している。なお、ここで示すメモリ1001の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
FIG. 9B illustrates an example of a structure of a memory device formed of an active matrix type. A
メモリセル1002は、ワード線Wy(1≦y≦n)を構成する第1の配線と、ビット線Bx(1≦x≦m)を構成する第2の配線と、トランジスタ1060と、記憶素子1065とを有する。記憶素子1065は、一対の導電層の間に、有機化合物層が挟まれた構造を有する。
The
図9(A)において、AB間の断面の構成を示した図が図10である。図10に、アクティブマトリクス型で構成される記憶装置を有する半導体装置を示す。基板500上にトランジスタ510a、510bを有するトランジスタ部530と、トランジスタ520a、520bを有するトランジスタ部540と、トランジスタ550a、550bを有するトランジスタ部560と、絶縁層501a、501b、508、509、511、516、514を含む素子形成層535が設けられ、素子形成層535の上方に記憶素子部525、記憶素子と同一の材料を用いて形成した容量素子570、アンテナとして機能する導電層543が設けられている。
In FIG. 9A, FIG. 10 shows a cross-sectional configuration between AB. FIG. 10 shows a semiconductor device having a memory device formed of an active matrix type. A
なお、ここでは素子形成層535の上方に記憶素子部525、容量素子570、アンテナとして機能する導電層543を設けた場合を示しているが、この構成に限られず記憶素子部525、容量素子570、アンテナとして機能する導電層543を、素子形成層535の下方の層に設けることも可能である。
Note that the case where the
記憶素子部525は、記憶素子515a、515bで構成される。記憶素子515aは、第1の導電層506a上に、隔壁層(絶縁層)507a、隔壁層(絶縁層)507b、有機化合物を含む層512及び第2の導電層513が積層して構成される。記憶素子515bは、第1の導電層506b上に、隔壁層(絶縁層)507b、隔壁層(絶縁層)507c、有機化合物を含む層512及び第2の導電層513が積層して設けられている。また、第2の導電層513を覆って保護膜として機能する絶縁層514が形成されている。
The
また、複数の記憶素子515a、515bが形成される第1の導電層506a、第1の導電層506bは、トランジスタ510a、トランジスタ510bそれぞれのソース電極層又はドレイン電極層に、接続されている。すなわち、記憶素子はそれぞれひとつのトランジスタに接続されている。また、有機化合物を含む層512が第1の導電層506a、506bおよび隔壁層(絶縁層)507a、507b、507cを覆うように全面に形成されているが、各メモリセルに選択的に形成されていてもよい。なお、記憶素子515a、515bは上記実施の形態で示した材料または作製方法を用いて形成することができる。
The first
第1の導電層506a、506b、および第2の導電層513に電圧を印加することにより、有機化合物を含む層512に電流が流れる。よって、ジュール熱によって有機化合物を含む層512の温度は上昇して、流動化し、流動性を有する組成物は固体状態の形状を維持せずに移動する。よって、有機化合物を含む層512の膜厚は不均一となり、有機化合物を含む層512が変形し、第1の導電層506a、506bと第2の導電層513とが短絡する。よって、電圧印加前後での記憶素子の導電性が変化する。
By applying voltage to the first
データの読み出しは各記憶素子における導電性の変化を読み出すことで行われる。読み出し方法の一例として図12を用いて説明する。 Data is read by reading the change in conductivity in each memory element. An example of the reading method will be described with reference to FIG.
図12(A)は、アクティブマトリクス型の記憶素子およびその駆動回路の模式図であり、ワード線駆動回路724、ビット線駆動回路726、そしてビット線Bxとワード線Wyが接続された記憶素子部721から構成される。ビット線駆動回路726の中にはカラムデコーダ726aと読み出し回路726bとセレクタ726cとを有する。また、読み出し回路726bはセンスアンプ747と抵抗素子746を有する。なお、ここで示す構成はあくまで一例であり、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
FIG. 12A is a schematic diagram of an active matrix storage element and its drive circuit, a word
図12(B)は、記憶素子部に「0」のデータの書き込みを行った記憶素子部の電流電圧特性701と、「1」のデータの書き込みを行った記憶素子部の電流電圧特性702と、抵抗素子746の電流電圧特性703を示しており、ここでは抵抗素子746としてトランジスタを用いた場合を示す。また、データを読み出す際の動作電圧として、第1の導電層506aと第2の導電層513の間に3Vを印加した場合について説明する。
FIG. 12B illustrates a current-
図12において、「0」のデータの書き込みが行われた記憶素子部を有するメモリセルでは、記憶素子部の電流電圧特性701とトランジスタの電流電圧特性703との交点704が動作点となり、このときのノードαの電位はV2(V)となる。ノードαの電位はセンスアンプ747に供給され、当該センスアンプ747において、上記メモリセルが記憶するデータは、「0」と判別される。
In FIG. 12, in a memory cell having a memory element portion in which data of “0” is written, an
一方、「1」のデータの書き込みが行われた記憶素子部を有するメモリセルでは、記憶素子部の電流電圧特性702とトランジスタの電流電圧特性703との交点705が動作点となり、このときのノードαの電位はV1(V)(V1>V2)となる。ノードαの電位はセンスアンプ747に供給され、当該センスアンプ747において、上記メモリセルが記憶するデータは、「1」と判別される。
On the other hand, in a memory cell having a memory element portion in which data of “1” has been written, an
このように、記憶素子部721の抵抗値に従って、抵抗分割された電位を読み取ることによって、メモリセルに記憶されたデータを判別することができる。
In this manner, data stored in the memory cell can be determined by reading the resistance-divided potential according to the resistance value of the
また、記憶素子515aにおいて、第1の導電層506aと有機化合物を含む層512、もしくは有機化合物を含む層512と第2の導電層513との間に整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、又はダイオードである。例えば、N型半導体層およびP型半導体層を積層させて設けられたPN接合ダイオードを用いることができる。このように、整流性があるダイオードを設けることにより、1つの方向にしか電流が流れないために、誤差が減少し、読み出しマージンが向上する。なお、ダイオードを設ける場合、PN接合を有するダイオードではなく、PIN接合を有するダイオードやアバランシェダイオード等の、他の構成のダイオードを用いてもよい。なお、記憶素子515bにおいても同様である。
In the
容量素子570は、第1の導電層506a、506bと同一の層で形成された第1の導電層561上に、隔壁層(絶縁層)507d、隔壁層(絶縁層)507e、有機化合物を含む層512と同一の層で形成された有機化合物を含む層562及び第2の導電層513と同一の層で形成された第2の導電層563が積層して設けられている。また、第2の導電層563を覆って保護膜として機能する絶縁層514が形成され。さらに、第2の導電層563は、第1の導電層561とは分離された導電層564を通して配線565と接続され、配線565を通して他の回路に接続される。このような構造をとることにより、トランジスタや配線の直上に容量素子を配することが可能となる。
The
アンテナとして機能する導電層543は第2の導電層513と同一の層で形成された導電層542上に設けられている。なお、第2の導電層513と同一の層でアンテナとして機能する導電層を形成してもよい。また、導電層542は、第1の導電層506a、506bと同一の層で形成された導電層541上に設けられている。導電層541は、トランジスタ520aのソース電極層又はドレイン電極層に接続されている。
The
アンテナとして機能する導電層543の材料としては、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、アンテナとして機能する導電層543の形成方法は、蒸着、スパッタ、CVD法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法等を用いることができる。
As a material of the
素子形成層535に含まれるトランジスタ510a、510b、520a、520b、550a、550bは、pチャネル型TFT、nチャネル型TFTまたはこれらを組み合わせたCMOSで設けることができる。また、トランジスタ510a、510b、520a、520b、550a、550bに含まれる半導体層の構造もどのようなものを用いてもよく、例えば不純物領域(ソース領域、ドレイン領域、LDD領域を含む)を形成してもよいし、pチャネル型またはnチャネル型のどちらで形成してもよい。また、ゲート電極の側面と接するように絶縁層(サイドウォール)を形成してもよいし、ソース、ドレイン領域とゲート電極の一方または両方にシリサイド層を形成してもよい。シリサイド層の材料としては、ニッケル、タングステン、モリブデン、コバルト、白金等を用いることができる。
The
また、素子形成層535に含まれるトランジスタ510a、510b、520a、520b、550a、550bは、半導体層も非晶質半導体、結晶性半導体、多結晶半導体、微結晶半導体など様々な半導体を用いることができ、構成する半導体層を有機化合物で形成する有機トランジスタで設けてもよい。この場合、基板500としてプラスチック等の可撓性を有する基板上に、直接印刷法や液滴吐出法等を用いて有機トランジスタからなる素子形成層535を形成することができる。印刷法や液滴吐出法等を用いて形成することによってより低コストで半導体装置を作製することが可能となる。
In the
また、素子形成層535、記憶素子515a、515b、容量素子570、アンテナとして機能する導電層543は、上述したように蒸着、スパッタ法、CVD法、印刷法または液滴吐出法等を用いて形成することができる。なお、各領域によって異なる方法を用いて形成してもかまわない。例えば、高速動作が必要とされるトランジスタは基板上にSi等からなる半導体層を形成した後に熱処理により結晶化させて設け、その後、素子形成層の上方にスイッチング素子として機能するトランジスタを印刷法や液滴吐出法を用いて有機トランジスタとして設けることができる。
In addition, the
なお、トランジスタに接続するセンサを設けてもよい。センサとしては、温度、湿度、照度、ガス(気体)、重力、圧力、音(振動)、加速度、その他の特性を物理的又は化学的手段により検出する素子が挙げられる。センサは、代表的には抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成される。 Note that a sensor connected to the transistor may be provided. Examples of the sensor include an element that detects temperature, humidity, illuminance, gas (gas), gravity, pressure, sound (vibration), acceleration, and other characteristics by physical or chemical means. The sensor is typically formed of a semiconductor element such as a resistance element, a capacitive coupling element, an inductive coupling element, a photovoltaic element, a photoelectric conversion element, a thermoelectric element, a transistor, a thermistor, or a diode.
次に、複数の素子および記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合の半導体装置の一構成例に関して図11を用いて説明する。 Next, a structure example of a semiconductor device in the case where a terminal portion is provided over a substrate provided with a plurality of elements and memory elements and an antenna provided over another terminal is connected to the terminal portion is described with reference to FIG. I will explain.
図11に、アクティブマトリクス型の記憶装置を有する半導体装置を示す。基板600上にトランジスタ610a、610bを有するトランジスタ部630と、トランジスタ620a、トランジスタ620bを有するトランジスタ部640と、トランジスタ650a、トランジスタ650bを有するトランジスタ部660と、絶縁層601a、601b、608、609、611、616、614を含む素子形成層635が設けられている。また、素子形成層635の上方に記憶素子部625、記憶素子の材料を用いて形成した容量素子670が設けられている。さらに、基板646に設けられたアンテナとして機能する導電層643が素子形成層635と接続するように設けられている。
FIG. 11 illustrates a semiconductor device having an active matrix memory device. A
なお、ここでは素子形成層635の上方に記憶素子部625またはアンテナとして機能する導電層643を設けた場合を示しているが、この構成に限られず記憶素子部625、容量素子670、アンテナとして機能する導電層643を素子形成層635の下方に設けることも可能である。
Note that here, the case where the
記憶素子部625は、記憶素子615a、615bで構成され、記憶素子615aは第1の導電層606a上に、隔壁層(絶縁層)607a、隔壁層(絶縁層)607b、有機化合物を含む層612及び第2の導電層613が積層して構成され、記憶素子615bは、第1の導電層606b上に、隔壁層(絶縁層)607b、隔壁層(絶縁層)607c、有機化合物を含む層612及び第2の導電層613が積層して設けられている。また、第2の導電層613を覆って保護膜として機能する絶縁層614が形成されている。
The
また、複数の記憶素子615a、615bが形成される第1の導電層606a、第1の導電層606bは、トランジスタ610a、トランジスタ610bそれぞれのソース電極層又はドレイン電極層に、接続されている。すなわち、記憶素子はそれぞれひとつのトランジスタに接続されている。また、有機化合物を含む層612が第1の導電層606a、606bおよび隔壁層(絶縁層)607a、607b、607cを覆うように全面に形成されているが、各メモリセルに選択的に形成されていてもよい。なお、記憶素子615a、615bは上記実施の形態で示した材料または作製方法を用いて形成することができる。
In addition, the first
第1の導電層606a、606bと、第2の導電層613に電圧を印加することにより、有機化合物を含む層612に電流が流れる。よって、ジュール熱によって有機化合物を含む層612の温度は上昇して、流動化し、流動性を有する組成物は固体状態の形状を維持せずに移動する。よって、有機化合物を含む層612の膜厚は不均一となり、有機化合物を含む層612が変形し、第1の導電層606a、606bと第2の導電層613とが短絡する。よって、電圧印加前後での記憶素子の導電性が変化する。
By applying a voltage to the first
データの読み出しは前述のように、各記憶素子における導電性の変化を読み出すことで行われる。 As described above, data is read by reading the change in conductivity in each memory element.
また、記憶素子615aにおいて、第1の導電層606aと有機化合物を含む層612、もしくは有機化合物を含む層612と第2の導電層613との間に整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、又はダイオードである。例えば、N型半導体層およびP型半導体層を積層させて設けられたPN接合ダイオードを用いることができる。このように、整流性があるダイオードを設けることにより、1つの方向にしか電流が流れないために、誤差が減少し、読み出しマージンが向上する。なお、ダイオードを設ける場合、PN接合を有するダイオードではなく、PIN接合を有するダイオードやアバランシェダイオード等の、他の構成のダイオードを用いてもよい。なお、記憶素子615bにおいても同様である。
In the
容量素子670は、第1の導電層606a、606bと同一の層で形成された第1の導電層661上に、隔壁層(絶縁層)607d、隔壁層(絶縁層)607e、有機化合物を含む層612と同一の層で形成された有機化合物を含む層662及び第2の導電層613と同一の層で形成された第2の導電層663が積層して設けられている。また、第2の導電層663を覆って保護膜として機能する絶縁層614が形成されている。さらに、第2の導電層663は第1の導電層661とは分離された導電層664を通して配線665と接続され、配線665を通して他の回路に接続される。このような構造をとることにより、トランジスタや配線の直上に容量素子を配することが可能となる。
The
また、素子形成層635と記憶素子部625と容量素子670とを含む基板600と、アンテナとして機能する導電層643が設けられた基板646は、接着性を有する樹脂645により貼り合わされている。そして、素子形成層635と導電層643とは樹脂645中に含まれる導電性微粒子644を介して電気的に接続されている。また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いて素子形成層635と記憶素子部625と容量素子670とを含む基板600と、アンテナとして機能する導電層643が設けられた基板646とを貼り合わせてもよい。
The
アンテナとして機能する導電層643の材料としては、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、導電層643の形成方法は、蒸着、スパッタ、CVD法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法等を用いることができる。
As a material of the
このように、配線もしくはトランジスタの直上に容量素子を配した記憶装置およびアンテナを備えたRFIDチップを形成することができる。また、本実施の形態では、基板上に薄膜トランジスタを形成して素子形成層を設けることもできるし、基板としてSi等の半導体基板を用いて、基板上に電界効果トランジスタを形成することによって素子形成層を設けてもよい。また、基板としてSOI基板を用いて、その上に素子形成層を設けてもよい。この場合、SOI基板はウェハの貼り合わせによる方法や酸素イオンをSi基板内に打ち込むことにより内部に絶縁層を形成するSIMOXと呼ばれる方法を用いて形成すればよい。 In this manner, an RFID chip including a memory device and an antenna in which a capacitor element is provided immediately above a wiring or a transistor can be formed. In this embodiment mode, an element formation layer can be provided by forming a thin film transistor over a substrate, or by forming a field effect transistor over a substrate using a semiconductor substrate such as Si as the substrate. A layer may be provided. Alternatively, an SOI substrate may be used as a substrate, and an element formation layer may be provided thereover. In this case, the SOI substrate may be formed by using a method of bonding wafers or a method called SIMOX in which an insulating layer is formed inside by implanting oxygen ions into the Si substrate.
さらには、記憶素子部および容量素子を、アンテナとして機能する導電層が設けられた基板に設けてもよい。またトランジスタに接続するセンサを設けてもよい。 Further, the memory element portion and the capacitor may be provided over a substrate provided with a conductive layer functioning as an antenna. A sensor connected to the transistor may be provided.
なお、本実施の形態では、アクティブマトリクス型のメモリの場合の適用例を説明したが、公知の方法で作られたパッシブマトリクス型のメモリにおいても、同様に適用が可能である。 Note that although an application example in the case of an active matrix memory has been described in this embodiment, the present invention can be similarly applied to a passive matrix memory manufactured by a known method.
図17(A)はパッシブマトリクス型で構成される記憶装置を有するRFIDチップの上面図であり、記憶素子の上部電極および本発明の容量における上部電極として用いられる導電層とアンテナとして機能する導電層とが形成される位置を上面から見た図である。図17(A)では基板1000上にメモリ1201、アンテナ回路1005、電源回路1009を有する。図示しないが、これらの回路以外に制御回路、クロック発生回路を有し、データ変調/復調回路、センサ、インターフェース回路などを有していてもよい。
FIG. 17A is a top view of an RFID chip having a memory device configured with a passive matrix type. The conductive layer used as the upper electrode of the memory element and the upper electrode in the capacitor of the present invention and the conductive layer functioning as an antenna It is the figure which looked at the position where and are formed from the upper surface. In FIG. 17A, a
メモリ1201はメモリセル1202を複数配置して構成されたメモリセルアレイ1203を有し、メモリセル1列分をまたぐ形状で導電層1204がメモリセルの行数分形成される。導電層1204は、導電層1008、1011、1014、1016、1018、1020、1022と同一の材料、同一のプロセスで同時に形成される。
The
なお、図17(A)では導電層1204はメモリセル1列分をまたぐ形状で形成されているが、この形状には限定されず、メモリセル1行分をまたぐ形状で形成してもよい。
Note that in FIG. 17A, the
図17(B)に示すのは、パッシブマトリクス型の記憶装置が有する一構成例である。メモリセル1202がマトリクス状に設けられたメモリセルアレイ1203、カラムデコーダ1226aと読み出し回路1226bとセレクタ1226cを有するビット線駆動回路1226、ロウデコーダ1224aとレベルシフタ1224bを有するワード線駆動回路1224、書き込み回路等を有し外部とのやりとりを行うインターフェース1223を有している。なお、ここで示すメモリ1201の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
FIG. 17B illustrates an example of a structure of a passive matrix memory device. A
メモリセル1202は、ワード線Wy(1≦y≦n)を構成する第1の導電層と、ビット線Bx(1≦x≦m)を構成する第2の導電層と、有機化合物を含む層とを有する。有機化合物を含む層は、第1の導電層と第2の導電層の間に単層または積層して設けられている。
The
図17(A)において、AB間の断面の構成を示した図が図18である。図18に、パッシブマトリクス型で構成される記憶装置を有する半導体装置を示す。基板1500上にトランジスタ1520a、1520bを有するトランジスタ部1540、トランジスタ1550a、1550bを有するトランジスタ部1560、絶縁層1501a、1501b、1508、1509、1511、1516、1514を含む素子形成層1535が設けられる。また、素子形成層1535の上方に記憶素子部1525、記憶素子と同一の材料を用いて形成した容量素子1570、アンテナとして機能する導電層1543が設けられている。
In FIG. 17A, FIG. 18 shows a cross-sectional configuration between AB. FIG. 18 illustrates a semiconductor device having a memory device formed of a passive matrix type. Over the
なお、ここでは素子形成層1535の上方に記憶素子部1525、容量素子1570、アンテナとして機能する導電層1543を設けた場合を示しているが、この構成に限られず記憶素子部1525、容量素子1570、アンテナとして機能する導電層1543を、素子形成層1535の下方の層に設けることも可能である。
Note that the case where the
記憶素子部1525は、記憶素子1515a、1515bで構成される。記憶素子1515aは、第1の導電層1506上に、隔壁(絶縁層)1507a、隔壁(絶縁層)1507b、有機化合物を含む層1512a及び第2の導電層1513aが積層して構成される。記憶素子1515bは、第1の導電層1506上に、隔壁(絶縁層)1507b、隔壁(絶縁層)1507c、有機化合物を含む層1512b及び第2の導電層1513bが積層して設けられている。また、第2の導電層1513a、1513bを覆って保護膜として機能する絶縁層1514が形成されている。また、複数の記憶素子1515a、1515bが形成される第1の導電層1506は、配線1530に接続されている。即ち、第1の導電層1506がワード線、第2の導電層1513a、1513bがビット線として機能する。
The
もちろん、第1の導電層をビット線として用い、第2の導電層をワード線として用いるような構成でもよい。そのように形成した構成例を図19に示す。図19では、第1の導電層1600a、1600bをビット線、第2の導電層1601をワード線として用いている。第1の導電層1600a、1600bと第2の導電層1601の間に形成される有機化合物を含む層1602は記憶素子ごとに分離してもよい。
Needless to say, the first conductive layer may be used as a bit line and the second conductive layer may be used as a word line. FIG. 19 shows a configuration example formed in such a manner. In FIG. 19, the first
なお、素子形成層1535、記憶素子部1525、容量素子1570、アンテナとして機能する導電層1543は上記実施の形態で示した材料または作製方法を用いて形成することができる。
Note that the
また、本実施の形態で作製したRFIDチップを、基板より公知の剥離工程により剥離し、フレキシブルな基板上に接着することで、フレキシブルな基体上に設けることができ、可撓性を有する半導体装置を得ることができる。フレキシブルな基体とは、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム(ポリエステル、ポリアミド、無機蒸着フィルム、紙類等)と接着性合成樹脂フィルム(アクリル系合成樹脂、エポキシ系合成樹脂等)との積層フィルムなどに相当する。フィルムは、被処理体と加熱処理と加圧処理が行われるものであり、加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層(接着層ではない)を加熱処理によって溶かし、加圧により接着する。また、基体に接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。 In addition, the RFID chip manufactured in this embodiment mode is peeled off from a substrate by a publicly known peeling process, and is bonded onto a flexible substrate, so that the semiconductor device can be provided over a flexible substrate. Can be obtained. Flexible substrate means film made of polypropylene, polyester, vinyl, polyvinyl fluoride, vinyl chloride, paper made of fibrous material, substrate film (polyester, polyamide, inorganic vapor deposition film, paper, etc.) and adhesiveness It corresponds to a laminated film with a synthetic resin film (acrylic synthetic resin, epoxy synthetic resin, etc.). The film is subjected to heat treatment and pressure treatment, and when the heat treatment and pressure treatment are performed, the film is provided on the adhesive layer provided on the outermost surface of the film or on the outermost layer. The layer (not the adhesive layer) is melted by heat treatment and bonded by pressure. Further, an adhesive layer may be provided on the substrate, or an adhesive layer may not be provided. The adhesive layer corresponds to a layer containing an adhesive such as a thermosetting resin, an ultraviolet curable resin, an epoxy resin adhesive, or a resin additive.
本発明の容量素子および有機メモリを本実施形態のように適用することにより、配線もしくはトランジスタの直上に容量素子を形成することができ、そしてその容量素子は有機メモリの形成と同時に形成可能である。このように、配線もしくはトランジスタの直上に容量素子を形成することにより、面積の縮小化、容量が増えることによる特性の向上、およびその双方を満たした記憶装置およびアンテナを備えたRFIDチップが提供される。 By applying the capacitive element and the organic memory of the present invention as in this embodiment, the capacitive element can be formed immediately above the wiring or the transistor, and the capacitive element can be formed simultaneously with the formation of the organic memory. . As described above, by forming a capacitor element directly above a wiring or a transistor, an RFID chip including a memory device and an antenna satisfying both of the reduction in area and the improvement in characteristics due to an increase in capacitance is provided. The
(実施の形態5)
本実施の形態では、薄膜トランジスタ、記憶素子、容量素子およびアンテナを含む本発明の半導体装置の作製方法について、図14〜16を参照して説明する。
(Embodiment 5)
In this embodiment, a method for manufacturing a semiconductor device of the present invention including a thin film transistor, a memory element, a capacitor, and an antenna will be described with reference to FIGS.
まず、基板2000上に、下地となる絶縁層2001、2002を形成する(図14(A))。基板2000は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板2000であれば、その面積や形状に大きな制限はないため、基板2000として、例えば、1辺が1メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。また、基板2000と絶縁層2001との間に、剥離層を用いれば、薄膜トランジスタを有する層を、導電膜等が形成された基板へ転置することができ、その結果、薄膜トランジスタに接続された導電膜と、転置先の基板上の導電膜との接続を簡便なものとすることができる。
First, insulating
次に、絶縁層2001を1層目として窒化酸化珪素層で形成し、絶縁層2002を2層目として酸化窒化珪素層で形成する。絶縁層2001、2002は、公知の手段(スパッタ法やプラズマCVD法等)により、珪素の酸化物または珪素の窒化物を含む層を形成する。珪素の酸化物材料とは、珪素(Si)と酸素(O)を含む物質であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素(N)を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。下地となる絶縁層は単層または積層であってもよく、例えば、下地となる絶縁層が3層構造の場合、1層目の絶縁層として酸化珪素層を形成し、2層目の絶縁層として窒化酸化珪素層を形成し、3層目の絶縁層として酸化窒化珪素層を形成するとよい。または、1層目の絶縁層として酸化窒化珪素層を形成し、2層目の絶縁層として窒化酸化珪素層を形成し、3層目の絶縁層として酸化窒化珪素層を形成するとよい。下地となる絶縁層は、基板2000からの不純物の侵入を防止するブロッキング膜として機能する。
Next, the insulating
次に、絶縁層2002上に非晶質半導体層2003(例えば非晶質珪素を含む層)を形成する(図14(B))。非晶質半導体層2003は、公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)により、25〜200nm(好ましくは30〜150nm)の厚さで形成する。続いて、非晶質半導体層2003を公知の結晶化法(レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等)により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にパターニングして、結晶質半導体層2004〜2009を形成する(図14(C))。
Next, an amorphous semiconductor layer 2003 (eg, a layer containing amorphous silicon) is formed over the insulating layer 2002 (FIG. 14B). The
結晶質半導体層2004〜2009の作成工程の一例を以下に簡単に説明すると、まず、プラズマCVD法を用いて、膜厚66nmの非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理(500℃、1時間)と、熱結晶化の処理(550℃、4時間)を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射し、フォトリソグラフィ法を用いたパターニング処理によって結晶質半導体層2004〜2009を形成する。レーザ結晶化法で結晶質半導体層を形成する場合、連続発振またはパルス発振の気体レーザ又は固体レーザを用いる。気体レーザとしては、エキシマレーザ、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、Ti:サファイアレーザ等を用いる。固体レーザとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされたYAG、YVO4、YLF、YAlO3などの結晶を使ったレーザを用いる。
An example of a manufacturing process of the
また、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタ法で形成するとよい。その後、加熱処理(RTA法やファーネスアニール炉を用いた熱アニール等)を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。 In addition, when an amorphous semiconductor layer is crystallized using a metal element that promotes crystallization, it is possible to crystallize at a low temperature for a short time and the crystal orientation is aligned. Remains in the crystalline semiconductor layer, resulting in an increase in off-current and unstable characteristics. Therefore, an amorphous semiconductor layer functioning as a gettering site is preferably formed over the crystalline semiconductor layer. Since the amorphous semiconductor layer serving as a gettering site needs to contain an impurity element such as phosphorus or argon, it is preferably formed by a sputtering method that can contain argon at a high concentration. After that, heat treatment (RTA method or thermal annealing using a furnace annealing furnace) is performed to diffuse the metal element in the amorphous semiconductor layer, and then the amorphous semiconductor layer containing the metal element is removed. To do. Then, the content of the metal element in the crystalline semiconductor layer can be reduced or removed.
次に、結晶質半導体層2004〜2009を覆うゲート絶縁層2010を形成する(図14(D))。ゲート絶縁層2010は、公知の手段(プラズマCVD法やスパッタ法)により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。具体的には、酸化珪素を含む層、酸化窒化珪素を含む層、窒化酸化珪素を含む層を、単層又は積層して形成する。
Next, a
次に、ゲート絶縁層2010上に、第1の導電層と第2の導電層を積層して形成する。第1の導電層は、公知の手段(プラズマCVD法やスパッタリング法)により、20〜100nmの厚さで形成する。第2の導電層は、公知の手段により、100〜400nmの厚さで形成する。第1の導電層と第2の導電層は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第1の導電層と第2の導電層の組み合わせの例を挙げると、窒化タンタル(TaN)層とタングステン(W)層、窒化タングステン(WN)層とタングステン層、窒化モリブデン(MoN)層とモリブデン(Mo)層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第1の導電層と第2の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、2層構造に限らず、2層以上の積層構造、または単層構造であってもよい。なお、3層構造の場合は、モリブデン層とアルミニウム層とモリブデン層の積層構造を採用するとよい。
Next, a first conductive layer and a second conductive layer are stacked over the
また、本実施の形態では、LDDを設けないシングルドレイン構造のトランジスタを用いているが、これは一例であって公知のものであれば、どのような構造を用いてもよい。 In this embodiment, a single drain transistor without an LDD is used. However, this is an example, and any structure may be used as long as it is a known transistor.
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層(ゲート電極層とよぶことがある)2011〜2016を形成する(図15(A))。 Next, a resist mask is formed by photolithography, and an etching process is performed to form a gate electrode and a gate line, so that a conductive layer functioning as a gate electrode (sometimes referred to as a gate electrode layer) 2011-2016 is formed (FIG. 15A).
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、結晶質半導体層2004〜2009に、イオンドープ法又はイオン注入法により、N型またはP型の所望の不純物領域2017b〜2022bと、チャネル形成領域2017a〜2022aを形成する(図15(B))。例えば、N型を付与する場合、N型を付与する不純物元素として、15族に属する元素を用いれば良い。例えばリン(P)、砒素(As)を用いて不純物元素を添加し、N型の不純物領域を形成する。次に、P型を付与する場合、フォトリソグラフィ法によりレジストからなるマスクを形成して、所望の結晶質半導体層に、P型を付与する不純物元素、例えばボロン(B)を添加して、P型不純物領域を形成する。
Next, a mask made of a resist is formed by photolithography, and desired
次に、ゲート絶縁層2010と導電層2011〜2016を覆うように、絶縁層2023、2024を形成する(図15(C))。絶縁層2023、2024は、公知の手段(SOG法、液滴吐出法等)により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等で形成する。シロキサンとは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基とを用いてもよい。また、導電層を覆う絶縁層は単層または積層であってもよく、3層構造の場合、1層目の絶縁層に酸化珪素を含む層を形成し、2層目の絶縁層に樹脂を含む層を形成し、3層目の絶縁層に窒化珪素を含む層を形成するとよい。
Next, insulating
なお、絶縁層2023、2024を形成する前、又は絶縁層2023、2024のうちの1つ又は複数の薄膜を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニール法又はRTA法などを適用するとよい。
Note that before the insulating
次に、フォトリソグラフィ法により絶縁層2023、2024をエッチングして、不純物領域2017b〜2022bを露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をパターン加工して、ソースドレイン配線として機能する導電層2025〜2037を形成する(図15(D))。
Next, the insulating
導電層2025〜2037は、公知の手段(プラズマCVD法やスパッタリング法)により、チタン(Ti)、アルミニウム(Al)、ネオジウム(Nd)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層2025〜2037は、例えば、バリア層とアルミニウムシリコン(Al−Si)層とバリア層の積層構造、バリア層とアルミニウムシリコン(Al−Si)層と窒化チタン(TiN)層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層2025〜2037を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
The
次に、導電層2025〜2037を覆うように、絶縁層2038、2039を形成する(図16(A))。絶縁層2038、2039は、公知の手段(SOG法、液滴吐出法等)を用いて、無機材料又は有機材料により、単層又は積層で形成する。
Next, insulating
続いて、フォトリソグラフィ法により絶縁層2038、2039をエッチングして、導電層2025〜2037を露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成する。導電層は、公知の手段(プラズマCVD法やスパッタリング法)を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層2040〜2044を形成する(図16(A))。なお、導電層2040、2041は、記憶素子が含む一対の導電層のうちの一方の導電層となる。従って、好適には、導電層2040〜2044は、チタン、又はチタンを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。チタンは、抵抗値が低いため、記憶素子のサイズの縮小につながり、高集積化を実現することができる。また、導電層2040〜2044を形成するためのフォトリソグラフィ工程においては、下層の薄膜トランジスタにダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素(HF)又はアンモニア過水を用いるとよい。
Subsequently, the insulating
次に、導電層2040〜2044を覆うように、絶縁層を形成し、フォトリソグラフィ法により、絶縁層をエッチングして、導電層2040〜2044を露出させるコンタクトホールを形成し、隔壁層(絶縁層)2045〜2049を形成する。隔壁層2045〜2049は、公知の手段(SOG法、液滴吐出法等)を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、隔壁層2045〜2049は、好適には、0.75μm〜3μmの厚さで形成する。
Next, an insulating layer is formed so as to cover the
次に、導電層2040、2041、2043に接するように有機化合物を含む層2050、2051を形成する(図16(B))。有機化合物を含む層2050、2051は液滴吐出法、印刷法またはスピンコート法等を用いることができるが、特にスピンコート法を用いることによって作業効率を向上させることができる。スピンコート法を用いた場合、あらかじめマスクを設けておくか、または全面に形成した後にフォトリソグラフ工程等を用いることにより選択的に有機化合物層を設けることができる。また、液滴吐出法や印刷法を用いて行うことによって、材料の利用効率を向上させることができる。
Next, layers 2050 and 2051 containing an organic compound are formed so as to be in contact with the
続いて、有機化合物を含む層2050、2051に接するように、導電層2052、2054を、導電層2042に接するように導電層2053を形成する。導電層2052〜2054は、公知の手段(プラズマCVD法、スパッタリング法、印刷法、液滴吐出法)により形成することができる。
Subsequently, the
次に、導電層2053に接し、アンテナとして機能する導電層2055を形成する(図16(B))。導電層2055は、公知の手段(プラズマCVD法、スパッタリング法、印刷法、液滴吐出法)を用いて、導電性材料により形成する。好ましくは、導電層2055は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。具体的には、導電層2055は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、50〜350度の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は200〜300度の加熱処理を行うとよい。
Next, a
次に、導電層2052〜2055を覆うように保護膜として機能する絶縁層2056を設ける(図16(B))。絶縁層2056は、液滴吐出法、印刷法またはスピンコート法等を用いて単層または積層構造で形成することができる。
Next, an insulating
以上の工程を経て、導電層2040、有機化合物を含む層2050及び導電層2052の積層体からなる記憶素子部と、導電層2041、有機化合物を含む層2050及び導電層2052の積層体からなる記憶素子部と、導電層2043、有機化合物を含む層2051及び導電層2054の積層体からなる容量素子とが完成することができ、アクティブマトリクス型の記憶素子と、容量素子を含む回路とを構成する半導体装置を形成することができる。
Through the above steps, the memory element portion including a stack of the
本発明の容量素子および有機メモリを本実施形態のように作製することにより、配線もしくはトランジスタの直上に容量素子を形成することができ、そしてその容量素子は有機メモリの形成と同時に形成可能である。このように、配線もしくはトランジスタの直上に容量素子を形成することにより、面積の縮小化、容量が増えることによる特性の向上、およびその双方を満たした記憶装置およびアンテナを備えたRFIDチップが提供される。 By producing the capacitor and the organic memory of the present invention as in this embodiment, the capacitor can be formed immediately above the wiring or the transistor, and the capacitor can be formed simultaneously with the formation of the organic memory. . As described above, by forming a capacitor element directly above a wiring or a transistor, an RFID chip including a memory device and an antenna satisfying both of the reduction in area and the improvement in characteristics due to an increase in capacitance is provided. The
本実施例では実施の形態を用いて形成したRFIDチップの応用例を図面を用いて説明する。また、上記実施の形態とは異なるトランジスタの作製方法について説明する。 In this example, an application example of an RFID chip formed using the embodiment will be described with reference to the drawings. Further, a method for manufacturing a transistor, which is different from that in the above embodiment, will be described.
図20は、無線通信を使って信号の送受信をする本発明を用いた半導体装置の構成を示す。この半導体装置2501は、リーダ/ライタ装置2509と無線通信を行う機能を備えている。リーダ/ライタ装置2509は、通信回線で接続されていて、コンピュータの制御により、若しくはコンピュータの端末として半導体装置2501とデータの通信を行う機能を備えている。また、リーダ/ライタ装置2509は、ネットワークから独立して半導体装置2501と通信を行う構成としても良い。
FIG. 20 shows a configuration of a semiconductor device using the present invention which transmits and receives signals using wireless communication. This
半導体装置2501は共振回路2502、電源回路2503、クロック発生回路2504、復調回路2505、制御回路2506、メモリ部2507、符号化及び変調回路2508を有する。共振回路2502、電源回路2503はアナログ回路で構成され、制御回路2506及びメモリ部2507はデジタル回路で構成されている。クロック発生回路2504、復調回路2505、符号化及び変調回路2508は、アナログ部分とデジタル部分を有する。
The
これらの回路はトランジスタを含んで構成されている。トランジスタは単結晶基板に形成されるMOSトランジスタの他、薄膜トランジスタ(TFT)で構成することもできる。図21はこれらの回路を構成するトランジスタの断面構造を示す図である。図21は、nチャネル型トランジスタ2201、2202、容量素子2204、抵抗素子2205、pチャネル型トランジスタ2203が示されている。各トランジスタは半導体層2305、ゲート絶縁層2308、ゲート電極2309を備えている。ゲート電極2309は、第1導電層2303と第2導電層2302の積層構造で形成されている。また、図22(A)〜(D)は、図21で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり合わせて参照することができる。
These circuits include transistors. In addition to a MOS transistor formed on a single crystal substrate, the transistor can be a thin film transistor (TFT). FIG. 21 is a diagram showing a cross-sectional structure of transistors constituting these circuits. FIG. 21 shows n-
図21において、nチャネル型トランジスタ2201は、チャネル長方向(キャリアの流れる方向)において、半導体層2305に配線2304とコンタクトを形成するソース及びドレイン領域を形成する不純物領域2306と、その不純物濃度よりも低濃度にドープされた不純物領域2307が形成されている。不純物領域2307は低濃度ドレイン(LDD)とも呼ばれている。不純物領域2306と不純物領域2307には、nチャネル型トランジスタ2201を構成する場合、n型を付与する不純物としてリンなどが添加されている。LDDはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
In FIG. 21, an n-
図22(A)で示すように、nチャネル型トランジスタ2201のゲート電極2309において、第1導電層2303は、第2導電層2302の両側に広がって形成されている。この場合において、第1導電層2303の膜厚は、第2導電層の膜厚よりも薄く形成されている。第1導電層2303の厚さは、10〜100kVの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域2307はゲート電極2309の第1導電層2303と重なるように形成されている。すなわち、ゲート電極2309とオーバーラップするLDD領域を形成している。この構造は、ゲート電極2309において、第2導電層2302をマスクとして、第1導電層2303を通して一導電型の不純物を添加することにより、自己整合的に不純物領域2307を形成している。すなわち、ゲート電極とオーバーラップするLDDを自己整合的に形成している。
As shown in FIG. 22A, in the
チャネル形成領域の両側にLDDを有するトランジスタは、図20における電源回路2503の整流用のTFTや、論理回路に用いられるトランスミッションゲート(アナログスイッチとも呼ぶ)を構成するトランジスタに適用される。これらのTFTは、ソースドレイン電極に正負両方の電圧が印加されるため、チャネル形成領域の両側にLDDを設けることが好ましい。
A transistor having LDDs on both sides of a channel formation region is applied to a transistor constituting a rectifying TFT of the
図21において、nチャネル型トランジスタ2202は、半導体層2305にソース及びドレイン領域を形成する不純物領域2306と、その不純物濃度よりも低濃度にドープされた不純物領域2307が半導体層2305に形成されている。不純物領域2307は、チャネル形成領域の片側に、不純物領域2306と接するように設けられている。図22(B)で示すように、nチャネル型トランジスタ2202のゲート電極2309において、第1導電層2303は、第2導電層2302の片側に広がって形成されている。この場合も同様に、第2導電層2302をマスクとして、第1導電層2303を通して一導電型の不純物を添加することにより、自己整合的にLDDを形成することができる。
In FIG. 21, an n-
チャネル形成領域の片側にLDDを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、NAND回路、NOR回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、VCOといったアナログ回路を構成するトランジスタに適用すればよい。 A transistor having an LDD on one side of the channel formation region may be applied to a transistor to which only a positive voltage or only a negative voltage is applied between the source and drain electrodes. Specifically, it may be applied to a transistor constituting a logic gate such as an inverter circuit, a NAND circuit, a NOR circuit, or a latch circuit, or a transistor constituting an analog circuit such as a sense amplifier, a constant voltage generation circuit, or a VCO.
図21において、容量素子2204は、第1導電層2303と半導体層2305とでゲート絶縁層2308を挟んで形成されている。容量素子2204を形成する半導体層2305には、不純物領域2310と不純物領域2311を備えている。不純物領域2311は、半導体層2305において第1導電層2303と重なる位置に形成される。また、不純物領域2310は配線2304とコンタクトを形成する。不純物領域2311は、第1導電層2303を通して一導電型の不純物を添加することができるので、不純物領域2310と不純物領域2311に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子2204において、半導体層2305は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第1導電層2303は、図22(C)に示すように、第2導電層2302を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第1導電層2303と第2導電層2302を組み合わせた複合的な電極構造とすることにより、容量素子2204を自己整合的に形成することができる。
In FIG. 21, the
容量素子は、図20において、電源回路2503が有する保持容量、あるいは共振回路2502が有する共振容量として用いられる。但し、これらの容量素子はすべて本発明の容量素子に置き換えることが可能である。必要に応じて置き換えるか、もしくは併用してもよい。
In FIG. 20, the capacitor is used as a storage capacitor included in the
図21において、抵抗素子2205は、第1導電層2303によって形成されている。第1導電層2303は30〜150nm程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
In FIG. 21, the
抵抗素子は、図20において変調回路2508が有する抵抗負荷として用いられる。また、VCOなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。
The resistance element is used as a resistance load included in the
図21において、pチャネル型トランジスタ2203は、半導体層2305に不純物領域2312を備えている。この不純物領域2312は、配線2304とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極2309の構成は第1導電層2303と第2導電層2302が重畳した構成となっている。pチャネル型トランジスタ2203はLDDを設けないシングルドレイン構造のトランジスタである。pチャネル型トランジスタ2203を形成する場合、不純物領域2312にはp型を付与する不純物として硼素などが添加される。一方、不純物領域2312にリンを添加すればシングルドレイン構造のnチャネル型トランジスタとすることもできる。
In FIG. 21, a p-
半導体層2305及びゲート絶縁層2308の一方若しくは双方に対して、マイクロ波で励起され、電子温度が2eV以下、イオンエネルギーが5eV以下、電子密度が1011〜1013/cm3程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を300〜450℃とし、酸化雰囲気(O2、N2Oなど)又は窒化雰囲気(N2、NH3など)で処理することにより、半導体層2305とゲート絶縁層2308の界面の欠陥準位を低減することができる。ゲート絶縁層2308に対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを3V以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層2308として適用することができる。また、トランジスタの駆動電圧が3V以上の場合には、このプラズマ処理で半導体層2305の表面に形成した絶縁層とCVD法(プラズマCVD法若しくは熱CVD法)で堆積した絶縁層とを組み合わせてゲート絶縁層2308を形成することができる。また、同様にこの絶縁層は、容量素子2204の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、1〜10nmの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
One or both of the
図21及び図22を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第1導電層のみが形成される領域と、第1導電層と第2導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約200℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。 As described with reference to FIGS. 21 and 22, elements having various structures can be formed by combining conductive layers having different thicknesses. The region where only the first conductive layer is formed and the region where the first conductive layer and the second conductive layer are laminated are a photo provided with an auxiliary pattern having a light intensity reducing function consisting of a diffraction grating pattern or a semi-transmissive film. It can be formed using a mask or a reticle. That is, in the photolithography process, when the photoresist is exposed, the amount of light transmitted through the photomask is adjusted to vary the thickness of the resist mask to be developed. In this case, a resist having a complicated shape may be formed by providing a slit having a resolution limit or less in a photomask or a reticle. Alternatively, the mask pattern formed of the photoresist material may be deformed by baking at about 200 ° C. after development.
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第1導電層のみが形成される領域と、第1導電層と第2導電層が積層されている領域を連続して形成することができる。図22(A)に示すように、第1導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域(ゲート電極と連続する配線領域)では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第1導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。 Further, by using a photomask or a reticle provided with an auxiliary pattern having a light intensity reduction function consisting of a diffraction grating pattern or a semi-transmissive film, a region where only the first conductive layer is formed, the first conductive layer and the second conductive layer A region where the conductive layer is stacked can be formed continuously. As shown in FIG. 22A, a region where only the first conductive layer is formed can be selectively formed over the semiconductor layer. Such a region is effective on the semiconductor layer, but is not necessary in other regions (a wiring region continuous with the gate electrode). By using this photomask or reticle, it is not necessary to form a region of only the first conductive layer in the wiring portion, so that the wiring density can be substantially increased.
図21及び図22の場合には、第1導電層はタングステン(W)、クロム(Cr)、タンタル(Ta)、窒化タンタル(TaN)またはモリブデン(Mo)などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を30〜50nmの厚さで形成する。また、第2導電層はタングステン(W)、クロム(Cr)、タンタル(Ta)、窒化タンタル(TaN)またはモリブデン(Mo)などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で300〜600nmの厚さに形成する。例えば、第1導電層と第2導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第1導電層をTaNを用い、第2導電層としてタングステン膜を用いることができる。 In the case of FIGS. 21 and 22, the first conductive layer is a refractory metal such as tungsten (W), chromium (Cr), tantalum (Ta), tantalum nitride (TaN), or molybdenum (Mo), or a refractory metal. An alloy or a compound mainly composed of is formed with a thickness of 30 to 50 nm. The second conductive layer is made of a refractory metal such as tungsten (W), chromium (Cr), tantalum (Ta), tantalum nitride (TaN), or molybdenum (Mo), or an alloy or compound containing a refractory metal as a main component. To a thickness of 300 to 600 nm. For example, different conductive materials are used for the first conductive layer and the second conductive layer, and a difference in etching rate is caused in an etching process performed later. As an example, TaN can be used for the first conductive layer, and a tungsten film can be used for the second conductive layer.
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。 In this embodiment, transistors, capacitors, and resistors having different electrode structures are formed by the same patterning process using a photomask or reticle provided with an auxiliary pattern having a light intensity reducing function consisting of a diffraction grating pattern or a semi-transmissive film. It shows that it can be made separately. Thus, elements having different forms can be formed and integrated without increasing the number of steps in accordance with circuit characteristics.
なお、本実施例は、上記の実施の形態1から5と自由に組み合わせることができる。 Note that this embodiment can be freely combined with Embodiments 1 to 5 described above.
図20で示す半導体装置を構成する要素の一つとして、スタティックRAM(SRAM)を構成する一例について、図23〜図25を参照して説明する。 An example of constituting a static RAM (SRAM) as one of the elements constituting the semiconductor device shown in FIG. 20 will be described with reference to FIGS.
図23(A)で示す半導体層10、11はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。 The semiconductor layers 10 and 11 illustrated in FIG. 23A are preferably formed using silicon or a crystalline semiconductor containing silicon as a component. For example, polycrystalline silicon or single crystal silicon obtained by crystallizing a silicon film by laser annealing or the like is applied. In addition, a metal oxide semiconductor, amorphous silicon, or an organic semiconductor that exhibits semiconductor characteristics can be used.
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部(トランジスタの半導体領域として確定されるよりも広い面積を有する領域)に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、TFTのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層10、11を形成する。その半導体層10、11はレイアウトの適切さを考慮して決められる。 In any case, the semiconductor layer to be formed first is formed over the entire surface or part of the substrate having an insulating surface (a region having a larger area than that determined as a semiconductor region of the transistor). Then, a mask pattern is formed on the semiconductor layer by photolithography. The semiconductor layer is etched using the mask pattern to form island-shaped semiconductor layers 10 and 11 having a specific shape including the source and drain regions of the TFT and the channel formation region. The semiconductor layers 10 and 11 are determined in consideration of appropriate layout.
図23(A)で示す半導体層10、11を形成するためのフォトマスクは、図23(B)に示すマスクパターン30を備えている。このマスクパターン30は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図23(B)で示すマスクパターン30は、遮光部として作製される。マスクパターン30は、多角形の頂部Aを削除した形状となっている。また、屈曲部Bにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって直角三角形の一辺が10mm以下の大きさに角部を削除している。
A photomask for forming the semiconductor layers 10 and 11 shown in FIG. 23A includes a
図23(B)で示すマスクパターン30は、その形状が、図23(A)で示す半導体層10、11に反映される。その場合、マスクパターン30と相似の形状が転写されても良いが、マスクパターン30の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン30よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
The shape of the
半導体層10、11の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図24(A)で示すように、半導体層と一部が重なるようにゲート配線12、13、14を形成する。ゲート配線12は半導体層10に対応して形成される。ゲート配線13は半導体層10、11に対応して形成される。また、ゲート配線14は半導体層10、11に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
On the semiconductor layers 10 and 11, an insulating layer containing at least part of silicon oxide or silicon nitride is formed. One purpose of forming this insulating layer is a gate insulating layer. Then, as shown in FIG. 24A, gate wirings 12, 13, and 14 are formed so as to partially overlap the semiconductor layer. The
このゲート配線を形成するためのフォトマスクは、図24(B)に示すマスクパターン31を備えている。このマスクパターン31は、角部であって、直角三角形の一辺が10μm以下、または、配線の線幅の1/2以下で、線幅の1/5以上の大きさに角部を削除している。図24(B)で示すマスクパターン31は、その形状が、図24(A)で示すゲート配線12、13、14に反映される。その場合、マスクパターン31と相似の形状が転写されても良いが、マスクパターン31の角部がさらに丸みを帯びるように転写されていても良い。すなわち、ゲート配線12、13、14にマスクパターン31よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線12、13、14の角部は、線幅の1/2以下であって1/5以上にコーナー部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す。結果として歩留まり向上が甚だしく期待できるという効果を有する。
The photomask for forming this gate wiring is provided with a
層間絶縁層はゲート配線12、13、14の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶縁材料を使って形成する。この層間絶縁層とゲート配線12、13、14の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などTFTにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。 The interlayer insulating layer is a layer formed next to the gate wirings 12, 13 and 14. The interlayer insulating layer is formed using an inorganic insulating material such as silicon oxide or an organic insulating material using polyimide or acrylic resin. An insulating layer such as silicon nitride or silicon nitride oxide may be interposed between the interlayer insulating layer and the gate wirings 12, 13, and 14. An insulating layer such as silicon nitride or silicon nitride oxide may be provided over the interlayer insulating layer. This insulating layer can prevent the semiconductor layer and the gate insulating layer from being contaminated by impurities that are not good for the TFT, such as exogenous metal ions and moisture.
層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図25(A)で示すように、半導体層と一部が重なるように配線15〜20を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。 Openings are formed in predetermined positions in the interlayer insulating layer. For example, it is provided corresponding to the gate wiring or semiconductor layer in the lower layer. A wiring layer formed of one or more layers of metal or metal compound is formed with a mask pattern by a photolithography technique and formed into a predetermined pattern by etching. Then, as illustrated in FIG. 25A, wirings 15 to 20 are formed so as to partially overlap the semiconductor layer. A wiring connects between specific elements. The wiring does not connect a specific element with a straight line, but includes a bent portion due to layout restrictions. In addition, the wiring width changes in the contact portion and other regions. In the contact portion, when the contact hole is equal to or larger than the wiring width, the wiring width is changed to widen at that portion.
この配線15〜20を形成するためのフォトマスクは、図25(B)に示すマスクパターン32を備えている。図25(B)の上面図に示すように、配線層は、L字形に折れ曲がった各コーナー部であって、直角三角形の一辺が10μm以下、または、配線の線幅の1/2以下で、線幅の1/5以上の大きさに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直な2つの第1直線と、これら2つの第1直線と約45度の角度をなす一つの第2直線と、で形成される直角2等辺三角形の部分に相当する配線層の一部を除去する。除去すると新たに2つの鈍角の部分が配線層に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第1直線と第2直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、前記直角2等辺三角形の互いに等しい2辺の長さは、配線幅の1/5以上1/2以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す。結果として歩留まり向上が甚だしく期待できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
A photomask for forming the
図25(A)には、nチャネル型トランジスタ21〜24、pチャネル型トランジスタ25、26が形成されている。nチャネル型トランジスタ23とpチャネル型トランジスタ25及びnチャネル型トランジスタ24とpチャネル型トランジスタ26はインバータを構成している。この6つのトランジスタを含む回路はSRAMを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
In FIG. 25A, n-
なお、本実施例は、上記の実施の形態1から5と、並びに実施例1と自由に組み合わせることができる。 Note that this embodiment can be freely combined with the above-described first to fifth embodiments and the first embodiment.
本実施例では実施の形態を用いて形成した半導体装置の応用例を図面を用いて説明する。 In this example, application examples of a semiconductor device formed using the embodiment will be described with reference to drawings.
本発明によりプロセッサチップ(無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ)として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。 According to the present invention, a semiconductor device that functions as a processor chip (also referred to as a wireless chip, a wireless processor, a wireless memory, or a wireless tag) can be formed. The semiconductor device of the present invention has a wide range of uses, such as banknotes, coins, securities, certificates, bearer bonds, packaging containers, books, recording media, personal items, vehicles, foods, clothing It can be used in health supplies, daily necessities, medicines and electronic devices.
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサチップ800を設けることができる(図26(A)参照)。証書類とは、運転免許証、住民票等を指し、プロセッサチップ801を設けることができる(図26(B)参照)。身の回り品とは、鞄、眼鏡等を指し、プロセッサチップ802を設けることができる(図26(C)参照)。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサチップ803を設けることができる(図26(D)参照)。書籍類とは、書物、雑誌等を指し、プロセッサチップ804を設けることができる(図26(E)参照)。記録媒体とは、DVDソフト、ビデオテープ等を指し、プロセッサチップ805を設けることができる(図26(F)参照)。乗物類とは、自転車等の車両、船舶等を指し、プロセッサチップ806を設けることができる(図26(G)参照)。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯電話等を指す。 Banknotes and coins are money that circulates in the market, and include those that are used in the same way as money in a specific area (cash vouchers), commemorative coins, and the like. Securities refers to checks, securities, promissory notes, and the like, and can be provided with a processor chip 800 (see FIG. 26A). The certificate refers to a driver's license, a resident's card, and the like, and can be provided with a processor chip 801 (see FIG. 26B). Personal belongings refer to bags, glasses, and the like, and can be provided with a processor chip 802 (see FIG. 26C). Bearer bonds refer to stamps, gift cards, and various gift certificates. Packaging containers refer to wrapping paper such as lunch boxes, plastic bottles, and the like, and can be provided with a processor chip 803 (see FIG. 26D). Books refer to books, magazines, and the like, and can be provided with a processor chip 804 (see FIG. 26E). A recording medium refers to DVD software, video tape, or the like, and can be provided with a processor chip 805 (see FIG. 26F). A vehicle refers to a vehicle such as a bicycle, a ship, or the like, and can be provided with a processor chip 806 (see FIG. 26G). Foods refer to food products, beverages, and the like. Clothing refers to clothing, footwear, and the like. Health supplies refer to medical equipment, health equipment, and the like. Livingware refers to furniture, lighting equipment, and the like. Chemicals refer to pharmaceuticals, agricultural chemicals, and the like. Electronic devices refer to liquid crystal display devices, EL display devices, television devices (TV receivers, flat-screen TV receivers), mobile phones, and the like.
また、本発明によってより小型化、またはより高機能化、あるいはその双方の特徴を持つプロセッサチップは、プリント基板に実装したり、表面に貼ったり、埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明のプロセッサチップは、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明のプロセッサチップを設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。 In addition, a processor chip having features of further miniaturization and / or higher functionality according to the present invention is mounted on a printed circuit board, attached to a surface, or embedded and fixed to an article. For example, a book is embedded in paper, and a package made of an organic resin is embedded in the organic resin, and is fixed to each article. Since the processor chip of the present invention is small, thin, and lightweight, it does not impair the design of the article itself even after being fixed to the article. In addition, by providing the processor chip of the present invention to bills, coins, securities, bearer bonds, certificates, etc., an authentication function can be provided, and if this authentication function is utilized, counterfeiting can be prevented. it can. In addition, by providing the semiconductor device of the present invention in packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., the efficiency of a system such as an inspection system can be improved.
次に、本発明による容量素子を有する半導体装置を実装した電子機器の一態様について図面を参照して説明する。図27で例示する電子機器は携帯電話機であり、筐体900、906、パネル901、ハウジング902、プリント配線基板903、操作ボタン904、バッテリ905を有する。パネル901はハウジング902に脱着自在に組み込まれ、ハウジング902はプリント配線基板903に嵌着される。ハウジング902はパネル901が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板903には、パッケージングされた複数の半導体装置が実装されており、このうちの1つとして、本発明による容量素子を適用することができる。プリント配線基板903に実装される複数の半導体装置は、コントローラ、中央処理ユニット(CPU、Central Processing Unit)、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
Next, one mode of an electronic device mounted with a semiconductor device having a capacitor element according to the present invention will be described with reference to the drawings. The electronic device illustrated in FIG. 27 is a mobile phone, which includes
パネル901は、接続フィルム908を介して、プリント配線基板903と接続される。上記のパネル901、ハウジング902、プリント配線基板903は、操作ボタン904やバッテリ905と共に、筐体900、906の内部に収納される。パネル901が含む画素領域909は、筐体900に設けられた開口窓から視認できるように配置されている。
The
上記の通り、本発明の容量素子を適用した半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体900、906内部の限られた空間を有効に利用することができる。
As described above, a semiconductor device to which the capacitor element of the present invention is applied is characterized in that it is small, thin, and lightweight, and the above-described feature makes it possible to effectively use a limited space inside the
なお、筐体900、906は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
Note that the
Claims (17)
前記メモリ部は、第1の方向に延びたビット線と、前記第1の方向と垂直な第2の方向に延びたワード線と、前記ビット線を構成する第1の導電層と、有機化合物を含む層と、前記ワード線を構成する第2の導電層との積層構造からなる記憶素子を複数有し、
前記周辺回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。 On the same substrate, it has a memory part and a peripheral circuit electrically connected to the memory part,
The memory unit includes a bit line extending in a first direction, a word line extending in a second direction perpendicular to the first direction, a first conductive layer constituting the bit line, and an organic compound And a plurality of memory elements having a stacked structure of a layer including the second conductive layer constituting the word line,
The semiconductor device according to claim 1, wherein the peripheral circuit includes a capacitor having a dielectric that is the same material as the layer containing the organic compound.
前記メモリ部は、第1の方向に延びたビット線と、前記第1の方向と垂直な第2の方向に延びたワード線と、前記ビット線を構成する第1の導電層と、有機化合物を含む層と、前記ワード線を構成する第2の導電層との積層構造からなる記憶素子を複数有し、
前記電源回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。 On the same substrate, has a memory unit, a circuit for controlling the memory unit, and a power supply circuit,
The memory unit includes a bit line extending in a first direction, a word line extending in a second direction perpendicular to the first direction, a first conductive layer constituting the bit line, and an organic compound And a plurality of memory elements having a stacked structure of a layer including the second conductive layer constituting the word line,
The power supply circuit includes a capacitor having a dielectric made of the same material as the layer containing the organic compound.
前記メモリ部は、第1の方向に延びたビット線と、前記第1の方向と垂直な第2の方向に延びたワード線と、前記ビット線を構成する第1の導電層と、有機化合物を含む層と、前記ワード線を構成する第2の導電層との積層構造からなる記憶素子を複数有し、
前記送受信回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。 On the same substrate, a memory unit, a circuit for controlling the memory unit, and a transmission / reception circuit,
The memory unit includes a bit line extending in a first direction, a word line extending in a second direction perpendicular to the first direction, a first conductive layer constituting the bit line, and an organic compound And a plurality of memory elements having a stacked structure of a layer including the second conductive layer constituting the word line,
2. The semiconductor device according to claim 1, wherein the transmission / reception circuit includes a capacitor element having a dielectric that is the same material as the layer containing the organic compound.
前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、
複数の前記メモリセルからなるメモリセルアレイとを有し、
前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第1の導電層と、前記第1の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第2の導電層とを有し、
前記周辺回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。 On the same substrate, it has a memory part and a peripheral circuit electrically connected to the memory part,
The memory unit includes a memory cell having a transistor and a memory element;
A memory cell array comprising a plurality of the memory cells,
The memory element is provided on a first conductive layer electrically connected to a source or drain region of the transistor, an organic compound layer provided on the first conductive layer, and the organic compound layer A second conductive layer,
The semiconductor device according to claim 1, wherein the peripheral circuit includes a capacitor having a dielectric that is the same material as the layer containing the organic compound.
前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、
複数の前記メモリセルからなるメモリセルアレイとを有し、
前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第1の導電層と、前記第1の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第2の導電層とを有し、
前記電源回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。 On the same substrate, has a memory unit, a circuit for controlling the memory unit, and a power supply circuit,
The memory unit includes a memory cell having a transistor and a memory element;
A memory cell array comprising a plurality of the memory cells,
The memory element is provided on a first conductive layer electrically connected to a source or drain region of the transistor, an organic compound layer provided on the first conductive layer, and the organic compound layer A second conductive layer,
The power supply circuit includes a capacitor having a dielectric made of the same material as the layer containing the organic compound.
前記メモリ部は、トランジスタと記憶素子と有するメモリセルと、
複数の前記メモリセルからなるメモリセルアレイとを有し、
前記記憶素子は、前記トランジスタのソースまたはドレイン領域と電気的に接続された第1の導電層と、前記第1の導電層上に設けられた有機化合物層と、前記有機化合物層上に設けられた第2の導電層とを有し、
前記送受信回路は、前記有機化合物を含む層と同じ材料を誘電体とする容量素子を有していることを特徴とする半導体装置。 On the same substrate, a memory unit, a circuit for controlling the memory unit, and a transmission / reception circuit,
The memory unit includes a memory cell having a transistor and a memory element;
A memory cell array comprising a plurality of the memory cells,
The memory element is provided on a first conductive layer electrically connected to a source or drain region of the transistor, an organic compound layer provided on the first conductive layer, and the organic compound layer A second conductive layer,
2. The semiconductor device according to claim 1, wherein the transmission / reception circuit includes a capacitor element having a dielectric that is the same material as the layer containing the organic compound.
前記有機化合物を含む層と同じ材料を誘電体とする第1の容量素子と、前記同一基板上に、半導体を誘電体とする第2の容量素子を有していることを特徴とする半導体装置。 In any one of Claims 1 thru | or 6,
A semiconductor device comprising: a first capacitor element using a same material as the layer containing the organic compound as a dielectric; and a second capacitor element using a semiconductor as a dielectric on the same substrate. .
前記有機化合物を含む層と同じ材料を誘電体とする第1の容量素子と、前記半導体を誘電体とする第2の容量素子は並列に接続されていることを特徴とする半導体装置。 In claim 7,
A semiconductor device, wherein a first capacitor element using a same material as that of the layer containing an organic compound as a dielectric and a second capacitor element using the semiconductor as a dielectric are connected in parallel.
前記有機化合物を含む層と同じ材料を誘電体とする第1の容量素子の一方の電極は、前記第2の導電層と同じ材料であることを特徴とする半導体装置。 In any one of Claims 1 thru | or 8,
One electrode of the first capacitor element whose dielectric is the same material as the layer containing the organic compound is the same material as the second conductive layer.
前記第1の導電層と前記有機化合物を含む層との間、または前記有機化合物を含む層と前記第2の導電層との間に整流性を有する素子が設けられていることを特徴とする半導体装置。 In claim 1 or claim 9,
A rectifying element is provided between the first conductive layer and the layer containing the organic compound, or between the layer containing the organic compound and the second conductive layer. Semiconductor device.
前記整流性を有する素子は、ゲート電極とドレイン電極を接続したトランジスタであることを特徴とする半導体装置。 In claim 10,
The semiconductor device according to claim 1, wherein the rectifying element is a transistor in which a gate electrode and a drain electrode are connected.
前記絶縁表面上に、下から順に第1の導電層、有機化合物を含む層、第2の導電層を形成し、
前記有機化合物を含む層を、前記容量素子の誘電体の層に用いることを特徴とする半導体装置の作製方法。 A memory portion having a memory element over an insulating surface, a peripheral circuit electrically connected to the memory portion, and the peripheral circuit is a method for manufacturing a semiconductor device having a capacitor,
On the insulating surface, a first conductive layer, a layer containing an organic compound, and a second conductive layer are formed in order from the bottom,
A method for manufacturing a semiconductor device, wherein the layer containing an organic compound is used as a dielectric layer of the capacitor.
絶縁表面を有する基板上に半導体層を形成し、
前記半導体層を有するトランジスタと、前記半導体層を有する第1の容量素子とを形成し、
前記トランジスタと電気的に接続する第1の導電層を形成し、
前記第1の導電層上に有機化合物を含む層を形成し、
前記第1の導電層と重なる前記有機化合物を含む層上に第2の導電層を形成し、
前記有機化合物を含む層を、前記第2の容量素子の誘電体の層に用いることを特徴とする半導体装置の作製方法。 A memory portion including a transistor, a first capacitor element, and a peripheral circuit electrically connected to the memory portion over a substrate having an insulating surface, and the peripheral circuit includes a second capacitor element A method for manufacturing a semiconductor device,
Forming a semiconductor layer over a substrate having an insulating surface;
Forming a transistor having the semiconductor layer and a first capacitor element having the semiconductor layer;
Forming a first conductive layer electrically connected to the transistor;
Forming a layer containing an organic compound on the first conductive layer;
Forming a second conductive layer on the layer containing the organic compound overlapping the first conductive layer;
A method for manufacturing a semiconductor device, wherein the layer containing an organic compound is used as a dielectric layer of the second capacitor element.
前記第1の容量素子と、前記第2の容量素子は並列に接続されていることを特徴とする半導体装置の作製方法。 In claim 13,
The method for manufacturing a semiconductor device, wherein the first capacitor element and the second capacitor element are connected in parallel.
前記容量素子の一方の電極は、前記第2の導電層と同じ材料を用いることを特徴とする半導体装置の作製方法。 In any one of Claims 12 to 14,
The method for manufacturing a semiconductor device is characterized in that one electrode of the capacitor is formed using the same material as the second conductive layer.
前記第1の導電層と前記有機化合物を含む層との間または前記有機化合物を含む層と前記第2の導電層との間に整流性を有する素子が形成されていることを特徴とする半導体装置の作製方法。 In any one of Claims 12 to 15,
A semiconductor having a rectifying property formed between the first conductive layer and the organic compound-containing layer or between the organic compound-containing layer and the second conductive layer. Device fabrication method.
前記整流性を有する素子は、ゲート電極とドレイン電極を接続したトランジスタを用いることを特徴とする半導体装置の作製方法。 In claim 16,
A method for manufacturing a semiconductor device, wherein the element having a rectifying property uses a transistor in which a gate electrode and a drain electrode are connected.
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