JP2007013032A - Semiconductor device and method for designing the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for designing a semiconductor device that can make wiring shorter than before. <P>SOLUTION: The method for designing the semiconductor device is a method for designing a semiconductor device in which the semiconductor device is designed by mutually connecting a plurality of cells to one another. The method includes a step of forming a terminal extension layer on wiring layers as top layers of cells 1 and 3 while terminals 11a and 14c which are disposed on edges 1a and 4a to connect cells 1 and 4 to the outside are arranged in the wiring layers as the top layers of the cells 1 and 4, and designing two extension terminals 21a and 24c connected to the terminals 11a and 11c in the terminal extension layer; and a step of designing wiring connecting the cells 1 and 4 to each other by using the extension terminals 21a and 24c. Degrees of freedom of positions of the extension terminals 21a and 24c are higher than degrees of positions of the terminals. Consequently, the wiring which connects to the cells 1 and 4 to each other can be made short. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置の設計方法及び半導体装置に関する。特に本発明は、従来と比べて配線を短くすることができる半導体装置の設計方法及び半導体装置に関する。   The present invention relates to a semiconductor device design method and a semiconductor device. In particular, the present invention relates to a semiconductor device design method and a semiconductor device capable of shortening the wiring compared to the prior art.

半導体装置を設計するに際し、予め所定の機能を有するように設計されたスタンダードセル（以下セルと記載）又はスタンダードブロック（以下ブロックと記載）を用いる方法が多用されている。この方法は、複数のセル及びブロックが格納されたライブラリから、必要な機能を有するセル又はブロックを読み出してマトリックス状に配置し、配置したセル又はブロック相互間を配線で接続することにより、半導体装置を設計する方法である（例えば特許文献１参照）。配線の設計は、コンピュータが自動で行う。なお、ブロックは複数のセルの集合体である。
特開２００２−７６１１９号公報（第２段落） In designing a semiconductor device, a method using a standard cell (hereinafter referred to as a cell) or a standard block (hereinafter referred to as a block) designed to have a predetermined function in advance is often used. In this method, a cell or block having a necessary function is read from a library in which a plurality of cells and blocks are stored, arranged in a matrix, and the arranged cells or blocks are connected to each other by wiring. (For example, refer to Patent Document 1). The wiring is designed automatically by the computer. A block is an aggregate of a plurality of cells.
JP 2002-76119 A (second paragraph)

図１０は、従来の半導体装置の配線の配置を説明する為の平面図である。本図に示す例において、長方形のセル１０１，１０２，１０３，１０４がマトリックス状に配置されている。各々のセルの最表層１１０には、外部と接続するための端子（セル１０２，１０３においては図示を省略）が設けられている。端子はセルのいずれかの辺に接しているが、その位置は予め定められている。   FIG. 10 is a plan view for explaining the wiring arrangement of a conventional semiconductor device. In the example shown in the figure, rectangular cells 101, 102, 103, 104 are arranged in a matrix. The outermost layer 110 of each cell is provided with a terminal (not shown in the cells 102 and 103) for connection to the outside. The terminal is in contact with either side of the cell, but its position is predetermined.

セル１０１は端子１１１ａ，１１１ｂ，１１１ｃを有しており、セル１０４は端子１１４ａ，１１４ｂ，１１４ｃを有している。これらの端子のうち、端子１１１ａは端子１１４ｃと接続されている。端子１１１ａはセル１０４から最も遠い辺に接しており、端子１１４ｃはセル１０１から最も遠い辺に接している。このため、端子１１１ａと端子１１４ｃとを接続する配線１２０は、セル相互間を縫うように引かれている。   The cell 101 has terminals 111a, 111b, and 111c, and the cell 104 has terminals 114a, 114b, and 114c. Of these terminals, the terminal 111a is connected to the terminal 114c. The terminal 111 a is in contact with the side farthest from the cell 104, and the terminal 114 c is in contact with the side farthest from the cell 101. For this reason, the wiring 120 that connects the terminal 111a and the terminal 114c is drawn so as to sew the cells together.

上記したように、セル及びブロックの端子の位置は予め定められている。このため、セル及びブロックの配置、及び端子の位置によっては、端子を接続する配線が長くなり、セル及びブロックの相互間において、信号の遅延や高抵抗化が生じていた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、従来と比べて配線を短くすることができる半導体装置の設計方法及び半導体装置を提供することにある。 As described above, the positions of the cell and block terminals are determined in advance. For this reason, depending on the arrangement of the cells and blocks, and the positions of the terminals, the wiring connecting the terminals becomes long, causing signal delay and high resistance between the cells and the blocks.
The present invention has been made in consideration of the above-described circumstances, and an object of the present invention is to provide a semiconductor device design method and a semiconductor device in which wiring can be shortened as compared with the prior art.

上記課題を解決するため、本発明に係る半導体装置の設計方法は、半導体素子と、該半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の端子とを有するセル又はブロックを、複数互いに接続することにより半導体装置を設計する、半導体装置の設計方法であって、
前記端子は、前記セル又はブロックの縁に位置し、
前記最上層の配線層上に端子拡張層を設け、該端子拡張層に、前記セル又はブロック内に位置し、前記端子に接続する拡張端子を設計する工程と、
前記拡張端子を用いて、第１の前記セル又はブロック、並びに第２の前記セル又はブロックを互いに接続する配線を設計する工程とを具備する。 In order to solve the above problems, a semiconductor device design method according to the present invention includes a semiconductor element, one or more wiring layers provided on the semiconductor element, and an external layer provided on the uppermost wiring layer. A semiconductor device design method for designing a semiconductor device by connecting a plurality of cells or blocks each having a connection terminal,
The terminal is located at an edge of the cell or block;
Providing a terminal extension layer on the uppermost wiring layer, and designing an extension terminal connected to the terminal located in the cell or block on the terminal extension layer;
Designing a wiring for connecting the first cell or block and the second cell or block to each other using the extension terminal.

前記拡張端子の位置の自由度は、前記端子の位置の自由度より高い。このため、本半導体装置の設計方法によれば、前記拡張端子を設計する工程において、前記拡張端子を適切な位置に配置することにより、前記標準回路パターンを互いに接続する配線を短くすることができる。   The degree of freedom of the position of the extension terminal is higher than the degree of freedom of the position of the terminal. For this reason, according to the method for designing the semiconductor device, in the step of designing the extension terminal, the extension terminal is arranged at an appropriate position, whereby the wiring for connecting the standard circuit patterns to each other can be shortened. .

前記拡張端子を設計する工程において、前記拡張端子を長尺状の形状にしてもよい。また、前記拡張端子を設計する工程において、前記拡張端子を前記セル又はブロックの縁と複数箇所で接させてもよい。前記セル又はブロックが略四角形である場合、前記拡張端子を設計する工程において、前記拡張端子を、前記セル又はブロックの異なる２つの辺それぞれと接させるのが好ましい。   In the step of designing the extension terminal, the extension terminal may have an elongated shape. In the step of designing the extension terminal, the extension terminal may be in contact with an edge of the cell or block at a plurality of locations. When the cell or block is substantially square, it is preferable that in the step of designing the extension terminal, the extension terminal is brought into contact with each of two different sides of the cell or block.

前記配線を設計する工程は、前記端子拡張層に、前記第１のセル又はブロックの前記拡張端子に接続し、第１の座標の軸と平行な第１の配線を設計する工程と、
前記端子拡張層に、前記第２のセル又はブロックの前記拡張端子に接続し、前記第１の座標の軸と略平行であり、かつ前記第１の座標において一部が前記第１の配線と重なる第２の配線を設計する工程と、
前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第１の座標の軸と略直交し、前記第１の配線及び前記第２の配線それぞれに接続する第３の配線を設計する工程とを具備してもよい。 The step of designing the wiring includes the step of connecting the terminal extension layer to the extension terminal of the first cell or block and designing a first wiring parallel to the axis of the first coordinate;
The terminal extension layer is connected to the extension terminal of the second cell or block, is substantially parallel to the axis of the first coordinate, and a part of the first coordinate is connected to the first wiring. Designing a second overlapping wiring; and
A connection wiring layer is provided on the terminal extension layer, and the connection wiring layer is substantially orthogonal to the axis of the first coordinate and is connected to each of the first wiring and the second wiring. And a step of designing the wiring.

前記拡張端子を設計する工程は、前記第１のセル又はブロックに第１の前記拡張端子を設計する工程と、
前記第２のセル又はブロックに、第１の座標において一部が前記第１の拡張端子と重なる第２の前記拡張端子を設計する工程とを具備し、
前記配線を設計する工程は、前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第１の座標の軸と略直交し、前記第１の拡張端子及び前記第２の拡張端子それぞれに接続する配線を設計する工程を有していてもよい。 Designing the extension terminal comprises designing the first extension terminal in the first cell or block;
Designing the second extension terminal in the second cell or block to partially overlap the first extension terminal in a first coordinate;
In the step of designing the wiring, a connection wiring layer is provided on the terminal extension layer, and the connection wiring layer is substantially orthogonal to the axis of the first coordinate, and the first extension terminal and the second extension There may be a step of designing a wiring connected to each of the extension terminals.

上記した半導体装置の製造方法それぞれにおいて、前記複数の標準回路パターンを互いに接続する工程は、コンピュータが、前記複数の標準回路パターンの相互間に配線を引くことにより接続を行う工程であってもよい。   In each of the semiconductor device manufacturing methods described above, the step of connecting the plurality of standard circuit patterns to each other may be a step in which a computer connects by drawing wiring between the plurality of standard circuit patterns. .

また、前記拡張端子を設計する工程の後に、前記拡張端子が設計された前記標準回路パターンを、記憶装置に保持させる工程を具備してもよい。この場合、前記拡張端子が設計された前記標準回路パターンを、他の半導体装置を設計するときに再利用することができる。   In addition, after the step of designing the extension terminal, a step of holding the standard circuit pattern in which the extension terminal is designed in a storage device may be provided. In this case, the standard circuit pattern in which the extension terminal is designed can be reused when designing another semiconductor device.

本発明に係る半導体装置は、第１の半導体素子と、該第１の半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の第１の端子とを有する、第１のセル又はブロックと、
第２の半導体素子と、該第２の半導体素子上に設けられ、前記第１のセル又はブロックと同一数の配線層と、最上層の前記配線層に設けられた外部接続用の第２の端子とを有する、第２のセル又はブロック
前記最上層の配線層上に位置する端子拡張層に形成され、前記第１の端子に接続し、かつ前記第１のセル又はブロック内に位置する第１の拡張端子と、
前記端子拡張層に形成され、前記第２の端子に接続し、かつ前記第２のセル又はブロック内に位置する第２の拡張端子と、
を具備し、
前記第１の拡張端子及び前記第２の拡張端子は、前記端子拡張層、及び該端子拡張層より上に位置する接続用配線層の少なくとも一方に設けられた配線を用いて、互いに接続されている。 The semiconductor device according to the present invention includes a first semiconductor element, one or a plurality of wiring layers provided on the first semiconductor element, and a first external connection provided on the uppermost wiring layer. A first cell or block having one terminal;
A second semiconductor element, a second wiring layer provided on the second semiconductor element, the same number of wiring layers as the first cells or blocks, and a second external connection layer provided in the uppermost wiring layer. A second cell or block having a terminal formed in a terminal extension layer located on the uppermost wiring layer, connected to the first terminal, and located in the first cell or block 1 extension terminal,
A second extension terminal formed in the terminal extension layer, connected to the second terminal, and located in the second cell or block;
Comprising
The first extension terminal and the second extension terminal are connected to each other using a wiring provided in at least one of the terminal extension layer and a connection wiring layer located above the terminal extension layer. Yes.

発明を実施するための形態BEST MODE FOR CARRYING OUT THE INVENTION

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態に係る半導体装置の設計方法を説明する為のフローチャートである。本方法では、まず設計者は、記憶装置内に構築されたライブラリから、必要な機能を有するセル及びブロック（以下セルと記載）を複数選択し、選択したセルを所定の位置に配置する（Ｓ１）。セルの平面形状は長方形であり、内部のエリアに、半導体基板に設けられる半導体素子と、この半導体素子上に設けられる配線層とを有する。最上層の配線層には、外部接続用の端子が設けられているが、この端子は、セルのいずれかの辺と接している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a flowchart for explaining a semiconductor device design method according to an embodiment of the present invention. In this method, the designer first selects a plurality of cells and blocks (hereinafter referred to as cells) having necessary functions from a library constructed in the storage device, and places the selected cells at predetermined positions (S1). ). The planar shape of the cell is a rectangle, and has a semiconductor element provided on a semiconductor substrate and a wiring layer provided on the semiconductor element in an internal area. The uppermost wiring layer is provided with a terminal for external connection, and this terminal is in contact with any side of the cell.

次いで、設計者は、セルの最上層の配線層上に端子拡張層を設け、この端子拡張層に拡張端子を設計する（Ｓ２）。拡張端子は接続孔を介して、セルの端子に接続している。拡張端子は、セルが有する端子と比べて、セルを相互に接続する配線との接続ポイントを多数有する。なお、本実施例において、セル内に位置する端子拡張層には、拡張端子以外は配置されないが、他の配線が形成されてもよい。   Next, the designer provides a terminal extension layer on the uppermost wiring layer of the cell, and designs an extension terminal in this terminal extension layer (S2). The extension terminal is connected to the terminal of the cell through the connection hole. The extension terminal has a larger number of connection points with wirings for connecting the cells to each other than the terminals of the cell. In this embodiment, the terminal expansion layer located in the cell is not arranged except for the expansion terminals, but other wirings may be formed.

次いで、コンピュータが、セルを相互に接続する為の配線を設計する（Ｓ３）。拡張端子は接続ポイントを多数有するため、コンピュータは、従来と比べて全長が短くなるように配線を設計することができる。その後、拡張端子が設計されたセルをライブラリに格納し、再度利用できるようにする（Ｓ４）。
以下、図を用いて具体的に説明する。 Next, the computer designs wiring for connecting the cells to each other (S3). Since the extension terminal has a large number of connection points, the computer can design the wiring so that the overall length is shorter than in the conventional case. Thereafter, the cell in which the extended terminal is designed is stored in the library so that it can be used again (S4).
This will be specifically described below with reference to the drawings.

図２、図３（Ａ）、図４、及び図５（Ａ）は、半導体装置の第１の設計例を説明する為の平面図である。図３（Ｂ）、図５（Ｂ）は、それぞれ図３（Ａ），図５（Ａ）のＡ−Ａ断面図である。   2, FIG. 3A, FIG. 4 and FIG. 5A are plan views for explaining a first design example of the semiconductor device. FIGS. 3B and 5B are cross-sectional views taken along lines AA in FIGS. 3A and 5A, respectively.

まず、図２に示すように、設計者は、長方形のセル１，２，３，４を選択し、これらのセルをマトリックス状に配置する。セル１は、最上層の層間絶縁膜１０上に端子１１ａ，１１ｂ，１１ｃを有しており、セル４は、層間絶縁膜１０上に端子１４ａ，１４ｂ，１４ｃを有している。これらの端子のうち、端子１１ａ，１４ｃが相互に接続される。端子１１ａは、セル１のうち、セル４から最も遠い辺１ａに接しており、端子１４ｃは、セル４のうち、セル１から最も遠い辺４ａに接している。また、各セルの内部に位置する層間絶縁膜１０上には、図示しない配線パターンが複数配置されている。このため、コンピュータが端子１１ａ，１４ｃを直接接続する場合、各セルを避けて配線を引く必要があり、配線長が長くなる。   First, as shown in FIG. 2, the designer selects rectangular cells 1, 2, 3, and 4, and arranges these cells in a matrix. The cell 1 has terminals 11 a, 11 b and 11 c on the uppermost interlayer insulating film 10, and the cell 4 has terminals 14 a, 14 b and 14 c on the interlayer insulating film 10. Of these terminals, the terminals 11a and 14c are connected to each other. The terminal 11 a is in contact with the side 1 a farthest from the cell 4 in the cell 1, and the terminal 14 c is in contact with the side 4 a farthest from the cell 1 in the cell 4. A plurality of wiring patterns (not shown) are arranged on the interlayer insulating film 10 located inside each cell. For this reason, when the computer directly connects the terminals 11a and 14c, it is necessary to avoid wiring of each cell and to increase the wiring length.

これに対し、図３（Ａ）及び図３（Ｂ）のＡ−Ａ断面図に示すように、本実施形態において設計者は、層間絶縁膜１０及び各端子上に層間絶縁膜２０を配置し、さらに層間絶縁膜２０上に端子拡張用の配線層を新たに設け、拡張端子２１ａ，２１ｂ，２１ｃ，２４ａ，２４ｂ，２４ｃを配置する。   On the other hand, as shown in the AA cross-sectional views of FIGS. 3A and 3B, in this embodiment, the designer arranges the interlayer insulating film 10 and the interlayer insulating film 20 on each terminal. Further, a wiring layer for terminal expansion is newly provided on the interlayer insulating film 20, and the expansion terminals 21a, 21b, 21c, 24a, 24b, and 24c are disposed.

拡張端子２１ａ，２１ｂ，２１ｃはセル１内に、辺１ａと略平行に配置されており、辺１ａと交わる２つの辺１ｂ，１ｃそれぞれと接している。さらに拡張端子２１ａ，２１ｂ，２１ｃは、それぞれ接続孔２０ａ，２０ｂ，２０ｃを介して端子１１ａ，１１ｂ，１１ｃに接続している。   The expansion terminals 21a, 21b, and 21c are disposed in the cell 1 substantially in parallel with the side 1a, and are in contact with the two sides 1b and 1c that intersect the side 1a. Furthermore, the extension terminals 21a, 21b, and 21c are connected to the terminals 11a, 11b, and 11c through the connection holes 20a, 20b, and 20c, respectively.

拡張端子２４ａ，２４ｂ，２４ｃはセル４内に、辺４ａ（すなわちｙ軸）と略平行に配置されており、辺４ａと交わる２つの辺４ｂ，４ｃと接している。さらに拡張端子２４ａ，２４ｂ，２４ｃは、それぞれ接続孔２０ｄ，２０ｅ，２０ｆを介して端子１４ａ、１４ｂ，１４ｃに接続している。   The extension terminals 24a, 24b, and 24c are disposed in the cell 4 substantially parallel to the side 4a (that is, the y-axis), and are in contact with the two sides 4b and 4c that intersect the side 4a. Further, the extension terminals 24a, 24b, and 24c are connected to the terminals 14a, 14b, and 14c through the connection holes 20d, 20e, and 20f, respectively.

その後、コンピュータが拡張端子２１ａ，２４ｃ相互間を接続する配線を設計する。なお、本例においては、デザインルール上、同一の配線層に属する配線は同一の方向にしか延伸できない。このため、コンピュータは、以下に詳細を示すように、端子拡張層に、拡張端子２１ａ，２４ｃと同一方向に延伸する第１の配線を配置するとともに、端子拡張層上に、拡張端子２１ａ，２４ｃと直交する配線層を新たに設ける。   Thereafter, the computer designs wiring for connecting the extension terminals 21a and 24c. In this example, due to the design rule, wirings belonging to the same wiring layer can be extended only in the same direction. For this reason, as will be described in detail below, the computer arranges the first wiring extending in the same direction as the extension terminals 21a and 24c in the terminal extension layer, and the extension terminals 21a and 24c on the terminal extension layer. A new wiring layer orthogonal to is provided.

まず、図４に示すように、コンピュータは、セルとセルの隙間に、拡張端子２１ａ，２４ａと同一方向に延伸する配線２１ｄ，２４ｄを配置する。配線２１ｄは、セル４に近い辺１ｃにおいて拡張端子２１ａと接続しており、配線２４ｄは、セル１に近い辺４ｂにおいて拡張端子２４ｃと接続している。配線２１ｄ，２４ｄそれぞれの開放端は、配線２１ｄの延伸方向において同一の位置にある。
なお、図４では、分かりやすくするために、各端子及び各接続孔を省略している。 First, as shown in FIG. 4, the computer arranges wirings 21d and 24d extending in the same direction as the expansion terminals 21a and 24a in the gap between the cells. The wiring 21 d is connected to the extension terminal 21 a on the side 1 c close to the cell 4, and the wiring 24 d is connected to the extension terminal 24 c on the side 4 b close to the cell 1. The open ends of the wirings 21d and 24d are at the same position in the extending direction of the wiring 21d.
In FIG. 4, each terminal and each connection hole are omitted for easy understanding.

次いで、図５（Ａ），（Ｂ）に示すように、コンピュータは、層間絶縁膜２０上に層間絶縁膜３０を配置し、さらに層間絶縁膜３０上に配線３１ａを配置する。配線３１ａは配線２１ｄ，２４ｄと直交する方向に延伸しており、接続孔３０ａ，３０ｂを介して配線２１ｄ，２４ｄと接続している。   Next, as shown in FIGS. 5A and 5B, the computer arranges the interlayer insulating film 30 on the interlayer insulating film 20 and further arranges the wiring 31 a on the interlayer insulating film 30. The wiring 31a extends in a direction orthogonal to the wirings 21d and 24d, and is connected to the wirings 21d and 24d through the connection holes 30a and 30b.

このように、半導体装置の第１の設計例によれば、端子１１ａはセル４から最も遠い辺１ａと接しており、端子１４ｃはセル１から最も遠い辺４ａと接しているが、拡張端子２１ａをセル４に近い辺１ｃと接させ、かつ拡張端子２４ｃをセル１に近い辺４ｂと接させている。このため、端子１１ａから拡張端子２１ａ、配線２１ｄ，３１ａ，２４ｄ、及び拡張端子２４ｃそれぞれを経由して端子１４ｃに達するまでの配線長は、拡張端子２１ａ，２４ｃを設けずに端子１１ａ，１４ｃを接続する配線を形成する場合と比べて、短くなる。従って、従来と比べて配線長を短くすることができる。   Thus, according to the first design example of the semiconductor device, the terminal 11a is in contact with the side 1a farthest from the cell 4, and the terminal 14c is in contact with the side 4a farthest from the cell 1, but the extension terminal 21a Is in contact with the side 1 c close to the cell 4, and the extended terminal 24 c is in contact with the side 4 b close to the cell 1. For this reason, the wiring length from the terminal 11a to the terminal 14c via the extension terminal 21a, the wirings 21d, 31a, 24d, and the extension terminal 24c is the same as that of the terminals 11a, 14c without providing the extension terminals 21a, 24c. Compared with the case where the wiring to be connected is formed, it becomes shorter. Therefore, the wiring length can be shortened compared with the conventional case.

図６及び図７は、半導体装置の第２の設計例を説明する為の平面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態では、セル１の端子１１ａは、セル２の端子１２ａと接続される。端子１１ａ，１２ａは、端子１１ａが接する辺１ａ（すなわちｙ軸）の延伸方向において、互いに異なる位置に配置されている。辺１ａは、セル１のうちセル２から最も遠い辺である。端子１２ａは、セル２のうちセル１から最も遠い辺２ａと接している。   6 and 7 are plan views for explaining a second design example of the semiconductor device. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the present embodiment, the terminal 11a of the cell 1 is connected to the terminal 12a of the cell 2. The terminals 11a and 12a are arranged at different positions in the extending direction of the side 1a (that is, the y axis) with which the terminal 11a is in contact. The side 1 a is the side farthest from the cell 2 in the cell 1. The terminal 12 a is in contact with the side 2 a farthest from the cell 1 in the cell 2.

まず、図６に示すように、設計者は、第１の実施形態と同様にセルをライブラリから選択し、選択したセル１，２，３，４をマトリックス状に配置する。
次いで、設計者は層間絶縁膜２０を配置し、層間絶縁膜２０上に拡張端子２１ａ，２２ａを配置する。本実施形態では、セル１内に位置する拡張端子２１ａは、セル１の辺１ｂのみに接している。また、拡張端子２２ａは、セル２内に配置されており、接続孔２０ｇを介して端子１２ａに接続している。拡張端子２２ａは、セル２の辺２ｂのみに接続している。拡張端子２１ａ，２２ａは、それぞれ辺１ａと平行な方向に延伸しており、少なくとも一部が辺１ａの延伸方向において互いに同一の位置に配置されている。 First, as shown in FIG. 6, the designer selects cells from the library as in the first embodiment, and arranges the selected cells 1, 2, 3, and 4 in a matrix.
Next, the designer arranges the interlayer insulating film 20 and arranges the extension terminals 21 a and 22 a on the interlayer insulating film 20. In the present embodiment, the extension terminal 21 a located in the cell 1 is in contact with only the side 1 b of the cell 1. The extension terminal 22a is disposed in the cell 2 and is connected to the terminal 12a through the connection hole 20g. The extension terminal 22 a is connected only to the side 2 b of the cell 2. The extension terminals 21a and 22a each extend in a direction parallel to the side 1a, and at least a part thereof is disposed at the same position in the extending direction of the side 1a.

次いで、図７に示すように、コンピュータは層間絶縁膜３０を配置し、層間絶縁膜３０上に配線３１ｂを配置する。配線３１ｂは、辺１ａと直交する方向に延伸しており、接続孔３０ｃ，３０ｄを介して拡張端子２１ａ，２２ａと接続している。   Next, as shown in FIG. 7, the computer arranges the interlayer insulating film 30 and arranges the wiring 31 b on the interlayer insulating film 30. The wiring 31b extends in a direction orthogonal to the side 1a and is connected to the extension terminals 21a and 22a via the connection holes 30c and 30d.

このように、半導体装置の第２の設計例によれば、セル２から最も遠い辺に接している端子１１ａと、セル１から最も遠い辺に接している端子１２ａとを接続する場合に、拡張端子２１ａ，２２ａを設け、これら拡張端子、接続孔３０ｃ，３０ｄ及び配線３１ｂのみで端子１１ａ，１２ａ相互間を接続している。一方、拡張端子２１ａ，２２ａを設けない場合、端子１１ａ，１２ａ相互間を接続する配線はセル１，２を迂回しなければならない。
従って、拡張端子を設けることにより、端子１１ａ，１２ａ相互間を接続する配線長を短くすることができる。 As described above, according to the second design example of the semiconductor device, when the terminal 11a in contact with the side farthest from the cell 2 is connected to the terminal 12a in contact with the side farthest from the cell 1, the expansion is performed. Terminals 21a and 22a are provided, and the terminals 11a and 12a are connected to each other only by these expansion terminals, connection holes 30c and 30d, and wiring 31b. On the other hand, when the extension terminals 21a and 22a are not provided, the wiring connecting the terminals 11a and 12a must bypass the cells 1 and 2.
Therefore, by providing the extension terminal, the length of the wiring connecting the terminals 11a and 12a can be shortened.

図８及び図９は、半導体装置の第３の設計例を説明する為の平面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。本実施形態では、セル２の端子１２ｂが、セル３の端子１３ａと接続される。端子１２ｂ，１３ａは、端子１３ａが接する辺３ａ（すなわちｙ軸）の延伸方向において、互いに異なる位置に配置されている。辺３ａは、セル３のうちセル２から最も遠い辺である。端子１２ｂは、セル２のうちセル３から最も近い辺２ｃと接している。   8 and 9 are plan views for explaining a third design example of the semiconductor device. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In the present embodiment, the terminal 12b of the cell 2 is connected to the terminal 13a of the cell 3. The terminals 12b and 13a are arranged at positions different from each other in the extending direction of the side 3a (that is, the y axis) with which the terminal 13a is in contact. The side 3 a is the side farthest from the cell 2 in the cell 3. The terminal 12 b is in contact with the side 2 c closest to the cell 3 in the cell 2.

まず、図８に示すように、設計者は、第１の実施形態と同様にセルをライブラリから選択し、選択したセル１，２，３，４をマトリックス状に配置する。
次いで、設計者は層間絶縁膜２０を配置し、層間絶縁膜２０上に拡張端子２２ｂ，２３ａを配置する。本実施形態では、セル２内に位置する拡張端子２２ｂは、端子１２ｂ上に位置しており、接続孔２０ｈを介して端子１２ｂと接続している。また、拡張端子２３ａはセル３内に配置されており、接続孔２０ｉを介して端子１３ａに接続している。拡張端子２３ａは略Ｌ字状であり、２つの端部２３ｂ，２３ｃがそれぞれ辺３ａ，３ｂと接している。端部２３ｃは、平面配置において端子１２ｂ，１３ａを結ぶ直線（一点鎖線で図示）と辺３ｂとの交点に位置している。 First, as shown in FIG. 8, the designer selects cells from the library as in the first embodiment, and arranges the selected cells 1, 2, 3, and 4 in a matrix.
Next, the designer arranges the interlayer insulating film 20 and arranges the extended terminals 22 b and 23 a on the interlayer insulating film 20. In the present embodiment, the extension terminal 22b located in the cell 2 is located on the terminal 12b and connected to the terminal 12b via the connection hole 20h. The extension terminal 23a is disposed in the cell 3 and is connected to the terminal 13a through the connection hole 20i. The extension terminal 23a is substantially L-shaped, and the two end portions 23b and 23c are in contact with the sides 3a and 3b, respectively. The end portion 23c is located at the intersection of a straight line (shown by a one-dot chain line) connecting the terminals 12b and 13a and the side 3b in the planar arrangement.

次いで、図９に示すように、コンピュータは層間絶縁膜３０を配置し、層間絶縁膜３０上に配線３１ｂを配置する。配線３１ｂは、接続孔３０ｃ，３０ｄを介して拡張端子２１ａ，２２ａと接続している。
この半導体装置の第３の設計例においても、拡張端子２１ａ，２２ａを設けることにより、端子１２ｂ，１３ａ相互間を接続する配線長を短くすることができる。 Next, as shown in FIG. 9, the computer arranges the interlayer insulating film 30 and arranges the wiring 31 b on the interlayer insulating film 30. The wiring 31b is connected to the extension terminals 21a and 22a through the connection holes 30c and 30d.
Also in the third design example of the semiconductor device, by providing the extension terminals 21a and 22a, the length of the wiring connecting the terminals 12b and 13a can be shortened.

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば各拡張端子は３箇所以上でセルの縁と接してもよい。   Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, each extension terminal may be in contact with the edge of the cell at three or more locations.

また、上述した各実施例において、拡張端子それぞれは拡張端子層に設けられたが、最上層の層間絶縁膜に形成された端子と同一層にスペース上の余裕がある場合、この層に拡張端子が形成されてもよい。この場合、拡張端子の形状例は、上述した各実施形態と同一である。また、各拡張端子相互間を接続する方法は、各実施形態と同一である。   Further, in each of the above-described embodiments, each extension terminal is provided in the extension terminal layer. However, if there is a space in the same layer as the terminal formed in the uppermost interlayer insulating film, the extension terminal is provided in this layer. May be formed. In this case, the shape example of the extension terminal is the same as that of each embodiment described above. Further, the method for connecting the extension terminals to each other is the same as in each embodiment.

本発明の実施形態に係る半導体装置の設計方法を説明する為のフローチャート。6 is a flowchart for explaining a semiconductor device design method according to an embodiment of the present invention; 半導体装置の第１の設計例を説明する為の平面図。The top view for demonstrating the 1st design example of a semiconductor device. （Ａ）は図２の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。(A) is a top view for demonstrating the next process of FIG. 2, (B) is AA sectional drawing of (A). 図３の次の工程を説明する為の平面図。The top view for demonstrating the next process of FIG. （Ａ）は図４の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。(A) is a top view for demonstrating the next process of FIG. 4, (B) is AA sectional drawing of (A). 半導体装置の第２の設計例を説明する為の平面図。The top view for demonstrating the 2nd design example of a semiconductor device. 図６の次の工程を説明する為の平面図。The top view for demonstrating the next process of FIG. 半導体装置の第３の設計例を説明する為の平面図。The top view for demonstrating the 3rd design example of a semiconductor device. 図８の次の工程を説明する為の平面図。The top view for demonstrating the next process of FIG. 従来の半導体装置の設計方法を説明する為の平面図。The top view for demonstrating the design method of the conventional semiconductor device.

符号の説明Explanation of symbols

１，２，３，４，１０１，１０２，１０３，１０４…セル、１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ，３ａ，３ｂ，４ａ，４ｂ，４ｃ…辺、１０，２０，３０…層間絶縁膜、１１ａ，１１ｂ，１１ｃ，１２ａ，１２ｂ，１３ａ，１４ａ，１４ｂ，１４ｃ，１１１ａ，１１１ｂ，１１１ｃ，１１４ａ，１１４ｂ，１１４ｃ…端子、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｉ，３０ａ，３０ｂ，３０ｃ，３０ｄ…接続孔、２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２３ａ，２４ａ，２４ｂ，２４ｃ…拡張端子、２１ｄ，２４ｄ，３１ａ，３１ｂ，１２０…配線、２３ｂ，２３ｃ…端部 1, 2, 3, 4, 101, 102, 103, 104 ... cells, 1a, 1b, 1c, 2a, 2b, 2c, 3a, 3b, 4a, 4b, 4c ... sides, 10, 20, 30 ... interlayer insulation Membrane, 11a, 11b, 11c, 12a, 12b, 13a, 14a, 14b, 14c, 111a, 111b, 111c, 114a, 114b, 114c... Terminal, 20a, 20b, 20c, 20d, 20e, 20f, 20g, 20h, 20i, 30a, 30b, 30c, 30d ... connection holes, 21a, 21b, 21c, 22a, 22b, 23a, 24a, 24b, 24c ... expansion terminals, 21d, 24d, 31a, 31b, 120 ... wiring, 23b, 23c ... edge

Claims (9)

半導体素子と、該半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の端子とを有するセル又はブロックを、複数互いに接続することにより半導体装置を設計する、半導体装置の設計方法であって、
前記端子は、前記セル又はブロックの縁に位置し、
前記最上層の配線層上に端子拡張層を設け、該端子拡張層に、前記セル又はブロック内に位置し、前記端子に接続する拡張端子を設計する工程と、
前記拡張端子を用いて、第１の前記セル又はブロック、並びに第２の前記セル又はブロックを互いに接続する配線を設計する工程と、
を具備する半導体装置の設計方法。 By connecting a plurality of cells or blocks each having a semiconductor element, one or a plurality of wiring layers provided on the semiconductor element, and a terminal for external connection provided in the uppermost wiring layer. A semiconductor device design method for designing a semiconductor device,
The terminal is located at an edge of the cell or block;
Providing a terminal extension layer on the uppermost wiring layer, and designing an extension terminal connected to the terminal located in the cell or block on the terminal extension layer;
Using the extension terminal to design a wiring for connecting the first cell or block and the second cell or block to each other;
A method for designing a semiconductor device comprising: 前記拡張端子を設計する工程において、前記拡張端子を長尺状の形状にする請求項１に記載の半導体装置の設計方法。   The method of designing a semiconductor device according to claim 1, wherein in the step of designing the extension terminal, the extension terminal is formed into a long shape. 前記拡張端子を設計する工程において、前記拡張端子を前記セル又はブロックの縁と複数箇所で接させる請求項１又は２に記載の半導体装置の設計方法。   The method of designing a semiconductor device according to claim 1, wherein in the step of designing the extension terminal, the extension terminal is brought into contact with an edge of the cell or block at a plurality of locations. 前記セル又はブロックの平面形状は略四角形であり、
前記拡張端子を設計する工程において、前記拡張端子を、前記セル又はブロックの異なる２つの辺それぞれと接させる請求項３に記載の半導体装置の設計方法。 The planar shape of the cell or block is substantially square,
4. The method of designing a semiconductor device according to claim 3, wherein in the step of designing the extension terminal, the extension terminal is brought into contact with each of two different sides of the cell or block. 前記配線を設計する工程は、
前記端子拡張層に、前記第１のセル又はブロックの前記拡張端子に接続し、第１の座標の軸と平行な第１の配線を設計する工程と、
前記端子拡張層に、前記第２のセル又はブロックの前記拡張端子に接続し、前記第１の座標の軸と略平行であり、かつ前記第１の座標において一部が前記第１の配線と重なる第２の配線を設計する工程と、
前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第１の座標の軸と略直交し、前記第１の配線及び前記第２の配線それぞれに接続する第３の配線を設計する工程と、
を具備する請求項１〜４のいずれか一項に記載の半導体装置の設計方法。 The step of designing the wiring includes:
Connecting the terminal extension layer to the extension terminal of the first cell or block and designing a first wiring parallel to an axis of a first coordinate;
The terminal extension layer is connected to the extension terminal of the second cell or block, is substantially parallel to the axis of the first coordinate, and a part of the first coordinate is connected to the first wiring. Designing a second overlapping wiring; and
A connection wiring layer is provided on the terminal extension layer, and the connection wiring layer is substantially orthogonal to the axis of the first coordinate and is connected to each of the first wiring and the second wiring. The process of designing the wiring;
The method for designing a semiconductor device according to claim 1, comprising: 前記拡張端子を設計する工程は、
前記第１のセル又はブロックに第１の前記拡張端子を設計する工程と、
前記第２のセル又はブロックに、第１の座標において一部が前記第１の拡張端子と重なる第２の前記拡張端子を設計する工程とを具備し、
前記配線を設計する工程は、
前記端子拡張層上に接続用配線層を設け、該接続用配線層に、前記第１の座標の軸と略直交し、前記第１の拡張端子及び前記第２の拡張端子それぞれに接続する配線を設計する工程を有する請求項１〜４のいずれか一項に記載の半導体装置の設計方法。 The step of designing the extension terminal includes:
Designing the first extension terminal in the first cell or block;
Designing the second extension terminal in the second cell or block to partially overlap the first extension terminal in a first coordinate;
The step of designing the wiring includes:
A connection wiring layer is provided on the terminal extension layer, and the connection wiring layer is substantially orthogonal to the first coordinate axis and is connected to each of the first extension terminal and the second extension terminal. The method for designing a semiconductor device according to claim 1, further comprising: a step of designing a semiconductor device. 前記配線を設計する工程は、コンピュータが、前記配線を設計する工程である請求項１〜６のいずれか一項に記載の半導体装置の設計方法。   The method of designing a semiconductor device according to claim 1, wherein the step of designing the wiring is a step in which a computer designs the wiring. 前記拡張端子を設計する工程の後に、前記拡張端子が設計された前記セル又はブロックを、記憶装置に保持させる工程を具備する請求項１〜７のいずれか一項に記載の半導体装置の設計方法。   The method of designing a semiconductor device according to claim 1, further comprising a step of holding the cell or block in which the extension terminal is designed in a storage device after the step of designing the extension terminal. . 第１の半導体素子と、該第１の半導体素子上に設けられた一つ又は複数の配線層と、最上層の前記配線層に設けられた外部接続用の第１の端子とを有する、第１のセル又はブロックと、
第２の半導体素子と、該第２の半導体素子上に設けられ、前記第１のセル又はブロックと同一数の配線層と、最上層の前記配線層に設けられた外部接続用の第２の端子とを有する、第２のセル又はブロック
前記最上層の配線層上に位置する端子拡張層に形成され、前記第１の端子に接続し、かつ前記第１のセル又はブロック内に位置する第１の拡張端子と、
前記端子拡張層に形成され、前記第２の端子に接続し、かつ前記第２のセル又はブロック内に位置する第２の拡張端子と、
を具備し、
前記第１の拡張端子及び前記第２の拡張端子は、前記端子拡張層、及び該端子拡張層より上に位置する接続用配線層の少なくとも一方に設けられた配線を用いて、互いに接続されている半導体装置。 A first semiconductor element; one or a plurality of wiring layers provided on the first semiconductor element; and a first terminal for external connection provided on the uppermost wiring layer. One cell or block;
A second semiconductor element, a second wiring layer provided on the second semiconductor element, the same number of wiring layers as the first cells or blocks, and a second external connection layer provided in the uppermost wiring layer. A second cell or block having a terminal formed in a terminal extension layer located on the uppermost wiring layer, connected to the first terminal, and located in the first cell or block 1 extension terminal,
A second extension terminal formed in the terminal extension layer, connected to the second terminal, and located in the second cell or block;
Comprising
The first extension terminal and the second extension terminal are connected to each other using a wiring provided in at least one of the terminal extension layer and a connection wiring layer located above the terminal extension layer. A semiconductor device.

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