JP2007011250A - Electro-optical device, manufacturing method therefor, and electronic equipment - Google Patents

Electro-optical device, manufacturing method therefor, and electronic equipment Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electro-optical device or the like, having a terminal resistor for carrying out further minute regulation of a resistant value by facilitating carrying-out of trimming. <P>SOLUTION: An element substrate includes a lower side substrate, having insulation, a driver IC33 mounted and formed on a protrusion region on the lower side substrate and at least a pair of pieces of outside connection wiring 35 (35a and 35b). In particular, on a liquid crystal device, a wiring pattern, having two or more resistors having a plurality of routes in which at least any one of wiring width or wiring length is different, is formed between the pair of the pieces of the outside connection wiring on the lower side substrate. Thus, the highly precise terminal resistor for easily dissolving malfunctions can be manufactured by trimming at least one or more resistors. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、各種情報の表示に用いて好適な電気光学装置及び電子機器に関する。   The present invention relates to an electro-optical device and an electronic apparatus suitable for use in displaying various types of information.

従来より、液晶装置、有機エレクトロルミネッセンス表示装置、プラズマディスプレイ装置、及びフィールドエミッション表示装置などの各種の電気光学装置が知られている。かかる電気光学装置の一例としての液晶装置は、例えば、複数の信号電極等を有する基板と、複数の走査電極等を有する対向基板との間に液晶が封入されて構成される。   Conventionally, various electro-optical devices such as a liquid crystal device, an organic electroluminescence display device, a plasma display device, and a field emission display device are known. A liquid crystal device as an example of such an electro-optical device is configured by sealing liquid crystal between a substrate having a plurality of signal electrodes and a counter substrate having a plurality of scanning electrodes and the like.

このような液晶装置において、ガラス基板表面に酸化インジウム錫（ＩＴＯ）層からなる抵抗体パターンを配設し、そのガラス基板表面上で抵抗値のトリミングがパターン等の削減等によって容易に行え、出力のばらつきのない高精度の輝度表示を行うことのできる液晶装置が知られている（例えば、特許文献１を参照）。   In such a liquid crystal device, a resistor pattern composed of an indium tin oxide (ITO) layer is disposed on the glass substrate surface, and trimming of the resistance value on the glass substrate surface can be easily performed by reducing the pattern, etc. There has been known a liquid crystal device capable of performing high-precision luminance display without any variation (see, for example, Patent Document 1).

実開平６−３６０３７号公報Japanese Utility Model Publication No. 6-36037

しかしながら、上記の液晶装置では、一般的にシート抵抗値の大きなＩＴＯ層からなる抵抗体パターンを削除等することにより、抵抗値のトリミングするようにしているため、当該抵抗値の大きさを微調整するにはある程度限界がある。   However, in the above liquid crystal device, the resistance value is trimmed by deleting a resistor pattern made of an ITO layer having a large sheet resistance value, etc., so that the resistance value is finely adjusted. There are some limits to this.

本発明は、以上の点に鑑みてなされたものであり、トリミングの実施が容易で、抵抗値の更なる微調整の実施可能な終端抵抗体を有する電気光学装置及び電子機器を提供することを課題とする。   The present invention has been made in view of the above points, and provides an electro-optical device and an electronic apparatus having a termination resistor that can be easily trimmed and can be further finely adjusted in resistance value. Let it be an issue.

本発明の１つの観点では、電気光学装置は、基板と、前記基板上に形成された複数の配線と、前記基板上に実装され前記複数の配線と電気的に接続されたＩＣと、を備え、前記基板上において、前記複数の配線のうち少なくとも一対の前記配線の間には、前記少なくとも一対の前記配線と接続された抵抗体が設けられ、前記抵抗体は、配線幅若しくは配線長の少なくともいずれか一方が異なる複数の経路を有することを特徴とする。   In one aspect of the present invention, an electro-optical device includes a substrate, a plurality of wirings formed on the substrate, and an IC mounted on the substrate and electrically connected to the plurality of wirings. On the substrate, a resistor connected to the at least one pair of wirings is provided between at least one pair of the plurality of wirings, and the resistor has at least a wiring width or a wiring length. Either one has a plurality of different paths.

上記の電気光学装置の前記抵抗体は、配線幅及び配線長の両方が異なる複数の経路を有する抵抗体を備えることが好ましい。   The resistor of the electro-optical device preferably includes a resistor having a plurality of paths having different wiring widths and wiring lengths.

上記の電気光学装置は、ガラスなどの絶縁性を有する材料よりなる基板と、その基板上に形成された複数の配線と、その基板上に実装され、その複数の配線と電気的に接続されたドライバＩＣなどのＩＣと、を備えて構成される。   The electro-optical device includes a substrate made of an insulating material such as glass, a plurality of wirings formed on the substrate, and mounted on the substrate and electrically connected to the plurality of wirings. And an IC such as a driver IC.

ここで、前記一対の前記配線の一端側は前記ＩＣに接続されていると共に、前記一対の前記配線の他端側はフレキシブルプリント基板（ＦＰＣ）に接続されているのが好ましい。また、前記一対の前記配線には、差動伝送方式に基づいて差動信号が入力されるのが好ましい。これにより、例えば、差動伝送方式によって、ＦＰＣ側から一対の配線を通じてＩＣ側に差動信号を出力することができる。   Here, it is preferable that one end side of the pair of wirings is connected to the IC, and the other end side of the pair of wirings is connected to a flexible printed circuit board (FPC). Moreover, it is preferable that a differential signal is input to the pair of wirings based on a differential transmission method. Thereby, for example, a differential signal can be output from the FPC side to the IC side through a pair of wires by a differential transmission method.

特に、この電気光学装置では、絶縁性を有する基板上において、複数の配線のうち少なくとも一対の配線の間には、当該少なくとも一対の配線と接続された抵抗体が設けられ、その抵抗体は、配線幅若しくは配線長の異なる複数の経路を有する抵抗体、又は配線幅及び配線長の両方が異なる複数の経路を有する抵抗体を備えている。このため、その複数の抵抗体を、一対の配線を通じて、ＩＣへ伝送される信号の歪みを除去する終端抵抗体として機能させることができる。また、抵抗体は、絶縁性を有する基板上に形成されているので、この電気光学装置の品質検査時において、抵抗体の抵抗値が小さく、ＩＣが一対の配線を介してＦＰＣ側から適正な差動信号を受信できず、このために抵抗体の抵抗値を増加させる必要がある場合に、その抵抗体のトリミングを容易に実施することができる。ここで、「トリミング」とは、レーザーやエッチング技術などを用いて抵抗体の所定部分を切断若しくは除去等することにより、抵抗体の抵抗値が増加する方向にその抵抗値の微調整を実施することをいう（以下、同様）。これにより、容易に高精度な抵抗体（終端抵抗体）を得ることができる。   In particular, in this electro-optical device, a resistor connected to the at least one pair of wirings is provided between at least a pair of wirings on the insulating substrate, and the resistors are A resistor having a plurality of paths having different wiring widths or wiring lengths or a resistor having a plurality of paths having different wiring widths and wiring lengths is provided. Therefore, the plurality of resistors can function as termination resistors that remove distortion of signals transmitted to the IC through a pair of wirings. In addition, since the resistor is formed on the insulating substrate, the resistance value of the resistor is small at the time of quality inspection of the electro-optical device, and the IC is appropriate from the FPC side through the pair of wires. When a differential signal cannot be received and the resistance value of the resistor needs to be increased for this reason, trimming of the resistor can be easily performed. Here, “trimming” means that the resistance value is finely adjusted in the direction in which the resistance value of the resistor increases by cutting or removing a predetermined portion of the resistor using a laser or an etching technique. (Hereinafter the same). Thereby, a highly accurate resistor (termination resistor) can be obtained easily.

また、トリミングを実施して高精度の抵抗体（終端抵抗体）を一対の配線の間に設けることにより、ＦＰＣ側から一対の配線を介してＩＣ側へ適正な差動信号を確実に出力することが可能となる。   Further, by performing trimming and providing a high-precision resistor (terminating resistor) between the pair of wirings, an appropriate differential signal is reliably output from the FPC side to the IC side via the pair of wirings. It becomes possible.

上記の電気光学装置の一つの態様では、前記抵抗体は、前記一対の前記配線のうち一方の前記配線と一体的に形成された第１抵抗体と、他方の前記配線と一体的に形成され、前記第１抵抗体に接続されてなる第２抵抗体とを含み、前記第１抵抗体は、分岐して前記一方の配線と前記第２抵抗体との間の所定の２点間を結ぶ他の経路を備える。   In one aspect of the electro-optical device, the resistor is formed integrally with the first resistor formed integrally with one of the pair of wires and the other wire. And a second resistor connected to the first resistor, and the first resistor branches to connect two predetermined points between the one wiring and the second resistor. Provide other paths.

この態様によれば、抵抗体は、一対の配線のうち一方の配線と一体的に形成された第１抵抗体と、他方の配線と一体的に形成され、第１抵抗体に接続されてなる第２抵抗体とを含んでいる。そして、第１抵抗体は、分岐して一方の配線と２抵抗体との間の所定の２点間を結ぶ他の経路を備えている。このため、品質検査時において、抵抗体の抵抗値が小さく、ＩＣが一対の配線を介してＦＰＣ側から適正な差動信号を受信できず、このために抵抗体の抵抗値を増加させる必要がある場合に、第１抵抗体の前記他の経路の少なくとも一部を切断（トリミング）することにより、高精度の抵抗体（終端抵抗体）を得ることができる。この場合、終端抵抗体は、第１抵抗体の少なくとも一部が切断された構成を有する。   According to this aspect, the resistor is formed integrally with one of the pair of wires, and integrally formed with the other wire, and is connected to the first resistor. A second resistor. And the 1st resistor is provided with the other path which branches and connects between two predetermined points between one wiring and 2 resistors. For this reason, at the time of quality inspection, the resistance value of the resistor is small, and the IC cannot receive an appropriate differential signal from the FPC side via a pair of wires. For this reason, it is necessary to increase the resistance value of the resistor. In some cases, a highly accurate resistor (termination resistor) can be obtained by cutting (trimming) at least a part of the other path of the first resistor. In this case, the termination resistor has a configuration in which at least a part of the first resistor is cut.

上記の電気光学装置の他の態様では、前記抵抗体は、前記一対の前記配線のうち一方の前記配線と一体的に形成された第１抵抗体と、他方の前記配線と一体的に形成され、前記第１抵抗体に接続されてなる第２抵抗体とを含み、前記第１抵抗体は、前記一方の配線から延びる複数の抵抗体と、当該複数の抵抗体及び前記第２抵抗体に接続されてなるとともに、前記複数の抵抗体の間に対応する位置に開口を備える抵抗体と、を備える。   In another aspect of the electro-optical device, the resistor is formed integrally with the first resistor formed integrally with one of the pair of wires and the other wire. A second resistor connected to the first resistor, wherein the first resistor includes a plurality of resistors extending from the one wiring, the plurality of resistors, and the second resistor. And a resistor having an opening at a corresponding position between the plurality of resistors.

この態様によれば、抵抗体は、一対の配線のうち一方の配線と一体的に形成された第１抵抗体と、他方の配線と一体的に形成され、第１抵抗体に接続されてなる第２抵抗体とを含んでいる。そして、第１抵抗体は、一方の配線から延びる複数の抵抗体と、当該複数の抵抗体及び第２抵抗体に接続されてなるとともに、複数の抵抗体の間に対応する位置に開口を備える抵抗体と、を備えている。このため、品質検査時において、抵抗体の抵抗値が小さく、ＩＣが一対の配線を介してＦＰＣ側から適正な差動信号を受信できず、このために抵抗体の抵抗値を増加させる必要がある場合に、第１抵抗体の、複数の抵抗体及び開口を備える抵抗体の少なくとも一部を切断（トリミング）することにより、高精度の抵抗体（終端抵抗体）を得ることができる。この場合、終端抵抗体は、複数の抵抗体及び開口を備える抵抗体の少なくとも一部が切断された構成を有する。   According to this aspect, the resistor is formed integrally with one of the pair of wires, and integrally formed with the other wire, and is connected to the first resistor. A second resistor. The first resistor is connected to the plurality of resistors extending from the one wiring, the plurality of resistors, and the second resistor, and has openings at positions corresponding to the plurality of resistors. And a resistor. For this reason, at the time of quality inspection, the resistance value of the resistor is small, and the IC cannot receive an appropriate differential signal from the FPC side via a pair of wires. For this reason, it is necessary to increase the resistance value of the resistor. In some cases, a high-precision resistor (termination resistor) can be obtained by cutting (trimming) at least a part of the resistor including the plurality of resistors and the opening of the first resistor. In this case, the termination resistor has a configuration in which at least a part of the resistor including a plurality of resistors and openings is cut.

上記の電気光学装置の他の態様では、前記抵抗体は、前記一対の前記配線のうち一方の前記配線と一体的に形成されてなるとともに、蛇行して複数箇所で前記一方の配線と接続されてなる。   In another aspect of the electro-optical device, the resistor is integrally formed with one of the pair of wirings and is meandered and connected to the one wiring at a plurality of locations. It becomes.

この態様によれば、抵抗体は、一対の配線のうち一方の配線と一体的に形成されてなるとともに、蛇行して複数箇所で一方の配線と接続されている。このため、品質検査時において、抵抗体の抵抗値が小さく、ＩＣが一対の配線を介してＦＰＣ側から適正な差動信号を受信できず、このために抵抗体の抵抗値を増加させる必要がある場合に、当該抵抗体の少なくとも一部を切断（トリミング）することにより、高精度の抵抗体（終端抵抗体）を得ることができる。この場合、終端抵抗体は、当該抵抗体の少なくとも一部が切断された構成を有する。   According to this aspect, the resistor is formed integrally with one of the pair of wires, and meanders and is connected to one of the wires at a plurality of locations. For this reason, at the time of quality inspection, the resistance value of the resistor is small, and the IC cannot receive an appropriate differential signal from the FPC side via a pair of wires. For this reason, it is necessary to increase the resistance value of the resistor. In some cases, a highly accurate resistor (termination resistor) can be obtained by cutting (trimming) at least a part of the resistor. In this case, the termination resistor has a configuration in which at least a part of the resistor is cut.

上記の電気光学装置の一つの態様では、前記抵抗体は、前記ＩＣの近傍位置に設けられている。これにより、一対の配線の配線抵抗の影響を受け難くすることができ、ＦＰＣ側からの適正な差動信号をＩＣへ出力することができる。   In one aspect of the electro-optical device, the resistor is provided in the vicinity of the IC. As a result, the influence of the wiring resistance of the pair of wirings can be made difficult, and an appropriate differential signal from the FPC side can be output to the IC.

上記の電気光学装置の他の態様では、前記抵抗体は、前記ＩＣを異方性導電膜を介して前記基板上に実装したときに、前記ＩＣの外形辺より外側へ露出した前記異方性導電膜と接触しない位置に設けられている。これにより、ＩＣを異方性導電膜（ＡＣＦ）を介して基板上に実装したときに、その異方性導電膜がＩＣの外形辺より外側へ露出したような場合でも、この電気光学装置の駆動時に抵抗体と異方性導電膜とが短絡するのを確実に防止できる。   In another aspect of the above electro-optical device, the anisotropy is exposed to the outside of the outer side of the IC when the resistor is mounted on the substrate via an anisotropic conductive film. It is provided at a position not in contact with the conductive film. Accordingly, even when the IC is mounted on the substrate via the anisotropic conductive film (ACF), even if the anisotropic conductive film is exposed outside the outer side of the IC, It is possible to reliably prevent the resistor and the anisotropic conductive film from being short-circuited during driving.

また、上記の電気光学装置を表示部として備える電子機器を構成することができる。   In addition, an electronic apparatus including the electro-optical device as a display unit can be configured.

本発明の他の観点では、電気光学装置の製造方法は、基板上に、配線幅若しくは配線長の異なる複数の抵抗体、又は配線幅及び配線長の両方が異なる複数の抵抗体を含む複数の配線を形成する配線形成工程と、前記基板上に、前記複数の配線と電気的に接続されたＩＣを実装するＩＣ実装工程と、を備え、前記配線形成工程は、前記複数の抵抗体を前記複数の配線のうち少なくとも一対の前記配線の間に且つ当該一対の前記配線と一体的に形成し、さらに前記複数の抵抗体のうち少なくとも１つ以上の前記抵抗体を切断する切断工程を備える。   In another aspect of the present invention, a method for manufacturing an electro-optical device includes a plurality of resistors having different wiring widths or wiring lengths or a plurality of resistors having both wiring widths and wiring lengths different from each other on a substrate. A wiring forming step of forming wiring; and an IC mounting step of mounting an IC electrically connected to the plurality of wirings on the substrate, wherein the wiring forming step includes the plurality of resistors. A cutting step is also provided which is formed between at least one pair of the wirings among the plurality of wirings and integrally with the pair of wirings, and further cuts at least one of the plurality of resistance bodies.

上記の電気光学装置の製造方法では、初めの配線形成工程は、絶縁性を有する基板上に、配線幅若しくは配線長の異なる複数の抵抗体、又は配線幅及び配線長の両方が異なる複数の抵抗体を含む複数の配線を形成する。この配線形成工程は、その複数の抵抗体を、複数の配線のうち少なくとも一対の配線の間に且つ当該一対の前記配線と一体的に形成する。これにより、複数の抵抗体を終端抵抗体として機能させることができる。   In the electro-optical device manufacturing method, the first wiring formation step includes a plurality of resistors having different wiring widths or wiring lengths, or a plurality of resistors having different wiring widths and wiring lengths on an insulating substrate. A plurality of wirings including the body are formed. In the wiring formation step, the plurality of resistors are formed between at least a pair of the plurality of wirings and integrally with the pair of wirings. Thereby, a several resistor can be functioned as a termination | terminus resistor.

次工程としてのＩＣ実装工程は、基板上に、複数の配線と電気的に接続されたＩＣを実装する。これにより、差動伝送方式に基づきＩＣを介して一対の配線に差動信号を出力することが可能となる。   In the IC mounting process as the next process, an IC electrically connected to a plurality of wirings is mounted on the substrate. This makes it possible to output a differential signal to a pair of wirings via the IC based on the differential transmission method.

特に、この電気光学装置の製造方法では、上記の工程の他に、さらに複数の抵抗体のうち少なくとも１つ以上の抵抗体を切断する切断工程を備えている。   In particular, this electro-optical device manufacturing method further includes a cutting step of cutting at least one resistor among the plurality of resistors in addition to the above steps.

このため、この電気光学装置の品質検査時において、複数の抵抗体（終端抵抗体）の抵抗値が小さく、ＩＣが一対の配線を介してＦＰＣ側から差動伝送方式に基づいて適正な差動信号を受信できず、このために終端抵抗体の抵抗値を増加させる必要がある場合に、その切断工程において、少なくとも１つ以上の抵抗体を切断することにより、その終端抵抗体のトリミングを容易に実施することができる。これにより、容易に高精度な終端抵抗体を得ることができる。   For this reason, at the time of quality inspection of the electro-optical device, the resistance values of the plurality of resistors (termination resistors) are small, and the IC is appropriately differential based on the differential transmission method from the FPC side via a pair of wires. When the signal cannot be received and it is necessary to increase the resistance value of the termination resistor for this purpose, it is easy to trim the termination resistor by cutting at least one resistor in the cutting process. Can be implemented. Thereby, a highly accurate termination resistor can be obtained easily.

本発明の実施形態に係る１つの観点では、電気光学装置は、絶縁性を有する基板と、前記基板上に形成され、金属単体、金属化合物、又はシート抵抗値の異なる第１導電層及び第２導電層よりなる複数の配線と、前記基板上に実装され前記複数の配線と電気的に接続されたＩＣと、を備え、前記基板上において、前記複数の配線のうち少なくとも一対の前記配線の間には、前記少なくとも一対の前記配線と接続され且つ同一の材料により形成された抵抗体が設けられている。   In one aspect according to the embodiment of the present invention, an electro-optical device includes a substrate having an insulating property, a first metal layer, a metal compound, or a first conductive layer and a second sheet formed on the substrate and having different sheet resistance values. A plurality of wirings made of a conductive layer; and an IC mounted on the substrate and electrically connected to the plurality of wirings, and on the substrate, between at least a pair of the wirings. Is provided with a resistor which is connected to the at least one pair of wirings and is formed of the same material.

実施形態に係る上記の電気光学装置は、ガラスなどの絶縁性を有する材料よりなる基板と、その基板上に形成され、金属単体、金属化合物、又はシート抵抗値の異なる第１導電層及び第２導電層よりなる複数の配線と、その基板上に実装され、その複数の配線と電気的に接続されたドライバＩＣなどのＩＣと、を備えて構成される。   The electro-optical device according to the embodiment includes a substrate made of an insulating material such as glass, a first metal layer, a metal compound, or a first conductive layer and a second sheet having different sheet resistance values formed on the substrate. A plurality of wirings made of a conductive layer and an IC such as a driver IC mounted on the substrate and electrically connected to the plurality of wirings are configured.

好適な例では、前記第１導電層は、少なくとも金属単体又は金属化合物であるのが好ましく、また、前記第２導電層は金属酸化物であるのが好ましい。また、前記金属単体はＡｌ又はＣｒであるのが好ましい。また、前記金属化合物はＡｌＭｏであるのが好ましい。また、金属酸化物はＩＴＯ又はＩＺＯであるのが好ましい。   In a preferred example, the first conductive layer is preferably at least a single metal or a metal compound, and the second conductive layer is preferably a metal oxide. The metal simple substance is preferably Al or Cr. The metal compound is preferably AlMo. The metal oxide is preferably ITO or IZO.

特に、この実施形態に係る電気光学装置では、絶縁性を有する基板上において、複数の配線のうち少なくとも一対の配線の間には、当該少なくとも一対の配線と接続され且つ同一の材料により形成された抵抗体が設けられている。ここで、前記一対の前記配線には、差動伝送方式に基づいて差動信号が入力されるのが好ましい。これにより、例えば差動伝送方式によって一対の配線を通じてＩＣ側に差動信号を出力したときに、その抵抗体を、一対の前記配線を通じてＩＣへ伝送される信号の歪みを除去する終端抵抗体として機能させることができる。また、抵抗体は、絶縁性を有する基板上に形成されているので、この電気光学装置の品質検査時において、抵抗体の抵抗値が小さく、ＩＣが一対の配線を介してＦＰＣ側から適正な差動信号を受信できず、このために抵抗体の抵抗値を増加させる必要がある場合に、その抵抗体のトリミングを容易に実施することができる。ここで、「トリミング」とは、レーザーやエッチング技術などを用いて抵抗体の所定部分を切断若しくは除去等することにより、抵抗体の抵抗値が増加する方向にその抵抗値の微調整を実施することをいう（以下、同様）。これにより、容易に高精度な抵抗体（終端抵抗体）を得ることができる。   In particular, in the electro-optical device according to this embodiment, at least a pair of wirings among a plurality of wirings are connected to the at least a pair of wirings and formed of the same material on the insulating substrate. A resistor is provided. Here, it is preferable that a differential signal is input to the pair of wirings based on a differential transmission method. Thus, for example, when a differential signal is output to the IC side through a pair of wires by a differential transmission method, the resistor is used as a termination resistor that removes distortion of the signal transmitted to the IC through the pair of wires. Can function. In addition, since the resistor is formed on the insulating substrate, the resistance value of the resistor is small at the time of quality inspection of the electro-optical device, and the IC is appropriate from the FPC side through the pair of wires. When a differential signal cannot be received and the resistance value of the resistor needs to be increased for this reason, trimming of the resistor can be easily performed. Here, “trimming” means that the resistance value is finely adjusted in the direction in which the resistance value of the resistor increases by cutting or removing a predetermined portion of the resistor using a laser or an etching technique. (Hereinafter the same). Thereby, a highly accurate resistor (termination resistor) can be obtained easily.

好適な例では、前記一対の前記配線の一端側は前記ＩＣに接続されていると共に、前記一対の前記配線の他端側はフレキシブルプリント基板（ＦＰＣ）に接続されている。これにより、ＦＰＣ側から一対の配線を介してＩＣ側へ差動信号などを出力することが可能となる。また、トリミングを実施して高精度の抵抗体（終端抵抗体）を一対の配線の間に設けることにより、ＦＰＣ側から一対の配線を介してＩＣ側へ適正な差動信号を確実に出力することが可能となる。   In a preferred example, one end side of the pair of wirings is connected to the IC, and the other end side of the pair of wirings is connected to a flexible printed circuit board (FPC). Thereby, a differential signal or the like can be output from the FPC side to the IC side via a pair of wires. Further, by performing trimming and providing a high-precision resistor (terminating resistor) between the pair of wirings, an appropriate differential signal is reliably output from the FPC side to the IC side via the pair of wirings. It becomes possible.

また、抵抗体は、金属単体、金属化合物又はシート抵抗値の異なる第１導電層及び第２導電層よりなる一対の配線と同一の材料により形成されている。好適な例では、前記一対の前記配線は、前記抵抗体と一体的に形成されており、前記抵抗体を形成する層は、前記一対の前記配線のうち、一方の前記配線から延在しているのが好ましい。また、前記一対の配線の各々は、前記第１導電層と前記第２導電層との積層構造を有するのが好ましい。これにより、この電気光学装置の製造時に、抵抗体を作製するための独立の工程を設けなくて済み、工程が増加するのを防止できる。但し、トリミングを実施して高精度の抵抗体（終端抵抗体）を作製する必要がある場合には、勿論、その分だけ工程は増加することになる。   The resistor is made of the same material as the pair of wirings composed of the first conductive layer and the second conductive layer having a single metal, a metal compound, or different sheet resistance values. In a preferred example, the pair of wirings are formed integrally with the resistor, and a layer forming the resistor extends from one of the pair of wirings. It is preferable. Each of the pair of wirings preferably has a stacked structure of the first conductive layer and the second conductive layer. Accordingly, it is not necessary to provide an independent process for manufacturing the resistor when manufacturing the electro-optical device, and it is possible to prevent the number of processes from increasing. However, if it is necessary to produce a highly accurate resistor (termination resistor) by performing trimming, of course, the number of steps increases accordingly.

上記の実施形態に係る電気光学装置の一つの態様では、前記抵抗体は、前記ＩＣの近傍位置に設けられている。これにより、一対の配線の配線抵抗の影響を受け難くすることができ、ＦＰＣ側からの適正な差動信号をＩＣへ出力することができる。   In one aspect of the electro-optical device according to the above-described embodiment, the resistor is provided in the vicinity of the IC. As a result, the influence of the wiring resistance of the pair of wirings can be made difficult, and an appropriate differential signal from the FPC side can be output to the IC.

上記の実施形態に係る電気光学装置の他の態様では、前記抵抗体は、前記ＩＣを異方性導電膜を介して前記基板上に実装したときに、前記ＩＣの外形辺より外側へ露出した前記異方性導電膜と接触しない位置に設けられている。これにより、ＩＣを異方性導電膜（ＡＣＦ）を介して基板上に実装したときに、その異方性導電膜がＩＣの外形辺より外側へ露出したような場合でも、この電気光学装置の駆動時に抵抗体と異方性導電膜とが短絡するのを確実に防止できる。   In another aspect of the electro-optical device according to the above-described embodiment, the resistor is exposed to the outside from the outer side of the IC when the IC is mounted on the substrate via an anisotropic conductive film. It is provided at a position not in contact with the anisotropic conductive film. Accordingly, even when the IC is mounted on the substrate via the anisotropic conductive film (ACF), even if the anisotropic conductive film is exposed outside the outer side of the IC, It is possible to reliably prevent the resistor and the anisotropic conductive film from being short-circuited during driving.

本発明の実施形態に係る他の観点では、電気光学装置は、絶縁性を有する基板と、前記基板上に形成された複数の配線と、前記基板上に実装され前記複数の配線と電気的に接続されたＩＣと、を備え、前記複数の配線のうち少なくとも一対の前記配線は、前記基板上に形成された第１導電層と、少なくとも前記第１導電層上に形成された第２導電層とを有し、前記第１導電層と前記第２導電層は抵抗値が異なり、前記一対の前記配線のうち、一方の前記配線の前記第１導電層は他方の前記配線側へ延在する複数の第１抵抗体を有すると共に、前記他方の前記配線の前記第２導電層は前記一方の前記配線側へ延在する第２抵抗体を有し、前記複数の第１抵抗体の各々は、前記前記第２抵抗体と接続されてなる。   In another aspect of the embodiment of the invention, the electro-optical device includes an insulating substrate, a plurality of wirings formed on the substrate, and a plurality of wirings mounted on the substrate and electrically connected to the plurality of wirings. An at least one pair of the plurality of wirings, the first conductive layer formed on the substrate, and the second conductive layer formed on at least the first conductive layer. The first conductive layer and the second conductive layer have different resistance values, and the first conductive layer of one of the pair of wirings extends to the other wiring side. While having a plurality of first resistors, the second conductive layer of the other wiring has a second resistor extending to the one wiring side, and each of the plurality of first resistors is And connected to the second resistor.

上記の実施形態に係る電気光学装置は、ガラスなどの絶縁性を有する材料よりなる基板と、その基板上に形成された複数の配線と、その基板上に実装され、その複数の配線と電気的に接続されたドライバＩＣなどのＩＣと、を備えて構成される。   The electro-optical device according to the above embodiment includes a substrate made of an insulating material such as glass, a plurality of wirings formed on the substrate, and mounted on the substrate. And an IC such as a driver IC connected to the.

好適な例では、前記第１導電層は、少なくとも金属単体又は金属化合物であるのが好ましく、また、前記第２導電層は金属酸化物であるのが好ましい。前記金属単体はＡｌ又はＣｒであるのが好ましい。また、前記金属化合物はＡｌＭｏであるのが好ましい。また、金属酸化物はＩＴＯ又はＩＺＯであるのが好ましい。   In a preferred example, the first conductive layer is preferably at least a single metal or a metal compound, and the second conductive layer is preferably a metal oxide. The simple metal is preferably Al or Cr. The metal compound is preferably AlMo. The metal oxide is preferably ITO or IZO.

また、この実施形態に係る電気光学装置において、複数の配線のうち少なくとも一対の配線は、基板上に形成された第１導電層と、少なくとも第１導電層上に形成された第２導電層とを有し、その少なくとも一対の配線は２層構造をなしている。また、第１導電層と第２導電層は抵抗値が各々異なっている。また、一対の配線のうち、一方の配線の第１導電層は他方の配線側へ延在する複数の第１抵抗体を有すると共に、他方の配線の第２導電層は一方の配線側へ延在する第２抵抗体を有している。   In the electro-optical device according to this embodiment, at least one pair of the plurality of wirings includes a first conductive layer formed on the substrate and a second conductive layer formed on at least the first conductive layer. The at least one pair of wirings has a two-layer structure. Further, the first conductive layer and the second conductive layer have different resistance values. In addition, among the pair of wirings, the first conductive layer of one wiring has a plurality of first resistors extending to the other wiring side, and the second conductive layer of the other wiring extends to one wiring side. It has the 2nd resistor which exists.

特に、この実施形態に係る電気光学装置において、複数の第１抵抗体の各々は、第２抵抗体と接続されてなる。つまり、この電気光学装置では、抵抗値の異なる２種類の導電層、即ち、第１導電層と第２導電層を用いて抵抗体を作製することができる。即ち、前記複数の第１抵抗体の各々と前記第２抵抗体とが接続されてなる抵抗体を、前記一対の前記配線を通じて前記ＩＣへ伝送される信号の歪みを除去する終端抵抗体とすることができる。これにより、例えば差動伝送方式によって一対の配線を通じてＩＣ側に差動信号を出力したときに、その抵抗体を、一対の前記配線を通じてＩＣへ伝送される信号の歪みを除去する終端抵抗体として機能させることができる。また、当該終端抵抗体は、絶縁性を有する基板上に形成されているので、この電気光学装置の品質検査時において、当該終端抵抗体の抵抗値が小さく、ＩＣが一対の配線を介してＦＰＣ側から適正な差動信号を受信できず、このために当該終端抵抗体の抵抗値を増加させる必要がある場合に、第１抵抗体の各々の少なくとも１つ以上の抵抗体を切断若しくは除去等することにより、その終端抵抗体のトリミングを容易に実施することができる。これにより、容易に高精度な終端抵抗体を得ることができる。   In particular, in the electro-optical device according to this embodiment, each of the plurality of first resistors is connected to the second resistor. That is, in this electro-optical device, the resistor can be manufactured using two types of conductive layers having different resistance values, that is, the first conductive layer and the second conductive layer. That is, a resistor formed by connecting each of the plurality of first resistors and the second resistor is a termination resistor that removes distortion of a signal transmitted to the IC through the pair of wires. be able to. Thus, for example, when a differential signal is output to the IC side through a pair of wires by a differential transmission method, the resistor is used as a termination resistor that removes distortion of the signal transmitted to the IC through the pair of wires. Can function. In addition, since the termination resistor is formed on an insulating substrate, the resistance value of the termination resistor is small during the quality inspection of the electro-optical device, and the IC is connected to the FPC via a pair of wires. When it is not possible to receive an appropriate differential signal from the side and it is necessary to increase the resistance value of the terminating resistor for this purpose, at least one resistor of each of the first resistors is cut or removed, etc. By doing so, the termination resistor can be easily trimmed. Thereby, a highly accurate termination resistor can be obtained easily.

なお、「複数の第１抵抗体」は、実施例中、図５における第１部分２１ａ及び第２部分２１ｂを含む第１導電層２１、並びに、図６における第１部分２１ｄ、第２部分２１ｅ、第３部分２１ｆ、第４部分２１ｇ、第５部分２１ｈ及び第６部分２１ｉを含む第１導電層２１、並びに、図７における第１部分２１ｋａ、第２部分２１ｋｂ及び第３部分２１ｋｃを含む第１導電層２１、並びに、図８における第１部分２１Ｌａ、第２部分２１Ｌｂ、第３部分２１Ｌｃ、第４部分２１Ｌｄ、第５部分２１Ｌｅ、第６部分２１Ｌｆ、第７部分２１Ｌｇ及び第９部分２１Ｌｋと、さらに、複数の開口２１Ｌｉを有し且つ矩形状の形状をなす第８部分２１Ｌｈとを含む第１導電層２１、並びに、図１０における第１部分２１ｍａ、第２部分２１ｍｂ、第３部分２１ｍｃ、第４部分２１ｍｄ及び第５部分２１ｍｅを含む第１導電層２１、に夫々対応している。一方、「第２抵抗体」は、実施例中、図５における第２導電層２０ａ、並びに、図６における第２導電層２０ｃ、並びに、図７における第２導電層２０ｄ、並びに、図８における第２導電層２０ｅ、に夫々対応している。   In the embodiment, the “plurality of first resistors” includes the first conductive layer 21 including the first portion 21a and the second portion 21b in FIG. 5, and the first portion 21d and the second portion 21e in FIG. , The first conductive layer 21 including the third portion 21f, the fourth portion 21g, the fifth portion 21h, and the sixth portion 21i, and the first portion including the first portion 21ka, the second portion 21kb, and the third portion 21kc in FIG. 1 conductive layer 21, and the first portion 21La, the second portion 21Lb, the third portion 21Lc, the fourth portion 21Ld, the fifth portion 21Le, the sixth portion 21Lf, the seventh portion 21Lg, and the ninth portion 21Lk in FIG. Furthermore, the first conductive layer 21 including the eighth portion 21Lh having a plurality of openings 21Li and having a rectangular shape, and the first portion 21ma, the second portion 21mb, and the third portion in FIG. 21Mc, first conductive layer 21 including the fourth portion 21md and the fifth portion 21Me, to have respectively correspond. On the other hand, the “second resistor” includes the second conductive layer 20a in FIG. 5, the second conductive layer 20c in FIG. 6, the second conductive layer 20d in FIG. Each corresponds to the second conductive layer 20e.

好適な例では、前記一対の前記配線の一端側は前記ＩＣに接続されていると共に、前記一対の前記配線の他端側はフレキシブルプリント基板（ＦＰＣ）に接続されている。また、前記一対の前記配線には、差動伝送方式に基づいて差動信号が入力されるのが好ましい。これにより、ＦＰＣ側から一対の配線を介してＩＣ側へ差動信号などを出力することが可能となる。また、上記のようにトリミングを実施して高精度の終端抵抗体を一対の配線の間に設けることにより、ＦＰＣ側から一対の配線を介してＩＣ側へ適正な差動信号を確実に出力することが可能となる。   In a preferred example, one end side of the pair of wirings is connected to the IC, and the other end side of the pair of wirings is connected to a flexible printed circuit board (FPC). Moreover, it is preferable that a differential signal is input to the pair of wirings based on a differential transmission method. Thereby, a differential signal or the like can be output from the FPC side to the IC side via a pair of wires. Further, by performing trimming as described above and providing a high-accuracy termination resistor between a pair of wirings, an appropriate differential signal is reliably output from the FPC side to the IC side via the pair of wirings. It becomes possible.

好適な例では、前記複数の第１抵抗体は、それぞれの配線幅が異なるのが好ましい。また、好適な例では、前記複数の第１の抵抗体は、配線長の異なる複数の経路を形成しているのが好ましい。   In a preferred example, it is preferable that the plurality of first resistors have different wiring widths. In a preferred example, it is preferable that the plurality of first resistors form a plurality of paths having different wiring lengths.

特に、第１導電層は、ＣｒやＡｌなどの金属単体又はＡｌＭｏなどの金属化合物により形成されているのが好ましく、また、第２導電層は、ＩＴＯやＩＺＯなどの金属酸化物により形成されているのが好ましい。また、前記第２抵抗体の面積は、前記複数の第１抵抗体と前記第２抵抗体が配置された全面積の過半数を占めているのが好ましい。   In particular, the first conductive layer is preferably formed of a single metal such as Cr or Al or a metal compound such as AlMo, and the second conductive layer is formed of a metal oxide such as ITO or IZO. It is preferable. Further, it is preferable that the area of the second resistor occupies a majority of the total area where the plurality of first resistors and the second resistor are arranged.

ここで、一般的に、ＩＴＯのシート抵抗値は約５０Ω±３０％／□であり、ＩＺＯのシート抵抗値は約３７Ω／□であり、Ｃｒのシート抵抗値は約１．３Ω±０．４％であり、Ａｌのシート抵抗値は約０．２４Ω／□であり、ＡｌＭｏのシート抵抗値は約０．３６Ω／□である。   Here, generally, the sheet resistance value of ITO is about 50Ω ± 30% / □, the sheet resistance value of IZO is about 37Ω / □, and the sheet resistance value of Cr is about 1.3Ω ± 0.4. The sheet resistance value of Al is about 0.24Ω / □, and the sheet resistance value of AlMo is about 0.36Ω / □.

これにより、例えば、シート抵抗値の大きな、他方の配線の第２導電層の要素である第２抵抗体で、抵抗体の全体の抵抗値を概ね設定しておくことができる。一方、シート抵抗値の小さな、一方の配線の第１導電層の要素である、配線幅の異なる第１抵抗体の各々のうち少なくとも１つ以上をトリミングすることにより、或いは、配線長の異なる第１抵抗体の複数の経路の任意の部分をトリミングすることにより、抵抗体の抵抗値が増加する方向にその抵抗値の微調整を実施することができる。その結果、容易に高精度の抵抗体を得ることができる。   As a result, for example, the overall resistance value of the resistor can be generally set with the second resistor, which is an element of the second conductive layer of the other wiring having a large sheet resistance value. On the other hand, by trimming at least one or more of each of the first resistors having different wiring widths, which are elements of the first conductive layer of one wiring having a small sheet resistance value, or having different wiring lengths By trimming an arbitrary portion of a plurality of paths of one resistor, the resistance value can be finely adjusted in the direction in which the resistance value of the resistor increases. As a result, a highly accurate resistor can be easily obtained.

また、実施形態に係る上記の電気光学装置を表示部として備える電子機器を構成することができる。   In addition, an electronic apparatus including the electro-optical device according to the embodiment as a display unit can be configured.

本発明の実施形態に係る他の観点では、電気光学装置の製造方法は、絶縁性を有する基板上に複数の配線を形成する工程と、前記基板上に、前記複数の配線と電気的に接続されたＩＣを実装する工程と、を備え、前記複数の配線のうち少なくとも一対の前記配線は、前記基板上に形成された第１導電層と、少なくとも前記第１導電層上に形成された第２導電層とを有し、前記第１導電層と前記第２導電層は抵抗値が異なり、前記一対の前記配線のうち、一方の前記配線の前記第１導電層は他方の前記配線側へ延在する複数の第１抵抗体を有すると共に、前記他方の前記配線の前記第２導電層は前記一方の前記配線側へ延在する第２抵抗体を有し、前記複数の第１抵抗体の各々を、前記第２抵抗体と接続し、さらに前記複数の第１抵抗体のうち少なくとも１つ以上を切断する工程を備える。   In another aspect according to an embodiment of the present invention, a method for manufacturing an electro-optical device includes a step of forming a plurality of wirings on an insulating substrate, and an electrical connection with the plurality of wirings on the substrate. A step of mounting the integrated IC, wherein at least one pair of the plurality of wirings is a first conductive layer formed on the substrate and at least a first conductive layer formed on the first conductive layer. The first conductive layer and the second conductive layer have different resistance values, and the first conductive layer of one of the pair of wirings is directed to the other wiring side. The second conductive layer of the other wiring has a second resistor extending to the one wiring side, and has the plurality of first resistors. Are connected to the second resistor, and among the plurality of first resistors, Even without comprising the step of cutting one or more.

実施形態に係る上記の電気光学装置の製造方法では、初めの工程により、絶縁性を有する基板上に複数の配線が形成される。次の工程により、基板上に、複数の配線と電気的に接続されたＩＣが実装される。次の工程により、下記の構成において、必要に応じて、その構成のうち複数の第１抵抗体のうち少なくとも１つ以上が切断される。当該構成は次の通りである。即ち、複数の配線のうち少なくとも一対の配線は、基板上に形成された第１導電層と、少なくとも第１導電層上に形成された第２導電層とを有し、その少なくとも一対の配線は２層構造をなしており、また、第１導電層と第２導電層は抵抗値が各々異なっており、さらに、一対の配線のうち、一方の配線の第１導電層は他方の配線側へ延在する複数の第１抵抗体を有すると共に、他方の配線の第２導電層は一方の配線側へ延在する第２抵抗体を有し、複数の第１抵抗体の各々を、第２抵抗体を接続する。   In the method for manufacturing the electro-optical device according to the embodiment, a plurality of wirings are formed on the insulating substrate in the first step. In the next step, an IC electrically connected to the plurality of wirings is mounted on the substrate. By the next step, in the following configuration, at least one of the plurality of first resistors is cut as necessary. The configuration is as follows. That is, at least a pair of wires among the plurality of wires has a first conductive layer formed on the substrate and a second conductive layer formed on at least the first conductive layer, and the at least one pair of wires is It has a two-layer structure, and the first conductive layer and the second conductive layer have different resistance values. Further, of the pair of wirings, the first conductive layer of one wiring is directed to the other wiring side. The second conductive layer of the other wiring has a second resistor extending to one wiring side, and each of the plurality of first resistors is connected to the second resistor. Connect the resistor.

好適な例では、前記第１導電層は、少なくとも金属単体又は金属化合物であるのが好ましく、また、前記第２導電層は金属酸化物であるのが好ましい。前記金属単体はＡｌ又はＣｒであるのが好ましい。また、前記金属化合物はＡｌＭｏであるのが好ましい。また、金属酸化物はＩＴＯ又はＩＺＯであるのが好ましい。   In a preferred example, the first conductive layer is preferably at least a single metal or a metal compound, and the second conductive layer is preferably a metal oxide. The simple metal is preferably Al or Cr. The metal compound is preferably AlMo. The metal oxide is preferably ITO or IZO.

このため、この実施形態に係る電気光学装置の品質検査時において、複数の第１抵抗体の各々と第２抵抗体とが接続されてなる抵抗体（終端抵抗体）の抵抗値が小さく、ＩＣが一対の配線を介してＦＰＣ側から差動伝送方式に基づいて適正な差動信号を受信できず、このために当該終端抵抗体の抵抗値を増加させる必要がある場合に、複数の第１抵抗体のうち少なくとも１つ以上を切断する工程において、第１抵抗体の各々の少なくとも１つ以上を切断することにより、その終端抵抗体のトリミングを容易に実施することができる。これにより、容易に高精度な終端抵抗体を得ることができる。   For this reason, during the quality inspection of the electro-optical device according to this embodiment, the resistance value of the resistor (termination resistor) formed by connecting each of the plurality of first resistors and the second resistor is small, and the IC When a proper differential signal cannot be received from the FPC side via the pair of wires based on the differential transmission method, and the resistance value of the termination resistor needs to be increased for this purpose, a plurality of first In the step of cutting at least one of the resistors, the terminal resistor can be easily trimmed by cutting at least one of the first resistors. Thereby, a highly accurate termination resistor can be obtained easily.

以下、図面を参照して本発明を実施するための最良の形態について説明する。尚、以下の各種実施形態は、本発明を電気光学装置の一例としての液晶装置に適用したものである。   The best mode for carrying out the present invention will be described below with reference to the drawings. In the following various embodiments, the present invention is applied to a liquid crystal device as an example of an electro-optical device.

［第１実施形態］
（液晶装置の構成）
まず、本発明の第１実施形態に係る液晶装置の構成について説明する。図１は、本発明の第１実施形態に係る液晶装置１００の概略構成を模式的に示す平面図である。図１では、主として、液晶装置１００の電極及び配線の構成を平面図として示している。ここに、第１実施形態に係る液晶装置１００は、ＴＦＤ（Thin Film Diode）素子を用いたアクティブマトリクス駆動方式であって、透過型の液晶装置である。図２は、図１の液晶装置１００における切断線Ａ−Ａ’に沿った概略断面図を示す。 [First Embodiment]
(Configuration of liquid crystal device)
First, the configuration of the liquid crystal device according to the first embodiment of the present invention will be described. FIG. 1 is a plan view schematically showing a schematic configuration of a liquid crystal device 100 according to the first embodiment of the present invention. In FIG. 1, the configuration of electrodes and wirings of the liquid crystal device 100 is mainly shown as a plan view. Here, the liquid crystal device 100 according to the first embodiment is an active matrix driving method using a TFD (Thin Film Diode) element, and is a transmissive liquid crystal device. FIG. 2 is a schematic cross-sectional view along the cutting line AA ′ in the liquid crystal device 100 of FIG.

まず、図２を参照して、液晶装置１００の断面構成について説明し、その後、液晶装置１００の電極及び配線の構成について説明する。   First, the cross-sectional configuration of the liquid crystal device 100 will be described with reference to FIG. 2, and then the configuration of the electrodes and wiring of the liquid crystal device 100 will be described.

図２において、液晶装置１００は、素子基板９１と、その素子基板９１に対向して配置されるカラーフィルタ基板９２とが枠状のシール材３を介して貼り合わされ、内部に液晶が封入されて液晶層４が形成されてなる。この枠状のシール材３には、複数の金属粒子などの導通部材７が混入されている。   In FIG. 2, a liquid crystal device 100 includes an element substrate 91 and a color filter substrate 92 disposed so as to face the element substrate 91 with a frame-shaped sealing material 3 interposed therebetween, and liquid crystal is sealed inside. A liquid crystal layer 4 is formed. A conductive member 7 such as a plurality of metal particles is mixed in the frame-shaped sealing material 3.

下側基板１はガラスなどの絶縁性を有する材料により形成さている。下側基板１の内面上には、サブ画素領域ＳＧ毎に、ＴＦＤ素子２７及びＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明性を有する導電材料（金属酸化物）からなる画素電極１０が形成されている。また、下側基板１の内面上であって且つ相隣接する画素電極１０の間には、Ｃｒ（クロム）若しくはＡｌ（アルミニウム）などの金属単体、或いはＡｌＭｏ（アルミニウムモリブデン）などの金属化合物などからなるデータ線３２が形成されている。各データ線３２は、対応する各ＴＦＤ素子２７と電気的に接続されていると共に、各ＴＦＤ素子２７は、対応する各画素電極１０に電気的に接続されている。   The lower substrate 1 is made of an insulating material such as glass. On the inner surface of the lower substrate 1, a pixel made of a TFD element 27 and a transparent conductive material (metal oxide) such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) for each sub-pixel region SG. An electrode 10 is formed. Further, between the pixel electrodes 10 which are on the inner surface of the lower substrate 1 and are adjacent to each other, a single metal such as Cr (chromium) or Al (aluminum) or a metal compound such as AlMo (aluminum molybdenum) is used. A data line 32 is formed. Each data line 32 is electrically connected to each corresponding TFD element 27, and each TFD element 27 is electrically connected to each corresponding pixel electrode 10.

ＴＦＤ素子２７は、破線領域に拡大して示すように、第１のＴＦＤ素子２７ａ及び第２のＴＦＤ素子２７ｂを有して構成される。第１のＴＦＤ素子２７ａ及び第２のＴＦＤ素子２７ｂは、タンタルを主成分とするＴａＷ（タンタルタングステン）などからなる島状の第１金属膜３２２と、この第１金属膜３２２の表面を陽極酸化することによって形成され、Ｔａ２Ｏ５（酸化タンタル）などからなる絶縁膜３２３と、この表面に形成されて相互に離間する第２金属膜３１６、３３６とを有する。このうち、第２金属膜３１６、３３６は、Ｃｒ若しくはＡｌなどの金属単体、或いはＡｌＭｏなどの金属化合物などの同一導電材料をパターニングしたものであり、前者の第２金属膜３１６は、データ線３２からＴ字状に分岐したものが用いられる一方、後者の第２金属膜３３６は、画素電極１０に接続するために用いられる。   The TFD element 27 is configured to include a first TFD element 27a and a second TFD element 27b as shown in an enlarged view in a broken line region. The first TFD element 27a and the second TFD element 27b are formed of an island-shaped first metal film 322 made of TaW (tantalum tungsten) containing tantalum as a main component, and the surface of the first metal film 322 is anodized. And an insulating film 323 made of Ta2O5 (tantalum oxide) or the like, and second metal films 316 and 336 formed on the surface and spaced apart from each other. Among these, the second metal films 316 and 336 are formed by patterning the same conductive material such as a single metal such as Cr or Al, or a metal compound such as AlMo. The former second metal film 316 includes the data line 32. The second metal film 336 is used to connect to the pixel electrode 10, while the one branched from T to T is used.

ここで、ＴＦＤ素子２７のうち、第１のＴＦＤ素子２７ａは、データ線３２の側からみると順番に、第２金属膜３１６、絶縁膜３２３、第１金属膜３２２となって、金属、絶縁体、金属の積層構造を採るため、その電流−電圧特性は正負双方向にわたって非線形となる。一方、第２のＴＦＤ素子２７ｂは、データ線３２の側からみると順番に、第１金属膜３２２、絶縁膜３２３、第２金属膜３３６となって、第１のＴＦＤ素子２７ａとは逆向きの構造を採る。このため、第２のＴＦＤ素子２７ｂの電流−電圧特性は、第１のＴＦＤ素子２７ａの電流−電圧特性を、原点を中心に点対称化したものとなる。その結果、ＴＦＤ素子２７は、２つのＴＦＤ素子を互いに逆向きに直列接続した形となるため、１つのＴＦＤ素子を用いる場合と比べると、電流−電圧の非線形特性が正負双方向にわたって対称化されることになる。   Here, among the TFD elements 27, the first TFD element 27 a becomes a second metal film 316, an insulating film 323, and a first metal film 322 in order when viewed from the data line 32 side. The current-voltage characteristics are non-linear in both positive and negative directions because of the laminated structure of the body and metal. On the other hand, when viewed from the data line 32 side, the second TFD element 27b becomes a first metal film 322, an insulating film 323, and a second metal film 336 in order, which is opposite to the first TFD element 27a. The structure of For this reason, the current-voltage characteristic of the second TFD element 27b is obtained by making the current-voltage characteristic of the first TFD element 27a point-symmetric with respect to the origin. As a result, since the TFD element 27 is formed by connecting two TFD elements in series in opposite directions, the current-voltage nonlinear characteristic is symmetric in both positive and negative directions compared to the case where one TFD element is used. Will be.

また、下側基板２の内面上の左右周縁部には、引き回し配線３１が形成されている。引き回し配線３１の終端部はシール材３内まで延在しており、当該終端部はシール材３内の導通部材７と電気的に接続されている。   In addition, routing wirings 31 are formed on the left and right peripheral edge portions on the inner surface of the lower substrate 2. The terminal portion of the routing wiring 31 extends into the sealing material 3, and the terminal portion is electrically connected to the conductive member 7 in the sealing material 3.

一方、上側基板２は、下側基板１と同様の材料により形成されている。上側基板２の内面上には、サブ画素領域ＳＧ毎にＲ（赤）、Ｇ（緑）、Ｂ（青）の三色のいずれかからなる着色層６Ｒ、６Ｇ、及び６Ｂが形成されている。着色層６Ｒ、６Ｇ及び６Ｂによりカラーフィルタが構成される。画素領域Ｇは、Ｒ、Ｇ、Ｂのサブ画素領域ＳＧから構成されるカラー１画素分の領域を示している。なお、以下の説明において、色を問わずに着色層を指す場合は単に「着色層６」と記し、色を区別して着色層を指す場合は「着色層６Ｒ」などと記す。上側基板２の内面上であって且つ各着色層６を区画する位置には、黒色遮光層ＢＭが形成されている。この黒色遮光層ＢＭは、黒色の樹脂材料、例えば黒色の顔料を樹脂中に分散させたもの等を用いることが可能である。なお、本発明では、これに代えて、Ｒ、Ｇ、Ｂの着色層が相互に重ね合わされて形成された重ね遮光層（図示略）を用いてもよい。上側基板２の一部、着色層６及び黒色遮光層ＢＭの内面上には、画素電極１０と同一の材料よりなる走査電極８が形成されている。走査電極８の一端側はシール材３内まで延在しており、そのシール材３内の導通部材７と電気的に接続されている。このため、上側基板２の走査電極８と、下側基板１に形成された引き回し配線３１とは、シール材３内に混入された導通部材７を介して上下導通している。   On the other hand, the upper substrate 2 is formed of the same material as that of the lower substrate 1. On the inner surface of the upper substrate 2, colored layers 6 </ b> R, 6 </ b> G, and 6 </ b> B made of one of three colors R (red), G (green), and B (blue) are formed for each sub-pixel region SG. . A color filter is constituted by the colored layers 6R, 6G, and 6B. A pixel region G indicates a region for one color pixel composed of R, G, and B sub-pixel regions SG. In the following description, when referring to a colored layer regardless of color, it is simply referred to as “colored layer 6”, and when referring to a colored layer by distinguishing colors, it is referred to as “colored layer 6R” or the like. A black light-shielding layer BM is formed on the inner surface of the upper substrate 2 and at a position that partitions each colored layer 6. The black light shielding layer BM can be made of a black resin material, for example, a black pigment dispersed in a resin. In the present invention, instead of this, an overlapping light shielding layer (not shown) formed by overlapping R, G, and B colored layers may be used. A scanning electrode 8 made of the same material as the pixel electrode 10 is formed on a part of the upper substrate 2, the inner surface of the colored layer 6 and the black light shielding layer BM. One end side of the scanning electrode 8 extends into the sealing material 3 and is electrically connected to the conducting member 7 in the sealing material 3. For this reason, the scanning electrode 8 of the upper substrate 2 and the routing wiring 31 formed on the lower substrate 1 are vertically connected via the conductive member 7 mixed in the sealing material 3.

下側基板１の外面上には偏光板１１が配置されている一方、上側基板２の外面上には偏光板１２が配置されている。また、偏光板１１の下側には、照明装置としてのバックライト１５が配置されている。バックライト１５は、例えば、ＬＥＤ（Light Emitting Diode）等といった点状光源や、冷陰極蛍光管等といった線状光源と導光板を組み合わせたものなどが好適である。   A polarizing plate 11 is disposed on the outer surface of the lower substrate 1, while a polarizing plate 12 is disposed on the outer surface of the upper substrate 2. Further, a backlight 15 as a lighting device is disposed below the polarizing plate 11. The backlight 15 is preferably a point light source such as an LED (Light Emitting Diode) or a combination of a linear light source such as a cold cathode fluorescent tube and a light guide plate.

さて、第１実施形態の液晶装置１００において透過型表示がなされる場合、バックライト１５から出射した照明光は、図２に示す経路Ｔに沿って進行する。即ち、バックライト１５から出射された照明光は、画素電極１０、液晶層４及び着色層６などを通過して所定の色相及び明るさを呈し、観察者に至る。こうして、所望のカラー表示画像が観察者により視認される。   When the transmissive display is performed in the liquid crystal device 100 of the first embodiment, the illumination light emitted from the backlight 15 travels along the path T shown in FIG. That is, the illumination light emitted from the backlight 15 passes through the pixel electrode 10, the liquid crystal layer 4, the colored layer 6, etc., exhibits a predetermined hue and brightness, and reaches the observer. Thus, a desired color display image is visually recognized by the observer.

（電極及び配線構成）
次に、図１、図３及び図４を参照して、本発明の第１実施形態に係る素子基板９１及びカラーフィルタ基板９２の電極及び配線の構成について説明する。 (Electrode and wiring configuration)
Next, with reference to FIG. 1, FIG. 3, and FIG. 4, the configuration of the electrodes and wirings of the element substrate 91 and the color filter substrate 92 according to the first embodiment of the present invention will be described.

図３は、素子基板９１を正面方向（即ち、図２における上方）から観察したときの素子基板９１の電極及び配線などの構成を平面図として示す。図４は、カラーフィルタ基板９２を正面方向（即ち、図２における下方）から観察したときのカラーフィルタ基板９２の電極の構成を平面図として示す。なお、図３及び図４において、電極や配線以外のその他の要素は説明の便宜上図示を省略している。また、図３において、素子基板９１の張り出し領域３６側の辺９１ａから反対側の辺９１ｃへ向かう方向をＹ方向とし、辺９１ｄから辺９１ｂへ向かう方向をＸ方向とする。   FIG. 3 is a plan view showing the configuration of electrodes and wirings of the element substrate 91 when the element substrate 91 is observed from the front direction (that is, the upper side in FIG. 2). FIG. 4 is a plan view showing the configuration of the electrodes of the color filter substrate 92 when the color filter substrate 92 is observed from the front direction (that is, the lower side in FIG. 2). 3 and 4, other elements other than the electrodes and the wiring are not shown for convenience of explanation. In FIG. 3, the direction from the side 91a on the projecting region 36 side of the element substrate 91 to the opposite side 91c is defined as the Y direction, and the direction from the side 91d toward the side 91b is defined as the X direction.

図１において、素子基板９１の画素電極１０と、カラーフィルタ基板９２の走査電極８との交差する領域が表示の最小単位であるサブ画素領域ＳＧを構成する。そして、このサブ画素領域ＳＧが紙面縦方向及び紙面横方向に複数個、マトリクス状に並べられた領域が有効表示領域Ｖ（２点鎖線により囲まれる領域）である。この有効表示領域Ｖに、文字、数字、図形等の画像が表示される。なお、図１及び図３において、液晶装置１００の外周と、有効表示領域Ｖとによって区画された領域は、画像表示に寄与しない額縁領域３８である。   In FIG. 1, a region where the pixel electrode 10 of the element substrate 91 and the scanning electrode 8 of the color filter substrate 92 intersect constitute a sub-pixel region SG which is the minimum unit of display. An area in which a plurality of sub-pixel areas SG are arranged in a matrix in the vertical direction and the horizontal direction in the drawing is an effective display area V (area surrounded by a two-dot chain line). In the effective display area V, images such as letters, numbers, and figures are displayed. 1 and 3, a region defined by the outer periphery of the liquid crystal device 100 and the effective display region V is a frame region 38 that does not contribute to image display.

まず、素子基板９１の電極及び配線の構成について説明する。素子基板９１は、複数のデータ線３２、ＴＦＤ素子２７、画素電極１０、複数の引き回し配線３１、ドライバＩＣ３３、複数の外部接続用配線３５、及びＦＰＣ（Flexible Printed Circuit）４０を備えている。   First, the configuration of the electrodes and wirings of the element substrate 91 will be described. The element substrate 91 includes a plurality of data lines 32, a TFD element 27, a pixel electrode 10, a plurality of routing wirings 31, a driver IC 33, a plurality of external connection wirings 35, and an FPC (Flexible Printed Circuit) 40.

複数のデータ線３２は、ドライバＩＣ３３が実装される張り出し領域３６から有効表示領域Ｖにかけて延在するように形成されている。各データ線３２は一定の間隔をおいて形成されており、各データ線３２は各ＴＦＤ素子２７に電気的に接続されている。また、各ＴＦＤ素子２７は、対応する各画素電極１０に電気的に接続されている。このため、各データ線３２は、各ＴＦＤ素子２７を介して各画素電極１０に電気的に接続されている。   The plurality of data lines 32 are formed to extend from the overhanging area 36 where the driver IC 33 is mounted to the effective display area V. Each data line 32 is formed at a constant interval, and each data line 32 is electrically connected to each TFD element 27. Each TFD element 27 is electrically connected to each corresponding pixel electrode 10. For this reason, each data line 32 is electrically connected to each pixel electrode 10 via each TFD element 27.

複数の引き回し配線３１は、本線部分３１ａと、その本線部分３１ａに対して略直角に折れ曲がる折れ曲がり部分３１ｂとにより構成されている。各本線部分３１ａは、額縁領域３８内を張り出し領域３６からＹ方向に延在するように形成されている。各折れ曲がり部分３１ｂは、対応する各本線部分３１ａの一端から辺９１ｄ側及び辺９１ｂ側に位置するシール材３内まで延在するように形成されている。そして、各折れ曲がり部分３１ｂの終端部は、シール材３内において導通部材７に電気的に接続されている。   The plurality of routing wirings 31 are configured by a main line portion 31a and a bent portion 31b that bends substantially at right angles to the main line portion 31a. Each main line portion 31 a is formed so as to extend in the Y direction from the overhanging region 36 in the frame region 38. Each bent portion 31b is formed to extend from one end of each corresponding main line portion 31a to the inside of the sealing material 3 located on the side 91d side and the side 91b side. The end portions of the bent portions 31 b are electrically connected to the conducting member 7 in the sealing material 3.

ドライバＩＣ３３及び外部接続用配線３５は、素子基板９１の辺９１ａ側に設けられた張り出し領域３６上に実装されている。   The driver IC 33 and the external connection wiring 35 are mounted on an overhang area 36 provided on the side 91 a side of the element substrate 91.

ドライバＩＣ３３の入力側はＡＣＦ（Anisotropic Conductive Film：異方性導電膜）を介して、外部接続用配線３５の一端側に電気的に接続されている一方、ドライバＩＣ３３の出力側は、ＡＣＦを介して、複数のデータ線３２及び走査電極８の一端側に電気的に接続されている。また、ドライバＩＣ３３は、図５に示すように、レシーバ３３ａを有しており、そのレシーバ３３ａは、ＦＰＣ４０側から差動伝送方式によって伝送される差動信号を一対の外部接続用配線３５ａ及び３５ｂを介して受信する。ここで、差動伝送方式とは、１つの信号からプラス信号及びその反転信号としてのマイナス信号の２相の信号を発生し、２本の信号線を対に用いて伝送する方式である。この方式を採用することにより、低振幅で且つ高速にデータ伝送をすることができるという利点があり、例えば５０ＭＨｚ以上の高速伝送が可能である。   The input side of the driver IC 33 is electrically connected to one end side of the external connection wiring 35 via an ACF (Anisotropic Conductive Film), while the output side of the driver IC 33 is connected via the ACF. The plurality of data lines 32 and the scanning electrodes 8 are electrically connected to one end side. Further, as shown in FIG. 5, the driver IC 33 has a receiver 33a. The receiver 33a receives a differential signal transmitted from the FPC 40 side by a differential transmission method as a pair of external connection wires 35a and 35b. Receive via. Here, the differential transmission method is a method of generating a two-phase signal of a plus signal and a minus signal as its inverted signal from one signal and transmitting it using two signal lines in pairs. By adopting this method, there is an advantage that data transmission can be performed at a high speed with a low amplitude. For example, high-speed transmission of 50 MHz or more is possible.

ＦＰＣ４０は、図示しない複数の入出力用の配線を有している。その入力用の各配線は、例えば携帯電話や情報端末などの電子機器に電気的に接続されている一方、その出力用の各配線は、複数の外部接続用配線３５の他端側にＡＣＦを介して電気的に接続されている。   The FPC 40 has a plurality of input / output wirings (not shown). Each input wiring is electrically connected to an electronic device such as a mobile phone or an information terminal, for example, while each output wiring has an ACF on the other end side of the plurality of external connection wirings 35. Is electrically connected.

以上の電極及び配線構造を有する素子基板９１では、電子機器側からＦＰＣ４０、ドライバＩＣ３３等を介して、複数のデータ線３２にデータ信号が、また、複数の走査電極８に走査信号が夫々出力される。   In the element substrate 91 having the above-described electrode and wiring structure, data signals are output to the plurality of data lines 32 and scanning signals are output to the plurality of scanning electrodes 8 from the electronic device side via the FPC 40, the driver IC 33, and the like. The

次に、カラーフィルタ基板９２の電極の構成について説明する。図４に示すように、カラーフィルタ基板９２は複数の走査電極８を有する。各走査電極８は、ストライプ状の形状をなし、適宜の間隔をおいてＸ方向に延在するように形成されている。各走査電極８の左端部或いは右端部は、図１及び図４に示すように、シール材３内まで延在しており、導通部材７と電気的に接続されている。   Next, the configuration of the electrodes of the color filter substrate 92 will be described. As shown in FIG. 4, the color filter substrate 92 has a plurality of scanning electrodes 8. Each scanning electrode 8 has a stripe shape and is formed to extend in the X direction at an appropriate interval. As shown in FIGS. 1 and 4, the left end portion or the right end portion of each scanning electrode 8 extends into the sealing material 3 and is electrically connected to the conducting member 7.

以上に述べた、素子基板９１とカラーフィルタ基板９２とがシール材３を介して貼り合わされた状態が図１に示されている。図示のように、カラーフィルタ基板９２の各走査電極８は、素子基板９１の各データ線３２に対して直交しており、且つ、Ｘ方向に列をなす複数の画素電極１０と平面的に重なり合っている。このように、走査電極８と画素電極１０とが重なり合う領域が１つのサブ画素領域ＳＧを構成する。   FIG. 1 shows a state in which the element substrate 91 and the color filter substrate 92 described above are bonded together with the sealing material 3 interposed therebetween. As shown in the figure, each scanning electrode 8 of the color filter substrate 92 is orthogonal to each data line 32 of the element substrate 91 and overlaps with a plurality of pixel electrodes 10 forming a column in the X direction. ing. Thus, the region where the scanning electrode 8 and the pixel electrode 10 overlap constitutes one sub-pixel region SG.

また、素子基板９１の引き回し配線３１と、カラーフィルタ基板９２の走査電極８とは、図示のように左辺側と右辺側との間で交互に重なり合っており、その引き回し配線３１と走査電極８とは、シール材３内の導通部材７を介して上下導通している。つまり、素子基板９１の各引き回し配線３１と、カラーフィルタ基板９２の各走査電極８との導通は、図示のように左辺側と右辺側との間で交互に実現されている。このため、カラーフィルタ基板９２の走査電極８は、素子基板９１の引き回し配線３１を介してドライバＩＣ３３に電気的に接続されている。   Further, the routing wiring 31 of the element substrate 91 and the scanning electrode 8 of the color filter substrate 92 are alternately overlapped between the left side and the right side as shown in the figure, and the routing wiring 31 and the scanning electrode 8 Are vertically conducting via a conducting member 7 in the sealing material 3. That is, the conduction between each routing wiring 31 of the element substrate 91 and each scanning electrode 8 of the color filter substrate 92 is alternately realized between the left side and the right side as shown. For this reason, the scanning electrode 8 of the color filter substrate 92 is electrically connected to the driver IC 33 via the routing wiring 31 of the element substrate 91.

（外部接続用配線の構造）
本発明の特徴をなす外部接続用配線３５の構造を具体的に説明するのに先立ち、まず、本発明の概要について説明する。 (External connection wiring structure)
Prior to specific description of the structure of the external connection wiring 35 that characterizes the present invention, an outline of the present invention will be described first.

一般的に、差動伝送方式によってデータ伝送を行う場合には、差動信号の波形歪みの発生を防止するため、その差動信号が入力される２本の信号線の間に終端抵抗体が設けられる。この点、本発明の第１実施形態に係る液晶装置１００も、上記のように、差動伝送方式によって、ＦＰＣ４０側から、一対の外部接続用配線３５ａ及び３５ｂを介してドライバＩＣ３３内のレシーバ３３ａに低振幅で且つ高速の差動信号が入力されるので、当該一対の外部接続用配線３５ａ及び３５ｂの間には終端抵抗体を設ける必要がある。   In general, when data transmission is performed by a differential transmission method, a termination resistor is provided between two signal lines to which the differential signal is input in order to prevent the waveform distortion of the differential signal. Provided. In this regard, the liquid crystal device 100 according to the first embodiment of the present invention also has the receiver 33a in the driver IC 33 via the pair of external connection wires 35a and 35b from the FPC 40 side by the differential transmission method as described above. Since a low-amplitude and high-speed differential signal is input to the pair, it is necessary to provide a termination resistor between the pair of external connection wires 35a and 35b.

ここで、終端抵抗体を設ける方法としては、例えば、ドライバＩＣ内に位置する一対の外部接続用配線の間に導電材料をパターニングして終端抵抗体を設ける方法、或いはＦＰＣ上に位置する一対の外部接続用配線の間に電子部品たるチップ型抵抗体（終端抵抗体）を設ける方法などが考えられる。しかし、前者の方法を採用すると、製造上の問題に起因して、終端抵抗体の抵抗値のバラツキが大きくなってしまうという問題がある一方、後者の方法を採用すると、レシーバからチップ型抵抗体（終端抵抗体）までの距離が大きくなるために当該一対の外部接続用配線の配線抵抗の影響を受けて、終端抵抗体としての機能を果たさなくなるという問題がある。また、これらの方法を採用した場合には、事後的に、終端抵抗体の抵抗値の微調整を実施することが困難であるといった問題もある。このため、ＦＰＣ４０側から、一対の外部接続用配線３５ａ及び３５ｂを介してドライバＩＣ３３内のレシーバ３３ａに適正な差動信号を出力することができないという問題が生じる。   Here, as a method of providing the termination resistor, for example, a method of providing a termination resistor by patterning a conductive material between a pair of external connection wirings located in the driver IC, or a pair of positioning resistors on the FPC A method of providing a chip-type resistor (terminal resistor) as an electronic component between the external connection wirings is conceivable. However, if the former method is adopted, there is a problem that the resistance value of the termination resistor varies widely due to a manufacturing problem. On the other hand, if the latter method is adopted, the chip resistor is changed from the receiver. Since the distance to the (termination resistor) is increased, there is a problem that the function as the termination resistor is not performed due to the influence of the wiring resistance of the pair of external connection wires. In addition, when these methods are employed, there is a problem that it is difficult to finely adjust the resistance value of the termination resistor after the fact. Therefore, there arises a problem that an appropriate differential signal cannot be output from the FPC 40 side to the receiver 33a in the driver IC 33 via the pair of external connection wires 35a and 35b.

そこで、このような課題を踏まえ、本発明では、金属単体、金属化合物及びシート抵抗値の異なる２種類以上の導電材料のうち、そのいずれかを用いて、一対の外部接続用配線３５ａ及び３５ｂを作製すると共に、その一対の外部接続用配線３５ａ及び３５ｂの一部を用いて、ガラスなどの絶縁性を有する材料よりなる下側基板１上において、当該一対の外部接続用配線３５ａ及び３５ｂの間に終端抵抗体を作製する。また、本発明では、一対の外部接続用配線３５ａ及び３５ｂの配線抵抗の影響を受け難くするため、ドライバＩＣ３３をＡＣＦを介して下側基板上の張り出し領域３６に実装したときに、その終端抵抗体を、ドライバＩＣ３３の外形辺より外側へ露出したＡＣＦと接触しない位置に且つドライバＩＣ３３の近傍位置に設ける。   In view of such a problem, in the present invention, a pair of external connection wires 35a and 35b is formed using any one of a single metal, a metal compound, and two or more conductive materials having different sheet resistance values. A portion of the pair of external connection wires 35a and 35b is used to form the pair of external connection wires 35a and 35b on the lower substrate 1 made of an insulating material such as glass. A terminal resistor is prepared. Further, in the present invention, when the driver IC 33 is mounted on the overhanging region 36 on the lower substrate via the ACF, the termination resistance is reduced in order to be hardly affected by the wiring resistance of the pair of external connection wires 35a and 35b. The body is provided at a position not in contact with the ACF exposed to the outside of the outer side of the driver IC 33 and in the vicinity of the driver IC 33.

なお、ドライバＩＣ３３内のレシーバ３３ａが、ＦＰＣ４０側から出力される差動信号を一対の外部接続用配線３５ａ及び３５ｂを通じて適正に受信できるようにするためには、高精度の終端抵抗体を作製する必要がある。そのため、本発明では、かかる目的を実現するため、この液晶装置１００の品質検査時に、終端抵抗体の抵抗値を増加させる方向にその抵抗値の微調整を実施できるようにする。   In order to enable the receiver 33a in the driver IC 33 to properly receive the differential signal output from the FPC 40 side through the pair of external connection wirings 35a and 35b, a highly accurate termination resistor is manufactured. There is a need. Therefore, in the present invention, in order to realize such an object, at the time of quality inspection of the liquid crystal device 100, the resistance value can be finely adjusted in the direction of increasing the resistance value of the termination resistor.

そこで、本発明では、配線幅の異なる複数の配線パターンを終端抵抗体が作製されるべき位置に設けて、それをトリミングすることにより高精度の終端抵抗体を作製する方法、及び、トリミングすることにより自由に配線長を可変することのできる配線パターンを終端抵抗体が作製されるべき位置に設けて、それをトリミングすることにより高精度の終端抵抗体を作製する方法、及び、その両方を組み合わせた配線パターンを終端抵抗体が作製されるべき位置に設けて、それをトリミングすることにより高精度の終端抵抗体を作製する方法を夫々採用して、高精度の終端抵抗体を得る。   Therefore, in the present invention, a method of manufacturing a high-accuracy termination resistor by providing a plurality of wiring patterns having different wiring widths at positions where the termination resistor is to be manufactured, and trimming the same, and trimming A method for producing a high-accuracy termination resistor by trimming the wiring pattern in which the wiring length that can freely change the wiring length is provided at the position where the termination resistor is to be produced, and a combination of both A high-accuracy termination resistor is obtained by providing each wiring pattern at a position where the termination resistor is to be manufactured and trimming the wiring pattern.

このように、高精度の終端抵抗体を作製するための方法としては、上記した３種類の方法が一例として挙げられる。そこで、以下では、配線幅の異なる複数の配線パターンを終端抵抗体が作製されるべき位置に設けて、それをトリミングすることにより高精度の終端抵抗体を作製する方法を本第１実施形態で説明し、また、トリミングすることにより自由に配線長を可変することのできる配線パターンを終端抵抗体が作製されるべき位置に設けて、それをトリミングすることにより高精度の終端抵抗体を作製する方法を第２実施形態で説明し、さらに、その両方を組み合わせた配線パターンを終端抵抗体が作製されるべき位置に設けて、それをトリミングすることにより高精度の終端抵抗体を作製する方法を第３実施形態で説明する。   As described above, as a method for producing a high-accuracy termination resistor, the above-described three kinds of methods can be given as an example. Therefore, in the first embodiment, a method of manufacturing a high-accuracy termination resistor by providing a plurality of wiring patterns having different wiring widths at positions where the termination resistor is to be manufactured and trimming them will be described below. A wiring pattern whose wiring length can be freely changed by trimming is provided at a position where the terminal resistor is to be manufactured, and a high-precision terminal resistor is manufactured by trimming it. The method will be described in the second embodiment, and a method for producing a high-accuracy termination resistor by providing a wiring pattern combining both of them at a position where the termination resistor is to be produced and trimming it. This will be described in a third embodiment.

まず、図５を参照して、本発明の第１実施形態に係る、配線幅の異なる複数の配線パターンを終端抵抗体が作製されるべき位置に設けて、それをトリミングすることにより高精度の終端抵抗体を作製する方法について説明する。なお、以下では、上記において説明した要素については同一の符号を付し、その説明は省略又は簡略化する。   First, referring to FIG. 5, a plurality of wiring patterns having different wiring widths according to the first embodiment of the present invention are provided at positions where the termination resistors are to be manufactured, and trimming them to obtain a high accuracy. A method for manufacturing the termination resistor will be described. In the following, the elements described above are denoted by the same reference numerals, and the description thereof is omitted or simplified.

図５（ａ）は、第１実施形態に係る、図１及び図３におけるドライバＩＣ３３付近（破線領域Ｅ１）を拡大して示す部分平面図である。図５（ｂ）は、図５（ａ）における切断線Ｘ１−Ｘ２に沿った部分断面図を示す。図５（ｃ）は、図５（ａ）に対応する、トリミングの実施により作製された終端抵抗体５０を含む等価回路を示す。   FIG. 5A is a partial plan view showing the vicinity of the driver IC 33 (broken line area E1) in FIGS. 1 and 3 in an enlarged manner according to the first embodiment. FIG. 5B is a partial cross-sectional view taken along the cutting line X1-X2 in FIG. FIG. 5C shows an equivalent circuit including the termination resistor 50 produced by performing trimming, corresponding to FIG.

張り出し領域３６に対応する下側基板１上には、一対の外部接続用配線３５ａ及び３５ｂが形成されている。また、張り出し領域３６に対応する下側基板１上であって、一対の外部接続用配線３５ａ及び３５ｂの一端側には、ＡＣＦ８０を介してドライバＩＣ３３が実装されている。また、一対の外部接続用配線３５ａ及び３５ｂの一端側は、ＡＣＦ８０等を介してドライバＩＣ３３の入力側に設けられたレシーバ３３ａと電気的に接続されている。一方、一対の外部接続用配線３５ａ及び３５ｂの他端側は、図示しないＡＣＦなどを介してＦＰＣ４０の出力側の配線と電気的に接続されている。   On the lower substrate 1 corresponding to the overhanging region 36, a pair of external connection wirings 35a and 35b are formed. A driver IC 33 is mounted via an ACF 80 on the lower substrate 1 corresponding to the overhanging region 36 and on one end side of the pair of external connection wires 35a and 35b. Also, one end side of the pair of external connection wirings 35a and 35b is electrically connected to a receiver 33a provided on the input side of the driver IC 33 via an ACF 80 or the like. On the other hand, the other end side of the pair of external connection wirings 35a and 35b is electrically connected to the output side wiring of the FPC 40 through an ACF (not shown).

一対の外部接続用配線３５ａ及び３５ｂは、ＣｒやＡｌなどの金属単体、或いはＡｌＭｏなどの金属化合物よりなる第１導電層２１と、その第１導電層２１上に積層され、ＩＴＯやＩＺＯなどの透明性を有する導電材料よりなる第２導電層２０とを有し、２層構造をなしている。   The pair of external connection wirings 35a and 35b are laminated on the first conductive layer 21 made of a single metal such as Cr or Al, or a metal compound such as AlMo, and the first conductive layer 21, and is made of ITO or IZO. The second conductive layer 20 is made of a conductive material having transparency and has a two-layer structure.

一対の外部接続用配線３５ａ及び３５ｂのうち、一方の外部接続用配線３５ａは、Ｙ方向に延在し且つ直線状の形状をなす第１導電層２１と、その第１導電層２１上に積層され、直線状の形状をなす第２導電層２０ｂと、その第２導電層２０ｂの一端側から外部接続用配線３５ｂ側へ延在するように形成され、略矩形状の形状をなす第２導電層２０ａとを有する。第２導電層２０ａと第２導電層２０ｂは一体的に形成されている。外部接続用配線３５ａの要素である第２導電層２０ａは、後述する外部接続用配線３５ｂの要素である、第１部分２１ａ及び第２部分２１ｂと比べて相対的に面積が大きくなるように形成されている。なお、以下では、説明の便宜上、第２導電層２０ａを「第３抵抗体２０ａ」とも称する。   Of the pair of external connection wires 35 a and 35 b, one external connection wire 35 a extends in the Y direction and has a linear shape, and is laminated on the first conductive layer 21. The second conductive layer 20b having a linear shape and the second conductive layer having a substantially rectangular shape are formed to extend from one end side of the second conductive layer 20b to the external connection wiring 35b side. Layer 20a. The second conductive layer 20a and the second conductive layer 20b are integrally formed. The second conductive layer 20a, which is an element of the external connection wiring 35a, is formed so as to have a relatively larger area than the first portion 21a and the second portion 21b, which are elements of the external connection wiring 35b described later. Has been. Hereinafter, for convenience of explanation, the second conductive layer 20a is also referred to as a “third resistor 20a”.

他方の外部接続用配線３５ｂは、第１部分２１ａ、第２部分２１ｂ及び本線部分２１ｃを含む第１導電層２１と、その本線部分２１ｃ上に積層された第２導電層２０とを有する。   The other external connection wiring 35b includes a first conductive layer 21 including a first portion 21a, a second portion 21b, and a main line portion 21c, and a second conductive layer 20 stacked on the main line portion 21c.

本線部分２１ｃは、Ｙ方向に延在し且つ直線状の形状をなす配線である。第１部分２１ａ及び第２部分２１ｂは、その本線部分２１ｃから外部接続用配線３５ａ側へ略直角に折れ曲がるように形成された直線状の形状をなす配線である。第１部分２１ａ及び第２部分２１ｂは、Ｙ方向に一定の間隔をおいて形成されている。また、第１部分２１ａ及び第２部分２１ｂのＸ方向の長さは、各々同一の長さに形成されている。第１部分２１ａ及び第２部分２１ｂの終端部付近は、外部接続用配線３５ａの要素である第２導電層２０ａに覆われている。このため、第２導電層２０ａと、第１部分２１ａ及び第２部分２１ｂとは夫々電気的に接続されている。第２部分２１ｂの配線幅ｄ２は、第１部分２１ａの配線幅ｄ１より大きく設定されている。ここで、配線幅ｄ１と配線幅ｄ２とは所望の関係に設定することができる。これにより、第１部分２１ａの面積は、第２部分２１ｂの面積より小さくなっている。ここで、第１部分２１ａの抵抗値をＲ１１とし、また、第２部分２１ｂの抵抗値をＲ１２とした場合、両者の抵抗値は、抵抗値Ｒ１１＞抵抗値Ｒ１２の関係になっている。なお、以下では、説明の便宜上、第１部分２１ａを「第１抵抗体２１ａ」と、また、第２部分２１ｂを「第２抵抗体２１ｂ」とも称する。また、第１抵抗体２１ａ、第２抵抗体２１ｂ及び第３抵抗体２０ａにより構成される抵抗体を「配線パターン８５」と総称する。   The main line portion 21c is a wiring that extends in the Y direction and has a linear shape. The first portion 21a and the second portion 21b are wires having a linear shape formed so as to be bent at a substantially right angle from the main line portion 21c toward the external connection wire 35a. The first portion 21a and the second portion 21b are formed at a constant interval in the Y direction. Further, the lengths in the X direction of the first portion 21a and the second portion 21b are respectively formed to be the same length. The vicinity of the terminal portions of the first portion 21a and the second portion 21b is covered with the second conductive layer 20a that is an element of the external connection wiring 35a. For this reason, the 2nd conductive layer 20a, and the 1st part 21a and the 2nd part 21b are electrically connected, respectively. The wiring width d2 of the second portion 21b is set larger than the wiring width d1 of the first portion 21a. Here, the wiring width d1 and the wiring width d2 can be set to a desired relationship. Thereby, the area of the 1st part 21a is smaller than the area of the 2nd part 21b. Here, when the resistance value of the first portion 21a is R11 and the resistance value of the second portion 21b is R12, the resistance values of both are in the relationship of resistance value R11> resistance value R12. Hereinafter, for convenience of explanation, the first portion 21a is also referred to as “first resistor 21a”, and the second portion 21b is also referred to as “second resistor 21b”. In addition, a resistor constituted by the first resistor 21a, the second resistor 21b, and the third resistor 20a is collectively referred to as a “wiring pattern 85”.

以上の構成を有する第１実施形態では、その製造過程における品質検査時に、配線パターン８５の抵抗値が小さく、ドライバＩＣ３３が一対の外部接続用配線３５ａ及び３５ｂを介してＦＰＣ４０側から適正な差動信号Ｓｉｇ１及びＳｉｇ２を受信できず、このために配線パターン８５の抵抗値を増加させる必要がある場合、例えば、第１抵抗体２１ａ及び第２抵抗体２１ｂのいずれか一方を切断（トリミング）することにより、容易に、当該不具合を解消することが可能な高精度の終端抵抗体５０を作製することができる。   In the first embodiment having the above-described configuration, the resistance value of the wiring pattern 85 is small during the quality inspection in the manufacturing process, and the driver IC 33 has an appropriate differential from the FPC 40 side via the pair of external connection wirings 35a and 35b. When the signals Sig1 and Sig2 cannot be received and the resistance value of the wiring pattern 85 needs to be increased for this purpose, for example, one of the first resistor 21a and the second resistor 21b is cut (trimmed). Thus, it is possible to easily manufacture a highly accurate termination resistor 50 that can eliminate the problem.

こうして作製された終端抵抗体５０は、第３抵抗体２０ａ（抵抗値Ｒ１）と、第１抵抗体２１ａ（抵抗値Ｒ１１）及び第２抵抗体２１ｂ（抵抗値Ｒ１２）のいずれか一方とを直列接続した構成を有する。即ち、この場合、終端抵抗体５０の抵抗値は、抵抗値Ｒ１＋抵抗値Ｒ１ｘとなる。ここでの添え字ｘは１又は２のいずれかの値をとる。なお、図５（ａ）では、第１抵抗体２１ａ及び第２抵抗体２１ｂの両方を図示しているが、この場合、終端抵抗体５０の形態は、図５（ａ）において、第１抵抗体２１ａ及び第２抵抗体２１ｂのいずれか一方を切断した形態になる。また、終端抵抗体５０の抵抗値をそのまま代えなくてもよい場合には、勿論、配線パターン８５に対してトリミングを実施する必要はない。この場合、終端抵抗体５０は、第３抵抗体２０ａ（抵抗値Ｒ１）と、第１抵抗体２１ａ（抵抗値Ｒ１１）と第２抵抗体２１ｂ（抵抗値Ｒ１２）との並列接続とを直列に接続した構成を有する。   In the terminal resistor 50 thus manufactured, the third resistor 20a (resistance value R1) and one of the first resistor 21a (resistance value R11) and the second resistor 21b (resistance value R12) are connected in series. It has a connected configuration. That is, in this case, the resistance value of the termination resistor 50 is the resistance value R1 + the resistance value R1x. The subscript x here takes a value of 1 or 2. In FIG. 5A, both the first resistor 21a and the second resistor 21b are shown. In this case, the termination resistor 50 has the first resistor in FIG. 5A. One of the body 21a and the second resistor 21b is cut. If the resistance value of the termination resistor 50 does not need to be changed as it is, it is needless to say that the wiring pattern 85 need not be trimmed. In this case, the termination resistor 50 includes a third resistor 20a (resistance value R1) and a parallel connection of the first resistor 21a (resistance value R11) and the second resistor 21b (resistance value R12) in series. It has a connected configuration.

これにより、第１実施形態では、液晶の駆動時、ＦＰＣ４０側から、一対の外部接続用配線３５ａ及び３５ｂを介してレシーバ３３ａに適正な差動信号Ｓｉｇ１及びＳｉｇ２が出力される。即ち、第１実施形態では、ＦＰＣ４０側から外部接続用配線３５ａを介してレシーバ３３ａにプラス電位（マイナス電位）に対応する信号Ｓｉｇ１が出力されると共に、それに応じて、ＦＰＣ４０側から外部接続用配線３５ｂを介してレシーバ３３ａにマイナス電位（プラス電位）に対応する信号Ｓｉｇ２が出力される。   Thus, in the first embodiment, when the liquid crystal is driven, appropriate differential signals Sig1 and Sig2 are output from the FPC 40 side to the receiver 33a via the pair of external connection wires 35a and 35b. That is, in the first embodiment, the signal Sig1 corresponding to the positive potential (minus potential) is output from the FPC 40 side to the receiver 33a via the external connection wiring 35a, and accordingly, the external connection wiring from the FPC 40 side. A signal Sig2 corresponding to a minus potential (plus potential) is output to the receiver 33a via 35b.

続いて、本発明の第１実施形態に係る他の構成例について説明する。   Next, another configuration example according to the first embodiment of the present invention will be described.

図６（ａ）は、第１実施形態に係る他の構成例に係る、図１及び図３におけるドライバＩＣ３３付近（破線領域Ｅ１）を拡大して示す部分平面図である。図６（ｂ）は、図６（ａ）に対応する、トリミングの実施により作製された終端抵抗体５１を含む等価回路を示す。   FIG. 6A is a partial plan view showing, in an enlarged manner, the vicinity of the driver IC 33 in FIG. 1 and FIG. 3 (broken line area E1) according to another configuration example according to the first embodiment. FIG. 6B shows an equivalent circuit corresponding to FIG. 6A, including the termination resistor 51 manufactured by performing trimming.

上記第１実施形態と、第１実施形態に係る他の構成例とを比較すると、前者では、トリミングの対象となる配線幅の異なる抵抗体が２つ設けられていたのに対し、後者では、トリミングの対象となる配線幅の異なる抵抗体が６つ設けられている点が異なっている。つまり、第１実施形態に係る他の構成例では、上記第１実施形態と比較して、トリミングの対象となる抵抗体がより多く設けられている。   Comparing the first embodiment with another configuration example according to the first embodiment, in the former, two resistors having different wiring widths to be trimmed are provided, whereas in the latter, The difference is that six resistors having different wiring widths to be trimmed are provided. That is, in the other configuration example according to the first embodiment, more resistors to be trimmed are provided than in the first embodiment.

具体的には、第１実施形態に係る他の構成例では、一対の外部接続用配線３５ａ及び３５ｂのうち、一方の外部接続用配線３５ａは、Ｙ方向に延在し且つ直線状の形状をなす第１導電層２１と、その第１導電層２１上に積層され、直線状の形状をなす第２導電層２０ｂと、その第２導電層２０ｂの一端側から外部接続用配線３５ｂ側へ延在するように形成され、略矩形状の形状をなす第２導電層２０ｃとを有する。なお、以下では、説明の便宜上、第２導電層２０ｃを「第７抵抗体２０ｃ」とも称する。   Specifically, in another configuration example according to the first embodiment, of the pair of external connection wires 35a and 35b, one of the external connection wires 35a extends in the Y direction and has a linear shape. A first conductive layer 21 formed thereon, a second conductive layer 20b stacked on the first conductive layer 21 and having a linear shape, and extended from one end side of the second conductive layer 20b to the external connection wiring 35b side. And a second conductive layer 20c formed in a substantially rectangular shape. Hereinafter, for convenience of explanation, the second conductive layer 20c is also referred to as a “seventh resistor 20c”.

他方の外部接続用配線３５ｂは、本線部分２１ｃ、第１部分２１ｄ、第２部分２１ｅ、第３部分２１ｆ、第４部分２１ｇ、第５部分２１ｈ及び第６部分２１ｉを含む第１導電層２１と、その本線部分２１ｃ上に積層された第２導電層２０とを有する。   The other external connection wiring 35b includes the first conductive layer 21 including the main line portion 21c, the first portion 21d, the second portion 21e, the third portion 21f, the fourth portion 21g, the fifth portion 21h, and the sixth portion 21i. And the second conductive layer 20 stacked on the main line portion 21c.

第１部分２１ｄ、第２部分２１ｅ、第３部分２１ｆ、第４部分２１ｇ、第５部分２１ｈ及び第６部分２１ｉは、本線部分２１ｃから外部接続用配線３５ａ側へ略直角に折れ曲がるように形成され、直線状の形状をなしている。なお、以下では、説明の便宜上、第１部分２１ｄを「第１抵抗体２１ｄ」と、第２部分２１ｅを「第２抵抗体２１ｅ」と、第３部分２１ｆを「第３抵抗体２１ｆ」と、第４部分２１ｇを「第４抵抗体２１ｇ」と、第５部分２１ｈを「第５抵抗体２１ｈ」と、第６部分２１ｉを「第６抵抗体２１ｉ」とも称する。また、第１抵抗体２１ｄ、第２抵抗体２１ｅ、第３抵抗体２１ｆ、第４抵抗体２１ｇ、第５抵抗体２１ｈ、第６抵抗体２１ｉ及び第７抵抗体２０ｃにより構成される抵抗体を「配線パターン８６」と総称する。   The first portion 21d, the second portion 21e, the third portion 21f, the fourth portion 21g, the fifth portion 21h, and the sixth portion 21i are formed so as to be bent at a substantially right angle from the main line portion 21c to the external connection wiring 35a side. It has a linear shape. Hereinafter, for convenience of explanation, the first portion 21d is referred to as “first resistor 21d”, the second portion 21e is referred to as “second resistor 21e”, and the third portion 21f is referred to as “third resistor 21f”. The fourth portion 21g is also referred to as “fourth resistor 21g”, the fifth portion 21h as “fifth resistor 21h”, and the sixth portion 21i as “sixth resistor 21i”. Also, a resistor constituted by the first resistor 21d, the second resistor 21e, the third resistor 21f, the fourth resistor 21g, the fifth resistor 21h, the sixth resistor 21i, and the seventh resistor 20c is provided. Collectively referred to as “wiring pattern 86”.

第１抵抗体２１ｄ、第２抵抗体２１ｅ、第３抵抗体２１ｆ、第４抵抗体２１ｇ、第５抵抗体２１ｈ及び第６抵抗体２１ｉは、各々同一の長さ（Ｘ方向の長さ）を有し且つＹ方向に一定の間隔をおいて形成されている。第１抵抗体２１ｄの配線幅ｄ３は第２抵抗体２１ｅの配線幅ｄ４より小さく設定されている。第２抵抗体２１ｅの配線幅ｄ４は、第３抵抗体２１ｆの配線幅ｄ５より小さく設定されている。第３抵抗体２１ｆの配線幅ｄ５は、第４抵抗体２１ｇの配線幅ｄ６より小さく設定されている。第４抵抗体２１ｇの配線幅ｄ６は、第５抵抗体２１ｈの配線幅ｄ７より小さく設定されている。第５抵抗体２１ｈの配線幅ｄ７は、第６抵抗体２１ｉの配線幅ｄ８より小さく設定されている。なお、配線幅ｄ３、配線幅ｄ４、配線幅ｄ５、配線幅ｄ６、配線幅ｄ７及び配線幅ｄ８は各々所望の関係に設定することができる。   The first resistor 21d, the second resistor 21e, the third resistor 21f, the fourth resistor 21g, the fifth resistor 21h, and the sixth resistor 21i have the same length (length in the X direction). And formed at regular intervals in the Y direction. The wiring width d3 of the first resistor 21d is set smaller than the wiring width d4 of the second resistor 21e. The wiring width d4 of the second resistor 21e is set smaller than the wiring width d5 of the third resistor 21f. The wiring width d5 of the third resistor 21f is set smaller than the wiring width d6 of the fourth resistor 21g. The wiring width d6 of the fourth resistor 21g is set smaller than the wiring width d7 of the fifth resistor 21h. The wiring width d7 of the fifth resistor 21h is set smaller than the wiring width d8 of the sixth resistor 21i. The wiring width d3, the wiring width d4, the wiring width d5, the wiring width d6, the wiring width d7, and the wiring width d8 can be set in a desired relationship.

このため、第１実施形態に係る他の構成例では、それらの各抵抗体の面積は、第１抵抗体２１ｄの面積＜第２抵抗体２１ｅの面積＜第３抵抗体２１ｆの面積＜第４抵抗体２１ｇの面積＜第５抵抗体２１ｈの面積＜第６抵抗体２１ｉの関係になっている。よって、第１実施形態に係る他の構成例では、第１抵抗体２１ｄの抵抗値をＲ２１とし、第２抵抗体２１ｅの抵抗値をＲ２２とし、第３抵抗体２１ｆの抵抗値をＲ２３とし、第４抵抗体２１ｇの抵抗値をＲ２４とし、第５抵抗体２１ｈの抵抗値をＲ２５とし、第６抵抗体２１ｉの抵抗値をＲ２６とした場合、それらの各抵抗体の抵抗値は、抵抗値Ｒ２１＞抵抗値Ｒ２２＞抵抗値Ｒ２３＞抵抗値Ｒ２４＞抵抗値Ｒ２５＞抵抗値Ｒ２６の関係になっている。   For this reason, in another configuration example according to the first embodiment, the area of each resistor is as follows: the area of the first resistor 21d <the area of the second resistor 21e <the area of the third resistor 21f <the fourth. The relationship of the area of the resistor 21g <the area of the fifth resistor 21h <the sixth resistor 21i is established. Therefore, in another configuration example according to the first embodiment, the resistance value of the first resistor 21d is R21, the resistance value of the second resistor 21e is R22, the resistance value of the third resistor 21f is R23, When the resistance value of the fourth resistor 21g is R24, the resistance value of the fifth resistor 21h is R25, and the resistance value of the sixth resistor 21i is R26, the resistance value of each resistor is the resistance value. R21> resistance value R22> resistance value R23> resistance value R24> resistance value R25> resistance value R26.

以上の構成を有する第１実施形態に係る他の構成例では、その製造過程における品質検査時に、配線パターン８６の抵抗値が小さく、ドライバＩＣ３３が一対の外部接続用配線３５ａ及び３５ｂを介してＦＰＣ４０側から適正な差動信号Ｓｉｇ１及びＳｉｇ２を受信できず、このために配線パターン８６の抵抗値を増加させる必要がある場合、その一例として、第１抵抗体２１ｄ、第２抵抗体２１ｅ、第３抵抗体２１ｆ、第４抵抗体２１ｇ、第５抵抗体２１ｈ及び第６抵抗体２１ｉのうち、任意のいずれか１つの抵抗体を残して他の抵抗体を全て切断（トリミング）することにより、容易に、当該不具合を解消することが可能な高精度の終端抵抗体５１を作製することができる。   In another configuration example according to the first embodiment having the above configuration, the resistance value of the wiring pattern 86 is small during the quality inspection in the manufacturing process, and the driver IC 33 is connected to the FPC 40 via the pair of external connection wirings 35a and 35b. When proper differential signals Sig1 and Sig2 cannot be received from the side, and the resistance value of the wiring pattern 86 needs to be increased for this purpose, as an example, the first resistor 21d, the second resistor 21e, Easy by cutting (trimming) all other resistors, leaving any one of the resistor 21f, the fourth resistor 21g, the fifth resistor 21h, and the sixth resistor 21i. In addition, it is possible to manufacture a highly accurate termination resistor 51 that can eliminate the problem.

こうして作製された終端抵抗体５１は、第７抵抗体２０ｃ（抵抗値Ｒ２）と、第１抵抗体２１ｄ、第２抵抗体２１ｅ、第３抵抗体２１ｆ、第４抵抗体２１ｇ、第５抵抗体２１ｈ及び第６抵抗体２１ｉのうち、いずれかの抵抗体とを直列接続した構成を有する。即ち、この場合、終端抵抗体５１の抵抗値は、抵抗値Ｒ２＋抵抗値Ｒ２ｘとなる。ここでの添え字ｘは１乃至６のいずれかの値をとる。   The terminal resistor 51 thus manufactured includes a seventh resistor 20c (resistance value R2), a first resistor 21d, a second resistor 21e, a third resistor 21f, a fourth resistor 21g, and a fifth resistor. Of the 21h and the sixth resistor 21i, one of the resistors is connected in series. That is, in this case, the resistance value of the termination resistor 51 is the resistance value R2 + resistance value R2x. The subscript x here takes one of the values 1 to 6.

なお、図６（ａ）では、第１抵抗体２１ｄ、第２抵抗体２１ｅ、第３抵抗体２１ｆ、第４抵抗体２１ｇ、第５抵抗体２１ｈ及び第６抵抗体２１ｉの全てを図示することにしているが、この場合、終端抵抗体５１の形態は、図６（ａ）において、第１抵抗体２１ｄ、第２抵抗体２１ｅ、第３抵抗体２１ｆ、第４抵抗体２１ｇ、第５抵抗体２１ｈ及び第６抵抗体２１ｉのうち、任意のいずれか１つの抵抗体を残して他の抵抗体を全て切断した形態になる。また、終端抵抗体５１の抵抗値をそのまま代えなくてもよい場合には、勿論、配線パターン８６に対してトリミングを実施する必要はない。さらに、これに代えて、第１実施形態に係る他の構成例では、上記した不具合を解消することが可能な高精度の終端抵抗体５１を作製するために、第１抵抗体２１ｄ、第２抵抗体２１ｅ、第３抵抗体２１ｆ、第４抵抗体２１ｇ、第５抵抗体２１ｈ及び第６抵抗体２１ｉのうち、少なくとも１つ以上の抵抗体を切断（トリミング）するようにしてもよい。   6A illustrates all of the first resistor 21d, the second resistor 21e, the third resistor 21f, the fourth resistor 21g, the fifth resistor 21h, and the sixth resistor 21i. In this case, however, the termination resistor 51 has the form of the first resistor 21d, the second resistor 21e, the third resistor 21f, the fourth resistor 21g, and the fifth resistor in FIG. Of the body 21h and the sixth resistor 21i, the other resistors are all cut off while leaving any one of the resistors. If the resistance value of the termination resistor 51 does not have to be changed as it is, it is needless to say that the wiring pattern 86 need not be trimmed. Further, instead of this, in another configuration example according to the first embodiment, the first resistor 21d, the second resistor 21d, the second resistor 21d, and the second resistor 21 can be manufactured in order to produce the high-accuracy termination resistor 51 that can solve the above-described problems. Of the resistor 21e, the third resistor 21f, the fourth resistor 21g, the fifth resistor 21h, and the sixth resistor 21i, at least one resistor may be cut (trimmed).

これにより、第１実施形態に係る他の構成例では、液晶の駆動時、ＦＰＣ４０側から、一対の外部接続用配線３５ａ及び３５ｂを介してレシーバ３３ａに適正な差動信号Ｓｉｇ１及びＳｉｇ２が出力される。   Accordingly, in another configuration example according to the first embodiment, when the liquid crystal is driven, appropriate differential signals Sig1 and Sig2 are output from the FPC 40 side to the receiver 33a via the pair of external connection wires 35a and 35b. The

次に、本発明の第１実施形態に係る作用効果について説明する。   Next, functions and effects according to the first embodiment of the present invention will be described.

第１実施形態では、シート抵抗値の異なる少なくとも２種類以上の導電材料（ＣｒやＡｌなどの金属単体又はＡｌＭｏなどの金属化合物のいずれかと、ＩＴＯやＩＺＯなどの透明性を有する導電材料の組み合わせ）を用いて、一対の外部接続用配線３５ａ及び３５ｂを作製すると共に、その一対の外部接続用配線３５ａ及び３５ｂの一部を用いて、ガラスなどの絶縁性を有する材料よりなる下側基板１上において、当該一対の外部接続用配線３５ａ及び３５ｂの間に終端抵抗体を作製するようにしている。   In the first embodiment, at least two kinds of conductive materials having different sheet resistance values (a combination of a single metal such as Cr or Al or a metal compound such as AlMo and a conductive material having transparency such as ITO or IZO). A pair of external connection wirings 35a and 35b is produced using the above and a part of the pair of external connection wirings 35a and 35b is used to form the insulating substrate such as glass on the lower substrate 1 In FIG. 5, a termination resistor is formed between the pair of external connection wires 35a and 35b.

これにより、差動伝送方式によって一対の外部接続用配線３５ａ及び３５ｂを通じてドライバＩＣ３３側に差動信号Ｓｉｇ１及びＳｉｇ２を出力したときに、終端抵抗体５０又は５１を終端抵抗として機能させることができる。また、終端抵抗体５０又は５１は、絶縁性を有する下側基板１上に形成されているので、この液晶装置１００の品質検査時において、その終端抵抗体５０又は５１の抵抗値を増加させる必要がある場合に、その終端抵抗体５０又は５１のトリミングを容易に実施することができる。また、終端抵抗体５０又は５１は、シート抵抗値の異なる少なくとも２種類以上の導電材料よりなる一対の外部接続用配線３５ａ及び３５ｂと同一の材料により形成されている。また、一対の外部接続用配線３５ａ及び３５ｂは、終端抵抗体５０又は５１と一体的に形成されている。これにより、この液晶装置１００の製造時に、終端抵抗体５０又は５１を作製するための独立の工程を設けなくて済み、工程が増加するのを防止できる。但し、トリミングを実施して高精度の終端抵抗体５０又は５１を作製する必要がある場合には、勿論、その分だけ工程は増加することになる。   Thus, when the differential signals Sig1 and Sig2 are output to the driver IC 33 side through the pair of external connection wires 35a and 35b by the differential transmission method, the termination resistor 50 or 51 can be caused to function as a termination resistor. In addition, since the termination resistor 50 or 51 is formed on the insulating lower substrate 1, it is necessary to increase the resistance value of the termination resistor 50 or 51 during the quality inspection of the liquid crystal device 100. If there is, trimming of the termination resistor 50 or 51 can be easily performed. The termination resistor 50 or 51 is formed of the same material as the pair of external connection wires 35a and 35b made of at least two kinds of conductive materials having different sheet resistance values. The pair of external connection wires 35 a and 35 b are formed integrally with the terminating resistor 50 or 51. Thereby, it is not necessary to provide an independent process for manufacturing the termination resistor 50 or 51 when manufacturing the liquid crystal device 100, and it is possible to prevent the number of processes from increasing. However, if it is necessary to perform trimming to produce the high-accuracy termination resistor 50 or 51, of course, the number of steps increases accordingly.

また、第１実施形態では、シート抵抗値の大きいＩＴＯ又はＩＺＯなどの透明性を有する導電材料で終端抵抗体５０（又は５１）の面積の過半数を占める第３抵抗体２０ａ（又は第７抵抗体２０ｃ）を作製し、また、シート抵抗値の小さいＣｒ、Ａｌ又はＡｌＭｏで、トリミングの対象となる配線幅の異なる複数の抵抗体（上記第１実施形態では第１抵抗体２１ａ、第２抵抗体２１ｂに相当、並びに第１実施形態に係る他の構成例では第１抵抗体２１ｄ、第２抵抗体２１ｅ、第３抵抗体２１ｆ、第４抵抗体２１ｇ、第５抵抗体２１ｈ及び第６抵抗体２１ｉに相当、以下、単に「抵抗体」とも呼ぶ）を作製するようにしている。ここで、一般的に、ＩＴＯのシート抵抗値は約５０Ω±３０％／□であり、ＩＺＯのシート抵抗値は約３７Ω／□であり、Ｃｒのシート抵抗値は約１．３Ω±０．４％であり、Ａｌのシート抵抗値は約０．２４Ω／□であり、ＡｌＭｏのシート抵抗値は約０．３６Ω／□である。   In the first embodiment, the third resistor 20a (or the seventh resistor) occupies a majority of the area of the termination resistor 50 (or 51) with a transparent conductive material such as ITO or IZO having a large sheet resistance value. 20c), and a plurality of resistors having different wiring widths to be trimmed with Cr, Al or AlMo having a small sheet resistance value (the first resistor 21a and the second resistor in the first embodiment). In the other configuration example according to the first embodiment, the first resistor 21d, the second resistor 21e, the third resistor 21f, the fourth resistor 21g, the fifth resistor 21h, and the sixth resistor are equivalent to 21b. Equivalent to 21i, hereinafter simply referred to as “resistor”). Here, generally, the sheet resistance value of ITO is about 50Ω ± 30% / □, the sheet resistance value of IZO is about 37Ω / □, and the sheet resistance value of Cr is about 1.3Ω ± 0.4. The sheet resistance value of Al is about 0.24Ω / □, and the sheet resistance value of AlMo is about 0.36Ω / □.

このように、第１実施形態では、シート抵抗値の大きいＩＴＯ又はＩＺＯなどの透明性を有する導電材料で終端抵抗体５０（又は５１）の面積の過半数を占める第３抵抗体２０ａ（又は第７抵抗体２０ｃ）を作製するようにしているので、終端抵抗体５０又は５１の全体の抵抗値を概ね設定することができる。   Thus, in the first embodiment, the third resistor 20a (or the seventh resistor) occupies the majority of the area of the termination resistor 50 (or 51) with a conductive material having transparency such as ITO or IZO having a large sheet resistance value. Since the resistor 20c) is manufactured, the overall resistance value of the termination resistor 50 or 51 can be set approximately.

一方、第１実施形態では、シート抵抗値の小さいＣｒ、Ａｌ又はＡｌＭｏで、トリミングの対象となる配線幅の異なる複数の抵抗体を作製するようにしている。よって、第１実施形態の製造過程における品質検査時に、ＦＰＣ４０側から一対の外部接続用配線３５ａ及び３５ｂを通じてドライバＩＣ３３内のレシーバ３３ａに適正な差動信号Ｓｉｇ１及びＳｉｇ２を出力するために配線パターン８５又は８６の抵抗値を増加させる必要がある場合、配線幅の異なる複数の抵抗体のうち、いずれかの抵抗体を切断（トリミング）することにより、或いは配線幅の異なる複数の抵抗体のうち、少なくとも１つ以上の抵抗体を切断（トリミング）することにより、容易に高精度の終端抵抗体５０又は５１を作製することができる。なお、このとき、トリミングされないで残存している抵抗体の一部分をレーザー等を用いて除去（トリミング）することにより、さらなる終端抵抗体５０又は５１の抵抗値の微調整（抵抗値の合わせ込み）を行うこともできる。これにより、液晶の駆動時に、ＦＰＣ４０側から一対の外部接続用配線３５ａ及び３５ｂを介してドライバＩＣ３３内のレシーバ３３ａ側へ適正な差動信号Ｓｉｇ１及びＳｉｇ２を出力することが可能となる。   On the other hand, in the first embodiment, a plurality of resistors having different wiring widths to be trimmed are made of Cr, Al, or AlMo having a small sheet resistance value. Therefore, at the time of quality inspection in the manufacturing process of the first embodiment, the wiring pattern 85 is used to output appropriate differential signals Sig1 and Sig2 from the FPC 40 side to the receiver 33a in the driver IC 33 through the pair of external connection wires 35a and 35b. Alternatively, when it is necessary to increase the resistance value of 86, by cutting (trimming) any one of the plurality of resistors having different wiring widths, or among the plurality of resistors having different wiring widths, By cutting (trimming) at least one resistor, the highly accurate termination resistor 50 or 51 can be easily manufactured. At this time, a part of the remaining resistor that is not trimmed is removed (trimmed) using a laser or the like to further finely adjust the resistance value of the terminating resistor 50 or 51 (matching the resistance value). Can also be done. Accordingly, when the liquid crystal is driven, appropriate differential signals Sig1 and Sig2 can be output from the FPC 40 side to the receiver 33a side in the driver IC 33 via the pair of external connection wirings 35a and 35b.

また、本発明の第１実施形態では、終端抵抗体５０又は５１を、ドライバＩＣ３３の近傍位置に設けるようにしている。これにより、一対の外部接続用配線３５ａ及び３５ｂの配線抵抗の影響を受け難くすることができ、ＦＰＣ４０側からの適正な差動信号Ｓｉｇ１及びＳｉｇ２をドライバＩＣ３３内のレシーバ３３ａへ出力することができる。   In the first embodiment of the present invention, the terminating resistor 50 or 51 is provided in the vicinity of the driver IC 33. As a result, it is possible to make it less susceptible to the wiring resistance of the pair of external connection wirings 35a and 35b, and to output appropriate differential signals Sig1 and Sig2 from the FPC 40 side to the receiver 33a in the driver IC 33. .

また、本発明の第１実施形態では、終端抵抗体５０又は５１を、ドライバＩＣ３３の外形辺より外側へ露出したＡＣＦ８０と接触しない位置に設けるようにしている。これにより、ドライバＩＣ３３をＡＣＦ８０を介して下側基板１上に実装したときに、そのＡＣＦ８０がドライバＩＣ３３の外形辺より外側へ露出、即ちはみ出したような場合でも、この液晶装置１００の駆動時に終端抵抗体５０又は５１とＡＣＦ８０とが短絡するのを防止できる。   In the first embodiment of the present invention, the terminating resistor 50 or 51 is provided at a position that does not contact the ACF 80 exposed to the outside of the outer side of the driver IC 33. Thus, when the driver IC 33 is mounted on the lower substrate 1 via the ACF 80, even when the ACF 80 is exposed to the outside of the outer side of the driver IC 33, that is, protrudes, the liquid crystal device 100 is driven when the liquid crystal device 100 is driven. It is possible to prevent the resistor 50 or 51 and the ACF 80 from being short-circuited.

なお、第１実施形態では、シート抵抗値の異なる２種類以上の導電材料を用いて終端抵抗体５０又は５１を作製するようにしたが、これに限らず、本発明では、ＣｒやＡｌなどの金属単体、又はＡｌＭｏなどの金属化合物を用いて終端抵抗体５０又は５１を作製するようにしても構わない。   In the first embodiment, the termination resistor 50 or 51 is manufactured using two or more kinds of conductive materials having different sheet resistance values. However, the present invention is not limited to this, and in the present invention, Cr, Al, or the like is used. The terminal resistor 50 or 51 may be fabricated using a single metal or a metal compound such as AlMo.

［第２実施形態］
次に、図７乃至図９を参照して、本発明の第２実施形態に係る方法、即ち、トリミングすることにより自由に配線長を可変することのできる配線パターンを終端抵抗体が作製されるべき位置に設けて、それをトリミングすることにより高精度の終端抵抗体を作製する方法について説明する。なお、第２実施形態と第１実施形態とを比較した場合、両者は、一対の外部接続用配線３５ａ及び３５ｂ付近の構造のみが異なっている。そのため、以下では、上記の第１実施形態と同一の要素については同一の符号を付し、その説明は省略又は簡略化する。 [Second Embodiment]
Next, referring to FIG. 7 to FIG. 9, the termination resistor is produced by the method according to the second embodiment of the present invention, that is, the wiring pattern whose wiring length can be freely varied by trimming. A method for manufacturing a high-accuracy termination resistor by providing it at a position and trimming it will be described. When the second embodiment and the first embodiment are compared, they differ only in the structure near the pair of external connection wires 35a and 35b. Therefore, below, the same code | symbol is attached | subjected about the same element as said 1st Embodiment, and the description is abbreviate | omitted or simplified.

図７（ａ）は、第２実施形態に係る、図１及び図３におけるドライバＩＣ３３付近（破線領域Ｅ１）を拡大して示す部分平面図である。図７（ｂ）乃至図７（ｄ）は、図７（ａ）における配線パターン２１ｋの部分のみを拡大して示す図であり、配線パターン２１ｋのトリミングする箇所等を示す図である。図７（ｅ）は、図７（ａ）に対応する、トリミングを実施することにより作製された終端抵抗体５２等を含む等価回路を示す。   FIG. 7A is an enlarged partial plan view showing the vicinity of the driver IC 33 (broken line area E1) in FIGS. 1 and 3 according to the second embodiment. FIGS. 7B to 7D are diagrams showing only the portion of the wiring pattern 21k in FIG. 7A in an enlarged manner, and are diagrams showing the portions to be trimmed of the wiring pattern 21k. FIG. 7E shows an equivalent circuit including the termination resistor 52 and the like produced by performing trimming, corresponding to FIG.

一対の外部接続用配線３５ａ及び３５ｂのうち、一方の外部接続用配線３５ａは、他方の外部接続用配線３５ｂ側に延在する、略矩形状の第２導電層２０ｄを有する。第２導電層２０ｄは、ドライバＩＣ３３の外形辺より外側へ露出したＡＣＦと接触しない位置に且つドライバＩＣ３３の近傍位置に設けられている。第２導電層２０ｄの抵抗値はＲ３に設定されている。なお、以下では、説明の便宜上、第２導電層２０ｄを「第４抵抗体２０ｄ」とも称する。   Of the pair of external connection wirings 35a and 35b, one external connection wiring 35a has a substantially rectangular second conductive layer 20d extending toward the other external connection wiring 35b. The second conductive layer 20d is provided at a position not in contact with the ACF exposed outside the outer side of the driver IC 33 and in the vicinity of the driver IC 33. The resistance value of the second conductive layer 20d is set to R3. Hereinafter, for convenience of explanation, the second conductive layer 20d is also referred to as a “fourth resistor 20d”.

他方の外部接続用配線３５ｂは、第１部分２１ｋａ、第２部分２１ｋｂ、第３部分２１ｋｃ及び本線部分２１ｃを含む第１導電層２１と、その本線部分２１ｃ上に積層された第２導電層２０とを有する。なお、以下では、説明の便宜上、第１部分２１ｋａ、第２部分２１ｋｂ及び第３部分２１ｋｃにより構成される抵抗体を「配線パターン２１ｋ」と総称する。また、配線パターン２１ｋと第４抵抗体２０ｄにより構成される抵抗体を「配線パターン８７」と総称する。   The other external connection wiring 35b includes a first conductive layer 21 including a first portion 21ka, a second portion 21kb, a third portion 21kc, and a main line portion 21c, and a second conductive layer 20 stacked on the main line portion 21c. And have. In the following description, for convenience of explanation, the resistor constituted by the first portion 21ka, the second portion 21kb, and the third portion 21kc is collectively referred to as a “wiring pattern 21k”. In addition, the resistor composed of the wiring pattern 21k and the fourth resistor 20d is collectively referred to as “wiring pattern 87”.

配線パターン８７は、ドライバＩＣ３３の外形辺より外側へ露出したＡＣＦと接触しない位置に且つドライバＩＣ３３の近傍位置に設けられている。第１部分２１ｋａ及び第２部分２１ｋｂは、各々コの字状の形状をなす配線である。第３部分２１ｋｃは、その本線部分２１ｃから外部接続用配線３５ａ側へ略直角に折れ曲がるように形成された直線形状をなす配線である。第３部分２１ｋｃの終端部付近は、外部接続用配線３５ａの要素である第４抵抗体２０ｄにより覆われており、第３部分２１ｋｃと第４抵抗体２０ｄは電気的に接続されている。第１部分２１ｋａ及び第２部分２１ｋｂは、その各々の開口側が第１部分２１ｋｃによって閉じられた状態で第３部分２１ｋｃに繋がっている。また、第１部分２１ｋａは第３部分２１ｋｃの上側に配置されている一方、第２部分２１ｋｂは第３部分２１ｋｃの下側に配置されている。なお、第１部分２１ｋａと第２部分２１ｋｂは、第３部分２１ｋｃに対して対称的な位置には配置されていない。第１部分２１ｋａ、第２部分２１ｋｂ、及び第３部分２１ｋｃの各配線幅は同一に設定されている。   The wiring pattern 87 is provided at a position not in contact with the ACF exposed to the outside from the outer side of the driver IC 33 and at a position near the driver IC 33. The first portion 21ka and the second portion 21kb are wirings each having a U-shape. The third portion 21kc is a straight line formed so as to be bent from the main line portion 21c to the external connection wiring 35a side at a substantially right angle. The vicinity of the terminal portion of the third portion 21kc is covered with a fourth resistor 20d that is an element of the external connection wiring 35a, and the third portion 21kc and the fourth resistor 20d are electrically connected. The first portion 21 ka and the second portion 21 kb are connected to the third portion 21 kc in a state in which the respective opening sides are closed by the first portion 21 kc. The first portion 21ka is disposed on the upper side of the third portion 21kc, while the second portion 21kb is disposed on the lower side of the third portion 21kc. The first portion 21ka and the second portion 21kb are not arranged at positions symmetrical to the third portion 21kc. The wiring widths of the first part 21ka, the second part 21kb, and the third part 21kc are set to be the same.

以上の構成を有する第２実施形態では、液晶の駆動時、ＦＰＣ４０側から、一対の外部接続用配線３５ａ及び３５ｂを介してレシーバ３３ａに差動信号Ｓｉｇ１及びＳｉｇ２が出力される。   In the second embodiment having the above configuration, when the liquid crystal is driven, differential signals Sig1 and Sig2 are output from the FPC 40 side to the receiver 33a via the pair of external connection wires 35a and 35b.

次に、本発明の第２実施形態の作用効果について説明する。   Next, the function and effect of the second embodiment of the present invention will be described.

第２実施形態では、その製造過程における品質検査時にトリミングの対象となる、配線パターン２１ｋを上記した形状に形成するようにしている。したがって、第２実施形態では、図７（ｂ）乃至図７（ｄ）に示すように、配線パターン２１ｋの×印で示される部分をレーザー等により切断することで、配線長の異なる複数の経路を有する３種類の抵抗体、即ち、第１抵抗体２１ｋｄ、第２抵抗体２１ｋｅ、第３抵抗体２１ｋｆを形成することが可能となる。   In the second embodiment, the wiring pattern 21k to be trimmed at the time of quality inspection in the manufacturing process is formed in the shape described above. Therefore, in the second embodiment, as shown in FIGS. 7B to 7D, a plurality of routes having different wiring lengths are obtained by cutting a portion indicated by a cross mark of the wiring pattern 21k with a laser or the like. It is possible to form three types of resistors, i.e., the first resistor 21kd, the second resistor 21ke, and the third resistor 21kf.

ここで、第３部分２１ｋｃと第４抵抗体２０ｄの境界点をＰ１とし、第３部分２１ｋｃと本線部分２１ｃとの境界点をＰ２とした場合、点Ｐ１〜点Ｐ２に至る経路Ｋ１を有する第１抵抗体２１ｋｄの配線長は直線Ｌ１であり、点Ｐ１〜点Ｐ２に至る経路Ｋ２を有する第２抵抗体２１ｋｅの配線長は直線Ｌ２（＜直線Ｌ１）であり、点Ｐ１〜点Ｐ２に至る経路Ｋ３を有する第３抵抗体２１ｋｆの配線長は直線Ｌ３（＜直線Ｌ２）である。このため、第１抵抗体２１ｋｄの抵抗値をＲ３１とした場合、第２抵抗体２１ｋｅの抵抗値はＲ３２（＜抵抗値Ｒ３１）であり、また、第３抵抗体２１ｋｆの抵抗値はＲ３３（＜抵抗値Ｒ３２）である。なお、このとき、トリミングされないで残存している抵抗体の一部分をレーザー等を用いて除去することにより、さらなる終端抵抗体５２の微調整（抵抗値の合わせ込み）を行うこともできる。また、終端抵抗体５２の抵抗値をそのまま代えなくてもよい場合には、勿論、配線パターン２１ｋに対してトリミングを実施する必要はない。   Here, assuming that the boundary point between the third portion 21kc and the fourth resistor 20d is P1, and the boundary point between the third portion 21kc and the main line portion 21c is P2, the first point having the path K1 extending from the point P1 to the point P2 The wiring length of the first resistor 21kd is a straight line L1, and the wiring length of the second resistor 21ke having the path K2 leading to the points P1 to P2 is a straight line L2 (<straight line L1) and reaches the points P1 to P2. The wiring length of the third resistor 21kf having the path K3 is a straight line L3 (<straight line L2). Therefore, when the resistance value of the first resistor 21kd is R31, the resistance value of the second resistor 21ke is R32 (<resistance value R31), and the resistance value of the third resistor 21kf is R33 (< Resistance value R32). At this time, by further removing a part of the resistor that remains without being trimmed by using a laser or the like, the terminal resistor 52 can be further finely adjusted (resistance value is adjusted). When the resistance value of the termination resistor 52 does not have to be changed as it is, it is needless to say that the wiring pattern 21k need not be trimmed.

よって、第２実施形態では、その製造過程における品質検査時に、ＦＰＣ４０側から一対の外部接続用配線３５ａ及び３５ｂを通じてドライバＩＣ３３内のレシーバ３３ａに適正な差動信号Ｓｉｇ１及びＳｉｇ２を出力するために配線パターン８７の抵抗値を増加させる必要がある場合、第１部分２１ｋａ、第２部分２１ｋｂ及び第３部分２１ｋｃの適当な箇所を切断（トリミング）することにより、容易に高精度の終端抵抗体５２を作製することができる。   Therefore, in the second embodiment, at the time of quality inspection in the manufacturing process, wiring for outputting appropriate differential signals Sig1 and Sig2 from the FPC 40 side to the receiver 33a in the driver IC 33 through the pair of external connection wirings 35a and 35b. When it is necessary to increase the resistance value of the pattern 87, the high-accuracy termination resistor 52 can be easily formed by cutting (trimming) appropriate portions of the first portion 21ka, the second portion 21kb, and the third portion 21kb. Can be produced.

こうして作製された終端抵抗体５２は、第４抵抗体２０ｄ（抵抗値Ｒ３）と、第１抵抗体２１ｋｄ、第２抵抗体２１ｋｅ及び第３抵抗体２１ｋｆのうち、いずれかの抵抗体とを直列接続した構成を有する。即ち、この場合、終端抵抗体５２の抵抗値は、抵抗値Ｒ３＋抵抗値Ｒ３ｘとなる。ここでの添え字ｘは１乃至３のいずれかの値をとる。   In the terminal resistor 52 thus manufactured, the fourth resistor 20d (resistance value R3) and any one of the first resistor 21kd, the second resistor 21ke, and the third resistor 21kf are connected in series. It has a connected configuration. That is, in this case, the resistance value of the termination resistor 52 is the resistance value R3 + the resistance value R3x. Here, the subscript x takes any value from 1 to 3.

これにより、液晶の駆動時に、ＦＰＣ４０側から一対の外部接続用配線３５ａ及び３５ｂを介してドライバＩＣ３３内のレシーバ３３ａ側へ適正な差動信号Ｓｉｇ１及びＳｉｇ２を出力することが可能となる。なお、第２実施形態において、その他の作用効果等は第１実施形態と同様であり、その説明は省略する。   Accordingly, when the liquid crystal is driven, appropriate differential signals Sig1 and Sig2 can be output from the FPC 40 side to the receiver 33a side in the driver IC 33 via the pair of external connection wirings 35a and 35b. In addition, in 2nd Embodiment, the other effect is the same as that of 1st Embodiment, The description is abbreviate | omitted.

続いて、図８及び図９を参照して、本発明の第２実施形態に係る他の構成例について説明する。なお、以下では、上記において説明した要素については同一の符号を付し、その説明は省略又は簡略化する。   Next, another configuration example according to the second embodiment of the present invention will be described with reference to FIGS. 8 and 9. In the following, the elements described above are denoted by the same reference numerals, and the description thereof is omitted or simplified.

図８（ａ）は、本発明の第２実施形態に係る他の構成例に係る、図１及び図３におけるドライバＩＣ３３付近（破線領域Ｅ１）を拡大して示す部分平面図である。図８（ｂ）は、図８（ａ）に対応する、トリミングを実施することにより作製された終端抵抗体５３等を含む等価回路を示す。図９（ａ）乃至図９（ｇ）は、図８（ａ）における配線パターン２１Ｌの部分のみを拡大して示す図であり、配線パターン２１Ｌのトリミングする箇所等を示す図である。   FIG. 8A is an enlarged partial plan view showing the vicinity of the driver IC 33 (broken line area E1) in FIGS. 1 and 3 according to another configuration example according to the second embodiment of the present invention. FIG. 8B shows an equivalent circuit including the termination resistor 53 and the like produced by performing trimming, corresponding to FIG. 9 (a) to 9 (g) are enlarged views showing only the portion of the wiring pattern 21L in FIG. 8 (a), and are diagrams showing the portions of the wiring pattern 21L to be trimmed.

一対の外部接続用配線３５ａ及び３５ｂのうち、一方の外部接続用配線３５ａは、他方の外部接続用配線３５ｂ側に延在する、略矩形状の第２導電層２０ｅを有する。第２導電層２０ｅは、ドライバＩＣ３３の外形辺より外側へ露出したＡＣＦと接触しない位置に且つドライバＩＣ３３の近傍位置に設けられている。第２導電層２０ｅの抵抗値はＲ４に設定されている。なお、以下では、説明の便宜上、第２導電層２０ｅを「第８抵抗体２０ｅ」とも称する。   Of the pair of external connection wirings 35a and 35b, one external connection wiring 35a has a substantially rectangular second conductive layer 20e extending toward the other external connection wiring 35b. The second conductive layer 20 e is provided at a position not in contact with the ACF exposed to the outside from the outer side of the driver IC 33 and at a position near the driver IC 33. The resistance value of the second conductive layer 20e is set to R4. Hereinafter, for convenience of explanation, the second conductive layer 20e is also referred to as an “eighth resistor 20e”.

他方の外部接続用配線３５ｂは、直線状の形状をなす本線部分２１ｃ、第１部分２１Ｌａ、第２部分２１Ｌｂ、第３部分２１Ｌｃ、第４部分２１Ｌｄ、第５部分２１Ｌｅ、第６部分２１Ｌｆ、第７部分２１Ｌｇ及び第９部分２１Ｌｋ、並びに複数の開口２１Ｌｉを有し且つ矩形状の形状をなす第８部分２１Ｌｈを含む第１導電層２１と、その本線部分２１ｃ上に積層された第２導電層２０とを有し、それらの各要素は一体的に形成されている。なお、以下では、説明の便宜上、第１部分２１Ｌａ、第２部分２１Ｌｂ、第３部分２１Ｌｃ、第４部分２１Ｌｄ、第５部分２１Ｌｅ、第６部分２１Ｌｆ、第７部分２１Ｌｇ、複数の開口２１Ｌｉを有する第８部分２１Ｌｈ及び第９部分２１Ｌｋにより構成される抵抗体を「配線パターン２１Ｌ」と総称する。また、配線パターン２１Ｌと第８抵抗体２０ｅにより構成される抵抗体を「配線パターン８８」と総称する。   The other external connection wiring 35b includes a main line portion 21c, a first portion 21La, a second portion 21Lb, a third portion 21Lc, a fourth portion 21Ld, a fifth portion 21Le, a sixth portion 21Lf, and a linear shape. A first conductive layer 21 including a seventh portion 21Lg, a ninth portion 21Lk, and an eighth portion 21Lh having a plurality of openings 21Li and having a rectangular shape; and a second conductive layer stacked on the main portion 21c. 20, and each of these elements is integrally formed. In the following, for convenience of explanation, the first portion 21La, the second portion 21Lb, the third portion 21Lc, the fourth portion 21Ld, the fifth portion 21Le, the sixth portion 21Lf, the seventh portion 21Lg, and a plurality of openings 21Li are provided. A resistor constituted by the eighth portion 21Lh and the ninth portion 21Lk is collectively referred to as a “wiring pattern 21L”. In addition, the resistor composed of the wiring pattern 21L and the eighth resistor 20e is collectively referred to as “wiring pattern 88”.

配線パターン８８は、ドライバＩＣ３３の外形辺より外側へ露出したＡＣＦと接触しない位置に且つドライバＩＣ３３の近傍位置に設けられている。第１部分２１Ｌａ、第２部分２１Ｌｂ、第３部分２１Ｌｃ、第４部分２１Ｌｄ、第５部分２１Ｌｅ、第６部分２１Ｌｆ及び第７部分２１Ｌｇは、それぞれ本線部分２１ｃから外部接続用配線３５ａ側に略直角に折れ曲がるように形成されている。第９部分２１Ｌｋの一端側は、外部接続用配線３５ａの要素である第８抵抗体２０ｅにより覆われており、第９部分２１Ｌｋと第８抵抗体２０ｅは電気的に接続されている。第１部分２１Ｌａ、第２部分２１Ｌｂ、第３部分２１Ｌｃ、第４部分２１Ｌｄ、第５部分２１Ｌｅ、第６部分２１Ｌｆ、第７部分２１Ｌｇ及び第９部分２１Ｌｋの各配線幅は同一に設定されている。複数の開口２１Ｌｉを有する第８部分２１Ｌｈは、第１部分２１Ｌａ、第２部分２１Ｌｂ、第３部分２１Ｌｃ、第４部分２１Ｌｄ、第５部分２１Ｌｅ、第６部分２１Ｌｆ及び第７部分２１Ｌｇと、第９部分２１Ｌｋとの間に配置されている。   The wiring pattern 88 is provided at a position not in contact with the ACF exposed to the outside from the outer side of the driver IC 33 and at a position near the driver IC 33. The first portion 21La, the second portion 21Lb, the third portion 21Lc, the fourth portion 21Ld, the fifth portion 21Le, the sixth portion 21Lf, and the seventh portion 21Lg are respectively substantially perpendicular to the external connection wiring 35a side from the main line portion 21c. It is formed so as to be bent. One end side of the ninth portion 21Lk is covered with an eighth resistor 20e that is an element of the external connection wiring 35a, and the ninth portion 21Lk and the eighth resistor 20e are electrically connected. The wiring widths of the first portion 21La, the second portion 21Lb, the third portion 21Lc, the fourth portion 21Ld, the fifth portion 21Le, the sixth portion 21Lf, the seventh portion 21Lg, and the ninth portion 21Lk are set to be the same. . The eighth portion 21Lh having a plurality of openings 21Li includes a first portion 21La, a second portion 21Lb, a third portion 21Lc, a fourth portion 21Ld, a fifth portion 21Le, a sixth portion 21Lf, a seventh portion 21Lg, and a ninth portion. It arrange | positions between the parts 21Lk.

以上の構成を有する第２実施形態に係る他の構成例では、液晶の駆動時、ＦＰＣ４０側から、一対の外部接続用配線３５ａ及び３５ｂを介してレシーバ３３ａに差動信号Ｓｉｇ１及びＳｉｇ２が出力される。   In another configuration example according to the second embodiment having the above configuration, when the liquid crystal is driven, differential signals Sig1 and Sig2 are output from the FPC 40 side to the receiver 33a via the pair of external connection wirings 35a and 35b. The

次に、本発明の第２実施形態に係る他の構成例の作用効果について説明する。   Next, functions and effects of another configuration example according to the second embodiment of the present invention will be described.

第２実施形態に係る他の構成例では、その製造過程における品質検査時にトリミングの対象となる、配線パターン２１Ｌを上記した形状に形成するようにしている。したがって、第２実施形態に係る他の構成例では、その一例として、図９（ａ）乃至図９（ｇ）に示すように、配線パターン２１Ｌの×印で示される部分をレーザー等により切断することで、配線長の異なる複数の経路を有する７種類の抵抗体、第１抵抗体２１Ｌｐ、第２抵抗体２１Ｌｑ、第３抵抗体２１Ｌｒ、第４抵抗体２１Ｌｓ、第５抵抗体２１Ｌｔ、第６抵抗体２１Ｌｕ及び第７抵抗体２１Ｌｖを形成することが可能となる。   In another configuration example according to the second embodiment, the wiring pattern 21L to be trimmed during quality inspection in the manufacturing process is formed in the shape described above. Therefore, in another configuration example according to the second embodiment, as an example, as shown in FIGS. 9A to 9G, a portion indicated by a cross mark of the wiring pattern 21L is cut by a laser or the like. Thus, seven types of resistors having a plurality of paths having different wiring lengths, the first resistor 21Lp, the second resistor 21Lq, the third resistor 21Lr, the fourth resistor 21Ls, the fifth resistor 21Lt, and the sixth resistor The resistor 21Lu and the seventh resistor 21Lv can be formed.

ここで、第９部分２１Ｌｋと第８抵抗体２０ｅの境界点をＰ１とし、第１部分２１Ｌａと本線部分２１ｃとの境界点をＰ２とし、第２部分２１Ｌｂと本線部分２１ｃとの境界点をＰ３とし、第３部分２１Ｌｃと本線部分２１ｃとの境界点をＰ４とし、第４部分２１Ｌｄと本線部分２１ｃとの境界点をＰ５とし、第５部分２１Ｌｅと本線部分２１ｃとの境界点をＰ６とし、第６部分２１Ｌｆと本線部分２１ｃとの境界点をＰ７とし、第７部分２１Ｌｇと本線部分２１ｃとの境界点をＰ８とした場合、点Ｐ１〜点Ｐ２に至る経路を有する第１抵抗体２１Ｌｐの配線長は直線Ｌ１０であり、点Ｐ１〜点Ｐ３に至る経路を有する第２抵抗体２１Ｌｑの配線長は直線Ｌ１１（＜直線Ｌ１０）であり、点Ｐ１〜点Ｐ４に至る経路を有する第３抵抗体２１Ｌｒの配線長は直線Ｌ１２（＜直線Ｌ１１）であり、点Ｐ１〜点Ｐ５に至る経路を有する第４抵抗体２１Ｌｓの配線長は直線Ｌ１３（＜直線Ｌ１２）であり、点Ｐ１〜点Ｐ６に至る経路を有する第５抵抗体２１Ｌｔの配線長は直線Ｌ１４（＜直線Ｌ１３）であり、点Ｐ１〜点Ｐ７に至る経路を有する第６抵抗体２１Ｌｕの配線長は直線Ｌ１５（＜直線Ｌ１４）であり、点Ｐ１〜点Ｐ８に至る経路を有する第７抵抗体２１Ｌｖの配線長は直線Ｌ１６（＜直線Ｌ１５）である。   Here, the boundary point between the ninth portion 21Lk and the eighth resistor 20e is P1, the boundary point between the first portion 21La and the main line portion 21c is P2, and the boundary point between the second portion 21Lb and the main line portion 21c is P3. And the boundary point between the third portion 21Lc and the main line portion 21c is P4, the boundary point between the fourth portion 21Ld and the main line portion 21c is P5, the boundary point between the fifth portion 21Le and the main line portion 21c is P6, When the boundary point between the sixth portion 21Lf and the main line portion 21c is P7 and the boundary point between the seventh portion 21Lg and the main line portion 21c is P8, the first resistor 21Lp having a path from the point P1 to the point P2 The wiring length of the second resistor 21Lq having a path extending from the point P1 to the point P3 is a straight line L10, and the wiring length of the second resistor 21Lq is a straight line L11 (<straight line L10), and the third resistor having a path to the point P1 to the point P4. Body 21L The wiring length of the fourth resistor 21Ls having a path from the point P1 to the point P5 is the straight line L13 (<straight line L12), and reaches the point P1 to the point P6. The wiring length of the fifth resistor 21Lt having a path is a straight line L14 (<straight line L13), and the wiring length of the sixth resistor 21Lu having a path reaching the points P1 to P7 is a straight line L15 (<straight line L14). The wiring length of the seventh resistor 21Lv having a path from the point P1 to the point P8 is a straight line L16 (<straight line L15).

このため、第１抵抗体２１Ｌｐの抵抗値をＲ４１とした場合、第２抵抗体２１Ｌｑの抵抗値はＲ４２（＜抵抗値Ｒ４１）であり、第３抵抗体２１Ｌｒの抵抗値はＲ４３（＜抵抗値Ｒ４２）であり、第４抵抗体２１Ｌｓの抵抗値はＲ４４（＜抵抗値Ｒ４３）であり、第５抵抗体２１Ｌｔの抵抗値はＲ４５（＜抵抗値Ｒ４４）であり、第６抵抗体２１Ｌｕの抵抗値はＲ４６（＜抵抗値Ｒ４５）であり、第７抵抗体２１Ｌｖの抵抗値はＲ４７（＜抵抗値Ｒ４６）である。なお、このとき、トリミングされないで残存している抵抗体の一部分をレーザー等を用いて除去することにより、さらなる終端抵抗体５３の微調整（抵抗値の合わせ込み）を行うこともできる。また、終端抵抗体５３の抵抗値をそのまま代えなくてもよい場合には、勿論、配線パターン８８に対してトリミングを実施する必要はない。   Therefore, when the resistance value of the first resistor 21Lp is R41, the resistance value of the second resistor 21Lq is R42 (<resistance value R41), and the resistance value of the third resistor 21Lr is R43 (<resistance value). R42), the resistance value of the fourth resistor 21Ls is R44 (<resistance value R43), the resistance value of the fifth resistor 21Lt is R45 (<resistance value R44), and the resistance of the sixth resistor 21Lu The value is R46 (<resistance value R45), and the resistance value of the seventh resistor 21Lv is R47 (<resistance value R46). At this time, a part of the resistor that remains without being trimmed is removed by using a laser or the like, so that the terminal resistor 53 can be further finely adjusted (resistance value is adjusted). Further, when the resistance value of the termination resistor 53 does not need to be changed as it is, the wiring pattern 88 need not be trimmed.

よって、第２実施形態に係る他の構成例では、その製造過程における品質検査時に、ＦＰＣ４０側から一対の外部接続用配線３５ａ及び３５ｂを通じてドライバＩＣ３３内のレシーバ３３ａに適正な差動信号Ｓｉｇ１及びＳｉｇ２を出力するために配線パターン８８の抵抗値を増加させる必要がある場合、第１部分２１Ｌａ、第２部分２１Ｌｂ、第３部分２１Ｌｃ、第４部分２１Ｌｄ、第５部分２１Ｌｅ、第６部分２１Ｌｆ、第７部分２１Ｌｇ及び第８部分２１Ｌｈの適当な箇所を切断（トリミング）することにより、容易に高精度の終端抵抗体５３を作製することができる。   Therefore, in another configuration example according to the second embodiment, appropriate differential signals Sig1 and Sig2 are supplied to the receiver 33a in the driver IC 33 from the FPC 40 side through the pair of external connection wirings 35a and 35b during the quality inspection in the manufacturing process. When it is necessary to increase the resistance value of the wiring pattern 88 to output the first portion 21La, the second portion 21Lb, the third portion 21Lc, the fourth portion 21Ld, the fifth portion 21Le, the sixth portion 21Lf, By cutting (trimming) appropriate portions of the seventh portion 21Lg and the eighth portion 21Lh, the highly accurate termination resistor 53 can be easily manufactured.

こうして作製された終端抵抗体５３は、第８抵抗体２０ｅ（抵抗値Ｒ４）と、第１抵抗体２１Ｌｐ、第２抵抗体２１Ｌｑ、第３抵抗体２１Ｌｒ、第４抵抗体２１Ｌｓ、第５抵抗体２１Ｌｔ、第６抵抗体２１Ｌｕ及び第７抵抗体２１Ｌｖのうち、いずれかの抵抗体とを直列接続した構成を有する。即ち、この場合、終端抵抗体５３の抵抗値は、抵抗値Ｒ４＋抵抗値Ｒ４ｘとなる。ここでの添え字ｘは１乃至７のいずれかの値をとる。   The terminal resistor 53 thus manufactured includes the eighth resistor 20e (resistance value R4), the first resistor 21Lp, the second resistor 21Lq, the third resistor 21Lr, the fourth resistor 21Ls, and the fifth resistor. 21Lt, the sixth resistor 21Lu, and the seventh resistor 21Lv have a configuration in which any one of the resistors is connected in series. That is, in this case, the resistance value of the termination resistor 53 is the resistance value R4 + resistance value R4x. Here, the subscript x takes any value from 1 to 7.

これにより、液晶の駆動時に、ＦＰＣ４０側から一対の外部接続用配線３５ａ及び３５ｂを介してドライバＩＣ３３内のレシーバ３３ａ側へ適正な差動信号Ｓｉｇ１及びＳｉｇ２を出力することが可能となる。   Accordingly, when the liquid crystal is driven, appropriate differential signals Sig1 and Sig2 can be output from the FPC 40 side to the receiver 33a side in the driver IC 33 via the pair of external connection wirings 35a and 35b.

なお、第２実施形態に係る他の構成例では、トリミングすることにより作製される抵抗体のパターンは上述したものに限られない。即ち、第２実施形態に係る他の構成例では、トリミング時に、必要に応じて配線パターン２１Ｌの切断する箇所を上記した箇所以外の箇所に変更し、若しくはその切断箇所の増減を変えることで配線長の異なる複数の経路を有する様々な抵抗体のパターンを作製できる。但し、ここでは、紙面の都合上、その抵抗体の全てのパターンについての説明をするのは困難であるため、その説明は省略する。   In another configuration example according to the second embodiment, the resistor pattern produced by trimming is not limited to that described above. That is, in another configuration example according to the second embodiment, at the time of trimming, the wiring pattern 21L can be cut by changing the cutting portion to a portion other than the above-described portion, or by changing the increase / decrease of the cutting portion. Various resistor patterns having a plurality of paths having different lengths can be produced. However, here, it is difficult to describe all the patterns of the resistor due to space limitations, and thus description thereof is omitted.

以上、第２実施形態に係る他の構成例では、上記した第２実施形態と比べて、配線長の異なる抵抗体をより多く作製できるので、終端抵抗体５３の抵抗値の微調整がより一層し易くなる。なお、第２実施形態に係る他の構成例において、その他の作用効果等は第１実施形態と同様であり、その説明は省略する。   As described above, in the other configuration example according to the second embodiment, more resistors having different wiring lengths can be manufactured as compared with the second embodiment described above, and thus the fine adjustment of the resistance value of the termination resistor 53 is further performed. It becomes easy to do. In other configuration examples according to the second embodiment, other functions and effects are the same as those in the first embodiment, and a description thereof will be omitted.

［第３実施形態］
次に、図１０及び図１１を参照して、本発明の第３実施形態に係る方法、即ち第１実施形態の概念と第２実施形態の概念の両方を組み合わせた配線パターンを終端抵抗体が作製されるべき位置に設けて、それをトリミングすることにより高精度の終端抵抗体を作製する方法について説明する。なお、第３実施形態と第１実施形態とを比較した場合、両者は、一対の外部接続用配線３５ａ及び３５ｂ付近の構造のみが異なっている。そのため、以下では、上記の第１実施形態と同一の要素については同一の符号を付し、その説明は省略又は簡略化する。 [Third Embodiment]
Next, referring to FIG. 10 and FIG. 11, the termination resistor has a wiring pattern that combines the method according to the third embodiment of the present invention, that is, the concept of the first embodiment and the concept of the second embodiment. A method of manufacturing a highly accurate termination resistor by providing it at a position to be manufactured and trimming it will be described. Note that when the third embodiment and the first embodiment are compared, they differ only in the structure near the pair of external connection wires 35a and 35b. Therefore, below, the same code | symbol is attached | subjected about the same element as said 1st Embodiment, and the description is abbreviate | omitted or simplified.

図１０（ａ）は、第３実施形態に係る、図１及び図３におけるドライバＩＣ３３付近（破線領域Ｅ１）を拡大して示す部分平面図である。図１０（ｂ）は、図１０（ａ）に対応する、トリミングを実施することにより作製された終端抵抗体５４等を含む等価回路を示す。図１１（ａ）乃至図１１（ｅ）は、図１０（ａ）における配線パターン８９の部分のみを拡大して示す図であり、配線パターン８９のトリミングする箇所等を示す図である。   FIG. 10A is a partial plan view showing the vicinity of the driver IC 33 (broken line area E1) in FIGS. 1 and 3 according to the third embodiment. FIG. 10B shows an equivalent circuit including the termination resistor 54 and the like produced by performing trimming, corresponding to FIG. 11 (a) to 11 (e) are enlarged views showing only the portion of the wiring pattern 89 in FIG. 10 (a), and are diagrams showing the portions of the wiring pattern 89 to be trimmed.

一対の外部接続用配線３５ａ及び３５ｂのうち、一方の外部接続用配線３５ａは、Ｙ方向に延在し直線状の形状をなす第１導電層２１と、その第１導電層２１を覆うように当該第１導電層２１上に積層された第２導電層２０とを有する。   Of the pair of external connection wires 35 a and 35 b, one external connection wire 35 a extends in the Y direction and forms a linear shape, and covers the first conductive layer 21. And a second conductive layer 20 stacked on the first conductive layer 21.

他方の外部接続用配線３５ｂは、本線部分２１ｃ、第１部分２１ｍａ（破線部分）、第２部分２１ｍｂ（破線部分）、第３部分２１ｍｃ（破線部分）、第４部分２１ｍｄ（破線部分）及び第５部分２１ｍｅ（破線部分）を含む第１導電層２１と、その本線部分２１ｃ上に積層された第２導電層２０とを有する。第１部分２１ｍａ、第２部分２１ｍｂ、第３部分２１ｍｃ、第４部分２１ｍｄ及び第５部分２１ｍｅの各一端側は、本線部分２１ｃと繋がっている。なお、以下では、説明の便宜上、第１部分２１ｍａ、第２部分２１ｍｂ、第３部分２１ｍｃ、第４部分２１ｍｄ及び第５部分２１ｍｅにより構成される抵抗体を「配線パターン８９」と総称する。   The other external connection wiring 35b includes a main line portion 21c, a first portion 21ma (broken line portion), a second portion 21mb (broken line portion), a third portion 21mc (broken line portion), a fourth portion 21md (broken line portion), and a first portion. It has the 1st conductive layer 21 containing 5 part 21me (dashed line part), and the 2nd conductive layer 20 laminated | stacked on the main line part 21c. Each one end side of the first part 21ma, the second part 21mb, the third part 21mc, the fourth part 21md, and the fifth part 21me is connected to the main line part 21c. Hereinafter, for convenience of explanation, the resistor composed of the first portion 21ma, the second portion 21mb, the third portion 21mc, the fourth portion 21md, and the fifth portion 21me is collectively referred to as a “wiring pattern 89”.

配線パターン８９は、トリミングの対象となる導電層であり、ドライバＩＣ３３の外形辺より外側へ露出したＡＣＦと接触しない位置に且つドライバＩＣ３３の近傍位置に設けられている。第１部分２１ｍａ、第２部分２１ｍｂ、第３部分２１ｍｃ及び第４部分２１ｍｄは、各々略コの字状の形状をなしていると共に、第５部分２１ｍｅはＸ方向に延在し且つ直線状の形状をなしている。第５部分２１ｍｅの一端側は、外部接続用配線３５ａの要素である第２導電層２０に覆われており、第５部分２１ｍｅと第２導電層２０とは電気的に接続されている。   The wiring pattern 89 is a conductive layer to be trimmed, and is provided at a position not in contact with the ACF exposed to the outside from the outer side of the driver IC 33 and in the vicinity of the driver IC 33. The first portion 21ma, the second portion 21mb, the third portion 21mc, and the fourth portion 21md each have a substantially U-shape, and the fifth portion 21me extends in the X direction and is linear. It has a shape. One end side of the fifth portion 21me is covered with the second conductive layer 20 which is an element of the external connection wiring 35a, and the fifth portion 21me and the second conductive layer 20 are electrically connected.

ここで、第１部分２１ｍａの配線幅をｄ１０とし、第２部分２１ｍｂの配線幅をｄ１１とし、第３部分２１ｍｃの配線幅をｄ１２とし、第４部分２１ｍｄの配線幅をｄ１３とし、第５部分２１ｍｅの配線幅をｄ１４とした場合、それらの各要素の配線幅は、第１部分２１ｍａの配線幅ｄ１０＞第２部分２１ｍｂの配線幅ｄ１１＞第３部分２１ｍｃの配線幅ｄ１２＞第４部分２１ｍｄの配線幅ｄ１３＞第５部分２１ｍｅの配線幅ｄ１４の関係となっている。   Here, the wiring width of the first portion 21ma is d10, the wiring width of the second portion 21mb is d11, the wiring width of the third portion 21mc is d12, the wiring width of the fourth portion 21md is d13, and the fifth portion. When the wiring width of 21me is d14, the wiring width of each element is as follows: wiring width d10 of the first portion 21ma> wiring width d11 of the second portion 21mb> wiring width d12 of the third portion 21mc> fourth portion 21md. The relation of the wiring width d13> the wiring width d14 of the fifth portion 21me is established.

以上の構成を有する第３実施形態では、液晶の駆動時、ＦＰＣ４０側から、一対の外部接続用配線３５ａ及び３５ｂを介してレシーバ３３ａに差動信号Ｓｉｇ１及びＳｉｇ２が出力される。   In the third embodiment having the above configuration, when the liquid crystal is driven, differential signals Sig1 and Sig2 are output from the FPC 40 side to the receiver 33a via the pair of external connection wires 35a and 35b.

次に、本発明に係る第３実施形態の作用効果について説明する。   Next, the effect of 3rd Embodiment which concerns on this invention is demonstrated.

第３実施形態では、その製造過程における品質検査時にトリミングの対象となる、配線パターン８９を上記した形状に形成するようにしている。したがって、第３実施形態では、その一例として、図１１（ａ）乃至図１１（ｅ）に示すように、配線パターン８９の×印で示される部分をレーザー等により切断することで、５種類の抵抗体、即ち、第１抵抗体２１ｍｐ、第２抵抗体２１ｍｑ、第３抵抗体２１ｍｒ、第４抵抗体２１ｍｓ及び第５抵抗体２１ｍｔを形成することが可能となる。   In the third embodiment, the wiring pattern 89 to be trimmed at the time of quality inspection in the manufacturing process is formed in the shape described above. Therefore, in the third embodiment, as an example, as shown in FIGS. 11A to 11E, five portions of the wiring pattern 89 indicated by a cross are cut by a laser or the like. The resistors, that is, the first resistor 21mp, the second resistor 21mq, the third resistor 21mr, the fourth resistor 21ms, and the fifth resistor 21mt can be formed.

ここで、外部接続用配線３５ａと第５部分２１ｍｅの境界点をＰ１とし、第１部分２１ｍａと本線部分２１ｃとの境界点をＰ２とし、第２部分２１ｍｂと本線部分２１ｃとの境界点をＰ３とし、第３部分２１ｍｃと本線部分２１ｃとの境界点をＰ４とし、第４部分２１ｍｄと本線部分２１ｃとの境界点をＰ５とし、第５部分２１ｍｅと本線部分２１ｃとの境界点をＰ６とした場合、点Ｐ１〜点Ｐ２に至る経路を有する第１抵抗体２１ｍｐの配線長は直線Ｌ２０であり、点Ｐ１〜点Ｐ３に至る経路を有する第２抵抗体２１ｍｑの配線長は直線Ｌ２１（＜直線Ｌ２０）であり、点Ｐ１〜点Ｐ４に至る経路を有する第３抵抗体２１ｍｒの配線長は直線Ｌ２２（＜直線Ｌ２１）であり、点Ｐ１〜点Ｐ５に至る経路を有する第４抵抗体２１ｍｓの配線長は直線Ｌ２３（＜直線Ｌ２２）であり、点Ｐ１〜点Ｐ６に至る経路を有する第５抵抗体２１ｍｔの配線長は直線Ｌ２４（＜直線Ｌ２３）である。   Here, the boundary point between the external connection wiring 35a and the fifth portion 21me is P1, the boundary point between the first portion 21ma and the main line portion 21c is P2, and the boundary point between the second portion 21mb and the main line portion 21c is P3. The boundary point between the third portion 21mc and the main line portion 21c is P4, the boundary point between the fourth portion 21md and the main line portion 21c is P5, and the boundary point between the fifth portion 21me and the main line portion 21c is P6. In this case, the wiring length of the first resistor 21mp having a path to the points P1 to P2 is a straight line L20, and the wiring length of the second resistor 21mq having a path to the points P1 to P3 is a straight line L21 (<straight line). L20), the wiring length of the third resistor 21mr having a path to the point P1 to the point P4 is a straight line L22 (<straight line L21), and the fourth resistor 21ms having a path to the point P1 to the point P5 Wiring length A linear L23 (<straight L22), the wiring length of the fifth resistor 21mt having a path from the point P1~ point P6 is linear L24 (<linearly L23).

このため、第１抵抗体２１ｍｐの抵抗値をＲ５１とした場合、第２抵抗体２１ｍｑの抵抗値はＲ５２（＜抵抗値Ｒ５１）であり、第３抵抗体２１ｍｒの抵抗値はＲ５３（＜抵抗値Ｒ５２）であり、第４抵抗体２１ｍｓの抵抗値はＲ５４（＜抵抗値Ｒ５３）であり、第５抵抗体２１ｍｔの抵抗値はＲ５５（＜抵抗値Ｒ５４）である。   Therefore, when the resistance value of the first resistor 21mp is R51, the resistance value of the second resistor 21mq is R52 (<resistance value R51), and the resistance value of the third resistor 21mr is R53 (<resistance value). R52), the resistance value of the fourth resistor 21ms is R54 (<resistance value R53), and the resistance value of the fifth resistor 21mt is R55 (<resistance value R54).

よって、第３実施形態では、その製造過程における品質検査時に、ＦＰＣ４０側から一対の外部接続用配線３５ａ及び３５ｂを通じてドライバＩＣ３３内のレシーバ３３ａに適正な差動信号Ｓｉｇ１及びＳｉｇ２を出力するために配線パターン８９の抵抗値を増加させる必要がある場合、図１１（ａ）乃至図１１（ｅ）に示す、第１部分２１ｍａ、第２部分２１ｍｂ、第３部分２１ｍｃ、第４部分２１ｍｄ及び第５部分２１ｍｅの上記した部分を切断（トリミング）することにより、容易に高精度の終端抵抗体５４を作製することができる。なお、このとき、トリミングされないで残存している抵抗体の一部分をレーザー等を用いて除去することにより、さらなる終端抵抗体５４の微調整（抵抗値の合わせ込み）を行うこともできる。また、終端抵抗体５４の抵抗値をそのまま代えなくてもよい場合には、勿論、配線パターン８９に対してトリミングを実施する必要はない。   Therefore, in the third embodiment, wiring is performed to output appropriate differential signals Sig1 and Sig2 from the FPC 40 side to the receiver 33a in the driver IC 33 through the pair of external connection wirings 35a and 35b during the quality inspection in the manufacturing process. When it is necessary to increase the resistance value of the pattern 89, the first portion 21ma, the second portion 21mb, the third portion 21mc, the fourth portion 21md, and the fifth portion shown in FIGS. 11 (a) to 11 (e). By cutting (trimming) the above-mentioned portion of 21me, a highly accurate termination resistor 54 can be easily manufactured. At this time, by further removing a part of the resistor that remains without being trimmed by using a laser or the like, the terminal resistor 54 can be further finely adjusted (resistance value is adjusted). Further, when the resistance value of the termination resistor 54 does not have to be changed, the wiring pattern 89 need not be trimmed.

これにより、液晶の駆動時に、ＦＰＣ４０側から一対の外部接続用配線３５ａ及び３５ｂを介してドライバＩＣ３３内のレシーバ３３ａ側へ適正な差動信号Ｓｉｇ１及びＳｉｇ２を出力することが可能となる。なお、第３実施形態に係るその他の作用効果等は、上記した第１実施形態と同様であり、その説明は省略する。   Accordingly, when the liquid crystal is driven, appropriate differential signals Sig1 and Sig2 can be output from the FPC 40 side to the receiver 33a side in the driver IC 33 via the pair of external connection wirings 35a and 35b. In addition, the other effect which concerns on 3rd Embodiment is the same as that of above-mentioned 1st Embodiment, The description is abbreviate | omitted.

なお、第３実施形態では、トリミングすることにより作製される抵抗体の配線パターンは上述したものに限られない。即ち、第３実施形態では、トリミング時に、必要に応じて配線パターン８９の切断する箇所を上記した箇所以外の箇所に変更し、若しくはその切断箇所の増減を変えることで配線長の異なる複数の経路を有する様々な抵抗体のパターンを作製できる。但し、ここでは、紙面の都合上、その抵抗体の全てのパターンについての説明をするのは困難であるため、その説明は省略する。   In the third embodiment, the wiring pattern of the resistor manufactured by trimming is not limited to the above. That is, in the third embodiment, a plurality of routes having different wiring lengths can be obtained by changing the portion to be cut of the wiring pattern 89 to a portion other than the above-described portion or changing the increase / decrease of the cutting portion at the time of trimming. Various resistor patterns having the above can be produced. However, here, it is difficult to describe all the patterns of the resistor due to space limitations, and thus description thereof is omitted.

［変形例］
なお、上記では、終端抵抗体を作製するための配線パターンとして上記した第１乃至第３実施形態の構成例を挙げたが、これらの構成はあくまで一例であり、終端抵抗体を作製するための配線パターンは、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。 [Modification]
In the above description, the configuration examples of the first to third embodiments described above are given as the wiring patterns for manufacturing the termination resistor. However, these configurations are merely examples, and the configuration for manufacturing the termination resistor is described. The wiring pattern can be variously modified without departing from the spirit of the present invention.

また、上記の各実施形態では、一対の外部接続用配線３５ａ及び３５ｂの間に配線パターンを設けてその適当な部分を切断することにより高精度の終端抵抗体を作製するようにしたが、これに限らず、本発明では、一対の外部接続用配線３５ａ及び３５ｂの間に配線パターンを設けてその適当な部分を切断することなく、その端部をレーザーで除去することにより、高精度の終端抵抗体を作製するようにしても構わない。   In each of the above embodiments, a high-accuracy termination resistor is manufactured by providing a wiring pattern between the pair of external connection wires 35a and 35b and cutting an appropriate portion thereof. However, in the present invention, a high-accuracy termination is achieved by providing a wiring pattern between the pair of external connection wires 35a and 35b and removing the end portion with a laser without cutting an appropriate portion thereof. You may make it produce a resistor.

また、上記の各実施形態では、透過型の液晶装置に本発明を適用することとしたが、これに限らず、反射型又は半透過反射型の液晶装置に本発明を適用するようにしても構わない。また、上記の各実施形態及び変形例では、ＴＦＤ素子やＴＦＴ素子などのスイッチング素子を有するアクティブマトリクス方式の液晶装置に本発明を適用したが、これに限らず、スイッチング素子を有しない、いわゆる単純マトリクス方式の液晶装置に本発明を適用するようにしても構わない。   In each of the above embodiments, the present invention is applied to a transmissive liquid crystal device. However, the present invention is not limited to this, and the present invention may be applied to a reflective or transflective liquid crystal device. I do not care. In each of the above-described embodiments and modifications, the present invention is applied to an active matrix liquid crystal device having switching elements such as TFD elements and TFT elements. The present invention may be applied to a matrix type liquid crystal device.

また、上記の実施形態では、スイッチング素子としてＴＦＤ素子２７を用いた例について説明したが、本発明の適用はこれには限定されない。即ち、本発明は、ＴＦＤ素子２７の代わりに、スイッチング素子の他の例としてのアモルファスＴＦＴ（Thin Film Transistor）素子などの三端子素子を用いることも可能である。図１２に、アモルファスＴＦＴ素子の断面図を示す。   In the above embodiment, the example using the TFD element 27 as the switching element has been described. However, the application of the present invention is not limited to this. That is, the present invention can use a three-terminal element such as an amorphous TFT (Thin Film Transistor) element as another example of the switching element instead of the TFD element 27. FIG. 12 shows a cross-sectional view of the amorphous TFT element.

図１２おいて、ＴＦＴ素子４５は、図示しないゲート線から分岐したゲート電極４０１の上に、それを覆うようにゲート絶縁膜４０２が設けられている。ゲート絶縁膜４０２の上には、ゲート電極４０１に重なるようにａ−Ｓｉ層４０３が設けられている。ａ−Ｓｉ層４０３の上には、２つに分断されたｎ＋−ａ−Ｓｉ層４０６ａ、４０６ｂが設けられている。さらに、ｎ＋−ａ−Ｓｉ層４０６ａの上には図示しないソース線から分岐したソース電極４０７が設けられ、ｎ＋−ａ−Ｓｉ層４０６ｂの上にはドレイン電極４０８が設けられている。ドレイン電極４０８の一部は、画素電極１０の一部と重なり合っており、その両者は電気的に接続されている。なお、かかるアモルファスＴＦＴ素子が適用される素子基板は、既知の各種の構成を採用することができる。   In FIG. 12, the TFT element 45 is provided with a gate insulating film 402 on a gate electrode 401 branched from a gate line (not shown) so as to cover it. An a-Si layer 403 is provided on the gate insulating film 402 so as to overlap the gate electrode 401. On the a-Si layer 403, n + -a-Si layers 406a and 406b divided into two are provided. Further, a source electrode 407 branched from a source line (not shown) is provided on the n + -a-Si layer 406a, and a drain electrode 408 is provided on the n + -a-Si layer 406b. A part of the drain electrode 408 overlaps with a part of the pixel electrode 10, and both of them are electrically connected. Note that various known structures can be adopted for an element substrate to which such an amorphous TFT element is applied.

［液晶装置の製造方法］
次に、図１３乃至図１６を参照して、本発明の上記第１乃至第３実施形態の液晶装置１００の製造方法について説明する。なお、第１乃至第３実施形態は略同様の構成なので、以下では、図５に示される上記した第１実施形態に係る他の構成例の製造方法を中心に説明すると共に、当該他の構成例と特に異なる点などについては補足的に説明する。 [Method of manufacturing liquid crystal device]
Next, a method for manufacturing the liquid crystal device 100 according to the first to third embodiments of the present invention will be described with reference to FIGS. Since the first to third embodiments have substantially the same configuration, the following description will focus on the manufacturing method of the other configuration example according to the first embodiment shown in FIG. Points that are particularly different from the examples will be described supplementarily.

図１３は、本発明の第１実施形態に係る他の構成例についての製造方法を示すフローチャートである。図１４は、図１３における工程Ｓ１に対応する素子基板の製造方法を示すフローチャートである。図１５及び図１６は、図１４における工程Ｐ１〜Ｐ４に対応する工程図を示す。なお、図１５（ａ）及び（ｂ）並びに図１６（ａ）において、二点差線で囲まれる領域３３ｘはドライバＩＣ３３が実装される領域を示している。   FIG. 13 is a flowchart showing a manufacturing method for another configuration example according to the first embodiment of the present invention. FIG. 14 is a flowchart showing a method for manufacturing an element substrate corresponding to step S1 in FIG. 15 and 16 show process diagrams corresponding to the processes P1 to P4 in FIG. In FIGS. 15A and 15B and FIG. 16A, a region 33x surrounded by a two-dot chain line indicates a region where the driver IC 33 is mounted.

まず、素子基板を作製する（工程Ｓ１）。かかる素子基板は工程Ｐ１〜Ｐ５を経ることにより作製される。まず、外部接続用配線３５の要素である第１導電層のパターニングを実行する（工程Ｐ１）。   First, an element substrate is manufactured (step S1). Such an element substrate is manufactured through steps P1 to P5. First, patterning of the first conductive layer that is an element of the external connection wiring 35 is performed (step P1).

具体的には、図１５（ａ）に示すように、ガラスなどの絶縁性を有する材料により形成された下側基板１の張り出し領域３６上に、ＣｒやＡｌなどの金属単体、或いはＡｌＭｏなどの金属化合物などよりなる金属膜を所定の厚さに積層し、その後、その金属膜を同図の形状にパターニングする。これにより、外部接続用配線３５ａが形成されるべき領域３５ａｘに直線状の形状をなす第１導電層２１が形成される。また、外部接続用配線３５ｂが形成されるべき領域３５ｂｘには、本線部分２１ｃ、第１部分２１ｄ、第２部分２１ｅ、第３部分２１ｆ、第４部分２１ｇ、第５部分２１ｈ及び第６部分２１ｉを含む第１導電層２１が形成される。ここで、本線部分２１ｃはＹ方向に延在するように形成される。また、第１部分２１ｄ、第２部分２１ｅ、第３部分２１ｆ、第４部分２１ｇ、第５部分２１ｈ及び第６部分２１ｉは、それぞれ、本線部分２１ｃから外部接続用配線３５ａが形成されるべき領域３５ａｘ側に略折れ曲がるように形成される。また、このとき、第１部分２１ｄの配線幅はｄ３に、第２部分２１ｅの配線幅はｄ４（＞ｄ３）に、第３部分２１ｆの配線幅はｄ５（＞ｄ４）に、第４部分２１ｇの配線幅はｄ６（＞ｄ５）に、第５部分２１ｈの配線幅はｄ７（＞ｄ６）に、第６部分２１ｉの配線幅はｄ８（＞ｄ７）に夫々設定される。ここで、配線幅ｄ３、配線幅ｄ４、配線幅ｄ５、配線幅ｄ６、配線幅ｄ７及び配線幅ｄ８は各々所望の関係に設定することができる。   Specifically, as shown in FIG. 15A, a single metal such as Cr or Al, or AlMo or the like is formed on the overhang region 36 of the lower substrate 1 formed of an insulating material such as glass. A metal film made of a metal compound or the like is laminated to a predetermined thickness, and then the metal film is patterned into the shape shown in FIG. Thus, the first conductive layer 21 having a linear shape is formed in the region 35ax where the external connection wiring 35a is to be formed. In addition, the main line portion 21c, the first portion 21d, the second portion 21e, the third portion 21f, the fourth portion 21g, the fifth portion 21h, and the sixth portion 21i are provided in the region 35bx where the external connection wiring 35b is to be formed. A first conductive layer 21 containing is formed. Here, the main line portion 21c is formed to extend in the Y direction. The first portion 21d, the second portion 21e, the third portion 21f, the fourth portion 21g, the fifth portion 21h, and the sixth portion 21i are regions where the external connection wiring 35a is to be formed from the main portion 21c. It is formed so as to be bent substantially toward the 35ax side. At this time, the wiring width of the first portion 21d is d3, the wiring width of the second portion 21e is d4 (> d3), the wiring width of the third portion 21f is d5 (> d4), and the fourth portion 21g. Is set to d6 (> d5), the fifth portion 21h is set to d7 (> d6), and the sixth portion 21i is set to d8 (> d7). Here, the wiring width d3, the wiring width d4, the wiring width d5, the wiring width d6, the wiring width d7, and the wiring width d8 can be set in a desired relationship.

また、かかる工程Ｐ１では、外部接続用配線３５の要素である第１導電層２１と同一の材料によって、図３等に示されるデータ線３２、引き回し配線３１、ＴＦＤ素子２７の要素である第２金属膜３１６及び３３６（ＴＦＴ素子４５の場合にはゲート電極４０１）なども同時に形成される（図示略）。   Further, in the process P 1, the data line 32, the routing wiring 31, and the second element that is the element of the TFD element 27 shown in FIG. Metal films 316 and 336 (gate electrode 401 in the case of TFT element 45) are also formed at the same time (not shown).

なお、かかる素子基板に、スイッチング素子としてＴＦＤ素子２７ではなくＴＦＴ素子４５を設ける場合には、下側基板１上及び外部接続用配線３５の要素である第１導電層２１上などにゲート絶縁膜４０２（層間絶縁膜）が積層されることになるので、この場合は、次工程である工程Ｐ２において、外部接続用配線３５の要素である第２導電層２０と、第１部分２１ｄ、第２部分２１ｅ、第３部分２１ｆ、第４部分２１ｇ、第５部分２１ｈ及び第６部分２１ｉとを電気的に接続させる必要があるため、フォトリソグラフィー技術などにより、それらの各要素の終端部分に、図１５（ｂ）に示すように、予め複数のコンタクトホール（開口）２１ｚを設けておく必要がある。   When the TFT substrate 45 is provided on the element substrate as the switching element instead of the TFD element 27, the gate insulating film is formed on the lower substrate 1 and the first conductive layer 21 that is an element of the external connection wiring 35. 402 (interlayer insulating film) is laminated. In this case, in the next step P2, the second conductive layer 20, which is an element of the external connection wiring 35, the first portion 21d, the second portion Since it is necessary to electrically connect the portion 21e, the third portion 21f, the fourth portion 21g, the fifth portion 21h, and the sixth portion 21i, a terminal portion of each of these elements is formed by a photolithography technique or the like. As shown in FIG. 15B, it is necessary to provide a plurality of contact holes (openings) 21z in advance.

次に、外部接続用配線３５の要素である第２導電層２０のパターニングを実行する（工程Ｐ２）。具体的には、図１６（ａ）に示すように、下側基板１上及び外部接続用配線３５の要素である第１導電層２１上にＩＴＯやＩＺＯなどの透明性を有する導電膜を所定の厚さに積層し、その後、その透明性を有する導電膜を同図の形状にパターニングする。これにより、外部接続用配線３５ａの要素である第１導電層２１上に、直線状の形状をなす第２導電層２０ｂが形成されると共に、当該第２導電層２０ｂから、外部接続用配線３５ｂの要素である第１導電層２１側に延在するように略矩形状の形状をなす第２導電層２０ｃ（第７抵抗体２０ｃ）が形成され、外部接続用配線３５ａが形成される。このとき、第２導電層２０ｃの一部と、第１部分２１ｄ、第２部分２１ｅ、第３部分２１ｆ、第４部分２１ｇ、第５部分２１ｈ及び第６部分２１ｉの各終端部付近とは電気的に接続される。また、外部接続用配線３５ｂの要素である第１導電層２１上に、直線状の形状をなす第２導電層２０が形成され、外部接続用配線３５ｂが形成される。好適な例では、外部接続用配線３５ａの要素である第２導電層２０ｃ（第７抵抗体２０ｃ）は、最終的に形成される終端抵抗体８６の全面積の過半数を占めるような面積を有するように形成するのが好ましい。   Next, patterning of the second conductive layer 20 which is an element of the external connection wiring 35 is performed (process P2). Specifically, as shown in FIG. 16A, a conductive film having transparency such as ITO or IZO is predetermined on the lower substrate 1 and the first conductive layer 21 which is an element of the external connection wiring 35. After that, the transparent conductive film is patterned into the shape shown in FIG. As a result, the second conductive layer 20b having a linear shape is formed on the first conductive layer 21 which is an element of the external connection wiring 35a, and the external connection wiring 35b is formed from the second conductive layer 20b. A second conductive layer 20c (seventh resistor 20c) having a substantially rectangular shape is formed so as to extend to the first conductive layer 21 side, which is an element, and an external connection wiring 35a is formed. At this time, a part of the second conductive layer 20c and the vicinity of the terminal portions of the first part 21d, the second part 21e, the third part 21f, the fourth part 21g, the fifth part 21h, and the sixth part 21i are electrically Connected. Further, the second conductive layer 20 having a linear shape is formed on the first conductive layer 21 which is an element of the external connection wiring 35b, and the external connection wiring 35b is formed. In a preferred example, the second conductive layer 20c (seventh resistor 20c), which is an element of the external connection wiring 35a, has an area that occupies a majority of the total area of the termination resistor 86 to be finally formed. It is preferable to form as follows.

こうして、シート抵抗値の異なる２種類以上の導電材料よりなる配線パターン８６が、下側基板１上であって、一対の外部接続用配線３５ａ及び３５ｂの間に、且つ、ドライバＩＣ３３の外形辺より外側へ露出したＡＣＦと接触しない位置に且つドライバＩＣ３３の近傍位置に設けられる。   Thus, the wiring pattern 86 made of two or more kinds of conductive materials having different sheet resistance values is formed on the lower substrate 1 between the pair of external connection wirings 35a and 35b and from the outer side of the driver IC 33. It is provided at a position not in contact with the ACF exposed to the outside and in the vicinity of the driver IC 33.

次に、ドライバＩＣ３３が実装されるべき領域３３ｘに、ＡＣＦ８０を介して、レシーバ３３ａを含むドライバＩＣ３３を実装すると共に、一対の外部接続用配線３５ａ及び３５ｂを含む外部接続用配線３５の他端側に、図示しないＡＣＦを介してＦＰＣ４０を取り付ける（工程Ｐ３）。これにより、一対の外部接続用配線３５ａ及び３５ｂの一端側はドライバＩＣ３３内のレシーバ３３ａと電気的に接続される一方、一対の外部接続用配線３５ａ及び３５ｂの他端側はＦＰＣ４０と電気的に接続される。これにより、ＦＰＣ４０側から、一対の外部接続用配線３５ａ及び３５ｂを介してドライバＩＣ３３内のレシーバ３３ａに差動信号Ｓｉｇ１及びＳｉｇ２を出力することが可能となる。   Next, the driver IC 33 including the receiver 33a is mounted via the ACF 80 in the region 33x where the driver IC 33 is to be mounted, and the other end side of the external connection wiring 35 including the pair of external connection wirings 35a and 35b. Then, the FPC 40 is attached via an ACF (not shown) (process P3). Thus, one end side of the pair of external connection wires 35a and 35b is electrically connected to the receiver 33a in the driver IC 33, while the other end side of the pair of external connection wires 35a and 35b is electrically connected to the FPC 40. Connected. As a result, the differential signals Sig1 and Sig2 can be output from the FPC 40 side to the receiver 33a in the driver IC 33 via the pair of external connection wires 35a and 35b.

次に、素子基板の品質検査の一部として、配線パターンのトリミングを実行する（工程Ｐ４）。具体的には、まず、ＦＰＣ４０側から一対の外部接続用配線３５ａ及び３５ｂを通じてドライバＩＣ３３内のレシーバ３３ａに差動信号Ｓｉｇ１及びＳｉｇ２を出力する。これにより、レシーバ３３ａが適正な差動信号Ｓｉｇ１及びＳｉｇ２を受信できている場合には、配線パターン８６のトリミング（切断等）を実施する必要はない。この場合、配線パターン８６が最終的な終端抵抗体５１（図６（ｂ）も参照）となる。   Next, as a part of the quality inspection of the element substrate, trimming of the wiring pattern is executed (process P4). Specifically, first, differential signals Sig1 and Sig2 are output from the FPC 40 side to the receiver 33a in the driver IC 33 through the pair of external connection wires 35a and 35b. Thereby, when the receiver 33a can receive appropriate differential signals Sig1 and Sig2, it is not necessary to perform trimming (cutting or the like) of the wiring pattern 86. In this case, the wiring pattern 86 becomes the final termination resistor 51 (see also FIG. 6B).

しかし、そうでない場合、即ち、配線パターン８６の抵抗値が小さいためにレシーバ３３ａが適正な差動信号Ｓｉｇ１及びＳｉｇ２を受信できず、その配線パターン８６の抵抗値を増加させる必要がある場合には、第１部分２１ｄ（第１抵抗体２１ｄ）、第２部分２１ｅ（第２抵抗体２１ｅ）、第３部分２１ｆ（第３抵抗体２１ｆ）、第４部分２１ｇ（第４抵抗体２１ｇ）、第５部分２１ｈ（第５抵抗体２１ｈ）及び第６部分２１ｉ（第６抵抗体２１ｉ）のうち、少なくとも１つ以上の抵抗体をレーザーやエッチング技術などを用いてトリミング（切断及び除去等）することにより、容易に、当該不具合を解消することが可能な高精度の終端抵抗体５１を作製することができる。   However, if this is not the case, that is, if the resistance value of the wiring pattern 86 is small, the receiver 33a cannot receive the appropriate differential signals Sig1 and Sig2, and the resistance value of the wiring pattern 86 needs to be increased. First part 21d (first resistor 21d), second part 21e (second resistor 21e), third part 21f (third resistor 21f), fourth part 21g (fourth resistor 21g), Trimming (cutting, removing, etc.) at least one resistor out of the five portions 21h (fifth resistor 21h) and the sixth portion 21i (sixth resistor 21i) using a laser or an etching technique. As a result, it is possible to easily manufacture the high-accuracy termination resistor 51 capable of eliminating the problem.

こうして作製された終端抵抗体５１は、図６に示すように、第７抵抗体２０ｃ（抵抗値Ｒ２）と、第１抵抗体２１ｄ、第２抵抗体２１ｅ、第３抵抗体２１ｆ、第４抵抗体２１ｇ、第５抵抗体２１ｈ及び第６抵抗体２１ｉのうち、少なくとも１以上の抵抗体（抵抗値Ｒ２ｘ）とを直列接続した構成を有する。   As shown in FIG. 6, the terminal resistor 51 thus manufactured includes a seventh resistor 20c (resistance value R2), a first resistor 21d, a second resistor 21e, a third resistor 21f, and a fourth resistor. Of the body 21g, the fifth resistor 21h, and the sixth resistor 21i, at least one resistor (resistance value R2x) is connected in series.

これにより、ＦＰＣ４０側から、一対の外部接続用配線３５ａ及び３５ｂを介してレシーバ３３ａに適正な差動信号Ｓｉｇ１及びＳｉｇ２を確実に出力することが可能となる。   This makes it possible to reliably output appropriate differential signals Sig1 and Sig2 from the FPC 40 side to the receiver 33a via the pair of external connection wirings 35a and 35b.

次に、位相差板１１やバックライト１５などの他の構成要素の取付け等を行う（工程Ｐ５）。こうして、上記した第１実施形態の他の構成例に係る素子基板が作製される。また、上記同様の方法により、上記した第１実施形態の他の構成例に係る素子基板以外の、上記した各種実施形態に係る素子基板を作製することができる（図示略）。   Next, other components such as the phase difference plate 11 and the backlight 15 are attached (step P5). Thus, an element substrate according to another configuration example of the first embodiment described above is manufactured. In addition, by the same method as described above, the element substrates according to the above-described various embodiments other than the element substrate according to the other configuration example of the first embodiment described above can be manufactured (not illustrated).

次に、図１３に戻り、図２及び図４に示されるカラーフィルタ基板９２を周知の方法によって作製する（工程Ｓ２）。次に、上記の素子基板と、カラーフィルタ基板９２とをシール材３を介して貼り合わせ、そのシール材３の内側に液晶の封入等を行う。こうして、本発明の上記第１乃至第３実施形態の液晶装置１００が作製される。   Next, returning to FIG. 13, the color filter substrate 92 shown in FIGS. 2 and 4 is manufactured by a known method (step S2). Next, the element substrate and the color filter substrate 92 are bonded to each other through the sealing material 3, and liquid crystal is sealed inside the sealing material 3. Thus, the liquid crystal device 100 of the first to third embodiments of the present invention is manufactured.

この液晶装置１００の製造方法によれば、終端抵抗体５１を、一対の外部接続用配線３５ａ及び３５ｂと同一の工程で且つ同一の材料により形成するようにしている。よって、終端抵抗体５１を作製するための独立の工程を設けなくて済み、工程が増加するのを防止できる。但し、トリミングを実施して高精度の終端抵抗体５１を作製する必要がある場合には、勿論、その分だけ工程は増加することになる。   According to the method for manufacturing the liquid crystal device 100, the termination resistor 51 is formed in the same process and with the same material as the pair of external connection wires 35a and 35b. Therefore, it is not necessary to provide an independent process for manufacturing the termination resistor 51, and the number of processes can be prevented from increasing. However, if it is necessary to perform trimming to produce the high-accuracy termination resistor 51, of course, the number of steps increases accordingly.

［電子機器］
次に、本発明に係る第１乃至第３実施形態の液晶装置１００を電子機器の表示装置として用いる場合の実施形態について説明する。 [Electronics]
Next, an embodiment in which the liquid crystal device 100 of the first to third embodiments according to the present invention is used as a display device of an electronic apparatus will be described.

図１７は、本実施形態の全体構成を示す概略構成図である。ここに示す電子機器は、上記の液晶装置１００と、これを制御する制御手段４１０とを有する。ここでは、液晶装置１００を、パネル構造体４０３と、半導体ＩＣなどで構成される駆動回路４０２とに概念的に分けて描いてある。また、制御手段４１０は、表示情報出力源４１１と、表示情報処理回路４１２と、電源回路４１３と、タイミングジェネレータ４１４と、を有する。   FIG. 17 is a schematic configuration diagram showing the overall configuration of the present embodiment. The electronic apparatus shown here includes the liquid crystal device 100 and a control unit 410 that controls the liquid crystal device 100. Here, the liquid crystal device 100 is conceptually divided into a panel structure 403 and a drive circuit 402 formed of a semiconductor IC or the like. Further, the control means 410 includes a display information output source 411, a display information processing circuit 412, a power supply circuit 413, and a timing generator 414.

表示情報出力源４１１は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などからなるメモリと、磁気記録ディスクや光記録ディスクなどからなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ４１４によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号などの形で表示情報を表示情報処理回路４１２に供給するように構成されている。   The display information output source 411 includes a memory such as a ROM (Read Only Memory) or a RAM (Random Access Memory), a storage unit such as a magnetic recording disk or an optical recording disk, and a tuning circuit that tunes and outputs a digital image signal. The display information is supplied to the display information processing circuit 412 in the form of an image signal of a predetermined format based on various clock signals generated by the timing generator 414.

表示情報処理回路４１２は、シリアル−パラレル変換回路、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路などの周知の各種回路を備え、入力した表示情報の処理を実行して、その画像情報をクロック信号ＣＬＫとともに駆動回路４０２へ供給する。駆動回路４０２は、走査線駆動回路、データ線駆動回路及び検査回路を含む。また、電源回路４１３は、上述の各構成要素にそれぞれ所定の電圧を供給する。   The display information processing circuit 412 includes various well-known circuits such as a serial-parallel conversion circuit, an amplification / inversion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit, and executes processing of input display information to obtain image information. Are supplied to the drive circuit 402 together with the clock signal CLK. The driving circuit 402 includes a scanning line driving circuit, a data line driving circuit, and an inspection circuit. The power supply circuit 413 supplies a predetermined voltage to each of the above-described components.

次に、本発明の第１乃至第３実施形態に係る液晶装置１００を適用可能な電子機器の具体例について図１８を参照して説明する。   Next, specific examples of electronic devices to which the liquid crystal device 100 according to the first to third embodiments of the present invention can be applied will be described with reference to FIG.

まず、本発明の第１乃至第３実施形態に係る液晶装置１００を、可搬型のパーソナルコンピュータ（いわゆるノート型パソコン）の表示部に適用した例について説明する。図１８（ａ）は、このパーソナルコンピュータの構成を示す斜視図である。同図に示すように、パーソナルコンピュータ７１０は、キーボード７１１を備えた本体部７１２と、本発明に係る液晶装置をパネルとして適用した表示部７１３とを備えている。   First, an example in which the liquid crystal device 100 according to the first to third embodiments of the present invention is applied to a display unit of a portable personal computer (so-called notebook personal computer) will be described. FIG. 18A is a perspective view showing the configuration of this personal computer. As shown in the figure, the personal computer 710 includes a main body 712 having a keyboard 711 and a display 713 to which the liquid crystal device according to the present invention is applied as a panel.

続いて、本発明の第１乃至第３実施形態に係る液晶装置１００を、携帯電話機の表示部に適用した例について説明する。図１８（ｂ）は、この携帯電話機の構成を示す斜視図である。同図に示すように、携帯電話機７２０は、複数の操作ボタン７２１のほか、受話口７２２、送話口７２３とともに、本発明の第１乃至第３実施形態に係る液晶装置を適用した表示部７２４を備える。   Next, an example in which the liquid crystal device 100 according to the first to third embodiments of the present invention is applied to a display unit of a mobile phone will be described. FIG. 18B is a perspective view showing the configuration of this mobile phone. As shown in the figure, a mobile phone 720 includes a plurality of operation buttons 721, a receiver 722, a transmitter 723, and a display unit 724 to which the liquid crystal device according to the first to third embodiments of the present invention is applied. Is provided.

なお、本発明の第１乃至第３実施形態に係る液晶装置１００を適用可能な電子機器としては、図１８（ａ）に示したパーソナルコンピュータや、図１８（ｂ）に示した携帯電話機の他にも、液晶テレビ、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラなどが挙げられる。   Note that examples of the electronic apparatus to which the liquid crystal device 100 according to the first to third embodiments of the present invention can be applied include the personal computer shown in FIG. 18A and the mobile phone shown in FIG. In addition, liquid crystal televisions, viewfinder type / direct monitor type video tape recorders, car navigation devices, pagers, electronic notebooks, calculators, word processors, workstations, videophones, POS terminals, digital still cameras, and the like can be cited.

本発明の第１実施形態に係る液晶装置の構成を模式的に示す平面図。1 is a plan view schematically showing the configuration of a liquid crystal device according to a first embodiment of the present invention. 図１の切断線Ａ−Ａ’に沿った断面図。FIG. 2 is a cross-sectional view taken along a cutting line A-A ′ in FIG. 1. 第１実施形態に係る素子基板の構成を示す平面図。The top view which shows the structure of the element substrate which concerns on 1st Embodiment. 第１実施形態に係るカラーフィルタ基板の構成を示す平面図。FIG. 3 is a plan view showing a configuration of a color filter substrate according to the first embodiment. 第１実施形態に係る素子基板のドライバＩＣ付近の部分拡大平面図等を示す。FIG. 3 shows a partially enlarged plan view and the like in the vicinity of a driver IC of an element substrate according to the first embodiment. 第１実施形態の他の構成例のドライバＩＣ付近の部分拡大平面図等を示す。The partial enlarged plan view etc. of the driver IC vicinity of the other structural example of 1st Embodiment are shown. 第２実施形態に係る素子基板のドライバＩＣ付近の部分拡大平面図等を示す。A partially enlarged plan view and the like in the vicinity of a driver IC of an element substrate according to a second embodiment are shown. 第２実施形態の他の構成例のドライバＩＣ付近の部分拡大平面図等を示す。The partial enlarged plan view etc. of the driver IC vicinity of the other structural example of 2nd Embodiment are shown. 第２実施形態の他の構成例に係る終端抵抗体の一例を示す部分拡大平面図。The partial enlarged plan view which shows an example of the termination resistor which concerns on the other structural example of 2nd Embodiment. 第３実施形態の素子基板のドライバＩＣ付近の部分拡大平面図等を示す。A partially enlarged plan view and the like in the vicinity of a driver IC of an element substrate according to a third embodiment are shown. 第３実施形態に係る終端抵抗体の一例を示す部分拡大平面図。The partial enlarged plan view which shows an example of the termination resistor which concerns on 3rd Embodiment. 本発明に適用可能なＴＦＴ素子の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the TFT element applicable to this invention. 本発明の液晶装置の製造方法を示すフローチャート。4 is a flowchart showing a method for manufacturing a liquid crystal device of the present invention. 本発明の素子基板の製造方法を示すフローチャート。The flowchart which shows the manufacturing method of the element substrate of this invention. 本発明の素子基板のドライバＩＣ付近の各製造工程を示す部分拡大平面図。The partial enlarged plan view which shows each manufacturing process of the driver IC vicinity of the element substrate of this invention. 本発明の素子基板のドライバＩＣ付近の各製造工程を示す部分拡大平面図。The partial enlarged plan view which shows each manufacturing process of the driver IC vicinity of the element substrate of this invention. 本発明の液晶装置を適用した電子機器の回路ブロック図。4 is a circuit block diagram of an electronic apparatus to which the liquid crystal device of the invention is applied. 本発明の液晶装置を適用した電子機器の例。6 illustrates an example of an electronic device to which the liquid crystal device of the invention is applied.

符号の説明Explanation of symbols

２０ 第２導電層、 ２１ 第１導電層、 ２７ ＴＦＤ素子、 ３３ ドライバＩＣ、 ３３ａ レシーバ、 ３５ 外部接続用配線、 ３６ 張り出し領域、 ４０ ＦＰＣ、 ４５ ＴＦＴ素子、 ８５、８６、８７、８８、８９、２１ｋ、２１Ｌ 配線パターン、 ８０ ＡＣＦ、 ９１ 素子基板、 ９２ カラーフィルタ基板、 １００ 液晶装置。
20 Second conductive layer, 21 First conductive layer, 27 TFD element, 33 Driver IC, 33a Receiver, 35 External connection wiring, 36 Overhang area, 40 FPC, 45 TFT element, 85, 86, 87, 88, 89, 21k, 21L wiring pattern, 80 ACF, 91 element substrate, 92 color filter substrate, 100 liquid crystal device.

Claims (14)

基板と、
前記基板上に形成された複数の配線と、
前記基板上に実装され前記複数の配線と電気的に接続されたＩＣと、を備え、
前記基板上において、前記複数の配線のうち少なくとも一対の前記配線の間には、前記少なくとも一対の前記配線と接続された抵抗体が設けられ、
前記抵抗体は、配線幅若しくは配線長の少なくともいずれか一方が異なる複数の経路を有することを特徴とする電気光学装置。 A substrate,
A plurality of wirings formed on the substrate;
An IC mounted on the substrate and electrically connected to the plurality of wirings,
On the substrate, a resistor connected to the at least one pair of wirings is provided between at least one pair of the plurality of wirings,
The electro-optical device, wherein the resistor has a plurality of paths having different wiring widths or wiring lengths. 前記抵抗体は、前記一対の前記配線のうち一方の前記配線と一体的に形成された第１抵抗体と、他方の前記配線と一体的に形成され、前記第１抵抗体に接続されてなる第２抵抗体とを含み、
前記第１抵抗体は、分岐して前記一方の配線と前記第２抵抗体との間の所定の２点間を結ぶ他の経路を備えることを特徴とする請求項１に記載の電気光学装置。 The resistor is formed integrally with one of the pair of wires and the other wire, and is connected to the first resistor. A second resistor,
The electro-optical device according to claim 1, wherein the first resistor includes another path that branches and connects two predetermined points between the one wiring and the second resistor. . 前記第１抵抗体の少なくとも一部は切断されていることを特徴とする請求項２に記載の電気光学装置。   The electro-optical device according to claim 2, wherein at least a part of the first resistor is cut. 前記抵抗体は、前記一対の前記配線のうち一方の前記配線と一体的に形成された第１抵抗体と、他方の前記配線と一体的に形成され、前記第１抵抗体に接続されてなる第２抵抗体とを含み、
前記第１抵抗体は、前記一方の配線から延びる複数の抵抗体と、当該複数の抵抗体及び前記第２抵抗体に接続されてなるとともに、前記複数の抵抗体の間に対応する位置に開口を備える抵抗体と、を備えることを特徴とする請求項１に記載の電気光学装置。 The resistor is formed integrally with one of the pair of wires and the other wire, and is connected to the first resistor. A second resistor,
The first resistor is connected to the plurality of resistors extending from the one wiring, the plurality of resistors, and the second resistor, and is opened at a position corresponding to the space between the plurality of resistors. The electro-optical device according to claim 1, further comprising: a resistor including: 前記複数の抵抗体及び前記開口を備える前記抵抗体の少なくとも一部は切断されていることを特徴とする請求項４に記載の電気光学装置。   The electro-optical device according to claim 4, wherein at least a part of the plurality of resistors and the resistor including the openings are cut. 前記抵抗体は、前記一対の前記配線のうち一方の前記配線と一体的に形成されてなるとともに、蛇行して複数箇所で前記一方の配線と接続されてなることを特徴とする請求項１に記載の電気光学装置。   2. The resistor according to claim 1, wherein the resistor is integrally formed with one of the pair of wirings and meanders and is connected to the one wiring at a plurality of locations. The electro-optical device described. 前記抵抗体の少なくとも一部は切断されていることを特徴とする請求項６に記載の電気光学装置。   The electro-optical device according to claim 6, wherein at least a part of the resistor is cut. 前記抵抗体は、前記ＩＣの近傍位置に設けられていることを特徴とする請求項１に記載の電気光学装置。   The electro-optical device according to claim 1, wherein the resistor is provided in a vicinity of the IC. 前記抵抗体は、前記ＩＣを異方性導電膜を介して前記基板上に実装したときに、前記ＩＣの外形辺より外側へ露出した前記異方性導電膜と接触しない位置に設けられていることを特徴とする請求項１に記載の電気光学装置。   The resistor is provided at a position where it does not come into contact with the anisotropic conductive film exposed to the outside from the outer side of the IC when the IC is mounted on the substrate via the anisotropic conductive film. The electro-optical device according to claim 1. 前記抵抗体は、前記一対の前記配線を通じて前記ＩＣへ伝送される信号の歪みを除去する終端抵抗体であることを特徴とする請求項１乃至９のいずれか一項に記載の電気光学装置。   The electro-optical device according to claim 1, wherein the resistor is a termination resistor that removes distortion of a signal transmitted to the IC through the pair of wirings. 前記一対の前記配線の一端側は前記ＩＣに接続されていると共に、前記一対の前記配線の他端側はフレキシブルプリント基板に接続されていることを特徴とする請求項１乃至１０のいずれか一項に記載の電気光学装置。   The one end side of the pair of wirings is connected to the IC, and the other end side of the pair of wirings is connected to a flexible printed circuit board. The electro-optical device according to Item. 前記一対の前記配線には、差動伝送方式に基づいて差動信号が入力されることを特徴とする請求項１乃至１１のいずれか一項に記載の電気光学装置。   The electro-optical device according to claim 1, wherein a differential signal is input to the pair of wirings based on a differential transmission method. 請求項１乃至１２のいずれか一項に記載の電気光学装置を表示部として備えることを特徴とする電子機器。   An electronic apparatus comprising the electro-optical device according to claim 1 as a display unit. 電気光学装置の製造方法であって、
基板上に、配線幅若しくは配線長の異なる複数の抵抗体、又は配線幅及び配線長の両方が異なる複数の抵抗体を含む複数の配線を形成する配線形成工程と、
前記基板上に、前記複数の配線と電気的に接続した状態でＩＣを実装するＩＣ実装工程と、を備え、
前記配線形成工程は、前記複数の抵抗体を前記複数の配線のうち少なくとも一対の前記配線の間に且つ当該一対の前記配線と一体的に形成し、
さらに前記複数の抵抗体のうち少なくとも１つ以上の前記抵抗体を切断する切断工程を備えることを特徴とする電気光学装置の製造方法。
A method for manufacturing an electro-optical device, comprising:
Forming a plurality of wirings including a plurality of resistors having different wiring widths or wiring lengths or a plurality of resistors having different wiring widths and wiring lengths on the substrate;
An IC mounting step of mounting an IC in a state of being electrically connected to the plurality of wirings on the substrate,
In the wiring formation step, the plurality of resistors are formed between at least a pair of the plurality of wirings and integrally with the pair of wirings,
The method of manufacturing an electro-optical device, further comprising a cutting step of cutting at least one of the plurality of resistors.
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