JP2007005840A - Method of manufacturing semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置および半導体集積回路装置の製造方法に関し、特に、銅を主導電層とする配線を、絶縁膜への溝形成、溝を埋め込む銅膜の形成およびＣＭＰ（Chemical Mechanical Polishing ）法を用いた研磨により形成する、いわゆるダマシン法に適用して有効な技術に関するものである。 The present invention relates to a semiconductor integrated circuit device and a method for manufacturing a semiconductor integrated circuit device, and more particularly, to a wiring having copper as a main conductive layer, forming a groove in an insulating film, forming a copper film filling the groove, and CMP (Chemical Mechanical Polishing) The present invention relates to a technique that is effective when applied to a so-called damascene method, which is formed by polishing using a method.
近年の半導体集積回路装置における配線の微細化に伴い、配線抵抗の増大、配線遅延の増加、これらに起因する半導体集積回路装置の性能が低下が問題になっている。特に高性能なロジックＬＳＩにおいては、その性能阻害要因として大きな問題を生じている。このため、たとえば１９９３ ＶＭＩＣ（VLSI Multilevel Interconnection Conference）予稿集、ｐ１５〜ｐ２１（非特許文献１）に記載されているように、絶縁膜に形成した配線溝に銅（Ｃｕ）を主導体層とする配線用金属を埋め込んだ後、配線溝外部の余分な金属を化学機械研磨法（ＣＭＰ法）を用いて除去することにより配線溝内に配線パターンを形成する方法が検討されている。 With the recent miniaturization of wiring in semiconductor integrated circuit devices, there has been a problem of increased wiring resistance, increased wiring delay, and reduced performance of the semiconductor integrated circuit device due to these. In particular, in a high-performance logic LSI, a great problem has arisen as a performance impediment factor. Therefore, for example, as described in the 1993 VMIC (VLSI Multilevel Interconnection Conference) Proceedings, p15 to p21 (Non-patent Document 1), copper (Cu) is used as the main conductor layer in the wiring groove formed in the insulating film. A method for forming a wiring pattern in a wiring groove by embedding a wiring metal and then removing excess metal outside the wiring groove using a chemical mechanical polishing method (CMP method) has been studied.
なお、特開平９−３０６９１５号公報（特許文献１）には、半導体基板上のシリコン酸化膜に配線溝を形成後、スパッタ法を用いて窒化チタン膜および銅膜を堆積し、リフローにより溝内に銅を充填し、その後ＣＭＰ法により溝以外の銅膜を除去し、さらに水素雰囲気中で熱処理を施す技術が記載されている。これにより銅配線中の欠陥を低減できるとしている。 In JP-A-9-306915 (Patent Document 1), after forming a wiring groove in a silicon oxide film on a semiconductor substrate, a titanium nitride film and a copper film are deposited by sputtering, and the inside of the groove is formed by reflow. A technique is described in which copper is filled in, and then a copper film other than the trench is removed by a CMP method, followed by heat treatment in a hydrogen atmosphere. As a result, defects in the copper wiring can be reduced.
また、特開平１０−５６０１４号公報（特許文献２）には、半導体基板上に形成された窒化チタン膜およびタングステン膜を有する被研磨材料をＣＭＰ法により研磨した後、その研磨された表面にハロゲン系混合ガスを用いたプラズマ処理を施す技術が記載されている。これにより、ＣＭＰ法に由来するマイクロスクラッチが形成されても配線ショートを生じないとしている。 Japanese Patent Application Laid-Open No. 10-56014 (Patent Document 2) discloses that a polishing material having a titanium nitride film and a tungsten film formed on a semiconductor substrate is polished by a CMP method, and then a halogen is formed on the polished surface. A technique for performing plasma treatment using a system mixed gas is described. As a result, even if a micro scratch derived from the CMP method is formed, no wiring short-circuit occurs.
また、特開平１０−５６０１４号公報（特許文献２）には、配線を形成したい下地上に感光性ＳＯＧ膜を形成し、このＳＯＧ膜に配線溝を形成し、窒化チタン膜、銅膜および銅チタン合金膜を形成し、ＣＭＰ法による研磨により配線溝内にのみ前記被膜を残し、さらにアンモニア雰囲気で加熱処理して銅チタン合金膜の表層部に窒化チタン膜を形成する技術が記載されている。
上記配線溝を形成した後にこれを埋め込む金属膜（たとえば銅膜）を形成し、配線溝以外の銅膜をＣＭＰ法により除去する配線形成法、いわゆるダマシン法による配線形成技術において、本発明者らは、以下に説明するような問題を認識した。 In the wiring formation technique by the so-called damascene method, in which the metal film (for example, copper film) for embedding the wiring groove is formed after the wiring groove is formed and the copper film other than the wiring groove is removed by the CMP method, the present inventors Recognized the problems described below.
すなわち、高性能のロジックＬＳＩへの適用を考慮した場合、配線抵抗の低減は重要な技術検討課題の一つである。そこで、発明者らは、配線を構成する金属として銅を検討している。銅は、その物性として他の金属（たとえばアルミニウム、タングステン）と比較して絶縁膜であるシリコン酸化膜中を拡散しやすいという性質を有する。よって、配線を覆うバリア膜の検討が重要である。配線溝内のバリア膜としては窒化チタン膜が検討されている。一方、配線上部を覆う被膜（キャップ膜）としてシリコン窒化膜が検討されている。これら配線溝に沿う窒化チタン膜と配線の上部をキャップするシリコン窒化膜とで銅を覆い、層間絶縁膜（シリコン酸化膜）への銅の拡散をブロックし、配線の信頼性を高めることが検討されている。 That is, when considering application to a high-performance logic LSI, reduction of wiring resistance is one of the important technical considerations. Therefore, the inventors have studied copper as a metal constituting the wiring. Copper has the property of being easily diffused in a silicon oxide film as an insulating film as compared with other metals (for example, aluminum and tungsten) as its physical properties. Therefore, it is important to examine a barrier film that covers the wiring. As a barrier film in the wiring trench, a titanium nitride film has been studied. On the other hand, a silicon nitride film has been studied as a film (cap film) covering the upper part of the wiring. A study of increasing the reliability of wiring by covering copper with a titanium nitride film along these wiring grooves and a silicon nitride film that caps the top of the wiring to block the diffusion of copper into the interlayer insulating film (silicon oxide film) Has been.
ところが、銅を配線材料に用いた場合、ＴＤＤＢ（Time Dependence on Dielectric Breakdown ）寿命が、他の金属材料（たとえばアルミニウム、タングステン）の場合と比較して著しく短いという問題が存在する。なお、ＴＤＤＢ試験とは、配線間の絶縁破壊強度を評価する加速試験方法の一種であり、通常使用環境より高い所定の温度での高電界下における絶縁破壊時間から、通常使用状態における絶縁破壊時間（寿命）を推定する試験方法である。ＴＤＤＢ寿命はこのＴＤＤＢ試験から推定される寿命である。ＴＤＤＢ寿命については後に詳述する。 However, when copper is used as a wiring material, there is a problem that the TDDB (Time Dependence on Dielectric Breakdown) life is significantly shorter than that of other metal materials (for example, aluminum, tungsten). The TDDB test is a kind of accelerated test method for evaluating the dielectric breakdown strength between wirings. From the dielectric breakdown time under a high electric field at a predetermined temperature higher than the normal use environment, the dielectric breakdown time in the normal use state. This is a test method for estimating (lifetime). The TDDB life is a life estimated from this TDDB test. The TDDB life will be described in detail later.
図５５は、銅配線、アルミニウム配線、タングステン配線のＴＤＤＢ特性を測定したデータを示すグラフである。縦軸にＴＤＤＢ寿命を横軸に電界強度を割り当てている。アルミニウム配線の特性（データＡ）およびタングステン配線の特性（データＢ）を外挿すると、電界強度が０．２ＭＶ／ｃｍ（通常使用状態）におけるＴＤＤＢ寿命は、本発明者らの開発目標である３×１０８ｓｅｃ（１０年）を優に越える。一方、銅配線の特性（データＣ）を外挿すると、１０年の開発目標に対してほとんどマージンのない状態であることがわかる。アルミニウム配線は被膜の堆積とフォトリソグラフィを用いたパターニングにより形成しているが、タングステン配線は銅配線と同様にダマシン法を用いて形成している。すなわち、銅配線とタングステン配線の相違は材料のみであり、構造上の相違はない。それにもかかわらずＴＤＤＢ特性の顕著な相違があることは、配線材料の相違に起因することが示唆される。なお、ここでのＴＤＤＢ特性は１４０℃の温度下で行ったデータを示している。 FIG. 55 is a graph showing data obtained by measuring TDDB characteristics of copper wiring, aluminum wiring, and tungsten wiring. The vertical axis indicates the TDDB life, and the horizontal axis indicates the electric field strength. Extrapolating the characteristics of the aluminum wiring (data A) and the tungsten wiring (data B), the TDDB life at an electric field strength of 0.2 MV / cm (normal use state) is the development target of the present inventors 3 × 10 8 sec (10 years) is well exceeded. On the other hand, extrapolating the copper wiring characteristics (data C) shows that there is almost no margin for the 10-year development goal. The aluminum wiring is formed by depositing a film and patterning using photolithography, while the tungsten wiring is formed using the damascene method in the same manner as the copper wiring. That is, the difference between the copper wiring and the tungsten wiring is only the material, and there is no structural difference. Nevertheless, it is suggested that there is a significant difference in TDDB characteristics due to the difference in wiring materials. Here, the TDDB characteristics indicate data performed at a temperature of 140 ° C.
このようなＴＤＤＢ寿命の劣化原因は、配線材料に適用された銅が周辺に拡散し、これが配線間の絶縁耐圧を低下させることによると一般には考えられるが、本発明者らの検討によれば、その銅は原子状の銅よりも、酸化銅あるいは銅シリサイドから供給されるイオン化銅が配線間の電位でドリフトし拡散する要因が支配的であると考えられる。また、銅の拡散経路は銅配線が形成された絶縁膜とキャップ膜との界面が支配的であると考えられる。すなわち、銅配線の表面に酸化銅あるいは銅シリサイドが形成され、これら銅の化合物から銅イオンが形成され、イオン化された銅が配線形成用絶縁膜とキャップ膜との界面に沿って配線間電界によりドリフトして拡散し、この拡散した銅原子がリーク電流を増加させる原因になると考えられる。そしてリーク電流の増加は熱ストレスを増加させ、最終的にリークパスで絶縁破壊が生じてＴＤＤＢ寿命に至ると考えられる。なお、この点のメカニズムは後に詳述する。 The cause of the deterioration of the TDDB life is generally considered that copper applied to the wiring material diffuses to the periphery, which lowers the withstand voltage between the wirings, but according to the study by the present inventors. The copper is considered to be dominated by the factor that ionized copper supplied from copper oxide or copper silicide drifts and diffuses at the potential between the wirings, rather than atomic copper. Further, it is considered that the interface between the insulating film on which the copper wiring is formed and the cap film is dominant in the copper diffusion path. That is, copper oxide or copper silicide is formed on the surface of the copper wiring, copper ions are formed from these copper compounds, and the ionized copper is caused by the electric field between the wirings along the interface between the wiring forming insulating film and the cap film. It is considered that the diffused copper atoms cause the leakage current to increase due to drift and diffusion. The increase in the leakage current increases the thermal stress, and it is considered that the dielectric breakdown is finally generated in the leakage path and the TDDB life is reached. The mechanism of this point will be described in detail later.
また、本発明者らの検討では、配線層を多層に形成した場合、上層配線の形成工程であるＣＭＰ工程において、下層配線とその上層に形成された絶縁膜（キャップ膜）との間に剥離が生ずる問題もある。 Further, according to the study by the present inventors, when the wiring layer is formed in multiple layers, peeling is performed between the lower layer wiring and the insulating film (cap film) formed in the upper layer in the CMP process which is the upper layer wiring forming process. There is also a problem that occurs.
さらに、銅配線上のキャップ膜としてシリコン窒化膜を用いると、銅とシリコン窒化膜との界面にシリサイド物が形成され、銅配線の抵抗が増加するという問題もある。 Further, when a silicon nitride film is used as a cap film on the copper wiring, there is a problem that a silicide is formed at the interface between the copper and the silicon nitride film and the resistance of the copper wiring is increased.
本発明の目的は、ダマシン法を用いて形成された銅配線の絶縁破壊耐性（信頼性）を向上することにある。 An object of the present invention is to improve dielectric breakdown resistance (reliability) of a copper wiring formed by using a damascene method.
また、本発明の目的は、配線層とキャップ膜との剥離の発生を抑制することにある。 Another object of the present invention is to suppress the occurrence of peeling between the wiring layer and the cap film.
さらに、本発明の目的は、キャップ膜にシリコン窒化膜を用いた場合の銅配線の抵抗値の増加を防止することにある。 Furthermore, an object of the present invention is to prevent an increase in the resistance value of the copper wiring when a silicon nitride film is used as the cap film.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
すなわち、本発明は、ＣＭＰ工程の後、配線上にキャップ膜（たとえばシリコン窒化膜）を形成する前に、配線およびそれが埋め込まれた層間絶縁膜（たとえばシリコン酸化膜）の表面を還元性プラズマで処理するものである。 That is, according to the present invention, after the CMP process, before forming a cap film (for example, a silicon nitride film) on the wiring, the surface of the wiring and the interlayer insulating film (for example, a silicon oxide film) in which the wiring is embedded is reduced plasma. Is to be processed.
これにより、配線および層間絶縁膜とキャップ絶縁膜との間の界面を連続的に形成でき、界面における密着性を改善してＴＤＤＢ寿命を著しく向上することができる。 As a result, the interface between the wiring and the interlayer insulating film and the cap insulating film can be continuously formed, the adhesion at the interface can be improved, and the TDDB life can be significantly improved.
以下、本発明の概要を列記して説明する。 Hereinafter, the outline of the present invention will be listed and described.
本発明の製造方法は、半導体基板の上層に第１絶縁膜（たとえばシリコン酸化膜）を形成し、第１絶縁膜に溝（配線溝）を形成する。その後第１導電膜（銅の拡散を防止するブロッキング膜、たとえば窒化チタン膜）、溝を埋め込む第２導電膜（銅膜）を順次形成し、第２導電膜および第１導電膜を研磨して溝内に配線を形成する。その後、第１絶縁膜および配線の表面を還元性雰囲気のプラズマにより処理する。さらに、第１絶縁膜および配線上に第２絶縁膜（キャップ絶縁膜、たとえばシリコン窒化膜）を堆積する。 In the manufacturing method of the present invention, a first insulating film (for example, a silicon oxide film) is formed on an upper layer of a semiconductor substrate, and a groove (wiring groove) is formed in the first insulating film. Thereafter, a first conductive film (blocking film for preventing copper diffusion, such as a titanium nitride film) and a second conductive film (copper film) for filling the groove are sequentially formed, and the second conductive film and the first conductive film are polished. A wiring is formed in the groove. Thereafter, the surfaces of the first insulating film and the wiring are treated with plasma in a reducing atmosphere. Further, a second insulating film (cap insulating film such as a silicon nitride film) is deposited on the first insulating film and the wiring.
ここで、還元性雰囲気のプラズマは、アンモニア（ＮＨ３）プラズマあるいは水素（Ｈ２）プラズマとすることができる。また、アンモニア（ＮＨ３）と希釈ガス（水素（Ｈ２）、窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガス）との混合ガスプラズマ、あるいは、水素（Ｈ２）と希釈ガス（アンモニア（ＮＨ３）、窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガス）との混合ガスプラズマとすることができる。なお、混合ガスに対するアンモニアあるいは水素の濃度は５％以上である。 Here, the reducing atmosphere plasma may be ammonia (NH 3 ) plasma or hydrogen (H 2 ) plasma. Also, a mixed gas plasma of ammonia (NH 3 ) and a diluent gas (single or plural gas selected from hydrogen (H 2 ), nitrogen (N 2 ), argon (Ar), helium (He)), or , A mixed gas plasma of hydrogen (H 2 ) and a diluent gas (single or plural gas selected from ammonia (NH 3 ), nitrogen (N 2 ), argon (Ar), helium (He)) Can do. The concentration of ammonia or hydrogen with respect to the mixed gas is 5% or more.
また、第１絶縁膜はシリコン酸化膜とし、第２導電膜は銅、第２絶縁膜はシリコン窒化膜とすることができる。なお、言うまでもないことであるが、銅は配線としての特性を損なわない範囲で合金要素や添加物、不純物を含むことを許容する。実施の形態で用いる高純度の銅は一般に４Ｎすなわち９９．９９％以上のものが用いられる。 The first insulating film can be a silicon oxide film, the second conductive film can be copper, and the second insulating film can be a silicon nitride film. Needless to say, copper allows alloy elements, additives, and impurities to be contained within a range that does not impair the characteristics of the wiring. The high-purity copper used in the embodiment is generally 4N, that is, 99.99% or more.
また、研磨工程の後、プラズマ処理前に第１絶縁膜および配線の表面を酸洗浄することができる。酸洗浄には、フッ化水素（ＨＦ）またはクエン酸（Ｃ（ＣＨ２ＣＯＯＨ）２（ＯＨ）（ＣＯＯＨ））の水溶液を用いることができる。 In addition, the surface of the first insulating film and the wiring can be acid cleaned after the polishing process and before the plasma treatment. For the acid cleaning, an aqueous solution of hydrogen fluoride (HF) or citric acid (C (CH 2 COOH) 2 (OH) (COOH)) can be used.
また、研磨工程には、砥粒フリーの化学機械研磨法を用いることができる。研磨は、砥粒フリー化学機械研磨を行う第１研磨、有砥粒化学機械研磨を行う第２研磨、および、第２導電膜に対して第１導電膜の選択比が５以上である化学機械研磨を行う第３研磨の３段階の化学機械研磨で行うことができる。 In addition, an abrasive-free chemical mechanical polishing method can be used for the polishing step. Polishing includes a first polishing for performing abrasive-free chemical mechanical polishing, a second polishing for performing abrasive-chemical chemical polishing, and a chemical machine having a first conductive film selection ratio of 5 or more with respect to the second conductive film. It can be performed by three-stage chemical mechanical polishing of the third polishing for polishing.
本発明の製造方法は、半導体基板の上層に第１絶縁膜を形成し、第１絶縁膜に溝を形成し、第１導電膜、溝を埋め込む第２導電膜を形成し、第２導電膜および第１導電膜を研磨して溝内に配線を形成し、第１絶縁膜および配線の表面にプラズマを用いて還元処理および窒化処理をし、第１絶縁膜および配線上に第２絶縁膜を堆積するものである。 In the manufacturing method of the present invention, a first insulating film is formed on an upper layer of a semiconductor substrate, a groove is formed in the first insulating film, a first conductive film, a second conductive film filling the groove is formed, and a second conductive film is formed. The first conductive film is polished to form a wiring in the groove, the surface of the first insulating film and the wiring is subjected to reduction treatment and nitridation treatment, and the second insulating film is formed on the first insulating film and the wiring. Is to be deposited.
この場合のプラズマは、アンモニア（ＮＨ３）またはアンモニアおよび水素（Ｈ２）と、窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガスとの混合ガスのプラズマである。 In this case, the plasma is a mixed gas of ammonia (NH 3 ) or ammonia and hydrogen (H 2 ) and a single gas or a plurality of gases selected from nitrogen (N 2 ), argon (Ar), and helium (He). Of plasma.
また、本発明の製造方法は、保護膜（パッシベーション膜）に含まれるシリコン酸化膜よりも誘電率の低い第１絶縁膜を形成し、第１絶縁膜に溝または孔を形成し、第１絶縁膜の露出面を還元性雰囲気のプラズマにより処理し、溝または孔の内壁を含む表面を覆う第１導電膜を堆積し、溝または孔を埋め込む第２導電膜を形成し、溝または孔以外の第２導電膜および第１導電膜を研磨により除去し、溝または孔内に導電部材を形成するものである。この場合の還元性雰囲気のプラズマも前記同様である。なお、第１絶縁膜上に第２絶縁膜を形成しても良い。 In the manufacturing method of the present invention, the first insulating film having a lower dielectric constant than the silicon oxide film included in the protective film (passivation film) is formed, and a groove or a hole is formed in the first insulating film. The exposed surface of the film is treated with plasma in a reducing atmosphere, a first conductive film that covers the surface including the inner wall of the groove or hole is deposited, and a second conductive film that fills the groove or hole is formed. The second conductive film and the first conductive film are removed by polishing, and a conductive member is formed in the groove or hole. The reducing atmosphere plasma in this case is the same as described above. Note that a second insulating film may be formed over the first insulating film.
本発明の半導体集積回路装置は、第１絶縁膜と、第１絶縁膜の溝内に埋め込んで形成された配線と、第１絶縁膜および配線上に形成された第２絶縁膜とをし、第１絶縁膜および配線と第２絶縁膜との界面には窒化膜が形成されているものである。この場合、第１絶縁膜はシリコン酸化膜であり、配線は銅であり、第２絶縁膜はシリコン窒化膜である。また、窒化膜は、その膜中の窒素濃度が、第１絶縁膜および配線側から第２絶縁膜側に進むに従って高くなるものである。 The semiconductor integrated circuit device of the present invention includes a first insulating film, a wiring formed by being embedded in a groove of the first insulating film, a first insulating film and a second insulating film formed on the wiring, A nitride film is formed at the interface between the first insulating film and wiring and the second insulating film. In this case, the first insulating film is a silicon oxide film, the wiring is copper, and the second insulating film is a silicon nitride film. Further, the nitride film has a nitrogen concentration that increases as it proceeds from the first insulating film and wiring side to the second insulating film side.
さらに、本発明の製造方法は、半導体基板の上層に第１絶縁膜を形成し、第１絶縁膜に溝を形成し、第１絶縁膜上に第１導電膜を堆積し、溝を埋め込む第２導電膜を形成し、第２導電膜および第１導電膜を研磨して溝内に配線を形成し、第１絶縁膜および配線の表面を還元性雰囲気のプラズマにより処理し、さらに、半導体基板を大気雰囲気に曝すことなく減圧または不活性状態を維持し、連続的に第１絶縁膜および配線上に第２絶縁膜を堆積するものである。 Furthermore, in the manufacturing method of the present invention, a first insulating film is formed on an upper layer of a semiconductor substrate, a groove is formed in the first insulating film, a first conductive film is deposited on the first insulating film, and the groove is embedded. 2 conductive films are formed, the second conductive film and the first conductive film are polished to form wirings in the grooves, the surfaces of the first insulating film and the wirings are treated with plasma in a reducing atmosphere, and a semiconductor substrate The second insulating film is continuously deposited on the first insulating film and the wiring while maintaining the reduced pressure or inactive state without exposing the film to the atmosphere.
本願に内示されたその他の発明の概要は以下のごとくである。 The outline | summary of the other invention shown in this application is as follows.
項１：（ａ）半導体基板の上層に第１絶縁膜を形成し、前記第１絶縁膜に溝を形成する工程、
（ｂ）前記第１絶縁膜上に第１導電膜を堆積し、前記溝を埋め込む第２導電膜を形成する工程、
（ｃ）前記溝以外の前記第１絶縁膜上の前記第２導電膜および第１導電膜を研磨により除去し、前記溝内に配線を形成する工程、
（ｄ）前記第１絶縁膜および配線の表面を還元性雰囲気のプラズマにより処理する工程、
（ｅ）前記プラズマ処理工程の終了後、前記第１絶縁膜および配線上に第２絶縁膜を堆積する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
Item 1: (a) a step of forming a first insulating film on an upper layer of a semiconductor substrate and forming a groove in the first insulating film;
(B) depositing a first conductive film on the first insulating film and forming a second conductive film filling the groove;
(C) removing the second conductive film and the first conductive film on the first insulating film other than the groove by polishing, and forming a wiring in the groove;
(D) treating the surfaces of the first insulating film and the wiring with plasma in a reducing atmosphere;
(E) a step of depositing a second insulating film on the first insulating film and the wiring after completion of the plasma processing step;
A method for manufacturing a semiconductor integrated circuit device, comprising:
項２：項１記載の半導体集積回路装置の製造方法であって、
前記還元性雰囲気のプラズマは、アンモニア（ＮＨ３）プラズマ、または、水素（Ｈ２）プラズマであることを特徴とする半導体集積回路装置の製造方法。
Item 2: A method of manufacturing a semiconductor integrated circuit device according to Item 1,
The method of manufacturing a semiconductor integrated circuit device, wherein the reducing atmosphere plasma is ammonia (NH 3 ) plasma or hydrogen (H 2 ) plasma.
項３：項１記載の半導体集積回路装置の製造方法であって、
前記還元性雰囲気のプラズマは、アンモニア（ＮＨ3 ）と希釈ガスとの混合ガスプラズマであり、
前記希釈ガスは、水素（Ｈ２）、窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガスであることを特徴とする半導体集積回路装置の製造方法。
Item 3: A method of manufacturing a semiconductor integrated circuit device according to Item 1,
The reducing atmosphere plasma is a mixed gas plasma of ammonia (NH3) and a dilution gas,
The method for manufacturing a semiconductor integrated circuit device, wherein the dilution gas is a single gas or a plurality of gases selected from hydrogen (H 2 ), nitrogen (N 2 ), argon (Ar), and helium (He). .
項４：項３記載の半導体集積回路装置の製造方法であって、
前記混合ガスに対するアンモニア（ＮＨ３）の濃度は５％以上であることを特徴とする半導体集積回路装置の製造方法。
Item 4: A method of manufacturing a semiconductor integrated circuit device according to Item 3,
A method of manufacturing a semiconductor integrated circuit device, wherein the concentration of ammonia (NH 3 ) with respect to the mixed gas is 5% or more.
項５：項１記載の半導体集積回路装置の製造方法であって、
前記還元性雰囲気のプラズマは、水素（Ｈ２）と希釈ガスとの混合ガスプラズマであり、
前記希釈ガスは、アンモニア（ＮＨ３）、窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガスであることを特徴とする半導体集積回路装置の製造方法。
Item 5: A method of manufacturing a semiconductor integrated circuit device according to Item 1,
The reducing atmosphere plasma is a mixed gas plasma of hydrogen (H 2 ) and a diluent gas,
The method for manufacturing a semiconductor integrated circuit device, wherein the dilution gas is a single gas or a plurality of gases selected from ammonia (NH 3 ), nitrogen (N 2 ), argon (Ar), and helium (He). .
項６：項５記載の半導体集積回路装置の製造方法であって、
前記混合ガスに対する水素（Ｈ２）の濃度は５％以上であることを特徴とする半導体集積回路装置の製造方法。
Item 6: A method of manufacturing a semiconductor integrated circuit device according to Item 5,
The method of manufacturing a semiconductor integrated circuit device, wherein a concentration of hydrogen (H 2 ) with respect to the mixed gas is 5% or more.
項７：項１記載の半導体集積回路装置の製造方法であって、
前記第１絶縁膜はシリコン酸化膜であり、
前記第２導電膜は銅からなることを特徴とする半導体集積回路装置の製造方法。
Item 7: A method of manufacturing a semiconductor integrated circuit device according to Item 1,
The first insulating film is a silicon oxide film;
The method of manufacturing a semiconductor integrated circuit device, wherein the second conductive film is made of copper.
項８：項７記載の半導体集積回路装置の製造方法であって、
前記第２絶縁膜はシリコン窒化膜であることを特徴とする半導体集積回路装置の製造方法。
Item 8: A method of manufacturing a semiconductor integrated circuit device according to Item 7,
The method of manufacturing a semiconductor integrated circuit device, wherein the second insulating film is a silicon nitride film.
項９：項８記載の半導体集積回路装置の製造方法であって、
前記還元性雰囲気のプラズマは、アンモニア（ＮＨ３）、水素（Ｈ２）、または、これらのガスと窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガスとの混合ガスのプラズマであることを特徴とする半導体集積回路装置の製造方法。
Item 9: A method of manufacturing a semiconductor integrated circuit device according to Item 8,
The reducing atmosphere plasma may be ammonia (NH 3 ), hydrogen (H 2 ), or one or more of these gases selected from nitrogen (N 2 ), argon (Ar), and helium (He). A method for manufacturing a semiconductor integrated circuit device, wherein the plasma is a mixed gas with a gas.
項１０：項９記載の半導体集積回路装置の製造方法であって、
前記銅は、９９．９９％以上の高純度であることを特徴とする半導体集積回路装置の製造方法。
Item 10: A method of manufacturing a semiconductor integrated circuit device according to Item 9,
The method for manufacturing a semiconductor integrated circuit device, wherein the copper has a high purity of 99.99% or more.
項１１：項１記載の半導体集積回路装置の製造方法であって、
前記（ｃ）工程と（ｄ）工程との間に、前記第１絶縁膜および配線の表面を酸洗浄する工程を有することを特徴とする半導体集積回路装置の製造方法。
Item 11: A method of manufacturing a semiconductor integrated circuit device according to Item 1,
A method of manufacturing a semiconductor integrated circuit device, comprising a step of acid cleaning the surfaces of the first insulating film and the wiring between the steps (c) and (d).
項１２：項１１記載の半導体集積回路装置の製造方法であって、
前記酸洗浄には、フッ化水素（ＨＦ）またはクエン酸（Ｃ（ＣＨ２ＣＯＯＨ）２（ＯＨ）（ＣＯＯＨ））の水溶液を用いることを特徴とする半導体集積回路装置の製造方法。
Item 12: A method of manufacturing a semiconductor integrated circuit device according to Item 11,
A method for manufacturing a semiconductor integrated circuit device, wherein an aqueous solution of hydrogen fluoride (HF) or citric acid (C (CH 2 COOH) 2 (OH) (COOH)) is used for the acid cleaning.
項１３：項１２記載の半導体集積回路装置の製造方法であって、
前記第１絶縁膜はシリコン酸化膜であり、前記第２導電膜は銅からなり、前記第２絶縁膜はシリコン窒化膜であることを特徴とする半導体集積回路装置の製造方法。
Item 13: A method of manufacturing a semiconductor integrated circuit device according to Item 12,
The method of manufacturing a semiconductor integrated circuit device, wherein the first insulating film is a silicon oxide film, the second conductive film is made of copper, and the second insulating film is a silicon nitride film.
項１４：項１３記載の半導体集積回路装置の製造方法であって、
前記還元性雰囲気のプラズマは、アンモニア（ＮＨ３）、水素（Ｈ２）、または、これらのガスと窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガスとの混合ガスのプラズマであることを特徴とする半導体集積回路装置の製造方法。
Item 14: A method of manufacturing a semiconductor integrated circuit device according to Item 13,
The reducing atmosphere plasma may be ammonia (NH 3 ), hydrogen (H 2 ), or one or more of these gases selected from nitrogen (N 2 ), argon (Ar), and helium (He). A method for manufacturing a semiconductor integrated circuit device, wherein the plasma is a mixed gas with a gas.
項１５：項１４記載の半導体集積回路装置の製造方法であって、
前記銅は、９９．９９％以上の高純度であることを特徴とする半導体集積回路装置の製造方法。
Item 15: A method of manufacturing a semiconductor integrated circuit device according to Item 14,
The method for manufacturing a semiconductor integrated circuit device, wherein the copper has a high purity of 99.99% or more.
項１６：項１記載の半導体集積回路装置の製造方法であって、
前記（ｃ）工程における研磨には、砥粒フリーの化学機械研磨法を用いることを特徴とする半導体集積回路装置の製造方法。
Item 16: A method of manufacturing a semiconductor integrated circuit device according to Item 1,
A polishing method in the step (c) uses an abrasive-free chemical mechanical polishing method.
項１７：項１６記載の半導体集積回路装置の製造方法であって、
前記（ｃ）工程における研磨は、砥粒フリー化学機械研磨を行う第１研磨、有砥粒化学機械研磨を行う第２研磨、および、前記第２導電膜に対して前記第１導電膜の選択比が５以上である化学機械研磨を行う第３研磨の３段階の化学機械研磨で行われることを特徴とする半導体集積回路装置の製造方法。
Item 17: A method of manufacturing a semiconductor integrated circuit device according to Item 16,
The polishing in the step (c) includes first polishing for performing abrasive-free chemical mechanical polishing, second polishing for performing abrasive-grain chemical mechanical polishing, and selection of the first conductive film with respect to the second conductive film. A method for manufacturing a semiconductor integrated circuit device, wherein the chemical mechanical polishing is performed in three stages of third polishing for performing chemical mechanical polishing with a ratio of 5 or more.
項１８：項１７記載の半導体集積回路装置の製造方法であって、
前記第１絶縁膜はシリコン酸化膜であり、前記第２導電膜は銅からなり、前記第２絶縁膜はシリコン窒化膜であることを特徴とする半導体集積回路装置の製造方法。
Item 18: A method of manufacturing a semiconductor integrated circuit device according to Item 17,
The method of manufacturing a semiconductor integrated circuit device, wherein the first insulating film is a silicon oxide film, the second conductive film is made of copper, and the second insulating film is a silicon nitride film.
項１９：項１８記載の半導体集積回路装置の製造方法であって、
前記還元性雰囲気のプラズマは、アンモニア（ＮＨ３）、水素（Ｈ２）、または、これらのガスと窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガスとの混合ガスのプラズマであることを特徴とする半導体集積回路装置の製造方法。
Item 19: A method of manufacturing a semiconductor integrated circuit device according to Item 18,
The reducing atmosphere plasma may be ammonia (NH 3 ), hydrogen (H 2 ), or one or more of these gases selected from nitrogen (N 2 ), argon (Ar), and helium (He). A method for manufacturing a semiconductor integrated circuit device, wherein the plasma is a mixed gas with a gas.
項２０：項１９記載の半導体集積回路装置の製造方法であって、
前記（ｃ）工程と（ｄ）工程との間に、前記第１絶縁膜および配線の表面をフッ化水素（ＨＦ）またはクエン酸（Ｃ（ＣＨ２ＣＯＯＨ）２（ＯＨ）（ＣＯＯＨ））の水溶液を用いて酸洗浄する工程を有することを特徴とする半導体集積回路装置の製造方法。
Item 20: A method of manufacturing a semiconductor integrated circuit device according to Item 19,
Between the step (c) and the step (d), the surfaces of the first insulating film and the wiring are made of hydrogen fluoride (HF) or citric acid (C (CH 2 COOH) 2 (OH) (COOH)). A method for manufacturing a semiconductor integrated circuit device, comprising a step of acid cleaning using an aqueous solution.
項２１：項２０記載の半導体集積回路装置の製造方法であって、
前記銅は、９９．９９％以上の高純度であることを特徴とする半導体集積回路装置の製造方法。
Item 21: A method of manufacturing a semiconductor integrated circuit device according to Item 20,
The method for manufacturing a semiconductor integrated circuit device, wherein the copper has a high purity of 99.99% or more.
項２２：（ａ）半導体基板の上層に第１絶縁膜を形成し、前記第１絶縁膜に溝を形成する工程、
（ｂ）前記第１絶縁膜上に第１導電膜を堆積し、前記溝を埋め込む第２導電膜を形成する工程、
（ｃ）前記溝以外の前記第１絶縁膜上の前記第２導電膜および第１導電膜を研磨により除去し、前記溝内に配線を形成する工程、
（ｄ）前記第１絶縁膜および配線の表面にプラズマを用いて還元処理および窒化処理を施す工程、
（ｅ）前記第１絶縁膜および配線上に第２絶縁膜を堆積する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
Item 22: (a) forming a first insulating film on an upper layer of a semiconductor substrate and forming a groove in the first insulating film;
(B) depositing a first conductive film on the first insulating film and forming a second conductive film filling the groove;
(C) removing the second conductive film and the first conductive film on the first insulating film other than the groove by polishing, and forming a wiring in the groove;
(D) performing a reduction treatment and a nitriding treatment using plasma on the surfaces of the first insulating film and the wiring;
(E) depositing a second insulating film on the first insulating film and the wiring;
A method for manufacturing a semiconductor integrated circuit device, comprising:
項２３：項２２記載の半導体集積回路装置の製造方法であって、
前記プラズマは、アンモニア（ＮＨ３）、またはアンモニアと希釈ガスとの混合ガスのプラズマであり、前記希釈ガスは、水素（Ｈ２）、窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガスであることを特徴とする半導体集積回路装置の製造方法。
Item 23: A method of manufacturing a semiconductor integrated circuit device according to Item 22,
The plasma is a plasma of ammonia (NH 3 ) or a mixed gas of ammonia and a diluent gas, and the diluent gas is hydrogen (H 2 ), nitrogen (N 2 ), argon (Ar), helium (He). A method of manufacturing a semiconductor integrated circuit device, wherein the gas is a single gas or a plurality of gases selected from the group consisting of:
項２４：半導体基板の上層に形成された第１絶縁膜と、前記第１絶縁膜よりさらに上層に形成された不純物の侵入を防止する保護膜と、を有する半導体集積回路装置の製造方法であって、
（ａ）前記保護膜に含まれるシリコン酸化膜の誘電率より低い誘電率を有する第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に溝または孔を形成する工程、
（ｃ）前記第１絶縁膜の露出面を還元性雰囲気のプラズマにより処理する工程、
（ｄ）前記溝または孔の内壁を含む表面を覆う第１導電膜を堆積し、前記溝または孔を埋め込む第２導電膜を形成する工程、
（ｅ）前記溝または孔以外の前記第２導電膜および第１導電膜を研磨により除去し、前記溝または孔内に導電部材を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
Item 24: A method for manufacturing a semiconductor integrated circuit device, comprising: a first insulating film formed on an upper layer of a semiconductor substrate; and a protective film formed on an upper layer of the first insulating film to prevent intrusion of impurities. And
(A) forming a first insulating film having a dielectric constant lower than that of the silicon oxide film included in the protective film;
(B) forming a groove or a hole in the first insulating film;
(C) treating the exposed surface of the first insulating film with plasma in a reducing atmosphere;
(D) depositing a first conductive film covering a surface including an inner wall of the groove or hole, and forming a second conductive film filling the groove or hole;
(E) removing the second conductive film and the first conductive film other than the groove or hole by polishing, and forming a conductive member in the groove or hole;
A method for manufacturing a semiconductor integrated circuit device, comprising:
項２５：項２４記載の半導体集積回路装置の製造方法であって、
前記還元性雰囲気のプラズマは、アンモニア（ＮＨ３）、水素（Ｈ２）、または、これらのガスと窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）から選択された単一または複数のガスとの混合ガスのプラズマであることを特徴とする半導体集積回路装置の製造方法。
Item 25: A method of manufacturing a semiconductor integrated circuit device according to Item 24,
The reducing atmosphere plasma may be ammonia (NH 3 ), hydrogen (H 2 ), or one or more of these gases selected from nitrogen (N 2 ), argon (Ar), and helium (He). A method for manufacturing a semiconductor integrated circuit device, wherein the plasma is a mixed gas with a gas.
項２６：項２５記載の半導体集積回路装置の製造方法であって、
前記第１絶縁膜の上面に第２絶縁膜を形成し、前記（ｂ）工程において前記第１および第２絶縁膜に溝または孔を形成し、前記（ｃ）工程において前記溝または孔の内壁に露出した前記第１絶縁膜の露出面を還元性雰囲気のプラズマにより処理することを特徴とする半導体集積回路装置の製造方法。
Item 26: A method of manufacturing a semiconductor integrated circuit device according to Item 25,
A second insulating film is formed on the upper surface of the first insulating film, grooves or holes are formed in the first and second insulating films in the step (b), and inner walls of the grooves or holes are formed in the step (c). A method of manufacturing a semiconductor integrated circuit device, comprising: treating an exposed surface of the first insulating film exposed to the surface with plasma in a reducing atmosphere.
項２７：半導体基板の上層に形成された第１絶縁膜と、前記第１絶縁膜の溝内に埋め込んで形成された配線と、前記第１絶縁膜および配線上に形成された第２絶縁膜とを有する半導体集積回路装置であって、
前記第１絶縁膜および配線と前記第２絶縁膜との界面には窒化膜が形成されていることを特徴とする半導体集積回路装置。
Item 27: A first insulating film formed in an upper layer of a semiconductor substrate, a wiring formed by being embedded in a groove of the first insulating film, and a second insulating film formed on the first insulating film and the wiring A semiconductor integrated circuit device comprising:
A semiconductor integrated circuit device, wherein a nitride film is formed at an interface between the first insulating film and wiring and the second insulating film.
項２８：項２７記載の半導体集積回路装置であって、
前記第１絶縁膜はシリコン酸化膜であり、前記配線は銅であり、前記第２絶縁膜はシリコン窒化膜であることを特徴とする半導体集積回路装置。
Item 28: The semiconductor integrated circuit device according to Item 27,
The semiconductor integrated circuit device according to claim 1, wherein the first insulating film is a silicon oxide film, the wiring is copper, and the second insulating film is a silicon nitride film.
項２９：項２８記載の半導体集積回路装置であって、
前記窒化膜は、その膜中の窒素濃度が、前記第１絶縁膜および配線側から前記第２絶縁膜側に進むに従って高くなることを特徴とする半導体集積回路装置。
Item 29: The semiconductor integrated circuit device according to Item 28,
The semiconductor integrated circuit device according to claim 1, wherein the nitride film has a nitrogen concentration that increases from the first insulating film and wiring side toward the second insulating film side.
項３０：項１記載の半導体集積回路装置の製造方法であって、
前記（ｄ）工程の終了後、前記半導体基板を大気雰囲気に曝すことなく減圧または不活性状態を維持し、前記第１絶縁膜および配線上に、前記（ｅ）工程の前記第２絶縁膜を連続的に堆積することを特徴とする半導体集積回路装置の製造方法。
Item 30: A method of manufacturing a semiconductor integrated circuit device according to Item 1,
After the completion of the step (d), the semiconductor substrate is maintained in a reduced pressure or inactive state without being exposed to an air atmosphere, and the second insulating film in the step (e) is formed on the first insulating film and the wiring. A method of manufacturing a semiconductor integrated circuit device, wherein the semiconductor integrated circuit device is continuously deposited.
以下、本願において、使用する用語の一般的意味について説明する。 Hereinafter, general meanings of terms used in the present application will be described.
ＴＤＤＢ寿命とは、所定の温度（たとえば１４０℃）の測定条件下で電極間に比較的高い電圧を加え、電圧印加から絶縁破壊までの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度（たとえば０．２ＭＶ／ｃｍ）に外挿して求めた時間（寿命）をいう。図５６は、本願のＴＤＤＢ寿命測定に使用した試料を示し、（ａ）は平面図、（ｂ）および（ｃ）は（ａ）におけるＢ−Ｂ’線断面およびＣ−Ｃ’線断面を各々示す。この試料は実際にはウェハのＴＥＧ（Test Equipment Group）領域に形成できる。図示するように一対の櫛形配線Ｌを第２配線層Ｍ２に形成し、最上層のパットＰ１，Ｐ２に各々接続する。この櫛形配線Ｌ間に電界が印加され電流が測定される。パットＰ１，Ｐ２は測定端子である。櫛形配線Ｌの配線幅、配線間隔、配線厚さは何れも０．５μｍである。また配線対向長は１．５８×１０５μｍとした。図５７は、測定の概要を示した概念図である。試料は測定ステージＳに保持され、パッドＰ１，Ｐ２間に電流電圧測定器（Ｉ／Ｖ測定器）を接続する。試料ステージＳはヒータＨで加熱され試料温度が１４０℃に調整される。図５８は電流電圧測定結果の一例である。試料温度１４０℃、電界強度５ＭＶ／ｃｍの場合を例示した。ＴＤＤＢ寿命測定には定電圧ストレス法と低電流ストレス法とがあるが、本願では絶縁膜に印加される平均電界が一定となる定電圧ストレス法を用いている。電圧印加の後、時間の経過とともに電流密度は減少し、その後急激な電流増加（絶縁破壊）が観測される。ここでは、リーク電流密度が１μＡ／ｃｍ２に達した時間をＴＤＤＢ寿命（５ＭＶ／ｃｍにおけるＴＤＤＢ寿命）とした。なお、本願において、ＴＤＤＢ寿命とは、特に言及しない限り０．２ＭＶ／ｃｍにおける破壊時間（寿命）をいうが、広義には所定の電界強度に言及したうえで破壊までの時間としてＴＤＤＢ寿命の語を用いる場合もある。また、特に言及しない限り、ＴＤＤＢ寿命は、試料温度１４０℃の場合をいう。なお、ＴＤＤＢ寿命は前記の櫛形配線Ｌで測定した場合をいうが、実際の配線間の破壊寿命を反映することはいうまでもない。 The TDDB life is a graph in which a relatively high voltage is applied between electrodes under measurement conditions of a predetermined temperature (for example, 140 ° C.), and the time from voltage application to dielectric breakdown is plotted against the applied electric field. The time (life) obtained by extrapolating from the graph to the actual electric field strength used (for example, 0.2 MV / cm). FIG. 56 shows a sample used for the TDDB lifetime measurement of the present application, in which (a) is a plan view, and (b) and (c) are a BB ′ line cross section and a CC ′ line cross section in (a), respectively. Show. This sample can actually be formed in a TEG (Test Equipment Group) region of the wafer. As shown in the drawing, a pair of comb-shaped wirings L is formed in the second wiring layer M2 and connected to the uppermost pads P1 and P2. An electric field is applied between the comb-shaped wires L, and a current is measured. The pads P1 and P2 are measurement terminals. The wiring width, the wiring interval, and the wiring thickness of the comb-shaped wiring L are all 0.5 μm. The wiring facing length was 1.58 × 10 5 μm. FIG. 57 is a conceptual diagram showing an outline of measurement. The sample is held on the measurement stage S, and a current / voltage measuring device (I / V measuring device) is connected between the pads P1 and P2. The sample stage S is heated by the heater H, and the sample temperature is adjusted to 140 ° C. FIG. 58 shows an example of the current-voltage measurement result. A case where the sample temperature is 140 ° C. and the electric field strength is 5 MV / cm is illustrated. The TDDB lifetime measurement includes a constant voltage stress method and a low current stress method. In this application, the constant voltage stress method is used in which the average electric field applied to the insulating film is constant. After voltage application, the current density decreases with time, and then a rapid current increase (dielectric breakdown) is observed. Here, the time when the leakage current density reached 1 μA / cm 2 was defined as the TDDB life (TDDB life at 5 MV / cm). In the present application, the TDDB lifetime refers to a breakdown time (life) at 0.2 MV / cm unless otherwise specified. In a broad sense, after referring to a predetermined electric field strength, the term “TDDB lifetime” is used as the time until breakdown. May be used. Unless otherwise specified, the TDDB lifetime refers to the case where the sample temperature is 140 ° C. Although the TDDB life is measured with the comb-shaped wiring L, it is needless to say that it reflects the actual breakdown life between the wirings.
プラズマ処理とは、プラズマ状態にある環境に基板表面、あるいは、基板上に絶縁膜、金属膜等の部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的（ボンバードメント）作用を表面に与えて処理することをいう。一般にプラズマは特定のガス（処理ガス）に置換した反応室内に必要に応じて処理ガスを補充しつつ、高周波電界等の作用によりガスを電離させて生成するが、現実には完全に処理ガスで置換することはできない。よって、本願では、たとえばアンモニアプラズマと称しても、完全なアンモニアプラズマを意図するものではなく、そのプラズマ内に含まれる不純物ガス（窒素、酸素、二酸化炭素、水蒸気等）の存在を排除するものではない。同様に、言うまでもないことであるが、プラズマ中に他の希釈ガスや添加ガスを含むことを排除するものではない。 Plasma treatment means that the surface of a substrate or the surface of a member such as an insulating film or metal film is exposed to an environment in a plasma state and exposed to the chemical and mechanical (bombardment) of the plasma. ) Refers to the treatment by applying an action to the surface. In general, plasma is generated by ionizing a gas by the action of a high-frequency electric field while replenishing the processing gas as needed in a reaction chamber substituted with a specific gas (processing gas). It cannot be replaced. Therefore, in this application, for example, ammonia plasma is not intended to be complete ammonia plasma, but does not exclude the presence of impurity gases (nitrogen, oxygen, carbon dioxide, water vapor, etc.) contained in the plasma. Absent. Similarly, it goes without saying that the inclusion of other dilution gas or additive gas in the plasma is not excluded.
還元性雰囲気のプラズマとは、還元作用すなわち酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいい、ラジカル、イオンには原子あるいは分子状のラジカルあるいはイオンが含まれる。また、環境内には単一の反応種のみならず、複数種の反応種が含まれていても良い。たとえば水素ラジカルとＮＨ２ラジカルとが同時に存在する環境でもよい。 Plasma in a reducing atmosphere refers to a plasma environment in which reactive species such as radicals, ions, atoms, and molecules that have a reducing action, ie, an action of extracting oxygen, exist predominantly, and radicals and ions are atomic or molecular radicals. Alternatively, ions are included. In addition, the environment may contain not only a single reactive species but also a plurality of reactive species. For example, an environment in which hydrogen radicals and NH 2 radicals exist simultaneously may be used.
本願でたとえば銅からなると表現した場合、主成分として銅が用いられていることを意図する。すなわち、一般に高純度な銅であっても不純物が含まれることは当然であり、添加物や不純物も銅からなる部材に含まれることを排除するものではない。本願において高純度の銅からなると表現した場合には、一般的な高純度材料（たとえば４Ｎ（９９．９９％））程度の銅で構成されることを意図し、０．０１％程度の任意の不純物が含まれることを前提にする。これは銅に限らず、その他の金属（窒化チタン等）でも同様である。 In the present application, for example, it is intended that copper is used as a main component when expressed as being made of copper. That is, it is a matter of course that impurities are contained even in high-purity copper, and it is not excluded that additives and impurities are also contained in a member made of copper. When expressed as being made of high-purity copper in the present application, it is intended to be composed of copper of a general high-purity material (for example, 4N (99.99%)), and an arbitrary amount of about 0.01% It is assumed that impurities are included. This applies not only to copper but also to other metals (such as titanium nitride).
本願でガスの濃度という場合には、質量流量における流量比を言うものとする。すなわち、ガスＡとガスＢとの混合ガスにおいて、ガスＡの濃度が５％という時には、ガスＡの質量流量をＦａ、ガスＢの質量流量をＦｂとして、Ｆａ／（Ｆａ＋Ｆｂ）＝０．０５のことをいう。 In the present application, the gas concentration refers to the flow rate ratio in the mass flow rate. That is, in the mixed gas of gas A and gas B, when the concentration of gas A is 5%, the mass flow rate of gas A is Fa, the mass flow rate of gas B is Fb, and Fa / (Fa + Fb) = 0.05 That means.
研磨液（スラリ）とは、一般に化学エッチング薬剤に研磨砥粒を混合した懸濁液をいい、本願においては発明の性質上、研磨砥粒が混合されていないものを含むものとする。 The polishing liquid (slurry) generally refers to a suspension in which abrasive grains are mixed with a chemical etching agent. In the present application, a slurry in which abrasive grains are not mixed is included in the nature of the invention.
砥粒（スラリ粒子）とは、一般にスラリに含まれるアルミナ、シリカなどの粉末をいう。 Abrasive grains (slurry particles) generally refer to powders such as alumina and silica contained in a slurry.
化学機械研磨（ＣＭＰ）とは、一般に被研磨面を相対的に軟らかい布様のシート材料などからなる研磨パッドに接触させた状態で、スラリを供給しながら面方向に相対移動させて研磨を行うことをいい、本願においてはその他、被研磨面を硬質の砥石面に対して相対移動させることによって研磨を行うＣＭＬ(Chemical Mechanical Lapping) なども含むものとする。 Chemical mechanical polishing (CMP) is generally performed by moving the surface to be polished in contact with a polishing pad made of a relatively soft cloth-like sheet material or the like while moving the surface relatively while supplying slurry. In addition, in this application, CML (Chemical Mechanical Lapping) etc. which perform grinding | polishing by moving a to-be-polished surface relatively with respect to a hard grindstone surface are included.
砥粒フリー化学機械研磨とは、一般に砥粒の重量濃度が０．５％未満のスラリを用いた化学機械研磨をいい、有砥粒化学機械研磨とは、砥粒の重量濃度が０．５％以上のスラリを用いた化学機械研磨をいう。しかし、これらは相対的なものであり、第１ステップの研磨が砥粒フリー化学機械研磨で、それに続く第２ステップの研磨が有砥粒化学機械研磨である場合、第１ステップの研磨濃度が第２ステップの研磨濃度よりも１桁以上、望ましくは２桁以上小さい場合などには、この第１ステップの研磨を砥粒フリー化学機械研磨という場合もある。 Abrasive-free chemical mechanical polishing generally refers to chemical mechanical polishing using a slurry having an abrasive weight concentration of less than 0.5%, and abrasive chemical mechanical polishing refers to an abrasive weight concentration of 0.5. This refers to chemical mechanical polishing using more than% slurry. However, these are relative, and when the polishing in the first step is abrasive-free chemical mechanical polishing and the subsequent polishing in the second step is abrasive chemical mechanical polishing, the polishing concentration in the first step is If the polishing concentration in the second step is one digit or more, preferably two digits or less, the first step polishing may be referred to as abrasive-free chemical mechanical polishing.
防食剤とは、金属の表面に耐食性のおよび／または疎水性の保護膜を形成することによって、ＣＭＰによる研磨の進行を阻止または抑制する薬剤をいい、一般にベンゾトリアゾール（ＢＴＡ）などが使用される（詳しくは特開平８−６４５９４号公報参照）。 An anticorrosive agent is an agent that prevents or suppresses the progress of polishing by CMP by forming a corrosion-resistant and / or hydrophobic protective film on a metal surface, and benzotriazole (BTA) or the like is generally used. (For details, see JP-A-8-64594).
導電性バリア層とは、一般に埋め込み配線材料を構成する原子やイオンが輸送（拡散などを含む）されて下層の素子などに悪影響を及ぼすのを防ぐためのもので、電気伝導性が絶縁膜に比べて比較的高いＴｉなどの金属、ＴｉＮなどの金属窒化物、導電性酸化物、導電性窒化物その他の拡散阻止性を有する導電材料からなる層をいう。 The conductive barrier layer is generally used to prevent the atoms and ions constituting the embedded wiring material from being transported (including diffusion) and adversely affecting the underlying elements. The layer is made of a relatively high metal such as Ti, a metal nitride such as TiN, a conductive oxide, a conductive nitride, or another conductive material having a diffusion barrier property.
選択的除去、選択的研磨、選択的エッチング、選択的化学機械研磨というときは、いずれも選択比が５以上のものをいう。 The terms selective removal, selective polishing, selective etching, and selective chemical mechanical polishing all refer to those having a selection ratio of 5 or more.
埋め込み配線とは、一般にシングルダマシン(single damascene)やデュアルダマシン(dual damascene)などのように、絶縁膜に形成された溝などの内部に導電膜を埋め込んだ後、絶縁膜上の不要な導電膜を除去する配線形成技術によって形成された配線をいう。 The buried wiring is generally an unnecessary conductive film on the insulating film after the conductive film is embedded in a trench formed in the insulating film, such as single damascene or dual damascene. A wiring formed by a wiring forming technique for removing the.
選択比について、「ＡのＢに対する」（または「Ｂに対するＡの」）選択比がＸというときは、研磨レートを例にとった場合、Ｂに対する研磨レートを基準にしてＡに対する研磨レートを計算したときにＸになることをいう。 As for the selection ratio, when the selection ratio “A to B” (or “A to B”) is X, the polishing rate for A is calculated based on the polishing rate for B when the polishing rate is taken as an example. It means to become X when you do.
以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
また、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。 Further, in the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related.
さらに、以下の実施の形態において、要素の数等（個数、数値、量、範囲などを含む）に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等を含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことはいうまでもない。 Furthermore, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), unless otherwise specified and in principle limited to a specific number in principle. It is not limited to the specific number, and may be a specific number or more. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily essential unless explicitly stated and considered to be clearly essential in principle. Not too long.
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes and positional relationships of components and the like, the shapes and the like of the components are substantially the same unless explicitly stated or otherwise apparent in principle. Including those that are approximate or similar to. The same applies to the above numerical values and ranges.
また、本願において半導体集積回路装置というときは、特に単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin Film Transistor)液晶製造用基板などといった他の基板上に作られるものを含むものとする。また、ウエハとは半導体集積回路装置の製造に用いる単結晶シリコン基板（一般にほぼ円盤形）、ＳＯＳ基板、ガラス基板その他の絶縁、半絶縁または半導体基板などやそれらを複合した基板をいう。 In addition, the term “semiconductor integrated circuit device” in the present application is not limited to a device manufactured on a single-crystal silicon substrate, but unless otherwise specified, it is particularly an SOI (Silicon On Insulator) substrate or a TFT (Thin Film). Transistors) including those made on other substrates such as liquid crystal manufacturing substrates. A wafer refers to a single crystal silicon substrate (generally substantially disk-shaped), an SOS substrate, a glass substrate, other insulating, semi-insulating or semiconductor substrates used in the manufacture of a semiconductor integrated circuit device, or a composite substrate thereof.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
ダマシン法を用いて形成された銅配線の絶縁破壊耐性（信頼性）を向上できる。 It is possible to improve the dielectric breakdown resistance (reliability) of the copper wiring formed by using the damascene method.
配線層とキャップ膜との剥離の発生を抑制できる。 Generation of peeling between the wiring layer and the cap film can be suppressed.
キャップ膜にシリコン窒化膜を用いた場合の銅配線の抵抗値の増加を防止できる。 When the silicon nitride film is used as the cap film, an increase in the resistance value of the copper wiring can be prevented.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that in all the drawings for describing the embodiments, the same members are denoted by the same reference numerals, and the repeated description thereof is omitted.
（実施の形態１）
本発明の実施の形態１であるＣＭＯＳ−ＬＳＩの製造方法を図１〜図１９を用いて工程順に説明する。
(Embodiment 1)
A method for manufacturing a CMOS-LSI according to the first embodiment of the present invention will be described in the order of steps with reference to FIGS.
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１に深さ３５０nm程度の素子分離溝２をフォトリソグラフィとドライエッチングを用いて形成した後、溝の内部を含む基板１上にＣＶＤ法でシリコン酸化膜３を堆積する。続いて溝の上部のシリコン酸化膜３を化学機械研磨（ＣＭＰ）によってその表面を平坦化する。その後、基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みすることによって、ｐ型ウエル４およびｎ型ウエル５を形成した後、基板１をスチーム酸化することによって、ｐ型ウエル４およびｎ型ウエル５の表面に膜厚６nm程度のゲート酸化膜６を形成する。 First, as shown in FIG. 1, for example, an element isolation trench 2 having a depth of about 350 nm is formed on a semiconductor substrate (hereinafter referred to as a substrate) 1 made of p-type single crystal silicon having a specific resistance of about 1 to 10 Ωcm. After forming using dry etching, a silicon oxide film 3 is deposited by CVD on the substrate 1 including the inside of the trench. Subsequently, the surface of the silicon oxide film 3 above the groove is planarized by chemical mechanical polishing (CMP). Thereafter, p-type well 4 and n-type well 5 are formed by ion implantation of p-type impurity (boron) and n-type impurity (for example, phosphorus) into substrate 1, and then substrate 1 is steam oxidized to form p A gate oxide film 6 having a thickness of about 6 nm is formed on the surface of the mold well 4 and the n-type well 5.
次に、図２に示すように、ゲート酸化膜６の上部に、低抵抗多結晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ（タングステン）膜からなるゲート電極７を形成する。多結晶シリコン膜はＣＶＤ法により、ＷＮ膜およびＷ膜はスパッタ法により形成できる。ゲート電極７は、これら堆積膜のパターニングにより形成する。ゲート電極７は、低抵抗多結晶シリコン膜とＷシリサイド膜との積層膜などを使って形成してもよい。その後、イオン打ち込みすることによって、ｐ型ウエル４に低不純物濃度のｎ−型半導体領域１１を、ｎ型ウエル５に低不純物濃度のｐ−型半導体領域１２を形成する。 Next, as shown in FIG. 2, a gate electrode 7 made of a low resistance polycrystalline silicon film, a WN (tungsten nitride) film and a W (tungsten) film is formed on the gate oxide film 6. The polycrystalline silicon film can be formed by CVD, and the WN film and W film can be formed by sputtering. The gate electrode 7 is formed by patterning these deposited films. The gate electrode 7 may be formed using a laminated film of a low resistance polycrystalline silicon film and a W silicide film. Thereafter, ion implantation is performed to form a low impurity concentration n − type semiconductor region 11 in the p type well 4 and a low impurity concentration p − type semiconductor region 12 in the n type well 5.
次に、図３に示すように、たとえばシリコン窒化膜をＣＶＤ法で堆積し、これを異方的にエッチングすることによって、ゲート電極７の側壁にサイドウォールスペーサ１３を形成する。この後、イオン打ち込みすることによって、ｐ型ウエル４に高不純物濃度のｎ＋型半導体領域１４（ソース、ドレイン）を形成し、ｎ型ウエル５に高不純物濃度のｐ＋型半導体領域１５（ソース、ドレイン）を形成する。なお、ｎ型不純物にはリンまたはヒ素を、ｐ型不純物にはボロンを例示できる。その後、チタン、コバルト等の金属膜を堆積し、熱処理の後に未反応の金属膜を除去するいわゆるサリサイド法を用いて、ｎ＋型半導体領域１４（ソース、ドレイン）の表面およびｐ＋型半導体領域１５（ソース、ドレイン）の表面にシリサイド層９を形成する。ここまでの工程で、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。 Next, as shown in FIG. 3, for example, a silicon nitride film is deposited by the CVD method, and this is anisotropically etched to form sidewall spacers 13 on the side walls of the gate electrode 7. Thereafter, ion implantation is performed to form a high impurity concentration n + type semiconductor region 14 (source, drain) in the p type well 4 and a high impurity concentration p + type semiconductor region 15 (source) in the n type well 5. , Drain). An example of the n-type impurity is phosphorus or arsenic, and an example of the p-type impurity is boron. Thereafter, a surface of the n + type semiconductor region 14 (source, drain) and the p + type semiconductor region are deposited using a so-called salicide method in which a metal film such as titanium or cobalt is deposited and an unreacted metal film is removed after the heat treatment. A silicide layer 9 is formed on the surface of 15 (source, drain). The n-channel type MISFET Qn and the p-channel type MISFET Qp are completed through the steps so far.
次に、図４に示すように、基板１上にＣＶＤ法でシリコン酸化膜１８を堆積し、続いてフォトレジスト膜をマスクにしてシリコン酸化膜１８をドライエッチングすることにより、ｎ＋型半導体領域１４（ソース、ドレイン）の上部にコンタクトホール２０を形成し、ｐ＋型半導体領域１５（ソース、ドレイン）の上部にコンタクトホール２１を形成する。またこのとき、ゲート電極７の上部にもコンタクトホール２２を形成する。 Next, as shown in FIG. 4, a silicon oxide film 18 is deposited on the substrate 1 by the CVD method, and then the silicon oxide film 18 is dry-etched using the photoresist film as a mask, thereby forming an n + type semiconductor region. A contact hole 20 is formed above 14 (source, drain), and a contact hole 21 is formed above p + -type semiconductor region 15 (source, drain). At this time, a contact hole 22 is also formed on the gate electrode 7.
シリコン酸化膜１８は、ゲート電極７、７の狭いスペースを埋め込むことのできるリフロー性の高い膜、例えばＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜で構成する。また、スピン塗布法によって形成されるＳＯＧ(Spin On Glass) 膜で構成してもよい。 The silicon oxide film 18 is formed of a highly reflowable film that can embed a narrow space between the gate electrodes 7 and 7, for example, a BPSG (Boron-doped Phospho Silicate Glass) film. Moreover, you may comprise with the SOG (Spin On Glass) film | membrane formed by a spin coating method.
次に、コンタクトホール２０、２１、２２の内部にプラグ２３を形成する。プラグ２３を形成するには、例えばコンタクトホール２０、２１、２２の内部を含むシリコン酸化膜１８の上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、シリコン酸化膜１８の上部の不要なＴｉＮ膜およびＷ膜を化学機械研磨（ＣＭＰ）法またはエッチバック法によって除去し、コンタクトホール２０、２１、２２の内部のみにこれらの膜を残す。 Next, plugs 23 are formed inside the contact holes 20, 21, 22. In order to form the plug 23, for example, after depositing a TiN film and a W film on the silicon oxide film 18 including the insides of the contact holes 20, 21, and 22 by the CVD method, unnecessary TiN on the silicon oxide film 18 is formed. The film and the W film are removed by a chemical mechanical polishing (CMP) method or an etch back method, and these films are left only inside the contact holes 20, 21, and 22.
次に、図５に示すように、シリコン酸化膜１８の上部に第１層目の配線となるＷ配線２４〜３０を形成する。Ｗ配線２４〜３０を形成するには、例えばシリコン酸化膜１８の上部にスパッタリング法でＷ膜を堆積した後、フォトレジスト膜をマスクにしてこのＷ膜をドライエッチングする。第１層目のＷ配線２４〜３０は、コンタクトホール２０、２１、２２を通じてｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ＋型半導体領域）、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ＋型半導体領域）あるいはゲート電極７と電気的に接続される。 Next, as shown in FIG. 5, W wirings 24 to 30 serving as first-layer wirings are formed on the silicon oxide film 18. In order to form the W wirings 24 to 30, for example, a W film is deposited on the silicon oxide film 18 by a sputtering method, and then this W film is dry-etched using the photoresist film as a mask. The W wirings 24 to 30 of the first layer are connected to the source and drain (n + type semiconductor region) of the n channel type MISFET Qn and the source and drain (p + type semiconductor region) of the p channel type MISFET Qp through the contact holes 20, 21 and 22. ) Or the gate electrode 7 is electrically connected.
次に、図６（ａ）、（ｂ）に示すように、第１層目のＷ配線２４〜３０の上部にシリコン酸化膜３１を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングでシリコン酸化膜３１にスルーホール３２〜３６を形成した後、スルーホール３２〜３６の内部にプラグ３７を形成する。 Next, as shown in FIGS. 6A and 6B, a silicon oxide film 31 is deposited on top of the first-layer W wirings 24 to 30, followed by dry etching using the photoresist film as a mask. After through holes 32 to 36 are formed in the silicon oxide film 31, plugs 37 are formed inside the through holes 32 to 36.
シリコン酸化膜３１は、例えばオゾン（または酸素）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。また、プラグ３７は、例えばＷ膜で構成し、前記コンタクトホール２０、２１、２２の内部にプラグ２３を形成した方法と同じ方法で形成する。 The silicon oxide film 31 is deposited by plasma CVD using, for example, ozone (or oxygen) and tetraethoxysilane (TEOS) as a source gas. The plug 37 is made of, for example, a W film, and is formed by the same method as the method of forming the plug 23 in the contact holes 20, 21, 22.
次に、図７（ａ）、（ｂ）に示すように、シリコン酸化膜３１の上部にプラズマＣＶＤ法で膜厚５０nm程度の薄いシリコン窒化膜３８を堆積し、続いてシリコン窒化膜３８の上部にプラズマＣＶＤ法で膜厚４５０nm程度のシリコン酸化膜３９を堆積する。その後、フォトレジスト膜をマスクにしたドライエッチングでスルーホール３２〜３６の上部のシリコン酸化膜３９およびシリコン窒化膜３８を除去し、配線溝４０〜４４を形成する。 Next, as shown in FIGS. 7A and 7B, a thin silicon nitride film 38 having a thickness of about 50 nm is deposited on the silicon oxide film 31 by plasma CVD, and then the upper portion of the silicon nitride film 38 is formed. A silicon oxide film 39 having a thickness of about 450 nm is deposited by plasma CVD. Thereafter, the silicon oxide film 39 and the silicon nitride film 38 above the through holes 32 to 36 are removed by dry etching using the photoresist film as a mask, and wiring grooves 40 to 44 are formed.
配線溝４０〜４４を形成するには、まずシリコン窒化膜３８をエッチングストッパにしてシリコン酸化膜３９を選択的にエッチングし、その後、シリコン窒化膜３８をエッチングする。このように、配線溝４０〜４４が形成されるシリコン酸化膜３９の下層に薄いシリコン窒化膜３８を形成しておき、このシリコン窒化膜３８の表面でエッチングを一旦停止した後、シリコン窒化膜３８をエッチングすることにより、配線溝４０〜４４の深さを精度良く制御することができる。 In order to form the wiring grooves 40 to 44, first, the silicon oxide film 39 is selectively etched using the silicon nitride film 38 as an etching stopper, and then the silicon nitride film 38 is etched. In this way, a thin silicon nitride film 38 is formed below the silicon oxide film 39 in which the wiring grooves 40 to 44 are formed. After the etching is temporarily stopped on the surface of the silicon nitride film 38, the silicon nitride film 38 is formed. The depth of the wiring grooves 40 to 44 can be controlled with high accuracy by etching.
次に、上記配線溝４０〜４４の内部に以下のような方法で第２層目の配線となる埋め込みＣｕ配線を形成する。 Next, a buried Cu wiring serving as a second-layer wiring is formed in the wiring grooves 40 to 44 by the following method.
まず、図８に示すように、配線溝４０〜４４の内部を含むシリコン酸化膜３９の上部にスパッタリング法で膜厚５０nm程度の薄いＴｉＮ（窒化チタン）膜４５を堆積した後、ＴｉＮ膜４５の上部に配線溝４０〜４４の深さよりも十分に厚い膜厚（例えば８００nm程度）のＣｕ膜４６をスパッタリング法で堆積する。続いて、４７５℃程度の非酸化性雰囲気（例えば水素雰囲気）中で基板１を熱処理することによってＣｕ膜４６をリフローさせ、配線溝４０〜４４の内部に隙間なくＣｕ膜４６を埋め込む。 First, as shown in FIG. 8, a thin TiN (titanium nitride) film 45 having a thickness of about 50 nm is deposited on the silicon oxide film 39 including the inside of the wiring grooves 40 to 44 by sputtering, and then the TiN film 45 is formed. A Cu film 46 having a thickness sufficiently thicker than the depth of the wiring grooves 40 to 44 (for example, about 800 nm) is deposited on the upper portion by a sputtering method. Subsequently, the Cu film 46 is reflowed by heat-treating the substrate 1 in a non-oxidizing atmosphere (for example, hydrogen atmosphere) at about 475 ° C., and the Cu film 46 is embedded in the wiring grooves 40 to 44 without any gaps.
なお、ここでは、スパッタ法によるＣｕ膜４６とその後のリフローによる埋め込みを説明したが、薄いＣｕ膜をスパッタ法により形成し、その後メッキ法でＣｕ膜４６に相当するＣｕ膜を形成しても良い。 Here, the Cu film 46 by sputtering and subsequent reflow embedding have been described. However, a thin Cu film may be formed by sputtering, and then a Cu film corresponding to the Cu film 46 may be formed by plating. .
Ｃｕはシリコン酸化膜中に拡散し易いという性質があるために、配線溝４０〜４４の内部にＣｕ配線を形成した場合、シリコン酸化膜３９中にＣｕが拡散し、配線間の短絡や、シリコン酸化膜３９の誘電率上昇による配線間寄生容量の増加を引き起こす。また、Ｃｕは酸化シリコンなどの絶縁材料に対する密着性が乏しいという性質があるために、シリコン酸化膜３９との界面で剥離を引き起こし易い。 Since Cu has the property of easily diffusing into the silicon oxide film, when Cu wiring is formed inside the wiring trenches 40 to 44, Cu diffuses into the silicon oxide film 39, short circuiting between wirings, silicon The increase in the dielectric constant of the oxide film 39 causes an increase in inter-wiring parasitic capacitance. In addition, Cu has a property of poor adhesion to an insulating material such as silicon oxide, and therefore easily causes peeling at the interface with the silicon oxide film 39.
従って、配線溝４０〜４４の内部にＣｕ配線を形成する場合は、シリコン酸化膜３９とＣｕ膜４６との間にＣｕの拡散を抑制し、かつ絶縁材料に対する密着性が高いバリア層を設ける必要がある。さらに、上記のようなリフロー・スパッタリング法で配線溝４０〜４４の内部にＣｕ膜４６を埋め込む場合には、リフロー時にＣｕ膜４６の濡れ性を向上させる性質もバリア層に要求される。 Therefore, when Cu wiring is formed inside the wiring grooves 40 to 44, it is necessary to provide a barrier layer that suppresses Cu diffusion and has high adhesion to the insulating material between the silicon oxide film 39 and the Cu film 46. There is. Further, when the Cu film 46 is embedded in the wiring grooves 40 to 44 by the reflow sputtering method as described above, the barrier layer is also required to improve the wettability of the Cu film 46 during reflow.
Ｃｕと殆ど反応しない上記ＴｉＮや、ＷＮ、ＴａＮ（窒化タンタル）などの高融点金属窒化物は、このようなバリア層として好適な材料である。また、高融点金属窒化物にＳｉ（シリコン）を添加した材料や、Ｃｕと反応し難いＴａ、Ｔｉ、Ｗ、ＴｉＷ合金などの高融点金属もバリア層として用いることができる。 The refractory metal nitrides such as TiN, WN, and TaN (tantalum nitride) that hardly react with Cu are suitable materials for such a barrier layer. Further, a material obtained by adding Si (silicon) to a refractory metal nitride, or a refractory metal such as Ta, Ti, W, TiW alloy which does not easily react with Cu can be used as the barrier layer.
また、以下で説明するＣｕ配線の形成方法は、高純度のＣｕ膜を使ってＣｕ配線を形成する場合のみならず、Ｃｕを主成分とする合金膜を使ってＣｕ配線を形成する場合にも適用することができる。 The Cu wiring forming method described below is not only for forming Cu wiring using a high-purity Cu film but also for forming Cu wiring using an alloy film containing Cu as a main component. Can be applied.
図９は、上記Ｃｕ膜４６の研磨に用いる枚葉式のＣＭＰ装置１００を示す概略図である。このＣＭＰ装置１００は、表面にＣｕ膜４６が形成された基板１を複数枚収容するローダ１２０、Ｃｕ膜４６を研磨、平坦化する研磨処理部１３０、研磨が終了した基板１の表面に防蝕処理を施す防蝕処理部１４０、防蝕処理が終了した基板１を後洗浄するまでの間、その表面が乾燥しないように維持しておく浸漬処理部１５０、防蝕処理が終了した基板１を後洗浄する後洗浄処理部１６０および後洗浄が終了した基板１を複数枚収容するアンローダ１７０を備えている。 FIG. 9 is a schematic view showing a single wafer type CMP apparatus 100 used for polishing the Cu film 46. The CMP apparatus 100 includes a loader 120 that accommodates a plurality of substrates 1 having a Cu film 46 formed on the surface, a polishing processing unit 130 that polishes and planarizes the Cu film 46, and a corrosion-resistant treatment on the surface of the substrate 1 that has been polished. The anticorrosion treatment unit 140 for applying the anti-corrosion treatment, the immersion treatment unit 150 for keeping the surface of the substrate 1 from being dried until the post-cleaning of the substrate 1 after the anti-corrosion treatment, and the post-cleaning of the substrate 1 after the anti-corrosion treatment A cleaning processing unit 160 and an unloader 170 for storing a plurality of substrates 1 that have been post-cleaned are provided.
図１０に示すように、ＣＭＰ装置１００の研磨処理部１３０は、上部が開口された筐体１０１を有しており、この筐体１０１に取り付けられた回転軸１０２の上端部には、モータ１０３によって回転駆動される研磨盤（プラテン）１０４が取り付けられている。この研磨盤１０４の表面には、多数の気孔を有する合成樹脂を均一に貼り付けて形成した研磨パッド１０５が取り付けられている。 As shown in FIG. 10, the polishing processing unit 130 of the CMP apparatus 100 includes a housing 101 having an upper opening, and a motor 103 is disposed at the upper end of the rotating shaft 102 attached to the housing 101. A polishing disk (platen) 104 that is driven by rotation is attached. A polishing pad 105 formed by evenly attaching a synthetic resin having a large number of pores is attached to the surface of the polishing board 104.
また、この研磨処理部１３０は、基板１を保持するためのウエハキャリア１０６を備えている。ウエハキャリア１０６を取り付けた駆動軸１０７は、ウエハキャリア１０６と一体となってモータ（図示せず）により回転駆動され、かつ研磨盤１０４の上方で上下動されるようになっている。 In addition, the polishing processing unit 130 includes a wafer carrier 106 for holding the substrate 1. The drive shaft 107 to which the wafer carrier 106 is attached is rotated and driven integrally with the wafer carrier 106 by a motor (not shown), and is moved up and down above the polishing board 104.
基板１は、ウエハキャリア１０６に設けられた真空吸着機構（図示せず）により、その主面すなわち被研磨面を下向きとしてウエハキャリア１０６に保持される。ウエハキャリア１０６の下端部には、基板１が収容される凹部１０６ａが形成されており、この凹部１０６ａ内に基板１を収容すると、その被研磨面がウエハキャリア１０６の下端面とほぼ同一か僅かに突出した状態となる。 The substrate 1 is held on the wafer carrier 106 by a vacuum suction mechanism (not shown) provided on the wafer carrier 106 with its main surface, that is, the surface to be polished facing downward. A concave portion 106 a for accommodating the substrate 1 is formed at the lower end portion of the wafer carrier 106. When the substrate 1 is accommodated in the concave portion 106 a, the surface to be polished is almost the same as the lower end surface of the wafer carrier 106 or slightly. It will be in the state of protruding.
研磨盤１０４の上方には、研磨パッド１０５の表面と基板１の被研磨面との間に研磨スラリ（Ｓ）を供給するためのスラリ供給管１０８が設けられており、その下端から供給される研磨スラリ（Ｓ）によって基板１の被研磨面が化学的および機械的に研磨される。研磨スラリ（Ｓ）としては、例えばアルミナなどの砥粒と過酸化水素水または硝酸第二鉄水溶液などの酸化剤とを主成分とし、これらを水に分散または溶解させたものが使用される。 Above the polishing board 104, a slurry supply pipe 108 for supplying a polishing slurry (S) is provided between the surface of the polishing pad 105 and the surface to be polished of the substrate 1, and supplied from the lower end thereof. The surface to be polished of the substrate 1 is chemically and mechanically polished by the polishing slurry (S). As the polishing slurry (S), for example, an abrasive such as alumina and an oxidizing agent such as aqueous hydrogen peroxide or aqueous ferric nitrate and the like dispersed or dissolved in water are used.
また、この研磨処理部１３０は、研磨パッド１０５の表面を整形（ドレッシング）するための工具であるドレッサ１０９を備えている。このドレッサ１０９は、研磨盤１０４の上方で上下動する駆動軸１１０の下端部に取り付けられ、モータ（図示せず）により回転駆動されるようになっている。 Further, the polishing processing unit 130 includes a dresser 109 that is a tool for shaping (dressing) the surface of the polishing pad 105. The dresser 109 is attached to a lower end portion of a drive shaft 110 that moves up and down above the polishing board 104 and is driven to rotate by a motor (not shown).
研磨が終了した基板１は、防蝕処理部１４０において、その表面に防蝕処理が施される。防蝕処理部１４０は、上記した研磨処理部１３０の構成と類似した構成になっており、ここでは、まず研磨盤（プラテン）の表面に取り付けた研磨パッドに基板１の主面が押し付けられて研磨スラリが機械的に除去された後、例えばベンゾトリアゾール（ＢＴＡ）などの防蝕剤を含んだ薬液が基板１の主面に供給されることによって、基板１の主面に形成されたＣｕ配線の表面部分に疎水性保護膜が形成される。 The substrate 1 that has been polished is subjected to a corrosion prevention treatment on the surface thereof in the corrosion prevention treatment unit 140. The anticorrosion processing unit 140 has a configuration similar to the configuration of the above-described polishing processing unit 130. Here, the main surface of the substrate 1 is first pressed against a polishing pad attached to the surface of a polishing board (platen) for polishing. After the slurry is mechanically removed, a surface of the Cu wiring formed on the main surface of the substrate 1 is supplied by supplying a chemical solution containing a corrosion inhibitor such as benzotriazole (BTA) to the main surface of the substrate 1. A hydrophobic protective film is formed on the portion.
研磨スラリの機械的洗浄（前洗浄）は、例えば図１１に示すように、水平面内で回転させた基板１の両面をＰＶＡ（ポリビニルアルコール）のような合成樹脂の多孔質体からなる円筒状のブラシ１２１Ａ、１２１Ｂで挟み、ブラシ１２１Ａ、１２１Ｂを基板１の面に対して垂直な面内で回転しながら基板１の両面を同時に洗浄する。また、前洗浄後の防蝕処理に際しては、必要に応じて純水スクラブ洗浄、純水超音波洗浄、純水流水洗浄または純水スピン洗浄などを防蝕処理に先行または並行して行うことにより、研磨処理部１３０で基板１の主面に付着した研磨スラリ中の酸化剤を十分に除去し、酸化剤が実質的に作用しない条件下で疎水性の保護膜を形成するようにする。 For example, as shown in FIG. 11, mechanical polishing (pre-cleaning) of the polishing slurry is a cylindrical shape made of a porous body of a synthetic resin such as PVA (polyvinyl alcohol) on both sides of the substrate 1 rotated in a horizontal plane. The both surfaces of the substrate 1 are simultaneously cleaned while being sandwiched between the brushes 121A and 121B and rotating the brushes 121A and 121B in a plane perpendicular to the surface of the substrate 1. In addition, in the anticorrosion treatment after the pre-cleaning, polishing is performed by performing pure water scrub cleaning, pure water ultrasonic cleaning, pure water running water cleaning or pure water spin cleaning, etc. in advance or in parallel with the anticorrosion treatment as necessary. The processing unit 130 sufficiently removes the oxidizing agent in the polishing slurry adhering to the main surface of the substrate 1, and forms a hydrophobic protective film under conditions where the oxidizing agent does not substantially act.
防蝕処理が終了した基板１は、その表面の乾燥を防ぐために、浸漬処理部１５０に一時的に保管される。浸漬処理部１５０は、防蝕処理が終了した基板１を後洗浄するまでの間、その表面が乾燥しないように維持するためのもので、例えば純水をオーバーフローさせた浸漬槽（ストッカ）の中に所定枚数の基板１を浸漬させて保管する構造になっている。このとき、Ｃｕ配線２８〜３０の電気化学的腐蝕反応が実質的に進行しない程度の低温に冷却した純水を浸漬槽に供給することにより、Ｃｕ配線２８〜３０の腐蝕をより一層確実に防止することができる。 The substrate 1 that has been subjected to the anticorrosion treatment is temporarily stored in the immersion treatment unit 150 in order to prevent the surface from drying. The immersion treatment unit 150 is for maintaining the surface of the substrate 1 after the anticorrosion treatment is finished so that the substrate 1 is not dried. For example, in the immersion tank (stocker) in which pure water is overflowed. A predetermined number of substrates 1 are immersed and stored. At this time, corrosion of the Cu wirings 28 to 30 is more reliably prevented by supplying pure water cooled to such a low temperature that the electrochemical corrosion reaction of the Cu wirings 28 to 30 does not substantially proceed. can do.
基板１の乾燥防止は、例えば純水シャワーの供給など、少なくとも基板１の表面を湿潤状態に保持することのできる方法であれば、上記した浸漬槽中での保管以外の方法で行ってもよい。 Prevention of drying of the substrate 1 may be performed by a method other than storage in the immersion bath as long as at least the surface of the substrate 1 can be maintained in a wet state, such as supply of a pure water shower. .
後洗浄処理部１６０へ搬送された基板１は、その表面の湿潤状態が保たれた状態で直ちに後洗浄に付される。ここでは、酸化剤を中和するためにＮＨ４ＯＨを含む洗浄液などの弱アルカリ薬液を供給しながら、基板１の表面をスクラブ洗浄（またはブラシ洗浄）した後、フッ酸水溶液を基板１の表面に供給してエッチングによる異物粒子（パーティクル）の除去を行う。また、上記のスクラブ洗浄に先行または並行して、基板１の表面を純水スクラブ洗浄、純水超音波洗浄、純水流水洗浄または純水スピン洗浄したり、基板１の裏面を純水スクラブ洗浄したりしてもよい。 The substrate 1 transported to the post-cleaning processing unit 160 is immediately subjected to post-cleaning in a state where the surface of the substrate 1 is kept wet. Here, the surface of the substrate 1 is scrubbed (or brush cleaned) while supplying a weak alkaline chemical solution such as a cleaning solution containing NH 4 OH to neutralize the oxidizing agent, and then the hydrofluoric acid aqueous solution is added to the surface of the substrate 1. To remove foreign particles by etching. Prior to or in parallel with the scrub cleaning described above, the surface of the substrate 1 is subjected to pure water scrub cleaning, pure water ultrasonic cleaning, pure water running water cleaning or pure water spin cleaning, and the back surface of the substrate 1 is subjected to pure water scrub cleaning. You may do it.
上記後洗浄処理が終了した基板１は、純水リンスおよびスピンドライの後、乾燥した状態でアンローダ１７０に収容され、複数枚単位で一括して次工程へ搬送される。 The substrate 1 that has been subjected to the post-cleaning process is rinsed with pure water and spin-dried, then accommodated in the unloader 170 in a dry state, and conveyed to the next step in a batch of a plurality of sheets.
なお、図１２に示すように、防蝕処理が終了した基板１の表面乾燥を防ぐための浸漬処理部（ウエハ保管部）１５０を遮光構造にし、保管中の基板１の表面に照明光などが照射されないようにすることができる。これにより、光起電力効果による短絡電流の発生を防ぐようにできる。浸漬処理部１５０を遮光構造にするには、具体的には浸漬槽（ストッカ）の周囲を遮光シートなどで被覆することによって、浸漬槽（ストッカ）の内部の照度を少なくとも５００ルクス以下、好ましくは３００ルクス以下、さらに好ましくは１００ルクス以下にする。 In addition, as shown in FIG. 12, the immersion process part (wafer storage part) 150 for preventing the surface drying of the board | substrate 1 which the corrosion-proof process was complete | finished is made into a light-shielding structure, and illumination light etc. are irradiated to the surface of the board | substrate 1 in storage Can be prevented. Thereby, generation | occurrence | production of the short circuit current by a photovoltaic effect can be prevented. In order to make the immersion treatment unit 150 have a light shielding structure, specifically, the illuminance inside the immersion tank (stocker) is at least 500 lux, preferably by covering the periphery of the immersion tank (stocker) with a light shielding sheet or the like. 300 lux or less, more preferably 100 lux or less.
また、図１３に示すように、研磨処理の直後、すなわちその表面に残った研磨スラリ中の酸化剤による電気化学的腐蝕反応が開始される前に直ちに乾燥処理部に搬送され、研磨スラリ中の水分が強制乾燥によって除去されてもよい。図１３に示すＣＭＰ装置２００は、表面にＣｕ膜が形成された基板１を複数枚収容するローダ２２０、Ｃｕ膜を研磨、平坦化して配線を形成する研磨処理部２３０、研磨が終了した基板１の表面を乾燥させる乾燥処理部２４０、基板１を後洗浄する後洗浄処理部２５０および後洗浄が終了した基板１を複数枚収容するアンローダ２６０を備えている。このＣＭＰ装置２００を使ったＣｕ配線形成プロセスでは、研磨処理部２３０において研磨処理に付された基板１は、研磨処理の直後、すなわちその表面に残った研磨スラリ中の酸化剤による電気化学的腐蝕反応が開始される前に直ちに乾燥処理部２４０に搬送され、研磨スラリ中の水分が強制乾燥によって除去される。その後、基板１は、乾燥状態が維持されたまま後洗浄処理部２５０に搬送され、後洗浄処理に付された後、純水リンスおよびスピンドライを経てアンローダ２６０に収容される。この場合、研磨処理の直後から後洗浄が開始されるまでの間、基板１の表面が乾燥状態に保たれるために、電気化学的腐蝕反応の開始が抑制され、これにより、Ｃｕ配線の腐蝕を有効に防止することが可能となる。 Further, as shown in FIG. 13, immediately after the polishing process, that is, immediately before the electrochemical corrosion reaction by the oxidant in the polishing slurry remaining on the surface is started, it is immediately transferred to the drying processing unit, where the polishing slurry contains Moisture may be removed by forced drying. A CMP apparatus 200 shown in FIG. 13 includes a loader 220 that accommodates a plurality of substrates 1 having a Cu film formed on the surface, a polishing processing unit 230 that polishes and flattens the Cu film to form wiring, and the substrate 1 that has been polished. A drying processing unit 240 for drying the surface of the substrate, a post-cleaning processing unit 250 for post-cleaning the substrate 1, and an unloader 260 for storing a plurality of substrates 1 after the post-cleaning. In the Cu wiring formation process using the CMP apparatus 200, the substrate 1 subjected to the polishing process in the polishing processing unit 230 is subjected to electrochemical corrosion immediately after the polishing process, that is, with an oxidizing agent in the polishing slurry remaining on the surface. Immediately before the reaction is started, it is transported to the drying processing unit 240, and moisture in the polishing slurry is removed by forced drying. Thereafter, the substrate 1 is transported to the post-cleaning processing unit 250 while being kept in a dry state, subjected to post-cleaning processing, and then accommodated in the unloader 260 through pure water rinsing and spin drying. In this case, since the surface of the substrate 1 is kept in a dry state immediately after the polishing process and after the post-cleaning is started, the start of the electrochemical corrosion reaction is suppressed, whereby the corrosion of the Cu wiring is suppressed. Can be effectively prevented.
このようなＣＭＰ法により、シリコン酸化膜３９上のＣｕ膜４６およびＴｉＮ膜４５を除去し、図１４に示すように、配線溝４０〜４４内にＣｕ配線４６ａ〜４６ｅを形成する。 By such a CMP method, the Cu film 46 and the TiN film 45 on the silicon oxide film 39 are removed, and Cu wirings 46a to 46e are formed in the wiring grooves 40 to 44 as shown in FIG.
次に、Ｃｕ配線４６ａ〜４６ｅとシリコン酸化膜３９の表面にプラズマ処理を施す。図１５は、プラズマ処理に用いる処理装置の概要を示した断面図（ａ）および平面図（ｂ）である。 Next, plasma processing is performed on the surfaces of the Cu wirings 46 a to 46 e and the silicon oxide film 39. FIG. 15 is a cross-sectional view (a) and a plan view (b) showing an outline of a processing apparatus used for plasma processing.
この処理装置には、ロードロック室３０１に２つの処理室３０２ａ，３０２ｂとカセットインタフェイス３０３が取り付けられている。ロードロック室３０１内には基板１を搬送するロボット３０４を有する。ロードロック室３０１と処理室３０２ａ，３０２ｂとの間には、処理中にもロードロック室３０１内の高真空状態が保てるようにゲートバルブ３０５を有する。 In this processing apparatus, two processing chambers 302 a and 302 b and a cassette interface 303 are attached to a load lock chamber 301. The load lock chamber 301 has a robot 304 for transporting the substrate 1. A gate valve 305 is provided between the load lock chamber 301 and the processing chambers 302a and 302b so that a high vacuum state in the load lock chamber 301 can be maintained even during processing.
処理室３０２ａ，３０２ｂ内には基板１を保持するサセプタ３０６、ガス流を整えるバッフル板３０７、サセプタ３０６を支持する支持部材３０８、サセプタ３０６に対向して配置されるメッシュ状の電極３０９、バッフル板３０７にほぼ対向して配置された絶縁板３１０を有する。絶縁板３１０はサセプタ３０６と電極３０９の間以外の不必要な領域での寄生放電を抑制する作用がある。サセプタ３０６の裏面側には反射ユニット３１１内に設置されたランプ３１２が配置され、ランプ３１２を発した赤外線３１３が石英窓３１４を通過してサセプタ３０６および基板１に照射される。これにより基板１が加熱される。なお、基板１はサセプタ３０６上にフェイスアップで設置される。 In the processing chambers 302 a and 302 b, a susceptor 306 that holds the substrate 1, a baffle plate 307 that adjusts the gas flow, a support member 308 that supports the susceptor 306, a mesh electrode 309 disposed opposite the susceptor 306, and a baffle plate 307 has an insulating plate 310 disposed substantially opposite to 307. The insulating plate 310 has an effect of suppressing parasitic discharge in an unnecessary region other than between the susceptor 306 and the electrode 309. A lamp 312 installed in the reflection unit 311 is disposed on the back side of the susceptor 306, and an infrared ray 313 emitted from the lamp 312 passes through the quartz window 314 and is irradiated to the susceptor 306 and the substrate 1. Thereby, the substrate 1 is heated. The substrate 1 is placed face up on the susceptor 306.
処理室３０２ａ，３０２ｂはその内部を高真空に排気することが可能であり、処理ガスおよび高周波電力がガスポート３１５から供給される。処理ガスはメッシュ状の電極３０９を通過して基板１の近傍に供給される。処理ガスは真空マニホールド３１６から排出され、処理ガスの供給流量および排気速度を制御することにより圧力が制御される。高周波電力は電極３０９に印加され、サセプタ３０６と電極３０９との間でプラズマを生成する。高周波電力はたとえば１３．５６ＭＨｚの周波数を用いる。 The inside of the processing chambers 302 a and 302 b can be evacuated to a high vacuum, and processing gas and high-frequency power are supplied from the gas port 315. The processing gas passes through the mesh electrode 309 and is supplied to the vicinity of the substrate 1. The processing gas is discharged from the vacuum manifold 316, and the pressure is controlled by controlling the supply flow rate and the exhaust speed of the processing gas. High frequency power is applied to the electrode 309 and generates plasma between the susceptor 306 and the electrode 309. The high frequency power uses a frequency of 13.56 MHz, for example.
処理室３０２ａでは、たとえば次に説明するアンモニアプラズマ処理が行われる。また、処理室３０２ｂでは、後に説明するキャップ膜（シリコン窒化膜）の堆積が行われる。処理室３０２ａと処理室３０２ｂとはロードロック室３０１を介して接続されているため、アンモニアプラズマ処理の後に真空破壊することなく基板１を処理室３０２ｂに搬送することができ、アンモニアプラズマ処理とキャップ膜の形成を連続的に行うことができる。 In the processing chamber 302a, for example, ammonia plasma processing described below is performed. In the processing chamber 302b, a cap film (silicon nitride film) to be described later is deposited. Since the processing chamber 302a and the processing chamber 302b are connected via the load lock chamber 301, the substrate 1 can be transferred to the processing chamber 302b without breaking the vacuum after the ammonia plasma processing. The film can be formed continuously.
次に、上記したプラズマ処理装置を用いて、基板１にアンモニアプラズマ処理を施す。カセットインタフェイス３０３から基板１がロボット３０４によりロードロック室３０１に搬入される。ロードロック室３０１を十分な減圧状態になるまで真空排気し、ロボット３０４を用いて処理室３０２ａに基板１を搬送する。処理室３０２ａのゲートバルブ３０５を閉じ、処理室３０２ａ内が十分な真空度になるまで排気した後、処理室３０２ａにアンモニアガスを導入し、圧力調整を行って所定の圧力に維持する。その後、高周波電源から電極３０９に電界を印加し、図１６に示すように、基板１の表面をプラズマ処理する。所定時間の経過後高周波電界を停止し、プラズマを停止する。その後、処理室３０２ａ内を真空排気し、ゲートバルブ３０５を開いてロボット３０４により基板１をロードロック室３０１に搬出する。なお、ロードロック室３０１は高真空状態に維持されているため、基板１の表面が大気雰囲気に曝されることがない。 Next, ammonia plasma treatment is performed on the substrate 1 using the plasma treatment apparatus described above. The substrate 1 is carried into the load lock chamber 301 by the robot 304 from the cassette interface 303. The load lock chamber 301 is evacuated to a sufficiently reduced pressure, and the substrate 1 is transferred to the processing chamber 302a using the robot 304. After closing the gate valve 305 of the processing chamber 302a and evacuating the processing chamber 302a to a sufficient degree of vacuum, ammonia gas is introduced into the processing chamber 302a, and the pressure is adjusted to maintain a predetermined pressure. Thereafter, an electric field is applied to the electrode 309 from a high-frequency power source, and the surface of the substrate 1 is subjected to plasma treatment as shown in FIG. After the elapse of a predetermined time, the high frequency electric field is stopped and the plasma is stopped. Thereafter, the inside of the processing chamber 302 a is evacuated, the gate valve 305 is opened, and the substrate 304 is carried out to the load lock chamber 301 by the robot 304. Since the load lock chamber 301 is maintained in a high vacuum state, the surface of the substrate 1 is not exposed to the air atmosphere.
プラズマ処理条件は、たとえば、基板１のサイズを８インチとした場合、処理圧力を５．０Ｔｏｒｒ、ＲＦ電力を６００Ｗ、基板温度を４００℃、アンモニア流量を２００ｓｃｃｍ、処理時間を１０秒とすることができる。電極間距離は６００ｍｉｌｓとした。なお、プラズマ処理条件は、これら例示した条件に限られないのはもちろんである。本発明者らの検討では、圧力が高いほどプラズマダメージが低減でき、基板温度が高いほどＴＤＤＢ寿命の基板内ばらつきの低減と長寿命化がはかれる。また、基板温度が高く、ＲＦ電力が大きく、処理時間が長いほどＣｕの表面にヒロックが発生しやすい、という知見が得られている。これらの知見と装置構成による条件のばらつきを考慮すると、処理圧力は０．５〜６Ｔｏｒｒ、ＲＦ電力は３００〜６００Ｗ、基板温度は３５０〜４５０℃、アンモニア流量は２０〜５００ｓｃｃｍ、処理時間は５〜１８０秒、電極間距離は３００〜６００ｍｉｌｓの範囲で設定することができる。 As for the plasma processing conditions, for example, when the size of the substrate 1 is 8 inches, the processing pressure is 5.0 Torr, the RF power is 600 W, the substrate temperature is 400 ° C., the ammonia flow rate is 200 sccm, and the processing time is 10 seconds. it can. The distance between the electrodes was 600 mils. Of course, the plasma processing conditions are not limited to these exemplified conditions. According to the study by the present inventors, the plasma damage can be reduced as the pressure is increased, and the variation in the TDDB lifetime in the substrate and the lifetime are increased as the substrate temperature is increased. Further, it has been found that hillocks are more likely to occur on the surface of Cu as the substrate temperature is higher, the RF power is higher, and the treatment time is longer. Considering these variations in conditions due to knowledge and apparatus configuration, the processing pressure is 0.5-6 Torr, the RF power is 300-600 W, the substrate temperature is 350-450 ° C., the ammonia flow rate is 20-500 sccm, and the processing time is 5-5. The distance between electrodes can be set in the range of 300 to 600 mils for 180 seconds.
このように、Ｃｕ配線４６ａ〜４６ｅとシリコン酸化膜３９の表面にプラズマ処理を施すことにより、Ｃｕ配線４６ａ〜４６ｅおよびシリコン酸化膜３９の表面のごく薄い領域に各々の下地材料の窒化膜を形成することができる。これにより、次に説明するキャップ膜（シリコン窒化膜）とＣｕ配線４６ａ〜４６ｅおよびシリコン酸化膜３９との密着性が向上し、ＴＤＤＢ寿命を著しく向上できる。この点は、本発明者らの実験結果の解析とともに後に詳しく説明する。 In this way, by performing plasma treatment on the surfaces of the Cu wirings 46a to 46e and the silicon oxide film 39, nitride films of the respective underlying materials are formed in very thin regions on the surfaces of the Cu wirings 46a to 46e and the silicon oxide film 39. can do. As a result, the adhesion between the cap film (silicon nitride film) described below, the Cu wirings 46a to 46e, and the silicon oxide film 39 is improved, and the TDDB life can be remarkably improved. This point will be described in detail later together with the analysis of the experimental results of the inventors.
次に、ロボット３０４を用いて基板１を処理室３０２ｂに搬送する。処理室３０２ｂのゲートバルブ３０５を閉じ、処理室３０２ｂ内が十分な真空度になるまで排気した後、処理室３０２ｂにシラン（ＳｉＨ４）、アンモニア、窒素の混合ガスを導入し、圧力調整を行って所定の圧力に維持する。その後、高周波電源から電極３０９に電界を印加してプラズマを発生し、図１７に示すように、Ｃｕ配線４６ａ〜４６ｅおよびシリコン酸化膜３９の表面にシリコン窒化膜４７（キャップ膜）を堆積する。所定時間の経過後高周波電界を停止しプラズマを停止する。その後、処理室３０２ｂ内を真空排気し、ゲートバルブ３０５を開いてロボット３０４により基板１をロードロック室３０１に搬出する。さらに、ロボット３０４を用いてカセットインタフェイス３０３に基板１を排出する。 Next, the substrate 1 is transferred to the processing chamber 302b using the robot 304. After closing the gate valve 305 of the processing chamber 302b and exhausting the processing chamber 302b to a sufficient degree of vacuum, a mixed gas of silane (SiH 4 ), ammonia, and nitrogen is introduced into the processing chamber 302b to adjust the pressure. To maintain a predetermined pressure. Thereafter, an electric field is applied from the high frequency power source to the electrode 309 to generate plasma, and a silicon nitride film 47 (cap film) is deposited on the surfaces of the Cu wirings 46a to 46e and the silicon oxide film 39 as shown in FIG. After the elapse of a predetermined time, the high frequency electric field is stopped and the plasma is stopped. Thereafter, the inside of the processing chamber 302 b is evacuated, the gate valve 305 is opened, and the substrate 1 is carried out to the load lock chamber 301 by the robot 304. Further, the substrate 1 is discharged to the cassette interface 303 using the robot 304.
シリコン窒化膜４７の膜厚はたとえば５０ｎｍとする。その後、第３層目の配線と第２層目の配線（Ｃｕ配線４６ａ〜４６ｅ）とを接続するプラグを形成するためのシリコン酸化膜を形成し、前記したと同様の方法で、第３層目以降の埋め込みＣｕ配線が形成される。図１８は、上述したＣｕ配線４６ａ〜４６ｅの形成プロセスの全体フロー図である。 The film thickness of the silicon nitride film 47 is 50 nm, for example. Thereafter, a silicon oxide film for forming a plug for connecting the third layer wiring and the second layer wiring (Cu wirings 46a to 46e) is formed, and the third layer is formed by the same method as described above. The embedded Cu wirings after the first are formed. FIG. 18 is an overall flow diagram of the formation process of the Cu wirings 46a to 46e described above.
なお、図１９に第７層目の配線までを形成したＣＭＯＳ−ＬＳＩの一例を示す。第１層目の配線（Ｍ１）は、前記した通りタングステン膜からなる。第２層配線（Ｍ２）から第５層配線（Ｍ５）までは、前記したＣｕ配線の形成方法で製造する。なお、第２層配線（Ｍ２）および第３層配線（Ｍ３）は、配線幅、配線間距離および配線高さ（厚さ）は何れも０．５μｍで形成する。第４層配線（Ｍ４）および第５層配線（Ｍ５）は、配線幅、配線間距離および配線高さ（厚さ）は何れも１μｍで形成する。第６層配線（Ｍ６）はタングステン膜、アルミニウム膜およびタングステン膜の３層構成とし、第７層配線（Ｍ７）はアルミニウム膜で構成する。第７層配線（Ｍ７）にはバンプ等が形成されるが図示を省略している。 FIG. 19 shows an example of a CMOS-LSI formed up to the seventh layer wiring. The first layer wiring (M1) is made of a tungsten film as described above. The second layer wiring (M2) to the fifth layer wiring (M5) are manufactured by the Cu wiring forming method described above. The second layer wiring (M2) and the third layer wiring (M3) are all formed with a wiring width, a distance between wirings, and a wiring height (thickness) of 0.5 μm. The fourth layer wiring (M4) and the fifth layer wiring (M5) are each formed with a wiring width, a distance between wirings, and a wiring height (thickness) of 1 μm. The sixth layer wiring (M6) has a three-layer structure of a tungsten film, an aluminum film, and a tungsten film, and the seventh layer wiring (M7) is formed of an aluminum film. Bumps and the like are formed on the seventh layer wiring (M7), but the illustration is omitted.
本実施の形態によれば、ＴＤＤＢ寿命が大幅に改善される。図２０は、本実施の形態の第２層配線Ｍ２（Ｃｕ配線４６ａ〜４６ｅ）と同層に形成されたＴＥＧサンプルのＴＤＤＢ寿命を示すグラフであり、本実施の形態の場合のデータをラインＡに示す。比較のためにアンモニアプラズマ処理をしない場合のＴＤＤＢ寿命データ（ラインＲｅｆ）も同時に示す。図から明らかな通り、本実施の形態では、比較データと比べて約６桁の寿命向上が見られる。 According to the present embodiment, the TDDB life is significantly improved. FIG. 20 is a graph showing the TDDB life of the TEG sample formed in the same layer as the second layer wiring M2 (Cu wirings 46a to 46e) of the present embodiment. Shown in For comparison, TDDB life data (line Ref) when ammonia plasma treatment is not performed are also shown. As is apparent from the figure, in this embodiment, the life is improved by about 6 digits compared to the comparison data.
図２１は、本実施の形態で適用したシリコン酸化膜３９をそれよりも緻密で強固なシリコン窒化膜に置き換えた場合のデータ（ラインＢ）を示す。絶縁膜を窒化シリコンに置き換えた場合であってもアンモニアプラズマ処理を施さなければ絶縁膜をシリコン酸化膜とした場合と何ら相違はない（ラインＲｅｆ）。一方、シリコン窒化膜を絶縁膜に適用し、アンモニアプラズマ処理を施せば、本実施の形態以上にＴＤＤＢ寿命が向上する。しかしその向上の割合は大きくなく、アンモニアプラズマ処理を行うことによる要因の方が支配的であることがわかる。これは、ＴＤＤＢ寿命を支配する要因は絶縁膜のバルクよりは、その界面が支配的であることを示している。 FIG. 21 shows data (line B) when the silicon oxide film 39 applied in the present embodiment is replaced with a denser and stronger silicon nitride film. Even when the insulating film is replaced with silicon nitride, there is no difference from the case where the insulating film is a silicon oxide film unless the ammonia plasma treatment is performed (line Ref). On the other hand, if a silicon nitride film is applied to the insulating film and ammonia plasma treatment is performed, the TDDB life is improved more than in the present embodiment. However, the rate of improvement is not large, and it can be seen that the factor due to the ammonia plasma treatment is more dominant. This indicates that the factor governing the TDDB lifetime is dominated by the interface rather than the bulk of the insulating film.
そこで、本発明者らは、アンモニアプラズマ処理によりＴＤＤＢ寿命が向上する機構を解析するために銅とシリコン酸化膜の表面分析を行った。以下に解析の結果を説明する。 Therefore, the present inventors conducted surface analysis of copper and silicon oxide films in order to analyze the mechanism by which the TDDB life is improved by ammonia plasma treatment. The results of the analysis will be described below.
図２２〜図２４は、Ｃｕ配線表面のＸＰＳ（X-ray Photo-electron Spectroscopy ）分析の結果を示したグラフである。各図の（ａ）、（ｃ）はＣｕ２ｐの分光結果を示し、（ｂ）、（ｄ）はＮ１ｓの分光結果を示す。 22 to 24 are graphs showing the results of XPS (X-ray Photo-electron Spectroscopy) analysis of the Cu wiring surface. In each figure, (a) and (c) show the spectral results of Cu2p, and (b) and (d) show the spectral results of N1s.
図２２（ａ）、（ｂ）はアズデポ状態のＣｕ膜表面を分析した結果である。Ｃｕ２ｐのピークが観察され、Ｎ１ｓのピークはノイズレベルであることから、アズデポ状態のＣｕ膜には窒素は存在しないことがわかる。図２２（ｃ）、（ｄ）は、Ｃｕ膜にＣＭＰのみを施した直後のＣｕ配線表面を分析した結果である。Ｃｕ２ｐのピークとともにＮ１ｓのピークが観察される。前記した通りスラリにはＢＴＡが含まれるため、Ｃｕ表面に残留したＢＴＡ内の窒素を観察しているものと推察できる。図２３（ａ）、（ｂ）は、ＣＭＰ後に後洗浄まで行った状態のＣｕ配線表面を分析した結果である。Ｃｕ２ｐピークに変化は見られないが、Ｎ１ｓピークが低下している。洗浄によりＢＴＡが除去されたと考えられる。図２３（ｃ）、（ｄ）は、後洗浄後大気雰囲気に２４時間放置した状態のＣｕ配線表面を分析した結果である。Ｃｕ２ｐのピークとともにＣｕＯのピークが観察される。Ｎ１ｓピークには放置による変化は見られない。放置によりＣｕ表面が酸化され、ＣｕＯが生成していることがわかる。 FIGS. 22A and 22B show the results of analysis of the as-deposited Cu film surface. Since the Cu2p peak is observed and the N1s peak is a noise level, it can be seen that nitrogen is not present in the as-deposited Cu film. 22C and 22D show the results of analysis of the Cu wiring surface immediately after the CMP of the Cu film only. The N1s peak is observed together with the Cu2p peak. As described above, since BTA is contained in the slurry, it can be assumed that nitrogen in BTA remaining on the Cu surface is observed. FIGS. 23A and 23B show the results of analysis of the Cu wiring surface in a state where the post-cleaning is performed after the CMP. Although no change is observed in the Cu2p peak, the N1s peak is lowered. It is thought that BTA was removed by washing. 23 (c) and 23 (d) show the results of analysis of the Cu wiring surface in a state where it is left in the air atmosphere after post-cleaning for 24 hours. A CuO peak is observed together with a Cu2p peak. The N1s peak is not changed by standing. It can be seen that the Cu surface was oxidized by being left and CuO was produced.
このように酸化されたＣｕ配線にアンモニアプラズマ処理を施した状態のＣｕ配線表面を分析した結果が図２４（ａ）、（ｂ）である。ＣｕＯのピークはほぼ消失している。一方、Ｎ１ｓピークは強く生じている。Ｃｕ表面が還元されて酸素が引き抜かれているとともに表面が窒化されていると考えられる。比較のため、酸化されたＣｕ配線に３５０℃の水素熱処理を施した状態のＣｕ配線表面を分析した。結果は図２４（ｃ）、（ｄ）である。Ｃｕ２ｐピークについて、図２４（ｃ）と図２４（ａ）とを比較すれば、よりアズデポ状態（図２２（ａ））に近いことから、水素熱処理の方が還元性は強いと考えられる。一方、Ｎ１ｓピークはほとんど観察されないことから、水素熱処理ではＣｕ表面が還元されるのみである。 FIGS. 24A and 24B show results obtained by analyzing the surface of the Cu wiring in a state where the ammonia wiring is applied to the oxidized Cu wiring. The CuO peak has almost disappeared. On the other hand, the N1s peak is strongly generated. It is considered that the Cu surface is reduced and oxygen is extracted and the surface is nitrided. For comparison, the surface of the Cu wiring in a state where the oxidized Cu wiring was subjected to hydrogen heat treatment at 350 ° C. was analyzed. The results are shown in FIGS. 24 (c) and 24 (d). When the Cu2p peak is compared with FIG. 24C and FIG. 24A, it is closer to the as-deposited state (FIG. 22A), and therefore it is considered that the hydrogen heat treatment is more reducible. On the other hand, since almost no N1s peak is observed, the hydrogen heat treatment only reduces the Cu surface.
以上の結果から、アンモニアプラズマ処理によりＣｕ配線４６ａ〜４６ｅの表面は還元されるとともに窒化層が形成されていることがわかる。この窒化層は、アンモニアプラズマ処理の後にシリコン窒化膜を堆積する際の原料ガスに含まれるシランと銅との反応を防止し、銅のシリサイドの形成を抑制する働きを有すると考えられる。シリサイド形成の防止は配線抵抗の増加を抑制する役割があると考える。 From the above results, it can be seen that the surfaces of the Cu wirings 46a to 46e are reduced and a nitride layer is formed by the ammonia plasma treatment. This nitride layer is considered to have a function of preventing the formation of copper silicide by preventing the reaction between silane and copper contained in the source gas when depositing the silicon nitride film after the ammonia plasma treatment. It is considered that prevention of silicide formation has a role of suppressing an increase in wiring resistance.
図２５は、シリコン酸化膜表面のＸＰＳ分析を行った結果を示すグラフであり、図２６および図２７は、シリコン酸化膜の質量分析（ＴＤＳ−ＡＰＩＭＳ）を行った結果を示すグラフである。シリコン酸化膜の分析においては、ＣＭＰ後洗浄まで行った状態（プロファイルＣ）、ＣＭＰ後洗浄後水素プラズマ処理を行った状態（プロファイルＤ）、ＣＭＰ後洗浄後アンモニアプラズマ処理を行った状態（プロファイルＥ）、ＣＭＰ後洗浄後窒素プラズマ処理を行った状態（プロファイルＦ）について分析した。なお、プロファイルＣの１ｅＶ程度の高エネルギー方向へのずれはチャージアップの影響によるものである。 FIG. 25 is a graph showing the results of XPS analysis of the silicon oxide film surface, and FIGS. 26 and 27 are graphs showing the results of mass analysis (TDS-APIMS) of the silicon oxide film. In the analysis of the silicon oxide film, the state after the post-CMP cleaning (profile C), the state after the post-CMP cleaning hydrogen plasma treatment (profile D), the state after the post-CMP cleaning ammonia plasma treatment (profile E) ), And the state (profile F) in which nitrogen plasma treatment was performed after cleaning after CMP. Note that the shift of profile C in the high energy direction of about 1 eV is due to the effect of charge-up.
図２５（ａ）、（ｂ）はともにＳｉ２ｐスペクトルを観察したデータであり、（ａ）は１０ｎｍ程度の深さを、（ｂ）は２ｎｍ程度の深さを分析したものである。図２５（ｃ）、（ｄ）、（ｅ）は各々Ｎ１ｓ、Ｏ１ｓ、Ｃ１ｓスペクトルを観察したデータである。 FIGS. 25A and 25B are data obtained by observing the Si2p spectrum. FIG. 25A shows the depth of about 10 nm, and FIG. 25B shows the depth of about 2 nm. 25 (c), (d), and (e) are data obtained by observing N1s, O1s, and C1s spectra, respectively.
図２５（ｂ）から、水素プラズマ処理（プロファイルＤ）の低エネルギー側（１０２ｅＶ付近）にブロードなピークが見られる。これはＳｉ−Ｈ結合が存在すると考えられ、水素プラズマ処理によりシリコン酸化膜表面にＳｉ−Ｈが形成されると推察される。 FIG. 25B shows a broad peak on the low energy side (near 102 eV) of the hydrogen plasma treatment (profile D). This is considered that Si-H bonds exist, and it is assumed that Si-H is formed on the surface of the silicon oxide film by the hydrogen plasma treatment.
図２５（ａ）より、アンモニアプラズマ処理（プロファイルＥ）と窒素プラズマ処理（プロファイルＦ）の１０５ｅＶのピークが低エネルギー側に広がった非対称なピークになっている。非対称部分のピーク（１０３．５ｅＶ）はＳｉ−Ｏ−Ｎ結合と考えられる。アンモニアプラズマ処理および窒素プラズマ処理によりシリコン酸化膜の表面が窒化されていると推察される。また、図２５（ａ）と（ｂ）との比較から、窒化は表面でより強くされていると考えられる。アンモニアプラズマ処理および窒素プラズマ処理による窒化は、図２５（ｃ）でも確認できる。 From FIG. 25A, the 105 eV peak of the ammonia plasma treatment (profile E) and the nitrogen plasma treatment (profile F) is an asymmetric peak that spreads to the low energy side. The asymmetric peak (103.5 eV) is considered to be a Si—O—N bond. It is presumed that the surface of the silicon oxide film is nitrided by ammonia plasma treatment and nitrogen plasma treatment. Further, from the comparison between FIGS. 25A and 25B, it is considered that nitriding is strengthened on the surface. Nitridation by ammonia plasma treatment and nitrogen plasma treatment can also be confirmed in FIG.
図２５（ｅ）より、水素プラズマ処理（プロファイルＤ）では炭素はほとんど検出されない。水素プラズマ処理により表面の有機物が除去されていることがわかる。また、ＣＭＰ後（プロファイルＣ）の２８９ｅＶのピークはＣ−Ｏ結合と考えられる。ＣＭＰ後ではスラリが残留していると考える。 From FIG. 25 (e), almost no carbon is detected in the hydrogen plasma treatment (profile D). It can be seen that organic substances on the surface are removed by the hydrogen plasma treatment. Further, the peak at 289 eV after CMP (profile C) is considered to be a C—O bond. It is considered that slurry remains after CMP.
図２５（ｆ）は、ＳｉピークとＮピークとからそれらの存在比を求め、Ｎ量を推定した値を示す。アンモニアプラズマ処理と窒素プラズマ処理とではほぼ同等の窒化がなされていると考える。 FIG. 25 (f) shows a value obtained by obtaining the abundance ratio from the Si peak and the N peak and estimating the N amount. It is considered that almost the same nitriding is performed in the ammonia plasma treatment and the nitrogen plasma treatment.
図２６（ａ）、（ｂ）、（ｃ）、（ｄ）は各々質量数４１（Ａｒ−Ｈ）、質量数２７（Ｃ２Ｈ３）、質量数５７（Ｃ４Ｈ９）、質量数５９（Ｃ３Ｈ７Ｏ）を測定したグラフである。また、図２７（ａ）、（ｂ）、（ｃ）、（ｄ）は各々質量数２８（Ｓｉ、Ｃ２Ｈ４）、質量数４４（ＳｉＯ、Ｃ３Ｈ６）、質量数２９（ＳｉＨ、Ｃ２Ｈ５）、質量数３１（ＳｉＨ３）を測定したグラフである。 26 (a), (b), (c), and (d) are mass numbers 41 (Ar-H), mass numbers 27 (C 2 H 3 ), mass numbers 57 (C 4 H 9 ), and mass numbers, respectively. 59 is a graph of (C 3 H 7 O). 27 (a), (b), (c), and (d) are mass numbers 28 (Si, C 2 H 4 ), mass numbers 44 (SiO, C 3 H 6 ), and mass numbers 29 (SiH), respectively. , C 2 H 5 ) and mass number 31 (SiH 3 ).
図２６（ａ）から、プラズマ処理による水素の脱離量の相違はほとんどないが、水素プラズマ処理（プロファイルＤ）の脱離温度が他の場合（５６０℃）と比較して５２０℃と低いことがわかる。 From FIG. 26 (a), there is almost no difference in the amount of hydrogen desorbed by the plasma treatment, but the desorption temperature of the hydrogen plasma treatment (profile D) is as low as 520 ° C compared to the other cases (560 ° C). I understand.
図２６（ａ）、（ｂ）、（ｃ）から、各プロセスとも有機物の離脱が見られる。一方、図２７（ａ）〜（ｄ）から、有機物の離脱以外のピークの存在が見られる。すなわち、３００〜４００℃のピークは各々、Ｓｉ、ＳｉＯ、ＳｉＨ、ＳｉＨ３と思われる。各図を比較すると、水素、アンモニア、窒素の各プラズマ処理で、ＳｉＯの離脱は見られるが、アンモニアプラズマ処理ではＳｉＨ、ＳｉＨ３の離脱はほとんど観察されない。すなわち、アンモニアプラズマ処理ではＳｉ−Ｏ−Ｎが形成され、比較的低いエネルギーで容易に離脱する。また、離脱に必要なエネルギーは窒素プラズマ処理の場合が最も高く、水素プラズマ処理とアンモニアプラズマ処理とではほぼ同じと言える。 26 (a), (b), and (c), organic substances are detached from each process. On the other hand, from FIGS. 27A to 27D, the presence of peaks other than the separation of organic substances can be seen. That is, the peaks at 300 to 400 ° C. are considered to be Si, SiO, SiH, and SiH 3 , respectively. Comparing the figures, SiO separation is observed in the hydrogen, ammonia, and nitrogen plasma treatments, but SiH and SiH 3 are hardly observed in the ammonia plasma treatment. That is, in the ammonia plasma treatment, Si—O—N is formed and is easily detached with relatively low energy. Further, the energy required for separation is highest in the case of nitrogen plasma treatment, and it can be said that the hydrogen plasma treatment and the ammonia plasma treatment are almost the same.
これらの結果から、シリコン酸化膜表面のダングリングボンドの原因となるＳｉ−ＯＨやＳｉ−Ｏ−は、アンモニアプラズマ処理により、弱い結合のＳｉ−Ｏ−Ｎで終端されると考えられる。アンモニアプラズマ処理の後のシリコン窒化膜の成膜において、ごく表面のＳｉ−Ｏ−Ｎが離脱し、バルクのＳｉ−Ｏ結合とシリコン窒化膜のＳｉ−Ｎとが強固に結合し、連続的な界面を形成する。これが界面の密着性を向上する機構と考えられる。一方、アンモニアプラズマ処理を行わない場合には、そもそもＳｉ−ＯＨ結合の多いシリコン酸化膜の表面とシリコン窒化膜の原料ガスであるアンモニアとが縮合反応し、ダングリングボンドの原因であるＳｉ−Ｏ−結合が多数発生していると考えられる。シリコン酸化膜とシリコン窒化膜との界面に多数のダングリングボンドが存在すれば、そこはリークパスを形成することとなり配線間のリーク電流、ひいては絶縁破壊の原因となっていると考えられる。 From these results, it is considered that Si—OH and Si—O— that cause dangling bonds on the surface of the silicon oxide film are terminated by weakly bonded Si—O—N by ammonia plasma treatment. In the formation of the silicon nitride film after the ammonia plasma treatment, the Si—O—N on the very surface is detached, and the bulk Si—O bond and the Si—N of the silicon nitride film are firmly bonded to each other. Form an interface. This is considered to be a mechanism for improving the adhesion at the interface. On the other hand, when ammonia plasma treatment is not performed, the surface of the silicon oxide film having many Si—OH bonds and ammonia, which is the raw material gas of the silicon nitride film, undergo a condensation reaction, and Si—O that causes dangling bonds. -Many bonds are considered to have occurred. If there are a large number of dangling bonds at the interface between the silicon oxide film and the silicon nitride film, it forms a leak path, which is considered to cause a leakage current between the wirings and hence a dielectric breakdown.
以上の分析結果から、アンモニアプラズマ処理により、酸化されたＣｕ配線の表面は還元されてＣｕ単元素に変換され、イオン化されたＣｕよりも電気的に安定な状態になり、かつ、シリコン酸化膜／シリコン窒化膜界面は連続的な強固な膜になることから、リーク電流が減少し、ＴＤＤＢ寿命も大幅に向上すると考えられる。 From the above analysis results, the surface of the oxidized Cu wiring is reduced and converted into a single element of Cu by ammonia plasma treatment, and becomes an electrically stable state compared to ionized Cu. Since the silicon nitride film interface becomes a continuous strong film, it is considered that the leakage current is reduced and the TDDB life is greatly improved.
図２８は、アンモニアプラズマ処理を行った本実施の形態の場合の配線層とシリコン窒化膜（キャップ膜）との界面を観察したＴＥＭ写真である。一方図２９はアンモニアプラズマ処理を行わない場合の界面のＴＥＭ写真である。図２８では、界面に薄い被膜の存在が確認できる（矢印で示した）。この薄い被膜が前記した窒化層であると考えられる。一方図２９では、そのような被膜は確認できない。 FIG. 28 is a TEM photograph observing the interface between the wiring layer and the silicon nitride film (cap film) in the case of the present embodiment where the ammonia plasma treatment was performed. On the other hand, FIG. 29 is a TEM photograph of the interface when ammonia plasma treatment is not performed. In FIG. 28, the presence of a thin film at the interface can be confirmed (indicated by an arrow). This thin film is considered to be the aforementioned nitride layer. On the other hand, in FIG. 29, such a film cannot be confirmed.
また、本実施の形態では、Ｃｕ配線の抵抗を低減できる。図３０は、各種の処理を行った場合の配線抵抗の測定結果である。処理無し（プラズマ処理なし）とアンモニアプラズマ処理をした場合とでは、他の場合（水素プラズマ処理、水素アニール、窒素プラズマ処理）と比較して有意に低い値となっている。図３１および図３２は、これら各処理を施した場合のＣｕ配線とキャップ膜（シリコン窒化膜）との界面を観察したＴＥＭ写真である。処理無しとアンモニアプラズマ処理の場合（図３１）では界面に特異ものは見られないが、水素アニール、窒素プラズマ処理の場合（図３２）では界面に銅のシリサイド（ＣｕＳｉ）層が形成されている。このシリサイド層が抵抗増加の原因と思われる。このようなシリサイド層は、シリコン窒化膜の形成の際のシランガスとの反応で形成されるが、アンモニア処理を行っている場合にはＣｕ表面にごく薄い窒化膜が形成されており、この窒化膜がシリサイド化のブロッキング層として機能していると考えられる。一方、水素アニール等、単に銅表面を還元するのみでは活性なＣｕ表面が露出してシリコンとの反応が促進されるため、シリサイド層が生成されやすいと考えられる。なお、水素プラズマ処理（図３２（ｃ）、（ｆ））の場合には、界面に何らかの生成物が見られる。ただし、多くの場合にはそのような生成物が形成されない場合もあり水素プラズマ処理の場合にはシリサイド化の程度は小さいと考えられる。なお、図３１および図３２において、ＴＥＭ写真（図３１（ａ）および（ｂ）、図３２（ａ）〜（ｃ））に加えて、各々対応するトレース図面（図３１（ｃ）および（ｄ）、図３２（ｄ）〜（ｆ））を参考のために各ＴＥＭ写真の下に示した。 Moreover, in this Embodiment, resistance of Cu wiring can be reduced. FIG. 30 shows the measurement results of the wiring resistance when various processes are performed. In the case of no treatment (no plasma treatment) and the case of ammonia plasma treatment, the values are significantly lower than in other cases (hydrogen plasma treatment, hydrogen annealing, nitrogen plasma treatment). 31 and 32 are TEM photographs observing the interface between the Cu wiring and the cap film (silicon nitride film) when each of these treatments is performed. In the case of no treatment and ammonia plasma treatment (FIG. 31), there is no peculiarity at the interface, but in the case of hydrogen annealing and nitrogen plasma treatment (FIG. 32), a copper silicide (CuSi) layer is formed at the interface. . This silicide layer seems to be the cause of the increase in resistance. Such a silicide layer is formed by a reaction with a silane gas during the formation of a silicon nitride film. When ammonia treatment is performed, a very thin nitride film is formed on the Cu surface. Is considered to function as a silicidation blocking layer. On the other hand, simply reducing the copper surface, such as hydrogen annealing, exposes the active Cu surface and promotes the reaction with silicon, so it is considered that a silicide layer is likely to be formed. In the case of hydrogen plasma treatment (FIGS. 32 (c) and (f)), some product is seen at the interface. However, in many cases, such a product may not be formed. In the case of hydrogen plasma treatment, the degree of silicidation is considered to be small. 31 and 32, in addition to the TEM photographs (FIGS. 31A and 31B and FIGS. 32A to 32C), the corresponding trace drawings (FIGS. 31C and 31D) are respectively shown. ) And FIGS. 32 (d) to (f)) are shown below each TEM photograph for reference.
上記した分析結果から、ＴＤＤＢ寿命の劣化機構として、以下のようなモデルが考えられる。すなわち、本実施の形態のアンモニア処理を施さない場合には、Ｃｕ配線の表面部分に酸化銅（ＣｕＯ）が形成され、また、キャップ膜（シリコン窒化膜４７）の形成の際に銅シリサイドが形成される。このような酸化銅あるいは銅シリサイドは、純粋な銅と比較してイオン化されやすく、このようなイオン化された銅は配線間の電界によりドリフトされ、配線間の絶縁膜に拡散される。また、銅配線を埋め込んで形成する絶縁膜（シリコン酸化膜３９）とキャップ膜（シリコン窒化膜４７）との界面は、本実施の形態のアンモニア処理を施さない場合にはダングリングボンドが多く形成され、不連続であり、密着性にも乏しい。このようなダングリングボンドの存在は銅イオンの拡散を助長する作用を有し、銅イオンは界面に沿ってドリフトされ拡散する。すなわち、配線間の前記界面にリークパスが形成される。リークパスを流れるリーク電流は、長時間のリーク作用と電流による熱ストレスも加わり、その後加速度的に電流値が増加して破壊に至る（ＴＤＤＢ寿命）。 From the above analysis results, the following model can be considered as a deterioration mechanism of the TDDB life. That is, when the ammonia treatment according to the present embodiment is not performed, copper oxide (CuO) is formed on the surface portion of the Cu wiring, and copper silicide is formed when the cap film (silicon nitride film 47) is formed. Is done. Such copper oxide or copper silicide is more easily ionized than pure copper, and such ionized copper is drifted by the electric field between the wirings and diffused into the insulating film between the wirings. In addition, the interface between the insulating film (silicon oxide film 39) and the cap film (silicon nitride film 47) formed by embedding the copper wiring has many dangling bonds when the ammonia treatment of this embodiment is not performed. It is discontinuous and has poor adhesion. The presence of such dangling bonds has a function of promoting the diffusion of copper ions, and the copper ions are drifted and diffused along the interface. That is, a leak path is formed at the interface between the wirings. The leak current flowing through the leak path is also subjected to a long-time leak action and thermal stress due to the current, and then the current value increases at an accelerated rate, leading to destruction (TDDB life).
これに対し、本実施の形態では、Ｃｕ配線４６ａ〜４６ｅの表面にアンモニア処理を施すため、Ｃｕ配線４６ａ〜４６ｅ表面の酸化層は還元されて消失し、Ｃｕ配線４６ａ〜４６ｅの表面に薄い窒化層が形成されるためシリコン窒化膜４７の形成の際に銅シリサイドが形成されない。このため、リークおよび絶縁破壊の原因となる銅イオンを支配的に供給する原因物質を生じなくすることができる。また、本実施の形態では、シリコン酸化膜３９の表面にアンモニア処理を施すため、シリコン窒化膜４７との接続を連続的にし、ダングリングボンドの密度を低減してリークパスの形成を抑制できる。すなわち、ＴＤＤＢ寿命低下の原因となる銅イオンの発生を抑制し、かつ、銅の拡散を抑制できるようなシリコン酸化膜３９とシリコン窒化膜４７との接合界面を形成できる。これによりＴＤＤＢ寿命を向上できるのである。 In contrast, in the present embodiment, the surface of the Cu wirings 46a to 46e is subjected to ammonia treatment, so that the oxide layer on the surface of the Cu wirings 46a to 46e is reduced and disappears, and the surface of the Cu wirings 46a to 46e is thinly nitrided. Since the layer is formed, copper silicide is not formed when the silicon nitride film 47 is formed. For this reason, it is possible to eliminate a causative substance that dominantly supplies copper ions that cause leakage and dielectric breakdown. In this embodiment, since the surface of the silicon oxide film 39 is subjected to ammonia treatment, the connection with the silicon nitride film 47 can be made continuous, the density of dangling bonds can be reduced, and the formation of leak paths can be suppressed. That is, it is possible to form a bonding interface between the silicon oxide film 39 and the silicon nitride film 47 that can suppress the generation of copper ions that cause a decrease in the TDDB life and can suppress the diffusion of copper. Thereby, the TDDB life can be improved.
なお、前記した解析から、水素プラズマ処理でもＴＤＤＢ寿命を向上できると考えられる。すなわち、水素プラズマ処理により、Ｃｕ表面は還元され、Ｓｉ−Ｏ−等のダングリングボンドや、その原因となるＳｉ−ＯＨがＳｉ−Ｈで終端される。そして、シリコン窒化膜の形成の際に、結合の弱い表面のＳｉ−Ｈが離脱し、Ｓｉ−Ｎで置換される。これにより連続的なシリコン酸化膜とシリコン窒化膜の界面が形成される。ただし配線抵抗は前記の通り増加する。図３３は、水素プラズマ処理を行った場合のＴＤＤＢ寿命のデータを示したグラフである。参考にラインＲｅｆ（処理無し）とラインＡ（アンモニアプラズマ処理）を示した。水素プラズマ処理（ラインＣ）では、ＴＤＤＢ寿命が格段に向上することがわかる。水素プラズマ処理の場合にはプラズマダメージが軽減されることが期待されるので、キャップ膜としてシリコン窒化膜にかわる他の材料であってＣｕとの反応生成物を生じないような材料が適用できるときにはきわめて有効である。なお、窒素プラズマ処理（ラインＤ）ではＴＤＤＢ寿命がかえって低下する。図２６，２７からもわかるように、窒素プラズマ処理によってかえって有機物の付着が増加していることに起因すると思われる。 From the above analysis, it is considered that the TDDB life can be improved even by hydrogen plasma treatment. That is, the surface of Cu is reduced by hydrogen plasma treatment, and dangling bonds such as Si—O— and Si—OH causing the termination are terminated with Si—H. Then, when the silicon nitride film is formed, Si—H on the weakly bonded surface is detached and replaced with Si—N. As a result, a continuous interface between the silicon oxide film and the silicon nitride film is formed. However, the wiring resistance increases as described above. FIG. 33 is a graph showing TDDB life data when hydrogen plasma treatment is performed. For reference, line Ref (no treatment) and line A (ammonia plasma treatment) are shown. It can be seen that the hydrogen plasma treatment (line C) significantly improves the TDDB life. In the case of hydrogen plasma treatment, plasma damage is expected to be reduced. Therefore, when a material that does not generate a reaction product with Cu, which is another material replacing the silicon nitride film as the cap film, can be applied. Very effective. In the nitrogen plasma treatment (line D), the TDDB life is reduced. As can be seen from FIGS. 26 and 27, this is probably due to the increased adhesion of organic matter due to the nitrogen plasma treatment.
本実施の形態では、さらに、Ｃｕ配線４６ａ〜４６ｅおよびシリコン酸化膜３９とキャップ膜４７との接着性が向上しているため、界面の剥離強度が増し、マージンが大きくなるという効果もある。 In the present embodiment, since the adhesion between the Cu wirings 46a to 46e and the silicon oxide film 39 and the cap film 47 is improved, there is an effect that the peeling strength at the interface is increased and the margin is increased.
なお、アンモニア、水素の単一ガスに限られず、窒素、アルゴン、ヘリウム等の不活性ガスとの混合ガスプラズマで処理しても良い。すなわち、アンモニアと水素、窒素、アルゴンまたはヘリウムとの混合ガス、あるいは、水素とアンモニア、窒素、アルゴンまたはヘリウムとの混合ガスでも良い。さらに、これらのガスから選択された３元系、４元系等多元系の混合ガスであっても良い。このとき、水素、アンモニア、あるいは水素とアンモニアの和は、総流量（質量流量）に対して５％以上混合されていることが必要である。 The treatment is not limited to a single gas of ammonia and hydrogen, but may be performed by a mixed gas plasma with an inert gas such as nitrogen, argon, or helium. That is, a mixed gas of ammonia and hydrogen, nitrogen, argon, or helium, or a mixed gas of hydrogen and ammonia, nitrogen, argon, or helium may be used. Further, a mixed gas of a ternary system, a quaternary system or the like selected from these gases may be used. At this time, it is necessary that 5% or more of hydrogen, ammonia, or the sum of hydrogen and ammonia is mixed with respect to the total flow rate (mass flow rate).
（実施の形態２）
本発明の実施の形態２であるＣＭＯＳ−ＬＳＩの製造方法を図３４〜図４３を用いて工程順に説明する。
(Embodiment 2)
A method for manufacturing a CMOS-LSI according to the second embodiment of the present invention will be described in the order of steps with reference to FIGS.
本実施の形態の製造方法は、実施の形態１における図１〜図８までの工程については同様である。以下ＣＭＰ工程以降の工程を説明する。 The manufacturing method of the present embodiment is the same for the steps from FIG. 1 to FIG. 8 in the first embodiment. Hereinafter, processes after the CMP process will be described.
図３４は、埋め込みＣｕ配線の形成に用いるＣＭＰ装置の全体構成の一例を示す概略図である。 FIG. 34 is a schematic diagram showing an example of the overall configuration of a CMP apparatus used for forming embedded Cu wiring.
図示のように、ＣＭＰ装置４００は、研磨処理部４０１とその後段に設けられた後洗浄部４０２とによって構成されている。研磨処理部４０１には、ウエハ（基板）１の研磨処理を行う２台の定盤（第１定盤４０３Ａ、第２定盤４０３Ｂ）、研磨処理が終わった基板１を予備洗浄し、その表面に防食処理を施すクリーン・ステーション４０４、基板１をローダ４０６、第１定盤４０３Ａ、第２定盤４０３Ｂ、クリーン・ステーション４０４、アンローダ４０７間に移動させる回転アーム４０５などが設置されている。 As shown in the figure, the CMP apparatus 400 includes a polishing processing unit 401 and a post-cleaning unit 402 provided in the subsequent stage. In the polishing processing unit 401, two surface plates (first surface plate 403A and second surface plate 403B) for polishing the wafer (substrate) 1 and the substrate 1 after the polishing processing are preliminarily cleaned, A clean station 404 for performing anticorrosion treatment, a rotating arm 405 for moving the substrate 1 between the loader 406, the first surface plate 403A, the second surface plate 403B, the clean station 404, and the unloader 407 are installed.
研磨処理部４０１の後段には予備洗浄が終わった基板１の表面をスクラブ洗浄する後洗浄部４０２が設けられている。後洗浄部４０２には、ローダ４０８、第１洗浄部４０９Ａ、第２洗浄部４０９Ｂ、スピンドライヤ４１０、アンローダ４１１などが設置されている。また、後洗浄部４０２は、洗浄中の基板１の表面に光が照射するのを防ぐために、全体が遮光壁４３０で囲まれ、内部が１８０ルックス、好ましくは１００ルックス以下の暗室状態となっている。これは、表面に研磨液が付着した基板１に湿潤状態で光が照射されると、シリコンの光起電力によってｐｎ接合に短絡電流が流れ、ｐｎ接合のｐ側（＋側）に接続されたＣｕ配線の表面からＣｕイオンが解離して配線腐食を引き起こすからである。 A post-cleaning unit 402 that scrubs and cleans the surface of the substrate 1 that has been subjected to preliminary cleaning is provided at the subsequent stage of the polishing processing unit 401. In the post-cleaning unit 402, a loader 408, a first cleaning unit 409A, a second cleaning unit 409B, a spin dryer 410, an unloader 411, and the like are installed. Further, the post-cleaning unit 402 is entirely surrounded by a light-shielding wall 430 in order to prevent the surface of the substrate 1 being cleaned from being irradiated with light, and the inside is in a dark room state of 180 lux, preferably 100 lux or less. Yes. This is because when the substrate 1 with the polishing liquid adhered to the surface is irradiated with light in a wet state, a short-circuit current flows to the pn junction by the photovoltaic of the silicon, and is connected to the p side (+ side) of the pn junction. This is because Cu ions are dissociated from the surface of the Cu wiring to cause wiring corrosion.
図３５に示すように、第１定盤４０３Ａは、その下部に設けられた駆動機構４１２によって水平面内で回転駆動する。また、第１定盤４０３Ａの上面には多数の気孔を有するポリウレタンなどの合成樹脂を均一に貼り付けて形成した研磨パッド４１３が取り付けられている。第１定盤４０３Ａの上方には、駆動機構４１４によって上下動および水平面内で回転駆動するウエハキャリア４１５が設置されている。基板１は、このウエハキャリア４１５の下端部に設けられたウエハチャック４１６およびリテーナリング４１７によって、その主面（被研磨面）を下向きにして保持され、所定の荷重で研磨パッド４１３に押し付けられる。研磨パッド４１３の表面と基板１の被研磨面との間にはスラリ供給管４１８を通じてスラリ（研磨液）Ｓが供給され、基板１の被研磨面が化学的および機械的に研磨される。また、第１定盤４０３Ａの上方には、駆動機構４１９によって上下動および水平面内で回転駆動するドレッサ４２０が設置されている。ドレッサ４２０の下端部にはダイヤモンド粒子を電着した基材が取り付けられており、研磨パッド４１３の表面は、研磨砥粒による目詰まりを防ぐために、この基材によって定期的に切削される。なお、第２定盤４０３Ｂは、２本のスラリ供給管４１８ａ、４１８ｂが設けられている点を除き、第１定盤４０３Ａとほぼ同様の構成になっている。 As shown in FIG. 35, the first surface plate 403A is rotationally driven in a horizontal plane by a drive mechanism 412 provided in the lower part thereof. Further, a polishing pad 413 formed by uniformly attaching a synthetic resin such as polyurethane having a large number of pores is attached to the upper surface of the first surface plate 403A. Above the first surface plate 403A, a wafer carrier 415 that is moved up and down by a drive mechanism 414 and driven to rotate in a horizontal plane is installed. The substrate 1 is held with its main surface (surface to be polished) facing downward by a wafer chuck 416 and a retainer ring 417 provided at the lower end of the wafer carrier 415, and is pressed against the polishing pad 413 with a predetermined load. A slurry (polishing liquid) S is supplied between the surface of the polishing pad 413 and the surface to be polished of the substrate 1 through a slurry supply pipe 418, and the surface to be polished of the substrate 1 is chemically and mechanically polished. In addition, a dresser 420 is installed above the first surface plate 403A so as to move up and down by a drive mechanism 419 and to rotate in a horizontal plane. A base material electrodeposited with diamond particles is attached to the lower end of the dresser 420, and the surface of the polishing pad 413 is periodically cut by this base material in order to prevent clogging by the abrasive grains. The second surface plate 403B has substantially the same configuration as the first surface plate 403A except that two slurry supply pipes 418a and 418b are provided.
上記ＣＭＰ装置４００を使ってＣｕ配線を形成するには、ローダ４０６に収容された基板１を回転アーム４０５を使って研磨処理部４０１に搬入し、まず図３６に示すように、第１定盤４０３Ａの上において、砥粒を含まないスラリを使用した化学機械研磨（砥粒フリー化学機械研磨）（第１ステップのＣＭＰ）を行い、前記配線溝４０〜４４の外部のＣｕ膜４６を除去する（図３７）。 In order to form Cu wiring using the CMP apparatus 400, the substrate 1 accommodated in the loader 406 is carried into the polishing processing unit 401 using the rotating arm 405, and first, as shown in FIG. On 403A, chemical mechanical polishing (abrasive-free chemical mechanical polishing) (first step CMP) is performed using a slurry that does not contain abrasive grains, and the Cu film 46 outside the wiring grooves 40 to 44 is removed. (FIG. 37).
ここで砥粒フリー化学機械研磨とは、アルミナ、シリカなどの粉末からなる砥粒の含有量が０．５％重量未満の研磨液（スラリ）を使用した化学機械研磨を意味し、研磨液としては、特に砥粒の含有量が０．１重量％未満のものが好ましく、０．０１重量％未満のものはさらに好ましい。 Here, abrasive-free chemical mechanical polishing means chemical mechanical polishing using a polishing liquid (slurry) having an abrasive content of less than 0.5% by weight made of powder such as alumina and silica. In particular, the content of abrasive grains is preferably less than 0.1% by weight, more preferably less than 0.01% by weight.
また、研磨液としては、Ｃｕの腐食域に属するようにそのｐＨが調整されたものが使用され、さらにＴｉＮ膜４５（バリア層）に対するＣｕ膜４６の研磨選択比が少なくとも５以上となるようにその組成が調整されたものが使用される。このような研磨液として、酸化剤と有機酸とを含んだスラリを例示することができる。酸化剤としては、過酸化水素、水酸化アンモニウム、硝酸アンモニウム、塩化アンモニウムなどを例示することができ、有機酸としては、クエン酸、マロン酸、フマル酸、リンゴ酸、アジピン酸、安息香酸、フタル酸、酒石酸、乳酸、コハク酸などを例示することができる。これらのうち、過酸化水素は金属成分を含まず、かつ強酸ではないため、研磨液に用いて好適な酸化剤である。また、クエン酸は食品添加物としても一般に使用されており、毒性が低く、廃液としての害も低く、臭いもなく、水への溶解度も高いため、研磨液に用いて好適な有機酸である。本実施の形態では、例えば純水に５体積％の過酸化水素と０．０３重量％のクエン酸とを加え、砥粒の含有量を０．０１重量％未満にした研磨液を使用する。 Further, as the polishing liquid, a liquid whose pH is adjusted so as to belong to the corrosion area of Cu is used, and the polishing selectivity of the Cu film 46 to the TiN film 45 (barrier layer) is at least 5 or more. What the composition was adjusted is used. As such a polishing liquid, a slurry containing an oxidizing agent and an organic acid can be exemplified. Examples of the oxidizing agent include hydrogen peroxide, ammonium hydroxide, ammonium nitrate, and ammonium chloride. Examples of the organic acid include citric acid, malonic acid, fumaric acid, malic acid, adipic acid, benzoic acid, and phthalic acid. And tartaric acid, lactic acid, succinic acid and the like. Of these, hydrogen peroxide does not contain a metal component and is not a strong acid, and therefore is a suitable oxidizing agent for use in the polishing liquid. Citric acid is also generally used as a food additive, has low toxicity, low waste damage, no odor, and high solubility in water, so it is a suitable organic acid for use in polishing liquids. . In this embodiment, for example, a polishing liquid in which 5% by volume of hydrogen peroxide and 0.03% by weight of citric acid are added to pure water so that the content of abrasive grains is less than 0.01% by weight is used.
上記研磨液で化学機械研磨を行うと、まずＣｕ表面が酸化剤によって酸化され、表面に薄い酸化層が形成される。次に酸化物を水溶性化する物質が供給されると上記酸化層が水溶液となって溶出し、上記酸化層の厚さか減る。酸化層が薄くなった部分は再度酸化性物質に晒されて酸化層の厚さが増し、この反応を繰り返して化学機械研磨が進行する。なお、このような砥粒フリーの研磨液を使用した化学機械研磨については、本願発明者などによる日本特願平９−２９９９３７号および特願平１０−３１７２３３号に詳しく記載されている。 When chemical mechanical polishing is performed with the above polishing liquid, the Cu surface is first oxidized by an oxidizing agent, and a thin oxide layer is formed on the surface. Next, when a substance for water-solubilizing the oxide is supplied, the oxide layer is eluted as an aqueous solution, and the thickness of the oxide layer is reduced. The thinned portion of the oxide layer is again exposed to the oxidizing substance to increase the thickness of the oxide layer, and this reaction is repeated to advance chemical mechanical polishing. The chemical mechanical polishing using such an abrasive-free polishing solution is described in detail in Japanese Patent Application Nos. 9-299937 and 10-317233 by the present inventors.
研磨の条件は、一例として荷重＝２５０ｇ/cm2、ウエハキャリア回転数＝３０rpm 、定盤回転数＝２５rpm 、スラリ流量＝１５０cc/minとし、研磨パッドは、米国ロデール(Rodel) 社の硬質パッド（ＩＣ１４００）を使用する。研磨の終点は、Ｃｕ膜４６が除去されて下地のＴｉＮ膜４５が露出した時点とし、終点の検出は、研磨対象がＣｕ膜４６からＴｉＮ膜４５になったときに変化する定盤またはウエハキャリアの回転トルク信号強度を検出することによって行う。また、研磨パッドの一部に穴を開け、ウエハ表面からの光反射スペクトル変化に基づいて終点を検出したり、スラリの光学的スペクトル変化に基づいて終点を検出したりしてもよい。 The polishing conditions are, for example, load = 250 g / cm 2 , wafer carrier rotation speed = 30 rpm, surface plate rotation speed = 25 rpm, slurry flow rate = 150 cc / min, and the polishing pad is a hard pad (Rodel, USA) IC1400). The polishing end point is when the Cu film 46 is removed and the underlying TiN film 45 is exposed, and the end point is detected when the polishing target changes from the Cu film 46 to the TiN film 45. This is performed by detecting the rotational torque signal intensity of the. Alternatively, a hole may be formed in a part of the polishing pad, and the end point may be detected based on a change in the light reflection spectrum from the wafer surface, or the end point may be detected based on the change in the optical spectrum of the slurry.
図３７に示すように、上記の砥粒フリー化学機械研磨を行うことにより、配線溝４０〜４４の外部のＣｕ膜４６は殆ど除去されて下層のＴｉＮ膜４５が露出するが、図３８（ａ）（ｂ）に拡大して示すように、下地段差に起因して生じたＴｉＮ膜４５の窪み（矢印で示す）などには、この研磨では除去しきれなかったＣｕ膜４６が残存する。 As shown in FIG. 37, by performing the above-mentioned abrasive-free chemical mechanical polishing, the Cu film 46 outside the wiring grooves 40 to 44 is almost removed and the lower TiN film 45 is exposed, but FIG. As shown in an enlarged view in (b), the Cu film 46 that could not be removed by this polishing remains in the depressions (indicated by arrows) of the TiN film 45 caused by the underlying step.
次に、配線溝４０〜４４の外部のＴｉＮ膜４５とその上面に局所的に残ったＣｕ膜４６とを除去するために、基板１を第１定盤４０３Ａから第２定盤４０３Ｂに移し、砥粒を含む研磨液（スラリ）を使用した化学機械研磨（有砥粒化学機械研磨）（第２ステップのＣＭＰ）を行う。ここで有砥粒化学機械研磨とは、アルミナ、シリカなどの粉末からなる砥粒の含有量が０．５重量％以上の研磨液を使用した化学機械研磨を意味する。本実施の形態では、研磨液として純水に５体積％の過酸化水素、０．０３重量％のクエン酸および０．５重量％の砥粒を混合したものを使用するが、これに限定されるものではない。この研磨液は、前記のスラリ供給管４１８ａを通じて第２定盤４０３Ｂの研磨パッド４１３に供給される。 Next, in order to remove the TiN film 45 outside the wiring grooves 40 to 44 and the Cu film 46 left locally on the upper surface, the substrate 1 is moved from the first surface plate 403A to the second surface plate 403B. Chemical mechanical polishing (abrasive chemical mechanical polishing) using a polishing liquid (slurry) containing abrasive grains (CMP in the second step) is performed. Here, the abrasive mechanical chemical polishing means chemical mechanical polishing using a polishing liquid in which the content of abrasive grains made of powder such as alumina and silica is 0.5% by weight or more. In the present embodiment, a mixture of 5% by volume of hydrogen peroxide, 0.03% by weight of citric acid, and 0.5% by weight of abrasive grains is used as a polishing liquid in a pure water. However, the present invention is not limited to this. It is not something. This polishing liquid is supplied to the polishing pad 413 of the second surface plate 403B through the slurry supply pipe 418a.
また、この有砥粒化学機械研磨においては、ＴｉＮ膜４５の上面に局所的に残ったＣｕ膜４６の除去に引き続いて、配線溝４０〜４４の外部のＴｉＮ膜４５を除去する。そこで、ＴｉＮ膜４５（バリア層）に対するＣｕ膜４６の研磨選択比が前記砥粒フリー化学機械研磨のそれよりも低い条件、例えば選択比３以下の条件で研磨を行い、配線溝４０〜４４の内部のＣｕ膜４６の表面が研磨されるのを抑制する。 In this abrasive-mechanical chemical polishing, the TiN film 45 outside the wiring grooves 40 to 44 is removed following the removal of the Cu film 46 left locally on the upper surface of the TiN film 45. Therefore, polishing is performed under the condition that the polishing selection ratio of the Cu film 46 to the TiN film 45 (barrier layer) is lower than that of the abrasive-free chemical mechanical polishing, for example, the selection ratio is 3 or less. The surface of the internal Cu film 46 is prevented from being polished.
研磨の条件は、一例として荷重＝１２０ｇ/cm2、ウエハキャリア回転数＝３０rpm 、定盤回転数＝２５rpm 、スラリ流量＝１５０cc/minとし、研磨パッドは、ロデール社のＩＣ１４００を使用する。研磨量はＴｉＮ膜４５の膜厚相当分とし、研磨の終点は、ＴｉＮ膜４５の膜厚および研磨速度から算出した時間によって制御する。 The polishing conditions are, for example, a load = 120 g / cm 2 , a wafer carrier rotation speed = 30 rpm, a platen rotation speed = 25 rpm, and a slurry flow rate = 150 cc / min, and a polishing pad IC1400 is used. The amount of polishing is equivalent to the thickness of the TiN film 45, and the end point of polishing is controlled by the time calculated from the thickness of the TiN film 45 and the polishing rate.
図３９に示すように、上記の有砥粒化学機械研磨を行うことにより、配線溝４０〜４４の外部のＴｉＮ膜４５は殆ど除去されて下層のシリコン酸化膜３９が露出するが、図４０（ａ）、（ｂ）に拡大して示すように、下地段差に起因して生じたシリコン酸化膜３９の窪み（矢印で示す）などには、上記の研磨で除去しきれなかったＴｉＮ膜４５が残存する。 As shown in FIG. 39, by carrying out the abrasive chemical mechanical polishing described above, the TiN film 45 outside the wiring grooves 40 to 44 is almost removed and the underlying silicon oxide film 39 is exposed. As shown in enlarged views (a) and (b), the TiN film 45 that could not be removed by the above polishing is formed in the depressions (indicated by arrows) of the silicon oxide film 39 caused by the underlying step. Remains.
次に、配線溝４０〜４４の内部のＣｕ膜４６の研磨を可能な限り抑制しつつ、配線溝４０〜４４の外部のシリコン酸化膜３９上に局所的に残ったＴｉＮ膜４５（バリア層）を除去するための選択的化学機械研磨（第３ステップのＣＭＰ）を行う。この選択的化学機械研磨は、Ｃｕ膜４６に対するＴｉＮ膜４５の研磨選択比が少なくとも５以上となる条件で行う。また、この化学機械研磨は、Ｃｕ膜４６の研磨速度に対するシリコン酸化膜３９の研磨速度の比が１よりも大きくなる条件で行う。 Next, the TiN film 45 (barrier layer) remaining locally on the silicon oxide film 39 outside the wiring grooves 40 to 44 while suppressing the polishing of the Cu film 46 inside the wiring grooves 40 to 44 as much as possible. A selective chemical mechanical polishing (CMP of the third step) is carried out to remove the material. This selective chemical mechanical polishing is performed under the condition that the polishing selection ratio of the TiN film 45 to the Cu film 46 is at least 5 or more. The chemical mechanical polishing is performed under the condition that the ratio of the polishing rate of the silicon oxide film 39 to the polishing rate of the Cu film 46 is larger than 1.
上記選択的化学機械研磨を行うには、一般に前記有砥粒化学機械研磨で使用したような０．５％重量以上の砥粒を含有する研磨液に防食剤を添加したものを使用する。防食剤とは、Ｃｕ膜４６の表面に耐食性の保護膜を形成することによって研磨の進行を阻止または抑制する薬剤をいい、ベンゾトリアゾール（ＢＴＡ）、ＢＴＡカルボン酸などのＢＴＡ誘導体、ドデシルメルカプタン、トリアゾール、トリルトリアゾールなどが使用されるが、特にＢＴＡを使用した場合に安定な保護膜を形成することができる。 In order to perform the selective chemical mechanical polishing, generally, a polishing liquid containing 0.5% by weight or more of abrasive grains used in the abrasive chemical mechanical polishing is added with an anticorrosive agent. The anticorrosive agent refers to an agent that prevents or suppresses the progress of polishing by forming a corrosion-resistant protective film on the surface of the Cu film 46, and includes BTA derivatives such as benzotriazole (BTA) and BTA carboxylic acid, dodecyl mercaptan, and triazole. Tolyltriazole and the like are used, and a stable protective film can be formed particularly when BTA is used.
防食剤としてＢＴＡを使用する場合、その濃度はスラリの種類にもよるが、通常は０．００１〜１重量％、より好ましくは０．０１〜１重量％、さらに好ましくは０．１〜１重量％（３段階）の添加で十分な効果が得られる。本実施の形態では、研磨液として前記第２ステップの有砥粒化学機械研磨で使用した研磨液に防食剤として０．１重量％のＢＴＡを混合したものを使用するが、これに限定されるものではない。また、防食剤の添加による研磨速度の低下を避けるために、ポリアクリル酸、ポリメタクリル酸、これらのアンモニウム塩またはエチレンジアミン四酢酸（ＥＤＴＡ）などを必要に応じて添加してもよい。なお、このような防食剤を含むスラリを使用した化学機械研磨については、本願発明者などによる特願平１０−２０９８５７号、特願平９−２９９９３７号および特願平１０−３１７２３３号に詳しく記載されている。 When BTA is used as an anticorrosive, the concentration depends on the type of slurry, but is usually 0.001 to 1% by weight, more preferably 0.01 to 1% by weight, still more preferably 0.1 to 1% by weight. A sufficient effect can be obtained by adding% (3 steps). In the present embodiment, the polishing liquid used in the second step abrasive grain chemical mechanical polishing is mixed with 0.1% by weight of BTA as an anticorrosive agent. However, the present invention is limited to this. It is not a thing. Further, in order to avoid a decrease in polishing rate due to the addition of an anticorrosive agent, polyacrylic acid, polymethacrylic acid, ammonium salts thereof, ethylenediaminetetraacetic acid (EDTA), or the like may be added as necessary. Note that chemical mechanical polishing using a slurry containing such an anticorrosive is described in detail in Japanese Patent Application Nos. 10-209857, 9-299937 and 10-317233 by the present inventors. Has been.
この選択的化学機械研磨（第３ステップのＣＭＰ）は、前記の有砥粒化学機械研磨（第２ステップのＣＭＰ）が終了した後、引き続いて第２定盤４０３Ｂの上で行われる。防食剤を添加した研磨液は、前記のスラリ供給管４１８ｂを通じて研磨パッド４１３の表面に供給される。研磨の条件は、一例として荷重＝１２０ｇ/cm2、ウエハキャリア回転数＝３０rpm 、定盤回転数＝２５rpm 、スラリ流量＝１９０cc/minとする。 This selective chemical mechanical polishing (CMP of the third step) is performed on the second surface plate 403B after the above-described abrasive chemical mechanical polishing (CMP of the second step) is completed. The polishing liquid to which the anticorrosive is added is supplied to the surface of the polishing pad 413 through the slurry supply pipe 418b. The polishing conditions are, for example, load = 120 g / cm 2 , wafer carrier rotation speed = 30 rpm, surface plate rotation speed = 25 rpm, and slurry flow rate = 190 cc / min.
図４１および図４２（ａ）、（ｂ）に示すように、上記の選択的化学機械研磨を行うことにより、配線溝４０〜４４の外部のＴｉＮ膜４５がすべて除去され、配線溝４０〜４４の内部に埋め込みＣｕ配線４６ａ〜４６ｅが形成される。 As shown in FIGS. 41 and 42 (a) and 42 (b), by performing the selective chemical mechanical polishing described above, the TiN film 45 outside the wiring grooves 40 to 44 is all removed, and the wiring grooves 40 to 44 are removed. Embedded Cu wirings 46a to 46e are formed in the inside.
埋め込みＣｕ配線４６ａ〜４６ｅの形成が完了した上記基板１の表面には、砥粒などのパーティクルやＣｕ酸化物などの金属粒子を含んだスラリ残渣が付着している。そこでこのスラリ残渣を除去するために、まず前記図３４に示すクリーン・ステーション４０４においてＢＴＡを含む純水で基板１を洗浄する。このとき、洗浄液に８００ｋＨｚ以上の高周波振動を加えて基板１の表面からスラリ残渣を遊離させるメガソニック洗浄を併用してもよい。次に、表面の乾燥を防ぐために基板１を湿潤状態に保持した状態で研磨処理部４０１から後洗浄部４０２に搬送し、第１洗浄部４０９Ａにおいて０．１重量％のＮＨ４ＯＨを含む洗浄液を用いたスクラブ洗浄を行い、続いて第２洗浄部４０９Ｂにおいて純水を用いたスクラブ洗浄を行う。前記のように、後洗浄部４０２は、洗浄中の基板１の表面に光が照射することに起因してＣｕ配線４６ａ〜４６ｅに腐食が発生するのを防ぐため、全体が遮光壁４３０で覆われている。 A slurry residue containing particles such as abrasive grains and metal particles such as Cu oxide is attached to the surface of the substrate 1 where the formation of the embedded Cu wirings 46a to 46e is completed. Therefore, in order to remove this slurry residue, the substrate 1 is first cleaned with pure water containing BTA in the clean station 404 shown in FIG. At this time, megasonic cleaning in which slurry residue is released from the surface of the substrate 1 by applying high-frequency vibration of 800 kHz or more to the cleaning liquid may be used in combination. Next, in order to prevent the surface from drying, the substrate 1 is transported from the polishing processing unit 401 to the post-cleaning unit 402 in a wet state, and the first cleaning unit 409A includes a cleaning solution containing 0.1 wt% NH 4 OH. Then, scrub cleaning using pure water is performed in the second cleaning unit 409B. As described above, the post-cleaning unit 402 is entirely covered with the light-shielding wall 430 in order to prevent the Cu wirings 46a to 46e from being corroded due to light irradiating the surface of the substrate 1 being cleaned. It has been broken.
上記スクラブ洗浄（後洗浄）が完了した基板１は、スピンドライヤ４１０で乾燥された後、次工程へ搬送される。 After the scrub cleaning (post-cleaning) is completed, the substrate 1 is dried by the spin dryer 410 and then transferred to the next process.
その後の工程は実施の形態１と同様である。図４３は、上述したＣｕ配線４６ａ〜４６ｅの形成プロセスの全体フロー図である。 Subsequent steps are the same as those in the first embodiment. FIG. 43 is an overall flow diagram of the formation process of the Cu wirings 46a to 46e described above.
本実施の形態によれば、実施の形態１の場合よりさらにＴＤＤＢ寿命を向上できる。図４４は本実施の形態の場合のＴＤＤＢ寿命を示したグラフである。本実施の形態の場合のデータはラインＥで示している。参考のため、処理無し（ラインＲｅｆ）と有砥粒の化学機械研磨の場合（実施の形態１）のデータ（ラインＡ）を同時に示している。なお、アンモニアプラズマ処理を行わず、砥粒フリーの化学機械研磨のみを行っただけでもラインＦに示すようにＴＤＤＢ特性が改善する。このように砥粒フリーの場合にＴＤＤＢ寿命が向上するのはシリコン酸化膜に与えるダメージを低減できるためと考えられる。有砥粒の場合、スラリには２〜３μｍの粒径（２次粒径）の砥粒（アルミナ等）が含まれる。この砥粒によりマイクロスクラッチが生じ、シリコン酸化膜３９の表面にダメージを与える。しかし、砥粒フリーの場合にはスラリに砥粒が含まれず、あるいは含まれていてもごく少数であるため、ダメージを大幅に軽減できる。このため、ＴＤＤＢ特性が改善されたものと考えられる。 According to the present embodiment, the TDDB life can be further improved as compared with the case of the first embodiment. FIG. 44 is a graph showing the TDDB life in the case of the present embodiment. Data in the case of this embodiment is indicated by line E. For reference, data (line A) in the case of no treatment (line Ref) and chemical mechanical polishing of abrasive grains (first embodiment) are shown simultaneously. It should be noted that the TDDB characteristics are improved as shown by line F even if only the abrasive-free chemical mechanical polishing is performed without performing the ammonia plasma treatment. The reason why the TDDB life is improved when the abrasive grains are free is considered to be because damage to the silicon oxide film can be reduced. In the case of abrasive grains, the slurry contains abrasive grains (such as alumina) having a particle diameter (secondary particle diameter) of 2 to 3 μm. The abrasive grains cause micro scratches and damage the surface of the silicon oxide film 39. However, in the case of abrasive-free, the slurry does not contain abrasive grains, or even if contained, there are very few, so damage can be greatly reduced. For this reason, it is considered that the TDDB characteristics are improved.
なお、次の実施の形態で説明する酸処理（ＨＦ処理）を組み合わせると、さらにＴＤＤＢ特性が改善する（ラインＧ）。酸処理は、ＣＭＰ後洗浄後、さらに酸性水溶液（たとえばＨＦ水溶液）で基板１を処理し、その後アンモニアプラズマ処理を行うものである。酸処理により表面のダメージ層が除去されて界面の密着性が向上しＴＤＤＢ寿命が改善したものと考えられる。 In addition, when the acid treatment (HF treatment) described in the next embodiment is combined, the TDDB characteristics are further improved (line G). In the acid treatment, after the post-CMP cleaning, the substrate 1 is further treated with an acidic aqueous solution (for example, HF aqueous solution), and then ammonia plasma treatment is performed. It is considered that the surface damage layer was removed by the acid treatment, the adhesion at the interface was improved, and the TDDB life was improved.
（実施の形態３）
図４５は、Ｃｕ配線４６ａ〜４６ｅの形成プロセスの全体フロー図である。同図に示すように、ＨＦまたはクエン酸による洗浄工程を挿入した以外は実施の形態１と同様である。
(Embodiment 3)
FIG. 45 is an overall flow diagram of the formation process of the Cu wirings 46a to 46e. As shown in the figure, the process is the same as that of the first embodiment except that a cleaning step using HF or citric acid is inserted.
ＨＦ洗浄は、たとえばブラシスクラブ洗浄を用い、ＨＦ濃度を０．５％、洗浄時間を２０秒の条件が選択できる。 As the HF cleaning, for example, brush scrub cleaning is used, and the conditions of HF concentration of 0.5% and cleaning time of 20 seconds can be selected.
あるいはＨＦ洗浄に代えてクエン酸洗浄を用いても良い。クエン酸洗浄は、たとえばブラシスクラブ洗浄を用い、クエン酸濃度を５％、洗浄時間を４５秒の条件が選択できる。 Alternatively, citric acid cleaning may be used instead of HF cleaning. For the citric acid cleaning, for example, brush scrub cleaning is used, and a condition where the citric acid concentration is 5% and the cleaning time is 45 seconds can be selected.
このようにＨＦまたはクエン酸洗浄を用いることにより、ＣＭＰ等で生じた表面のダメージ層を除去することができる。これによりＴＤＤＢ寿命を向上できる。図４６は、本実施の形態の場合のＴＤＤＢ寿命を示したグラフである。本実施の形態の場合のクエン酸を適用したデータはラインＨ、ＨＦ洗浄を適用したデータはラインＩで示している。参考のため、処理無し（ラインＲｅｆ）と実施の形態１のデータ（ラインＡ）を同時に示している。なお、アンモニアプラズマ処理を行わず、ＨＦ洗浄のみを行っただけでもラインＪに示すようにＴＤＤＢ特性が改善する。これは、ダメージ層の除去により界面の特性を向上できたためと思われる。 Thus, by using HF or citric acid cleaning, the damaged layer on the surface generated by CMP or the like can be removed. Thereby, the TDDB life can be improved. FIG. 46 is a graph showing the TDDB life in the case of the present embodiment. In the present embodiment, data applying citric acid is indicated by line H, and data applying HF cleaning is indicated by line I. For reference, no processing (line Ref) and data of the first embodiment (line A) are shown at the same time. It should be noted that the TDDB characteristics are improved as shown by line J even if only the HF cleaning is performed without performing the ammonia plasma treatment. This is presumably because the interface characteristics could be improved by removing the damaged layer.
（実施の形態４）
図４７〜図４９は、本発明の実施の形態４である半導体集積回路装置の製造方法を示した平面図および断面図である。図４７〜図４９においては配線部のみ示している。
(Embodiment 4)
47 to 49 are plan views and cross-sectional views showing a method for manufacturing a semiconductor integrated circuit device according to the fourth embodiment of the present invention. 47 to 49, only the wiring portion is shown.
図４７に示すように、絶縁膜５０１上に配線形成用の絶縁膜５０２を形成し、この絶縁膜５０２に埋め込んで銅配線５０３を形成する。層配線５０３の形成方法は実施の形態１〜３と同様である。 As shown in FIG. 47, an insulating film 502 for forming a wiring is formed on the insulating film 501 and buried in the insulating film 502 to form a copper wiring 503. The formation method of the layer wiring 503 is the same as in the first to third embodiments.
さらに、シリコン窒化膜５０４、低誘電率のシリコン酸化膜５０５およびＴＥＯＳを原料ガスに用いてプラズマＣＶＤ法により形成したシリコン酸化膜（ＴＥＯＳ酸化膜）５０６を形成する。 Further, a silicon nitride film 504, a silicon oxide film 505 having a low dielectric constant, and a silicon oxide film (TEOS oxide film) 506 formed by plasma CVD using TEOS as a source gas are formed.
低誘電率のシリコン酸化膜５０５は、例えば水素シルセスキオキサン(Hydrogen Silsesquioxane) を原料とする無機系ＳＯＧ膜、テトラアルコキシシラン(tetra alkoxy silane) ＋アルキルアルコキシシラン(alkyl alkoxy silane) を原料とする有機系ＳＯＧ膜といった塗布型絶縁膜や、プラズマＣＶＤ法で成膜するフロロカーボンポリマー膜など、比誘電率（ε）が３．０以下の酸化シリコン系絶縁膜によって構成する。このような低誘電率のシリコン酸化膜を用いることによって配線間寄生容量を低減し、配線遅延の問題を回避できる。 The silicon oxide film 505 having a low dielectric constant is made of, for example, an inorganic SOG film using hydrogen silsesquioxane as a raw material, tetraalkoxysilane + alkyl alkoxysilane. It is formed of a silicon oxide insulating film having a relative dielectric constant (ε) of 3.0 or less, such as a coating type insulating film such as an organic SOG film or a fluorocarbon polymer film formed by a plasma CVD method. By using such a low dielectric constant silicon oxide film, the inter-wiring parasitic capacitance can be reduced and the problem of wiring delay can be avoided.
次に、図４８（ａ）に示すようなパターンで、図４８（ｂ）に示すように、接続孔５０７を開口する。接続孔５０７の開口にはフォトリソグラフィとエッチングを用いる。ところで、低誘電率のシリコン酸化膜５０５は、表面が粗な膜構造を有し、Ｓｉ−ＯＨ結合を多く有する。このためその上層に形成する膜の膜質や界面状態が良くないことは経験的に判明している。また、次工程で説明するバリア膜（窒化チタン）をそのまま未処理で成膜するとＴＤＤＢ特性が良くないことも経験的に判明している。そこで、次に、実施の形態１で説明したアンモニアプラズマ処理を接続孔５０７内部のシリコン酸化膜５０５露出部に施す。これにより、表面のＳｉ−ＯＨ結合が改質されて、実施の形態１で説明したようにＳｉ−Ｏ−Ｎ結合に転換される。 Next, in the pattern as shown in FIG. 48A, as shown in FIG. 48B, the connection hole 507 is opened. Photolithography and etching are used for opening the connection hole 507. Incidentally, the silicon oxide film 505 having a low dielectric constant has a film structure with a rough surface, and has many Si—OH bonds. For this reason, it has been empirically found that the film quality and interface state of the film formed thereon are not good. It has also been empirically found that the TDDB characteristics are not good if the barrier film (titanium nitride) described in the next step is formed as it is. Therefore, next, the ammonia plasma treatment described in Embodiment 1 is performed on the exposed portion of the silicon oxide film 505 inside the connection hole 507. Thereby, the Si—OH bond on the surface is modified and converted to the Si—O—N bond as described in the first embodiment.
次に、図４９に示すように、接続孔５０７内に窒化チタンおよびタングステンからなるプラグ５０８を形成する。この窒化チタンの堆積の際、実施の形態１と同様にＳｉ−Ｏ−Ｎ結合が離脱し、窒化チタンと低誘電率のシリコン酸化膜５０５との界面が改善され接着性が向上する。 Next, as shown in FIG. 49, a plug 508 made of titanium nitride and tungsten is formed in the connection hole 507. During the deposition of titanium nitride, the Si—O—N bond is released as in the first embodiment, the interface between the titanium nitride and the silicon oxide film 505 having a low dielectric constant is improved, and the adhesion is improved.
なお、このような接続孔内のプラズマ処理は、配線溝にも適用できることはもちろんである。 Of course, such plasma treatment in the connection hole can also be applied to the wiring trench.
また、アンモニアプラズマ処理に代えて水素プラズマ処理、窒素、アルゴン、ヘリウム等が混合されたプラズマ処理であっても良い。 Further, instead of the ammonia plasma treatment, a plasma treatment in which hydrogen plasma treatment, nitrogen, argon, helium, or the like is mixed may be used.
なお、接続孔５０７の開口後にフォトレジスト膜を除去するためのアッシング工程に置いて、接続孔５０７底部の配線５０３の表面が酸化される場合がある。このような酸化層を除去する技術として、特開平１１−１６９１２号公報に記載の技術がある。 Note that the surface of the wiring 503 at the bottom of the connection hole 507 may be oxidized in an ashing process for removing the photoresist film after the connection hole 507 is opened. As a technique for removing such an oxide layer, there is a technique described in JP-A-11-16912.
また、低誘電率のシリコン酸化膜５０５は、パッシベーション膜として形成される保護膜に含まれるシリコン酸化膜（たとえばＴＥＯＳ酸化膜）の誘電率よりも低い誘電率を有するシリコン酸化膜と定義できる。 The low dielectric constant silicon oxide film 505 can be defined as a silicon oxide film having a dielectric constant lower than that of a silicon oxide film (eg, TEOS oxide film) included in a protective film formed as a passivation film.
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
すなわち、上記した埋め込みＣｕ配線４６ａ〜４６ｅの形成方法は、デュアルダマシン法を用いた埋め込みＣｕ配線の形成に適用することもできる。この場合は、第１層目のＷ配線２４〜３０を形成した後、まず図５０に示すように、第１層目のＷ配線２４〜３０の上部にプラズマＣＶＤ法で膜厚１２００nm程度のシリコン酸化膜３１、膜厚５０nm程度の薄いシリコン窒化膜３８および膜厚３５０nm程度のシリコン酸化膜３９を順次堆積する。 That is, the above-described method for forming the embedded Cu wirings 46a to 46e can also be applied to the formation of the embedded Cu wiring using the dual damascene method. In this case, after forming the first-layer W wirings 24-30, first, as shown in FIG. 50, silicon having a film thickness of about 1200 nm is formed on the first-layer W wirings 24-30 by plasma CVD. An oxide film 31, a thin silicon nitride film 38 having a thickness of about 50 nm, and a silicon oxide film 39 having a thickness of about 350 nm are sequentially deposited.
次に、図５１に示すように、フォトレジスト膜をマスクにしたドライエッチングで第１層目のＷ配線２４、２６、２７、２９、３０の上部のシリコン酸化膜３９、シリコン窒化膜３８およびシリコン酸化膜３１を順次除去した後、図５２（ａ）、（ｂ）に示すように、別のフォトレジスト膜をマスクに用い、シリコン窒化膜３８をエッチングのストッパしたドライエッチングでシリコン酸化膜３９を除去することによって、スルーホールを兼ねた配線溝５０〜５４を形成する。 Next, as shown in FIG. 51, the silicon oxide film 39, the silicon nitride film 38, and the silicon on the first layer W wirings 24, 26, 27, 29, and 30 by dry etching using a photoresist film as a mask. After sequentially removing the oxide film 31, as shown in FIGS. 52A and 52B, the silicon oxide film 39 is formed by dry etching using another photoresist film as a mask and the silicon nitride film 38 as an etching stopper. By removing, the wiring grooves 50 to 54 that also serve as through holes are formed.
次に、図５３に示すように、配線溝５０〜５４の内部を含むシリコン酸化膜３９の上部に膜厚５０nm程度の薄いＴｉＮ膜４５を堆積した後、ＴｉＮ膜４５の上部に配線溝５０〜５４の深さよりも十分に厚い膜厚のＣｕ膜４６を堆積する。スルーホールを兼ねた配線溝５０〜５４は、前記配線溝４０〜４４に比べてアスペクト比が大きいため、ＴｉＮ膜４５はＣＶＤ法で堆積する。また、Ｃｕ膜４６はスパッタリングを２回以上繰り返すことによって堆積する。また、ＣＶＤ法、電解メッキ法あるいは無電解メッキ法で形成してもよい。メッキ法でＣｕ膜４６を形成する場合には、配線溝５０〜５４の下層にＣｕのシード層をスパッタリング法などで形成する工程が必要となる。 Next, as shown in FIG. 53, a thin TiN film 45 having a film thickness of about 50 nm is deposited on the silicon oxide film 39 including the inside of the wiring grooves 50 to 54, and then the wiring grooves 50 to 50 are formed on the TiN film 45. A Cu film 46 having a thickness sufficiently thicker than the depth of 54 is deposited. Since the wiring grooves 50 to 54 that also serve as through holes have a larger aspect ratio than the wiring grooves 40 to 44, the TiN film 45 is deposited by the CVD method. The Cu film 46 is deposited by repeating sputtering twice or more. Further, it may be formed by a CVD method, an electrolytic plating method, or an electroless plating method. When the Cu film 46 is formed by plating, a step of forming a Cu seed layer by sputtering or the like under the wiring grooves 50 to 54 is required.
次に、図５４に示すように、前述した砥粒フリー化学機械研磨、有砥粒化学機械研磨および選択的化学機械研磨によって配線溝５０〜５４の外部のＣｕ膜４６とＴｉＮ膜４５とを除去し、配線溝５０〜５４の内部に埋め込みＣｕ配線４６ａ〜４６ｅを形成する。その後の工程は、前記シングルダマシン法を用いた埋め込みＣｕ配線４６ａ〜４６ｅの形成方法と同じである。 Next, as shown in FIG. 54, the Cu film 46 and the TiN film 45 outside the wiring grooves 50 to 54 are removed by the above-described abrasive-free chemical mechanical polishing, abrasive-containing chemical mechanical polishing, and selective chemical mechanical polishing. Then, embedded Cu wirings 46 a to 46 e are formed inside the wiring grooves 50 to 54. Subsequent steps are the same as the method of forming the embedded Cu wirings 46a to 46e using the single damascene method.
また、前記実施の形態１〜４は、各々独立に適用できることはもちろん、相互に組み合わせて適用できることは言うまでもない。たとえば実施の形態２の技術を適用して砥粒フリーで化学機械研磨を施し、その後実施の形態３を適用して酸処理を施し、さらに実施の形態１を適用してアンモニアあるいは水素、その他のプラズマ処理を施しても良い。 In addition, it goes without saying that the first to fourth embodiments can be applied independently and can be applied in combination with each other. For example, the technology of the second embodiment is applied to perform chemical mechanical polishing without abrasive grains, and then the third embodiment is applied to perform acid treatment, and the first embodiment is further applied to ammonia or hydrogen. Plasma treatment may be performed.
また、前記実施の形態では、アンモニアプラズマ処理後のシリコン窒化膜４７の形成を真空破壊することなく連続的に行ったが、アンモニアプラズマ処理の後、一旦真空破壊をして、その後シリコン窒化膜４７を形成しても良い。真空破壊しない方が本発明の効果をより効果的に奏することができるが、アンモニアプラズマ処理により薄い窒化層が形成されるため、真空破壊を行い大気雰囲気に暴露しても酸化層の形成を抑制できる。よって、真空破壊した場合であっても、本実施の形態の効果をある程度奏することは可能である。 In the above embodiment, the formation of the silicon nitride film 47 after the ammonia plasma processing is continuously performed without breaking the vacuum. However, after the ammonia plasma processing, the silicon nitride film 47 is once broken by vacuum and then the silicon nitride film 47 is formed. May be formed. Although the effect of the present invention can be more effectively achieved without vacuum breakage, a thin nitride layer is formed by the ammonia plasma treatment, so that formation of an oxide layer is suppressed even when vacuum breakage is performed and exposed to the atmosphere. it can. Therefore, even when the vacuum breaks, the effect of the present embodiment can be achieved to some extent.
半導体集積回路装置のダマシン技術に適用して好適である。 It is suitable for application to damascene technology of semiconductor integrated circuit devices.
１ 基板
２ 素子分離溝
３ シリコン酸化膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート酸化膜
７ ゲート電極
９ シリサイド層
１１ ｎ−型半導体領域
１２ ｐ−型半導体領域
１３ サイドウォールスペーサ
１４ ｎ＋型半導体領域
１５ ｐ＋型半導体領域
１８ シリコン酸化膜
２０〜２２ コンタクトホール
２３ プラグ
２４〜３０ Ｗ配線
２８〜３０ Ｃｕ配線
３１ シリコン酸化膜
３２〜３６ スルーホール
３７ プラグ
３８ シリコン窒化膜
３９ シリコン酸化膜
４０〜４４ 配線溝
４５ ＴｉＮ膜
４６ Ｃｕ膜
４６ａ〜４６ｅ Ｃｕ配線
４７ シリコン窒化膜（キャップ膜）
５０〜５４ 配線溝
１００ ＣＭＰ装置
１０１ 筐体
１０２ 回転軸
１０３ モータ
１０４ 研磨盤
１０５ 研磨パッド
１０６ ウエハキャリア
１０６ａ 凹部
１０７ 駆動軸
１０８ スラリ供給管
１０９ ドレッサ
１１０ 駆動軸
１２０ ローダ
１２１Ａ ブラシ
１３０ 研磨処理部
１４０ 防蝕処理部
１５０ 浸漬処理部
１６０ 後洗浄処理部
１７０ アンローダ
２００ ＣＭＰ装置
２２０ ローダ
２３０ 研磨処理部
２４０ 乾燥処理部
２５０ 後洗浄処理部
２６０ アンローダ
３０１ ロードロック室
３０２ａ 処理室
３０２ｂ 処理室
３０３ カセットインタフェイス
３０４ ロボット
３０５ ゲートバルブ
３０６ サセプタ
３０７ バッフル板
３０８ 支持部材
３０９ 電極
３１０ 絶縁板
３１１ 反射ユニット
３１２ ランプ
３１３ 赤外線
３１４ 石英窓
３１５ ガスポート
３１６ 真空マニホールド
４００ ＣＭＰ装置
４０１ 研磨処理部
４０２ 後洗浄部
４０３Ａ 第１定盤
４０３Ｂ 第２定盤
４０４ クリーン・ステーション
４０５ 回転アーム
４０６ ローダ
４０７ アンローダ
４０８ ローダ
４０９Ａ 第１洗浄部
４０９Ｂ 第２洗浄部
４１０ スピンドライヤ
４１１ アンローダ
４１２ 駆動機構
４１３ 研磨パッド
４１４ 駆動機構
４１５ ウエハキャリア
４１６ ウエハチャック
４１７ リテーナリング
４１８ スラリ供給管
４１８ａ スラリ供給管
４１８ｂ スラリ供給管
４１９ 駆動機構
４２０ ドレッサ
４３０ 遮光壁
５０１ 絶縁膜
５０２ 絶縁膜
５０３ 配線
５０４ シリコン窒化膜
５０５ シリコン酸化膜
５０７ 接続孔
５０８ プラグ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
1 substrate 2 element isolation trench 3 silicon oxide film 4 p-type well 5 n-type well 6 gate oxide film 7 gate electrode 9 silicide layer 11 n − type semiconductor region 12 p − type semiconductor region 13 sidewall spacer 14 n + type semiconductor region 15 p + type semiconductor region 18 silicon oxide film 20-22 contact hole 23 plug 24-30 W wiring 28-30 Cu wiring 31 silicon oxide film 32-36 through hole 37 plug 38 silicon nitride film 39 silicon oxide film 40-44 wiring Groove 45 TiN film 46 Cu film 46a to 46e Cu wiring 47 Silicon nitride film (cap film)
50 to 54 Wiring groove 100 CMP apparatus 101 Housing 102 Rotating shaft 103 Motor 104 Polishing disk 105 Polishing pad 106 Wafer carrier 106a Recessed portion 107 Drive shaft 108 Slurry supply pipe 109 Dresser 110 Drive shaft 120 Loader 121A Brush 130 Polishing processing unit 140 Corrosion prevention processing Unit 150 immersion processing unit 160 post-cleaning processing unit 170 unloader 200 CMP apparatus 220 loader 230 polishing processing unit 240 drying processing unit 250 post-cleaning processing unit 260 unloader 301 load lock chamber 302a processing chamber 302b processing chamber 303 cassette interface 304 robot 305 gate Valve 306 Susceptor 307 Baffle plate 308 Support member 309 Electrode 310 Insulating plate 311 Reflection unit 312 Lamp 313 Infrared ray 314 Quartz window 315 Gas port 316 Vacuum manifold 400 CMP apparatus 401 Polishing processing unit 402 Post cleaning unit 403A First surface plate 403B Second surface plate 404 Clean station 405 Rotating arm 406 Loader 407 Unloader 408 Loader 409A First cleaning unit 409B Second cleaning unit 410 Spin dryer 411 Unloader 412 Drive mechanism 413 Polishing pad 414 Drive mechanism 415 Wafer carrier 416 Wafer chuck 417 Retainer ring 418 Slurry supply pipe 418a Slurry supply pipe 418b Slurry supply pipe 419 Drive mechanism 420 Dresser 430 Insulating film 501 Insulating film 501 Wiring 504 Silicon nitride film 505 Silicon oxide film 507 Connection hole 508 Plug Qn n-channel MISFET
Qp p-channel MISFET
Claims (21)
（ｂ）前記シリコン酸化膜を貫通して前記有機シロキサン系のシリコン酸化膜に達する配線溝を形成し前記配線溝内にビアを形成する工程、
（ｃ）前記配線溝およびビア内に銅または銅合金を埋め込む工程、
（ｄ）前記銅または銅合金の表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理する工程、
（ｅ）前記アンモニアプラズマ処理された表面に銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming an interlayer insulating film in which an organic siloxane-based silicon oxide film having a dielectric constant lower than that of a silicon oxide film and a silicon oxide film are laminated on the main surface of the substrate;
(B) forming a wiring groove that penetrates the silicon oxide film and reaches the organosiloxane-based silicon oxide film, and forming a via in the wiring groove;
(C) a step of embedding copper or a copper alloy in the wiring groove and via,
(D) treating the surface of the copper or copper alloy and the surface of the silicon oxide film with ammonia plasma;
(E) forming a copper diffusion barrier insulating film on the ammonia plasma treated surface;
A method for manufacturing a semiconductor integrated circuit device, comprising:
（ｂ）前記溝内および前記シリコン酸化膜上にバリア金属膜を形成する工程、
（ｃ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記シリコン酸化膜上に前記導体膜を堆積する工程、
（ｄ）前記シリコン酸化膜上の前記導体膜を研磨砥粒濃度が研磨液の０．５ｗｔ％以下である第１の研磨液を用いて研磨して前記シリコン酸化膜上の前記導体膜を除去し、さらに前記シリコン酸化膜上の前記バリア金属膜を第２の研磨液を用いて研磨して除去し、前記溝内にバリア金属と導体膜を形成する工程、
（ｅ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｆ）前記アンモニアプラズマ処理された表面に銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming a silicon oxide film having an interlayer connection groove formed on the main surface of the substrate;
(B) forming a barrier metal film in the trench and on the silicon oxide film;
(C) burying a conductive film mainly composed of copper on the barrier metal film and depositing the conductive film in the trench and on the silicon oxide film;
(D) Polishing the conductive film on the silicon oxide film with a first polishing liquid having a polishing abrasive concentration of 0.5 wt% or less of the polishing liquid to remove the conductive film on the silicon oxide film And further removing the barrier metal film on the silicon oxide film by polishing using a second polishing liquid, and forming a barrier metal and a conductor film in the groove,
(E) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(F) forming a copper diffusion barrier insulating film on the ammonia plasma treated surface;
A method for manufacturing a semiconductor integrated circuit device, comprising:
（ｂ）前記溝内および前記シリコン酸化膜上にバリア金属膜を形成する工程、
（ｃ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記シリコン酸化膜上に前記導体膜を堆積する工程、
（ｄ）前記シリコン酸化膜上の前記導体膜を酸化剤と有機酸を含み前記導体膜に対するｐＨおよび酸化還元電位が腐食域にあるような研磨液を用いて研磨して前記シリコン酸化膜上の前記導体膜を除去し、さらに前記シリコン酸化膜上の前記バリア金属膜を別な研磨液を用いて研磨して除去し、前記溝内にバリア金属と導体膜を形成する工程、
（ｅ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理する工程、
（ｆ）前記アンモニアプラズマ処理された表面に銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming a silicon oxide film having an interlayer connection groove formed on the main surface of the substrate;
(B) forming a barrier metal film in the trench and on the silicon oxide film;
(C) burying a conductive film mainly composed of copper on the barrier metal film and depositing the conductive film in the trench and on the silicon oxide film;
(D) Polishing the conductor film on the silicon oxide film with a polishing liquid containing an oxidant and an organic acid and having a pH and oxidation-reduction potential in the corrosive zone. Removing the conductor film, further removing the barrier metal film on the silicon oxide film by polishing using another polishing liquid, and forming a barrier metal and a conductor film in the groove;
(E) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma;
(F) forming a copper diffusion barrier insulating film on the ammonia plasma treated surface;
A method for manufacturing a semiconductor integrated circuit device, comprising:
（ｂ）前記溝内および前記シリコン酸化膜上にバリア金属膜を形成する工程、
（ｃ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記シリコン酸化膜上に前記導体膜を堆積する工程、
（ｄ）前記シリコン酸化膜上の前記導体膜を前記バリア金属膜をストッパ層として第１の研磨液を用いて研磨して前記シリコン酸化膜上の前記導体膜を除去し、さらに前記シリコン酸化膜上の前記バリア金属膜を第２の研磨液を用いて研磨して除去し、前記溝内にバリア金属と導体膜を形成する工程、
（ｅ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｆ）前記アンモニアプラズマ処理された表面に銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming a silicon oxide film having an interlayer connection groove formed on the main surface of the substrate;
(B) forming a barrier metal film in the trench and on the silicon oxide film;
(C) burying a conductive film mainly composed of copper on the barrier metal film and depositing the conductive film in the trench and on the silicon oxide film;
(D) The conductive film on the silicon oxide film is polished with a first polishing liquid using the barrier metal film as a stopper layer to remove the conductive film on the silicon oxide film, and the silicon oxide film Polishing and removing the barrier metal film above using a second polishing liquid, and forming a barrier metal and a conductor film in the groove;
(E) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(F) forming a copper diffusion barrier insulating film on the ammonia plasma treated surface;
A method for manufacturing a semiconductor integrated circuit device, comprising:
（ｂ）前記溝内および前記層間絶縁膜上にバリア金属膜を形成する工程、
（ｃ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記層間絶縁膜上に前記導体膜を堆積する工程、
（ｄ）前記層間絶縁膜上の前記導体膜と前記バリア金属膜を化学機械研磨法で研磨して除去して前記溝内にバリア金属と導体膜を形成する工程、
（ｅ）前記バリア金属と導体膜を埋め込んだ表面上を有機酸を含む洗浄液にてクリーニングする工程、
（ｆ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｇ）前記アンモニアプラズマ処理された表面にシランを主体とするプラズマＣＶＤ法によりシリコンを含む銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming an interlayer insulating film mainly composed of a silicon oxide film having an interlayer connection groove formed on the main surface of the substrate;
(B) forming a barrier metal film in the trench and on the interlayer insulating film;
(C) burying a conductor film containing copper as a main component on the barrier metal film and depositing the conductor film in the trench and on the interlayer insulating film;
(D) a step of polishing and removing the conductor film and the barrier metal film on the interlayer insulating film by a chemical mechanical polishing method to form a barrier metal and a conductor film in the groove;
(E) cleaning the surface embedded with the barrier metal and the conductor film with a cleaning solution containing an organic acid;
(F) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(G) a step of forming a copper diffusion barrier insulating film containing silicon on the ammonia plasma-treated surface by a plasma CVD method mainly comprising silane;
A method for manufacturing a semiconductor integrated circuit device, comprising:
前記有機酸はクエン酸であることを特徴とする半導体集積回路装置の製造方法。 A method for manufacturing a semiconductor integrated circuit device according to claim 5, comprising:
The method for manufacturing a semiconductor integrated circuit device, wherein the organic acid is citric acid.
（ｂ）前記溝内および前記層間絶縁膜上にバリア金属膜を形成する工程、
（ｃ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記層間絶縁膜上に前記導体膜を堆積する工程、
（ｄ）前記層間絶縁膜上の前記導体膜と前記バリア金属膜を化学機械研磨法で研磨して除去して前記溝内にバリア金属と導体膜を形成する工程、
（ｅ）前記バリア金属と導体膜を埋め込んだ表面上を有機酸を含む洗浄液にてＰＶＡブラシを使ってクリーニングする工程、
（ｆ）前記クリーニングした基板を乾燥する工程、
（ｇ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｈ）前記アンモニアプラズマ処理された表面にプラズマＣＶＤ法によりシリコンを含む銅拡散バリア絶縁膜を形成する工程、
を有し、前記（ｇ）、（ｈ）工程は基板を大気中に晒すことなく処理することを特徴とする半導体集積回路装置の製造方法。 (A) forming an interlayer insulating film mainly composed of a silicon oxide film having an interlayer connection groove formed on the main surface of the substrate;
(B) forming a barrier metal film in the trench and on the interlayer insulating film;
(C) burying a conductor film containing copper as a main component on the barrier metal film and depositing the conductor film in the trench and on the interlayer insulating film;
(D) a step of polishing and removing the conductor film and the barrier metal film on the interlayer insulating film by a chemical mechanical polishing method to form a barrier metal and a conductor film in the groove;
(E) cleaning the surface embedded with the barrier metal and conductor film with a cleaning solution containing an organic acid using a PVA brush;
(F) drying the cleaned substrate;
(G) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(H) forming a copper diffusion barrier insulating film containing silicon on the ammonia plasma-treated surface by a plasma CVD method;
A method of manufacturing a semiconductor integrated circuit device, wherein the steps (g) and (h) are performed without exposing the substrate to the atmosphere.
（ｂ）前記溝内および前記層間絶縁膜上にバリア金属膜を形成する工程、
（ｃ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記層間絶縁膜上に前記導体膜を堆積する工程、
（ｄ）前記層間絶縁膜上の前記導体膜と前記バリア金属膜を化学機械研磨法で研磨して除去して前記溝内にバリア金属と導体膜を形成する工程、
（ｅ）前記バリア金属と導体膜を埋め込んだ表面上をブラシを使って有機酸を含む洗浄液にてクリーニングする工程、
（ｆ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｇ）前記アンモニアプラズマ処理された表面にシランを主体とするプラズマＣＶＤ法によりシリコンを含む銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming an interlayer insulating film mainly composed of a silicon oxide film having an interlayer connection groove formed on the main surface of the substrate;
(B) forming a barrier metal film in the trench and on the interlayer insulating film;
(C) burying a conductor film containing copper as a main component on the barrier metal film and depositing the conductor film in the trench and on the interlayer insulating film;
(D) a step of polishing and removing the conductor film and the barrier metal film on the interlayer insulating film by a chemical mechanical polishing method to form a barrier metal and a conductor film in the groove;
(E) cleaning the surface embedded with the barrier metal and conductor film with a cleaning solution containing an organic acid using a brush;
(F) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(G) a step of forming a copper diffusion barrier insulating film containing silicon on the ammonia plasma-treated surface by a plasma CVD method mainly comprising silane;
A method for manufacturing a semiconductor integrated circuit device, comprising:
（ｂ）前記溝内および前記層間絶縁膜上にバリア金属膜を形成する工程、
（ｃ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記層間絶縁膜上に前記導体膜を堆積する工程、
（ｄ）前記層間絶縁膜上の前記導体膜と前記バリア金属膜を化学機械研磨法で研磨して除去して前記溝内にバリア金属と導体膜を形成する工程、
（ｅ）前記（ｄ）工程の後次の（ｆ）工程までの間において前記基板の表面を１００Ｌｕｘ以下に遮光された状態で流水にて湿潤状態に保管する工程、
（ｆ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｇ）前記アンモニアプラズマ処理された表面にプラズマＣＶＤ法により銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming an interlayer insulating film mainly composed of a silicon oxide film having an interlayer connection groove formed on the main surface of the substrate;
(B) forming a barrier metal film in the trench and on the interlayer insulating film;
(C) burying a conductor film containing copper as a main component on the barrier metal film and depositing the conductor film in the trench and on the interlayer insulating film;
(D) a step of polishing and removing the conductor film and the barrier metal film on the interlayer insulating film by a chemical mechanical polishing method to form a barrier metal and a conductor film in the groove;
(E) A step of storing the surface of the substrate in a wet state with running water in a state where the surface of the substrate is shielded from light to 100 Lux or less between the step (d) and the next step (f).
(F) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(G) forming a copper diffusion barrier insulating film on the surface treated with ammonia plasma by a plasma CVD method;
A method for manufacturing a semiconductor integrated circuit device, comprising:
前記（ｄ）工程と（ｅ）工程の間において前記基板表面に防食処理を行うことを特徴とする半導体集積回路装置の製造方法。 A method of manufacturing a semiconductor integrated circuit device according to claim 9,
A method of manufacturing a semiconductor integrated circuit device, wherein an anticorrosion treatment is performed on the surface of the substrate between the steps (d) and (e).
（ｂ）前記溝内および前記層間絶縁膜上にバリア金属膜を形成する工程、
（ｃ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記層間絶縁膜上に前記導体膜を堆積する工程、
（ｄ）前記層間絶縁膜上の前記導体膜と前記バリア金属膜を化学機械研磨法で研磨して除去して前記溝内にバリア金属と導体膜を形成する工程、
（ｅ）前記基板の表面を１００Ｌｕｘ以下に遮光された状態で前記バリア金属と導体膜を埋め込んだ表面上をブラシを使って洗浄液にてクリーニングする工程、
（ｆ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｇ）前記アンモニアプラズマ処理された表面にプラズマＣＶＤ法により銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming an interlayer insulating film mainly composed of a silicon oxide film having an interlayer connection groove formed on the main surface of the substrate;
(B) forming a barrier metal film in the trench and on the interlayer insulating film;
(C) burying a conductor film containing copper as a main component on the barrier metal film and depositing the conductor film in the trench and on the interlayer insulating film;
(D) a step of polishing and removing the conductor film and the barrier metal film on the interlayer insulating film by a chemical mechanical polishing method to form a barrier metal and a conductor film in the groove;
(E) a step of cleaning the surface of the substrate with the barrier metal and the conductor film embedded in a state where the surface of the substrate is shielded to 100 Lux or less with a cleaning liquid using a brush;
(F) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(G) forming a copper diffusion barrier insulating film on the surface treated with ammonia plasma by a plasma CVD method;
A method for manufacturing a semiconductor integrated circuit device, comprising:
前記（ｄ）工程と（ｅ）工程の間において前記基板表面に防食処理を行うことを特徴とする半導体集積回路装置の製造方法。 A method for manufacturing a semiconductor integrated circuit device according to claim 11, comprising:
A method of manufacturing a semiconductor integrated circuit device, wherein an anticorrosion treatment is performed on the surface of the substrate between the steps (d) and (e).
（ｂ）前記溝内および前記層間絶縁膜上にバリア金属膜を形成する工程、
（ｃ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記層間絶縁膜上に前記導体膜を堆積する工程、
（ｄ）前記層間絶縁膜上の前記導体膜と前記バリア金属膜を化学機械研磨法で研磨して除去して前記溝内にバリア金属と導体膜を形成する工程、
（ｅ）前記（ｄ）工程の後次の（ｆ）工程の開始までの間において前記基板の表面を１００Ｌｕｘ以下に遮光された状態で流水にて湿潤状態に保管する工程、
（ｆ）前記バリア金属と導体膜を埋め込んだ表面上をブラシを使って洗浄液にてクリーニングする工程、
（ｇ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｈ）前記アンモニアプラズマ処理された表面にプラズマＣＶＤ法により銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming an interlayer insulating film mainly composed of a silicon oxide film having an interlayer connection groove formed on the main surface of the substrate;
(B) forming a barrier metal film in the trench and on the interlayer insulating film;
(C) burying a conductor film containing copper as a main component on the barrier metal film and depositing the conductor film in the trench and on the interlayer insulating film;
(D) a step of polishing and removing the conductor film and the barrier metal film on the interlayer insulating film by a chemical mechanical polishing method to form a barrier metal and a conductor film in the groove;
(E) a step of storing the surface of the substrate in a wet state with running water in a state where the surface of the substrate is shielded to 100 Lux or less after the start of the next step (f) after the step (d);
(F) cleaning the surface embedded with the barrier metal and conductor film with a cleaning solution using a brush;
(G) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(H) a step of forming a copper diffusion barrier insulating film by plasma CVD on the ammonia plasma treated surface;
A method for manufacturing a semiconductor integrated circuit device, comprising:
（ｂ）前記低誘電率層間絶縁膜より誘電率の大きいシリコン酸化膜を前記低誘電率層間絶縁膜上に形成して前記シリコン酸化膜と前記低誘電率層間絶縁膜からなる第１層間絶縁膜を形成する工程、
（ｃ）前記第１層間絶縁膜に溝を形成する工程、
（ｄ）前記溝内および前記第１層間絶縁膜上にバリア金属膜を形成する工程、
（ｅ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記第１層間絶縁膜上に前記導体膜を堆積する工程、
（ｆ）前記第１層間絶縁膜上の前記導体膜と前記バリア金属膜を化学機械研磨法で研磨して除去して前記溝内にバリア金属と導体膜を形成する工程、
（ｇ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｈ）前記アンモニアプラズマ処理された表面にプラズマＣＶＤ法により銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming a low dielectric constant interlayer insulating film on the main surface of the substrate;
(B) forming a silicon oxide film having a dielectric constant larger than that of the low dielectric constant interlayer insulating film on the low dielectric constant interlayer insulating film, and comprising the silicon oxide film and the low dielectric constant interlayer insulating film; Forming a process,
(C) forming a groove in the first interlayer insulating film;
(D) forming a barrier metal film in the trench and on the first interlayer insulating film;
(E) a step of depositing a conductor film containing copper as a main component on the barrier metal film and depositing the conductor film in the trench and on the first interlayer insulating film;
(F) polishing and removing the conductor film and the barrier metal film on the first interlayer insulating film by a chemical mechanical polishing method to form a barrier metal and a conductor film in the groove;
(G) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(H) a step of forming a copper diffusion barrier insulating film by plasma CVD on the ammonia plasma treated surface;
A method for manufacturing a semiconductor integrated circuit device, comprising:
前記低誘電率層間絶縁膜は有機ポリマー膜であることを特徴とする半導体集積回路装置の製造方法。 15. A method of manufacturing a semiconductor integrated circuit device according to claim 14,
The method of manufacturing a semiconductor integrated circuit device, wherein the low dielectric constant interlayer insulating film is an organic polymer film.
前記低誘電率層間絶縁膜は比誘電率が３．０以下のシリコン酸化膜であることを特徴とする半導体集積回路装置の製造方法。 15. A method of manufacturing a semiconductor integrated circuit device according to claim 14,
The method of manufacturing a semiconductor integrated circuit device, wherein the low dielectric constant interlayer insulating film is a silicon oxide film having a relative dielectric constant of 3.0 or less.
前記低誘電率層間絶縁膜は有機ＳＯＧまたは無機ＳＯＧであることを特徴とする半導体集積回路装置の製造方法。 A method of manufacturing a semiconductor integrated circuit device according to claim 16,
The method of manufacturing a semiconductor integrated circuit device, wherein the low dielectric constant interlayer insulating film is organic SOG or inorganic SOG.
（ｂ）前記低誘電率層間絶縁膜より誘電率の大きいシリコン酸化膜を前記低誘電率層間絶縁膜上に形成して前記シリコン酸化膜と前記低誘電率層間絶縁膜からなる第１層間絶縁膜を形成する工程、
（ｃ）前記第１層間絶縁膜に層間接続領域を形成する工程、
（ｄ）前記溝内および前記第１層間絶縁膜上にバリア金属膜を形成する工程、
（ｅ）前記バリア金属膜の上に銅を主成分とする導体膜を埋め込んで前記溝内および前記第１層間絶縁膜上に前記導体膜を堆積する工程、
（ｆ）前記第１層間絶縁膜上の前記導体膜と前記バリア金属膜を化学機械研磨法で研磨して除去して前記溝内にバリア金属と導体膜を形成する工程、
（ｇ）前記溝内の導体膜表面および前記シリコン酸化膜の表面をアンモニアプラズマにて処理して表面を還元するとともに窒化する工程、
（ｈ）前記アンモニアプラズマ処理された表面にプラズマＣＶＤ法により銅拡散バリア絶縁膜を形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。 (A) forming a low dielectric constant interlayer insulating film on the main surface of the substrate;
(B) forming a silicon oxide film having a dielectric constant larger than that of the low dielectric constant interlayer insulating film on the low dielectric constant interlayer insulating film, and comprising the silicon oxide film and the low dielectric constant interlayer insulating film; Forming a process,
(C) forming an interlayer connection region in the first interlayer insulating film;
(D) forming a barrier metal film in the trench and on the first interlayer insulating film;
(E) a step of depositing a conductor film containing copper as a main component on the barrier metal film and depositing the conductor film in the trench and on the first interlayer insulating film;
(F) polishing and removing the conductor film and the barrier metal film on the first interlayer insulating film by a chemical mechanical polishing method to form a barrier metal and a conductor film in the groove;
(G) treating the surface of the conductor film in the groove and the surface of the silicon oxide film with ammonia plasma to reduce and nitride the surface;
(H) a step of forming a copper diffusion barrier insulating film by plasma CVD on the ammonia plasma treated surface;
A method for manufacturing a semiconductor integrated circuit device, comprising:
前記低誘電率層間絶縁膜は有機ポリマー膜であることを特徴とする半導体集積回路装置の製造方法。 A method of manufacturing a semiconductor integrated circuit device according to claim 18,
The method of manufacturing a semiconductor integrated circuit device, wherein the low dielectric constant interlayer insulating film is an organic polymer film.
前記低誘電率層間絶縁膜は比誘電率が３．０以下のシリコン酸化膜であることを特徴とする半導体集積回路装置の製造方法。 A method of manufacturing a semiconductor integrated circuit device according to claim 18,
The method of manufacturing a semiconductor integrated circuit device, wherein the low dielectric constant interlayer insulating film is a silicon oxide film having a relative dielectric constant of 3.0 or less.
前記低誘電率層間絶縁膜は有機ＳＯＧまたは無機ＳＯＧであることを特徴とする半導体集積回路装置の製造方法。 A method of manufacturing a semiconductor integrated circuit device according to claim 20,
The method of manufacturing a semiconductor integrated circuit device, wherein the low dielectric constant interlayer insulating film is organic SOG or inorganic SOG.
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007005840A true JP2007005840A (en) | 2007-01-11 |
Family
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Country Status (1)
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| JP (1) | JP2007005840A (en) |
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