JP2007000961A - 半導体複合装置およびその製造方法 - Google Patents

半導体複合装置およびその製造方法 Download PDF

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Abstract

【課題】半導体素子とマイクロ電気機械装置とが別個の基板に作製され、それらを複合化したモジュールにおいては、チップ間の接続による電力損失や寄生容量増大などの特性劣化が生じていた。またモジュールのレイアウト設計や寸法縮小の阻害要因ともなっていた。これらの問題を解決することを課題とする。
【解決手段】基板１１に形成された半導体素子２１と、前記半導体素子２１を被覆するもので前記基板１１上に形成された絶縁膜４１と、前記絶縁膜４１上に形成されたマイクロ電気機械装置３１と、前記半導体素子２１と前記マイクロ電気機械装置３１とに接続する配線層５０とを備えた半導体複合装置１により、上記課題を解決する。
【選択図】図１

Description

本発明は、マイクロ電気機械装置（ＭＥＭＳ）と半導体素子とを同一基板上に形成することが容易な半導体複合装置およびその製造方法に関するものである。
１９７０年代から始まったマイクロ電気機械装置（ＭＥＭＳ：Micro Electro MechanicＡｌ Systems）の研究開発は、現在では、センサ素子、アクチュエータ、光学素子、バイオ素子、ＲＦ素子、パワー素子など様々な分野に展開され、加速度センサやマイクロミラーデバイスなど、一部のデバイスは既に商品化され、日常生活の中にも見られるようになってきた。
このような進展とともに、これまでは単機能だったＭＥＭＳデバイスに周辺回路を作りこんでシステムとしての機能を与えたり、他のデバイスにＭＥＭＳを作りこんで付加価値を向上させるといった、いわゆる複合デバイス化の動きが近年活発になっている。これは、ＭＥＭＳが基本的に半導体プロセスをベースとしていることから、これまで他の半導体デバイスの複合化で行われてきたＳｉＰ（System in Package）やＳｏＣ（System on Chip）といった手法を利用できることが大きく寄与している。特にＳｏＣに関しては、先端プロセスを適用した近年のＭＥＭＳデバイスはフットプリントも減少してきており、実装時のハンドリングという面でも有利である。例えば、近年急速に研究・開発が進められているＲＦ−ＭＥＭＳ等では、最終的には通信機能というまとまりでモジュール化する必要があるため、ＳｏＣによる１チップ化の恩恵を受けやすい。
しかしながら、ＭＥＭＳ素子と他デバイスをＳｏＣとして同一ウェハ上に形成する際、ＭＥＭＳ素子の材料や寸法により製造方法は著しく制限される。特に、従来の標準化されたプロセスにＭＥＭＳを混載する場合、ＭＥＭＳプロセスの挿入や従来プロセスの変更は電子回路の特性変動の要因となる。今後の高性能化する電子回路形成プロセスではその影響も大きく、ＭＥＭＳ素子と先端半導体デバイスの混載の障害となることは容易に想像できる。
そのため、これまではＳｉＰやそれに類した手法（ウエハ同士の接合など）で機能の複合化を試みる例が多かった。例えば、半導体素子が形成された層を後で基板から分離できる構造とすることで、膜厚増加を比較的抑えたＭＥＭＳウェハと半導体素子ウェハの接合を実現している（例えば、特許文献１参照。）。しかし、例えば接合時の合わせマージンが必要など、ＳｉＰに類した方法では、先端プロセスで作成したＭＥＭＳと半導体素子の複合デバイスの性能を十分に活かしきれない面もある。
一方、ＳｏＣを想定した製造方法としては、配線層にダメージを与えない低温度域で形成できる材料を用いてＭＥＭＳ素子を電子回路の配線上に形成する方法が主である。しかし、その低温材料が他工程と共用できなければその分コストがかかり、また材料定数的にも所望の特性が得られないこと、信頼性が劣ること等も多い。理論的には混載は可能であるが、コストや信頼性を考慮すると、実用性はケース・バイ・ケースというのが実情と考えられる。
また、あらかじめ電子回路形成部を保護膜で被覆しておき、ＭＥＭＳ素子を形成してから保護膜を除去、その後電子回路を形成して両者を配線で接続する、という製造方法も提案されている（例えば、特許文献２参照。）。しかし、ＭＥＭＳ素子の比較的大きな段差が残存した状態で寸法制御が厳密な電子回路の前半工程（ＦＥＯＬ;Front End Of Line）を流すことになるため、特にリソグラフィーの寸法ばらつきやエッチング残りなどの問題が発生することは容易に想像できる。またＭＥＭＳを混載する先の電子回路毎に製造プロセスをモディファイする必要があるため、多品種への展開は現実的ではない等のデメリットもある。
特開２００４-２２１２８５号公報 特開平９-１６２４６２号公報
解決しようとする問題点は、マイクロ電気機械装置（ＭＥＭＳ）とトランジスタ、キャパシタ等の半導体素子および配線からなる半導体電子回路とが同一基板上に作りこまれていないために、複合モジュールとしての特性が不十分なことである。
本発明の半導体複合装置およびその製造方法では、半導体素子とマイクロ電気機械装置とを同一基板に作製し、その後に半導体素子とマイクロ電気機械装置とを接続する配線を形成することで、半導体素子とマイクロ電気機械装置とを同一基板上に搭載することを可能にすることを課題とする。
本発明の半導体複合装置は、基板に形成された半導体素子と、前記半導体素子を被覆するもので前記基板上に形成された絶縁膜と、前記絶縁膜上に形成されたマイクロ電気機械装置と、前記半導体素子と前記マイクロ電気機械装置とに接続する配線層とを備えたことを特徴とする。
この半導体複合装置では、同一の基板に半導体素子とマイクロ電気機械装置とを形成し、半導体素子とマイクロ電気機械装置とに接続する配線層が形成されていることから、これまで単一の機能素子であったマイクロ電気機械装置に複合化した機能が付与されることになる。
本発明の半導体複合装置は、基板に形成された半導体素子と、前記基板上に形成されたマイクロ電気機械装置と、前記半導体素子と前記マイクロ電気機械装置とに接続する配線層とを備え、前記マイクロ電気機械装置は空間層を介して保護膜に包含され、前記半導体素子と前記マイクロ電気機械装置とは絶縁膜に被覆されていることを特徴とする。
この半導体複合装置では、同一基板に半導体素子とマイクロ電気機械装置とを搭載していることから、同一の基板に半導体素子とマイクロ電気機械装置とを形成し、半導体素子とマイクロ電気機械装置とを接続する配線層が形成されていることから、これまで単一の機能素子であったマイクロ電気機械装置に複合化した機能が付与されることになる。さらに、マイクロ電気機械装置は空間層を介して保護膜に包含されていることから、マイクロ電気機械装置が露出されない。このため、信頼性が向上され、また気密性パッケージが不要となる。
本発明の半導体複合装置の製造方法は、基板に半導体素子を形成する工程と、前記基板上に前記半導体素子を被覆する絶縁膜を形成する工程と、前記絶縁膜上にマイクロ電気機械装置を形成する工程と、前記半導体素子と前記マイクロ電気機械装置とに接続する配線層を形成する工程とを備えたことを特徴とする。
この半導体複合装置の製造方法では、同一基板に半導体素子とマイクロ電気機械装置とを形成し、半導体素子とマイクロ電気機械装置とを接続する配線層を形成することから、これまで単一の機能素子であったマイクロ電気機械装置に複合化した機能が付与されることになる。また、半導体素子を形成した後、半導体素子を被覆する絶縁膜を形成することから、半導体素子を通常のプロセスで形成することが可能である。また、半導体素子を被覆する絶縁膜を形成した後、その絶縁膜上にマイクロ電気機械装置を形成することができるので、マイクロ電気機械装置を通常のプロセスで形成することができる。その後、半導体素子とマイクロ電気機械装置とに接続する配線層を形成することから、半導体素子の製造工程およびマイクロ電気機械装置の製造工程で、配線層の耐熱温度以上の温度を有するプロセスを行うことが可能になる。
本発明の半導体複合装置の製造方法は、基板に半導体素子を形成する工程と、前記基板にマイクロ電気機械装置を形成する工程と、前記半導体素子を被覆するもので前記基板上に絶縁膜を形成する工程と、前記絶縁膜上に前記半導体素子と前記マイクロ電気機械装置とに接続する配線層を形成する工程とを備えたことを特徴とする。
この半導体複合装置の製造方法では、同一基板に半導体素子とマイクロ電気機械装置とを形成し、半導体素子とマイクロ電気機械装置とを接続する配線層を形成することから、これまで単一の機能素子であったマイクロ電気機械装置に複合化した機能が付与されることになる。また、半導体素子とマイクロ電気機械装置とを別工程で形成することから、半導体素子を通常のプロセスで形成することが可能であり、また、マイクロ電気機械装置を通常のプロセスで形成することができる。その後、半導体素子とマイクロ電気機械装置とを接続する配線層を形成することから、半導体素子の製造工程およびマイクロ電気機械装置の製造工程で、配線層の耐熱温度以上の温度を有するプロセスを行うことが可能になる。さらに、半導体素子とほぼ同じ層にマイクロ電気機械装置を形成することから、マイクロ電気機械装置の段差が大きい場合などに有効である。
本発明の半導体複合装置は、同一基板に半導体素子とマイクロ電気機械装置とを搭載しているため、これまで単一の機能素子であったマイクロ電気機械装置に複合化した機能が付与できるという利点がある。例えば、従来はディスクリート部品を組み合わせて作られていたＲＦ（高周波）フロントエンドモジュールなどは、フィルタやスイッチ、ミキサ、オシレータなどの高周波部品を、ＭＥＭＳとしてオンチップで作製することで、モジュールと同等の機能を１チップで実現できる。これにより、モジュール寸法の大幅な縮小や消費電力の抑制、製造コストの低減、商品設計の自由度拡大など、様々な恩恵を得ることができる。さらに、マイクロ電気機械装置は空間層を介して保護膜に包含されているものでは、マイクロ電気機械装置が露出されないため、信頼性が向上され、また気密性パッケージが不要となる。
本発明の半導体複合装置の製造方法は、同一基板に半導体素子とマイクロ電気機械装置とを形成しているため、これまで単一の機能素子であったマイクロ電気機械装置に複合化した機能が付与できるという利点がある。例えば、従来はディスクリート部品を組み合わせて作られていたＲＦ（高周波）フロントエンドモジュールなどは、フィルタやスイッチ、ミキサ、オシレータなどの高周波部品を、ＭＥＭＳとしてオンチップで作製することで、モジュールと同等の機能を１チップで実現できる。これにより、モジュール寸法の大幅な縮小や消費電力の抑制、製造コストの低減、商品設計の自由度拡大など、様々な恩恵を得ることができる。さらに、マイクロ電気機械装置は空間層を介して保護膜に包含されているものでは、マイクロ電気機械装置が露出されないため、信頼性が向上され、また気密性パッケージが不要となるという利点がある。
本発明の半導体複合装置に係る一実施の形態の第１例を、図１の概略構成断面図によって説明する。
図１に示すように、基板１１上に半導体素子２１が形成されている。この半導体素子２１は、例えば、トランジスタ、キャパシタ、サイリスタ等の半導体で構成される素子からなる。図示した一例では、基板１１上に形成された素子分離領域１２により分離される素子形成領域１３に形成されたトランジスタを示した。また、上記半導体素子２１は絶縁膜４１により被覆されている。上記絶縁膜４１上には、マイクロ電気機械装置３１が形成されている。さらに、上記絶縁膜４１には上記半導体素子２１、基板１１等に接続する第１プラグ５１が形成されている。
上記半導体素子２１と上記マイクロ電気機械装置３１とは、配線層５０の配線、プラグ等により接続されている。なお、上記半導体素子２１と上記マイクロ電気機械装置３１とを直接に接続する配線の図示はしていないが、図面上現れない部分で配線、プラグ等により接続されている。
上記配線層５０は例えば３層配線構造となっている。配線層５０は、例えば、上記第１プラグ５１、上記絶縁膜４１上に形成されたもので上記第１プラグ５１に接続する第１配線５２、この第１配線５２を被覆する第１層間絶縁膜５３、この第１層間絶縁膜５３に形成されたもので上記第１配線５２、上記マイクロ電気機械装置３１等に接続する第２プラグ５４、上記第１層間絶縁膜５３上に形成されたもので上記第２プラグ５４に接続する第２配線５５、この第２配線５５を被覆する第２層間絶縁膜５６、第２層間絶縁膜５６に形成されたもので第２配線５５に接続する第３プラグ５７、第２層間絶縁膜５６上に形成されたもので第３プラグ５７に接続する第３配線５８により構成されている。
上記マイクロ電気機械装置３１は、上記配線層５０の第１層間絶縁膜５３および第２層間絶縁膜５６より露出されている。例えば、上記マイクロ電気機械装置３１上に形成された上記配線層５０を構成する第１層間絶縁膜５３および第２層間絶縁膜５６が除去されることにより、上記マイクロ電気機械装置３１は露出されている。後述する製造方法で詳述するが、第１層間絶縁膜５３および第２層間絶縁膜５６が除去される際に、マイクロ電気機械装置３１を形成する際に用いる犠牲膜も除去されることにより、マイクロ電気機械の必要な空間（図面白抜きの部分）が形成される。
この半導体複合装置１では、同一の基板１１に半導体素子２１とマイクロ電気機械装置３１とを形成し、半導体素子２１とマイクロ電気機械装置３１とに接続する配線層５０が形成されていることから、これまで単一の機能素子であったマイクロ電気機械装置３１に複合化した機能、例えば半導体素子２１および上記配線層５０により構成される半導体電子回路２０の機能が付与できるという利点がある。例えば、従来はディスクリート部品を組み合わせて作られていたＲＦ（高周波）フロントエンドモジュールなどは、フィルタやスイッチ、ミキサ、オシレータなどの高周波部品を、マイクロ電気機械装置としてオンチップで作製することで、モジュールと同等の機能を１チップで実現できる。これにより、モジュール寸法の大幅な縮小や消費電力の抑制、製造コストの低減、商品設計の自由度拡大など、様々な恩恵を得ることができる。
次に、本発明の半導体複合装置に係る一実施の形態の第２例を、図２の概略構成断面図によって説明する。
図２に示すように、基板１１上に半導体素子２１が形成されている。この半導体素子２１は、例えば、トランジスタ、キャパシタ、サイリスタ等の半導体で構成される素子からなる。図示した一例では、基板１１上に形成された素子分離領域１２により分離される素子形成領域１３に形成されたトランジスタを示した。上記絶縁膜４１上には、マイクロ電気機械装置３１が形成されている。さらに、上記絶縁膜４１には上記半導体素子２１、基板１１等に接続する第１プラグ５１が形成されている。
上記半導体素子２１と上記マイクロ電気機械装置３１とは、配線層５０の配線、プラグ等により接続されている。なお、上記半導体素子２１と上記マイクロ電気機械装置３１とを直接に接続する配線の図示はしていないが、図面上現れない部分で配線、プラグ等により接続されている。
上記配線層５０は例えば３層配線構造となっている。配線層５０は、例えば、上記第１プラグ５１、上記絶縁膜４１上に形成されたもので上記第１プラグ５１に接続する第１配線５２、この第１配線５２を被覆する第１層間絶縁膜５３、この第１層間絶縁膜５３に形成されたもので上記第１配線５２、上記マイクロ電気機械装置３１等に接続する第２プラグ５４、上記第１層間絶縁膜５３上に形成されたもので上記第２プラグ５４に接続する第２配線５５、この第２配線５５を被覆する第２層間絶縁膜５６、第２層間絶縁膜５６に形成されたもので第２配線５５に接続する第３プラグ５７、第２層間絶縁膜５６上に形成されたもので第３プラグ５７に接続する第３配線５８により構成されている。
上記マイクロ電気機械装置３１は、空間３２を一部に介して保護膜３３により包含されている。そして、保護膜３３上には、上記第１層間絶縁膜５３が形成されている。
この半導体複合装置２では、同一の基板１１に半導体素子２１とマイクロ電気機械装置３１とを形成し、半導体素子２１とマイクロ電気機械装置３１とに接続する配線層５０が形成されていることから、これまで単一の機能素子であったマイクロ電気機械装置３１に複合化した機能、例えば半導体素子２１および上記配線層５０により構成される半導体電子回路２０の機能が付与できるという利点がある。例えば、従来はディスクリート部品を組み合わせて作られていたＲＦ（高周波）フロントエンドモジュールなどは、フィルタやスイッチ、ミキサ、オシレータなどの高周波部品を、マイクロ電気機械装置としてオンチップで作製することで、モジュールと同等の機能を１チップで実現できる。これにより、モジュール寸法の大幅な縮小や消費電力の抑制、製造コストの低減、商品設計の自由度拡大など、様々な恩恵を得ることができる。さらに、マイクロ電気機械装置３１は空間層３２を介して保護膜３３に包含されているので、マイクロ電気機械装置３１が露出されないため、信頼性が向上され、また気密性パッケージが不要となる。
次に、本発明の半導体複合装置に係る一実施の形態の第３例を、図３の概略構成断面図によって説明する。
図３に示すように、基板１１上に半導体素子２１が形成されている。この半導体素子２１は、例えば、トランジスタ、キャパシタ、サイリスタ等の半導体で構成される素子からなる。図示した一例では、基板１１上に形成された素子分離領域１２により分離される素子形成領域１３に形成されたトランジスタを示した。
また、上記基板１１上には、マイクロ電気機械装置３１が形成されている。上記マイクロ電気機械装置３１は、空間３２を一部に介して保護膜３３により包含されている。
また、上記半導体素子２１および上記保護膜３３は絶縁膜４１により被覆されている。さらに、上記絶縁膜４１には上記半導体素子２１、基板１１、マイクロ電気機械層間絶縁膜３１等に接続する第１プラグ５１が形成されている。
上記半導体素子２１と上記マイクロ電気機械装置３１とは、配線層５０の配線、プラグ等により接続されている。なお、上記半導体素子２１と上記マイクロ電気機械装置３１とを直接に接続する配線の図示はしていないが、図面上現れない部分で配線、プラグ等により接続されている。
上記配線層５０は例えば３層配線構造となっている。配線層５０は、例えば、上記第１プラグ５１、上記絶縁膜４１上に形成されたもので上記第１プラグ５１に接続する第１配線５２、この第１配線５２を被覆する第１層間絶縁膜５３、この第１層間絶縁膜５３に形成されたもので上記第１配線５２、上記マイクロ電気機械装置３１等に接続する第２プラグ５４、上記第１層間絶縁膜５３上に形成されたもので上記第２プラグ５４に接続する第２配線５５、この第２配線５５を被覆する第２層間絶縁膜５６、第２層間絶縁膜５６に形成されたもので第２配線５５に接続する第３プラグ５７、第２層間絶縁膜５６上に形成されたもので第３プラグ５７に接続する第３配線５８により構成されている。
この半導体複合装置３では、同一の基板１１に半導体素子２１とマイクロ電気機械装置３１とを形成し、半導体素子２１とマイクロ電気機械装置３１とに接続する配線層５０が形成されていることから、これまで単一の機能素子であったマイクロ電気機械装置３１に複合化した機能、例えば半導体素子２１および上記配線層５０により構成される半導体電子回路２０の機能が付与できるという利点がある。例えば、従来はディスクリート部品を組み合わせて作られていたＲＦ（高周波）フロントエンドモジュールなどは、フィルタやスイッチ、ミキサ、オシレータなどの高周波部品を、マイクロ電気機械装置としてオンチップで作製することで、モジュールと同等の機能を１チップで実現できる。これにより、モジュール寸法の大幅な縮小や消費電力の抑制、製造コストの低減、商品設計の自由度拡大など、様々な恩恵を得ることができる。また、マイクロ電気機械装置３１は空間層３２を介して保護膜３３に包含されているので、マイクロ電気機械装置３１が露出されないため、信頼性が向上され、また気密性パッケージが不要となる。さらに、半導体素子２１とほぼ同じ層にマイクロ電気機械装置３１を混載したことから、マイクロ電気機械装置３１の段差が大きい場合などに有効である。
次に、本発明の半導体複合装置の製造方法に係る一実施の形態の第１例を、図４〜図６の製造工程断面図によって説明する。ここでは、一例として、前記図１によって説明した半導体複合装置１の製造工程を示す。
図４（１）に示すように、基板１１上に素子分離領域１２を形成して、素子形成領域１３を区画する。次に上記素子形成領域１３に半導体素子２１を形成する。この半導体素子２１は、例えばトランジスタ、キャパシタ、抵抗、サイリスタ等で形成される。図示した一例では、上記半導体素子２１はトランジスタで構成される。上記半導体素子２１の製造方法は、既存の製造方法を採用することができる。次に、上記半導体素子２１を絶縁膜４１により被覆する。
次に、図５（２）に示すように、上記絶縁膜４１上にマイクロ電気機械装置３１を形成する。このマイクロ電気機械装置３１は、既存の製造方法を採用することができる。その際、少なくともマイクロ電気機械装置３１の空間を形成する部分には犠牲膜６１を形成しておく。この犠牲膜６１は後の工程で除去され、マイクロ電気機械装置３１に必要な空間が形成される。また、マイクロ電気機械３１が形成される領域以外のマイクロ電気機械装置３１を構成する部品は除去される。
本実施の形態例では、上記マイクロ電気機械装置３１および半導体素子２１の信号線路をリン（Ｐ）を不純物として添加した多結晶シリコンで構成することができる。この場合、多結晶シリコンの活性化するために高温の熱処理が必要であるが、次に説明する配線層を形成前であるため製造上の問題はない。
次に、図６（３）に示すように、上記半導体素子２１と上記マイクロ電気機械装置３１とに接続する配線層５０を形成する。配線層５０は、通常の多層配線技術により形成することができる。ここでは、上記配線層５０を、例えば３層配線構造で形成する。
まず、上記絶縁膜４１に上記半導体素子２１、基板１１等に接続する第１プラグ５１を形成する。次いで、上記第１プラグ５１に接続する第１配線５２を上記絶縁膜４１上に形成する。次いで上記第１配線５２を被覆する第１層間絶縁膜５３を形成する。
次に、上記第１層間絶縁膜５３に上記第１配線５２および上記マイクロ電気機械装置３１等に接続する第２プラグ５４を形成する。次いで上記第１層間絶縁膜５３上に上記第２プラグ５４に接続する第２配線５５を形成する。さらに、上記第２配線５５の一部を利用して、ＭＩＭキャパシタ７１を形成する。次いで、この第２配線５５、ＭＩＭキャパシタ７１等を被覆する第２層間絶縁膜５６を形成する。
次に、上記第２層間絶縁膜５６に上記第２配線５５に接続する第３プラグ５７を形成する。次いで、第２層間絶縁膜５６上に上記第３プラグ５７に接続する第３配線５８を形成する。
上記第１、第２、第３プラグ５１、５４、５７は、既存のプラグ形成技術を用いることができる。例えば、タングステンプラグやポリシリコンプラグ等で形成することができる。上記第１、第２、第３配線５２、５５、５８は、既存の配線形成技術を用いることができる。例えば、アルミニウム、アルミニウム合金等の金属配線、ポリシリコン配線等を用いることができる。上記第１、第２層間絶縁膜５３、５６は、既存の層間絶縁膜の成膜技術を用いることができる。例えば、化学的気相成長法による酸化シリコン膜で形成することができる。また、配線間容量を低減するために、酸化シリコンよりも誘電率が低い材料からなる、いわゆる低誘電率膜を採用することもできる。また、低誘電率膜と酸化シリコン等の無機膜の積層膜とすることもできる。なお、上記半導体素子２１と上記マイクロ電気機械装置３１とを直接に接続する配線の図示はしていないが、図面上現れない部分で配線、プラグ等により接続されている。
その後、マイクロ電気機械装置３１上およびその周辺の犠牲膜６１〔前記図５（２）参照〕、第１、第２層間絶縁膜５３、５６等を除去して、マイクロ電気機械装置３１の必要な空間３４を形成する。この除去加工は、上記犠牲膜６１、第１、第２層間絶縁膜５３、５６等が酸化シリコン系の膜で形成されている場合には、例えば、フッ酸系のウエットエッチングにより行うことができる。
この半導体複合装置１の製造方法では、同一の基板１１に半導体素子２１とマイクロ電気機械装置３１とを形成しているため、これまで単一の機能素子であったマイクロ電気機械装置３１に複合化した機能が付与できるという利点がある。例えば、従来はディスクリート部品を組み合わせて作られていたＲＦ（高周波）フロントエンドモジュールなどは、フィルタやスイッチ、ミキサ、オシレータなどの高周波部品を、マイクロ電気機械装置３１としてオンチップで作製することで、モジュールと同等の機能を１チップで実現できる。これにより、モジュール寸法の大幅な縮小や消費電力の抑制、製造コストの低減、商品設計の自由度拡大など、様々な恩恵を得ることができる。
次に、本発明の半導体複合装置の製造方法に係る一実施の形態の第２例を、前記図４（１）、前記図２によって説明する。ここでは、一例として、前記図２に示した半導体複合装置２の製造工程を説明する。
前記図４（１）に示すように、基板１１上に素子分離領域１２を形成して、素子形成領域１３を区画する。次に上記素子形成領域１３に半導体素子２１を形成する。この半導体素子２１は、例えばトランジスタ、キャパシタ、抵抗、サイリスタ等で形成される。図示した一例では、上記半導体素子２１はトランジスタで構成される。上記半導体素子２１の製造方法は、既存の製造方法を採用することができる。次に、上記半導体素子２１を絶縁膜４１により被覆する。
次に、前記図２に示すように、上記絶縁膜４１上にマイクロ電気機械装置３１を形成する。このマイクロ電気機械装置３１は、既存の製造方法を採用することができる。その際、少なくともマイクロ電気機械装置３１の空間を形成する部分には犠牲膜（図示せず）を形成しておく。また、マイクロ電気機械装置３１上に犠牲膜（図示せず）を介して保護膜３３を形成する。その後、保護膜３３の一部を開口して、上記各犠牲膜を除去して、マイクロ電気機械装置３１に必要な空間３４を形成するとともに、マイクロ電気機械装置３１と保護膜３３との間に空間３２を形成する。上記犠牲膜が酸化シリコン系の膜で形成されている場合には、例えば、フッ酸系のウエットエッチングにより行うことができる。
本実施の形態例では、上記マイクロ電気機械装置３１および半導体素子２１の信号線路をリン（Ｐ）を不純物として添加した多結晶シリコンで構成することができる。この場合、多結晶シリコンの活性化するために高温の熱処理が必要であるが、次に説明する配線層を形成前であるため製造上の問題はない。
次に、上記半導体素子２１と上記マイクロ電気機械装置３１とに接続する配線層５０を形成する。配線層５０は、通常の多層配線技術により形成することができる。ここでは、上記配線層５０を、例えば３層配線構造で形成する。
まず、上記絶縁膜４１に上記半導体素子２１、基板１１等に接続する第１プラグ５１を形成する。次いで、上記第１プラグ５１に接続する第１配線５２を上記絶縁膜４１上に形成する。次いで上記第１配線５２、保護膜３３等を被覆する第１層間絶縁膜５３を形成する。
次に、上記第１層間絶縁膜５３に上記第１配線５２および上記マイクロ電気機械装置３１等に接続する第２プラグ５４を形成する。次いで上記第１層間絶縁膜５３上に上記第２プラグ５４に接続する第２配線５５を形成する。さらに、上記第２配線５５の一部を利用して、ＭＩＭキャパシタ７１を形成する。次いで、この第２配線５５、ＭＩＭキャパシタ７１等を被覆する第２層間絶縁膜５６を形成する。
次に、上記第２層間絶縁膜５６に上記第２配線５５に接続する第３プラグ５７を形成する。次いで、第２層間絶縁膜５６上に上記第３プラグ５７に接続する第３配線５８を形成する。
上記第１、第２、第３プラグ５１、５４、５７は、既存のプラグ形成技術を用いることができる。例えば、タングステンプラグやポリシリコンプラグ等で形成することができる。上記第１、第２、第３配線５２、５５、５８は、既存の配線形成技術を用いることができる。例えば、アルミニウム、アルミニウム合金等の金属配線、ポリシリコン配線等を用いることができる。上記第１、第２層間絶縁膜５３、５６は、既存の層間絶縁膜の成膜技術を用いることができる。例えば、化学的気相成長法による酸化シリコン膜で形成することができる。また、配線間容量を低減するために、酸化シリコンよりも誘電率が低い材料からなる、いわゆる低誘電率膜を採用することもできる。また、低誘電率膜と酸化シリコン等の無機膜の積層膜とすることもできる。なお、上記半導体素子２１と上記マイクロ電気機械装置３１とを直接に接続する配線の図示はしていないが、図面上現れない部分で配線、プラグ等により接続されている。
この半導体複合装置２の製造方法では、同一の基板１１に半導体素子２１とマイクロ電気機械装置３１とを形成しているため、これまで単一の機能素子であったマイクロ電気機械装置３１に複合化した機能が付与できるという利点がある。例えば、従来はディスクリート部品を組み合わせて作られていたＲＦ（高周波）フロントエンドモジュールなどは、フィルタやスイッチ、ミキサ、オシレータなどの高周波部品を、マイクロ電気機械装置３１としてオンチップで作製することで、モジュールと同等の機能を１チップで実現できる。これにより、モジュール寸法の大幅な縮小や消費電力の抑制、製造コストの低減、商品設計の自由度拡大など、様々な恩恵を得ることができる。
さらに、マイクロ電気機械装置３１は空間層３２を介して保護膜３３に包含されているので、マイクロ電気機械装置３１が露出されないため、信頼性が向上され、また気密性パッケージが不要となる。
次に、本発明の半導体複合装置の製造方法に係る一実施の形態の第３例を、前記図４（１）、前記図３によって説明する。ここでは、一例として、前記図３に示した半導体複合装置３の製造工程を説明する。
前記図４（１）に示すように、基板１１上に素子分離領域１２を形成して、素子形成領域１３を区画する。次に上記素子形成領域１３に半導体素子２１を形成する。この半導体素子２１は、例えばトランジスタ、キャパシタ、抵抗、サイリスタ等で形成される。図示した一例では、上記半導体素子２１はトランジスタで構成される。上記半導体素子２１の製造方法は、既存の製造方法を採用することができる。
次に、前記図３に示すように、上記基板１１上にマイクロ電気機械装置３１を形成する。このマイクロ電気機械装置３１は、既存の製造方法を採用することができる。その際、少なくともマイクロ電気機械装置３１の空間を形成する部分には犠牲膜（図示せず）を形成しておく。また、マイクロ電気機械装置３１上に犠牲膜（図示せず）を介して保護膜３３を形成する。その後、保護膜３３の一部を開口して、上記各犠牲膜を除去して、マイクロ電気機械装置３１に必要な空間３４を形成するとともに、マイクロ電気機械装置３１と保護膜３３との間に空間３２を形成する。上記犠牲膜が酸化シリコン系の膜で形成されている場合には、例えば、フッ酸系のウエットエッチングにより行うことができる。
本実施の形態例では、上記マイクロ電気機械装置３１および半導体素子２１の信号線路をリン（Ｐ）を不純物として添加した多結晶シリコンで構成することができる。この場合、多結晶シリコンの活性化するために高温の熱処理が必要であるが、次に説明する配線層を形成前であるため製造上の問題はない。
次に、上記半導体素子２１および保護膜３３を被覆する絶縁膜４１を形成する。
次に、上記半導体素子２１と上記マイクロ電気機械装置３１とに接続する配線層５０を形成する。配線層５０は、通常の多層配線技術により形成することができる。ここでは、上記配線層５０を、例えば３層配線構造で形成する。
まず、上記絶縁膜４１に上記半導体素子２１、基板１１、マイクロ電気機械装置３１等に接続する第１プラグ５１を形成する。次いで、上記第１プラグ５１に接続する第１配線５２を上記絶縁膜４１上に形成する。次いで上記第１配線５２を被覆する第１層間絶縁膜５３を形成する。
次に、上記第１層間絶縁膜５３に上記第１配線５２に接続する第２プラグ５４を形成する。次いで上記第１層間絶縁膜５３上に上記第２プラグ５４に接続する第２配線５５を形成する。さらに、上記第２配線５５の一部を利用して、ＭＩＭキャパシタ７１を形成する。次いで、この第２配線５５、ＭＩＭキャパシタ７１等を被覆する第２層間絶縁膜５６を形成する。
次に、上記第２層間絶縁膜５６に上記第２配線５５、ＭＩＭキャパシタ７１に接続する第３プラグ５７を形成する。次いで、第２層間絶縁膜５６上に上記第３プラグ５７に接続する第３配線５８を形成する。
上記第１、第２、第３プラグ５１、５４、５７は、既存のプラグ形成技術を用いることができる。例えば、タングステンプラグやポリシリコンプラグ等で形成することができる。上記第１、第２、第３配線５２、５５、５８は、既存の配線形成技術を用いることができる。例えば、アルミニウム、アルミニウム合金等の金属配線、ポリシリコン配線等を用いることができる。上記第１、第２層間絶縁膜５３、５６は、既存の層間絶縁膜の成膜技術を用いることができる。例えば、化学的気相成長法による酸化シリコン膜で形成することができる。また、配線間容量を低減するために、酸化シリコンよりも誘電率が低い材料からなる、いわゆる低誘電率膜を採用することもできる。また、低誘電率膜と酸化シリコン等の無機膜の積層膜とすることもできる。なお、上記半導体素子２１と上記マイクロ電気機械装置３１とを直接に接続する配線の図示はしていないが、図面上現れない部分で配線、プラグ等により接続されている。
この半導体複合装置２の製造方法では、同一の基板１１に半導体素子２１とマイクロ電気機械装置３１とを形成しているため、これまで単一の機能素子であったマイクロ電気機械装置３１に複合化した機能が付与できるという利点がある。例えば、従来はディスクリート部品を組み合わせて作られていたＲＦ（高周波）フロントエンドモジュールなどは、フィルタやスイッチ、ミキサ、オシレータなどの高周波部品を、マイクロ電気機械装置３１としてオンチップで作製することで、モジュールと同等の機能を１チップで実現できる。これにより、モジュール寸法の大幅な縮小や消費電力の抑制、製造コストの低減、商品設計の自由度拡大など、様々な恩恵を得ることができる。
また、マイクロ電気機械装置３１は空間層３２を介して保護膜３３に包含されているので、マイクロ電気機械装置３１が露出されないため、信頼性が向上され、また気密性パッケージが不要となる。さらに、半導体素子２１とほぼ同じ層にマイクロ電気機械装置３１を形成したことから、マイクロ電気機械装置３１の段差が大きい場合などに有効である。
次に、上記各実施の形態で説明した構成に基づいた適用例の一つとして、ビーム型ＭＥＭＳ共振器を用いた高周波バンドパスフィルタを、図７のビーム型ＭＥＭＳ共振器の概略構成斜視図および（２）のビーム型ＭＥＭＳ共振器を用いた高周波バンドパスフィルタの平面レイアウト図によって説明する。
図７（１）に示すビーム型のＭＥＭＳ共振器１３１は、入力線１３２と、この入力線１３２と平行に配設された出力線１３３と、上記入力線１３２および上記出力線１３３と所定の空間１３４を設けて両端支持された振動子電極１３５とからなり、上記入力線１３２に高周波の入力信号が印加された場合、上記出力線１３３上に空間１３４を介して設けられた振動子電極１３５のビーム（振動部）１３５ａが固有振動周波数に一致する高周波信号によって機械的な共振が励起され、出力線１３３とビーム（振動部）１３５ａとの間の空間１３４で構成されるキャパシタの容量が変化し、これが出力線１３３からフィルタリングされた信号として出力される。
図７（２）に示すビーム型ＭＥＭＳ共振器を用いた高周波バンドパスフィルタは、図面左側パッド１１１から入力された信号は、ラティス型に接続されたＭＥＭＳ共振器１３１で構成されるマイクロ電気機械装置（高周波バンドパスフィルタ１４１）を通過する際にフィルタリングされ、後段の半導体電子回路（増幅器１５１）で増幅されて図面右側のパッド１７１へ出力される。従来は、この増幅器１５１とＭＥＭＳ共振器１３１で構成される高周波バンドパスフィルタ１４１を別々に製造し、実装時にワイヤボンド等で接続していたが、本発明によりこれらを１チップに混載したデバイスとして作製することが可能となった。
前記図４〜図６によって説明した製造工程を経て他のデバイスと混載したビーム型共振器の共振特性を図８に示す。また、単独のデバイスとして作製された共振器の共振特性を図９に示す。図８および図９に示された共振特性を比較すると、共振周波数、透過特性など、同等の特性が得られていることが分かる。なお、図８、図９の縦軸のＳ２１は信号の電力透過レベルを示し、横軸は周波数を示す。
また、マイクロ電気機械装置（ＭＥＭＳ）３１と混載したエミッタフォロワ（Ｅ／Ｆ：Emitter Follower）回路の出力特性を、図１０に示す。設計値通りのゲインが得られており、高温のマイクロ電気機械装置３１の形成工程を経ても混載した半導体電子回路２０への影響がほとんどないことが示された。なお、図１０の縦軸のＳ２１は信号の電力透過レベルを示し、横軸は周波数を示す。
以上、説明したように、本発明の半導体複合装置１〜３は、半導体電子回路２０とマイクロ電気機械装置（ＭＥＭＳ）３１が同一の基板１１に混載されていることを特徴としており、混載する半導体電子回路２０や半導体素子２１、マイクロ電気機械装置３１の各特性や各寸法などに応じてレイアウトを適宜変更することができる。
また、上記説明したマイクロ電気機械装置３１は、上記説明した共振器として用いた高周波バンドパスフィルタの他に、高周波向けアナログ素子、具体的には、スイッチ、オシレータ、ミキサ、インダクタ、可変キャパシタ等を構成することができる。
本発明の半導体複合装置に係る一実施の形態の第１例を示した概略構成断面図である。 本発明の半導体複合装置に係る一実施の形態の第２例を示した概略構成断面図である。 本発明の半導体複合装置に係る一実施の形態の第３例を示した概略構成断面図である。 本発明の半導体複合装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。 本発明の半導体複合装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。 本発明の半導体複合装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。 ビーム型ＭＥＭＳ共振器の概略構成斜視図および（２）のビーム型ＭＥＭＳ共振器を用いた高周波バンドパスフィルタの平面レイアウト図である。 本発明の製造方法により形成されたビーム型共振器の共振特性を示す図面である。 単独のデバイスとして作製されたビーム型共振器の共振特性を示す図面である。 マイクロ電気機械装置（ＭＥＭＳ）と混載したエミッタフォロワ（Ｅ／Ｆ：Emitter Follower）回路の出力特性を示す図面である。
符号の説明
１…半導体複合装置、１１…基板、２１…半導体素子、３１…マイクロ電気機械装置、４１…絶縁膜、５０…配線層

Claims (9)

  1. 基板に形成された半導体素子と、
    前記半導体素子を被覆するもので前記基板上に形成された絶縁膜と、
    前記絶縁膜上に形成されたマイクロ電気機械装置と、
    前記半導体素子と前記マイクロ電気機械装置とに接続する配線層と
    を備えたことを特徴とする半導体複合装置。
  2. 前記マイクロ電気機械装置は露出されている
    ことを特徴とする請求項１記載の半導体複合装置。
  3. 前記配線層は配線層間の絶縁膜とこの絶縁膜に形成された配線とを備え、
    前記マイクロ電気機械装置上に形成された前記配線層間の絶縁膜が除去されている
    ことを特徴とする請求項１記載の半導体複合装置。
  4. 前記配線層は配線層間の絶縁膜とこの絶縁膜に形成された配線とを備え、
    前記マイクロ電気機械装置上に前記配線層間の絶縁膜が形成されている
    ことを特徴とする請求項１記載の半導体複合装置。
  5. 基板に形成された半導体素子と、
    前記基板上に形成されたマイクロ電気機械装置と、
    前記半導体素子と前記マイクロ電気機械装置とに接続する配線層と
    を備え、
    前記マイクロ電気機械装置は空間層を介して保護膜に包含され、
    前記半導体電子回路と前記マイクロ電気機械装置とは絶縁膜に被覆されている
    ことを特徴とする半導体複合装置。
  6. 基板に半導体素子を形成する工程と、
    前記基板上に前記半導体素子を被覆する絶縁膜を形成する工程と、
    前記絶縁膜上にマイクロ電気機械装置を形成する工程と、
    前記半導体素子と前記マイクロ電気機械装置とに接続する配線層を形成する工程と
    を備えたことを特徴とする半導体複合装置の製造方法。
  7. 前記配線層を形成する工程は、
    配線層間の絶縁膜を形成する工程と、
    前記配線層間の絶縁膜に配線を形成する工程とを備え、
    前記マイクロ電気機械装置上に形成された前記配線層間の絶縁膜を除去する工程
    を有することを特徴とする請求項６記載の半導体複合装置の製造方法。
  8. 前記マイクロ電気機械装置を形成する工程は、
    前記マイクロ電気機械装置の空間となる領域に犠牲膜を形成して前記マイクロ電気機械装置の構成部品を形成する工程と、
    犠牲膜を介して保護膜を形成する工程と、
    前記各犠牲膜を除去する工程とからなり、
    前記保護膜上に前記配線層を形成する絶縁膜を形成する
    ことを特徴とする請求項６記載の半導体複合装置の製造方法。
  9. 基板に半導体素子を形成する工程と、
    前記基板にマイクロ電気機械装置を形成する工程と、
    前記半導体素子を被覆するもので前記基板上に絶縁膜を形成する工程と、
    前記絶縁膜上に前記半導体素子と前記マイクロ電気機械装置とに接続する配線層を形成する工程と
    を備えたことを特徴とする半導体複合装置の製造方法。
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