JP2006514782A - プログラマブル半導体デバイス - Google Patents

Abstract

【課題】 プログラミングの間に隣接するデバイスまたは他の要素に対して巻き添え被害を引き起こさないプログラマブル半導体デバイスを提供すること。
【解決手段】 プログラマブル・デバイスは、基板（１０）と、基板上の絶縁体（１３）と、絶縁体上の細長い半導体材料であって、第１および第２の端部、ならびに上面Ｓを有し、第１の端部（１２ａ）が第２の端部（１２ｂ）よりも実質的に広い、半導体材料と、上面上に配置された金属材料であって、半導体材料を介しておよび金属材料を介して流れることができる電流Ｉに応答して、上面に沿って物理的に移動可能な金属材料と、
を含む。

Description

本発明は、プログラマブル半導体デバイスに関し、更に具体的には、半導体電子（Ｅ）ヒューズとして使用可能な、かかるデバイスに関する。

半導体Ｅヒューズは、一般に知られている。例えば、Abadeer等によって１９９４年８月２日に出願された米国特許第５，３３４，８８０号の「Low Voltage Programmable Storage Element」を参照のこと。

しかしながら、既知の半導体Ｅヒューズは、完全に満足のいくものとは証明されていない。シリコン系半導体デバイス（例えばヒューズ）におけるプログラミングは、隣接する構造の後の巻き添え被害（collateral damage）を引き起こす恐れがある。この結果として、通常、ヒューズ・ピッチすなわちヒューズ・キャビティの１組のルールが強制されるが、これは、各世代の技術的構造体ルールとうまく対応しない。このため、ヒューズ密度、および、ヒューズ修理、置換、またはカスタマイゼーションの有効性が限られる。一般的に、かかる被害は、ヒューズが飛ぶ際の粒子によって生じる。更に、導電性ヒューズの標準的な電気的プログラミングは、低い抵抗を有するプログラムしていない状態から高い抵抗を有するプログラムした状態へ、または、高い抵抗を有するプログラムしていない状態から低い抵抗を有するプログラムした状態へと、その抵抗を変化させる。例えば、米国特許第５，３３４，８８０号を参照のこと。かかるヒューズは、初期抵抗値Ｒ０±ΔＲ０、およびプログラムした抵抗値Ｒｐ±ΔＲｐを含む。ヒューズ読み取りの不安定さを引き起こすのは、±ΔＲｐである。なぜなら、このパラメータは性質上、統計に基づくからである。ばらつきによってＲ０およびＲｐの分布が互いに近付くと、標準的なＣＭＯＳラッチ回路によってプログラムしたヒューズに問い合わせを行う際に、実際的な限界が生じる。これらの制限を克服するため、従来技術は、プログラムしたヒューズとプログラムしていないヒューズとを区別するために、基準要素として追加のヒューズを含んでいた。かかる実施の結果、ヒューズ・バンク領域において望ましくない成長が生じる。

本発明は、プログラミング・イベントの間に移動する複合材料のデバイスまたはヒューズ構造を採用することによって、この欠点および他の欠点を克服する。移動する材料（例えばＷＳｉ₂）は、状態を変化させ、その移動または材料の変形（reformation）の間に巻き添え被害を引き起こさず、プログラムされた状態では±ΔＲｐがゼロに等しいことが好ましい。これによって、個々のヒューズを区別することができ、望ましくない基準ヒューズ要素、および、基準ヒューズ要素に対してバイアスをかけ比較するために用いる回路を排除することができる。

本発明の主な目的は、プログラミングの間に隣接するデバイスまたは他の要素に対して巻き添え被害を引き起こさないプログラマブル半導体デバイスを提供することである。

本発明の別の目的は、プログラマブル半導体デバイスを製造する方法を提供することであり、この方法は、様々な標準的なMOS製造プロセスと容易に適合する。

本発明の更に別の目的は、隣接する構造に対する巻き添え被害が軽減されたプログラマブル半導体デバイスをプログラミングする方法を提供することである。

本発明によれば、プログラマブル・デバイスは、基板（１０）と、基板上の絶縁体（１３）と、絶縁体上の細長い半導体材料（１２）であって、第１および第２の端部、ならびに上面Ｓを有し、第１の端部（１２ａ）が第２の端部（１２ｂ）よりも実質的に広い、半導体材料と、上面上の金属材料（４０）であって、半導体材料を介しておよび金属材料を介して流れることができる電流Ｉに応答して、上面に沿って物理的に移動可能な金属材料と、を含む。

デバイスをプログラミングする方法は、ドーピングした半導体ライン（１２）上に配置した半導体合金（４０）を有するデバイスを通して、半導体合金の一部がデバイスの第１の端部（１２ａ）からデバイスの第２の端部（１２ｂ）に近い位置Ｌまで移動するような時間期間、電流を流すステップを含む。

プログラミングした半導体デバイスを製造する方法は、熱絶縁体（１３）を有する半導体基板（１０）を設けるステップと、絶縁体上に、上面Ｓと、第１の抵抗と、２つの端部とを有する細長い半導体材料（１２）を配置するステップと、上面上に、半導体材料の第１の抵抗よりも大幅に小さい第２の抵抗を有する金属材料（４０）を配置するステップと、半導体材料（１２）および金属材料（４０）を通して、金属材料の一部が半導体材料の一端（１２ａ）から他端（１２ｂ）まで移動し、半導体材料を溶解して開回路（９０）を形成するような時間期間、電流（Ｉ）を流すステップと、を含む。

本発明の更に別の目的は、以下の詳細な説明を添付図面と関連付けて読む場合に、いっそう容易に明らかとなろう。

図１は、好適なプログラマブル（プログラムされていない）半導体デバイス（１）（例えばヒューズ）の断面を示す。ヒューズ（１）は、上面Ｓ上に配置された金属材料（４０）を有する細長い半導体材料（１２）を含む。材料（１２）は、シリコン基板（１０）における分離領域（１３）の上または覆うように配置されている。好ましくは、プログラムされていないヒューズは、Ｎ＋ポリシリコン（９０ｎｍ高さ／厚さＴ１）（１２）およびＷＳｉ₂（５５ｎｍ高さ／厚さＴ２）（４０）を含む。領域（１３）には、例えば酸化物等の絶縁体が充填されている。領域（１３）は、例えば、既知の浅いトレンチ分離（ＳＴＩ：Shallow Trench Isolation）領域である。デバイス（１）は、第１の端部（１２ａ）、第２の端部（１２ｂ）、および、第１の端部（１２ａ）を第２の端部（１２ｂ）に接続する中央部分またはリンク（１２ｃ）を含む。好ましくは、リンク（１２ｃ）および第２の端部（１２ｂ）は、共に「Ｔ」字型の部材を形成する（図２、および図１４、１５）。

本発明の重要な特徴によれば、金属材料（４０）の抵抗は、半導体ライン（１２）の抵抗よりも大幅に小さい。好ましくは、材料（４０）の抵抗は、約（±１０％）１５オーム／スクエアから約３０オーム／スクエアの範囲であり、ライン（１２）の抵抗は、約１００オーム／スクエアから約２００オーム／スクエアの範囲である。

好ましくは、材料（４０）およびライン（１２）の組み合わせた抵抗は、約１７オーム／スクエアから約２５オーム／スクエアである。

プログラミングの間、すなわち適切な電流、電圧、および時間の条件のもとで、材料（４０）は、第１の端部（１２ａ）およびリンク（１２ｃ）から、第２の端部（１２ｂ）に近い位置「Ｌ」まで移動して、位置「Ｌ」で蓄積し、最終的に半導体材料（２１）を加熱し溶解して、位置「Ｌ」内でまたはそこで、開回路（９０）（図１９を参照のこと）を形成する。

図２から図６は、初期プログラミング条件を確立する場合に、ウエハ・レベルのプロセス変動を除外するために必要なプログラミング電流および時間を決定する際に用いる初期較正を示す。図２は、２５μＳの間、４．５Ｖ、５ｍＡを用いて行った不完全なプログラミングを示す。図３は、２５０μＳの間、４．５Ｖ、５ｍＡで行った典型的な好ましい完全なプログラミング・イベントを示す。第２の端部（１２ｂ）の近くの位置Ｌに、開回路（９０）が形成された。プログラミングの時間は、この所与の技術について、１５０μＳおよび３５０μＳの間で適合することがわかった。更に、ヒューズ電力および時間は、技術的構造（technology feature）にスケーリングすると判断され、ナノ・スケール技術ノードにおいて再利用可能な電気的ヒューズが提供された。図４、５、および６は、オーバープログラミング（overprogramming）の様々な結果、および、タングステン利用可能な量の効果を示す。

これらの図４、５、６は、１ｍＳ、２Ｓ、４Ｓで、４．７Ｖ、５ｍＡでのオーバープログラミングを示す。タングステン・シリサイド（４０）は、使い果たされるまで移動し続ける。ポリシリコン・ライン（１２）は、図３と同様に、最も熱い箇所（スポット）において溶解するが、オーバープログラミングの場合、タングステン・シリサイド（４０）が、プログラム位置の上にブリッジを形成し、更に、近くの分離トレンチにおいて応力および損傷を引き起こす。タングステン・シリサイドの移動のために、ライン（配線）の抵抗は大きく変わり、本発明者等はドーパントを信用するが、これは実現可能なヒューズとは考えられない。しかしながら、これによって、プログラミング位置におけるヒューズ・ネックのボリュームに比較したヒューズ金属シリサイドのボリュームについて、このオーバープログラミング状況を回避するための設計の指針が位置付けられる。この指針を用いて、移動する端子パッドの領域を所定の大きさに形成して、過剰な金属シリサイドの条件をなくすことができる。この条件は、技術に依存し、技術製造の初期に確立することができる。これは、ヒューズの試験および評価プロセス・フローが、本発明の追加の特徴であることを意味する。このプロセス・フローは自明のものであり、図９に示す。

図７および８は、本発明のランダムなＥヒューズに対するプログラム較正の結果を示す。プログラミングは、３段階のイベントとして行われる。最初に、電流Ｉを、カソードからアノード端子に印加し、ＷＳｉ₂（４０）がこの２つの端子間を移動して、約（±１０％）２１６０℃に加熱される。ＷＳｉ₂（４０）およびそれに続いて生じるＷＳｉ₂分流経路の開口（９０）からＮ＋ポリシリコンのみの経路へと、下にあるポリシリコン・ライン（１２または２１）が局所的に加熱された結果、図８および図１９に示すように、Ｎ＋ポリシリコン・ラインの開口（９０）が生じる。続いて、Ｅヒューズ構造を分析したところ、ＷＳｉ₂は設計どおり純粋なＷに変換されたことが示され、全ての材料は保存された。また、巻き添え被害はなくなる。図７および８に示すような開回路は、先に説明した較正プログラミングに必要な相関フィードバックを提供する。分流したＮ＋ポリシリコン移動可能ヒューズを有することは、２つの理由で重要である。すなわち、これは、大きなプログラミング・デバイスを必要とすることなく、ポリシリコン・ライン全体を低電流で均一に加熱することができ、更に、後に信頼性の問題を生じる恐れのあるヒューズ周囲の破片（debris）を生じることなく、熱い耐熱金属の移動が最終的なリンク開口およびプログラミングに役立つ。

図１４に示す好適なヒューズ寸法では、最適なヒューズ・プログラミング・サイクルは、電圧源＝４．５Ｖ、Ｉ＝５ｍＡ、時間＝２５０μＳ±１００μＳである。金属シリサイド（４０）の加熱は、約（±１０％）２１６０℃である。電子ウインド（wind）のもとで、金属シリサイド（４０）は、以下の図（１６〜１９）に示すように移動し、その結果、最終的なヒューズ・プログラミング、すなわち図１９に物理的に示すようなポリシリコン・ライン（２１）の開口が生じる。周囲の分離酸化物（１３）には何も起こらない。位置７０、７１は、金属シリサイド（４０）が電圧源（図１４および１５）および電流Ｉによって加熱され移動される間の再分布の物理的モデルの提案を表す。

ＧＣ＝ポリシリコン、
ＣＧ＝ポリシリコンに対する電気的コンタクト、
Ｍ０＝金属ゼロ（第１の金属からパッドの接続）、
ノッチ（任意）＝ポリシリコン・パッドのノッチ。

図１０〜１３は、図１に示したヒューズの好適な実施形態を製造するための好適なプロセス・ステップを示す。

図１のヒューズを製造するプロセスは、本開示を考慮して、当業者によって理解されよう。

図１０に示すように、バルク・シリコン、シリコン・オン・インシュレータ、または他のいずれかの適切な基板である基板（１０）を設ける。浅いトレンチ分離領域（ＳＴＩ）（１１）をマスキングおよびエッチングし、トレンチ（１１）に酸化物（１３）を充填し、上部シリコン表面（１４）を平坦化（例えばＣＭＰ）し、ゲート酸化物（１２）を成長させ、提案するアクティブ・デバイスＤを得る。これは、典型的にヒューズ（１）と共に形成される。デバイスＤは、例えばＦＥＴ等のＭＯＳデバイスである。

図１１において、ポリシリコン（２２、２１）を配置（例えば堆積）する（ドーピングしたＮもしくはＰ、またはドーピングしていない）。フォトレジスト・マスク（２０）によってパターニングし、アクティブ領域（２２）およびヒューズ（２１）領域をエッチングし画定する。例えば、米国特許第４，２２９，５０２号および第４，３０９，２２４号を参照のこと。

図１２において、従来の誘電体材料によって、側壁スペーサ（３０）を形成する。

図１３において、そのままで（in-situ）ドーピングしたポリシリコンでない場合、提案するＦＥＴ Ｄ内およびポリシリコン（２１）内に、適切に注入（implant）を行う（４１）。堆積等の従来の技法によって（ＷＳｉ₂の熱蒸着、スパッタ堆積等）、金属シリサイド領域（４０）を形成する。金属シリサイド（４０）は、好ましくはＷＳｉ₂であるが、ＣｏＳｉ₂、ＴｉＳｉ₂、ＮｉＳｉ₂、ならびに同様の電気的および熱的特性を有する他のものとすることも可能である。図１３の縦の点線間に、ヒューズ領域を示す。また、適切なアニーリング・ステップを実行することができ、スペーサを除去することができる。様々なプロセス・ステップの考察については、例えば、Sze等による書籍VLSITechnology（１９８８年、第２版、McGraw Hill）を参照のこと。

図１４は、ヒューズの上面を示し、０．１９６μｍに等しいヒューズ・リンク幅および１．８６２μｍのヒューズ・リンク（中央部）長を示す。むろん、ヒューズ・リンク幅は、０．２μｍより非常に小さく、すなわち１μｍ以下とすることができる。ポリシリコン（１２、２１）の全体が分離領域（１３）上にあって、プログラミング・イベントの間に熱経路が金属シリサイド（４０）の加熱に向けられるようにすることが重要である。金属シリサイドは、大きい負の端子ソースから移動して電子ウインドを介して正のソースに流れる。正のソース領域は、負のソース領域より非常に小さくして、シリサイドが下にあるポリシリコン内で再結晶し、再結晶点Ｌにおいて均一にポリシリコンを加熱し、加熱によってライン（１２、２１）を壊すようにしなければならない（９０）。

図１６〜１９は、本発明のプログラミング・プロセスを理解するために有用な、上部の概略的な概念図を示す。シリサイド（４０）は、負の端子から駆動され、正の端子において集積し、ここでポリシリコンが加熱され、続いて開回路を形成する。ここで、ΔＲｐ＝０である。断面は、プログラミング点の近くの（隣接した）シリサイドの再結晶、対、負の端子上の元来の「スキン」シリサイド層（４０）を示す。周囲の酸化物には損傷が見られない。金属シリサイド（４０）の抵抗が、下にあるポリシリコン（１２、２１）より非常に小さいことは重要な基準（クライテリア）である。例として記載した材料は、この基準を満たす。

いかなる金属シリサイド（例としてＮｉＳｉ₂、ＣｏＳｉ₂）も、我々が記載するタングステン・シリサイド・クラッド層と同じように反応する。すなわち、我々はライン（配線）に沿ってあるいは伝って（along/down）シリサイドを駆動することができ、「積み重なった」金属層（７１）の温度上昇のため、その下のポリシリコン層（１２、２１）を溶解させる／破壊させる。

図１６は、プログラミング前のヒューズの断面図を示し、形成された分離酸化物（１３）、ドーピングされたポリシリコン（２１）、および均質なシリサイド層（４０）を示す。

図１７に示すように、プログラミングの間、所与の電圧Ｖで、ヒューズを通して電流Ｉを駆動する。電流は、主に低抵抗シリサイド層を流れ、電流によって生成された電子ウインドは、シリサイド（４０）をリンクの端部へと移動させる。これは、ラインの一端（７０）にシリサイドがないこと、および、ラインの遠端（７１）にシリサイドが生成していることによって示される。シリサイドの全ボリュームは、ライン内で保存される。シリサイドは、ラインの端部においてポリシリコンと反応し続ける。

図１８は、最終プログラミングの直前の、移動したシリサイド（７１）を示し、これはポリシリコン・ラインの全端部を消滅させ、その周囲のポリシリコンはその各融点を超えて加熱される。電流は流れ続け、シリサイドは移動し続ける。

図１９において、印加電圧および電流を除去することによってプログラミングを達成し、ヒューズ・リンク・ポリシリコン（１２、１２ｃ）は移動したシリサイド（７１）内に引き戻され、実質的に、電気的な開回路（９０）を形成する。

要約すると、ポリシリコン層（２１）と直接接し、またはこれと化学的に反応する低抵抗層（４０）に対して、カソードからアノードに電流Ｉを駆動し、続いてこれを用いて、位置（９０）においてポリシリコン・ライン（２１）を溶解させ、これによって、永続的なアンチヒューズを形成／プログラミングする。

現時点で本発明の好適な実施形態と思われるものについて図示し記載したが、特許請求の範囲によってのみ限定される本発明の精神および範囲から逸脱することなく、様々な変更および変形を実施可能であることは、当業者によって容易に理解されよう。

本発明は、チップ製造中、または、展開したシステム内で、故障した回路を修理し、または、ハードウエアもしくはソフトウエア・アプリケーションをカスタマイズするために使用可能なＥヒューズとして適用性を有する。

本発明の一実施形態によるプログラマブル半導体デバイスの概略側面図である。 不完全にプログラミングされた場合の、本発明によるデバイスの平面図を示す。 完全にプログラミングされた場合の、本発明によるデバイスの平面図を示す。 オーバープログラミングされた場合の、本発明によるデバイスの平面図を示す。 オーバープログラミングされた場合の、本発明によるデバイスの平面図を示す。 オーバープログラミングされた場合の、本発明によるデバイスの平面図を示す。 本発明による完全にプログラミングされたデバイスの平面図を示す。 本発明による完全にプログラミングされたデバイスの側断面を示す。 本発明のデバイス（１）をプログラミングするためのパラメータを較正する主なステップのフロー図である。 本発明に従ってプログラミングされていないデバイスを製造するための好適な主要プロセス・ステップを示す。 本発明に従ってプログラミングされていないデバイスを製造するための好適な主要プロセス・ステップを示す。 本発明に従ってプログラミングされていないデバイスを製造するための好適な主要プロセス・ステップを示す。 本発明に従ってプログラミングされていないデバイスを製造するための好適な主要プロセス・ステップを示す。 本発明によるデバイス（１）の好適な実施形態の概略平面図を示す。 プログラミングのためエネルギ源に接続したデバイス（１）を示す。 線ＡＡの方向での概略的な断面概念図であるが、説明を容易にするため、約９０度回転して示す。 線ＡＡの方向での概略的な断面概念図であるが、説明を容易にするため、約９０度回転して示す。 線ＡＡの方向での概略的な断面概念図であるが、説明を容易にするため、約９０度回転して示す。 線ＡＡの方向での概略的な断面概念図であるが、説明を容易にするため、約９０度回転して示す。

Claims (24)

1. プログラマブル・デバイスであって、
   基板（１０）と、
   前記基板上の絶縁体（１３）と、
   前記絶縁体上の細長い半導体材料（１２）であって、第１および第２の端部、ならびに上面Ｓを有し、前記第１の端部（１２ａ）が前記第２の端部（１２ｂ）よりも実質的に広い、半導体材料と、
   前記上面上の金属材料であって、前記半導体材料を介しておよび前記金属材料を介して流れることができる電流Ｉに応答して、前記上面に沿って物理的に移動可能な金属材料と、
   を含む、プログラマブル・デバイス。
2. 前記細長い半導体材料に接続されたエネルギ源であって、前記細長い半導体材料を介しておよび前記金属材料を介して電流を流し、更に、前記上面に沿って前記金属材料を移動させるエネルギ源を更に含む、請求項１に記載のプログラマブル・デバイス。
3. 前記細長い半導体材料がドーピングされたポリシリコンを含む、請求項１に記載のプログラマブル・デバイス。
4. 前記金属材料が金属シリサイドを含む、請求項１に記載のプログラマブル・デバイス。
5. 前記金属材料が、ＷＳｉ₂、ＮｉＳｉ₂、およびＣｏＳｉ₂から成る群から選択された金属シリサイドである、請求項１に記載のプログラマブル・デバイス。
6. 前記第１の端部が複数の一体化している三角形の部分を含む、請求項１に記載のプログラマブル・デバイス。
7. 前記第２の端部が横長の部分を含む、請求項１に記載のプログラマブル・デバイス。
8. 前記金属材料が、前記細長い半導体材料の前記上面全体に配置されている、請求項１に記載のプログラマブル・デバイス。
9. 前記金属材料が半導体合金である、請求項１に記載のプログラマブル・デバイス。
10. 前記細長い半導体材料がＮ＋ポリシリコンであり、前記金属材料がＷＳｉ₂である、請求項１に記載のプログラマブル・デバイス。
11. 前記細長い半導体材料が、前記第１の端部を前記第２の端部に接続する中央部を含む、請求項１に記載のプログラマブル・デバイス。
12. 前記中央部が、約１ミクロン未満のほぼ均一な最大幅を有する、請求項１１に記載のプログラマブル・デバイス。
13. 前記中央部が約２ミクロン未満の長さを有する、請求項１１に記載のプログラマブル・デバイス。
14. 前記中央部および前記第２の端部がＴ字型の部材を形成する、請求項１１に記載のプログラマブル・デバイス。
15. デバイスをプログラミングする方法であって、
    ドーピングした半導体ライン上に配置した半導体合金を有するデバイスを通して、前記半導体合金の一部が前記デバイスの第１の端部から前記デバイスの第２の端部に近い位置まで移動するような時間期間、ある電圧で電流を流すステップを含む、方法。
16. 前記電流を流すステップが前記半導体合金を加熱する、請求項１５に記載の方法。
17. 前記電流を流すステップが、前記ドーピングした半導体ラインを溶解し開回路を生成するために充分な位置まで、前記半導体合金のある量を移動させることを更に含む、請求項１５に記載の方法。
18. 前記時間期間が約１５０μＳから約３５０μＳまでの範囲内の時間期間であり、前記電流が約５ｍＡである、請求項１５に記載の方法。
19. 前記電流を流すステップが、前記半導体合金を約２１６０℃の温度まで加熱する、請求項１６に記載の方法。
20. 前記電圧が４．７ボルトであり、前記電流が５ｍＡであり、前記時間期間が２５０μＳである、請求項１５に記載の方法。
21. プログラミングした半導体デバイスを製造する方法であって、
    熱絶縁体（１３）を有する半導体基板（１０）を設けるステップと、
    前記絶縁体上に、上面Ｓと、第１の抵抗と、２つの端部とを有する細長い半導体材料（１２）を配置するステップと、
    前記上面上に、前記半導体材料の前記第１の抵抗よりも大幅に小さい第２の抵抗を有する金属材料（４０）を配置するステップと、
    前記半導体材料（１２）および前記金属材料（４０）を通して、前記金属材料の一部が前記半導体材料の一端（１２ａ）から他端（１２ｂ）まで移動し、前記半導体材料を溶解して開回路（９０）を形成するような時間期間、電流を流すステップと、
    を含む、方法。
22. 前記第１の抵抗が前記第２の抵抗の約１０倍である、請求項２１に記載の方法。
23. 前記第１の抵抗が、約１００オーム／スクエアから約２００オーム／スクエアの範囲のほぼ均一な抵抗であり、前記第２の抵抗が、約１５オーム／スクエアあら約３０オーム／スクエアの範囲のほぼ均一な抵抗である、請求項２１に記載の方法。
24. 前記細長い半導体材料および前記金属材料の組み合わせた抵抗が、約１７オーム／スクエアから約２５オーム／スクエアの範囲のほぼ均一な抵抗である、請求項２１に記載の方法。

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