JP2006514424A - Schottky barrier CMOS device and method - Google Patents
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Abstract
ＣＭＯＳデバイスおよび作製方法が開示されている。本発明では、ＣＭＯＳデバイスおよびＣＭＯＳ集積回路の文脈の中でソースおよび／またはドレイン・コンタクト作製においてショットキ・バリア・コンタクトを用いて、ハロー／ポケット注入、浅いソース／ドレイン・エクステンションに対する必要性をなくし、短チャネル効果、ウェル注入ステップ、および複雑なデバイス・アイソレーション・ステップを制御する。加えて、本発明では、ＣＭＯＳデバイス動作に付随する寄生のバイポーラ・ゲインをなくし、製造コストを下げ、デバイス性能パラメータの制御を厳しくし、従来技術と比べて優れたデバイス特性を与える。CMOS devices and fabrication methods are disclosed. The present invention eliminates the need for halo / pocket implants, shallow source / drain extensions, using Schottky barrier contacts in source and / or drain contact fabrication in the context of CMOS devices and CMOS integrated circuits, Controls short channel effects, well implantation steps, and complex device isolation steps. In addition, the present invention eliminates parasitic bipolar gain associated with CMOS device operation, lowers manufacturing costs, tightly controls device performance parameters, and provides superior device characteristics compared to the prior art.
Description
（関連出願の相互参照）
本出願は、米国特許出願第１０／２３６，６８５号（２００２年９月６日出願）の一部継続出願である。なお米国特許出願第１０／２３６，６８５号は、出願第０９／７７７，５３６号（２００１年２月６日出願）（米国特許第６，４９５，８２号として付与済み）の継続出願である。また出願第０９／７７７，５３６号は、出願第０９／４６５，３５７号（１９９９年１２月１６日出願）（米国特許第６，３０３，４７９号として付与済み）の分割出願である。また本出願は、米国特許出願１０／３４２，５９０号（２００３年１月１５日出願）の一部継続出願である。なお米国特許出願１０／３４２，５９０号は、米国仮出願第６０／３５１，１１４号（２００２年１月２３日出願）および米国特許出願第６０／３１９，０９８号（２００２年１月２５日出願）に対する優先権を主張する。また本出願は、米国特許出願第１０／２１５，４４７号（２００２年８月９日出願）の一部継続出願である。なお米国特許出願第１０／２１５，４４７号は、米国特許出願第０９／９２８，１２４号および米国特許出願第０９／９２８，１６３号（両方とも２００１年８月１０日出願）の一部継続出願である。前述した出願はそれぞれ、本明細書において参照により全体として取り入れられている。
(Cross-reference of related applications)
This application is a continuation-in-part of US patent application Ser. No. 10 / 236,685 (filed Sep. 6, 2002). U.S. Patent Application No. 10 / 236,685 is a continuation application of application No. 09 / 777,536 (filed Feb. 6, 2001) (granted as U.S. Patent No. 6,495,82). Application 09 / 777,536 is a divisional application of application 09 / 465,357 (filed on Dec. 16, 1999) (assigned as US Pat. No. 6,303,479). This application is a continuation-in-part of U.S. Patent Application No. 10 / 342,590 (filed on January 15, 2003). US patent application 10 / 342,590 is filed with US provisional application 60 / 351,114 (filed January 23, 2002) and US patent application 60 / 319,098 (filed January 25, 2002). ). This application is a continuation-in-part of US patent application Ser. No. 10 / 215,447 (filed Aug. 9, 2002). In addition, US Patent Application No. 10 / 215,447 is a continuation-in-part of US Patent Application No. 09 / 928,124 and US Patent Application No. 09 / 928,163 (both filed on August 10, 2001). It is. Each of the aforementioned applications is incorporated herein by reference in its entirety.
本出願は、米国仮出願第６０／４４５，７１１号（２００３年２月７日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，１６２号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２３８号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，６５９号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２４０号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２３７号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，３２１号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２３９号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，２３６号（２００２年５月１６日出願）に対する優先権を主張する。本出願は、米国仮出願第６０／３８１，３２０号（２００２年５月１６日出願）に対する優先権を主張する。前述の仮出願はそれぞれ、本明細書において参照により全体として取り入れられている。 This application claims priority to US Provisional Application No. 60 / 445,711 (filed Feb. 7, 2003). This application claims priority to US Provisional Application No. 60 / 381,162 (filed May 16, 2002). This application claims priority to US Provisional Application No. 60 / 381,238 (filed May 16, 2002). This application claims priority to US Provisional Application No. 60 / 381,659 (filed May 16, 2002). This application claims priority to US Provisional Application No. 60 / 381,240 (filed May 16, 2002). This application claims priority to US Provisional Application No. 60 / 381,237 (filed May 16, 2002). This application claims priority to US Provisional Application No. 60 / 381,321 (filed May 16, 2002). This application claims priority to US Provisional Application No. 60 / 381,239 (filed May 16, 2002). This application claims priority to US Provisional Application No. 60 / 381,236 (filed May 16, 2002). This application claims priority to US Provisional Application No. 60 / 381,320 (filed May 16, 2002). Each of the aforementioned provisional applications is hereby incorporated by reference in its entirety.
（発明の分野）
本発明は一般的に、半導体システムおよび製造プロセスの分野に関する。より詳細には、本発明は、半導体集積回路（ＩＣ）として、ショットキ・バリアＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）、Ｎ型ＭＯＳＦＥＴ（ＮＭＯＳ）、および／またはショットキ・バリア相補形ＭＯＳＦＥＴ（ＣＭＯＳ）を含むショットキ・バリア金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体集積回路（ＩＣ）、およびその製造プロセスに関する。
(Field of Invention)
The present invention relates generally to the field of semiconductor systems and manufacturing processes. More particularly, the present invention relates to a semiconductor integrated circuit (IC) comprising a Schottky barrier P-type MOSFET (PMOS), an N-type MOSFET (NMOS), and / or a Schottky barrier complementary MOSFET (CMOS). The present invention relates to a semiconductor integrated circuit (IC) having a barrier metal oxide semiconductor field effect transistor (MOSFET) and a manufacturing process thereof.
（発明の背景）
１９４０年代後半にトランジスタが発明されて以来、半導体およびマイクロエレクトロニクスの分野において、優れた進歩がなされてきた。今日、主な半導体技術は、ＣＭＯＳ相補形金属酸化膜半導体である。現在のＣＭＯＳ技術では、１億超の構成要素を有する集積回路（すべて、１辺が約１０ｍｍの１片のシリコン上にある）の費用対効果の高い作製が可能である。１０億個のトランジスタＩＣが、数年のうちに市販されるであろう。ＩＣあたりの機能性および性能を高めながらコストを下げることが求められている結果、いくつかの傾向が進んでいる。
(Background of the Invention)
Since the invention of the transistor in the late 1940s, great progress has been made in the field of semiconductors and microelectronics. Today, the main semiconductor technology is CMOS complementary metal oxide semiconductor. Current CMOS technology allows cost-effective fabrication of integrated circuits with over 100 million components (all on a piece of silicon about 10 mm on a side). One billion transistor ICs will be commercially available in a few years. As a result of the need to reduce costs while increasing functionality and performance per IC, several trends are underway.
第１に、機能性のために、ＩＣトランジスタの総数が増加している。第２に、トランジスタそれ自体のサイズが小さくなっているために、実装密度が増大し、また非常に重要なことにその性能が向上している。性能を考慮する限り、ＭＯＳＦＥＴに対するキー・パラメータはチャネル長である。チャネル長（Ｌ）は、電荷担体が移動してデバイスを通過する距離であり、この長さが短くなるということは同時に、流れる電流が増加すること、寄生抵抗およびキャパシタンスが減ること、および高周波数性能が向上することを意味する。共通の良度指数は、パワーと遅延との積であり、トランジスタ性能のこの一般化された指標は、チャネル長の逆数の３乗（１／Ｌ３）とともに向上する。このことにより、製造能力が許す限りＩＣ製造業者がチャネル長を短くしなければならない極めて大きな動機づけが、説明される。 First, due to functionality, the total number of IC transistors is increasing. Second, because the size of the transistor itself is smaller, the packaging density is increased and, more importantly, its performance is improved. As far as performance is concerned, the key parameter for MOSFETs is channel length. The channel length (L) is the distance traveled by charge carriers to travel through the device, and this shortening means at the same time increased current flow, reduced parasitic resistance and capacitance, and high frequency. Improves performance. A common figure of merit is the product of power and delay, and this generalized measure of transistor performance improves with the third power of the reciprocal of the channel length (1 / L 3 ). This explains the tremendous motivation that IC manufacturers have to shorten the channel length as long as manufacturing capabilities allow.
デジタル応用においては、ＭＯＳトランジスタはスイッチのように振舞う。「ＯＮ」時には、それらは比較的大きな量の電流を流し、「ＯＦＦ」になったときには、それらはある特定の量の漏れ電流によって特徴づけられる。一般的なＣＭＯＳインバータ回路では、ＮＭＯＳおよびＰＭＯＳデバイスが直列に接続されており、認められるほどのパワーを損失するのはスイッチング過渡現象の間のみである。その他の場合、ゼロ入力電力損失、または無使用時のＣＭＯＳ回路による電力損失は、ＭＯＳＦＥＴの漏れ電流の強い関数であり、ほとんどの用途において全体的な回路電力損失に著しく影響する。 In digital applications, MOS transistors behave like switches. When “ON” they carry a relatively large amount of current, and when “OFF” they are characterized by a certain amount of leakage current. In a typical CMOS inverter circuit, NMOS and PMOS devices are connected in series and only noticeable power is lost during switching transients. In other cases, zero input power loss, or power loss due to the CMOS circuit when not in use, is a strong function of MOSFET leakage current and significantly affects the overall circuit power loss in most applications.
チャネル長が短くなると駆動電流が増加する。これは、前述したように回路性能にとっては有益である。しかし漏れ電流も増加する。漏れのあるトランジスタだと、ゼロ入力電力損失の一因となり、極端な場合には、アクティブな動作中の２値情報の転送に影響が出る可能性があるこのようにデバイス設計者には、ＭＯＳＦＥＴチャネル長が短くなったときに漏れ電流を低く保つそれ相応の理由がある。 When the channel length is shortened, the drive current increases. This is beneficial for circuit performance as described above. However, the leakage current also increases. Leaky transistors can contribute to zero input power loss and, in extreme cases, can affect the transfer of binary information during active operation. There is a reasonable reason to keep the leakage current low when the channel length is shortened.
従来、ＭＯＳトランジスタの漏れ電流の制御は、制御された量の不純物（ドーパント）を、デバイスのソースおよびドレイン電極間の領域（チャネル領域）に導入することによって、およびソース／ドレインの横方向および垂直方向のドーピング分配を調整することによって、行なわれている。これらのアプローチは、ＭＯＳトランジスタ内部のポテンシャル・バリアを強化するのに、したがって漏れ電流を減らすのに効果的であるが、同時に、駆動電流の低下および寄生キャパシタンスの増加の一因となる可能性がある。これはまさに、チャネル長を短くすることによって改善しようとしている事柄である。さらに、製造プロセスにおいて、チャネルおよび注文通りのソース／ドレイン・ドーパントが導入される正確さに応じて、製造コストが著しく影響を受ける可能性がある。 Conventionally, the control of leakage current in MOS transistors is achieved by introducing a controlled amount of impurities (dopant) into the region between the source and drain electrodes (channel region) of the device, and in the lateral and vertical directions of the source / drain. This is done by adjusting the directional doping distribution. These approaches are effective in enhancing the potential barrier inside the MOS transistor and thus reducing leakage current, but at the same time may contribute to lower drive current and increased parasitic capacitance. is there. This is exactly what we are trying to improve by shortening the channel length. Furthermore, manufacturing costs can be significantly affected in the manufacturing process, depending on the accuracy with which the channel and custom source / drain dopants are introduced.
製造コストに影響する他の要因は、プロセス歩留まりである。歩留まりは、機能するデバイスと、作製された基板上のデバイス総数との比である。プロセス歩留まりは、処理ステップ総数の強い関数である。たとえば、プロセス・ステップ当たりの平均の歩留まりが９９．５％で、全体のＣＭＯＳプロセスに５０処理ステップがある場合、プロセス歩留まりはほぼ９０％となる。ＣＭＯＳプロセスの製造コストは、プロセス歩留まりの強い関数であり、プロセス歩留まりの減少とともに増加する。製造の複雑さ、したがってＣＭＯＳ技術のコストを特徴づける簡単な計量は、マスク・ステップの総数であり、それぞれのマスク・ステップには一連のフォトレジスト手順、マスク・アラインメント、リソグラフィ露光、エッチング・ステップ、洗浄、および計測学が含まれる。ＣＭＯＳプロセスにおけるマスク・ステップの数を減らすと、プロセス・ステップの総数が減ることによって、また歩留まりが増加することによって、製造コストがそのまま減る。従来のＭＯＳトランジスタ・デザインおよびアーキテクチャ、ならびにＣＭＯＳ製造プロセスを仮定すると、駆動電流、漏れ電流、寄生キャパシタンスおよび抵抗、ならびに製造の複雑さおよびコストについてこれらの間のトレード・オフに対する解決方法としては、限定されたものしか存在しない。 Another factor that affects manufacturing costs is process yield. Yield is the ratio of the functioning device to the total number of devices on the fabricated substrate. Process yield is a strong function of the total number of processing steps. For example, if the average yield per process step is 99.5% and there are 50 processing steps in the overall CMOS process, the process yield will be approximately 90%. The manufacturing cost of a CMOS process is a strong function of process yield and increases with decreasing process yield. A simple metric that characterizes the complexity of manufacturing, and hence the cost of CMOS technology, is the total number of mask steps, each mask step including a series of photoresist procedures, mask alignment, lithographic exposure, etching steps, Includes cleaning, and metrology. Reducing the number of mask steps in a CMOS process directly reduces manufacturing costs by reducing the total number of process steps and increasing yield. Given traditional MOS transistor design and architecture, and CMOS manufacturing processes, there are limited solutions to trade-offs between drive current, leakage current, parasitic capacitance and resistance, and manufacturing complexity and cost between them. There is only what has been done.
本発明では、これらの競合する要求間の新しい関係を提示し、また従来の（不純物ドープされた）ＭＯＳアーキテクチャでは達成できない特性を有するＭＯＳデバイスおよびＣＭＯＳベースの集積回路を可能にする。ソースおよびドレインに対して金属を用いることによって、寄生キャパシタンスが減少するという点でデバイス特性が向上し、これらの特性の統計的な変動が減少し（特にチャネル長が短くなったときに）、製造のコストおよび複雑さが減少する。 The present invention presents a new relationship between these competing requirements and allows MOS devices and CMOS-based integrated circuits with properties that cannot be achieved with conventional (impurity doped) MOS architectures. Using metal for the source and drain improves device characteristics in terms of reducing parasitic capacitance, reduces statistical fluctuations in these characteristics (especially when channel lengths are reduced), and manufacturing Cost and complexity.
（ドーピング・プロファイル）
これまでのＣＭＯＳデバイスの作製では、水平方向に均一で垂直方向に不均一なチャネル・ドーピング・プロファイルを有するＭＯＳトランジスタに基づいて、ドレイン・ソース間の漏れ電流を制御してきた。以下の文献を参照されたい。ユアン・タウア（ＹＵＡＮ ＴＡＵＲ）「非常にシュリンキングしたトランジスタ（Ｔｈｅ Ｉｎｃｒｅｄｉｂｌｅ Ｓｈｒｉｎｋｉｎｇ Ｔｒａｎｓｉｓｔｏｒ）」、ＩＥＥＥスペクトル（ＩＥＥＥ ＳＰＥＣＴＲＵＭ）、ｐ．２５〜２９（ｗｗｗ．ｓｐｅｃｔｒｕｍ．ｉｅｅｅ．ｏｒｇ，ＩＳＳＮ ００１８−９２３５，Ｊｕｌｙ １９９９）。図１に、典型的な長チャネルの従来のＭＯＳデバイス（１００）を例示する。これは、不純物ドープされたソース（１０１）、不純物ドープされたドレイン（１０２）、従来のＭＯＳ型ゲート・スタック（１０３）、およびソース・ドレイン間の漏れ電流の制御を支援するための基板内の水平方向に均一なチャネル・ドーピング・プロファイル（１０４）を含む。デバイスは、フィールド酸化膜（１０５）を介して互いに電気的にアイソレートされている。このようなチャネル・ドーパント・プロファイルは、チャネル長をほぼ２００ナノメータ（ｎｍ）まで短くしたデバイスに共通である。
(Doping profile)
In the manufacture of conventional CMOS devices, drain-source leakage current has been controlled based on MOS transistors having a channel doping profile that is uniform in the horizontal direction and non-uniform in the vertical direction. See the following references: YUAN TAUR, “The Incredible Shrinking Transistor”, IEEE Spectrum (IEEE SPECTRUM), p. 25-29 (www.spectrum.ieee.org, ISSN 0018-9235, July 1999). FIG. 1 illustrates a typical long channel conventional MOS device (100). This is because the impurity-doped source (101), the impurity-doped drain (102), the conventional MOS gate stack (103), and in the substrate to help control the leakage current between the source and drain. Includes a horizontally uniform channel doping profile (104). The devices are electrically isolated from each other via field oxide (105). Such a channel dopant profile is common to devices with channel lengths reduced to approximately 200 nanometers (nm).
しかしデバイス・チャネル長が短くなって１００ｎｍの状況になると、文献の教示するところでは、横方向および垂直方向の両方において不均一なチャネル・ドーピング・プロファイルが要求される。図２を参照して、典型的な短チャネルＭＯＳデバイス（２００）では、いくつかの要素が長チャネルＭＯＳデバイス（１００）と同様である。この構造には、従来の不純物ドープされたソース（２０１）およびドレイン（２０２）だけでなく、従来のＭＯＳゲート・スタック（２０３）（幅＜〜１００ｎｍ、チャネル長Ｌに対応する）が含まれる。この構造にはさらに、ソース電極用の浅い不純物ドープされたエクステンション（２０８）およびドレイン電極用の浅い不純物ドープされたエクステンション（２０９）が含まれている。これらは、従来のチャネル・ドーピング（２０４）に加えて、ドレイン・ポケット・ドーピング（２０６）およびソース・ポケット・ドーピング（２０７）とともに用いられて、ソース・ドレイン間の漏れ電流を制御する。ソースおよびドレイン電極（２０１）および（２０２）とそれらの個々のエクステンション（２０８）および（２０９）（これらの４つをすべて組み合わせたものに、注文通りのソース／ドレイン・ドーピング・プロファイルが含まれる）とは、すべて同じドーピング極性であり（Ｎ型またはＰ型）、チャネル（２０４）およびポケット・ドーピング元素（２０６）および（２０７）とは反対の極性である。この場合もやはり、フィールド酸化膜（２０５）によって、デバイスは互いに電気的にアイソレートされている。 However, when the device channel length is reduced to 100 nm, the literature teaches that a non-uniform channel doping profile is required in both the lateral and vertical directions. Referring to FIG. 2, in a typical short channel MOS device (200), some elements are similar to the long channel MOS device (100). This structure includes a conventional MOS gate stack (203) (width <˜100 nm, corresponding to channel length L) as well as a conventional impurity doped source (201) and drain (202). The structure further includes a shallow impurity doped extension (208) for the source electrode and a shallow impurity doped extension (209) for the drain electrode. These are used in conjunction with drain pocket doping (206) and source pocket doping (207) in addition to conventional channel doping (204) to control the source-drain leakage current. Source and drain electrodes (201) and (202) and their respective extensions (208) and (209) (all four combined include a custom source / drain doping profile) Are all of the same doping polarity (N-type or P-type), opposite to the channel (204) and pocket doping elements (206) and (207). Again, the devices are electrically isolated from each other by the field oxide (205).
（従来のＣＭＯＳ回路）
図３を参照して、典型的なＣＭＯＳインバータ回路３００は、Ｐ型ＭＯＳＦＥＴデバイス３０１およびＮ型ＭＯＳＦＥＴデバイス３０２を直列に接続したものが、高濃度ドープされた半導体基板３３０上の低濃度ドープされたＰ型エピタキシャル半導体層３３１上に作製されたものである。ソース３０４、３０６およびドレイン３０３、３０５のコンタクトには、不純物ドープされたソース３０４、３０６およびドレイン３０３、３０５電極、浅い不純物ドープされたソース３１６、３１８およびドレイン３１５、３１７エクステンション、ポケット・ドーピング３４５、３４６、ならびにチャネルおよび基板ドーピング３４７、３４８が含まれている。２つのデバイス３０１、３０２のドレイン・コンタクト３０３、３０５は接続されており、Ｐ型デバイス３０１のソース３０４は供給電圧Ｖｄｄ３０７に接続されており、Ｎ型デバイス３０２のソース３０６はより低い電圧Ｖｓｓ３０８（通常は接地）に接続されており、また２つのデバイス３０１、３０２のゲート３０９、３１０は共通の接続部Ｖｇ３１１を有している。ＰＭＯＳ３０１およびＮＭＯＳ３０２デバイスは、フィールド酸化膜３２０とＰＭＯＳデバイスに対するＮ型ウェル注入３２１とによってアイソレートされ、Ｎ型ウェル注入３２１は、高濃度ドープされたＮ型オーミック・コンタクト３４０を介してＶｄｄ３０７に電気的に接続されている。
(Conventional CMOS circuit)
Referring to FIG. 3, a typical
共通のドレイン接続部における出力電圧Ｖｏ３１２は、ゲートＶｇ３１１における入力電圧によって決まる。Ｖｇ３１１が高い（通常はＶｄｄ３０７である）ときには、Ｎ型デバイス３０２は「ＯＮ」でＰ型デバイス３０１は「ＯＦＦ」である。すなわち、Ｎ型デバイス３０２のチャネル領域３１３は導通しているが、Ｐ型デバイス３０１のチャネル領域３１４は導通していない。その結果、出力電圧Ｖｏ３１２は、Ｎ型ソース３０６の電圧またはＶｓｓ３０８に変化する。Ｖｇ３１１が低い（通常はＶｓｓ３０８である）ときには、逆のことが起こる。このときＮ型デバイス３０２が「ＯＦＦ」でＰ型デバイス３０１が「ＯＮ」であり、出力電圧Ｖｏ３１２は、Ｐ型ソース３０４の電圧またはＶｄｄ３０７に変化する。要約すれば、高い（低い）入力電圧Ｖｇ３１１によって、低い（高い）出力電圧Ｖｏ３１２が形成され、インバーティング機能が効果的に得られる。この典型的なＣＭＯＳインバーティング回路の典型的な特性の１つは、認められるほどの電流が流れるのが、入力電圧Ｖｇ３１１が高い方から低い方へまたは低い方から高い方へスイッチングする間のみであるということである。その他の場合、無使用時には、ゼロ入力電力損失の主な発生源は漏れ電流である。
The
（ショットキ・バリアＣＭＯＳ）
米国特許第５，７６０，４４９号明細書では、ウェルチによって、ＮチャネルおよびＰチャネルＭＯＳＦＥＴが直列に接続されたショットキ・バリア・トランジスタ・デバイス・システムが開示されている。このシステムでは、ＮおよびＰ型デバイスのソース接合部（ドレイン接合部ではなく）が電気的に相互接続され、ミッド・ギャップ・クロム・シリサイドを用いてＮおよびＰ型デバイス両方のショットキ・バリアのソースおよびドレイン領域が形成されている。ミッド・ギャップ・シリサイドたとえばクロム・シリサイドの特徴は、フェルミ・レベルが、ほぼ０．５６ｅＶにおけるシリコンに対するミッド・バンド・ギャップ付近に加えられていることである。ウェルチは、結果として生じる回路を、「ＣＭＯＳに等価な単一デバイス」と呼んでいる。と言うのは、ＣＭＯＳデバイスが、単一のドーピング型の半導体基板上に作製され、また同一の金属シリサイドを用いて両方のトランジスタのソースおよびドレイン領域を形成しているからである。デバイスの両方のトランジスタは等しく、従来のＣＭＯＳデバイにおいて相補形の反対型のＮおよびＰ型トランジスタが一緒に用いられているのと対照的である。さらにウェルチの教示によれば、デバイスは再生型のインバーティング・スイッチイング特性を示している。デバイスがスイッチングすると、ソース電圧が変化して（従来のＣＭＯＳインバータの場合のようなドレインではなく）、電位差がゲートからソースまで増える結果、「再生的に」または付加的にデバイスを「ＯＮ」にして、スイッチングが完了するまで続く。ウェルチが注目したのは、ミッド・ギャップ・クロム・シリサイドによって、２つのＭＯＳＦＥＴデバイスに対して対称的な動作特性が実現して、ＣＭＯＳ様のインバーティング技術が、バイアス条件に依存して可能になることである。しかしミッド・ギャップ・シリサイドによって、容認できないほど低い駆動電流および高いドレイン・ソース間漏れ電流も生じる。またウェルチは、短チャネルＭＯＳＦＥＴデバイスを用いたインバータ回路の性能については説明しておらず、さらにウェルチは、個々のＭＯＳＦＥＴデバイスのオフ状態の漏れ電流を改善するためのチャネルまたは基板ドーピングの問題についても対処していない。
(Schottky barrier CMOS)
US Pat. No. 5,760,449 discloses a Schottky barrier transistor device system in which N-channel and P-channel MOSFETs are connected in series by Welch. In this system, the source junction (not the drain junction) of the N and P type devices are electrically interconnected and a Schottky barrier source for both the N and P type devices using mid gap chrome silicide. And a drain region is formed. A characteristic of mid gap silicides, such as chromium silicide, is that a Fermi level is added near the mid band gap for silicon at approximately 0.56 eV. Welch refers to the resulting circuit as "a single device equivalent to CMOS". This is because CMOS devices are fabricated on a single doped semiconductor substrate and the same metal silicide is used to form the source and drain regions of both transistors. Both transistors of the device are equal, as opposed to the complementary opposite N and P type transistors used together in conventional CMOS devices. Further, according to Welch's teachings, the device exhibits regenerative inverting switching characteristics. When the device switches, the source voltage changes (not the drain as in a conventional CMOS inverter) and the potential difference increases from the gate to the source, resulting in “regeneratively” or additionally “ON” the device. Until switching is complete. Welch noted that mid-gap chrome silicide provides symmetric operating characteristics for the two MOSFET devices, enabling CMOS-like inverting technology depending on bias conditions. That is. However, mid gap silicide also results in unacceptably low drive current and high drain-source leakage current. Welch also did not discuss the performance of inverter circuits using short channel MOSFET devices, and Welch also addressed channel or substrate doping issues to improve the off-state leakage current of individual MOSFET devices. Not addressed.
要約すれば、従来技術では、ショットキ・バリア、金属ソース／ドレインＣＭＯＳデバイス、またはショットキ・バリア、金属ソース／ドレインＣＭＯＳデバイスの作製プロセスについて、開示も教示もされていない。 In summary, the prior art does not disclose or teach a fabrication process for Schottky barrier, metal source / drain CMOS devices, or Schottky barrier, metal source / drain CMOS devices.
（デバイス・アイソレーション）
集積回路を作製するためには、個々のトランジスタ・デバイスを互いにアイソレートして、それぞれのデバイスが回路内の他のデバイスと関係なく動作できるようにしなければならない。最適なデバイス・アイソレーション技術は、密度が高く、プロセスの複雑さが妥当で、歩留まりが高く、また寄生効果が許容範囲のものである。デバイス・アイソレーションによって、半導体基板が２つのタイプの領域に分かれる。第１の領域には、露出した半導体表面があり、活性領域すなわちトランジスタが作製される領域として示される。第２の領域には、半導体基板を覆い隠す「フィールド酸化膜」が含まれ、フィールド領域すなわちデバイスが作製されない領域として示される。
(Device isolation)
In order to make an integrated circuit, individual transistor devices must be isolated from each other so that each device can operate independently of other devices in the circuit. Optimal device isolation techniques are dense, have reasonable process complexity, high yield, and acceptable parasitic effects. Device isolation separates the semiconductor substrate into two types of regions. The first region has an exposed semiconductor surface and is shown as the active region, i.e., the region where the transistor is fabricated. The second region includes a “field oxide film” that covers the semiconductor substrate, and is shown as a field region, ie, a region where no device is fabricated.
多くのデバイス・アイソレーション技術が存在する。たとえばシリコンの局所酸化（ＬＯＣＯＳ）および浅いトレンチ・アイソレーション（ＳＴＩ）である。ＬＯＣＯＳおよびＳＴＩは最新のＣＭＯＳ技術に対して最適化されているが、統合上の問題がいくつかある。ＬＯＣＯＳの２、３の問題を示す例としては、酸化プロセスの間に誘発されるシリコン基板の応力、ホワイト・リボン・ナイトライド効果、およびいわゆるバーズ・ビーク現象の存在がある。これらの問題のほとんどに対して解決方法が存在しているが、製造プロセスに複雑さが付加されるか、またはプロセス・フレキシビリティが制限される。 There are many device isolation technologies. For example, local oxidation of silicon (LOCOS) and shallow trench isolation (STI). While LOCOS and STI are optimized for the latest CMOS technology, there are some integration issues. Examples that show a few problems of LOCOS include the silicon substrate stress induced during the oxidation process, the white ribbon nitride effect, and the presence of the so-called bird's beak phenomenon. Solutions exist for most of these problems, but add complexity to the manufacturing process or limit process flexibility.
（シリサイド排除マスク・プロセス）
従来、シリサイドは半導体基板全体に渡って形成されている。シリサイドを導入することによって、回路性能に対する悪影響が、いくつかの応用例において出る恐れがある。たとえばアクティブなＣＭＯＳ画素アレイにおいて（フォトダイオード暗電流および不透明さの増大）、またはアナログ回路において（信号の完全性の劣化、回路応力の悪化、閾値電圧オフセットへの影響、および接合部の漏れ）である。従来技術において、シリサイド排除マスク・プロセスが開発されている。これは、半導体基板の一部を選択的にマスクして、マスクされた領域内でのシリサイドの形成を防ぐものである。たとえば米国特許第６，１６０，２８２号明細書を参照されたい。この文献では、メリルによって、アクティブなＣＭＯＳ画素アレイの性能を向上させるためのシリサイド排除マスク・プロセスが開示されている。また米国特許第５，８８３，０１０号明細書を参照されたい。この文献では、メリルによって、シリサイド排除を実現するための酸化膜マスク・プロセスが開示されている。
(Silicide exclusion mask process)
Conventionally, silicide is formed over the entire semiconductor substrate. By introducing silicide, adverse effects on circuit performance can occur in some applications. For example, in an active CMOS pixel array (increasing photodiode dark current and opacity) or in an analog circuit (degrading signal integrity, worsening circuit stress, impact on threshold voltage offset, and junction leakage) is there. In the prior art, silicide exclusion mask processes have been developed. This selectively masks a part of the semiconductor substrate to prevent formation of silicide in the masked region. See for example US Pat. No. 6,160,282. In this document, Meryl discloses a silicide exclusion mask process for improving the performance of an active CMOS pixel array. See also U.S. Pat. No. 5,883,010. In this document, Meryl discloses an oxide mask process for achieving silicide exclusion.
シリサイド排除マスク・プロセスには通常、シリサイド排除酸化膜マスク層の堆積と、フォトレジストの堆積と、フォトレジストのパターニングと、シリサイド排除酸化膜マスク層をエッチングして、フォトレジストおよび酸化膜によって覆われる領域をシリサイド形成から保護し、シリサイド化すべき領域を露出させることと、フォトレジスト層の剥離と、シリサイド排除酸化膜マスク・パターンによって露出したシリコン表面上にシリサイド金属層を選択的に形成することと、シリサイド排除酸化膜マスク層を除去することとが、含まれる。シリサイド排除マスク技術は、ショットキ・バリアＣＭＯＳデバイスおよび回路の作製には、用いられてこなかった。 The silicide exclusion mask process is typically covered by photoresist and oxide by depositing a silicide exclusion oxide mask layer, depositing a photoresist, patterning the photoresist, and etching the silicide exclusion oxide mask layer. Protecting the region from silicide formation, exposing the region to be silicided, stripping the photoresist layer, and selectively forming a silicide metal layer on the silicon surface exposed by the silicide-excluded oxide mask pattern; Removing the silicide-excluded oxide mask layer. Silicide exclusion mask technology has not been used to fabricate Schottky barrier CMOS devices and circuits.
したがって当該技術分野において、ショットキ・バリアＣＭＯＳデバイスおよび作製プロセスが求められている。さらに、短チャネルＣＭＯＳデバイスの性能特性が改善されて、作製プロセスが簡単化され低コストとなることが求められている。 Accordingly, there is a need in the art for Schottky barrier CMOS devices and fabrication processes. Furthermore, there is a need for improved performance characteristics of short channel CMOS devices, simplifying the fabrication process and reducing costs.
（発明の概要）
要約すれば、種々の実施形態において、随意にＰ型チャネル・ドーパントを有するショットキ・バリアＮＭＯＳデバイスと随意にＮ型チャネル・ドーパントを有するショットキ・バリアＰＭＯＳデバイスとを含むＣＭＯＳデバイスが開示される。チャネル・ドーパントおよび／またはウェル注入は、オーミック・コンタクトによって電気的にコンタクトされても良いしされなくても良い。デバイスを、フィールド酸化膜、随意に半導体基板内に実質的に凹部とはなっていない酸化膜ウィンドウによって、分離しても良い。
(Summary of Invention)
In summary, in various embodiments, a CMOS device is disclosed that includes a Schottky barrier NMOS device optionally having a P-type channel dopant and a Schottky barrier PMOS device optionally having an N-type channel dopant. The channel dopant and / or well implant may or may not be electrically contacted by ohmic contacts. The devices may be separated by a field oxide, optionally an oxide window that is not substantially recessed in the semiconductor substrate.
本発明の他の態様は、ＣＭＯＳデバイスの作製プロセスである。単純な、凹部ではない酸化膜ウィンドウを、フィールド酸化膜として設ける。さらにチャネルおよび／またはウェル注入を導入して、Ｎ型およびＰ型の活性領域をアイソレートする。ＮＭＯＳデバイスに対するゲート電極をＮ型活性領域内に形成し、ＰＭＯＳデバイスに対するゲート電極をＰ型活性領域内に形成する。ゲート電極は、薄い電気絶縁性のサイドウォール・スペーサを有している。シリサイド排除マスクを用いて、Ｐ型活性領域内にシリサイドが形成されないようにする一方で、Ｎ型活性領域を露出する。排除マスク層をウェット・ケミカル・エッチを用いてパターニングする場合、排除マスク層のエッチ・レートは、ＮＭＯＳデバイス・サイドウォール・スペーサのエッチ・レートよりも大きい。ショットキまたはショットキ様のコンタクトを、薄い金属層と露出した半導体基板とを少なくともＮＭＯＳゲート電極に隣接する領域において反応させることによって、形成する。同様に、シリサイド排除マスクを用いて、Ｎ型活性領域内にシリサイドが形成されないようにする一方で、Ｐ型活性領域を露出する。排除マスク層をウェット・ケミカル・エッチを用いてパターニングする場合、排除マスク層のエッチ・レートは、ＰＭＯＳデバイス・サイドウォール・スペーサのエッチ・レートよりも大きい。ショットキまたはショットキ様のコンタクトを、薄い金属層と露出した半導体基板とを少なくともＰＭＯＳゲート電極に隣接する領域において反応させることによって、形成する。 Another aspect of the present invention is a process for fabricating a CMOS device. A simple non-recessed oxide window is provided as a field oxide. Further channel and / or well implants are introduced to isolate the N-type and P-type active regions. A gate electrode for the NMOS device is formed in the N-type active region, and a gate electrode for the PMOS device is formed in the P-type active region. The gate electrode has a thin electrically insulating sidewall spacer. A silicide exclusion mask is used to prevent the formation of silicide in the P-type active region while exposing the N-type active region. When the exclusion mask layer is patterned using a wet chemical etch, the etch rate of the exclusion mask layer is greater than the etch rate of the NMOS device sidewall spacer. A Schottky or Schottky-like contact is formed by reacting the thin metal layer and the exposed semiconductor substrate at least in the region adjacent to the NMOS gate electrode. Similarly, a silicide exclusion mask is used to prevent the formation of silicide in the N-type active region while exposing the P-type active region. When the exclusion mask layer is patterned using a wet chemical etch, the etch rate of the exclusion mask layer is greater than the etch rate of the PMOS device sidewall spacer. A Schottky or Schottky-like contact is formed by reacting the thin metal layer and the exposed semiconductor substrate at least in the region adjacent to the PMOS gate electrode.
複数の実施形態が開示されているが、本発明のさらに他の実施形態が、以下の詳細な説明から当業者にとって明らかになる。詳細な説明では、本発明を説明するための実施形態が図示され記載される。明らかなように、本発明では、種々の明らかな態様における変更が、すべて本発明の趣旨および範囲から逸脱することなく、可能である。したがって図面および詳細な説明は、事実上説明するためのものであって、限定するものではないと考えなくてはならない。 While multiple embodiments are disclosed, still other embodiments of the present invention will become apparent to those skilled in the art from the following detailed description. In the detailed description, embodiments for illustrating the invention are shown and described. As will be apparent, the invention is capable of modifications in various obvious aspects, all without departing from the spirit and scope of the invention. Accordingly, the drawings and detailed description are to be regarded as illustrative in nature and not as restrictive.
（詳細な説明）
図５は、本発明の典型的な実施形態を示す図であり、２つの相補形ＭＯＳＦＥＴ構造５００によって例示されている。本実施形態には、ソース／ドレイン領域用のエルビウム・シリサイド５０４を用いて作製されたショットキ・バリアＮチャネル・デバイスと、プラチナ・シリサイド５０５を用いて作製されたショットキ・バリアＰチャネル・デバイスとが含まれる。ＮチャネルおよびＰチャネル・デバイス用のチャネル・ドーパントとして、インジウム５０２およびヒ素５０３層を、それぞれ用いても良い。ゲート電極は、Ｎ型５０６およびＰ型５０７デバイス用にイン・シチュでリンおよびボロンがそれぞれドープされたポリシリコン膜から作製されるデバイスは、フィールド酸化膜５０１によって互いに分離されている。フィールド酸化膜５０１は、チャネルおよび基板ドーパントとともに、デバイスを互いに電気的にアイソレートする働きをする。ショットキ（またはショットキ様の）バリア５１２、５１３、５２２、５２３が、対応する金属ソース／ドレイン５０４、５０５の界面に沿って存在する。これらとシリコン基板５０９とが、固有のポケットまたはハロー注入として機能し、寄生キャパシタンスが付加されることなくそのように機能する。
(Detailed explanation)
FIG. 5 illustrates an exemplary embodiment of the present invention and is illustrated by two
本文献での説明の全体を通して、以下の定義が用いられる。 The following definitions are used throughout the description in this document.
（オーミック・コンタクト）
オーミック・コンタクトは、半導体基板に対する低抵抗率の電気的なコンタクトである。たとえば、不純物ドープされたオーミック・コンタクトでは、Ｎ型に高濃度ドープされた領域がＮ型にドープされた半導体基板とコンタクトしているか、またはＰ型に高濃度ドープされた領域がＰ型にドープされた半導体基板とコンタクトしている。加えて、たとえば、半導体基板に対する金属オーミック・コンタクトでは、エルビウム・シリサイドが、Ｎ型にドープされた半導体基板とコンタクトしているか、またはプラチナ・シリサイドが、Ｐ型にドープされた半導体基板とコンタクトしている。これらの金属シリサイドが個々の半導体基板タイプに対して形成するコンタクトがオーミックであるのは、電荷担体に対するそれらのショットキ・バリアの高さが低いためにコンタクト抵抗が低いからである。
(Omic contact)
An ohmic contact is a low resistivity electrical contact to a semiconductor substrate. For example, in an impurity-doped ohmic contact, an N-type heavily doped region is in contact with an N-type doped semiconductor substrate, or a P-type heavily doped region is doped P-type. In contact with the formed semiconductor substrate. In addition, for example, in a metal ohmic contact to a semiconductor substrate, erbium silicide is in contact with an N-type doped semiconductor substrate, or platinum silicide is in contact with a P-type doped semiconductor substrate. ing. The contacts that these metal silicides make to individual semiconductor substrate types are ohmic because of their low contact resistance due to the low height of their Schottky barrier to charge carriers.
（ウェル注入）
ラッチ・アップはＣＭＯＳ回路における固有の問題であり、横方向のバイポーラＮＰＮおよびＰＮＰトランジスタが存在するために生じる。これらの不要な寄生バイポーラ・トランジスタが増幅器として機能する結果、パワーが接地に短絡して回路が機能しなくなる可能性がある。この問題を解決するために、従来のＣＭＯＳレイアウトでは通常、ＰおよびＮ型ＭＯＳＦＥＴデバイスに対してＮおよびＰ型ウェル注入がそれぞれなされている。ＮおよびＰ型ウェル注入は、オーミック・コンタクトを介して、Ｖｄｄおよび接地電源に、それぞれ電気的にコンタクトしている。一例として図３を参照して、Ｎウェル３２１には、半導体基板３３０のそれと反対の極性がドープされており、通常ドーピング濃度は、エピタキシャル基板層３３１よりもほぼ一桁大きい。Ｎウェル３２１のドーピング極性は、チャネルおよび基板ドーピング３４７のそれと同じである。ウェル作製手順は、ラッチ・アップ耐性ならびに他の因子たとえば実装密度および独立した閾値電圧調整に対する要求によって決まる。高濃度ドープされたＮ型オーミック・コンタクト３４０が、Ｎウェル３２１と直接コンタクトしている状態で設けられて、供給電圧Ｖｄｄに電気的に接続されている。一方で、基板３３０はＶｓｓ（通常は接地）に接続されている。
(Well injection)
Latch-up is an inherent problem in CMOS circuits and occurs due to the presence of lateral bipolar NPN and PNP transistors. As a result of these unwanted parasitic bipolar transistors functioning as amplifiers, the power can be shorted to ground and the circuit can fail. To solve this problem, conventional CMOS layouts typically have N and P type well implants for P and N type MOSFET devices, respectively. The N and P type well implants are in electrical contact with V dd and the ground power supply, respectively, through ohmic contacts. As an example, referring to FIG. 3, the N well 321 is doped with a polarity opposite to that of the
（チャネル長）
図４を参照して、チャネル長（Ｌ）４０１とは、電荷担体が半導体基板４１５内を移動して、ソース電極４０２からドレイン電極４０３まで通過する距離である。金属ソース／ドレインＭＯＳＦＥＴデバイスの場合には、この長さは、ドレイン電極４０３に対向するソース電極４０２の界面４０４から、ソース電極４０２に対向するドレイン電極４０３の界面４０５までの、ゲート絶縁体４０６の直下の距離によって定義される。
(Channel length)
Referring to FIG. 4, channel length (L) 401 is a distance that charge carriers move through
（チャネル領域、チャネル・ドーパントおよび基板ドーパント）
図４を参照して、活性領域の電流輸送領域は多くの場合、半導体デバイス内のチャネル領域と言われる。従来の不純物ドープされたソースおよびドレインＭＯＳＦＥＴデバイスの場合、半導体基板４１５内のチャネル領域は、ゲート絶縁体４０６の非常に近くに位置しており、実質的に半導体基板４１５内へと垂直に下方に延びているわけではない。しかし他のＭＯＳＦＥＴデバイス・アーキテクチャの場合、たとえばショットキ・バリア・ソースおよびドレインのＭＯＳＦＥＴの場合には、著しい電流が、実質的にゲート絶縁体４０６下方の領域中を流れることが考えられる。本発明の目的上、半導体基板４１５内のチャネル領域は、ソース４０２およびドレイン４０３電極の下方へと垂直に延びて、深さｄ１４０７におけるソース４０２電極の底部エッジ４２０およびドレイン４０３電極の底部エッジ４２１とほぼ一直線の境界４１６に至る。
(Channel region, channel dopant and substrate dopant)
Referring to FIG. 4, the current transport region of the active region is often referred to as the channel region in the semiconductor device. For conventional impurity-doped source and drain MOSFET devices, the channel region in the
チャネル・ドーパントは、半導体基板４１５内のチャネル領域内に与えられる不純物ドーパントであり、通常は、ＭＯＳＦＥＴデバイスのソース４０２およびドレイン４０３電極からの漏れ性能を改善するためである。基板ドーパントは、半導体基板内のチャネル領域の底部４１６の下方およびソース４０２およびドレイン４０３電極の底部界面４２０、４２１の下方に与えられる不純物ドーパントである。
The channel dopant is an impurity dopant provided in the channel region in the
チャネル・ドーパントおよび基板ドーパントの差異を理解することは重要である。図４を参照して、２つのドーパント注入が示されている。第１のドーパント注入は、第１のマスキング層の露出領域内の深さｄ２４３０まで行なわれ、水平方向に均一で垂直方向に不均一な濃度プロファイルである。第２のドーパント注入は、第２のマスキング層の露出領域内の深さｄ３４３１まで行なわれ、水平方向に均一で垂直方向に不均一な濃度プロファイルである。この例では、第１のドーパント注入および第２のドーパント注入は、濃度および垂直な不均一プロファイルが異なっている。図４に示す結果として生じるＭＯＳデバイスは、チャネル領域内のドーピング濃度プロファイルが水平方向に均一で垂直方向に不均一である一方で、チャネル領域下方の基板ドーピング・プロファイルは、水平方向および垂直方向に不均一なドーピング濃度プロファイルである。
It is important to understand the difference between channel dopants and substrate dopants. Referring to FIG. 4, two dopant implants are shown. The first dopant implant is performed to a depth d 2 430 in the exposed region of the first masking layer, resulting in a concentration profile that is uniform in the horizontal direction and non-uniform in the vertical direction. The second dopant implantation is performed to a
（絶縁体上の半導体（ＳＯＩ）の基板）
ＳＯＩ基板は、半導体材料たとえばシリコン（厚みはほぼ２０ナノメータ（ｎｍ）〜１００ｎｍ）を、埋め込み絶縁材料たとえば二酸化ケイ素（ＳｉＯ２）（厚みはほぼ１００ｎｍ〜４００ｎｍ）上に含んでいる。絶縁材料は、半導体基板上に形成されている。
(Semiconductor on insulator (SOI) substrate)
The SOI substrate includes a semiconductor material such as silicon (thickness is approximately 20 nanometers (nm) to 100 nm) on a buried insulating material such as silicon dioxide (SiO 2 ) (thickness is approximately 100 nm to 400 nm). The insulating material is formed on the semiconductor substrate.
（ＭＯＳＦＥＴ（非限定））
本発明は、ＭＯＳＦＥＴ半導体デバイスとともに用いることに特に適しているが、本教示を用いることは、この特定の応用例に限定されるものではない。他の半導体デバイスを、本発明の教示に適用しても良い。すなわち、本明細書では「ＭＯＳＦＥＴ」デバイスの観点で述べているが、この観点を広く解釈して、２つ以上の電気的なコンタクト点がある伝導性チャネルを有する電流の流れを調節する任意のデバイスを含むものとしなければならない。
(MOSFET (non-limited))
Although the present invention is particularly suitable for use with MOSFET semiconductor devices, the use of the present teachings is not limited to this particular application. Other semiconductor devices may be applied to the teachings of the present invention. That is, although described herein in terms of a “MOSFET” device, this aspect can be broadly interpreted to describe any current that has a conductive channel with two or more electrical contact points to regulate the flow of current. Must include the device.
（ＣＭＯＳ（非限定））
本発明は、ＣＭＯＳ集積回路を使用し作製することに特に適しているが、しかし本教示を用いることは、この特定の応用例に限定されるものではない。相補形または非相補形ＮＭＯＳおよび／またはＰＭＯＳトランジスタを含む他の回路を、本発明の教示に適用しても良い。すなわち、本明細書では「ＣＭＯＳ」回路の観点で述べているが、この観点を広く解釈して、接続されたＮおよび／またはＰＭＯＳトランジスタを含む任意の回路を含むものとしなければならない。
(CMOS (non-limited))
The present invention is particularly suitable for making using CMOS integrated circuits, but the use of the present teachings is not limited to this particular application. Other circuits including complementary or non-complementary NMOS and / or PMOS transistors may be applied to the teachings of the present invention. That is, although described herein in terms of a “CMOS” circuit, it should be broadly interpreted to include any circuit that includes connected N and / or PMOS transistors.
（チャネル長（非限定））
本発明は特に、短チャネル長ＭＯＳＦＥＴを特にチャネル長＜１００ｎｍの範囲で作製すべき状況で用いることに適している。しかし本発明の教示は、本発明の教示の応用をこれらの短チャネル長デバイスに何ら限定するものではない。本発明の教示を用いることの利点を、任意の寸法のチャネル長によって得ても良い。
(Channel length (unlimited))
The present invention is particularly suitable for use in situations where short channel length MOSFETs are to be fabricated, especially in the range of channel lengths <100 nm. However, the teachings of the present invention do not limit the application of the teachings of the present invention to these short channel length devices. The benefits of using the teachings of the present invention may be obtained with any length of channel length.
（ドーパント（非限定））
本明細書の説明の全体を通して、ＭＯＳＦＥＴデバイス作製に関する種々のドーパント技術を用いる例が示される。これらのドーパントは、本発明の特定の実施形態を説明するためだけのものであり、本発明における教示の範囲を限定するものと解釈してはならない。
(Dopant (non-limited))
Throughout the description herein, examples using various dopant techniques for MOSFET device fabrication are presented. These dopants are only for the purpose of illustrating particular embodiments of the invention and should not be construed as limiting the scope of the teachings of the invention.
ただし本発明では、ヒ素、リン、アンチモン、ボロン、インジウム、および／またはガリウムからなる群から選択される不純物原子を用いることが特に予想されるということも、本発明の教示の範囲内である。 However, it is also within the scope of the present teachings that the present invention specifically envisages using impurity atoms selected from the group consisting of arsenic, phosphorus, antimony, boron, indium, and / or gallium.
（回路形式（非限定））
当業者であれば、本発明の範囲が特定のＣＭＯＳ応用例または回路形式、たとえばデジタル・ロジック回路インバータ、ＮＡＮＤゲート、ＮＯＲゲート、複合ゲート、マルチプレクサ、揮発性および不揮発性メモリに、限定されないことを容易に理解するであろう。さらに本発明は、デジタルまたはアナログＣＭＯＳ応用例に限定されない。これらの回路形式、ならびにＮＭＯＳおよび／またはＰＭＯＳトランジスタの組み合わせを用いる他のすべての回路形式は、本発明の教示の範囲内である。
(Circuit type (non-limited))
Those skilled in the art will recognize that the scope of the present invention is not limited to any particular CMOS application or circuit type, such as digital logic circuit inverters, NAND gates, NOR gates, composite gates, multiplexers, volatile and non-volatile memories. It will be easy to understand. Furthermore, the present invention is not limited to digital or analog CMOS applications. These circuit types, and all other circuit types using combinations of NMOS and / or PMOS transistors, are within the teachings of the present invention.
（ソース／ドレイン（非限定））
本明細書の説明の全体を通して、ＭＯＳＦＥＴデバイス作製に関する「ソース」および「ドレイン」接続部に言及する例が示される。当業者であれば、任意の所定のＭＯＳＦＥＴ構成において、これらのコンタクトにまつわる専門用語を入れ替えてもそれによって一般性が失われることがなく、したがって「ソース」を「ドレイン」コンタクトと交換してもそれによって本発明の範囲を何ら失うことはないことを、認めるであろう。加えて当業者であれば、本発明の好ましい実施形態の多くを用いてソースおよびドレイン接続部の両方を作製しても良いが、実際に行なう場合に、このようになることは要求されないことを、認めるであろう。ＩＣ等の文脈における所定のデバイス上のソース／ドレイン接続部の一方もしくは両方において、本発明の教示を効果的に用いても良いし、または接続部のどちらにおいても用いないでも良い。
(Source / drain (non-limited))
Throughout the description herein, examples are provided that refer to “source” and “drain” connections for MOSFET device fabrication. Those skilled in the art will not lose generality by exchanging the terminology associated with these contacts in any given MOSFET configuration, and thus exchanging “source” with “drain” contacts. It will be appreciated that does not lose any scope of the invention. In addition, those skilled in the art may make both source and drain connections using many of the preferred embodiments of the present invention, but this is not required in practice. Would admit. The teachings of the present invention may or may not be used effectively at either or both of the source / drain connections on a given device in the context of an IC or the like.
したがって用語「ソース」および「ドレイン」に含まれるのは、変形の「ドレイン」および「ソース」だけでなく、「ソースまたはドレイン」、ならびに「ソースおよびドレイン」であると解釈しなければならない。 Thus, the terms “source” and “drain” should be interpreted as “source or drain” and “source and drain” as well as variants of “drain” and “source”.
（金属（非限定））
本明細書の説明の全体を通して、ＭＯＳＦＥＴデバイス作製に関する金属に言及する例が示される。本発明では、本発明の教示を行なう際に用いても良い金属のタイプに関しては何ら限定が認められない。したがって、トランジスタ・レベルで通常用いられる金属、たとえばチタン、コバルトなどが、多くのよりエキゾチックな金属および他の合金とともに、特に予想される。本開示は、何らかの特定の金属または合金とともに本発明を用いることを何ら制約するものではない。当業者であれば、任意の伝導性の相互接続材料を用いても良く、これによって本発明の教示を実施する際の一般性が失われないことを認めるであろう。
(Metal (non-limited))
Throughout the description herein, examples are given that refer to metals for MOSFET device fabrication. In the present invention, there is no limitation on the type of metal that may be used in teaching the present invention. Thus, metals commonly used at the transistor level, such as titanium, cobalt, etc. are particularly anticipated, along with many more exotic metals and other alloys. This disclosure is not intended to limit the use of the present invention with any particular metal or alloy. Those skilled in the art will recognize that any conductive interconnect material may be used, thereby not losing generality in practicing the teachings of the present invention.
ただし本発明では、使用するソース／ドレイン電極として、プラチナ・シリサイド、パラジウム・シリサイド、イリジウム・シリサイド、および／または希土類シリサイドのいずれかを含む群から形成されるものが本発明の教示の範囲内であることが特に予想されることに、注意されたい。また他の実施形態においては、シリサイド化されたソース／ドレインを、複数の金属シリサイド層から形成することができ、この場合、他の典型的なシリサイド、たとえばチタン・シリサイドまたはタングステン・シリサイドを用いても良いことに注意されたい。 However, in the present invention, the source / drain electrodes used are formed from the group including any of platinum silicide, palladium silicide, iridium silicide, and / or rare earth silicide within the scope of the teaching of the present invention. Note that this is particularly expected. In still other embodiments, the silicided source / drain can be formed from a plurality of metal silicide layers, using other typical silicides, such as titanium silicide or tungsten silicide. Note that it is also good.
（ショットキ（非限定））
本明細書の説明の全体を通して、ＩＣ作製に関する「ショットキ」バリアおよび同様のコンタクトに言及する例が示される。本発明では、本発明の教示を行なう際に用いても良いショットキ界面のタイプに関しては何ら限定が認められない。したがって本発明では特に、これらのタイプの接合を、任意の形態の伝導性材料を用いて形成することが予想される。
(Schottky (non-limited))
Throughout the description herein, examples are given that refer to “Schottky” barriers and similar contacts for IC fabrication. In the present invention, there is no limitation on the type of Schottky interface that may be used in teaching the present invention. Therefore, in the present invention, in particular, these types of junctions are expected to be formed using any form of conductive material.
加えて、従来のショットキ接合は急峻であるが、本発明では、ある状況において、シリコン基板と実際のショットキ・バリア金属との間に界面層を用いても良いことが、特に予想される。すなわち本発明では、「ショットキ様の」接合およびその均等物が、本発明を実施する際に有用であることが特に予想される。さらに、界面層に含まれる材料は、伝導性、半伝導性、および／または絶縁体様の特性を有していても良い。 In addition, while conventional Schottky junctions are steep, it is particularly anticipated in the present invention that an interface layer may be used between the silicon substrate and the actual Schottky barrier metal in certain circumstances. That is, in the present invention, “Schottky-like” junctions and their equivalents are particularly expected to be useful in practicing the present invention. Furthermore, the material included in the interface layer may have conductivity, semiconductivity, and / or insulator-like properties.
（エッチング技術（非限定））
本明細書の説明の全体を通して、ＩＣ作製プロセスにおいて酸化膜、シリコン、および／または金属を除去するために用いられる種々のエッチング技術に言及する例が示される。本発明では、典型的なプロセス・フローにおいて示される結果を実現するために使用されるエッチング技術の形式を、限定しない。これらのエッチング技術は、当該技術分野において良く知られている。
(Etching technology (non-limited))
Throughout the description herein, examples are given that refer to various etching techniques used to remove oxide, silicon, and / or metals in an IC fabrication process. The present invention does not limit the type of etching technique used to achieve the results shown in a typical process flow. These etching techniques are well known in the art.
（アイソレーション技術（非限定））
本明細書の説明の全体を通して、個々のＮＭＯＳおよびＰＭＯＳトランジスタを電気的にアイソレートするために用いられる種々のアイソレーション技術に言及する例が示される。本発明では、典型的なプロセス・フローにおいて示される結果を実現するために使用されるアイソレーション技術の形式を限定しない。アイソレーション技術たとえばＬＯＣＯＳ、ＳＴＩおよびノン・リセス酸化膜ウィンドウが、当該技術分野において良く知られている。
(Isolation technology (non-limited))
Throughout the description herein, examples are given that refer to various isolation techniques used to electrically isolate individual NMOS and PMOS transistors. The present invention does not limit the type of isolation technique used to achieve the results shown in a typical process flow. Isolation techniques such as LOCOS, STI and non-recessed oxide windows are well known in the art.
（ウェル注入（非限定））
本明細書の説明の全体を通して、ＩＣ作製に関するウェル注入に言及する例が示される。通常、従来のウェル注入は、オーミック・コンタクトを介して、ＰＭＯＳおよびＮＭＯＳトランジスタの場合にそれぞれ電源たとえばＶｄｄおよび接地に、電気的にコンタクトされる。本発明では、電気的コンタクトの形式をウェル注入に限定しない。したがってウェル注入としては、電源たとえばＶｄｄまたは接地に、オーミック・コンタクトを介して電気的にコンタクトするものでも良いし、しないものでも良い。説明で述べるウェル注入はどれも、「オーミック・コンタクトに電気的にコンタクトする」かまたは「オーミック・コンタクトに電気的にコンタクトしない」かのいずれかに特徴づけられる。語句「オーミック・コンタクトに電気的にコンタクトする」には、たとえば、電源たとえばＶｄｄまたは接地にオーミック・コンタクトするという意味が含まれる。
(Well injection (non-limited))
Throughout the description herein, examples are given that refer to well implantation for IC fabrication. Conventional well implants are typically electrically contacted via ohmic contacts to the power supply, eg, V dd and ground, respectively, for PMOS and NMOS transistors. In the present invention, the type of electrical contact is not limited to well implantation. Therefore, the well injection may or may not be in electrical contact with a power source such as Vdd or ground via an ohmic contact. Any well implant described in the description is characterized as either “electrically contacting the ohmic contact” or “not electrically contacting the ohmic contact”. The phrase “electrically contacting an ohmic contact” includes, for example, the meaning of making an ohmic contact to a power source such as V dd or ground.
（ドーパント・プロファイル（非限定））
本明細書の説明の全体を通して、チャネル領域内およびチャネル領域下方の半導体基板内のドーピング・プロファイルに言及する例が示される。本発明では、本発明の教示を行なう際に用いても良いチャネル・ドーピングおよび基板ドーピング・プロファイルの形式を限定しない。当業者であれば、多くのドーピング・プロファイルを用いても良いことを容易に理解するであろう。たとえば水平方向および垂直方向に不均一なチャネル／基板注入、水平方向に均一で垂直方向に不均一なチャネル／基板注入、水平方向および垂直方向に均一なチャネル／基板注入である。これらのドーピング・プロファイルおよびこれらのドーピング・プロファイルの任意の組み合わせ、ならびに他の任意のチャネル／基板ドーピング・プロファイルが、本発明の教示の範囲内である。
(Dopant profile (non-limited))
Throughout the description herein, examples are given that refer to doping profiles in the channel region and in the semiconductor substrate below the channel region. The present invention does not limit the types of channel doping and substrate doping profiles that may be used in teaching the present invention. One skilled in the art will readily appreciate that many doping profiles may be used. For example, horizontal and vertical non-uniform channel / substrate implantation, horizontal and vertical non-uniform channel / substrate implantation, horizontal and vertical uniform channel / substrate implantation. These doping profiles and any combination of these doping profiles, as well as any other channel / substrate doping profile are within the teachings of the present invention.
（排除マスク・プロセス（非限定））
本明細書の説明の全体を通して、半導体基板の領域内にシリサイドを選択的に形成するためのシリサイド排除マスク・プロセスに言及する例が示される。本発明では、排除マスク・プロセスを、金属シリサイド以外の金属半導体化合物に対して用いることから限定しない。当業者であれば、ショットキまたはショットキ様のコンタクトを形成する多くの金属半導体化合物を用いても良く、またこれらは本発明の教示の範囲内であることを、容易に理解するであろう。
(Exclusion mask process (non-limited))
Throughout the description herein, examples are given that refer to a silicide exclusion mask process for selectively forming silicide in regions of a semiconductor substrate. In the present invention, the exclusion mask process is not limited because it is used for metal semiconductor compounds other than metal silicide. One skilled in the art will readily appreciate that many metal semiconductor compounds that form Schottky or Schottky-like contacts may be used and are within the teachings of the present invention.
（基板（非限定））
本明細書の説明の全体を通して、ショットキ・バリアＣＭＯＳデバイスがその上に形成される半導体基板に言及する例が示される。本発明では、半導体基板を何らかの特定の形式に限定しない。当業者であれば、多くの半導体基板をショットキ・バリアＣＭＯＳに対して用いても良く、たとえばシリコン、ストレインド・シリコン、およびシリコン・オン・インシュレータが挙げられることを容易に理解するであろう。これらの基板材料は用いても良く、また本発明の教示の範囲内である。
(Substrate (non-limited))
Throughout the description herein, examples are given that refer to a semiconductor substrate on which a Schottky barrier CMOS device is formed. In the present invention, the semiconductor substrate is not limited to any specific format. One skilled in the art will readily appreciate that many semiconductor substrates may be used for Schottky barrier CMOS, including silicon, strained silicon, and silicon on insulators. These substrate materials may be used and are within the teachings of the present invention.
（プロセス／方法）
金属ソース／ドレインＣＭＯＳデバイスを作製するための典型的なプロセスの１つを、図６〜１３に例示する。このプロセスは、本発明を大まかに教示する典型であるが、本発明の基本的な概念を教示することも当業者にとっては有益である。この典型的なプロセス・フローは、以下のように記述することができる。
(Process / Method)
One exemplary process for making a metal source / drain CMOS device is illustrated in FIGS. While this process is typical of teaching the present invention broadly, teaching the basic concepts of the present invention is also beneficial to those skilled in the art. This typical process flow can be described as follows:
図６を参照して、トランジスタを互いに電気的にアイソレートする手段を有する高濃度ドープされたシリコン基板６０２および低濃度ドープされたエピタキシャル層６０１から出発して、薄いスクリーン酸化膜６０４を成長させて（ほぼ２００Å）、注入マスクとして機能させる。他の実施形態においては、シリコン基板６０１を歪ませる。ストレインド・シリコン基板６０１をショットキ・バリアＭＯＳＦＥＴデバイスと組み合わせて用いることによって、パワーおよびスピード性能がさらに向上する。このことは、同時継続中の米国特許出願第１０／３４２，５９０号明細書（２００３年１月１５日出願）に記載されている。他の実施形態では、基板はＳＯＩである。スクリーン酸化膜６０４を成長させ、およびＰＭＯＳデバイスの活性領域６０６が露出するようにレジスト・パターン層６０５を形成した後で、ドーパント・ヒ素６０７のイオン注入を、スクリーン酸化膜を通して、シリコン内の所定の深さｄ１ ６０８（ほぼ１０００Åぐらい）まで行なう。
Referring to FIG. 6, a
図７を参照して、レジスト・パターン層６０５を剥離してウェハを再びパターニングして、Ｎ型デバイス７０１の活性領域を露出する。Ｎ型デバイスの活性領域７０１に対するドーパント・インジウム７０２のイオン注入を、スクリーン酸化膜６０４を通して、シリコン内の所定の深さｄ２ ７０３（たとえばほぼ１０００Å）まで行なう。
Referring to FIG. 7, the resist
図８を参照して、Ｐ型およびＮ型デバイスの活性領域６０６および７０１を、アイソレーション・プロセスたとえばシリコンの局所酸化（ＬＯＣＯＳ）によって、アイソレートする。たとえば、スクリーン酸化膜６０４をフッ酸中で取り除いて、薄いパッド酸化膜８０１（たとえばほぼ１５０Å）を成長させる。次にＳｉ３Ｎ４層８０２を、ウェハ上に堆積させる（ほぼ３０００Å）。リソグラフィ技術によってフィールド酸化膜領域を規定して、ウェハを酸化させる。通常、フィールド酸化膜領域８０３は、厚みが２５００Åであり、エピタキシャル半導体基板６０１内に部分的に凹部である。次に、パッド酸化膜８０１および窒化膜８０２を剥離する。他の典型的な実施形態においては、デバイス活性領域６０６、７０１を、簡単な酸化膜プロセスによってアイソレートする。このことは、米国仮出願第６０／３８１，１６２号明細書（２００２年５月１６日出願）に説明されている。たとえば、スクリーン酸化膜６０４をフッ酸中で取り除いて、次に厚みがほぼ１００Åのアイソレーション酸化膜を成長させる。次に活性領域６０６、７０１、およびフィールド酸化膜領域８０３を、標準的なリソグラフィ技術を用いてパターニングする。この単純な酸化膜プロセスによって形成されるフィールド酸化膜８０３は、半導体基板６０１中に、実質的にソース・ドレイン接合１１０２、１１０３、１２０２、１２０３の深さよりも下方の深さまで凹部となるわけではないことを理解することが重要である。
Referring to FIG. 8, the
図９を参照して、薄いゲート酸化膜９０１（たとえばほぼ１０〜４０Å）を成長させる。他の実施形態においては、高い誘電率（「高いＫ」）を有する材料を、絶縁層９０１として用いる。高いＫの材料の例は、誘電率が二酸化ケイ素のそれよりも高い材料であり、たとえば金属酸化膜たとえばＴｉＯ２が挙げられる。高いＫのゲート絶縁層をショットキ・バリア・デバイスと組み合わせて用いることによって、駆動電流がさらに向上する。このことは、米国特許出願第１０／２１５，４４７号明細書（２００２年８月９日出願）に説明されている。
Referring to FIG. 9, a thin gate oxide film 901 (for example, approximately 10 to 40 mm) is grown. In other embodiments, a material having a high dielectric constant (“high K”) is used for the insulating
ある実施形態においては、ポリシリコン層として厚みがほぼ２０００Åのものを堆積させる。リソグラフィ技術（第１のマスク）を用いてＰＭＯＳ活性領域をマスクして、ＮＭＯＳ活性領域内の露出したポリシリコンに、Ｎ型ドーパントたとえばリンを、イオン注入によって高濃度にドープする。次に、再びリソグラフィ技術（第２のマスク）を用いてＮＭＯＳ活性領域をマスクして、ＰＭＯＳ活性領域内の露出したポリシリコンに、Ｐ型ドーパントたとえばボロンを、イオン注入によって高濃度にドープする。基板をアニールして、チャネル領域およびゲート電極内の注入されたドーパントを電気的に活性化して再分布させる。リソグラフィ技術（第３のマスク）および酸化膜に対する選択性が高いシリコン・エッチングを用いて、Ｎ型９０２およびＰ型９０３ゲート電極をパターニングする。これは、図９に例示するプロセス・ステップ９００として示されている。
In one embodiment, a polysilicon layer having a thickness of approximately 2000 mm is deposited. The PMOS active region is masked using a lithography technique (first mask), and the exposed polysilicon in the NMOS active region is heavily doped with an N-type dopant, such as phosphorus, by ion implantation. Next, the NMOS active region is masked again using the lithography technique (second mask), and the exposed polysilicon in the PMOS active region is doped with a P-type dopant such as boron to a high concentration by ion implantation. The substrate is annealed to electrically activate and redistribute the implanted dopant in the channel region and gate electrode. The N-
他の実施形態においては、ゲート電極の形成を、２マスク・デュアル・イン・シチュ・ドープド・ポリ・プロセスを用いて行なう。これは、米国仮出願第６０／３８１，２４０号明細書明細書（２００２年５月１６日出願）に説明されている。この典型的な実施形態においては、イン・シチュでドープされたＮ型ポリシリコン層として厚みがほぼ５００Åのものを堆積する。リソグラフィ技術（第１のマスク）を用いてＮＭＯＳ活性領域をマスクして、ＰＭＯＳ活性領域内の露出したポリシリコンを部分的にエッチングする。次に第２のエッチングとして、その下のゲート酸化膜９０１に対する選択性が高いものを用いて、ＰＭＯＳ活性領域内の残りのＮ型ドープされたポリシリコンを除去する。次に、イン・シチュでドープされたＰ型ポリシリコン層として厚みがほぼ１５００Åのものを堆積させる。リソグラフィ技術（第２のマスク）および酸化膜に対する選択性が高いシリコン・エッチングを用いて、Ｎ型９０２およびＰ型９０３ゲート電極をパターニングする。これは、図９に例示するプロセス・ステップ９００として示されている。結果として生じる、Ｎ型デバイスの場合のイン・シチュ・ドープされたポリシリコン・ゲート９０２は、Ｐ型デバイスのゲート９０３よりも厚い。基板を随意にアニールして、ドーパントをＮ型９０２およびＰ型９０３ゲート電極全体に、均一に分布させる。
In another embodiment, the gate electrode is formed using a two mask dual in situ doped poly process. This is described in US Provisional Application No. 60 / 381,240 (filed May 16, 2002). In this exemplary embodiment, an in-situ doped N-type polysilicon layer is deposited having a thickness of approximately 500 mm. The NMOS active region is masked using a lithography technique (first mask), and the exposed polysilicon in the PMOS active region is partially etched. Next, as the second etching, the remaining N-type doped polysilicon in the PMOS active region is removed using a material having high selectivity with respect to the
図１０を参照して、次に薄い酸化膜（ほぼ１００Å）を、シリコン・ゲート電極の水平な表面１００２およびサイドウォール１００３上に熱的に成長させる。次に異方性エッチングを用いて、水平な表面１００２上の酸化膜層を除去する（すなわちシリコン１００４を露出させる）一方で、垂直な表面上のサイドウォール酸化膜１００１を保持する。こうして、薄いサイドウォール・スペーサ酸化膜１００１が形成される。これを、図１０に例示されるプロセス・ステップ１０００として示す。他の典型的な実施形態においては、薄いサイドウォール・スペーサ絶縁体１００１が、酸窒化物層または窒化物層を含んでいても良い。酸窒化物層は、酸素および窒素の両方を含む材料である。
Referring to FIG. 10, a thin oxide film (approximately 100 Å) is then thermally grown on the
図１１を参照して、次のステップには、金属シリサイドのソースおよびドレイン電極を形成することが含まれる。ある実施形態においては、ウェハを、適切なマスキング層１１１０を用いてリソグラフィ技術によってパターニングして、Ｎ型デバイス１１０１のＰ型活性領域を露出させる。ある典型的な実施形態においては、マスキング層１１１０はシリサイド排除マスク酸化膜層である。シリサイド排除マスク酸化膜を堆積する。次にフォトレジストを堆積した後、フォトレジストをパターニングして、シリサイド排除マスク酸化膜層１１１０をたとえばバッファード酸化膜エッチングを用いることでエッチングし、そしてフォトレジストを剥離して、Ｎ型活性領域をシリサイド排除マスク酸化膜で覆うことによってシリサイド形成から保護する。選択性の高いウェット・エッチを酸化膜マスク・エッチングにおいて用いることで、サイドウォール・スペーサ酸化膜１００１が実質的に影響を受けないようにすることが、重要である。ウェット・エッチたとえばバッファード酸化膜エッチングは、堆積酸化膜を、熱的に成長させたサイドウォール酸化膜に対するエッチ・レートまたはゲート・サイドウォール絶縁体スペーサの形成用に用いても良い他の典型的な材料に対するエッチ・レートよりも実質的に大きいレートで、優先的にエッチングしなければならない。従来のデバイスのゲート・サイドウォール絶縁体は、ショットキ・バリアＭＯＳデバイスのゲート・サイドウォール絶縁体よりもはるかに厚い。この結果、従来のＭＯＳサイドウォールが、ウェット・ケミカル・エッチ中のダメージの影響を受けにくくなるため、シリサイド排除マスク・ステップを従来のＣＭＯＳプロセスと一体化することが、より簡単になる。
Referring to FIG. 11, the next step involves forming metal silicide source and drain electrodes. In some embodiments, the wafer is patterned by lithographic techniques using an appropriate masking layer 1110 to expose the P-type active region of the N-
Ｎ型デバイス・シリサイドに対して適切な金属（たとえばエルビウム）を堆積して、ウェハ全体に金属層を形成する（ほぼ２００Å）。次にウェハを、特定の時間、特定の温度（たとえば、４５０℃で３０分間）でアニールして、金属がシリコンと直接コンタクトしているすべての場所において化学反応を起こして金属を転化させて、ソース電極における金属シリサイド１１０２に、ドレイン電極における金属シリサイド１１０３に、およびゲート電極における金属シリサイド１１０４にする。露出して部分的にエッチングされるサイドウォール・スペーサ１００１によって、シリサイド形成アニール中にゲート電極が完全に保護されることが重要である。次にウェット・ケミカル・エッチ（たとえばエルビウムの場合はＨＮＯ３またはＨ２ＳＯ４）を用いて、未反応の金属を除去する一方で、金属シリサイドはそのまま残す。これを、図１１に例示するようにプロセス・ステップ１１００として示す。
Deposit an appropriate metal (eg, erbium) for the N-type device silicide to form a metal layer (approximately 200cm) over the entire wafer. The wafer is then annealed for a specific time at a specific temperature (eg, 450 ° C. for 30 minutes) to cause a chemical reaction and convert the metal wherever the metal is in direct contact with silicon,
他の実施形態においては、Ｎ型デバイス・シリサイドに対して適切な金属（たとえばエルビウム）を堆積して（ほぼ１５０Å）、その後、第２の適切な金属（たとえばチタン、約５０Å）を堆積して、２つの金属層を有する層を形成する。次にウェハを特定の時間、特定の温度（たとえば、４５０℃で３０分間）でアニールして、金属がシリコンと直接コンタクトしているすべての場所において化学反応を起こして第１および第２の金属層の両方を転化させて、ソース電極における金属シリサイド１１０２に、ドレイン電極における金属シリサイド１１０３に、およびゲート電極における金属シリサイド１１０４にする。次にウェット・ケミカル・エッチ（過酸化イオウ）を用いて、未反応の金属を除去する一方で、金属シリサイドをそのまま残す。
In other embodiments, a suitable metal (eg, erbium) is deposited (approximately 150 mm) for the N-type device silicide, followed by a second suitable metal (eg, titanium, approximately 50 mm). A layer having two metal layers is formed. The wafer is then annealed for a specific time at a specific temperature (eg, 450 ° C. for 30 minutes) to cause a chemical reaction at all locations where the metal is in direct contact with the silicon, and the first and second metals Both layers are converted into a
第２の金属（たとえばチタン）の選択は、本来の堆積金属層の順序を維持するように行なうことが重要である。たとえば、前述した典型的なプロセスでは、エルビウム・シリサイドの底面は半導体基板とコンタクトしており、エルビウム・シリサイドの上面がチタン・シリサイドとコンタクトしている。第２のシリサイドによって、それ以後のメタライゼーション処理ステップにおけるエッチ・ストップがより頑強になることで製造性が向上し、またソースおよびドレイン電極の正味の抵抗率が減る。また第２のシリサイドは、室温の酸化周囲においてより安定している。以上のことは、米国仮出願第６０／３８１，２３８号明細書（２００２年５月１６日出願）に説明されている。 It is important to select the second metal (eg, titanium) so as to maintain the order of the originally deposited metal layer. For example, in the typical process described above, the bottom surface of erbium silicide is in contact with the semiconductor substrate, and the top surface of erbium silicide is in contact with titanium silicide. The second silicide improves manufacturability by making etch stop more robust in subsequent metallization processing steps and reduces the net resistivity of the source and drain electrodes. Further, the second silicide is more stable around the room temperature oxidation. The above is described in US Provisional Application No. 60 / 381,238 (filed on May 16, 2002).
ソースおよびドレイン・シリサイド作製ステップでは、比較的低い基板温度（たとえば７００℃未満）が必要とされる。これは、従来の不純物ドープされたソース／ドレイン作製プロセスにおいて、はるかに高い温度（たとえば１０００℃超）が必要であることと対照的である。そのため、シリコン・ベースのＣＭＯＳにおける他の非標準的な材料、たとえば高いＫの誘電体、金属ゲート、またはストレインド・シリコンを、本発明のＣＭＯＳ作製プロセスに取り込むことがより簡単にできる。このことは、米国仮出願第６０／３８１，３２０号明細書（２００２年５月１６日出願）に説明されている。 The source and drain silicide fabrication steps require a relatively low substrate temperature (eg, less than 700 ° C.). This is in contrast to the need for much higher temperatures (eg, greater than 1000 ° C.) in conventional impurity-doped source / drain fabrication processes. This makes it easier to incorporate other non-standard materials in silicon-based CMOS, such as high K dielectrics, metal gates, or strained silicon, into the CMOS fabrication process of the present invention. This is explained in US Provisional Application No. 60 / 381,320 (filed May 16, 2002).
図１２を参照して、ウェハを適切なマスキング層を用いてリソグラフィ技術によって再びパターニングして、Ｐ型デバイス１２０１のＮ型活性領域が露出するようにする。ある典型的な実施形態においては、マスキング層はシリサイド排除マスク酸化膜層である。シリサイド排除マスク酸化膜を堆積する。次にフォトレジストを堆積した後、フォトレジストをパターニングして、シリサイド排除マスク酸化膜層をたとえばバッファード酸化膜エッチングを用いることでエッチングし、そしてフォトレジストを剥離して、Ｐ型活性領域およびＮ型デバイス１１０１をシリサイド排除マスク酸化膜で覆うことによってシリサイド形成から保護する。選択性の高いウェット・エッチを酸化膜マスク・エッチングに対して用いることで、ＰＭＯＳデバイス１２０１サイドウォール・スペーサ酸化膜１００１が実質的に影響されないようにすることが、重要である。ウェット・エッチたとえばバッファード酸化膜エッチングは、堆積酸化膜を、熱的に成長させたサイドウォール酸化膜に対するエッチ・レートまたはゲート・サイドウォール絶縁体スペーサを形成するために用いても良い他の典型的な材料に対するエッチ・レートよりも実質的に大きいレートで、優先的にエッチングしなければならない。
Referring to FIG. 12, the wafer is patterned again by lithographic techniques using a suitable masking layer so that the N-type active region of P-
Ｐ型デバイス・シリサイドに対して適切な金属（たとえばプラチナ）を堆積して、ウェハ全体に金属層を形成する（ほぼ２００Å）。次にウェハを、特定の時間、特定の温度（たとえば、４００℃で４５分間）でアニールして、金属がシリコンと直接コンタクトしているすべての場所において化学反応を起こして金属を転化させて、ドレイン電極における金属シリサイド１２０２に、ソース電極における金属シリサイド１２０３に、およびゲート電極における金属シリサイド１２０４にする。露出して部分的にエッチングされるサイドウォール・スペーサ酸化膜１００１によって、シリサイド形成アニール中にゲート電極が完全に保護されることが重要である。次にウェット・ケミカル・エッチ（プラチナの場合は王水）を用いて未反応の金属を除去する一方で、金属シリサイドをそのまま残す。これを、図１２に例示するようにプロセス・ステップ１２００として示す。プロセス・ステップ１１００（図１１に示す）およびプロセス・ステップ１２００（図１２に示す）を参照して説明したプロセスには、ショットキ・バリアＣＭＯＳに対するデュアル・シリサイド排除マスク・プロセスの典型的な実施形態が含まれている。
Deposit an appropriate metal (eg, platinum) for the P-type device silicide to form a metal layer (approximately 200 Å) over the entire wafer. The wafer is then annealed for a specific time at a specific temperature (eg, 400 ° C. for 45 minutes) to cause a chemical reaction and convert the metal wherever the metal is in direct contact with silicon, The
デュアル・シリサイドは、１つのシリサイド排除マスクのみを用いる他の典型的な実施形態によって与えることができる。たとえば、Ｎ型デバイスに対して適切な金属を堆積する。次にシリサイド排除マスキング層を、リソグラフィ技術を用いて形成することによって、Ｐ型デバイスのＮ型活性領域を露出させる。Ｐ型デバイスに対して適切な第２の金属を堆積する。次にウェハを、特定の時間、特定の温度でアニールして、第１の金属がシリコンと直接コンタクトしているすべての場所において化学反応を起こして金属を転化させて、ソース電極における金属シリサイド１１０２に、ドレイン電極における金属シリサイド１１０３に、およびゲート電極における金属シリサイド１１０４にする。さらに、アニール中に第２の金属を第１の金属を通して拡散させることによって、ソース電極における金属シリサイド１２０２、ドレイン電極における金属シリサイド１２０３、およびゲート電極における金属シリサイド１２０４を形成する。
Dual silicide can be provided by other exemplary embodiments using only one silicide exclusion mask. For example, deposit metal suitable for N-type devices. A silicide exclusion masking layer is then formed using lithographic techniques to expose the N-type active region of the P-type device. Deposit a second metal suitable for P-type devices. The wafer is then annealed for a specific time at a specific temperature to cause a chemical reaction to convert the metal wherever the first metal is in direct contact with the silicon to convert the
こうしてショットキ・バリアＮＭＯＳ１１０１およびＰＭＯＳ１２０１デバイスが完成して、図１３に例示するプロセス・ステップ１３００に示すような電気的なコンタクティングに対する準備ができる。図１３に示すようなＣＭＯＳインバータ回路１３００を形成するためには、電気的な導線を加えて、ゲート電極９０２および９０３を接続してＣＭＯＳ回路１３００に対する入力Ｖｇ１３０１を形成し、およびドレイン電極１１０３および１２０２を接続してＣＭＯＳ回路１３００に対する出力Ｖｏ１３０２を形成する。また電気的な導線を加えて、ＮＭＯＳソース電極１１０２をＶｓｓ１３０３に接続し、ＰＭＯＳソース電極１２０２を供給電圧Ｖｄｄ１３０４に接続する。
The
要約すれば、この典型的なショットキ・バリアＣＭＯＳ作製プロセスでは、全体で８つのマスキング・ステップが必要である。 In summary, this typical Schottky barrier CMOS fabrication process requires a total of eight masking steps.
（デバイス／システム）
図１３は、本発明の典型的な実施形態の断面図であり、２つの最終的な相補形ＭＯＳＦＥＴ構造（１３００）によって例示されている。この実施形態では、ソース／ドレイン領域１１０２、１１０３に対してエルビウム・シリサイドを用いて作製されたＮＭＯＳデバイス１１０１、およびソース／ドレイン領域１２０２、１２０３に対してプラチナ・シリサイドを用いて作製されたＰＭＯＳデバイス１２０１が含まれている。ショットキ（またはショットキ様の）バリア（１３１２、１３１３、１３２２、１３２３）が、対応する金属ソース／ドレイン１１０２、１１０３、１２０２、１２０３とシリコン基板６０１との界面に沿って存在している。これらは、固有のポケットまたはハロー注入として機能し、寄生キャパシタンスを伴うことなく機能する。また浅い注入のソース／ドレイン・エクステンションが必要ではなくなる。その理由は、金属ソース／ドレインが本来的に浅くかつ高伝導性であるからである。さらにウェル注入を、ＰＭＯＳおよびＮＭＯＳデバイスにおけるそれぞれＶｄｄおよび接地電源に、オーミック・コンタクトを介して電気的にコンタクトする必要がない。したがってハロー／ポケット注入、ソース／ドレイン・エクステンション注入、およびオーミック・コンタクトを介して電気的にコンタクトされるウェル注入を、同時になくすことによって、製造の複雑さを著しく減らすことが実現される。これらは、従来のアーキテクチャのＭＯＳデバイスに対する主要な利点でもある。
(Device / System)
FIG. 13 is a cross-sectional view of an exemplary embodiment of the present invention, illustrated by two final complementary MOSFET structures (1300). In this embodiment,
金属シリサイド・ソース／ドレイン・エクステンションを、ＮＭＯＳおよびＰＭＯＳのソースおよびドレイン領域（１１０２、１１０３、１２０２、１２０３）に対して用いて、ショットキ・バリアＣＭＯＳデバイスの性能をさらに高めても良い。このことは、米国仮出願第６０／３８１，３２１号明細書、（２００２年１６日出願）に説明されている。 Metal silicide source / drain extensions may be used for NMOS and PMOS source and drain regions (1102, 1103, 1202, 1203) to further enhance the performance of Schottky barrier CMOS devices. This is explained in US Provisional Application No. 60 / 381,321, filed 16th, 2002.
ショットキ・バリアの性質が原子的に急峻であること、およびバリアの大きさが非常に均一で再現可能であることによって、従来のＭＯＳデバイスに固有の２つの統計的な変動源が実質的になくなる。従来のデバイスにおいては、イオン注入を介してのドーパント導入がランダム統計的な性質であるために、注入されたドーパントの位置および大きさが著しく変動している。これは、ハロー／ポケット・ドーパントおよびソース／ドレイン・ドーパントの両方に対して当てはまる。その結果、ある特定の量のランダムな変動が、デバイス・パラメータたとえばチャネル長（Ｌ）、駆動電流、および漏れ電流において生じる。これらの変動があるために、回路設計が難しくなり、また性能仕様を満足しないＩＣによる歩留まり損失のために製造コストの一因となっている。チャネル長が短くなると、シリコン当たりのデバイスの有効体積が小さくなるために、したがって平均化によって統計的な変動を取り除くことができにくくなるために、問題は厳しくなる。 Due to the atomically steep nature of the Schottky barrier and the very uniform and reproducible size of the barrier, the two statistical sources of variation inherent in conventional MOS devices are virtually eliminated. . In conventional devices, the dopant introduction via ion implantation is a random statistical property, so the location and size of the implanted dopants vary significantly. This is true for both halo / pocket dopants and source / drain dopants. As a result, a certain amount of random variation occurs in device parameters such as channel length (L), drive current, and leakage current. These variations make circuit design difficult and contribute to manufacturing costs due to yield loss due to ICs that do not meet performance specifications. As the channel length decreases, the problem becomes more severe because the effective volume of the device per silicon is smaller and therefore it becomes difficult to eliminate statistical variations by averaging.
金属ソース／ドレイン（従来の不純物ドープされたソース／ドレインの代わりとなる）は、自然の、非常に均一で原子的に急峻なショットキ・バリア（１３１２、１３１３、１３２２、１３２３）をシリコン基板６０１に対して有していてその位置および大きさがチャネル長とは無関係である。またこのバリアは本質的にハロー／ポケット注入の役割を果たして（これらの注入を不要にして）いる。これらのために、ソース／ドレインおよびハロー／ポケット注入中の原子のランダムな配置に起因する統計的な変動が本質的になくなっている。このことは、チャネル長が短くなっても依然として正しく、より正しくさえなっている。
The metal source / drain (instead of the conventional impurity-doped source / drain) provides a natural, very uniform and atomically sharp Schottky barrier (1312, 1313, 1322, 1323) to the
金属ソース／ドレインＭＯＳアーキテクチャの他の利益は、寄生のバイポーラ・ゲインが無条件でなくなることである。寄生のバイポーラ・ゲインは、ソース／ドレインおよび基板領域に対して反対のドーピング型を用いることの直接的な結果であり、ラッチ・アップおよび他の有害な影響につながる可能性がある。ソース／ドレイン電極が金属で構成されて、半導体基板とのショットキ・バリア・コンタクトが形成されると、寄生のゲインはなくなる。この結果、金属ソース／ドレイン・アーキテクチャは、（とりわけ）高放射線の環境に対しては、理想的なものとなる。加えて、寄生のバイポーラ・ゲインがなくなることによって、ウェル注入を、ＰＭＯＳおよびＮＭＯＳデバイスにおけるそれぞれＶｄｄおよび接地電源に、オーミック・コンタクトを介して電気的にコンタクトする必要性がなくなり、その結果、処理ステップが減り、コストが下がり、また歩留まりが向上する。ショットキ・バリアＣＭＯＳは寄生のバイポーラ作用の影響を受けやすいわけではないため、パワーＭＯＳＦＥＴデバイスの分野においても用途を見出すことができる。このことは、米国仮出願第６０／３８１，２３７号明細書（２００２年５月１６日出願）においてすでに開示されている。 Another benefit of a metal source / drain MOS architecture is that parasitic bipolar gain is no longer unconditional. Parasitic bipolar gain is a direct result of using opposite doping types for source / drain and substrate regions and can lead to latch-up and other deleterious effects. When the source / drain electrodes are made of metal and a Schottky barrier contact with the semiconductor substrate is formed, the parasitic gain is eliminated. As a result, the metal source / drain architecture is ideal for (among other things) high radiation environments. In addition, the elimination of the parasitic bipolar gain eliminates the need for the well implant to be electrically contacted via ohmic contacts to V dd and ground power supplies in PMOS and NMOS devices, respectively, resulting in processing. Steps are reduced, costs are reduced, and yield is improved. Since Schottky barrier CMOS is not susceptible to parasitic bipolar effects, it can also find application in the field of power MOSFET devices. This has already been disclosed in US Provisional Application No. 60 / 381,237 (filed May 16, 2002).
インジウム７０２およびヒ素６０７の層を、ＮＭＯＳおよびＰＭＯＳデバイスにおけるそれぞれチャネルおよび基板ドーパントとして、用いる。これらのドーパント原子を用いるのは、シリコン格子を通るそれらの拡散速度が比較的小さいからである（リンおよびボロンと比較して。これらは、チャネルおよび基板ドーパントに対する他の考えられる２つの候補である）。この結果、デバイス作製中のサーマル・バジェットを大きくすることができ、したがって完成した製品の特性の統計的な変動を小さくすることができる。チャネルおよび基板ドーパント６０７、７０２を有する領域は、オーミック・コンタクトに電気的に接続されてはいないことを理解することが重要である。
ゲート電極９０２、９０３は、Ｐ型およびＮ型デバイスにおいて、ボロンおよびリン・ドープされたポリシリコン膜から、それぞれ作製される。この場合に、ボロンおよびリンを用いるのは、それらの固溶度が大きいからである（ヒ素およびインジウムと比較して）。
ゲート電極は、１００ｎｍ未満の幅（チャネル長Ｌに対応する）であっても良い。と言うのは、このような状況において、従来のアーキテクチャに対するショットキ・バリア・アーキテクチャの利点が明瞭になるからである。これらには、ポケット注入の必要性がないために処理が簡単になったこと、ならびに歩留まり損失、キャパシタンス、および完成した製品の統計的な変動が、結果として減ったことが含まれる。 The gate electrode may have a width of less than 100 nm (corresponding to the channel length L). This is because, in such a situation, the advantages of the Schottky barrier architecture over the conventional architecture become clear. These include the simplicity of processing due to the absence of the need for pocket injection, and the resulting reduction in yield loss, capacitance, and statistical variation of the finished product.
デバイスは、絶縁層たとえば熱的に成長させた酸化膜（フィールド酸化膜と言われる）８０３によって、互いに分離される。フィールド酸化膜は、チャネルおよび基板ドーパントとともに作用して、デバイスを互いに電気的にアイソレートする。このフィールド酸化膜８０３を、従来のプロセスたとえばＬＯＣＯＳによって設けて、部分的に凹部であるフィールド酸化膜８０３を形成しても良いし、またはより簡単なデバイス・アイソレーション・プロセス、たとえば単純な薄い、凹部ではない酸化膜または浅い酸化膜によって設けても良い。この場合、浅いフィールド酸化膜（しばしば、酸化膜ウィンドウと言われる）は基板中を、実質的にソース・ドレイン接合よりも下方の深さまでは延びない。浅いフィールド酸化膜ウィンドウを用いることによって、さらに処理ステップが減り、コストが減り、および歩留まりが向上する。
The devices are separated from each other by an insulating layer, such as a thermally grown oxide film (referred to as field oxide film) 803. The field oxide works with the channel and substrate dopants to electrically isolate the devices from each other. This
図１４を参照して、フィールド酸化膜１４０３は、エピタキシャル半導体基板６０１中に実質的に凹部ではない単純な薄い酸化膜である。この典型的な実施形態においては、オーミック・コンタクトに電気的にコンタクトされていない随意のウェル注入１４０５、１４０６を用いて、ＰＭＯＳおよびＮＭＯＳデバイスを、それぞれアイソレートしても良い。インバータ回路中のＰＭＯＳまたはＮＭＯＳデバイスに対して、オーミック・コンタクトに電気的に接続されるウェル注入が必要でないことは、注意すべき重要なことである。随意のウェル注入を用いる場合には、さらなるヒ素注入ステップを、図６に例示するプロセス・ステップ６００の間に行なって、ヒ素ウェル１４０５を形成し、およびさらなるインジウム注入ステップを、図７に例示するプロセス・ステップ７００の間に行なって、インジウム・ウェル１４０６を形成する。ウェル注入１４０５、１４０６は、オーミック・コンタクトに電気的にコンタクトされている必要はない。
Referring to FIG. 14,
図１５は、本発明の好ましい典型的な実施形態の平面図であり、ショットキ・バリアＣＭＯＳインバーティング回路ならびにその典型的な動作およびバイアシング条件によって例示されている。ＰＭＯＳデバイス１５０２のソース１５０１は、正の供給電圧Ｖｄｄ１５０３に接続され、一方で、ＮＭＯＳデバイス１５０５のソース１５０４はＶｓｓ１５０６（通常は接地）に接続されている。ゲート・コンタクト１５０７および１５０８は、共通の入力電気接続部Ｖｇ１５０９を共有し、ドレイン・コンタクト１５１０および１５１１は、共通の出力電気接続部Ｖｏ１５１２を共有している。ＰＭＯＳデバイス１５０２およびＮＭＯＳデバイス１５０５は、デバイス・アイソレーション用の単純な薄い酸化膜を用いるときには、随意のウェル注入１５２０、１５２１を有する。ウェル注入１５２０、１５２１は、オーミック・コンタクトに電気的に接続されてはいない。この典型的なバイアシング条件の組において、２つのデバイス１５０２および１５０５の共通のドレイン接続部における出力電圧Ｖｏ１５１２は、ゲートにおける入力電圧Ｖｇ１５０９によって決まる。Ｖｇ１５０９が高いときには（通常はＶｄｄ１５０３）、Ｎ型デバイス１５０５は「ＯＮ」であり、Ｐ型デバイス１５０２は「ＯＦＦ」である。すなわち、Ｎ型デバイス１５０５のチャネル領域は導通している一方で、Ｐ型デバイス１５０２のチャネル領域は導通していない。その結果、出力電圧Ｖｏ１５１２は、低い値Ｖｓｓ１５０６に変化する。Ｖｇ１５０９が低いときには（通常はＶｓｓ１５０６）、逆のことが起こる。このとき、Ｎ型デバイス１５０５は「ＯＦＦ」であり、Ｐ型デバイス１５０２は「ＯＮ」であり、そして出力電圧Ｖｏ１５１２は、Ｐ型ソースの値またはＶｄｄ１５０３に変化する。こうして、インバーティング機能が効果的に得られる。ショットキ・バリアＣＭＯＳ回路の動作温度を下げて、パワーおよびスピード性能をさらに高めても良い。このことは、米国仮出願第６０／３８８，６５９号明細書（２００２年５月１６日出願）に説明されている。
FIG. 15 is a plan view of a preferred exemplary embodiment of the present invention, illustrated by a Schottky barrier CMOS inverting circuit and its typical operation and biasing conditions. The
前述のＣＭＯＳインバータ回路は、相補形ショットキ・バリアＰＭＯＳおよびＮＭＯＳトランジスタを用いる１つの典型的な方法に過ぎず、本発明の趣旨および範囲から逸脱することなく、ＰＭＯＳおよび／またはＮＭＯＳトランジスタを集積回路内で組み合わせる多くの変形が存在することを、当業者であれば理解するであろう。 The CMOS inverter circuit described above is only one exemplary method using complementary Schottky barrier PMOS and NMOS transistors, and allows PMOS and / or NMOS transistors to be integrated within an integrated circuit without departing from the spirit and scope of the present invention. Those skilled in the art will appreciate that there are many variations to combine with.
前述の説明には、多くの詳細が含まれているが、これらを本発明の範囲に対する限定と解釈してはならず、むしろ本発明の１つの好ましい実施形態を例示したものと解釈すべきである。当業者であれば、多くの他の変形が考えられることを理解するであろう。たとえば、ソース／ドレイン金属に対して多くの候補が考えられる。金属とシリコン基板との間に薄い酸化膜層を挿入することも有利であると考えられる。シリコン基板それ自体の代わりに、任意の数の他の半導体または基板形式たとえばＳＯＩを用いても良い。加えて、層または要素間の境界に常に、勾配を緩くするかまたは他の材料または界面媒介物を挿入して、性能を向上させても良い。本発明は、本明細書で開示されるかまたは参照により取り入れられた資料中に開示される特徴を様々に置換したもののいずれかを含むＣＭＯＳデバイスを網羅するように、また本明細書で開示されるかまたは参照により取り入れられた資料中に開示される作製技術を任意に置換したものを含むＣＭＯＳ作製プロセスを網羅するように、意図されている。 The foregoing description includes many details, which should not be construed as limiting the scope of the invention, but rather as exemplifying one preferred embodiment of the invention. is there. One skilled in the art will appreciate that many other variations are possible. For example, many candidates are conceivable for the source / drain metal. It may also be advantageous to insert a thin oxide layer between the metal and the silicon substrate. Any number of other semiconductor or substrate types such as SOI may be used in place of the silicon substrate itself. In addition, a gradient may always be relaxed or other materials or interface mediators may be inserted at the boundaries between layers or elements to improve performance. The present invention is also disclosed herein to cover CMOS devices that include any of the various permutations of features disclosed in the material disclosed herein or incorporated by reference. It is intended to cover CMOS fabrication processes that include any substitution of fabrication techniques disclosed in materials that are either incorporated by reference or incorporated by reference.
本発明を好ましい実施形態を参照して説明してきたが、当業者であれば、本発明の趣旨および範囲から逸脱することなく、形態および詳細において変形を加えても良いことを理解するであろう。 Although the present invention has been described with reference to preferred embodiments, workers skilled in the art will recognize that changes may be made in form and detail without departing from the spirit and scope of the invention. .
Claims (26)
Ｎ型チャネル・ドーパントを有する少なくとも１つのショットキ・バリアＰＭＯＳデバイスと、を含み、
Ｐ型およびＮ型チャネル・ドーパントの少なくとも一方が、オーミック・コンタクトを介して電気的にコンタクトされてはいない半導体基板上のＣＭＯＳデバイス。 At least one Schottky barrier NMOS device having a P-type channel dopant;
At least one Schottky barrier PMOS device having an N-type channel dopant;
A CMOS device on a semiconductor substrate in which at least one of P-type and N-type channel dopants is not electrically contacted through an ohmic contact.
少なくとも１つのショットキ・バリアＰＭＯＳ活性領域内に配置される少なくとも１つのショットキ・バリアＰＭＯＳデバイスと、
ショットキ・バリアＮＭＯＳ活性領域およびショットキ・バリアＰＭＯＳ活性領域の少なくとも一方内の少なくとも１つのウェル注入であって、オーミック・コンタクトを介して電気的にコンタクトされてはいないウェル注入と、を含む半導体基板上のＣＭＯＳデバイス。 At least one Schottky barrier NMOS device disposed in the at least one Schottky barrier NMOS active region;
At least one Schottky barrier PMOS device disposed in the at least one Schottky barrier PMOS active region;
A semiconductor substrate comprising: a well implant in at least one of at least one of a Schottky barrier NMOS active region and a Schottky barrier PMOS active region, wherein the well implant is not electrically contacted through an ohmic contact; CMOS devices.
少なくとも１つのショットキ・バリアＰＭＯＳデバイスと、
デバイスを電気的にアイソレートするための手段であって、半導体基板内に凹部ではない手段と、を含む半導体基板上のＣＭＯＳデバイス。 At least one Schottky barrier NMOS device;
At least one Schottky barrier PMOS device;
A CMOS device on a semiconductor substrate, comprising: means for electrically isolating the device, wherein the means is not a recess in the semiconductor substrate.
少なくとも１つのショットキ・バリアＰＭＯＳデバイスを有する少なくとも１つのショットキ・バリアＰＭＯＳ活性領域と、
ショットキ・バリアＮＭＯＳ活性領域およびショットキ・バリアＰＭＯＳ活性領域に対するアイソレーションをもたらす少なくとも１つのフィールド領域であって、半導体基板内に凹部ではない電気的絶縁体層を含むフィールド領域と、を含む半導体基板上のＣＭＯＳデバイス。 At least one Schottky barrier NMOS active region having at least one Schottky barrier NMOS device;
At least one Schottky barrier PMOS active region having at least one Schottky barrier PMOS device;
On a semiconductor substrate, including at least one field region that provides isolation to a Schottky barrier NMOS active region and a Schottky barrier PMOS active region, the field region including an electrical insulator layer that is not a recess in the semiconductor substrate CMOS devices.
少なくとも１つのショットキ・バリアＮＭＯＳ活性領域を設けるステップと、
少なくとも１つのショットキ・バリアＰＭＯＳ活性領域を設けるステップと、
第１のタイプの金属を、少なくとも１つのショットキ・バリアＮＭＯＳ活性領域の少なくとも一部の領域内に形成する一方で、第１のタイプの金属が半導体基板の他の領域内に形成されないようにするステップと、
第２のタイプの金属を、少なくとも１つのショットキ・バリアＰＭＯＳ活性領域の少なくとも一部の領域内に形成する一方で、第２のタイプの金属が半導体基板の他の領域に形成されないようにするステップと、を含む方法。 A method of manufacturing a CMOS device on a semiconductor substrate,
Providing at least one Schottky barrier NMOS active region;
Providing at least one Schottky barrier PMOS active region;
A first type of metal is formed in at least a portion of at least one Schottky barrier NMOS active region, while preventing the first type of metal from being formed in other regions of the semiconductor substrate. Steps,
Forming a second type of metal in at least a portion of the at least one Schottky barrier PMOS active region while preventing the second type of metal from being formed in other regions of the semiconductor substrate. And a method comprising:
少なくとも１つのゲート電極および露出した半導体基板の領域を含む少なくとも１つのショットキ・バリアＮＭＯＳ活性領域を設けるステップと、
少なくとも１つのゲート電極および露出した半導体基板の領域を含む少なくとも１つのショットキ・バリアＰＭＯＳ活性領域を設けるステップと、
ショットキ・バリアＰＭＯＳ活性領域内の露出した半導体基板の領域内に第１のタイプの金属が形成されないようにする一方で、ショットキ・バリアＮＭＯＳ活性領域の露出した半導体基板の領域を露出させてこの領域内に第１のタイプの金属が形成されるようにするための第１の排除マスク層を設けるステップと、
ショットキ・バリアＮＭＯＳ活性領域内の露出した半導体基板の領域内に第２のタイプの金属が形成されないようにする一方で、ショットキ・バリアＰＭＯＳ活性領域の露出した半導体基板の領域を露出させてこの領域内に第２のタイプの金属が形成されるようにするための第２の排除マスク層を設けるステップと、を含む方法。 A method for fabricating a CMOS device on a semiconductor substrate using a dual exclusion mask process comprising:
Providing at least one Schottky barrier NMOS active region comprising at least one gate electrode and an exposed semiconductor substrate region;
Providing at least one Schottky barrier PMOS active region comprising at least one gate electrode and an exposed semiconductor substrate region;
The first type metal is prevented from being formed in the exposed semiconductor substrate region in the Schottky barrier PMOS active region, while the exposed semiconductor substrate region in the Schottky barrier NMOS active region is exposed to this region. Providing a first exclusion mask layer for allowing a first type of metal to be formed therein;
The second type metal is not formed in the exposed semiconductor substrate region in the Schottky barrier NMOS active region, while the exposed semiconductor substrate region in the Schottky barrier PMOS active region is exposed to this region. Providing a second exclusion mask layer for allowing a second type of metal to be formed therein.
ショットキ・バリアＰＭＯＳ活性領域に対する第１の排除マスク層を、第１の排除マスク層のエッチ・レートがサイドウォール・スペーサのエッチ・レートよりも大きいエッチングを用いてパターニングして、ショットキ・バリアＮＭＯＳ活性領域内の半導体基板を露出させるステップであって、ショットキ・バリアＮＭＯＳ活性領域は、露出した半導体基板の少なくとも一部の領域が、露出したゲート電極に近接している、ステップと、
ショットキまたはショットキ様のコンタクトをショットキ・バリアＮＭＯＳ活性領域の露出した半導体基板領域内に、部分的に、露出した半導体基板と反応する金属層を設けることによって、設けるステップであって、サイドウォール・スペーサは、ゲート電極サイドウォールと金属層との間の化学反応に対する連続的なバリアをもたらす、ステップと、
ショットキ・バリアＮＭＯＳ活性領域に対する第２の排除マスク層を、第２の排除マスク層のエッチ・レートがサイドウォール・スペーサのエッチ・レートよりも大きいエッチングを用いてパターニングして、ショットキ・バリアＰＭＯＳ活性領域内の半導体基板を露出させるステップであって、ショットキ・バリアＰＭＯＳ活性領域は、露出した半導体基板の少なくとも一部の領域が、露出したゲート電極に近接している、ステップと、
ショットキまたはショットキ様のコンタクトをショットキ・バリアＰＭＯＳ活性領域の露出した半導体基板領域内に、部分的に、露出した半導体基板と反応するショットキ金属層を設けることによって、設けるステップであって、サイドウォール・スペーサは、ゲート電極サイドウォールと金属層との間の化学反応に対する連続的なバリアをもたらす、ステップと、を含む請求項６に記載の方法。 The gate electrodes in the Schottky barrier NMOS and PMOS active regions have electrically insulating sidewall spacers, the method further comprising:
Patterning the first exclusion mask layer for the Schottky barrier PMOS active region using an etch in which the etch rate of the first exclusion mask layer is greater than the etch rate of the sidewall spacers to provide Schottky barrier NMOS activity Exposing the semiconductor substrate in the region, wherein the Schottky barrier NMOS active region is such that at least a portion of the exposed semiconductor substrate is adjacent to the exposed gate electrode; and
Providing a Schottky or Schottky-like contact in the exposed semiconductor substrate region of the Schottky barrier NMOS active region, by partially providing a metal layer that reacts with the exposed semiconductor substrate, the sidewall spacer Providing a continuous barrier to the chemical reaction between the gate electrode sidewall and the metal layer; and
Patterning the second exclusion mask layer for the Schottky barrier NMOS active region using an etch in which the etch rate of the second exclusion mask layer is greater than the etch rate of the sidewall spacers to provide Schottky barrier PMOS activity Exposing the semiconductor substrate in the region, wherein the Schottky barrier PMOS active region is such that at least a portion of the exposed semiconductor substrate is adjacent to the exposed gate electrode; and
Providing a Schottky or Schottky-like contact in the exposed semiconductor substrate region of the Schottky barrier PMOS active region by providing a Schottky metal layer partially reacting with the exposed semiconductor substrate, comprising: The method of claim 6, wherein the spacer provides a continuous barrier to chemical reaction between the gate electrode sidewall and the metal layer.
少なくとも１つのゲート電極を、半導体基板の少なくとも１つのショットキ・バリアＮ型活性領域内に設けるステップであって、ゲート電極は電気絶縁性のサイドウォール・スペーサを有するステップと、
少なくとも１つのゲート電極を、半導体基板の少なくとも１つのショットキ・バリアＰ型活性領域内に設けるステップであって、ゲート電極は電気絶縁性のサイドウォール・スペーサを有するステップと、
ショットキ・バリアＰ型活性領域に対する第１の排除マスク層を設け、排除マスク層を、排除マスク層のエッチ・レートがサイドウォール・スペーサのエッチ・レートよりも大きいエッチングを用いてパターニングして、ショットキ・バリアＮ型活性領域内の半導体基板の少なくとも一部を露出させるステップと、
ショットキまたはショットキ様のコンタクトをショットキ・バリアＮ型活性領域の露出した半導体基板内に、露出した半導体基板と反応する薄い金属層を設けることによって、設けるステップであって、露出したサイドウォール・スペーサは、ゲート電極と薄い金属層との間の化学反応に対する連続的なバリアをもたらすステップと、
ショットキ・バリアＮ型活性領域に対する第２の排除マスク層を設け、排除マスク層を、排除マスク層のエッチ・レートがサイドウォール・スペーサのエッチ・レートよりも大きいエッチングを用いてパターニングして、ショットキ・バリアＰ型活性領域の少なくとも一部における半導体基板を露出させるステップと、
ショットキまたはショットキ様のコンタクトをショットキ・バリアＰ型活性領域の露出した半導体基板内に、露出した半導体基板と反応するショットキ・コンタクト材料を設けることによって、設けるステップであって、露出したサイドウォール・スペーサは、ゲート電極とショットキ・コンタクト材料との間の化学反応に対する連続的なバリアをもたらすステップと、を含む方法。 A method for fabricating a CMOS device on a semiconductor substrate using a dual exclusion mask process comprising:
Providing at least one gate electrode in at least one Schottky barrier N-type active region of the semiconductor substrate, the gate electrode having electrically insulating sidewall spacers;
Providing at least one gate electrode in at least one Schottky barrier P-type active region of the semiconductor substrate, the gate electrode having electrically insulating sidewall spacers;
A first exclusion mask layer is provided for the Schottky barrier P-type active region, and the exclusion mask layer is patterned using an etching in which the etching rate of the exclusion mask layer is larger than the etching rate of the sidewall spacer. Exposing at least a portion of the semiconductor substrate in the barrier N-type active region;
Providing a Schottky or Schottky-like contact in the exposed semiconductor substrate of the Schottky barrier N-type active region by providing a thin metal layer that reacts with the exposed semiconductor substrate, wherein the exposed sidewall spacer is Providing a continuous barrier to chemical reaction between the gate electrode and the thin metal layer;
A second exclusion mask layer is provided for the Schottky barrier N-type active region, and the exclusion mask layer is patterned using an etching in which the etching rate of the exclusion mask layer is larger than the etching rate of the side wall spacers. Exposing the semiconductor substrate in at least a portion of the barrier P-type active region;
Providing a Schottky or Schottky-like contact in the exposed semiconductor substrate of the Schottky barrier P-type active region by providing a Schottky contact material that reacts with the exposed semiconductor substrate, the exposed sidewall spacer Providing a continuous barrier to chemical reaction between the gate electrode and the Schottky contact material.
半導体基板上の電気絶縁層を含むゲート絶縁体を設けるステップと、
導電膜を絶縁層上に堆積するステップと、
導電膜をパターニングおよびエッチングしてゲート電極を形成するステップと、
少なくとも１つの薄い絶縁層をゲート電極の少なくとも１つのサイドウォール上に設けることによって、電気絶縁性サイドウォール・スペーサを形成するステップと、を含む請求項８に記載の方法。 Providing the gate electrode comprises:
Providing a gate insulator including an electrically insulating layer on a semiconductor substrate;
Depositing a conductive film on the insulating layer;
Patterning and etching the conductive film to form a gate electrode;
Forming an electrically insulating sidewall spacer by providing at least one thin insulating layer on at least one sidewall of the gate electrode.
少なくとも１つのショットキ・バリアＮＭＯＳデバイスと、
少なくとも１つのショットキ・バリアＰＭＯＳデバイスとを含み、
ＮＭＯＳおよびＰＭＯＳデバイスが電気的に接続されるＣＭＯＳデバイス。 A CMOS device having Schottky barrier source and drain electrodes, comprising:
At least one Schottky barrier NMOS device;
Including at least one Schottky barrier PMOS device;
A CMOS device in which NMOS and PMOS devices are electrically connected.
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