JP2006510917A - マイクロマシニング構成素子およびその製造法 - Google Patents

Abstract

基板（１）上には、互いに隣接して成長する単結晶シリコンと多結晶シリコンとを備えたエピタキシ層（３，５）が析出されている。この場合、エッチングにより、１つの領域（５，６）が、特に圧力センサのための鉛直方向で変位可能な多結晶ダイヤフラムとして露出させられる。ダイヤフラムの両側での多結晶・単結晶移行領域は、それぞれ１つの傾斜したプロフィールを有しており、単結晶のシリコンが、オーバーハング（６）として多結晶シリコンの上側でダイヤフラム領域（５，６）内へと延びている。オーバーハング（６）にはピエゾエレメント（１０）が埋め込まれている。

Description

本発明は、マイクロマシニング構成素子、特に圧力センサであって、シリコン基板から成っていて、該シリコン基板上には析出されたエピタキシ層が設けられており、該エピタキシ層が互いに隣接して成長する単結晶シリコンと多結晶シリコンとを有しおり、この場合、エッチングプロセスにより、エピタキシ層の一領域が鉛直方向で変位可能なダイヤフラムとして製作されており、エピタキシ層は、ほぼダイヤフラム領域に相応する領域で多結晶シリコンから成っており、該多結晶シリコンは、ダイヤフラムの両側で単結晶シリコンに移行しており、これにより移行領域が形成される形式のものに関する。

このような構成素子およびその製造法は既に、ドイツ連邦共和国特許出願公開第４３１８４６６号明細書により公知である。この明細書では製造するために、酸化シリコン層を犠牲層としてシリコン基板に設け、次いでエピタキシ層を設けることが提案されている。この場合、犠牲層の上側には多結晶が、犠牲層の側方では基板上に単結晶が成長する。

このようなエピタキシダイヤフラム構造は任意のマイクロマシニング構成素子において使用可能であるが、本発明ならびにその根底を成す課題は、ピエゾ抵抗型の抵抗エレメントを備えた、シリコン表面マイクロマシニングの技術において製造可能なマイクロマシニング圧力センサに関して説明される。

ピエゾ抵抗型の抵抗エレメントがシリコンダイヤフラム上に配置されていて、これにより電気的な抵抗がダイヤフラムの変形に基づき変化するマイクロマシニング圧力センサが公知である。しかしながらピエゾ抵抗型の測定値ピックアップは、例えば容量型の測定原理に基づくマイクロマシニング圧力センサとは異なり、ノイズの少ない測定のために、抵抗エレメントを単結晶シリコンに組み込むことが主要な前提となっている。

この前提は、ダイヤフラムが多結晶シリコンから成る上位概念の形式の構成素子とはこれまでは相容れないものであった。

ドイツ連邦共和国特許出願公開第１９５２６６９１号明細書により、多結晶シリコンと単結晶シリコンの同時的なエピタキシ析出によるセンサの製造法に関連して、エピタキシ層の成長が、犠牲層を有するシリコン基板上で、多結晶領域が傾斜したプロフィールをもって犠牲層の両側へさらに僅かに、即ちダイヤフラム領域を越えるように行われることが公知である。この点を考慮するとそもそも、エピタキシダイヤフラムをピエゾ抵抗型の評価には使用できないようである。

本発明の課題は、冒頭で述べた形式のマイクロマシニング構成素子を、この構成素子がピエゾ抵抗による評価に使用できるように改良し、相応の製造法を提供することにある。

この課題を解決するために本発明の構成では、多結晶シリコンから単結晶シリコンへの移行領域がそれぞれ１つの傾斜プロフィールを有していて、このプロフィールは単結晶シリコンがオーバーハングとして多結晶シリコンの上方でダイヤフラム領域内へと延びるようになっているようにした。

請求項２以下には、請求項１の構成素子の有利な構成が記載されている。

本発明の根底を成す概念は、エピタキシ層の成長を、これまでのものとは逆に、単結晶の側方シリコン領域に対して犠牲層の領域が低くなっているようなトポグラフィのベース上で行うことにある。これにより単結晶として成長したシリコンが、犠牲層上で成長した多結晶シリコンを、ダイヤフラム領域の周辺に位置する移行領域でオーバーハングとして横方向に越えるように成長する。従って体積に関しては、これまで通りエピタキシャル成長された多結晶シリコンから成るダイヤフラムは、周辺に突入するオーバーハングに基づき有利にはダイヤフラムの上面から接近できる単結晶の部分領域、オーバーハングを有している。

従って本発明の有利な別の構成では、構成素子をセンサとして形成することができ、ダイヤフラムの変位の評価のための手段を設けることができる。この場合、ダイヤフラム上面における変位を測定するための少なくとも１つの測定エレメントは、単結晶オーバーハングの領域に配置されている。

これによりダイヤフラム上もしくはダイヤフラム内における測定エレメントの形成はもはや多結晶シリコンに限定されない。特に有利な構成によれば、センサが圧力センサとして形成されていて、ダイヤフラムの変形の評価がピエゾ抵抗により行われる。この場合、少なくとも１つのピエゾ抵抗型の抵抗エレメントが単結晶オーバーハングの領域に埋め込まれている。

本発明によりさらに、エピタキシ層の単結晶のシリコンに、有利にはダイヤフラム領域の外側で単数又は複数の電子的な回路エレメント及び／又は配線エレメントを組み込むことができる。

本発明によるマイクロマシニング構成素子を製造するための方法によれば、
有利には酸化ケイ素から成る犠牲層をシリコン基板に析出し、後にダイヤフラム領域となる領域に相応して構造化し、
１つのエピタキシ装置において、犠牲層の両側で単結晶のシリコンを選択的にシリコン基板上に成長させ、この単結晶の側方領域を、犠牲層の厚さよりも高い高さまで成長させ、
次いで、シリコンから成るエピタキシ層を析出し、このエピタキシ層を、犠牲層の上方では多結晶に成長させ、単結晶に成長された側方領域の上方では単結晶に成長させ、
形成された単結晶のシリコンを、側方領域から傾斜させてオーバーハングを成すように、下方に位置する後のダイヤフラム領域から成る多結晶シリコンの上方で成長させ、
シリコンダイヤフラム領域を露出させるために、エピタキシ層の下側の犠牲層をエッチングプロセスによって取り除くようにした。

この２段階のエピタキシプロセスの第１のステップにより上述したような逆のトポグラフィが得られ、このトポグラフィは第２のエピタキシステップで所望の単結晶オーバーハングを形成する。

この方法の特に有利な形式では、エピタキシ層の製造前に犠牲層に多結晶スタート層を設け、単結晶の側方領域を、犠牲層の厚さと多結晶スタート層の厚さとの合計の厚さよりも高い高さまで選択的に成長させる。

この構成は、多結晶スタート層をシリコン基板上に析出し、次いで単結晶側方領域上の多結晶スタート層をＣＭＰステップによって再び取り除くことにより特に簡単に実現される。

プロセス技術的に、別の有利な方法によれば、個別に設けるべき多結晶スタート層を有さないエピタキシ層を、選択的な設定（selektiven Regime）から選択的でない設定（nichtselektiven Regime）への方法パラメータの変更によってのみ、または選択的でない設定において可能な現場における多結晶スタート層の形成により形成すると有利である。

請求項５の従属請求項には、請求項５の有利な構成が記載されている。

本発明の方法は有利には、純粋に表面マイクロマシニングのプロセスステップにより実現することができる。２つのマスクしか必要ではない。プロセスの開始時に犠牲層の構造化のためのものと、後に、ダイヤフラムを露出させるために必要なエッチング開口の製造のためのものである。マイクロマシニング構造体の予め実行した製造により、この方法は難なく、通常のバックエンドＣＭＯＳプロセスに組み合わされる。マイクロマシニングプロセスとＣＭＯＳプロセスとの独立性により、特別なＣＭＯＳプロセスにおける不都合な結合が防止される。ダイヤフラムの厚さは正確に制御可能であって調節可能である。エピタキシ装置は別の圧力範囲で使用することができる。

次に図面につき本発明の実施例を詳しく説明する。図１〜図７の断面図には、本発明による構成素子が種々異なる製造段階で示されている。

図１にはシリコン基板１が示されていて、このシリコン基板１上には、例えば二酸化ケイ素から成る犠牲層２が公知の方法で析出され構造化されている。

図２には、付加的な単結晶の側方領域３が示されている。この側方領域３は犠牲層２の両側に選択的なエピタキシにより、即ち基板１の上面で成長させられている。選択的なエピタキシは公知の方法であって、犠牲層２上ではシリコンは成長しない。図２に略示したように、犠牲層２上に側方領域３がカラー状に幾分張り出すことは、側方領域３が犠牲層２の厚さに達すると、さらに成長する側方領域３において横方向にシリコンが成長することにより得られる。このようなカラー状の張り出し部は、図４に示したような傾斜したプロフィールを有するエピタキシ成長の要因とはならず、傾斜したプロフィールとは別の成立メカニズムに関する。これとは別に、別の理由から所望されるならば、カラー状の張り出し部の大きさを、比較的広い範囲でプロセスパラメータによって調節することができる。

図２の主な工程は、図１のトポグラフィの反転である。側方領域３の高さは、犠牲層２の厚さよりも大きいので、犠牲層２は単結晶側方領域３よりも低い位置（「窪み」）に位置する。図２に示したように、有利にはＬＰＣＶＤによって析出される多結晶のスタート層４が、犠牲層２と側方領域３の上側に形成されたとしても、このトポグラフィは維持される。即ち側方領域３の高さは、このような場合であっても、ダイヤフラム領域５，６における高い犠牲層２と多結晶スタート層４との合計厚さよりも。

図３には、単結晶側方領域３の上側に位置する多結晶スタート層４の領域を取り除いた後の工程段階を示している。このスタート層４は有利にはＣＭＰ（chemical mechanical polishing）プロセスによって取り除かれる。

従って多結晶スタート層４の構造化は、図３に示したように有利には自動センタリング法によって行われる。しかしながら、多結晶スタート層４は付加的なマスクによって構造化することもできる。この場合、スタート層４の多結晶領域を、犠牲層２の上方で保護層（図示せず）によって保護することができる。この場合、酸化又はニトリド保護層を設け、フォトリソグラフィステップと、それに続く側方領域３および犠牲層２の縁部領域における細い外側の縁部上でのエッチングにより取り除く。その後、多結晶スタート層４は選択的に側方領域３の上方でエッチングにより取り除かれる。（場合によっては、ＣＭＰステップ以前にも使用される）保護層自体は、その後再び取り除かれる。

図４には次の工程段階が示されている。この工程段階後には、シリコンが現場でエピタキシ成長する。シリコンは側方領域３では（依然として）単結晶であるが、多結晶スタート層４の上方では多結晶の領域５として成長する。この場合、単結晶側方領域３および多結晶領域５の成長は同時に行われ、互いにほぼ隣接して、似たような成長率で行われる。側方領域３の比較的高いレベルから単結晶シリコンは横方向と鉛直方向に成長し、多結晶スタート層４が低く位置していることに基づき単結晶領域３が多結晶領域５上に横方向で成長する。これにより各側にオーバーハング６が形成される。即ち、単結晶の部分領域が、後のダイヤフラム領域５，６の周辺に形成される。単結晶シリコンと多結晶シリコンとの間の移行領域は即ち、エピタキシダイヤフラムを有する公知の構成素子のようにではなく、殆どダイヤフラム領域５，６に組み込まれて側方領域３に配置されている。

「窪み」の高さは、オーバーハング６の幅「Ｂ」（図４参照）を決定する。段部が例えば４μｍの高さの場合、オーバーハング６は、エピタキシ層３，５の厚さが１２μｍまでならば約１０μｍである。

図５には、扁平な表面を得るための別のＣＭＰステップの実施後の方法段階が示されていて、例えば５×５μｍの横断面を有するエッチング開口７を形成した後、これらの開口７の間にまず最初にダイヤフラム領域５，６の部分部材８が形成される。

図６には、例えばＨＦ蒸気またはＸｅＦ_２による犠牲層エッチングプロセスによりダイヤフラム５，６を鉛直方向で露出させる工程段階が示されている（多結晶シリコンまたはＳｉＧｅから成る犠牲層のエッチングには前もって、薄い不動態層、例えば酸素またはニトリドを析出させなければならず、その後これをエッチング開口７から再び取り除かなければならない）。今や犠牲層２の代わりに、ダイヤフラム５，６の下には中空室が存在している。

図６からわかるように、扁平性を維持するために、有利には単結晶および多結晶のエピタキシシリコン成長によりエッチング開口７のレフィル９も設けられる。しかしながら、扁平化された酸化層の取付けも可能である。

次いで図７に示したように、ピエゾ抵抗型の抵抗エレメント１０を難なく、単結晶のオーバーハング６に埋め込むことができる。その後、同様に単結晶のシリコンで、しかしながら典型的にはダイヤフラム５，６の外側でＣＭＯＳ回路構造体１１の製造が行われる。

単結晶側方領域３を形成するための前述したＳｉエピタキシは、シリコン基板１の表面に塩素を公知の方法で厳密に選択的な設定で供給することにより行われる。エピタキシプロセスの選択性を調節するための塩素の供給は有利にはＨＣＬガスの供給により行われる。選択的なプロセスでは、エピタキシャルシリコンは、シリコン上でだけ再生可能に成長させられ、即ち露出された（酸化）犠牲層２上では成長しないことに注目されたい。エピタキシ層３，５の形成の際にこのことを保証するために上述したように、有利には多結晶のスタート層４が個別に犠牲層２の上に形成される。

これとは別の方法で、選択的な設定後に、即ち単結晶の側方領域３の製造後に、塩素供給の減少により、選択的でない設定が調節される。この選択的でない設定では、エピタキシ層３，５が犠牲層２の上方でも成長する。

このことは一般的に、単結晶領域３においても多結晶領域５においてもエピタキシ層における品質の悪化につながるので、この場合、特に有利な方法では、選択されていない設定への変換が、犠牲層２の多結晶の核の発生により多結晶スタート層４がその場で製造されるまで行われ、エピタキシ層３，５のさらなる形成は、選択的な設定へ新たに切り替えた後に行われる。これにより多結晶シリコンが、その場の多結晶スタート層４の上方で、単結晶シリコンが側方領域の上方で互いに隣接して１つのプロセスステップで成長される。

本発明は有利な実施例に基づき前述のように説明されたが、これに制限されるものではなく、多様に変更可能である。

例えば、特に別の回路構造及び／又は配線構造を形成するために図面に示していない別の公知のプロセスステップが行われる。

最後に、上記実施例には、ピエゾ抵抗型の測定値ピックアップを備えた圧力センサが示されているが、本発明は、測定エレメント１０がピエゾ抵抗型の抵抗エレメントを有していない、もしくは測定エレメントが全く設けられていない別のセンサおよび別の使用されるエピタキシダイヤフラム構造のためにも使用可能である。

犠牲層が析出されたシリコン基板を示す図である。 図１の次の段階の製造工程を示した図である。 図２の次の段階の製造工程を示した図である。 図３の次の段階の製造工程を示した図である。 図４の次の段階の製造工程を示した図である。 図５の次の段階の製造工程を示した図である。 図６の次の段階の製造工程を示した図である。

Claims (11)

1. マイクロマシニング構成素子、特に圧力センサであって、シリコン基板（１）から成っていて、該シリコン基板上には析出されたエピタキシ層（３，５）が設けられており、該エピタキシ層が互いに隣接して成長する単結晶シリコンと多結晶シリコンとを有しおり、この場合、エッチングプロセスにより、エピタキシ層（３，５）の一領域（５，６）が鉛直方向で変位可能なダイヤフラムとして製作されており、エピタキシ層（３，５）は、ほぼダイヤフラム領域（５，６）に相応する領域で多結晶シリコンから成っており、該多結晶シリコンは、ダイヤフラムの両側で単結晶シリコンに移行しており、これにより移行領域が形成される形式のものにおいて、
   多結晶シリコンから単結晶シリコンへの移行領域がそれぞれ１つの傾斜プロフィールを有していて、このプロフィールは単結晶シリコンがオーバーハング（６）として多結晶シリコンの上方でダイヤフラム領域（５，６）内へと延びるようになっていることを特徴とする、マイクロマシニング構成素子。
2. 構成素子がセンサとして形成されていて、ダイヤフラムの変位を評価するための手段が設けられており、ダイヤフラム表面における変位を測定するための少なくとも１つの測定素子が、単結晶のオーバーハング（６）の領域に配置されている、請求項１記載のマイクロマシニング構成素子。
3. センサが圧力センサとして設けられており、ダイヤフラムの変形の評価がピエゾ抵抗的に行われ、少なくとも１つのピエゾ抵抗的な抵抗エレメント（１０）が単結晶のオーバーハング（６）の領域に埋め込まれている、請求項２記載のマイクロマシニング構成素子。
4. エピタキシ層（３，５）の単結晶シリコンに、有利にはダイヤフラム（５，６）の外側において、単数又は複数の電子的な回路エレメント（１１）及び／又は配線エレメントが組み込まれている、請求項１記載のマイクロマシニング構成素子。
5. 請求項１から４までのいずれか１項記載のマイクロマシニング構成素子を製造するための方法であって、
   有利には酸化ケイ素から成る犠牲層（２）をシリコン基板（１）に析出し、後にダイヤフラム領域（５，６）となる領域に相応して構造化し、
   １つのエピタキシ装置において、犠牲層（２）の両側で単結晶のシリコンを選択的にシリコン基板（１）上に成長させ、この単結晶の側方領域（３）を、犠牲層（２）の厚さよりも高い高さまで成長させ、
   次いで、シリコンから成るエピタキシ層（３，５）を析出し、このエピタキシ層を、犠牲層（２）の上方では多結晶に成長させ、単結晶に成長された側方領域（３）の上方では単結晶に成長させ、
   形成された単結晶のシリコンを、側方領域（３）から傾斜させてオーバーハングを成すように、下方に位置する後のダイヤフラム領域（５，６）から成る多結晶シリコンの上方で成長させ、
   シリコンダイヤフラム領域を露出させるために、エピタキシ層（３，５）の下側の犠牲層（２）をエッチングプロセスによって取り除くことを特徴とする、マイクロマシニング構成素子を製造するための方法。
6. エピタキシ層（３，５）の製造前に犠牲層（２）に多結晶スタート層（４）を設け、単結晶の側方領域（３）を、犠牲層（２）の厚さと多結晶スタート層（４）の厚さとの合計の厚さよりも高い高さまで選択的に成長させる、請求項５記載の方法。
7. 多結晶スタート層（４）をシリコン基板（１）上に析出し、次いで単結晶側方領域（３）上の多結晶スタート層（４）をＣＭＰステップによって再び取り除く、請求項６記載の方法。
8. 単結晶側方領域（３）を形成するためのＳｉエピタキシを、塩素をシリコン基板（１）の表面に厳密に選択的な設定で供給することにより行う、請求項５から７までのいずれか１項記載の方法。
9. 前記選択的な設定後に、塩素供給を減じることにより、選択的でない設定を調節し、この選択的でない設定でエピタキシ層（３，５）を犠牲層（２）の上側にも成長させる、請求項８記載の方法。
10. 選択的でない設定への切替を、犠牲層（２）の多結晶の核形成により、多結晶スタート層（４）がその場に製造されるまで行い、エピタキシ層（３，５）のさらなる形成を、選択的な設定へと再び切替えた後で行い、これにより、その場の多結晶スタート層（４）の上方に多結晶シリコンを、側方領域（３）の上方に単結晶のシリコンを互いに隣接するように１つのプロセスステップで成長させる、請求項９記載の方法。
11. エピタキシプロセスの選択性の調節のための塩素の供給を、ＨＣｌガスの供給により行う、請求項５から１０までのいずれか１項記載の方法。

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