JP2006352092A - 半導体基板及びその製造方法 - Google Patents
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Abstract
【課題】 半導体基板へのスーパージャンクション構造の形成後の、チャージバランスの劣化を抑制し、良好な耐圧特性を維持する。
【解決手段】 基板本体１３表面に所定の間隔をあけて柱状の複数の第１エピタキシャル層１１がそれぞれ形成され、複数の第１エピタキシャル層１１間のトレンチ１４に複数の第２エピタキシャル層１２がそれぞれ形成される。第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布は、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布に合うように構成される。
【選択図】 図１
【解決手段】 基板本体１３表面に所定の間隔をあけて柱状の複数の第１エピタキシャル層１１がそれぞれ形成され、複数の第１エピタキシャル層１１間のトレンチ１４に複数の第２エピタキシャル層１２がそれぞれ形成される。第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布は、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布に合うように構成される。
【選択図】 図１
Description
本発明は、トレンチ内にエピタキシャル層が形成された半導体基板と、トレンチ内にエピタキシャル成長法によりエピタキシャル層を形成する半導体基板の製造方法に関するものである。
従来、この種の半導体基板の製造方法として、エピタキシャル成長法によりトレンチ内を含めた半導体基板上にエピタキシャル膜を形成し、このエピタキシャル膜の一部のエッチング処理とエピタキシャル膜の成膜処理とを複数回繰返して、トレンチ内を重ねたエピタキシャル膜で埋込む半導体基板の製造方法（例えば、特許文献１参照。）が開示されている。
このような方法で製造された半導体基板では、エピタキシャル膜の一部をエッチング処理することにより、トレンチでの開口部が広がるので、この状態でエピタキシャル膜を成膜すると、トレンチの開口部の塞がりを阻止することができる。この結果、トレンチ内に埋込不良（す）が発生するのを抑制できるようになっている。
特開２００１−１９６５７３号公報（請求項４、段落［００１５］、段落［００１６］）
このような方法で製造された半導体基板では、エピタキシャル膜の一部をエッチング処理することにより、トレンチでの開口部が広がるので、この状態でエピタキシャル膜を成膜すると、トレンチの開口部の塞がりを阻止することができる。この結果、トレンチ内に埋込不良（す）が発生するのを抑制できるようになっている。
しかし、上記従来の特許文献１に示された半導体基板の製造方法では、トレンチ内に埋込不良（す）が発生するのを抑制できるけれども、半導体基板上部の柱状部のドーパント濃度分布とトレンチ内のエピタキシャル膜のドーパント濃度分布が不連続であるため、スーパージャンクション構造の形成後にチャージバランスが劣化し、半導体基板の電気的特性、特に耐圧特性が低下する不具合があった。ここで、スーパージャンクション構造とは、ドリフト領域において、Ｎ型領域とＰ型領域とが交互にかつ電流方向に対して垂直に並んだ構造をいい、チャージバランスとは、オフ時にドリフト領域を構成するＮ型領域及びＰ型領域によるＰＮ接合から空乏層を生じさせて高耐圧を確保するための、Ｎ型半導体層及びＰ型半導体層のそれぞれのキャリア量をいう。
また、エピタキシャル膜の成膜ガスとして、モノシラン（ＳｉＨ4）に代えて、ジクロルシラン（ＳｉＨ2Ｃｌ2）、トリクロルシラン（ＳｉＨＣｌ3）等の塩素混合ガスを用いたり、ＨＣｌガスを混入させる、即ちＳｉソースガスにハロゲン化物を混合した混合ガスを用いると、混合ガスの供給量をより精密に制御できるため、エピタキシャル膜中のボイドを低減できるけれども、上記混合ガスを用いてエピタキシャル膜を形成すると、このエピタキシャル膜内のドーパント濃度分布の変化が大きくなり、特にハロゲン化物としてＨＣｌを用いると、Ｃｌによる反応距離が短くなるため、半導体基板上部の柱状部のドーパント濃度分布とトレンチ内のエピタキシャル膜のドーパント濃度分布の不連続性が更に顕著になる問題点があった。
本発明の目的は、スーパージャンクション構造の形成後の、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる、半導体基板及びその製造方法を提供することにある。
本発明の別の目的は、第２エピタキシャル層中のボイドを低減できるとともに、第２エピタキシャル層内の基板本体表面に平行な面又は垂直な面におけるドーパント濃度分布を一致させることができる、半導体基板及びその製造方法を提供することにある。
また、エピタキシャル膜の成膜ガスとして、モノシラン（ＳｉＨ4）に代えて、ジクロルシラン（ＳｉＨ2Ｃｌ2）、トリクロルシラン（ＳｉＨＣｌ3）等の塩素混合ガスを用いたり、ＨＣｌガスを混入させる、即ちＳｉソースガスにハロゲン化物を混合した混合ガスを用いると、混合ガスの供給量をより精密に制御できるため、エピタキシャル膜中のボイドを低減できるけれども、上記混合ガスを用いてエピタキシャル膜を形成すると、このエピタキシャル膜内のドーパント濃度分布の変化が大きくなり、特にハロゲン化物としてＨＣｌを用いると、Ｃｌによる反応距離が短くなるため、半導体基板上部の柱状部のドーパント濃度分布とトレンチ内のエピタキシャル膜のドーパント濃度分布の不連続性が更に顕著になる問題点があった。
本発明の目的は、スーパージャンクション構造の形成後の、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる、半導体基板及びその製造方法を提供することにある。
本発明の別の目的は、第２エピタキシャル層中のボイドを低減できるとともに、第２エピタキシャル層内の基板本体表面に平行な面又は垂直な面におけるドーパント濃度分布を一致させることができる、半導体基板及びその製造方法を提供することにある。
請求項１に係る発明は、図１及び図２に示すように、基板本体１３表面に所定の間隔をあけて柱状の複数の第１エピタキシャル層１１がそれぞれ形成され、複数の第１エピタキシャル層１１間のトレンチ１４に複数の第２エピタキシャル層１２がそれぞれ形成された半導体基板の改良である。
その特徴ある構成は、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布に合うように構成されたところにある。
この請求項１に記載された半導体基板では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布と同様の傾向であるため、隣接する第１エピタキシャル層１１に含まれるキャリア量と第２エピタキシャル層１２に含まれるキャリア量が略同一になる。これにより半導体基板１０にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。
その特徴ある構成は、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布に合うように構成されたところにある。
この請求項１に記載された半導体基板では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布と同様の傾向であるため、隣接する第１エピタキシャル層１１に含まれるキャリア量と第２エピタキシャル層１２に含まれるキャリア量が略同一になる。これにより半導体基板１０にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。
請求項２に係る発明は、図４及び図５に示すように、基板本体１３表面に所定の間隔をあけて柱状の複数の第１エピタキシャル層１１がそれぞれ形成され、複数の第１エピタキシャル層１１間のトレンチ１４に複数の第２エピタキシャル層１２がそれぞれ形成された半導体基板の改良である。
その特徴ある構成は、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布に合うように構成されたところにある。
この請求項２に記載された半導体基板では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布と同様の傾向であるため、隣接する第１エピタキシャル層１１に含まれるキャリア量と第２エピタキシャル層１２に含まれるキャリア量が略同一になる。これにより半導体基板１０にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。
その特徴ある構成は、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布に合うように構成されたところにある。
この請求項２に記載された半導体基板では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布と同様の傾向であるため、隣接する第１エピタキシャル層１１に含まれるキャリア量と第２エピタキシャル層１２に含まれるキャリア量が略同一になる。これにより半導体基板１０にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。
請求項３に係る発明は、図６に示すように、基板本体１３表面に所定の間隔をあけて柱状の複数の第１エピタキシャル層１１がそれぞれ形成され、複数の第１エピタキシャル層１１間のトレンチ１４に複数の第２エピタキシャル層１２がそれぞれ形成された半導体基板の改良である。
その特徴ある構成は、第１エピタキシャル層１１の幅をＨ1(μｍ)とし、第２エピタキシャル層１２の幅をＨ2(μｍ)とし、第１エピタキシャル層１１のキャリア濃度をＣ1(／ｃｍ3)とし、第２エピタキシャル層１２のキャリア濃度をＣ2(／ｃｍ3)とするとき、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方が設定されたところにある。
この請求項３に記載された半導体基板では、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方が設定されるので、隣接する第１エピタキシャル層１１に含まれるキャリア量と第２エピタキシャル層１２に含まれるキャリア量が略同一になる。これにより半導体基板１０にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。
その特徴ある構成は、第１エピタキシャル層１１の幅をＨ1(μｍ)とし、第２エピタキシャル層１２の幅をＨ2(μｍ)とし、第１エピタキシャル層１１のキャリア濃度をＣ1(／ｃｍ3)とし、第２エピタキシャル層１２のキャリア濃度をＣ2(／ｃｍ3)とするとき、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方が設定されたところにある。
この請求項３に記載された半導体基板では、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方が設定されるので、隣接する第１エピタキシャル層１１に含まれるキャリア量と第２エピタキシャル層１２に含まれるキャリア量が略同一になる。これにより半導体基板１０にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。
請求項７に係る発明は、図１〜図３に示すように、基板本体１３表面に第１エピタキシャル層１１を成長させる工程と、この第１エピタキシャル層１１にトレンチ１４を形成する工程と、第１エピタキシャル層１１表面及びトレンチ１４内部に第２エピタキシャル層１２を成長させる工程とを含む半導体基板の製造方法の改良である。
その特徴ある構成は、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布を予め実験により測定する工程と、第１エピタキシャル層１１を成長させるときに、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布を、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布に合せる工程とを更に含むところにある。
この請求項７に記載された半導体基板の製造方法では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布と同様の傾向になるので、請求項１に記載された半導体基板１０、即ちチャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる半導体基板１０が得られる。
その特徴ある構成は、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布を予め実験により測定する工程と、第１エピタキシャル層１１を成長させるときに、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布を、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布に合せる工程とを更に含むところにある。
この請求項７に記載された半導体基板の製造方法では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布と同様の傾向になるので、請求項１に記載された半導体基板１０、即ちチャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる半導体基板１０が得られる。
請求項８に係る発明は、図４及び図５に示すように、基板本体１３表面に第１エピタキシャル層１１を成長させる工程と、この第１エピタキシャル層１１にトレンチ１４を形成する工程と、第１エピタキシャル層１１表面及びトレンチ１４内部に第２エピタキシャル層１２を成長させる工程とを含む半導体基板の製造方法の改良である。
その特徴ある構成は、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布を予め実験により測定する工程と、第１エピタキシャル層１１を成長させるときに、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布を、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布に合せる工程とを更に含むところにある。
この請求項８に記載された半導体基板の製造方法では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布と同様の傾向になるので、請求項２に記載された半導体基板１０、即ちチャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる半導体基板１０が得られる。
その特徴ある構成は、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布を予め実験により測定する工程と、第１エピタキシャル層１１を成長させるときに、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布を、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布に合せる工程とを更に含むところにある。
この請求項８に記載された半導体基板の製造方法では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布と同様の傾向になるので、請求項２に記載された半導体基板１０、即ちチャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる半導体基板１０が得られる。
請求項９に係る発明は、図６に示すように、基板本体１３表面に第１エピタキシャル層１１を成長させる工程と、この第１エピタキシャル層１１にトレンチ１４を形成して第１エピタキシャル層１１を複数の柱状にする工程と、第１エピタキシャル層１１表面及びトレンチ１４内部に第２エピタキシャル層１２を成長させる工程とを含む半導体基板の製造方法の改良である。
その特徴ある構成は、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布を予め実験により測定する工程と、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布を予め実験により測定する工程を更に含み、柱状の第１エピタキシャル層１１の幅をＨ1(μｍ)とし、第２エピタキシャル層１２の幅をＨ2(μｍ)とし、第１エピタキシャル層１１のキャリア濃度をＣ1(／ｃｍ3)とし、第２エピタキシャル層１２のキャリア濃度をＣ2(／ｃｍ3)とするとき、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、柱状の第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方を設定するところにある。
この請求項９に記載された半導体基板の製造方法では、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方を設定するので、請求項３に記載された半導体基板１０、即ちチャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる半導体基板１０が得られる。
その特徴ある構成は、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布を予め実験により測定する工程と、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布を予め実験により測定する工程を更に含み、柱状の第１エピタキシャル層１１の幅をＨ1(μｍ)とし、第２エピタキシャル層１２の幅をＨ2(μｍ)とし、第１エピタキシャル層１１のキャリア濃度をＣ1(／ｃｍ3)とし、第２エピタキシャル層１２のキャリア濃度をＣ2(／ｃｍ3)とするとき、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、柱状の第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方を設定するところにある。
この請求項９に記載された半導体基板の製造方法では、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方を設定するので、請求項３に記載された半導体基板１０、即ちチャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる半導体基板１０が得られる。
請求項１３に係る発明は、請求項７ないし１２いずれか１項に係る発明であって、更に図４に示すように、第２エピタキシャル層１２を成膜する原料ガスが、半導体ソースガスにハロゲン化物を混合した混合ガスであることを特徴とする。
この請求項１３に記載された半導体基板の製造方法では、第２エピタキシャル層１２を成膜するための原料ガスとして、半導体ソースガスにハロゲン化物を混合した混合ガスを用いることにより、混合ガスの供給量をより精密に制御できるので、第２エピタキシャル層１２中のボイドを低減できるとともに、第２エピタキシャル層１２内の基板本体１３に平行な面又は垂直な面におけるドーパント濃度分布を一致させることができる。
この請求項１３に記載された半導体基板の製造方法では、第２エピタキシャル層１２を成膜するための原料ガスとして、半導体ソースガスにハロゲン化物を混合した混合ガスを用いることにより、混合ガスの供給量をより精密に制御できるので、第２エピタキシャル層１２中のボイドを低減できるとともに、第２エピタキシャル層１２内の基板本体１３に平行な面又は垂直な面におけるドーパント濃度分布を一致させることができる。
以上述べたように、本発明によれば、基板本体表面に所定の間隔をあけて柱状の複数の第１エピタキシャル層をそれぞれ形成し、複数の第１エピタキシャル層間のトレンチに複数の第２エピタキシャル層をそれぞれ形成し、更に第１エピタキシャル層に含まれるドーパントの基板本体表面に平行な面における濃度分布が、第２エピタキシャル層に含まれるドーパントの基板本体表面に平行な面における濃度分布に合うように構成したので、隣接する第１エピタキシャル層に含まれるキャリア量と第２エピタキシャル層に含まれるキャリア量が略同一になる。この結果、半導体基板にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。従って、チャージバランスの劣化を抑制できるので、良好な耐圧特性を維持できる。
また第１エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布が、第２エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布に合うように構成したり、或いは第１及び第２エピタキシャル層の幅と第１及び第２エピタキシャル層のキャリア濃度とが所定の関係を満たすように、第１エピタキシャル層の幅を設定しても、上記と同様にの効果が得られる。
また第１エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布が、第２エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布に合うように構成したり、或いは第１及び第２エピタキシャル層の幅と第１及び第２エピタキシャル層のキャリア濃度とが所定の関係を満たすように、第１エピタキシャル層の幅を設定しても、上記と同様にの効果が得られる。
また第２エピタキシャル層に含まれるドーパントの基板本体表面に平行な面における濃度分布を予め実験により測定し、第１エピタキシャル層を成長させるときに、第１エピタキシャル層に含まれるドーパントの基板本体表面に平行な面における濃度分布を、第２エピタキシャル層に含まれるドーパントの基板本体表面に平行な面における濃度分布に合せれば、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる半導体基板が得られる。
また第２エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布を予め実験により測定し、第１エピタキシャル層を成長させるときに、第１エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布を、第２エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布に合せたり、或いは第１及び第２エピタキシャル層に含まれるドーパントの基板本体表面に平行な面における濃度分布を予め実験によりそれぞれ測定し、第１及び第２エピタキシャル層の幅と第１及び第２エピタキシャル層のキャリア濃度とが所定の関係を満たすように、柱状の第１エピタキシャル層の幅又は第２エピタキシャル層の幅のいずれか一方又は双方を設定しても、チャージバランスの劣化を抑制できるので、良好な耐圧特性を維持できる半導体基板が得られる。
更に第２エピタキシャル層を成膜する原料ガスとして、半導体ソースガスにハロゲン化物を混合した混合ガスを用いれば、この混合ガスの供給量をより精密に制御できるので、第２エピタキシャル層中のボイドを低減できるとともに、第２エピタキシャル層内の基板本体に平行な面又は垂直な面におけるドーパント濃度分布を一致させることができる。
また第２エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布を予め実験により測定し、第１エピタキシャル層を成長させるときに、第１エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布を、第２エピタキシャル層に含まれるドーパントの基板本体表面に垂直な面における濃度分布に合せたり、或いは第１及び第２エピタキシャル層に含まれるドーパントの基板本体表面に平行な面における濃度分布を予め実験によりそれぞれ測定し、第１及び第２エピタキシャル層の幅と第１及び第２エピタキシャル層のキャリア濃度とが所定の関係を満たすように、柱状の第１エピタキシャル層の幅又は第２エピタキシャル層の幅のいずれか一方又は双方を設定しても、チャージバランスの劣化を抑制できるので、良好な耐圧特性を維持できる半導体基板が得られる。
更に第２エピタキシャル層を成膜する原料ガスとして、半導体ソースガスにハロゲン化物を混合した混合ガスを用いれば、この混合ガスの供給量をより精密に制御できるので、第２エピタキシャル層中のボイドを低減できるとともに、第２エピタキシャル層内の基板本体に平行な面又は垂直な面におけるドーパント濃度分布を一致させることができる。
次に本発明を実施するための最良の形態を図面に基づいて説明する。
＜第１の実施の形態＞
図１に示すように、基板本体１３表面には、所定の間隔をあけて柱状の複数の第１エピタキシャル層１１がそれぞれ形成され、複数の第１エピタキシャル層１１間のトレンチ１４には、複数の第２エピタキシャル層１２がそれぞれ形成される。基板本体１３はリン、ヒ素、アンチモン等の不純物のドープされたＮ+型のシリコン単結晶基板であり、第１エピタキシャル層１１はリン、ヒ素、アンチモン等の不純物のドープされたＮ型シリコン単結晶層であり、第２エピタキシャル層１２はホウ素、ガリウム、インジウム等の不純物のドープされたＰ型シリコン単結晶層である。本実施の形態の特徴ある構成は、図２に詳しく示すように、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布（以下、ドーパントの第１平行濃度分布という）が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布（以下、ドーパントの第２平行濃度分布という）に合うように構成されたところにある。ドーパントの第１平行濃度分布はドーパントの第２平行濃度分布に対して±１０％、好ましくは±５％の範囲内に収まるように構成される。ここで、ドーパントの第１平行濃度分布がドーパントの第２平行濃度分布に対して±１０％の範囲内にあることを許容したのは、ドーパントの第１平行濃度分布をドーパントの第２平行濃度分布に厳密に一致させることは極めて難しく、また±１０％の範囲内であれば半導体基板１０にスーパージャンクション構造を形成した後に、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できるからである。
＜第１の実施の形態＞
図１に示すように、基板本体１３表面には、所定の間隔をあけて柱状の複数の第１エピタキシャル層１１がそれぞれ形成され、複数の第１エピタキシャル層１１間のトレンチ１４には、複数の第２エピタキシャル層１２がそれぞれ形成される。基板本体１３はリン、ヒ素、アンチモン等の不純物のドープされたＮ+型のシリコン単結晶基板であり、第１エピタキシャル層１１はリン、ヒ素、アンチモン等の不純物のドープされたＮ型シリコン単結晶層であり、第２エピタキシャル層１２はホウ素、ガリウム、インジウム等の不純物のドープされたＰ型シリコン単結晶層である。本実施の形態の特徴ある構成は、図２に詳しく示すように、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布（以下、ドーパントの第１平行濃度分布という）が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布（以下、ドーパントの第２平行濃度分布という）に合うように構成されたところにある。ドーパントの第１平行濃度分布はドーパントの第２平行濃度分布に対して±１０％、好ましくは±５％の範囲内に収まるように構成される。ここで、ドーパントの第１平行濃度分布がドーパントの第２平行濃度分布に対して±１０％の範囲内にあることを許容したのは、ドーパントの第１平行濃度分布をドーパントの第２平行濃度分布に厳密に一致させることは極めて難しく、また±１０％の範囲内であれば半導体基板１０にスーパージャンクション構造を形成した後に、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できるからである。
このように構成された半導体基板１０の製造方法を図３を用いて説明する。
実験的に半導体基板１０を作製する。具体的には、先ず基板本体１３表面に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１２００℃の温度範囲内で第１エピタキシャル層１１を成長させる。この第１エピタキシャル層１１にフォトエッチング法によりトレンチ１４を形成した後に、第１エピタキシャル層１１表面及びトレンチ１４内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させる。これにより第１エピタキシャル層１１表面を第２エピタキシャル層１２で被覆し、トレンチ１４内部に第２エピタキシャル層１２を充填する。ここで、気相成長法により第２エピタキシャル層１２を成長させるときの全体の温度範囲を４００〜１１５０℃の範囲内に限定したのは、４００℃未満では多結晶化や欠陥増加という不具合があり、１１５０℃を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。また気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させるのは、基板本体１３及び第１エピタキシャル層１１からトレンチ１４内部の第２エピタキシャル層１２に拡散される不純物量を階段状に少なくすることにより、トレンチ１４内部の第２エピタキシャル層１２の抵抗率を階段状に変化させ、基板本体１３及び第１エピタキシャル層１１からのオートドープの影響を抑制して、トレンチ１４の埋込み特性を向上させるためである。気相成長法としては、化学気相成長法（ＣＶＤ法）や物理気相成長法（ＰＶＤ法）などが挙げられる。次いで上記第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布、即ちドーパントの第２平行濃度分布を測定する。ドーパントの第２平行濃度分布は、第２エピタキシャル層１２に含まれるキャリアの基板本体１３表面に平行な面における濃度分布（以下、キャリアの第２平行濃度分布という）に等しいため、このキャリアの第２平行濃度分布をＣＶ測定法により測定する。ここで、ＣＶ測定法とは、半導体−絶縁体−金属からなる半導体装置の静電容量Ｃがバイアス電圧Ｖによりどのように変化するかを測定して半導体等の電気的特性を評価する方法である。この第２エピタキシャル層１２の成長及びキャリアの第２平行濃度分布の評価は、第１エピタキシャル層１１及びトレンチ１４の存在しないＰＷ（Polished Wafer）を用いて実施してもよい。
実験的に半導体基板１０を作製する。具体的には、先ず基板本体１３表面に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１２００℃の温度範囲内で第１エピタキシャル層１１を成長させる。この第１エピタキシャル層１１にフォトエッチング法によりトレンチ１４を形成した後に、第１エピタキシャル層１１表面及びトレンチ１４内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させる。これにより第１エピタキシャル層１１表面を第２エピタキシャル層１２で被覆し、トレンチ１４内部に第２エピタキシャル層１２を充填する。ここで、気相成長法により第２エピタキシャル層１２を成長させるときの全体の温度範囲を４００〜１１５０℃の範囲内に限定したのは、４００℃未満では多結晶化や欠陥増加という不具合があり、１１５０℃を越えるとオートドープによるプロファイル劣化が起こるという不具合があるからである。また気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させるのは、基板本体１３及び第１エピタキシャル層１１からトレンチ１４内部の第２エピタキシャル層１２に拡散される不純物量を階段状に少なくすることにより、トレンチ１４内部の第２エピタキシャル層１２の抵抗率を階段状に変化させ、基板本体１３及び第１エピタキシャル層１１からのオートドープの影響を抑制して、トレンチ１４の埋込み特性を向上させるためである。気相成長法としては、化学気相成長法（ＣＶＤ法）や物理気相成長法（ＰＶＤ法）などが挙げられる。次いで上記第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布、即ちドーパントの第２平行濃度分布を測定する。ドーパントの第２平行濃度分布は、第２エピタキシャル層１２に含まれるキャリアの基板本体１３表面に平行な面における濃度分布（以下、キャリアの第２平行濃度分布という）に等しいため、このキャリアの第２平行濃度分布をＣＶ測定法により測定する。ここで、ＣＶ測定法とは、半導体−絶縁体−金属からなる半導体装置の静電容量Ｃがバイアス電圧Ｖによりどのように変化するかを測定して半導体等の電気的特性を評価する方法である。この第２エピタキシャル層１２の成長及びキャリアの第２平行濃度分布の評価は、第１エピタキシャル層１１及びトレンチ１４の存在しないＰＷ（Polished Wafer）を用いて実施してもよい。
次に製品となる半導体基板１０を作製する。具体的には、先ず基板本体１３表面に、原料ガスとしてシランガスを供給しながら、気相成長法により第１エピタキシャル層１１を成長させる。気相成長法による第１エピタキシャル層１１の成長時に、ドーパントの第１平行濃度分布をドーパントの第２平行濃度分布に合せるように、炉内を昇温するための複数のハロゲンランプの出力をそれぞれ制御する。若しくは、第１エピタキシャル層１１の成長時のドーパント流量分布を制御することによって、ドーパントの第１平行濃度分布をドーパントの第２平行濃度分布に合せてもよい。ここで、ドーパントの第１平行濃度分布をドーパントの第２平行濃度分布に厳密に一致させることは極めて難しく、また±１０％の範囲内であれば半導体基板１０にスーパージャンクション構造を形成した後に、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できるため、ドーパントの第１平行濃度分布をドーパントの第２平行濃度分布に対して±１０％、好ましくは±５％の範囲内に収める。この第１エピタキシャル層１１にフォトエッチング法によりトレンチ１４を形成した後に、第１エピタキシャル層１１表面及びトレンチ１４内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させる。なお、シランガスに代えて、Ｓｉソースガス（半導体ソースガス）に塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。これにより第１エピタキシャル層１１表面を第２エピタキシャル層１２で被覆し、トレンチ１４内部に第２エピタキシャル層１２を充填する。
このように製造された半導体基板１０では、ドーパントの第１平行濃度分布がドーパントの第２平行濃度分布と同様の傾向であるため、隣接する第１エピタキシャル層１１に含まれるキャリア量と第２エピタキシャル層１２に含まれるキャリア量が略同一になる。この結果、半導体基板１０にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。従って、チャージバランスの劣化を抑制できるので、良好な耐圧特性を維持できる。
＜第２の実施の形態＞
図４及び図５は本発明の第２の実施の形態を示す。図４において図１と同一符号は同一部品を示す。
この実施の形態では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布（以下、第１垂直濃度分布という）が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布（以下、第２垂直濃度分布という）に合うように構成される（図４及び図５）。ドーパントの第１垂直濃度分布はドーパントの第２垂直濃度分布に対して±１０％、好ましくは±５％の範囲内に収まるように構成される。ここで、ドーパントの第１垂直濃度分布がドーパントの第２垂直濃度分布に対して±１０％の範囲内にあることを許容したのは、ドーパントの第１垂直濃度分布をドーパントの第２垂直濃度分布に厳密に一致させることは極めて難しく、また±１０％の範囲内であれば半導体基板１０にスーパージャンクション構造を形成した後に、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できるからである。
図４及び図５は本発明の第２の実施の形態を示す。図４において図１と同一符号は同一部品を示す。
この実施の形態では、第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布（以下、第１垂直濃度分布という）が、第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布（以下、第２垂直濃度分布という）に合うように構成される（図４及び図５）。ドーパントの第１垂直濃度分布はドーパントの第２垂直濃度分布に対して±１０％、好ましくは±５％の範囲内に収まるように構成される。ここで、ドーパントの第１垂直濃度分布がドーパントの第２垂直濃度分布に対して±１０％の範囲内にあることを許容したのは、ドーパントの第１垂直濃度分布をドーパントの第２垂直濃度分布に厳密に一致させることは極めて難しく、また±１０％の範囲内であれば半導体基板１０にスーパージャンクション構造を形成した後に、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できるからである。
このように構成された半導体基板１０の製造方法を説明する。
実験的に半導体基板１０を作製する。具体的には、先ず基板本体１３表面に、原料ガスとして、Ｓｉソースガス（半導体ソースガス）を供給しながら、気相成長法により４００〜１２００℃の温度範囲内で第１エピタキシャル層１１を成長させる。この第１エピタキシャル層１１にフォトエッチング法によりトレンチ１４を形成した後に、第１エピタキシャル層１１表面及びトレンチ１４内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させる。なお、シランガスに代えて、Ｓｉソースガス（半導体ソースガス）に塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。これにより第１エピタキシャル層１１表面を第２エピタキシャル層１２で被覆し、トレンチ１４内部に第２エピタキシャル層１２を充填する。次いで上記第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布、即ちドーパントの第２垂直濃度分布を測定する。ドーパントの第２垂直濃度分布は、第２エピタキシャル層に含まれるキャリアの基板本体１３表面に垂直な面における濃度分布（以下、キャリアの第２垂直濃度分布という）に等しいため、このキャリアの第２垂直濃度分布をＳＲ測定法により測定する。この第２エピタキシャル層１２の成長及びキャリアの第２垂直濃度分布の評価は、第１エピタキシャル層１１及びトレンチ１４の存在しないＰＷ（Polished Wafer）を用いて実施してもよい。
実験的に半導体基板１０を作製する。具体的には、先ず基板本体１３表面に、原料ガスとして、Ｓｉソースガス（半導体ソースガス）を供給しながら、気相成長法により４００〜１２００℃の温度範囲内で第１エピタキシャル層１１を成長させる。この第１エピタキシャル層１１にフォトエッチング法によりトレンチ１４を形成した後に、第１エピタキシャル層１１表面及びトレンチ１４内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させる。なお、シランガスに代えて、Ｓｉソースガス（半導体ソースガス）に塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。これにより第１エピタキシャル層１１表面を第２エピタキシャル層１２で被覆し、トレンチ１４内部に第２エピタキシャル層１２を充填する。次いで上記第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に垂直な面における濃度分布、即ちドーパントの第２垂直濃度分布を測定する。ドーパントの第２垂直濃度分布は、第２エピタキシャル層に含まれるキャリアの基板本体１３表面に垂直な面における濃度分布（以下、キャリアの第２垂直濃度分布という）に等しいため、このキャリアの第２垂直濃度分布をＳＲ測定法により測定する。この第２エピタキシャル層１２の成長及びキャリアの第２垂直濃度分布の評価は、第１エピタキシャル層１１及びトレンチ１４の存在しないＰＷ（Polished Wafer）を用いて実施してもよい。
次に製品となる半導体基板１０を作製する。具体的には、先ず基板本体１３表面に、原料ガスとしてシランガスを供給しながら、気相成長法により第１エピタキシャル層１１を成長させる。このときドーパントの第１垂直濃度分布をドーパントの第２垂直濃度分布に合せるように、第１エピタキシャル層１１の成長時に炉内を昇温するための複数のハロゲンランプの出力をそれぞれ制御する。若しくは、第１エピタキシャル層１１の成長時のドーパント流量分布を制御することによって、ドーパントの第１垂直濃度分布をドーパントの第２垂直濃度分布に合せてもよい。ここで、ドーパントの第１垂直濃度分布をドーパントの第２垂直濃度分布に厳密に一致させることは極めて難しく、また±１０％の範囲内であれば半導体基板１０にスーパージャンクション構造を形成した後に、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できるため、ドーパントの第１垂直濃度分布をドーパントの第２垂直濃度分布に対して±１０％、好ましくは±５％の範囲内に収める。この第１エピタキシャル層１１にフォトエッチング法によりトレンチを形成した後に、第１エピタキシャル層１１表面及びトレンチ１４内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させる。なお、シランガスに代えて、Ｓｉソースガス（半導体ソースガス）に塩化水素、塩素、フッ素、三フッ化塩素、フッ化水素、臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。これにより第１エピタキシャル層１１表面を第２エピタキシャル層１２で被覆し、トレンチ１４内部に第２エピタキシャル層１２を充填する。
このように製造された半導体基板１０では、第２エピタキシャル層１２を成膜するための原料ガスとして、半導体ソースガスとハロゲン化物との混合ガスを用いたので、混合ガスの供給量を第１の実施の形態より精密に制御でき、第２エピタキシャル層１２中のボイドを第１の実施の形態より低減できる。またドーパントの第１垂直濃度分布がドーパントの第２垂直濃度分布と同様の傾向であるため、隣接する第１エピタキシャル層１１に含まれるキャリア量と第２エピタキシャル層１２に含まれるキャリア量が略同一になる。この結果、半導体基板１０にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。従って、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できる。
＜第３の実施の形態＞
図６は本発明の第３の実施の形態を示す。図６において図１と同一符号は同一部品を示す。
この実施の形態では、第１エピタキシャル層１１の幅をＨ1(μｍ)とし、第２エピタキシャル層１２の幅をＨ2(μｍ)とし、第１エピタキシャル層１１のキャリア濃度をＣ1(／ｃｍ3)とし、第２エピタキシャル層１２のキャリア濃度をＣ2(／ｃｍ3)とするとき、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方が設定される。上記（Ｃ1×Ｈ1）が（Ｃ2×Ｈ2）に対して±１０％の範囲内に収まるように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方を設定したのは、隣接する第１エピタキシャル層１１に含まれるドーパント量と第２エピタキシャル層１２に含まれるドーパント量を厳密に一致させることは極めて難しく、また±１０％の範囲内であれば半導体基板１０にスーパージャンクション構造を形成した後に、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できるからである。
図６は本発明の第３の実施の形態を示す。図６において図１と同一符号は同一部品を示す。
この実施の形態では、第１エピタキシャル層１１の幅をＨ1(μｍ)とし、第２エピタキシャル層１２の幅をＨ2(μｍ)とし、第１エピタキシャル層１１のキャリア濃度をＣ1(／ｃｍ3)とし、第２エピタキシャル層１２のキャリア濃度をＣ2(／ｃｍ3)とするとき、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方が設定される。上記（Ｃ1×Ｈ1）が（Ｃ2×Ｈ2）に対して±１０％の範囲内に収まるように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方を設定したのは、隣接する第１エピタキシャル層１１に含まれるドーパント量と第２エピタキシャル層１２に含まれるドーパント量を厳密に一致させることは極めて難しく、また±１０％の範囲内であれば半導体基板１０にスーパージャンクション構造を形成した後に、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できるからである。
このように構成された半導体基板１０の製造方法を説明する。
実験的に半導体基板１０を作製する。具体的には、先ず基板本体１３表面に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１２００℃の温度範囲内で第１エピタキシャル層１１を成長させる。このとき上記第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布、即ちドーパントの第１平行濃度分布を測定する。ドーパントの第１平行濃度分布は、第１エピタキシャル層１１に含まれるキャリアの基板本体１３表面に平行な面における濃度分布（以下、キャリアの第１平行濃度分布という）に等しいため、このキャリアの第１平行濃度分布をＣＶ測定法により測定する。次にこの第１エピタキシャル層１１にフォトエッチング法によりトレンチを形成した後に、第１エピタキシャル層１１表面及びトレンチ１４内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させる。これにより第１エピタキシャル層１１表面を第２エピタキシャル層１２で被覆し、トレンチ１４内部に第２エピタキシャル層１２を充填する。更に上記第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布、即ちドーパントの第２平行濃度分布を測定する。ドーパントの第２平行濃度分布は、第２エピタキシャル層１２に含まれるキャリアの基板本体１３表面に平行な面における濃度分布（以下、キャリアの第２平行濃度分布という）に等しいため、このキャリアの第２平行濃度分布をＣＶ測定法により測定する。この第２エピタキシャル層１２の成長及びキャリアの第２平行濃度分布の評価は、第１エピタキシャル層１１及びトレンチ１４の存在しないＰＷ（Polished Wafer）を用いて実施してもよい。
実験的に半導体基板１０を作製する。具体的には、先ず基板本体１３表面に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１２００℃の温度範囲内で第１エピタキシャル層１１を成長させる。このとき上記第１エピタキシャル層１１に含まれるドーパントの基板本体１３表面に平行な面における濃度分布、即ちドーパントの第１平行濃度分布を測定する。ドーパントの第１平行濃度分布は、第１エピタキシャル層１１に含まれるキャリアの基板本体１３表面に平行な面における濃度分布（以下、キャリアの第１平行濃度分布という）に等しいため、このキャリアの第１平行濃度分布をＣＶ測定法により測定する。次にこの第１エピタキシャル層１１にフォトエッチング法によりトレンチを形成した後に、第１エピタキシャル層１１表面及びトレンチ１４内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させる。これにより第１エピタキシャル層１１表面を第２エピタキシャル層１２で被覆し、トレンチ１４内部に第２エピタキシャル層１２を充填する。更に上記第２エピタキシャル層１２に含まれるドーパントの基板本体１３表面に平行な面における濃度分布、即ちドーパントの第２平行濃度分布を測定する。ドーパントの第２平行濃度分布は、第２エピタキシャル層１２に含まれるキャリアの基板本体１３表面に平行な面における濃度分布（以下、キャリアの第２平行濃度分布という）に等しいため、このキャリアの第２平行濃度分布をＣＶ測定法により測定する。この第２エピタキシャル層１２の成長及びキャリアの第２平行濃度分布の評価は、第１エピタキシャル層１１及びトレンチ１４の存在しないＰＷ（Polished Wafer）を用いて実施してもよい。
次に製品となる半導体基板１０を作製する。具体的には、先ず基板本体１３表面に、原料ガスとしてシランガスを供給しながら、気相成長法により上記実験と同じ温度条件で、即ち４００〜１２００℃の温度範囲内で第１エピタキシャル層１１を成長させる。次にこの第１エピタキシャル層１１にフォトエッチング法によりトレンチ１４を形成する。このときＣ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｃ1を設定する。即ち、第１エピタキシャル層１１の幅Ｃ1が設定値になるようにトレンチ１４を形成する。ここで、隣接する第１エピタキシャル層１１に含まれるドーパント量と第２エピタキシャル層１２に含まれるドーパント量を厳密に一致させることは極めて難しく、また±１０％の範囲内であれば半導体基板１０にスーパージャンクション構造を形成した後に、チャージバランスの劣化を抑制でき、良好な耐圧特性を維持できるため、（Ｃ1×Ｈ1）を（Ｃ2×Ｈ2）に対して±１０％の範囲内に収める。更に第１エピタキシャル層１１表面及びトレンチ１４内部に、原料ガスとしてシランガスを供給しながら、気相成長法により４００〜１１５０℃の温度範囲内で段階的に温度を下げて第２エピタキシャル層１２を成長させる。これにより第１エピタキシャル層１１表面を第２エピタキシャル層１２で被覆し、トレンチ１４内部に第２エピタキシャル層１２を充填する。
このように製造された半導体基板１０では、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、第１エピタキシャル層１１の幅Ｈ1又は第２エピタキシャル層１２の幅Ｈ2のいずれか一方又は双方が設定されるので、隣接する第１エピタキシャル層１１に含まれるキャリア量と第２エピタキシャル層１２に含まれるキャリア量が略同一になる。この結果、半導体基板１０にスーパージャンクション構造を形成した後に、隣接するＮ型領域とＰ型領域のキャリア量が略同一になるので、オフ時にＮ型領域及びＰ型領域によるＰＮ接合から空乏層が生じてドリフト領域が完全に空乏化される。従って、チャージバランスの劣化を抑制できるので、良好な耐圧特性を維持できる。
なお、上記第１〜第３の実施の形態では、基板本体、第１及び第２エピタキシャル層をシリコン単結晶により形成したが、ＧａＡｓ単結晶、ＩｎＰ単結晶、ＺｎＳ単結晶、或いはＺｎＳｅ単結晶等により形成してもよい。ＧａＡｓ単結晶の場合には、エピタキシャル層形成のための原料ガスとして、トリメチルガリウム，トリエチルガリウム，トリメチルヒ素，トリエチルヒ素，アルシン等の半導体ソースガスに、塩化水素，塩素，フッ素，三フッ化塩素，フッ化水素，臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。またＩｎＰ単結晶の場合には、エピタキシャル層形成のための原料ガスとして、トリメチルインジウム，トリエチルインジウム，塩化インジウム，トリメチルリン，トリエチルリン，ホスフィン等の半導体ソースガスに、塩化水素，塩素，フッ素，三フッ化塩素，フッ化水素，臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。またＺｎＳ単結晶の場合には、エピタキシャル層形成のための原料ガスとして、トリメチル亜鉛，トリエチル亜鉛，硫化水素等の半導体ソースガスに、塩化水素，塩素，フッ素，三フッ化塩素，フッ化水素，臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。更にＺｎＳｅ単結晶の場合には、エピタキシャル層形成のための原料ガスとして、トリメチル亜鉛，トリエチル亜鉛，セレン化水素等の半導体ソースガスに、塩化水素，塩素，フッ素，三フッ化塩素，フッ化水素，臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。
なお、上記第１〜第３の実施の形態では、基板本体、第１及び第２エピタキシャル層をシリコン単結晶により形成したが、ＧａＡｓ単結晶、ＩｎＰ単結晶、ＺｎＳ単結晶、或いはＺｎＳｅ単結晶等により形成してもよい。ＧａＡｓ単結晶の場合には、エピタキシャル層形成のための原料ガスとして、トリメチルガリウム，トリエチルガリウム，トリメチルヒ素，トリエチルヒ素，アルシン等の半導体ソースガスに、塩化水素，塩素，フッ素，三フッ化塩素，フッ化水素，臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。またＩｎＰ単結晶の場合には、エピタキシャル層形成のための原料ガスとして、トリメチルインジウム，トリエチルインジウム，塩化インジウム，トリメチルリン，トリエチルリン，ホスフィン等の半導体ソースガスに、塩化水素，塩素，フッ素，三フッ化塩素，フッ化水素，臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。またＺｎＳ単結晶の場合には、エピタキシャル層形成のための原料ガスとして、トリメチル亜鉛，トリエチル亜鉛，硫化水素等の半導体ソースガスに、塩化水素，塩素，フッ素，三フッ化塩素，フッ化水素，臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。更にＺｎＳｅ単結晶の場合には、エピタキシャル層形成のための原料ガスとして、トリメチル亜鉛，トリエチル亜鉛，セレン化水素等の半導体ソースガスに、塩化水素，塩素，フッ素，三フッ化塩素，フッ化水素，臭化水素等のハロゲン化物を混合した混合ガスを用いてもよい。
１０ 半導体基板
１１ 第１エピタキシャル層
１２ 第２エピタキシャル層
１３ 基板本体
１４ トレンチ
１１ 第１エピタキシャル層
１２ 第２エピタキシャル層
１３ 基板本体
１４ トレンチ
Claims (13)
- 基板本体(13)表面に所定の間隔をあけて柱状の複数の第１エピタキシャル層(11)がそれぞれ形成され、前記複数の第１エピタキシャル層(11)間のトレンチ(14)に複数の第２エピタキシャル層(12)がそれぞれ形成された半導体基板において、
前記第１エピタキシャル層(11)に含まれるドーパントの前記基板本体(13)表面に平行な面における濃度分布が、前記第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に平行な面における濃度分布に合うように構成されたことを特徴とする半導体基板。 - 基板本体(13)表面に所定の間隔をあけて柱状の複数の第１エピタキシャル層(11)がそれぞれ形成され、前記複数の第１エピタキシャル層(11)間のトレンチ(14)に複数の第２エピタキシャル層(12)がそれぞれ形成された半導体基板において、
前記第１エピタキシャル層(11)に含まれるドーパントの前記基板本体(13)表面に垂直な面における濃度分布が、前記第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に垂直な面における濃度分布に合うように構成されたことを特徴とする半導体基板。 - 基板本体(13)表面に所定の間隔をあけて柱状の複数の第１エピタキシャル層(11)がそれぞれ形成され、前記複数の第１エピタキシャル層(11)間のトレンチ(14)に複数の第２エピタキシャル層(12)がそれぞれ形成された半導体基板において、
前記第１エピタキシャル層(11)の幅をＨ1(μｍ)とし、前記第２エピタキシャル層(12)の幅をＨ2(μｍ)とし、前記第１エピタキシャル層(11)のキャリア濃度をＣ1(／ｃｍ3)とし、前記第２エピタキシャル層(12)のキャリア濃度をＣ2(／ｃｍ3)とするとき、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、前記第１エピタキシャル層(11)の幅Ｈ1又は前記第２エピタキシャル層(12)の幅Ｈ2のいずれか一方又は双方が設定されたことを特徴とする半導体基板。 - 第１エピタキシャル層(11)に含まれるドーパントの基板本体(13)表面に平行な面における濃度分布が、第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に平行な面における濃度分布に対して±１０％の範囲内に収まるように構成された請求項１記載の半導体基板。
- 第１エピタキシャル層(11)に含まれるドーパントの基板本体(13)表面に垂直な面における濃度分布が、第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に垂直な面における濃度分布に対して±１０％の範囲内に収まるように構成された請求項２記載の半導体基板。
- （Ｃ1×Ｈ1）が（Ｃ2×Ｈ2）に対して±１０％の範囲内に収まるように、第１エピタキシャル層(11)の幅Ｈ1又は第２エピタキシャル層(12)の幅Ｈ2のいずれか一方又は双方が設定された請求項３記載の半導体基板。
- 基板本体(13)表面に第１エピタキシャル層(11)を成長させる工程と、この第１エピタキシャル層(11)にトレンチ(14)を形成する工程と、前記第１エピタキシャル層(11)表面及び前記トレンチ(14)内部に第２エピタキシャル層(12)を成長させる工程とを含む半導体基板の製造方法において、
前記第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に平行な面における濃度分布を予め実験により測定する工程と、
前記第１エピタキシャル層(11)を成長させるときに、前記第１エピタキシャル層(11)に含まれるドーパントの前記基板本体(13)表面に平行な面における濃度分布を、前記第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に平行な面における濃度分布に合せる工程と
を更に含むことを特徴とする半導体基板の製造方法。 - 基板本体(13)表面に第１エピタキシャル層(11)を成長させる工程と、この第１エピタキシャル層(11)にトレンチ(14)を形成する工程と、前記第１エピタキシャル層(11)表面及び前記トレンチ(14)内部に第２エピタキシャル層(12)を成長させる工程とを含む半導体基板の製造方法において、
前記第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に垂直な面における濃度分布を予め実験により測定する工程と、
前記第１エピタキシャル層(11)を成長させるときに、前記第１エピタキシャル層(11)に含まれるドーパントの前記基板本体(13)表面に垂直な面における濃度分布を、前記第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に垂直な面における濃度分布に合せる工程と
を更に含むことを特徴とする半導体基板の製造方法。 - 基板本体(13)表面に第１エピタキシャル層(11)を成長させる工程と、この第１エピタキシャル層(11)にトレンチ(14)を形成して前記第１エピタキシャル層(11)を複数の柱状にする工程と、前記第１エピタキシャル層(11)表面及び前記トレンチ(14)内部に第２エピタキシャル層(12)を成長させる工程とを含む半導体基板の製造方法において、
前記第１エピタキシャル層(11)に含まれるドーパントの前記基板本体(13)表面に平行な面における濃度分布を予め実験により測定する工程と、
前記第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に平行な面における濃度分布を予め実験により測定する工程と
を更に含み、
前記柱状の第１エピタキシャル層(11)の幅をＨ1(μｍ)とし、前記第２エピタキシャル層(12)の幅をＨ2(μｍ)とし、前記第１エピタキシャル層(11)のキャリア濃度をＣ1(／ｃｍ3)とし、前記第２エピタキシャル層(12)のキャリア濃度をＣ2(／ｃｍ3)とするとき、Ｃ1×Ｈ1＝Ｃ2×Ｈ2の関係を満たすように、前記第１エピタキシャル層(11)の幅Ｈ1又は前記第２エピタキシャル層(12)の幅Ｈ2のいずれか一方又は双方を設定することを特徴とする半導体基板の製造方法。 - 第１エピタキシャル層(11)に含まれるドーパントの基板本体(13)表面に平行な面における濃度分布が、第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に平行な面における濃度分布に対して±１０％の範囲内に収まる請求項７記載の半導体基板の製造方法。
- 第１エピタキシャル層(11)に含まれるドーパントの基板本体(13)表面に垂直な面における濃度分布が、第２エピタキシャル層(12)に含まれるドーパントの前記基板本体(13)表面に垂直な面における濃度分布に対して±１０％の範囲内に収まる請求項８記載の半導体基板の製造方法。
- （Ｃ1×Ｈ1）が（Ｃ2×Ｈ2）に対して±１０％の範囲内に収まるように、柱状の第１エピタキシャル層(11)の幅Ｈ1又は第２エピタキシャル層(12)の幅Ｈ2のいずれか一方又は双方を設定する請求項９記載の半導体基板の製造方法。
- 第２エピタキシャル層(12)を成膜する原料ガスが、半導体ソースガスにハロゲン化物を混合した混合ガスである請求項７ないし１２いずれか１項に記載の半導体基板の製造方法。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100851548B1 (ko) | 2007-01-23 | 2008-08-11 | 삼성전자주식회사 | 상변화 기억 소자 및 그 형성 방법 |
| JP2009071060A (ja) * | 2007-09-13 | 2009-04-02 | Sanyo Electric Co Ltd | 半導体ウエハの製造方法 |
| WO2012020290A3 (en) * | 2010-07-26 | 2012-05-18 | Stmicroelectronics S.R.L. | Process for filling deep trenches in a semiconductor material body, and semiconductor device resulting from the same process |
| CN103730371A (zh) * | 2013-12-27 | 2014-04-16 | 西安龙腾新能源科技发展有限公司 | 一种超结高压器件的制造方法 |
| WO2014183675A1 (zh) * | 2013-05-17 | 2014-11-20 | 无锡华润上华半导体有限公司 | 半导体器件中深槽的填充结构及其填充方法 |
| JP2015170698A (ja) * | 2014-03-06 | 2015-09-28 | 新日本無線株式会社 | 半導体装置、その半導体装置の製造方法および検査方法 |
| JP2016213474A (ja) * | 2015-05-12 | 2016-12-15 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | 半導体ウェハの処理 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298190A (ja) * | 2000-02-09 | 2001-10-26 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2004356577A (ja) * | 2003-05-30 | 2004-12-16 | Denso Corp | 半導体装置の製造方法および半導体基板ならびにそれらにより製造される半導体装置 |
-
2006
- 2006-05-12 JP JP2006133263A patent/JP2006352092A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298190A (ja) * | 2000-02-09 | 2001-10-26 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2004356577A (ja) * | 2003-05-30 | 2004-12-16 | Denso Corp | 半導体装置の製造方法および半導体基板ならびにそれらにより製造される半導体装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100851548B1 (ko) | 2007-01-23 | 2008-08-11 | 삼성전자주식회사 | 상변화 기억 소자 및 그 형성 방법 |
| US7777212B2 (en) | 2007-01-23 | 2010-08-17 | Samsung Electronics Co., Ltd. | Phase change memory devices including carbon-containing adhesive pattern |
| JP2009071060A (ja) * | 2007-09-13 | 2009-04-02 | Sanyo Electric Co Ltd | 半導体ウエハの製造方法 |
| WO2012020290A3 (en) * | 2010-07-26 | 2012-05-18 | Stmicroelectronics S.R.L. | Process for filling deep trenches in a semiconductor material body, and semiconductor device resulting from the same process |
| WO2014183675A1 (zh) * | 2013-05-17 | 2014-11-20 | 无锡华润上华半导体有限公司 | 半导体器件中深槽的填充结构及其填充方法 |
| CN103730371A (zh) * | 2013-12-27 | 2014-04-16 | 西安龙腾新能源科技发展有限公司 | 一种超结高压器件的制造方法 |
| JP2015170698A (ja) * | 2014-03-06 | 2015-09-28 | 新日本無線株式会社 | 半導体装置、その半導体装置の製造方法および検査方法 |
| JP2016213474A (ja) * | 2015-05-12 | 2016-12-15 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | 半導体ウェハの処理 |
| US9859362B2 (en) | 2015-05-12 | 2018-01-02 | Infineon Technologies Austria Ag | Processing a semiconductor wafer |
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