JP2006351903A - 電子素子の製造方法 - Google Patents
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Abstract
【課題】 短い工程で半導体シリコン部分をトレンチ状にエッチングして電子素子を形成するための製造方法を提供する。
【解決手段】 エッチング停止層となる酸化シリコン層102を熱酸化法を用いて形成する。次に第1のレジストパターンをマスクとして、酸化シリコン層102をエッチングし半導体シリコンからなる基板101を露出させる。次にポリシリコンを成層し、第2のレジストパターンをマスクとしてポリシリコンをエッチングする。次に基板101上の酸化シリコン層102が残されている領域をマスクとして、基板101をエッチングによりトレンチ状に加工する工程と、エッチング残滓302を除去する工程との2つを兼ねたエッチング工程を行うことで、トレンチ状に加工された領域303を形成する。
【選択図】 図3
【解決手段】 エッチング停止層となる酸化シリコン層102を熱酸化法を用いて形成する。次に第1のレジストパターンをマスクとして、酸化シリコン層102をエッチングし半導体シリコンからなる基板101を露出させる。次にポリシリコンを成層し、第2のレジストパターンをマスクとしてポリシリコンをエッチングする。次に基板101上の酸化シリコン層102が残されている領域をマスクとして、基板101をエッチングによりトレンチ状に加工する工程と、エッチング残滓302を除去する工程との2つを兼ねたエッチング工程を行うことで、トレンチ状に加工された領域303を形成する。
【選択図】 図3
Description
本発明は、半導体シリコンをトレンチ状にエッチングすることで形成される電子素子の製造方法に関する。
半導体シリコンをトレンチ状にエッチングする技術は、例えば狭い面積で大きな容量を有するキャパシタを形成したり、インダクタを形成したりするために有効な技術である。例えば当該エッチング終了後酸化雰囲気で熱処理を行い絶縁層を形成し、更に電極となるポリシリコン層を積層することで、狭い面積で大きな容量を有するキャパシタの形成が可能となる。
公知技術として、特許文献1に記載の技術では、ゲート絶縁層を形成した後、不純物に起因する熱酸化速度の上昇を抑えられる程度に不純物濃度が低いシリコン層を形成し、当該シリコン層を熱酸化することで絶縁膜を形成している。
また、特許文献2に記載の技術では、キャパシタ生成のために半導体シリコンをトレンチ状にエッチングする際、内周部を粗面として面積を増やすようエッチングを行うことで容量を増やしている。
しかしながら上記した前者の技術では、半導体シリコンをトレンチ状にエッチングする技術は用いられていない。
また、上記した後者の技術では、半導体シリコンをトレンチ状にエッチングするための製造方法が複雑であり、工程が増えてしまうという問題点がある。
そこで、本発明では従来のこのような問題を解決し、短い工程で半導体シリコン部分をトレンチ状にエッチングして電子素子を形成するための製造方法を提供することを目的としている。
上記目的を達成するために本発明の電子素子の製造方法は、(1)少なくとも表層部が半導体シリコンから成るウェハの最表面にエッチング停止層を形成する工程と、(2)第1のフォトレジスト層を前記ウェハの最表面に形成する工程と、(3)前記ウェハをトレンチ状にエッチングすべき領域に形成された前記第1のフォトレジスト層を、第1のフォトリソグラフ手法を用いて除去することで第1のレジストパターンを形成する工程と、(4)前記エッチング停止層を前記第1のレジストパターンを用いてエッチングすることで前記エッチング停止層を開口除去して前記半導体シリコンを露出させたハードマスクを形成した後、前記第1のレジストパターンを除去する工程と、(5)被エッチング層を前記ウェハの最表面に形成する工程と、(6)第2のフォトレジスト層を前記ウェハの最表面に形成する工程と、(7)前記被エッチング層を除去すべき領域上に形成された前記第2のフォトレジスト層を、第2のフォトリソグラフ手法を用いて開口させるよう除去した第2のレジストパターンを形成する工程と、(8)前記第2のレジストパターンをマスクとして前記被エッチング層をエッチングして被エッチング層パターンを形成すると共に、前記ハードマスクと前記半導体シリコンとを露出させる工程と、(9)前記被エッチング層パターンのエッチング残滓を除くためにオーバーエッチングすると共に、前記オーバーエッチングにより前記ハードマスクをマスクとして前記ウェハの前記半導体シリコンが露出された領域をトレンチ状にエッチングした後、前記第2のレジストパターンを除去する工程と、を備えたことを特徴とする。
この製造方法によれば、(6)前記第2のレジストパターンをマスクとして前記導体層をエッチングして導体パターンを形成すると共に、前記絶縁層をエッチングすることで得られた前記ハードマスクと、前記半導体シリコンとを露出させる工程と、(7)での前記導体パターンのエッチング残滓を除くためにオーバーエッチングすると同時に、前記オーバーエッチングにより前記ハードマスクをマスクとして前記ウェハの前記半導体シリコンが露出された領域をトレンチ状にエッチングするため、独立したエッチング工程を用いる必要がなく、短い製造工程で前記ウェハをトレンチ状に加工することができる。
また、上記した本発明の電子素子の製造方法は、前記エッチング停止層を形成する方法は、前記ウェハ最表面の半導体シリコンを酸化あるいは酸窒化して形成されていることを特徴とする。
この製造方法によれば、堆積法により形成されるエッチング停止層と比べ層中に欠陥が少なく且つ高い密着性を持った酸化シリコン層や、酸窒化シリコン層をエッチング停止層として得ることができ、前記ハードマスクの信頼性を高くすることができる。
また、上記した本発明の電子素子の製造方法は、前記被エッチング層の製造方法は、少なくとも前記ウェハと隣接する領域にシリコンから成る層を形成することを特徴とする。
この製造方法によれば、(7)の工程で行われるオーバーエッチング工程で、被エッチング材のシリコンと、基板に用いられるシリコンとが同時にエッチングされるため、シリコン以外の材質をエッチングする必要がなくなり、シリコンに対してのみ適切となるエッチング条件を選ぶことができる。そのため、前記導体層のエッチング残滓の除去と、前記絶縁層をマスクとした前記ウェハのトレンチ状への加工を共にシリコンに対して最適化したエッチング条件を用いることができる。
以下、本発明に係る電子素子の製造方法の一実施形態について、図面を参照して説明する。なお、各図では、図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
図1〜図3は本発明に係る電子素子の製造方法を説明するための工程断面図である。
まず、図1(A)に示すように、ウェハ100を構成する、半導体シリコンからなる基板101の表面上に、エッチング停止層となる酸化シリコン層102を熱酸化法を用いて形成する。酸化シリコン層102の一部は例えばトランジスタのゲート絶縁層として用いられる。酸化シリコン層102の厚さは、例えば7nm程度に形成される。
次に、図1(B)に示すように、フォトレジスト層103を塗布法により形成する。
次に、図1(C)に示すように、フォトリソグラフ工程により、基板101をトレンチ状に加工する際のマスクとなる領域にあるフォトレジスト層103を除去し、レジストパターン104を形成する。
次に、図2(A)に示すように、レジストパターン104をマスクとして、酸化シリコン層102をエッチングし基板101を露出させた後、レジストパターン104を除去する。
次に、図2(B)に示すように、被エッチング層となるポリシリコン層201をCVD法により形成する。ポリシリコン層201の厚さは、例えば300nmとする。
次に、図2(C)に示すように、フォトレジスト層202を塗布法により形成する。
次に、図3(A)に示すように、フォトリソグラフ工程により、例えばゲート電極部等ポリシリコン層201を残すべき領域ではフォトレジスト層202を残し、他の領域ではフォトレジスト層202を除去したレジストパターン301を形成する。
次に、図3(B)に示すように、レジストパターン301をマスクとして、ポリシリコン層201をエッチングし、ポリシリコンパターン304を形成する。エッチングはポリシリコン層201の層厚と同程度の深さまでエッチングを行っており、例えば300nmの深さまでエッチングを行っている。この条件では、ポリシリコンのエッチング残滓302が酸化シリコン層102上に残留している。
次に、図3(C)に示すように、基板101上の酸化シリコン層102が残されている領域をマスクとして、基板101をエッチングによりトレンチ状に加工する工程と、エッチング残滓302を除去する工程との2つを兼ねたエッチング工程を行うことで、トレンチ状に加工された領域303を形成する。トレンチ状に基板101を加工するために、例えば基板101を200nm程度エッチングする。当該エッチング処理が終了した後、レジストパターン104を除去する。上記した工程を行うことで、新たにエッチング工程を追加することなく基板101をトレンチ状に加工することができる。
次に、トレンチ状に加工することで得られる電子素子の一例について説明する。
例えば図4(A)に示すように、基板101を上記した工程を行いトレンチ状に加工した後、酸化シリコン層401を形成する工程を行い、ポリシリコンやタングステン等の導体層402で埋め、エッチング等の工程を行うことで、キャパシタ403を形成することができる。トレンチ状に加工した基板101に形成することで、トレンチを形成していない場合と比べ基板101上での占有面積を同一とした場合、例えば200nmのピッチで200nmのトレンチを形成した場合約2倍の表面積が得られるため、トレンチを形成していない場合と比べ、大きな容量を得ることができる。
また、基板101をトレンチ状に加工する際に渦巻き状のパターンを用いることにより、インダクタ404を形成することができる。図4(B)は、インダクタ404を形成した場合の渦巻き状のパターンの平面図である。上記したように形成されたキャパシタ403、インダクタ404を接続することで、共振回路を構成することも可能である。
次に、本実施形態の電子素子の製造方法の効果について説明する。
基板101上の酸化シリコン層102が残されている領域をマスクとして、基板101をエッチングによりトレンチ状に加工する工程と、エッチング残滓302を除去する工程との2つを兼ねたエッチング工程を行うため、新たにエッチング工程を追加することなく基板101をトレンチ状に加工することができる。そのため、トレンチ状に加工するために要する製造工程を短縮することができる。
また、キャパシタ403を形成する場合、例えば200nmのピッチで200nmのトレンチを形成した場合約2倍の表面積が得られ、トレンチを形成していない場合と比べ、大きな容量を得ることができる。
また、インダクタ404を形成する場合、特に、基板101をトレンチ状に加工した際のエッチング深さと、インダクタ404を構成する層の厚さを揃えた場合に平坦性を高くすることができる。
次に、本実施形態の変形例について説明する。
次に、本実施形態の変形例について説明する。
本発明での、ポリシリコン層201を用いて、ポリシリコン層201のエッチング残滓302を除去する工程と同時に基板101をトレンチ状に加工する工程を用いていることに代えて、タングステン等の金属とシリコンとを含む層をポリシリコン層上に形成し、ポリシリコン層単体を用いる場合と比べ低抵抗化した材料を用いてもよい。
また、ウェハ100として半導体シリコンを用いた基板を用いる場合に代えて、絶縁層上に半導体シリコン層を形成したSOI基板を用いても良く、また半導体シリコン層として多結晶シリコンやアモルファスシリコン層を用いた基板を用いても良い。
100…ウェハ、101…基板、102…エッチング停止層としての酸化シリコン層、103…第1のフォトレジスト層としてのフォトレジスト層、104…第1のレジストパターンとしてのレジストパターン、201…被エッチング層としてのポリシリコン層、202…第2のフォトレジスト層としてのフォトレジスト層、301…第2のレジストパターンとしてのレジストパターン、302…エッチング残滓、303…トレンチ状に加工された領域、304…被エッチング層パターンとしてのポリシリコンパターン、401…酸化シリコン層、402…導体層、403…キャパシタ、404…インダクタ。
Claims (3)
- (1)少なくとも表層部が半導体シリコンから成るウェハの最表面にエッチング停止層を形成する工程と、
(2)第1のフォトレジスト層を前記ウェハの最表面に形成する工程と、
(3)前記ウェハをトレンチ状にエッチングすべき領域に形成された前記第1のフォトレジスト層を、第1のフォトリソグラフ手法を用いて除去することで第1のレジストパターンを形成する工程と、
(4)前記エッチング停止層を前記第1のレジストパターンを用いてエッチングすることで前記エッチング停止層を開口除去して前記半導体シリコンを露出させたハードマスクを形成した後、前記第1のレジストパターンを除去する工程と、
(5)被エッチング層を前記ウェハの最表面に形成する工程と、
(6)第2のフォトレジスト層を前記ウェハの最表面に形成する工程と、
(7)前記被エッチング層を除去すべき領域上に形成された前記第2のフォトレジスト層を、第2のフォトリソグラフ手法を用いて開口させるよう除去した第2のレジストパターンを形成する工程と、
(8)前記第2のレジストパターンをマスクとして前記被エッチング層をエッチングして被エッチング層パターンを形成すると共に、前記ハードマスクと前記半導体シリコンとを露出させる工程と、
(9)前記被エッチング層パターンのエッチング残滓を除くためにオーバーエッチングすると共に、前記オーバーエッチングにより前記ハードマスクをマスクとして前記ウェハの前記半導体シリコンが露出された領域をトレンチ状にエッチングした後、前記第2のレジストパターンを除去する工程と、
を備えたことを特徴とする電子素子の製造方法。 - 前記エッチング停止層を形成する方法は、前記ウェハ最表面の半導体シリコンを酸化あるいは酸窒化して形成されていることを特徴とする請求項1に記載の電子素子の製造方法。
- 前記被エッチング層の製造方法は、少なくとも前記ウェハと隣接する領域にシリコンから成る層を形成することを特徴とする請求項1に記載の電子素子の製造方法。
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